WO2011079602A1 - 半导体器件及其制造方法 - Google Patents

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WO2011079602A1
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fin
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gate
semiconductor
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朱慧珑
尹海洲
骆志炯
梁擎擎
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Institute of Microelectronics of CAS
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    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H10D30/0241—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET] doping of vertical sidewalls, e.g. using tilted or multi-angled implants

Definitions

  • the present invention relates to a semiconductor device and a method of fabricating the same, and more particularly to an improved FinFET formed on a semiconductor substrate. Background technique
  • MOSFET size reduction will produce short-channel effects Xiao.
  • the effective length of the gate is reduced such that the proportion of depletion layer charge actually controlled by the gate voltage is reduced, so that the threshold voltage decreases as the channel length decreases.
  • a conventional planar MOSFET includes a sandwich structure composed of a gate electrode, a gate insulating layer, and a semiconductor layer, and includes a channel region under the gate electrode and source/drain regions on both sides of the channel region in the semiconductor layer.
  • a silicide layer can be formed on the source/drain regions, and the silicide layer is connected to the source/drain electrodes through the via holes, thereby reducing the parasitic resistance and parasitic capacitance of the device.
  • Planar MOSFETs are adversely affected by short channel effects, causing the device's threshold voltage to fluctuate as the channel length changes.
  • a FinFET formed on an SOI is disclosed in US Patent No. 6,413, 802, including a channel region formed in the middle of a fin of a semiconductor material, and formed at both ends of the fin. Source/drain area.
  • the gate electrode surrounds the channel region (i.e., the double gate structure) on both sides of the channel region, so that the inversion layer is formed on each side of the channel.
  • the thickness of the channel region in the fin is thin, so that the entire channel region can be controlled by the gate, thereby suppressing the short channel effect.
  • the capacitive coupling between the source/drain regions and the gate limits the self-mounting of the device design. If it is desired to reduce the parasitic resistance, it is necessary to increase the thickness of the source/drain regions. However, an increase in the thickness of the source/drain regions will result in an increase in the coupling area of the source/drain regions and the gate, resulting in an increase in parasitic capacitance and vice versa. Therefore, those skilled in the art cannot utilize the Finl3 ⁇ 4T structure of the ', ⁇ ; gauge to achieve a reduction in parasitic electrical and parasitic capacitance.
  • Fin ET formed on SOI has the following disadvantages: It is much more expensive to fabricate wood than a FinFET formed on a bulk semiconductor substrate. Summary of the invention
  • An object of the present invention is to provide a semiconductor device formed on a bulk semiconductor substrate capable of suppressing a short channel effect and reducing parasitic resistance and parasitic capacitance.
  • Another object of the present invention is to provide a semiconductor device that utilizes stress to improve device performance.
  • a semiconductor device comprising a fin of a semiconductor material formed in a layer of semiconductor material over a semiconductor substrate, the fin comprising two opposing sides perpendicular to the agricultural surface of the semiconductor substrate; Providing a source region and a drain region in a semiconductor substrate adjacent to both ends of the fin, the fin bridging the source region and the drain region; a channel region disposed at a middle portion of the fin; and one disposed on the fin a stack of gate dielectric and gate on the side, the gate and the channel region being separated by the gate dielectric, wherein the stack of gate dielectric and gate is parallel to The direction of the surface of the semiconductor substrate extends away from the one side of the fin and is separated from the semiconductor substrate by an insulating layer.
  • a method of fabricating a semiconductor device comprising the steps of: a) forming a fin of a semiconductor material in a layer of semiconductor material over a semiconductor substrate by a beta alignment method, said fin Including two opposing sides perpendicular to the surface of the semiconductor substrate; b) forming a stack of gate dielectric and gate on one side of the fin, the gate deviating away from a direction parallel to the surface of the semiconductor substrate The one side of the fin extends and is separated from the semiconductor substrate by an insulating layer; c) adjacent to both ends of the fin, a dopant is implanted into the semiconductor substrate to form a source region and a drain region, The fin bridges the source and drain regions; and d) forms a channel region in the inter-turn portion of the fin.
  • the semiconductor device of the present invention includes a fin of a semiconductor material, but its structure is different from that of a conventional FinFET because its gate is disposed only on one side of the fin and extends away from the fin, and the conventional FinFET is set to double
  • the gate structure surrounds the channel region of the middle portion of the fin.
  • the source/drain regions are disposed in close proximity to both ends of the fins, extending in a direction opposite to the direction in which the gates extend.
  • the gate electrode extending in the source/drain region fRj in parallel with the source/drain regions is not included, so there is no capacitive coupling between the source/drain region and the gate electrode, thereby reducing the parasitic capacitance.
  • the semiconductor device of the present invention allows the parasitic resistance to be reduced by using a thicker source/drain region.
  • the semiconductor device does not require the use of an SOI wafer, but uses a conventional semiconductor substrate and utilizes The layer of semiconductor material above it forms fins with the channel region in the fin and the source/drain regions in the semiconductor substrate.
  • the present invention reduces the manufacturing cost of the J's conductor device by using a conventional semiconductor substrate instead of the SCM wafer.
  • a stress layer can be formed in the source/drain region to increase the stress in the channel region, thereby further improving the switching speed of the device.
  • the self-aligned channel region is very thin: about 5-40 nm.
  • the ultra-steep back-off (SSRW) process is used to further reduce the thickness of the channel region. Even if the gate is provided only on one side of the channel, the channel region can be completely controlled by the gate, thereby reducing the effect of the short channel effect.
  • Figures 1A and 1B are views showing a three-dimensional perspective view and a plan view of a structure of a semiconductor device according to the present invention, and lines A-A', 1-1' and 2-2' indicate the cut-out positions of the following cross-sectional views.
  • 2-9 are semi-conductor structures formed along various steps of a method of fabricating a semiconductor device in accordance with the present invention.
  • a cross-sectional view of the A-A' line showing the steps of forming the fin region and the gate region.
  • 10-16 are cross-sectional views of the semiconductor structure formed along the 1-turn line of the subsequent steps of the method of fabricating a semiconductor device in accordance with the present invention, which illustrate various steps of forming source/drain regions.
  • 17-21 are cross-sectional views of the semiconductor structure formed along the line A-A' of the subsequent steps of the method of fabricating a semiconductor device in accordance with the present invention, showing various steps of forming a channel region.
  • 22A, 22B, 23A, 23B are cross-sectional views of a semiconductor structure formed along a line A-A' and a line 2-2', respectively, of a subsequent step of a method of fabricating a semiconductor device according to the present invention, wherein The source/drain regions and the gates form respective steps of the silicide layer.
  • the semiconductor substrate as the initial structure includes, for example, a group IV semiconductor (e.g., silicon or germanium) and a group m-IV semiconductor (e.g., gallium arsenide).
  • the gate conductor can be a metal, a doped polysilicon layer, or a stacked gate conductor comprising a metal layer and a doped polysilicon layer.
  • the material of the metal layer is TaC, TiN, TaTbN, TaErN, YbN, TaSiN, HffiiN, MoSiN, RuTax, NiTax, MoNx, TiSiN, TiCN, TaAlC, TiAlN, TaN, PtSix, Ni3Si, Pt, Ru, Ir, Mo, HfRu , RuOx and a combination of the various metallic materials described.
  • the gate dielectric may be composed of a material of a SiO 2 or a material having a dielectric constant greater than that of the SiO 2 , and includes, for example, an oxide, a nitride, an oxynitride, a silicate, an aluminate, or a titanate, wherein the oxide includes, for example, Si0 2 .
  • the nitride includes, for example, Si 3 N 4
  • the silicate includes, for example, HffiiOx
  • the aluminate includes, for example, LaA10 3
  • the titanate includes, for example, SrTiO
  • the oxynitride includes, for example, SiON.
  • the gate dielectric can be formed not only by materials well known to those skilled in the art, but also materials developed for the gate dielectric in the future.
  • Figures 1A and 1B are a perspective view and a plan view schematically illustrating the structure of a semiconductor device in accordance with the present invention.
  • the line ⁇ - ⁇ ', 1- ⁇ , 2-2 in Fig. 1B indicates the intercept position of the cross-sectional view, wherein the line ⁇ -A' is perpendicular to the channel length direction and passes through the gate, and the line l- ⁇ along the channel The length direction passes through the channel region, and the line 2-2' follows the channel length direction and passes through the insulating material filler between the source/drain regions.
  • a semiconductor device 100 is formed in the semiconductor substrate 21, including a channel region 11 at a middle portion of the fin of the semiconductor material, adjacent to both ends of the wafer, and disposed in the semiconductor substrate 21.
  • the source region 12 and the drain region 13 a stack of the gate dielectric 14 and the gate 15 disposed adjacent one side of the fin, and an insulating material filler for filling the opening in the other side of the fin.
  • the fin bridges the source region 12 and the drain region 13.
  • the stack of gate dielectric 14 and gate 15 extends away from the fins in a direction parallel to the surface of semiconductor substrate 21 and is isolated from semiconductor substrate 21 by an insulating layer 22' (e.g., an oxide).
  • the thickness of the channel region located in the middle portion of the fin is very thin, for example, in the range of about 5-40 nm. This thickness is similar to the thickness of the channel region in a conventional FinFET and can be formed using a similar self-aligned process.
  • the inventors have found that, although a double gate structure is not employed, CI is located in the fin if the thickness of the channel region is in the above range.
  • the gate on the chip side can still act on the entire channel region, thereby suppressing the short channel effect.
  • the semiconductor device further includes stressors 16 and 17 for generating stress in the channel region 11.
  • the stress layers 16 and 17 are located immediately above the source region 12 and the drain region 13, respectively, and may have an electrically conductive contact layer interposed therebetween.
  • the materials of the stress layers 16 and 17 should be capable of producing stresses in the channel region that are beneficial for improving transistor performance.
  • the stress layers 16 and 17 should apply tensile stress in the source/drain direction to the channel region to increase the mobility of electrons as carriers.
  • the stress layers 16 and 17 should apply a compressive stress in the source/drain direction to the channel region to increase the mobility of holes as carriers.
  • the stress layers 16, 17 are respectively located in the source region 12 in contact with the source (not shown), and the drain region 13 is in contact with the drain (not shown).
  • the conductive path between them, and therefore the stress layers 16, 17 should also be electrically conductive.
  • B-doped SiGe materials can be used, and for p-type MOSFETs, Si or C doped with As or P can be used.
  • Source region 12, drain region 13 and gate 15 are not shown in FIGS. 1A and 1B, such as sidewall spacer sidewalls, silicide layers, source contacts, drain contacts, and gates.
  • the method of fabricating a semiconductor device of the present invention begins with a semiconductor wafer, such as a silicon wafer or a silicon germanium wafer.
  • the first SiGe layer 22 having a Ge content of about 3-7% and a thickness of about 3 ⁇ 4 20-50 nm is epitaxially grown on the semiconductor wafer 21 by a known deposition process such as CVD, atomic layer deposition, sputtering, or the like. It is a first Si layer 23 of 50-150 nm, a second SiGe layer 24 having a Ge content of about 5-20%, a thickness of about 3-20 nm, and a second Si layer 25 having a thickness of about 30-100 nm.
  • the Si layer may be formed in a separate deposition step, or may be formed in situ by using a Si target or precursor after epitaxial growth of SiGe.
  • a layer of about 3-10 mn is formed on the second Si layer 25 by atomic layer deposition or magnetron sputtering.
  • a strip is formed on the Hf() 2 layer 26 by a conventional photolithography process including exposure and development steps.
  • Shaped photoresist pattern 27 is formed on the Hf() 2 layer 26 by a conventional photolithography process including exposure and development steps.
  • the Hf0 2 layer 26 and the second Si layer 25 are removed by dry etching, such as ion milling, plasmon etching, laser ablation, using the photoresist pattern 27 as a mask.
  • a portion of the second S 4 ⁇ 4 layer 24 forms a patterned structure of the Hf0 2 layer 26, the second SU 25, and the second SiGe layer 24.
  • reactive ion etching it can be carried out in two steps.
  • the gas composition of the etching atmosphere is selected such that a portion of the Hf0 2 layer 26 and the second Si layer 25 is removed and stopped at the top of the second SiGe layer 24.
  • the second step a portion of the second SiGe layer 24 is removed by changing the gas composition of the etching atmosphere, and is stopped on the first Si layer 23 of the semiconductor substrate. It is known in the art that in reactive ion etching, one of the SiGe layer and the Si layer can be selectively removed by changing the gas composition of the etching atmosphere.
  • the light anti-caries pattern 27 is removed by dissolving or ashing in a solvent.
  • a conformal oxide layer 28 having a thickness of about 2 to 5 mn is formed on the patterned laminate structure and the exposed portion of the first Si layer 23 of the semiconductor substrate.
  • a thin oxide layer 28 such as CVD, atomic layer deposition, sputtering, or the like can be formed by a known deposition process. Then, a conformal nitride layer is first formed, and then a portion of the layer is removed, thereby forming a thickness of about 5-50 nm on both sides of the stacked structure including the Hf0 2 layer 26, the second Si layer 25, and the second SiGe layer 24. Nitride spacer sidewalls 29.
  • a photoresist layer pattern 30 is formed on the structure shown in FIG. 4 by a conventional photolithography process including exposure and development steps to block the left side spacer sidewall and the left side of the patterned S layer structure. Side part.
  • the spacer sidewalls on the right side are removed by isotropic etching, for example, conventional wet etching using an etchant solution.
  • the spacer sidewalls on the right side can be removed in three steps.
  • Ge is implanted into the spacer sidewall on the right side by the oblique ion implantation using the resist pattern 30 as a mask to cause damage.
  • the photoresist pattern 30 is removed by dissolving or ashing in a solvent.
  • the spacer sidewalls on the right side are selectively removed with respect to the spacer sidewalls on the left side by wet etching or etch etching.
  • the gas composition of the etch atmosphere is selected, for example, by reactive ionization of the oxide layer 28 to selectively remove portions of the oxide layer 28 on the surface of the semiconductor structure.
  • the gas composition of the etching atmosphere is changed,
  • the first Si layer 23 and the first SiGe layer 22 are selectively removed, for example, by reactive ion etching, which is etched on the semiconductor substrate 21.
  • an oxide is formed on the surface of the semiconductor structure shown in Fig. 6 by the HDP process, and then etched back.
  • the oxide formed on the exposed surface of the semiconductor substrate 21 is thicker than the oxide formed on the other portions, and therefore, the germanium etching can be controlled to leave only the insulating layer 22' on the exposed surface of the semiconductor substrate.
  • a thin layer 26' of a conformal oxide (such as Hf0 2 ) having a thickness of about 2-4 nm is sequentially formed on the entire surface of the semiconductor structure, for example, by CVD or ALD, as a gate dielectric and having a thickness of about 3-10 nm.
  • a metal (e.g., TiN, cermet) layer 31 serves as a metal layer of the stacked gate conductor, and a covered polysilicon layer 32 serves as a polysilicon layer in the stacked gate conductor.
  • the polysilicon layer 32 can be doped in situ to increase conductivity.
  • Polysilicon layer 32 covers the entire top of the semiconductor structure. Then, the polysilicon layer 32 is planarized (CMP). The planarization process is stopped at the top of the metal layer of the stacked gate conductor, thereby obtaining a flat surface of the semiconductor structure.
  • CMP planarized
  • a portion of the polysilicon layer 32 is selectively removed from the metal layer 31 by wet etching or thousand etching, and the polysilicon layer 32 is etched back.
  • a blanket oxide layer 33 is then formed over the entire surface of the semiconductor structure, such as by CVD.
  • the oxide layer 33 is planarized, and the planarization process is stopped at the top of the metal layer of the stacked gate conductor, and the flat surface of the semiconductor structure is obtained from ⁇ . As a result, the oxide layer 33 fills the portion of the multi-silicon layer 32 which is removed by etch back.
  • a nitride layer 34 is formed on the surface of the semiconductor structure, for example, by CVD.
  • a strip-shaped photoresist pattern 35 for defining a gate region of a device including a metal layer 31 and a polysilicon layer 32 is formed by a conventional photolithography process including exposure and development steps.
  • the nitride layer 34, the oxide layer 33, the polysilicon layer 32, and the metal are sequentially removed by a thousand etching such as ion milling, plasma etching, reactive ion etching, or laser ablation.
  • a thousand etching such as ion milling, plasma etching, reactive ion etching, or laser ablation.
  • a cross-sectional view of the semiconductor structure along the 1-turn line is shown in Fig. 10.
  • the etching step using the photoresist pattern 35 as a mask obtains a laminate of the nitride layer 34, the oxide layer 33, the polysilicon layer 32, the metal layer 31, and the oxide thin layer 26' over the second Si layer 25.
  • the fins can be removed by forming a step and an etch step through an additional mask before or after the above etching step
  • a portion of the sheet 23', the SiGe layer 24, and the second Si layer 25 are defined to define the length of the fin that stops at the top of the insulating layer 22'.
  • the dimension of the fin 23' defined herein in the horizontal direction is shown in FIG.
  • the second Si layer 25 and the second SiGe layer 24 are sequentially removed by dry etching such as ion milling, plasma etching, reactive ion etching, laser ablation using the photoresist chamber 35 as a mask. As part of this, the etch stops at the top of the fin 23'.
  • a multilayer stack 101 including a nitride layer 34, a gold layer 31, an oxide thin layer 26', a second Si layer 25, and a second SiGe layer 24 is formed over the fins 23'.
  • the photoresist pattern 35 is removed by dissolving or ashing in a solvent.
  • a conformal oxide layer 36 having a thickness of about 2 to 5 nm and a conformal nitride layer 37 having a thickness of about 10 to 20 nm are sequentially formed on the entire surface of the semiconductor structure, for example, by CVD.
  • Nitride spacer sidewalls 37 are formed on both sides of 101, respectively.
  • the oxide layer 36 is removed by a lower etching method such as ion milling, plasma etching, reactive ion etching, laser ablation using the multilayer stack 101 and the nitride spacer sidewalls 37 on both sides as a hard mask.
  • a lower etching method such as ion milling, plasma etching, reactive ion etching, laser ablation using the multilayer stack 101 and the nitride spacer sidewalls 37 on both sides as a hard mask.
  • the etching step is self-aligned, wherein the size of the opening 38 is substantially 1:1:1 and the oxide spacer sidewalls 37 and the nitride spacer sidewalls 37 are defined.
  • FIG 14 shows an alternative step in certain embodiments for performing halo implantation from the mouth 38 to the middle portion of the fin 23' using dip ion implantation.
  • B or BF2 is used as a dopant.
  • p-type MOSFETs use As or P as a dopant.
  • Figure 15 illustrates an optional step in some embodiments that utilizes tilt ion implantation to extend the implant portion of the fin 23' to a pair of n-type MOSFETs using As or P as dopants.
  • B or BF2 is used as a dopant.
  • the extension injection uses a smaller inclination angle and a larger energy, so that in the extension injection, most of the implanted ions pass through the thin layer of the semiconductor material on the surface of the semiconductor substrate 21, so that the thin layer of the semiconductor material does not have Amorphization.
  • the opening 38 provides a window for ion implantation, and the nitride layer 34, the oxide layer 36, and the nitride spacer sidewall 37 on the surface of the semiconductor structure provide a hard mask, the above-described extension implantation and halo implantation are provided. Injection with source/drain regions can be performed in situ, reducing the number of masks and simplifying the process.
  • the formed semiconductor structure is annealed, such as a spike anneal. The annealing step is used to activate the dopant implanted by the previous implantation step and to eliminate the damage caused by the implantation.
  • the dopant distribution in the semiconductor fin 23' is as shown in the figure, and a source is formed in the thin layer of the half material of the surface of the semiconductor substrate 21 at the bottom of the mouth 38.
  • the region 2 and the drain region 13 form a source extension region 12' and a drain extension region 13 at the position S adjacent to the source region 12 and the germanium 13 respectively, and the source extension region 12' and the drain extension region
  • the position of the 13' adjacent and toward the middle portion of the fin 23 forms a source halo region 12" and a leak halo region 13", respectively.
  • the silicon contact layer 39, the stress layer 40, and the epitaxial silicon layer 41 thereon are sequentially epitaxially grown in the cornice 38 by a known deposition process such as CVD, atomic layer deposition, sputtering, or the like.
  • the silicon contact ⁇ 39 contacts the source region 12 and the drain region 13, providing the latter with a conductive path to the external electrode.
  • the silicon contact layer 39 is formed only on the semiconductor substrate 21 3 ⁇ 4 exposed at the bottom of the opening 38.
  • the thickness of the silicon contact layer 39 is about 1 nm and is doped in situ.
  • the material of the stress layer 40 is SiGe having a Ge content of about 20-50% and is doped in situ with B.
  • the epitaxial silicon layer 4] is in-situ doped B. After the epitaxial growth, compressive stress is generated in the direction of the drain and drain of the channel region, which enhances the performance of the p-type MOSFET.
  • the thickness of the silicon contact ⁇ 39 is about lOnm and B is doped in-situ.
  • the material of stress 40 is Si:C with a C content of about 0.5-2% and in-situ doped with As or P. Bit incorporation of As or? .
  • tensile stress is generated in the direction of the drain and drain of the channel region, which enhances the performance of the n-type MOSFET.
  • the formed semiconductor structure is oxidized, and the top of the epitaxial silicon layer 41 is oxidized to form an oxidized thin layer 36' having a thickness of about 3 to 10 mn.
  • the oxide layer 33 formed in the step shown in FIG. 8 is used as a hard mask, and the metal layer 31 is sequentially removed by a thousand etching, such as ion milling, plasma etching, reactive ion etching, and laser ablation.
  • An opening 42 is formed.
  • the thickness of the fin 23' is reduced to a value substantially equal to the sum of the thicknesses of the oxide layer 28 and the nitride spacer sidewall 29.
  • the ruthenium sheet is used to form a channel region, and the stress in the channel region is further increased due to etching of the removed material, which stress can further enhance device performance.
  • the laminate material on the right side of the opening 42 can serve as a gate region of an adjacent MOSFET (not shown), and the opening
  • the filler material i ij in 42 acts as a shallow trench isolation region.
  • the nitride spacer sidewalls 37 formed in the step shown in Fig. 12 are also present on the side faces of the gate stack.
  • SiGe is selectively removed with respect to Si by wet etching or thousand etching, thereby removing the first SiGe layer 22 under the fins 23', and then by dry etching, such as ion milling, plasma etching.
  • dry etching such as ion milling, plasma etching.
  • the reactive ion etching and laser ablation selectively remove the oxide thin layer 26' and the metal layer 31 (the right side wall portion in Fig. 18) remaining inside the cornice with respect to the oxide layer 33.
  • ions are implanted into the fins 23' of the semiconductor material by tilt ion implantation, and then annealed (e.g., laser annealed) to activate the implanted dopants so that the fins 23' are near the side of the opening 42 Form SSRW 43.
  • Opening 42 provides a window for ion implantation.
  • the left side spacer sidewalls 37 are removed in three steps.
  • the first step using the oxide layer 33 as a mask, k is implanted into the spacer sidewall on the left side by tilting ion implantation to cause damage, as shown in FIG.
  • the photoresist pattern 30 is removed by dissolving or ashing in a solvent.
  • the left side spacer sidewalls are selectively removed from the spacer sidewalls on the right side by wet etching or thousand etching, as shown in FIG.
  • a thin layer 33 of conformal oxide having a thickness of about 2 to 5 nm is formed on the entire surface of the semiconductor structure, for example, by CVD.
  • Nitride is then deposited, for example by CVD, to a thickness at least which fills the mouth 42.
  • the nitride is selectively etched back relative to the oxide layer 33' such that the vapor layer around the opening is completely removed leaving only the nitride fill material 44 in the opening.
  • the oxide is selectively removed relative to the nitride fill material 44 by dry etching, such as ion milling, plasma etching, reactive ion etching, laser ablation,
  • the etch completely removes the oxide; 2 33' is exposed on the surface of the semiconductor structure, leaving only the oxide 33' in the filled sidewall and bottom portion of the opening, thereby exposing the polysilicon of the gate stack
  • the upper and lower surfaces of layer 32, and the upper surface of epitaxial silicon layer 41 of the source and drain regions Referring to FIGS. 23A and 23B, a portion of the upper surface and the left side of the polysilicon layer 32 in the gate stack, and at least a portion of the epitaxial silicon layer 41 of the source region and the drain region are used by a conventional silicidation process. A portion is converted to a silicide layer 45 to reduce contact current between the gate, source/drain and corresponding metal contacts.
  • a Ni layer having a thickness of about 5 to 12 mn is first deposited, and then heat-treated at a temperature of 300 to 500 ° C for 1 to 10 seconds, so that at least a portion of the polysilicon layer 32 and the epitaxial silicon/z 41 form NiSi, and finally wet.
  • the etching removes unreacted Ni.
  • an interlayer insulating layer, a via hole in the interlayer insulating layer, and a surface of the interlayer insulating layer h are formed on the obtained half structure according to a method known in the art. Wiring or electrodes to complete other parts of the semiconductor device.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Description

半导体器件及其制造方法 技术领域
本发明涉及一种半导体器件及其制造方法， 更具体地， 涉及在半导体衬底上形成 的改进的 FinFET。 背景技术
集成电路技术的一个重要发展方向是金属氧化物半导体场效应晶体管 ( OSFET) 的尺寸按比例缩小， 以提高集成度和降低制造成本。 然而， 众所周知的 是随 ¾: MOSFET的尺寸减小会产生短沟逍效应。 在 MOSFET的尺寸按比例缩小时， 栅极的有效长度减小， 使得实际上由栅极电压控制的耗尽层电荷的比例减少， 从而阈 值电压随沟道长度减小而下降。
常规的平面 MOSFET包括由栅电极、 栅绝缘层和半导体层构成的三明治结构， 在半导体层中包括位于栅电极下方的沟道区和位于沟道区两侧的源 /漏区。在源 /漏区上 可以形成硅化物层， 利用通孔将硅化物层与源 /漏电极相连， 从而减小了器件的寄生电 阻和寄生电容。 平面 MOSFET受到短沟道效应的不利影响， 导致器件的阈值电压随沟 道长度的变化而波动。
为了抑制短沟道效果， 在美国专利 US6 , 413， 802 中公开了在 SOI 上形成的 FinFET , 包括在半导体材料的鰭片 （fin ) 的中间形成的沟道区， 以及在鳍片两端形成 的源 /漏区。 栅电极在沟道区的两个侧面包围沟道区 （即双栅结构）， 从而反型层形成 在沟道各侧上。 鳍片中的沟道区厚度报薄， 使得整个沟道区都能受到栅极的控制， 因 此能够起到抑制短沟道效应的作用。
然而， 在常规的 FinFET 中， 由于在源 /漏区之间存在着与源 /漏区平行延仲的栅 极， 并且源 /漏区与栅极之间的距离很近， 因此在源 /漏区和栅极之间存在着电容耦合， 导致了寄牛电阻和寄生电容较大的问题。
源 /漏区和栅极之间的电容耦合限制了器件设计的自山度。 如果希望减小寄生电 阻， 则需要增加源 /漏区的厚度。 然而， 源 /漏区厚度的增加将导致源 /漏区与栅极之问 的耦合面积增加， 从而导致寄生电容的增加， 反之亦然。 因此， 本领域的技术人员还 不能利用 ',Ψ;规的 Finl¾T结构实现寄生电附和寄生电容的冋时减小。
结果， 在常规的 FinFET中， 由于吋间常数 RC的值较大而导致延迟增加， 进而 降低了器件的幵: X速度。
此外， 在 SOI上形成的 Fin ET还存在着以下缺点： 其制造成木比在体半导体衬 底上形成的 FinFET要贵得多。 发明内容
本发明的目的是提供一种在体半导体衬底上形成的、 能够抑制短沟道效应、 并且 减小寄生电阻和寄生电容的半导体器件。
本发明的另一目的是进一歩提供利用应力提高器件性能的半导体器件。
根据本发明的一方面， 提供一种半导体器件， 包括在半导体衬底上方的半导体材 料层中形成的半导体材料的鳍片， 所述鳍片包括垂直于半导体衬底农面的两个相对侧 面； 紧邻鰭片的两端设置半导体衬底中的源区和漏区， 所述鳍片桥接所述源区和漏区； 设置在鳍片的中间部分的沟道区； 以及设置在鰭片的一个侧面上的栅极电介质和栅极 的叠层， 所述栅极与所述沟道区之间由所述栅极电介质隔离， 其中， 所述栅极电介质 和栅极的叠层沿着平行于所述半导体衬底表面的方向背离所述鳍片的所述一个侧面延 伸， 并且与半导体衬底之间由绝缘层隔离。
根据本发明的另一方面，提供一种制造半导体器件的方法，包括以下歩骤： a) 通 过 β对准方法在半导体衬底上方的半导体材料层中形成半导体材料的鳍片， 所述鳍片 包括垂直于半导体衬底表面的两个相对侧面； b) 在鳍片的一个侧面上形成栅极电介 质和栅极的叠层， 所述栅极沿着平行于所述半导体衬底表面的方向背离所述鳍片的所 述一个侧面延伸， 并且与半导体衬底之间由绝缘层隔离； c ) 紧邻鳍片的两端， 在半 导体衬底中注入掺杂剂以形成源区和漏区，所述鳍片桥接所述源区和漏区； 以及 d) 在 鳍片的屮间部分形成沟道区。
应当注意， 本发明的半导体器件包含半导体材料的鳍片， 但其结构不同于常规的 FinFET, 因为其栅极仅设置在鳍片的一个侧面上并背离鳍片延伸， 而常规的 FinFET 设置成双栅结构并包围鳍片的中间部分的沟道区。 而且， 源 /漏区设置成紧邻鳍片的两 端， 朝着与栅极的延伸方向相反的方向延伸。
在本发明的半导体器件中没有包括在源 /漏区之 fRj与源 /漏区平行延伸的栅极， 因 此不存在源 /漏区与栅极之间的电容耦合， 从而减小了寄生电容。 同吋， 本发明的半导 体器件允许通过使用较厚的源 /漏区而减小寄生电阻。
并且， 该半导体器件不需要使用 SOI晶片， 而是使用常规的半导体衬底， 并利用 其上方的半导体材料层形成鳍片， 沟道区位于鳍片中， 而源 /漏区位于半导体衬底中。 通过使用常规的半导体衬底代替 SCM晶片， 本发明降低 J '十.导体器件的制造成本。
还可以在鳍片紧邻沟道区的部分形成延仲区，减小载流子的传导路径长度，从而 进一歩减小与寄生电容和寄生电阻有关的寄生作用。
另外， 还可以在源. /漏区形成应力层， 用来增加沟道区的应力， 从而进一步提卨 器件的幵关速度。
为了有效地控制短沟道效应， 自对准沟道区非常薄： 约为 5-40nm。 并且， 在优 选的工艺中， 利用超陡后退阱 （SSRW ) 工艺进一歩减小了沟道区的厚度。 即使仅在 沟道的一侧设_置栅极， 沟道区仍然可以受到栅极的完全控制， 从而减小了短沟道效应 的影响。 附图说明
图 1A和 1B是示; 性说明根据本发明的半导体器件的结构的三维透视图和俯视 图， 线 A-A'、 1-1 '和 2-2'表示以下截面图的截取位置。
图 2-9是根据本发明的制造半导体器件的方法的各个歩骤所形成的半 -导体结构沿
A-A'线的截面图， 其中示出了形成鳍片区域和栅极区域的各个步骤。
图 10-16是根据本发明的制造半导体器件的方法的随后歩骤所形成的半导体结构 沿 l-Γ线的截面图， 其屮示出了形成源 /漏区的各个步骤。
图 17-21是根据本发明的制造半导体器件的方法的随后步骤所形成的半导体结构 沿 A-A'线的截面图， 其中示出了形成沟道区的各个步骤。
图 22A、 22B、 23 A, 23B 分别是根据本发明的制造半导体器件的方法的随后歩 骤所形成的半导体结构沿 A-A'线和 2-2'线的截面图， 其中示出了在源 /漏区和栅极上形 成硅化物层的各个歩骤。 具体实施方式
以下将参照附图更详细地描述本发明。 在各个附图中， 相同的元件采用类似的附 图标记来表示。 为了清楚起见， 附图中的各个部分没有按比例绘制。
应当理解， 在描述器件的结构时， 当将一层、 一个区域称为位于另一层、 另一个 区域"上而"或"上方"时， 可以指直接位于另一层、 另 个区域上面， 或者在其与另 -- i3、 另一个区域之间还包含其它的层或区域。 并且， 如果将器件翻转， 该一层、 一个 区域将位于另 层、 另一个区域"下面"或"下方"。
如果为了描述直接位十另一层、另一个区域上面的情形，本文将采用"直接在 ...... 上面"或"在 ......上面并 之邻接''的表述方式。
在下文中描述了本发明的许多特定的细节， 例如器件的结构、 材料、 尺寸、 处理 工艺和技术， 以便更清楚地理解本发明。 但正如本领域的技术人员能够理解的那样， 可以不按照这些特定的细节来实现本发明。
除非在下文中特别指出，半导体器件中的各个部分可以由本领域的技术人员公知 的^料构成。 作为初始结构的半导体衬底例如包括 IV族半导体（如， 硅或锗） 以及 m 族 -IV族半导体 （如， 砷化镓）。 栅极导体可以是金属 ^、 掺杂多晶硅层、 或包括金属 层和掺杂多晶硅层的叠层栅导体。金属层的材料为 TaC、 TiN、 TaTbN, TaErN, YbN、 TaSiN、 HffiiN、 MoSiN、 RuTax、 NiTax, MoNx、 TiSiN、 TiCN、 TaAlC、 TiAlN、 TaN、 PtSix、 Ni3Si、 Pt、 Ru、 Ir、 Mo、 HfRu、 RuOx和所述各种金属材料的组合。 栅极电介 质可以山 Si02或介电常数大于 Si02的材料构成，例如包括氧化物、氮化物、氧氮化物、 硅酸盐、 铝酸盐、 钛酸盐， 其中， 氧化物例如包括 Si02、 Hf02, Zr02、 A1203、 Ti02、 La203, 氮化物例如包括 Si3N4， 硅酸盐例如包括 HffiiOx, 铝酸盐例如包括 LaA103， 钛 酸盐例如包括 SrTiO;， 氧氮化物例如包括 SiON。 并且， 栅极电介质不仅可以由本领域 的技术人员公知的材料形成， 可以采用将来开发的用于栅极电介质的材料。
图 1 A和 1B是 意性说明根据本发明的半导体器件的结构的三维透视图和俯视 图。 图 1B中的线 Α-Λ'、 1-Γ、 2-2，表示截面图的截取位置， 其中线 Λ- A'垂直于沟道长 度方向并经过栅极， 线 l-Γ沿着沟道长度方向并经过沟道区， 线 2-2'沿着沟道长度方 向并经过源 /漏区之间的绝缘材料填充物。
如阁 1A和 1B所示， 在半导体衬底 21中形成了半导体器件 100， 包括位于半导 体材料的鳍片的中间部分的沟道区 11、 紧邻鲒片的两端并设置在半导体衬底 21 中的 源区 12和漏区 13、 设置成邻接鳍片的一个侧面的棚极电介质 14和栅极 15的叠层， 以及用于填充鳍片的另一个侧面中的开口的绝缘材料填充物。鳍片桥接所述源区 12和 漏区 13。 栅极电介质 14和栅极 15的叠层沿着平行于半导体衬底 21 的表面的方向背 离鳍片延伸， 并且通过绝缘层 22 ' (例如氧化物） 与半导体衬底 21隔离。
位于鳍片的中间部分的沟道区的厚度非常薄， 例如在约 5-40nm的范围内。 该厚 度与常规的 FinFET中的沟道区的厚度相近， 并可以采用类似的自对准工艺形成。
本发明人发现， 尽管未采用双栅结构， CI如果沟道区的厚度在上述范围， 位于鳍 片 侧的栅极仍然可以作用在整个沟道区上， 从而抑制短沟道效应。
优选地， 该半导体器件还包括用于在沟道区 11 中产生应力的应力层 （stressor) 16和 17。应力层 16和 17分别位于源区 12和漏区 13紧邻上方， 并且之间可夹有导电 的接触层。
应力层 16和 17的材料应当能够在沟道区中产生有利于提高晶体管性能的应力。 当形成的器件是 n型 MOSFET时， 应力层 16和 17应当向沟道区施加沿源 /漏极方向 的拉应力， 以提高作为载流子的电子的迁移率。 相反， 当晶体管是 p型 MOSFET时， 应力层 16和 17应当向沟道区施加沿源 /漏极方向的压应力， 以提高作为载流子的空穴 的迁移率。
应当注意， 在图 1A和 1B所示的半导体器件结构的实例中， 应力层 16、 17分別 位于源区 12与源极接触（未示出）、漏区 13与漏极接触（未示出）之间的导电路径上， 因此应力层 16、 17还应当是导电性的。 对于 n型 MOSFET, 可以采用掺 B的 SiGe材 料， 而对于 p型 MOSFET, 可以采用掺杂 As或 P的 Si:C材料。
在图 1Λ和 1B中没有示出源区 12、 漏区 13及栅极 15上方的附加层和部分， 例 如栅极的侧壁间隔侧壁、 硅化物层、 源极接触、 漏极接触和栅极接触、 层间绝缘层、 在层间绝缘层中形成的通孔以及钝化层等。
在下文描述制造该半导体器件的歩骤中，将说明与该半导体器件密切相关的一些 附加层和部分， 但省去了对本领域公知的那些附加层和部分 （如源极接触、 漏极接触 和栅极接触） 的详细描述。 为了简明起见， 可以在一幅阁中描述经过数个步骤后获得 的半导体结构。
参见 1冬 1 2， 本发明的制造半导体器件的方法开始于半导体晶片， 例如硅晶片或硅 锗晶片
通过已知的沉积工艺， 如 CVD、 原子层沉积、 溅射等， 在半导体晶片 21上依次 外延生长 Ge含量约为 3-7%、厚度约 ¾ 20-50nm的第一 SiGe层 22，厚度约为 50-150nm 的第一 Si层 23 , Ge含量约为 5-20%、 厚度约为 3- 20nm的第二 SiGe层 24， 厚度约为 30-100nm的第二 Si层 25。Si层可以在单独的沉积步骤中形成，也可以在外延生长 SiGe 之后通过使用 Si靶或前体原位形成。
然后， 通过原子层沉积或磁控溅射， 在第二 Si层 25上形成厚度约为 3-10mn的 2层 26»
参见图 3， 通过包括曝光和显影歩骤的常规光刻工艺， 在 Hf()2层 26上形成了条 形的光抗蚀剂图案 27。
参见图 4, 利用光抗蚀图案 27作为掩模， 通过干法蚀刻， 如离子铣、 等离亍蚀 亥 1]、 反应离子蚀刻、 激光烧蚀， 去除 Hf02层 26、 第二 Si层 25、 第二 S ¾层 24的一 部分， 形成 Hf02层 26、 第二 SU 25、 第二 SiGe层 24的构图的叠层结构。
如果采用反应离子蚀刻， 可以分为两个步骤进行。 在第一步骤， 选择蚀刻气氛的 气体组分， 使得去除 Hf02层 26和第二 Si层 25的一部分， 并在第二 SiGe层 24顶部 停止。 在第二步骤， 通过改变蚀刻气氛的气体组分， 使得去除第二 SiGe层 24的一部 分， 并在半导体衬底的第一 Si层 23上停止。 本领域的技术人员已知在反应离子蚀刻 中， 可以通过改变蚀刻气氛的气体组分控制材料的选择性去除 SiGe层和 Si层中的一 种。
然后， 通过在溶剂屮溶解或灰化去除光抗饨剂图案 27。
在构图的叠层结构和半导体衬底的第一 Si 层 23 的暴露部分上形成厚度约为 2-5mn的共形氧化物层 28。
可通过已知的沉积工艺形成氧化物薄层 28 , 如 CVD、 原子层沉积、 溅射等。 然后， 首先形成共形氮化物层， 然后去除该层的一部分， 从而在包括 Hf02层 26、 第二 Si层 25、 第二 SiGe层 24的叠层结构两侧形成厚度约为 5-50nm的氮化物间隔侧 壁 29。
参见图 5， 通过包括曝光和显影歩骤的常规光刻工艺， 在图 4所示的结构上形成 光抗蚀剂层图案 30， 以遮挡左侧的间隔侧壁以及构图的 S层结构的左侧部分。
参见 I冬 I 6， 利用抗蚀剂图案 30作为掩模， 通过各向同性蚀刻， 例如使用蚀刻剂 溶液的常规湿法蚀刻， 去除右侧的间隔侧壁。
替代地， 可以分为三个歩骤去除右侧的间隔侧壁。 在第一步骤， 利用抗蚀剂图案 30作为掩模， 利用倾角离子注入在右侧的间隔侧壁中注入 Ge以造成损伤。 在第二步 骤， 通过在溶剂中溶解或灰化去除光抗蚀剂图案 30。 在第三步骤， 通过湿法蚀刻或千 法蚀刻， 相对于左侧的间隔侧壁选择性地去除右侧的间隔侧壁。
在去除右侧的间隔侧壁之后， 选择蚀刻气氛的气体组分， 例如通过反应离子烛刻 选择性地去除氧化物层 28在半导体结构的表面上暴露的部分。
接着， 利用氧化物层 28的剩余部分、 侧壁间隔侧壁 29和包括 ΗίΌ2层 26、 第二 Si层 25、 第二 SiGe层 24的 层结构作为硬掩模， 改变蚀刻气氛的气体组分， 例如通 过反应离子蚀刻选择性去除第一 Si层 23和第一 SiGe层 22， 该蚀刻在半导体衬底 21 的表而上停止， 从而以自对准的方式形成半导体材料的鳍片 23'， 并露出半 体衬底 21的部分表面。
参见图 7， 通过 HDP工艺， 在图 6所示的半导体结构表面上形成氧化物， 然后 进行回蚀刻。由 在半导体衬底 21的露出表而上形成的氧化物比其他部分上形成的氧 化物更厚， 因此， 可以控制冋蚀刻仅在半导体衬底的露出表面上留下绝缘 ) 22' 。
接着，例如通过 CVD或 ALD，半导体结构的整个 ¾面上依次形成厚度约为 2-4nm 的共形氧化物（如 Hf02 ) 薄层 26'作为栅极电介质、 厚度约为 3-10nm的共形金属 （如 TiN， 金属陶瓷）层 31作为叠层栅导体的金属层、 以及覆盖的多晶硅层 32作为叠层栅 导体中的多晶硅层。
优选地， 可以对多晶硅层 32进行原位掺杂以提高导电性。
多晶硅层 32覆盖半导体结构的整个顶部。 然后， 对多晶硅层 32进行平面化处理 ( CMP )„该平面化处理停止在叠层栅导体的金属层的顶部， 从而获得了半导体结构的 平整表面。
参见图 8， 通过湿法蚀刻或千法蚀刻， 相对于金属层 31选择性地去除多晶硅层 32的一部分， 对多晶硅层 32进行回蚀刻。 然后， 例如通过 CVD, 在半导体结构的整 个表面上形成覆盖的氧化物层 33。
对氧化物层 33进行平面化处理， 该平面化处理停止在叠层栅导体的金属层的顶 部， 从 Γίΐϊ获得了半导体结构的平整表面。 结果， 氧化物层 33填充了多品硅层 32的通 过回蚀刻去除的部分。
然后， 例如通过 CVD, 在半导体结构的表面上形成氮化物层 34。
参见图 9， 通过包括曝光和显影步骤的常规光刻工艺， 形成条形的光抗蚀剂图案 35 , 用于限定器件的栅极区域， 叠层的栅导体包括金属层 31和多晶硅层 32。
然后， 利用光抗蚀剂图案 35作为掩模， 通过千法蚀刻， 如离子铣、 等离子蚀刻、 反应离子蚀刻、 激光烧蚀， 依次去除氮化物层 34、 氧化物层 33、 多晶硅层 32、 金属 层 3 1、氧化物薄层 26'的位于鳍片 23'两侧的一部分， 该蚀刻在绝缘层 22'的顶部停止。
与图 9所示的半导体结构沿 A-A'线的截面图相对应， 在图 10中示出了半导体结 构沿 l-Γ线的截面图。 利用光抗蚀图案 35作为掩模的蚀刻步骤获得了位于第二 Si层 25上方的氮化物层 34、 氧化物层 33、 多晶硅层 32、 金属层 31、 氧化物薄层 26'的叠 层。
在上述蚀刻步骤之前或之后， 通过附加的掩模形成歩骤和蚀刻歩骤， 可以去除鳍 片 23'、 第 SiGe层 24和第二 Si层 25的一部分， 以限定鳍片的长度， 该蚀刻在绝缘 层 22'的顶部停止。 在图 10中示出了 ώ此限定的鳍片 23'沿水平方向的尺寸。
参见图 11， 仍然利用光抗蚀剂阁案 35作为掩模， 通过干法蚀刻， 如离子铣、 等 离子蚀刻、 反应离子蚀刻、 激光烧蚀， 依次去除第二 Si层 25和第二 SiGe层 24的一 部分， 该蚀刻在鰭片 23'的顶部停止。 结¾， 在鰭片 23'上方形成了包括氮化物层 34、 金 层 31、 氧化物薄层 26'、 第二 Si层 25、 第二 SiGe层 24的多层叠层 101。
参见图 12， 通过在溶剂中溶解或灰化去除光抗蚀剂图案 35。
然后， 例如通过 CVD， 在半导体结构的整个表而上依次形成厚度约为 2-5nm的 共形氧化物层 36和厚度约为 10-20nm的共形氮化物层 37。
通过千法蚀刻， 如离子铣、 等离子蚀刻、 反应离子蚀刻、 激光烧蚀， 去除氮化物 层 37 的一部分， i亥蚀刻在氧化物 36的表面停止， 从而在鳍片 23'和多层 ¾层 101 的两侧分别形成氮化物间隔侧壁 37。
参见图 13， 利用多层叠层 101及两侧的氮化物间隔侧壁 37作为硬掩模， 通过下 法蚀刻， 如离子铣、 等离子蚀刻、 反应离子蚀刻、 激光烧蚀， 去除氧化物层 36的暴露 表面、 鳍片 23'的一部分以及第一 SiGe层 22的一部分， 该蚀刻在半导体衬底 21的顶 部停止， 从而在鳍片 23沿长度方向 （即图中的水平方向） 的两端形成开口 38。'
该蚀刻步骤是自对准的，其中开口 38的尺寸基本上 1:1:1氧化物层 36和氮化物间隔 侧壁 37确定。
14示出了某些实施例中的可选歩骤， 利用倾角离子注入从幵口 38向鰭片 23' 的中问部分进行晕圈注入 （halo implantation )。 对于 n型 MOSFET, 采用 B或 BF2作 为掺杂剂。 对于 p型 MOSFET, 采用 As或 P作为掺杂剂。
图 15示出了某些实施例中的可选步骤，利用倾角离子注入向鳍片 23'的屮问部分 进行延伸注入（extension implantation )„对子 n型 MOSFET, 采用 As或 P作为掺杂剂。 对于 p型 MOSFET, 采用 B或 BF2作为掺杂剂。
与晕圈注入相比， 延伸注入采用的倾角较小而能量较大， 从而在延伸注入中， 大 多数注入的离子穿过半导体衬底 21表面的半导体材料薄层，使得该半导体材料薄层没 有非晶化。
由于开口 38提供了离子注入的窗口， 并丑位于半导体结构的表而上的氮化物层 34、 氧化物层 36、 氮化物间隔侧壁 37提供了硬掩模， 因此上述延伸注入、 晕圈注入 和源 /漏区注入可以在原位进行， 从而减少了掩模数量并简化了工艺。 参见图 16， 对所形成的半导体结构进行退火处理， 例如尖峰退火（spike anneal )。 退火步骤用来激活通过先前的注入歩骤而注入的掺杂剂并消除注入导致的损伤。
经过退火处理之后， 在半导体鳍片 23'中的掺杂剂分布如图中所示， 在幵口 38 的底部¾出的半导休衬底 21表面的半 体材料薄层中分别形成了源区 ] 2和漏区 13 , 在鳍片屮与源区 12和駆 13相邻的位 S分别形成了源延伸区 12'和漏延伸区 13，， 在 与源延伸区 12'和漏延伸区 13'相邻并朝着鳍片 23，的中间部分延仲的位置分别形成了 源晕圈区 12"和漏晕圈区 13"。
然后， 通过已知的沉积工艺， 如 CVD、 原子层沉积、 溅射等， 在幵口 38中依次 外延生 ^；硅接触层 39、 应力层 40及其上的外延硅层 41。 硅接触^ 39接触源区 12和 漏区 13， 为后者提供连接到外部电极的导电路径。 由十外延生长， 硅接触层 39仅形 成在开口 38底部露出的半导体衬底 21 ¾而上。 对于 p型 MOSFET, 硅接触层 39的 厚度约为 lOnm并原位掺 P， 应力层 40的材料是 Ge含量约为 20-50%的 SiGe并原位 掺 B， 外延硅层 4] 原位掺 B。 在外延生长后， 在沟道区延源漏方向产生压应力， 这 可以增强 p型 MOSFET的性能。 对于 n型 MOSFET, 硅接触^ 39的厚度约为 lOnm 并原位掺 B, 应力 40的材料是 C含量约为 0.5-2%的 Si:C并原位掺 As或 P, 外延硅 层 41 原位掺 As或？。 在外延生长后， 在沟道区延源漏方向产生拉应力， 这可以增强 n型 MOSFET的性能。
然后， 对所形成的半导体结构进行氧化处理， 外延硅层 41 的顶部发生氧化从而 形成厚度约为 3-10mn的氧化薄层 36'。 在应力层 40的顶部形成的外延硅层 41用于获 得良好质: S的 Si02。
参见图 17， 利用在图 8所示的步骤中形成的氧化物层 33作为硬掩模， 通过千法 蚀刻， 如离子铣、 等离子蚀刻、 反应离子蚀刻、 激光烧蚀， 依次去除金属层 31、 氮化 物薄层 26' 、 第二 Si层 25、 第二 SiGe j 24、 鳍片 23'、 第一 SiGe层 22的一部分， 该蚀刻在半导体衬底 21 的顶部停止， 从而以自对准的方式形成开口 42。 结果， 鳍片 23 '的厚度减小到大致等于氧化物层 28和氮化物间隔侧壁 29的厚度之和的数值。 如下 文所述， 该鲳片用于形成沟道区， 由于蚀刻所去除的材料， 在沟道区中的应力进一歩 增加， 此应力可对进一步增强器件性能。
在开口 42的右侧保留着包括氮化物薄层 26'、 金属层 31、 多晶硅层 32、 氧化物 层 33的一部分的叠层材料。 在制造含有相同结构的多个 MOSFET的集成电路时， 位 于开口 42右侧的叠层材料可以作为相邻的 MOSFET (未示出） 的栅极区域， 而开口 42中的填充材料 i ij以起到浅沟隔离区的作用。
此外， 如图 17所 ， 在图 12所示步骤中形成的氮化物间隔侧壁 37还存在于栅 极叠层的侧面上。
参见图 18， 通过湿法蚀刻或千法蚀刻， 相对于 Si选择性地去除 SiGe, 从而去除 了鳍片 23 ' 下方的第一 SiGe层 22， 然后， 通过干法蚀刻， 如离子铣、 等离子蚀刻、 反应离子蚀刻、 激光烧蚀， 相对于氧化物层 33， 选择性地去除幵口内部残留的氧化物 薄层 26'和金属层 31 (图 18中的右侧侧壁部分）。
然后， 优选地， 利用倾角离子注入向半导体材料的鳍片 23'注入离子， 然后进行 退火（例如激光退火）， 以激活注入的掺杂剂， 从而在鰭片 23'靠近开 Π 42的一侧形成 SSRW 43。 开口 42提供了离子注入的窗口。 有关 SSRW的形成工艺可参见以卜文件：
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4 ) S.E. Thompson, P. A. Packan and M.T. Bohr, VLSI Tech Symp. , p.154， 1996. 参见图】9和 20， 分¾三个步骤去除左侧的间隔侧壁 37。 在第一歩骤， 利用氧化 物层 33作为掩模， 利用倾 ft离子注入在左侧的间隔侧壁中注入 k以造成损伤， 如图 19所示。 在第二步骤， 通过在溶剂中溶解或灰化去除光抗蚀剂图案 30。 在第三歩骤， 通过湿法蚀刻或千法蚀刻， 相对于右侧的间隔侧壁选择性地去除左侧的间隔侧壁， 如 图 20所示。
参见 I冬 I 21， 例如通过 CVD, 在半导体结构的整个表面上形成厚度约为 2- 5nm的 共形氧化物薄层 33，。然后，例如通过 CVD沉积氮化物， 其厚度至少能够填充幵口 42。 相对于氧化物层 33'， 选择性地回蚀刻氮化物， 使得完全去除开口周围的氣化物层， 仅 在开口中留下氮化物填充材料 44。
参见图 22A和 22B， 通过干法蚀刻， 如离子铣、 等离子蚀刻、 反应离子蚀刻、 激 光烧蚀， 相对于氮化物填充材料 44选择性地去除氧化物，
该蚀刻完全去除了氧化物; 2 33'在半导体结构表而上暴露的部分， 只留下氧化物 33'在已填充的开口侧壁和底部的部分， 从而暴露出栅极叠层巾的多晶硅层 32的上 表而和左侧表面， 以及源极区域和漏极区域的外延硅层 41的上表面。 参见图 23A和 23B， 利用常规的硅化工艺， 将栅极叠层中的多品硅层 32的上表 面和左侧表而的一部分， 以及源极区域和漏极区域的外延硅层 41的至少一部分， 转化 为硅化物层 45， 以减小栅极、 源 /漏极与相应的金属接触之间的接触电叽。
例如，首先沉积厚度约为 5-12mn的 Ni层，然后在 300-500°C的温度下热处理 1-10 秒钟， 使得多晶硅层 32和外延硅 /z 41的至少一部分形成 NiSi， 最后利用湿法蚀刻去 除未反应的 Ni。
在完成图 2- 23 所不的步骤之后， 按照本领域公知的方法， 在所得到的半 体结 构上形成 间绝缘层、 位于层间绝缘层中的通孔、 位于层间绝缘层 h表面的布线或电 极， 从而完成半导体器件的其它部分。
以上描述只是为了示例说明和描述本发明， 而非意图穷举和限制本发明。 因此， 本发明不局限于所描述的实施例。 对于本领域的技术人员明显可知的变型或更改， 均 在木发明的保护范围之内。

Claims

权 利 要 求
1、 一种半导体器件， 包括
在半导体衬底上方的半导体材料层中形成的半导体材料的鳍片，所述鳍片包括垂 直于半导体衬底表面的两个相对侧面；
紧邻鳍片的两端设置半导体衬底 （21) 中的源区 （12) 和漏区 （13)， 所述鳍片 桥接所述源区 （12) 和漏区 （13);
设置在鰭片的中问部分的沟道区 （11); 以及
设置在鳍片的一个侧面上的栅极电介质（ 14)和栅极（15)的叠层，所述栅极（15) 与所述沟道区 （11) 之间 II- 1所述栅极电介质 （14) 隔离，
其中， 所述栅极电介质 〔14) 和栅极 （15) 的 层沿着平行于所述半导体衬底表 面的方向背离所述鳍片的所述一个侧面延伸， 并且与半导体衬底 （21) 之间 ώ绝缘层 (22， ) 隔离。
2、 根据权利要求 1所述的半导体器件， 还包括位于所述源区 （12) 和漏区 （13) 上方的接触层 （39)。
3、 根据权利要求 1所述的半导体器件， 还包括超陡后退阱 （43)， 所述超陡后退 阱 (43) 设置在所述鳍片中紧邻沟道区并靠近所述鳍片的另一个侧面的位置。
4、 根据权利要求 1至 3中任一项所述的半导体器件， 其中所述沟道区 （11) 的 厚度在 5- 40nm的范 |ΐ|内。
5、 根据权利要求 1至 3所述的半导体器件， 其中所述栅极 （15) 为金属层、 掺 杂多晶硅层、 或包括金属层和掺杂多晶硅层的叠层栅导体。
6、 根据权利要求 5 所述的半导体器件， 其中所述金属层由选自山 TaC、 TiN、 TaTbN、 TaErN、 TaYbN、 TaSiN、 HfSiN、 MoSiN、 RuTax、 NiTax, MoNx、 TiSiN、 TiCN、 TaAlC、 TiAlN、 TaN、 PtSix, Ni3Si、 ΡΚ Ru、 Ir、 Mo、 HfRu、 RuOx及其组合 构成的组中的一种材料形成。
7、 根据权利耍求 1至 3中任一项所述的半 体器件， 其中所述栅极电介质 （14) 由选自由 Si02、 Si3N4、 ΗβίΟχ、 Hf02'Zr02、 A1203、 Ti02、 La203、 SrTi03、 LaA103 及其组合构成的组中的一种材料形成。
8、 根据权利耍求〗至 3中任一项所述的半导体器件， 还包括应力层 （16， 17), 所述应力^ (16， 17) 设 在接触层 （39) 上， 并用于在沟道区 （11) 中产生应力。
9、 根据权利要求 8所述的 导体器件， 其中所述应力 ^ (16， 17) bid Side或 Si:C形成。
10、 根据权利耍求 1至 3中任一项所述的半导体器件， 还包括在所述鳍片屮与所 述源区 （12) 和漏区 （13) 紧邻并朝¾:所述沟道区 （11) 延伸的源延仲区 （12') 和漏 延伸区 （13')。
11、 根据权利要求 10所述的半导体器件， 还包括在所述鳍片中与所述源延伸区 (12') 和漏延伸区 （13') 紧邻并朝着所述沟道区 （11) 延伸的源晕圈区 （12") 和漏 晕 I躯 (13")。
12、 一种制造半导体器件的方法， 包括以下步骤：
a) 通过自对准方法在半导体衬底 （21) 上方的半导体材料层 （23) 中形成半导 体材料的鳍片 （23' )， 所述鳍片 （23' ) 包括垂直于半导体衬底表面的两个相对侧面； b) 在鳍片 （23' ) 的一个侧面上形成栅极电介质 （14) 和栅极 （15) 的叠层， 所述栅极 （15) 沿着平行于所述半导体衬底表面的方向背离所述鳍片 （23' ) 的所述一 个侧面延伸， 并且与半导体衬底 （21) 之间由绝缘层 （22' ) 隔离；
c) 紧邻鳍片（23')的两端， 在半导体衬底（21)中注入摻杂剂以形成源区（12) 和漏区 （13)， 所述鳍片桥接所述源区 (12) 和漏区 (13)； 以及
d) 在鰭片 （23') 的中间部分形成沟道区 （11)。
13、 根据权利要求 12所述的方法， 其中形成半导体材料的鳍片 （23' ) 的步骤 a) 包括以下歩骤：
在所述半导体材料层 （23) 上形成构图的叠层结构 （24， 25， 26)；
在所述叠层结构 （24， 25, 26) 上和所述半导体材料层 (23) 的整个暴露表面上 形成共形氧化物层 （28) 和共形氮化物层；
选择性去除所述共形氧化物层 （28)和所述共形氮化层的一部分， 以便在叠层结 构 〔24， 25, 26) 的一个侧壁上留下所述共形氧化物层 (28) 的一部分和氮化物间隔 侧壁 （29); 以及
利用所述共形氧化物层 （28) 的所述一部分、 所述氮化物间隔侧壁 （29)、 以及 所述叠层结构 （24， 25, 26) 作为硬掩模， 选择性去除所述半导体材料层 （23)， 在鳍 片 （23') 的中间部分留下第一厚度的半导体材料。
14、 根据权利要求 13所述的方法， 其中形成沟道区的歩骤 d) 包括以下歩骤： 利用所述共形氧化物层 （28) 的所述一部分、 以及所述氮化物间隔侧壁 （29) 作 为硬掩模， 选择性去除所述叠层结构 （24， 25, 26) 及半导体材料的鳍片 （23' ) 的一 部分， 在鳍片 （23') 的屮间部分^下第二厚度的半导体材料作 ¾沟道区 （11)。
15、 根据权利要求 12所述的方法， 在形成沟道区的歩骤 d) 之后， 还包括以下 歩骤：
在所述鳍片的中间部分， 在靠近鳍片的另一个侧面的位置形成与沟道区 (11)紧 邻的超陡后退阱 (43)。
16、 根据权利要求 12所述的方法， 其中所述栅极 （15) 为金属层、 摻杂多晶硅 层、 或包括金属层和掺杂多晶硅层的叠 )S栅导体
17、 根据权利要求 12所述的方法， 在形成源区和漏区的步骤 c) 和形成沟道区 的歩骤 d) 之间， 还包括在所述源区 （12) 和漏区 Π3) _卜.依次形成接触层 （39) 和 应力层 （16， 17), 用于在沟道区 （11) 中产生应力。
18、 根据权利要求 12所述的方法， 在形成源区和漏区的歩骤 c) 和形成沟道区 的步骤 d) 之间， 还包括以下步骤：
采用倾角离子注入， 向鳍片 （23') 的中间部分进行延伸注入以形成延伸区 （12'， 13')。
19、 根据权利要求 18所述的方法， 在延伸注入步骤之前， 还包括以下歩骤： 采用倾角离子注入， 向鰭片 （23') 的中间部分进行晕圈注入以形成晕圈区 （12"，
13")。
20、 根据权利耍求 19所述的方法， 其中延伸注入步骤中使用的注入倾角小于晕 圈注入歩骤， 而延仲注入步骤中使用的注入能量大于晕圈注入歩骤。
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