WO2011079596A1 - Mosfet结构及其制作方法 - Google Patents

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朱慧珑
尹海洲
骆志炯
梁擎擎
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    • H10D62/01—Manufacture or treatment
    • H10D62/021—Forming source or drain recesses by etching e.g. recessing by etching and then refilling

Definitions

  • the present application relates generally to the field of semiconductor devices and their fabrication, and more particularly to a MOSFET (metal oxide semiconductor field effect transistor) structure and method of fabricating the same.
  • MOSFET metal oxide semiconductor field effect transistor
  • MOSFET metal oxide semiconductor field effect transistor
  • MOSFET metal oxide semiconductor field effect transistor
  • a method of fabricating a metal semiconductor oxide field effect transistor comprising: providing a semiconductor substrate; forming a dummy gate on the semiconductor substrate; forming a source/drain region; performing a dummy gate Selective etching until a position where a channel is to be formed; and epitaxially growing a channel layer at a position where a channel is to be formed, and forming a gate electrode on the channel layer, wherein the channel layer includes a high mobility material .
  • the high mobility material comprises SiGe having a Ge atomic percentage of 50 to 100%.
  • the method further comprises: forming a channel preparation layer on the semiconductor substrate before forming the dummy gate.
  • Selective etching of the dummy gate until the location of the channel is formed includes: selectively etching the dummy gate and continuing to etch the trench preparation layer until the surface of the semiconductor substrate is exposed.
  • the channel preparation layer comprises SiGe having a Ge atomic percentage of 5 to 15%;
  • forming the source Z drain region comprises: performing source/drain extension region implantation using the dummy gate as a mask; forming sidewall spacers on the dummy gate sidewall; and forming source/drain regions on both sides of the sidewall spacer Etched to the area until it enters
  • the card conductor substrate is fixed in depth; the source/drain material layer is epitaxially grown on the etched half substrate, the material of the source/drain material layer is selected such that it applies stress to the channel layer; and the source/drain material layer Doping is performed to form source/drain regions.
  • the source/drain material layer comprises SiGe having a Ge atomic percentage of 20 to 70%.
  • the source/drain material comprises Si:C having a C atomic percentage of 0.2 to 2%.
  • the step of forming a dummy gate on the semiconductor substrate comprises: sequentially forming a dummy gate dielectric layer, a dummy gate body layer, a dummy gate etch stop layer, and a cap layer on the channel preparation layer; The dummy gate body layer, the dummy gate etch stop layer, and the cap layer are patterned to form a dummy gate.
  • selectively etching the dummy gate comprises: sequentially depositing a polish stop layer and an etch stop layer on the semiconductor substrate formed with the dummy gate and the source/drain regions; and polishing the etch stop layer, Until the polishing stop layer is reached; the etch stop layer is further etched back; the dummy gate etch stop layer and the etch stop layer are etch stop layers, the cover layer is etched away; the dummy gate etch is sequentially etched The stop layer, the dummy gate body layer, the dummy gate dielectric layer, and the channel preparation layer are exposed until the surface of the semiconductor substrate is exposed.
  • epitaxially growing the channel layer comprises: epitaxially growing a channel layer on the exposed surface of the semiconductor substrate.
  • the method further comprises: performing a shallow well implant after epitaxially growing the channel layer and before forming the gate on the channel layer.
  • the method further comprises: performing shallow well implantation before epitaxially growing the channel layer.
  • forming the gate on the channel layer comprises: depositing a high-k material layer on the channel layer; and depositing a metal on the high-k material layer to form a metal gate.
  • the high-k material includes at least one of the group consisting of A1 2 0 3 , Hf0 2 , Zr0 2 , La 2 0 3 , ZAZ, Ti0 2, and STO.
  • the metal comprises TaC, TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTa x , NiTa x , MoN x , TiSiN, TiCN, TaAlC, TiAlN, TaN, PtSi x , Ni 3 Si, Pt At least one of the group consisting of Ru, Ir, Mo, Hff i, RuO x and W.
  • the method further comprises: depositing a protective layer over the entire semiconductor substrate after forming the gate.
  • the method further comprises: forming a contact hole in the source/drain region, the bottom of the contact hole entering the source/drain material layer; depositing a metal layer on the bottom of the contact hole to make the metal layer and the source/drain material The layer undergoes a silicidation reaction to form a silicide layer and removes the unreacted metal layer; a diffusion barrier layer is deposited on the bottom and sidewalls of the contact hole; and a metal is filled in the contact hole to form a source/drain contact portion.
  • a MOSFET is provided, which is manufactured according to the above method.
  • a high mobility material is used as the channel layer, so that the carrier mobility of the channel region can be effectively increased, and the leakage current can be reduced in the case where a given current per unit length is conducted.
  • a source/drain region is first formed, and then a channel layer is formed, which can reduce defects in the channel layer and prevent dopants in the source/drain regions from diffusing into the channel layer, thereby Effectively improves the performance of the device.
  • Figure 1 shows a simplified schematic diagram of a conventional transistor
  • FIGS. 2 to 4 are views showing the structure of each stage in the fabrication process of the MOSFET according to an embodiment of the present invention.
  • 5 to 18 show the structural schematics of stages in the fabrication process of a MOSFET according to another embodiment of the present invention. detailed description
  • Figure 1 shows a simplified schematic of a conventional transistor.
  • the transistor includes: a semiconductor substrate 101, a gate dielectric layer 102 (eg, SiO 2 ) formed on the semiconductor substrate 101, and a gate body 103 (eg, polysilicon) formed on the gate dielectric layer 102
  • the sidewall spacers 104 (for example, SiN) formed on the sidewalls of the gate region, and the source/drain regions 105 are formed in the semiconductor substrate 101.
  • a high mobility material layer may be deposited on the semiconductor substrate 101, and then a gate region (gate dielectric layer 102, gate electrode 103), sidewall spacers 104, and the like may be formed as in the conventional technique.
  • Source/drain region 105 the portion of the high mobility material layer located below the gate region acts as a channel region, thereby causing migration of the channel region.
  • dopant implantation is required.
  • high temperature annealing and the like to effectively dope the source/drain regions. High temperature processing increases defects in the high mobility material layer, which affects its performance.
  • a method of fabricating a MOSFET Gold Oxide Semiconductor Field Effect Transistor
  • a dummy gate is first formed on a semiconductor substrate, and source/drain regions are formed; After the drain/drain region, the dummy gate is selectively etched until the position where the channel is to be formed; and the channel layer is formed at a position where the channel is to be formed, and a threshold is formed on the channel layer.
  • MOSFET Gold Oxide Semiconductor Field Effect Transistor
  • a dummy gate (a dummy gate dielectric layer 102, a dummy gate body 103) is formed on a semiconductor substrate; and then a source/drain region 105 is formed based on the dummy gate.
  • the source/drain regions 105 based on the dummy gates. For example, it can be performed as follows: the dummy region is implanted as a mask to form an extremely shallow source/drain extension (SDE) at both ends of the channel, and the shallow junction formed by the SDE at both ends of the channel is advantageous for suppression. Short channel effect; Thereafter, sidewall spacers 104 are formed on the dummy gate sidewalls, and source/drain regions are implanted using dummy gates and sidewall spacers 104 as masks to form source/drain regions 105.
  • SDE extremely shallow source/drain extension
  • the dummy gate is selectively etched. Specifically, the dummy gate body 103 and the dummy gate dielectric layer 102 are removed by etching, and a portion of the substrate is etched away. The portion of the substrate that is etched away corresponds to the channel region to be formed. Subsequently, as shown in Fig. 3, a channel layer 106 is formed in a portion of the substrate 101 which is etched away, thereby serving as a channel region of a MOSFET to be formed. The channel layer 106 comprises a high mobility material. After the channel layer 106 is formed, the gate 107 may be reformed again (the specific configuration of the gate 107 is not shown in Fig. 4).
  • the channel layer 106 (channel region) is formed after the formation of the T source/drain regions 105.
  • This is equivalent to replacing the "channel region" after forming the MOSFET structure (as shown in Figure 1) (as shown in Figure 3, replaced by channel layer 106). Therefore, the influence of the high temperature annealing which is formed when the source/drain regions 105 are formed on the channel region can be avoided. Moreover, the diffusion of dopants into the channel region can be avoided, thereby improving the short channel effect.
  • High mobility materials such as SiGe can increase the mobility of the channel region and thereby improve device performance.
  • Alternative high mobility materials include, for example, Group III-V semiconductor compounds such as InP, InAlAs, InC As, and the like.
  • the dummy gate when the dummy gate is selectively etched, it is directly etched into the substrate 101A to replace the channel. It seems that the depth of etching into the substrate 101 is not easily controlled, so that it is difficult to control the channel layer.
  • the relative position S of 106 with the source/drain secondary region thus tends to result in increased resistance between the channel layer 106 and the source/drain extension regions and reduces transistor performance.
  • the dummy gate is selectively etched and the channel preparation layer is continued to be etched until reaching the surface of the semiconductor substrate. Then, a channel layer is formed on the semiconductor substrate. That is, the final channel layer replaces the pre-formed channel preparation layer, so that the position of the final channel layer can be easily controlled.
  • 5 to 18 are schematic diagrams showing the construction of stages in a MOSFET process in accordance with an embodiment of the present invention.
  • embodiments of the present invention will be described with reference to these drawings.
  • a semiconductor substrate 1001 such as a Si substrate
  • shallow trench isolation (STI) 1002 may be formed on the semiconductor substrate 1001.
  • Such an STI 1002 includes, for example, Si0 2 .
  • the entire substrate is patterned such that the surface of the semiconductor substrate 1001 is recessed by a certain distance with respect to the STI 1002.
  • a channel preliminary layer 1003 is selectively epitaxially grown on the surface of the semiconductor substrate 1001 with reference to FIG.
  • the channel preparation layer 1003 is located at a position corresponding to the channel layer to be formed, and preferably includes the same material as the channel layer to be formed. As described above, in the subsequent processing, the portion of the channel preparation layer 1003 below the (pseudo) gate (corresponding to the channel region) will be "replaced" by the channel layer.
  • the channel preparation layer 1003 preferably also includes SiGe.
  • the channel preparation layer 1003 includes SiGe having a Ge atomic percentage of about 5 to 15%, and is formed to have a thickness of about 3 to 7 nm.
  • a dummy gate is formed on the substrate. Specifically, a dummy gate stack is formed over the entire substrate including the semiconductor substrate 1001, the STI 1002, and the channel preparation layer 1003.
  • a dummy gate dielectric layer 1004 eg, Si0 2
  • a dummy gate body layer 1005 eg, polysilicon
  • a dummy gate etch stop layer 1006 eg, Si0 2
  • the dummy gate body layer 1005 has a thickness of about 30 to 60 nm
  • the dummy gate etch stop layer 1006 has a thickness of about 10 to 20 nm.
  • a cover layer 1007 is further formed on the dummy gate stack.
  • the capping layer 1007 is used to subsequently cover the gate portion, for example, during epitaxial growth of the source/drain regions, to avoid epitaxial growth in the gate region.
  • the cover layer includes, for example, Si 3 N 4 and has a thickness of about 20 to 50 nm.
  • a photoresist 1008 is coated on the structure shown in FIG. 6, and patterned and then etched, for example, by reactive ion etching (RIE) to form a dummy gate.
  • RIE reactive ion etching
  • the dummy gate dielectric layer 1004 as an etch stop layer.
  • the cover 1007 in the case of depositing the overlying layer 1007, from £ to reaching the dummy gate dielectric layer
  • the dummy gate dielectric layer 1004 as an etch stop layer, it is possible to prevent the underlying channel preparation 1003 from being etched.
  • a p-type dopant such as B or BF 2 may be implanted ; and in the case of forming an NMOSFET, an n-type dopant such as As or P may be implanted.
  • the doping concentration may be, for example, about 1E19 to 4E20 cm- 2 .
  • a spike anneal about 1 () 00 to 108 (TC) can be performed to activate the dopant.
  • a sidewall spacer 1009 is formed on the dummy gate sidewall.
  • the sidewall spacer 1009 includes Si 3 N 4 .
  • the source/drain regions can be formed by further doping.
  • the source/drain regions may be formed as follows. Specifically, as shown in the chamber 9, the dummy gate dielectric layer 1004 and the channel preparation layer 1003 are selectively etched (for example, by R1E), and the semiconductor substrate 1001 is etched back ; and then on the exposed semiconductor substrate 1001.
  • the source/drain material layer 1010 is selectively epitaxially grown.
  • the material of the source/drain material layer 1010 is selected such that it can apply stress to the channel region.
  • the source/drain material layer 1010 includes SiGe having a Ge atomic percentage of about 20 to 70% or Si:C having a carbon atom percentage of about 0.2 to 2%.
  • the dummy gate is covered by the cap layer 1007 (for example, Si 3 N 4 ) so that epitaxial growth does not occur on the dummy gate.
  • the source/drain material layer 1010 may be doped in situ, i.e., while the source/drain material layer 1010 is grown, dopant atoms are introduced.
  • doping may also be performed by ion implantation, i.e., after the source/drain material layer 1010 is grown, the dopant is introduced by ion implantation. Annealing can also be performed to activate the dopant if desired.
  • a polishing stop layer 101 1 and an etch stop layer are sequentially deposited on the structure shown in FIG.
  • the polish stop layer 101 1 is used to subsequently etch the etch stop layer 1012 (eg, chemical mechanical polishing CMP) to act as a stop, for example, including SiN.
  • the etch stop layer 1012 is used to subsequently act as a stop layer when etching the cap layer 1007, for example including SiO 2 .
  • the layer is subjected to CMP until the polish stop layer 1011 is exposed, and the etch stop layer 1012 is further etched back.
  • the dummy gate portion is etched one by one. Specifically, the dummy gate etch stop layer 1006 is etched away, and then the dummy gate body layer 1005, the dummy gate dielectric layer 1004, and the channel preparation layer 1003 are etched (eg, by RIE) until the semiconductor lining is completed.
  • the channel layer 1013 is epitaxially grown on the surface of the exposed semiconductor substrate 1001.
  • the channel layer 1013 includes SiGe having a Ge atomic percentage of about 50 to 100% and a thickness of about 2 to 5 nm.
  • shallow well implantation may be performed under the channel layer 1013.
  • a shallow well can be formed, that is, an n-type impurity such as As can be implanted; in the case of forming an NMOSFET, a shallow p-well can be formed, that is, a p-type impurity such as 8 can be implanted.
  • the formation of such a well helps to block the punch-through current, thereby suppressing the short channel effect.
  • laser annealing can be performed to activate the impurities.
  • the gate electrode can be formed next.
  • the thickness of the gate dielectric layer is also decreasing.
  • a high-k material as the gate dielectric layer.
  • a high-k material layer 1014 is deposited over the channel layer 1013.
  • a layer of about 2 to 5 nm thick ⁇ 1 ⁇ 2 may be deposited as the high-k material layer 1014.
  • the so-called high-k material refers to a material having a dielectric constant k greater than 4.0.
  • the high-k material may include at least one of the group consisting of A1 2 0 3 , Hf0 2 , Zr0 2 , La 2 0 3 , ZAZ, Ti0 2, and STO.
  • a metal layer is deposited over the high-k material layer and etched back to form a metal gate 1015.
  • a metal layer may include, for example, TaC, TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTa x , NiTa x , MoN x , TiSiN, TiCN, TaAlC, TiAlN, TaN, PtSi x , Ni 3 Si, Pt At least one of the group consisting of Ru, Ir, Mo, Hfi u, and RuO flW.
  • a MOSFET according to an embodiment of the present invention is finally obtained.
  • a protective layer 1016 may be deposited over the entire device surface as shown in FIG. 15 to protect the device.
  • the protective layer 1016 can be, for example, Si 3 N 4 .
  • contact holes 1017 may be formed in the source/drain regions as shown in FIG.
  • the bottom of the contact hole 1017 is in contact with, preferably into, the source/drain material layer 1010 ⁇ to better contact the source/drain regions.
  • a metal layer is deposited on the bottom of the contact hole, for example Ni and a siliconization reaction of the source/drain material 101O by, for example, annealing at 300 to 500 ° C, thereby forming a metal silicide 1018 such as NiSi around the bottom of the contact hole 1017. Thereafter, the unreacted metal layer is removed.
  • a metal such as W is implanted into the contact hole 1017 to form a source/drain contact portion 1019.
  • a diffusion barrier (not shown), such as TiN, is deposited on the bottom and sidewalls of the contact hole prior to metal injection to prevent gold from diffusing.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

MQSFET结构及其制作方法 技术领域
本申请一般地涉及半导体器件及其制作领域，更为具体地，涉及 - ^种 MOSFET (金 属氧化物半导体场效应晶体管） 结构及其制作方法。 背景技术
随着半导体技术的发展， 晶体管尺寸不断缩小， 器件和系统的速度随之提高。 当 晶体管沟道缩短到一定程度， 就会出现短沟道效应， 从而造成漏电流变大、 开关效率 降低、 耗屯和发热量增大。 因此， 这种几何尺寸- 旦超出某个限制值， 就会导致整个 器件的功能完全崩溃。
有鉴于此， 需要提供一种新颖的金属氧化物半导体场效应晶体管 （MOSFET) 结 构及其制作方法， 以便有效应对器件尺寸减小带来的问题特别是短沟道效应， 并提高 晶体管单位长度的导通电流。 发明内容
鉴于上述问题， 本发明的目的在于提供一种金属氧化物半导体场效应晶体管 ( MOSFET)结构及其制作方法， 该 MOSFET能够克服器件尺寸减小带来的限制， 特 别是能够克服短沟道效应。
根据本发明的一个方面， 提供了一种制作金属半导体氧化物场效应晶体管的方 法， 包括： 提供半导体衬底； 在半导体衬底上形成伪栅极； 形成源 /漏区； 对伪栅极进 行选择性刻蚀， 直至将要形成沟道的位置； 以及在将要形成沟道的位置处外延生长沟 道层， 并在沟道层上形成栅极， 其中， 所述沟道层包括高迁移率材料。
优选地， 所述高迁移率材料包括 Ge原子百分比为 50〜100 %的 SiGe。
优选地， 该方法还包括： 在形成伪栅极之前， 在半导体衬底上形成沟道预备层。 对伪栅极进行选择性刻蚀直至将耍形成沟道的位置包括： 选择性刻蚀伪栅极， 并继续 刻蚀沟道预备层， 直至露出半导体衬底的表面。
优选地， 所述沟道预备层包括 Ge原子百分比为 5〜15 %的 SiG；。
优选地， 形成源 Z漏区包括： 以伪栅极为掩模， 进行源 /漏延伸区注入； 在伪栅极 侧壁形成侧壁间隔物； 在侧壁间隔物两侧将要形成源 /漏区的部位进行刻蚀， 直至进入 卡导体衬底 定深度； 在刻蚀后的半 体衬底上外延生长源 /漏材料层， 选择该源 /漏 材料层的材料使得其向沟道层施加应力； 以及对源 /漏材料层进行掺杂， 以形成源 /漏 区。
优选地， 所述源 /漏材料层包括 Ge原子百分比为 20〜70%的 SiGe。
可选地， 所述源 /漏材料 包括 C原子百分比为 0.2〜2%的 Si:C。
优选地， 在半导体衬底上形成伪栅极的歩骤包括： 在沟道预备层上依次形成伪栅 极介质层、 伪栅极主体层、 伪栅极刻蚀停止层和覆盖层； 以及对伪栅极主体层、 伪栅 极刻蚀停止层和覆盖层进行构图， 使其成形为伪栅极。
可选地， 对伪栅极进行选择性刻蚀包括： 在形成有伪栅极、 源 /漏区的半导体衬底 上依次沉积抛光停止层和刻蚀停止层；对刻蚀停止层进行抛光，直至到达抛光停止层； 对刻蚀停止层进行进一歩回蚀； 以伪栅极刻蚀停止层和刻蚀停止层为刻蚀停止层， 刻 蚀掉覆盖层； 依次刻蚀伪栅极刻蚀停止层、 伪栅极主体层、 伪栅极介质层、 沟道预备 层， 直至露出半导体衬底的表面。
优选地， 外延生长沟道层包括： 在露出的半导体衬底表面上外延生长沟道层。 优选地， 该方法还包括： 在外延生长沟道层之后且在沟道层上形成栅极之前， 进 行浅阱注入。
可选地， 该方法还包括： 在外延生长沟道层之前， 进行浅阱注入。
优选地， 在沟道层上形成栅极包括： 在沟道层上沉积高 k材料层； 以及在高 k材 料层上沉积金属， 以形成金属栅极。
优选地， 所述高 k材料包括 A1203、 Hf02、 Zr02、 La203、 ZAZ、 Ti02和 STO组 成的组中至少一种。
优选地，所述金属包括 TaC、 TiN、 TaTbN、 TaErN、 TaYbN、 TaSiN、 HfSiN、 MoSiN、 RuTax、 NiTax、 MoNx、 TiSiN、 TiCN、 TaAlC、 TiAlN、 TaN、 PtSix、 Ni3Si、 Pt、 Ru、 Ir、 Mo、 Hff i、 RuOx和 W组成的组中至少一种。
优选地， 该方法还包括： 在形成栅极之后， 在整个半导体衬底上沉积保护层。 优选地， 该方法在沉积保护层之后还包括： 在源 /漏区形成接触孔， 接触孔底部进 入源 /漏材料层中； 在接触孔底部沉积金属层， 使该金属层与源 /漏材料层发生硅化反 应， 生成硅化物层， 并去除未反应的金属层； 在接触孔底部和侧壁沉积扩散阻挡层； 以及在接触孔中填充金属， 以形成源 /漏接触部。
根据本发明的另一方而， 提供了一种 MOSFET, 根据上述方法制造得到。 根据本发明的实施例， 使用高迁移率材料作为沟道层， 从而可以有效增加沟道区 的载流子迁移率， 在给定单位长度导通电流的情况下， 可以减小漏电流。 另外， 根据 本发明的实施例， 首先形成源 /漏区， 然后再形成沟道层， 这样可以减少沟道层中的缺 陷， 并避免源 /漏区的摻杂剂向沟道层扩散， 从而有效地改善了器件的性能。 附图说明
通过以下参照附图对本发明实施例的描述， 本发明的上述以及其他目的、 特征和 有点将更为清楚， 在附图中：
图 1示出了一种常规晶体管的简化结构示意图；
图 2〜4示出了根据本发明实施例的 MOSFET制作流程中各阶段的结构示意图； 以及
图 5〜18示出了根据本发明另- 实施例的 MOSFET制作流程中各阶段的结构示 意图。 具体实施方式
以下， 通过附图中示出的具体实施例来描述本发明。 但是应该理解， 这些描述只 是示例性的， 而并非耍限制本发明的范围。 此外， 在以下说明中， 省略了对公知结构 和技术的描述， 以避免不必要地混淆本发明的概念。
在附图中示出了根据本发明实施例的半导体器件的各种结构图及截面图。 这些图 并非是按比例绘制的， 其中为了清楚的目的， 放大了某些细节， 并且可能省略了某些 细节。 图中所示出的各种区域、 层的形状以及它们之间的相对大小、 位 ffi关系仅是示 例性的， 实际中可能 ώ于制造公差或技术限制而有所偏差， 并且本领域技术人员根据 实际所需可以另外设计具有不同形状、 大小、 相对位置的区域 /层。
图 1示出了一种常规晶体管的简化结构示意图。 具体地， 该晶体管包括： 半导体 衬底 101， 在该半导体衬底 101上形成的栅极介质层 102 (例如， Si02 )， 在栅极介质层 102上形成的栅极主体 103 (例如， 多晶硅）， 在栅极区侧壁形成的侧壁间隔物 104 (例 如， SiN)， 以及在半导体衬底 101中形成源 /漏区 105。现有技术中存在多种工艺来形成 如此构造的晶体管， 因而在此不再赘述。
如以上背景技术部分所述， 当器件尺寸「1益减小时， 图 1所示结构的晶体管将遭 遇到如漏电流增大等问题。 使用高迁移率材料作为沟道区， 可以显著解决这些问题。 为此， 例如可以在半导体衬底 101上先沉积一高迁移率材料层， 然后再如常规技术屮 那样来形成栅极区 （栅极介质层 102、 栅电极 103 )、 侧壁间隔物 104以及源 /漏区 105。 这样， 该高迁移率材料层位于栅极区之下的部位充当沟道区， 从而使得沟道区的迁移 但是， 根据常规技术， 在形成源 /漏区 105时， 例如需要进行掺杂剂注入以及高温 退火等处理， 以便对源 /漏区进行有效掺杂。而高温处理会增加高迁移率材料层中的缺 陷， 从而使其性能受到影响。
为此， 根据本发明的实施例， 提供了一种制造 MOSFET (金 氧化物半导体场效 应晶体管） 的方法， 其中首先在半导体衬底上形成伪栅极， 并形成源 /漏区； 在形成源 /漏区之后， 对伪栅极进行选择性刻蚀， 直至将要形成沟道的位置； 以及在将要形成沟 道的位置处外延牛! ^沟道层， 并在沟道层上形成概极。
具体地， 先如图 1所示， 在半导体衬底上形成伪栅极 （伪栅极介质层 102、 伪栅 极主体 103 ) ; 然后以该伪栅极为基础， 来形成源 /漏区 105。
以伪栅极为基础来形成源 /漏区 105的工艺有多种。 例如， 可以如下进行： 以伪栅 极为掩模， 进行延伸区注入， 以便在沟道两端形成极浅的源 /漏延伸区 （SDE )， SDE 在沟道两端形成的浅结有利于抑制短沟道效应； 之后， 在伪栅极侧壁形成侧壁间隔物 104， 并以伪栅极和侧壁间隔物 104为掩模来进行源 /漏区注入， 以形成源 /漏区 105。
然后， 如图 2所示， 对伪栅极进行选择性刻蚀。 具体地， 通过刻蚀去掉伪栅极主 体 103和伪栅极介质层 102 , 并刻蚀掉一部分的衬底。 衬底中被刻蚀掉的部分对应于将 要形成的沟道区。 随后， 如图 3所示， 在衬底 101中被刻蚀掉的部分中形成沟道层 106， 以此来充当将要形成的 MOSFET的沟道区。 该沟道层 106包括高迁移率材料。 在形成 沟道层 106之后， 可以再重新形成栅极 107 (图 4中并未示出栅极 107的具体构造）。
这样，根据木发明的实施例，在形成 T源 /漏区 105之后再形成沟道层 106(沟道区 )。 这相当于在形成了 MOSFET结构（如图 1所示）之后， 然后将其 "沟道区"替换掉（如 图 3所示， 以沟道层 106来替换）。 因而可以避免形成源 /漏区 105时所耑的高温退火对于 沟道区的影响。 并且， 可以避免掺杂剂向沟道区的扩散， 进而改善短沟道效应。
高迁移率材料例如 SiGe， 可以增加沟道区的迁移率并从而提高器件性能。 可选的 高迁移率材料例如包括 InP、 InAlAs、 InC As等 III- V族半导体化合物。
在以上的实施例中， 在对伪栅极进行选择性刻蚀时， 直接刻蚀进入衬底 101屮， 以便替换沟道。 似是， 刻蚀进入衬底 101中的深度不容易控制， 从而不易控制沟道层 106的与源 /漏延仲区的相对位 S， 因此容易导致增加道层 106与源 /漏延伸区之间的 ¾ 阻并降低晶体管的性能。 为了更好地控制沟道层的形成， 优选地， 首先在半导体衬底 上形成一沟道预备层， 该沟道预备层对应于最终沟道层的位置。 在形成有沟道预备层 的半导体衬底上， 依次形成伪栅极、 漏 /源区。 随后， 对伪栅极进行选择性刻蚀， 并继 续刻蚀沟道预备层， 直至到达半导体衬底表面。 然后， 在半导体衬底上形成沟道层。 也就是说， 最终的沟道层替换了预先形成的沟道预备层， 这样可以史容易地控制最终 沟道层的位置。
图 5〜18示出了根据本发明实施例制作 MOSFET流程中各阶段的结构示意图。 以 下， 将参照这些图示来描述本发明的实施例。
如图 5所 ， 提供一半导体衬底 1001， 例如 Si衬底。 根据本发明的优选实施例， 可 以在该半导体衬底 1001上形成浅沟道隔离 ( STI ) 1002ο 这种 STI 1002例如包括 Si02。 对整个衬底进行构图， 使得半导体衬底 1001的表面相对于 STI 1002下凹一定的距离。
'之后， 参照图 6， 在半导体衬底 1001的表面上选择性外延生长一沟道预备层 1003。 该沟道预备层 1003所处的位置对应于将要形成的沟道层， 且优选地包括与将要形成的 沟道层相同的材料。 如上所述， 在后继的处理中， 该沟道预备层 1003位亍 （伪） 栅极 之下的部位 （对应于沟道区） 将被沟道层 "替换"。
在本发明中， 例如可以选择 SiGe材料来形成沟道层。 因此， 沟道预备层 1003优选 地也包括 SiGe。 例如， 沟道预备层 1003包括 Ge原子百分比为大约 5〜15 %的 SiGe , 且 形成的厚度大约为 3〜7nm。
在形成沟道预备层 1003之后， 如上所述， 在衬底上形成伪栅极。 具体地， 在整个 衬底 （包括半导体衬底 1001、 STI 1002, 沟道预备层 1003 ) 上， 形成伪栅极叠层。 例 如， 可以在衬底上依次沉积伪栅极介质层 1004 (例如， Si02 )、 伪栅极主体层 1005 (例 如， 多晶硅）、 以及伪栅极刻蚀停止层 1006 (例如， Si02 )。 例如， 伪栅极主体层 1005 的厚度为约 30〜 60nm， 伪栅极刻蚀停止层 1006的厚度为约 10〜20nm。
优选地， 在上述伪栅极叠层之上还形成一覆盖层 1007。 该覆盖层 1007用来随后例 如在源 /漏区进行外延生长时， 覆盖住栅极部位， 避免在栅极区进行外延生长。 该覆盖 层例如包括 Si3N4， 厚度为约 20〜50nm。
之后， 如图 7所示， 通过在图 6所示的结构上涂覆光刻胶 1008 , 并对其进行构图然 后进行刻蚀， 例如通过反应离子刻蚀 （RIE ) , 以形成伪栅极。 在此， 优选地， 以伪栅 极介质层 1004为刻蚀停止层。具体地， 对伪栅极主体层 1005、伪栅极刻蚀停止层 1006 , 以及在沉积覆 ¾!层1007的情况下对覆盖 1007进行刻蚀， £1至达到伪栅极介质层
1004。 这样， 通过利用伪栅极介质层 1004作为刻蚀停止层， 可以防止对之下的沟道预 备 1003进行不必耍的刻蚀。
/士:形成伪栅极之后， 如上所述， 在衬底中形成源 /漏区。 具体地， 如 | 18所示， 去 除光刻胶 1008。 以伪栅极为掩模， 进行 SDE汴入。 例如， 在形成 PMOSFET的情况下， 可以注入 p型摻 ¾剂， 如 B或 BF2 ; 而在形成 NMOSFET的情况下， 可以注入 n型掺杂剂， 如 As或 P。 掺杂浓度例如可以是大约 lE19〜4E20 cm— 2。 如果需耍的话， 还可以进行尖 峰退火（约 1 ()00〜108(TC ) 以激活掺杂剂。然后， 在伪栅极侧壁形成侧壁间隔物 1009。 例如， 侧壁间隔物 1009包括 Si3N4。
在形成了图 8所示的结构之后， 可以通过进一歩掺杂来形成源 /漏区。 在此， 优选 地， 为了向将要形成的沟道层施加应力而在沟道层中导致应变， 并冈此进一歩增加沟 道区的迁移率， 可以如下来形成源 /漏区。 具体地， 如阁 9所示， 选择性刻蚀 （例如， 通过 R1E ) 伪栅极介质层 1004和沟道预备层 1003， 并进一歩回蚀半导体衬底 1001 ; 然 后在露出的半导体衬底 1001上选择性外延生长源 /漏材料层 1010。 选择该源 /漏材料层 1010的材料， 使得其可以向沟道区施加应力。 例如， 该源 /漏材料层 1010包括 Ge原子 百分比为约 20〜70 %的 SiGe或包括碳原子百分比为约 0.2〜2 %的 Si:C。
在源 /漏区进行外延生长时， 伪栅极被覆盖层 1007 (例如， Si3N4 ) 覆盖， 从而不 会在伪栅极上发生外延生长。
这里， 源 /漏材料层 1010 (例如， SiGe或 Si:C ) 可以进行原位掺杂， 即， 在生长源 /漏材料层 1010同吋， 引入掺杂剂原子。 或者， 也可以通过离子注入来进行掺杂， 即， 在生长源 /漏材料层 1010之后， 通过离子注入来引入掺杂剂。 如果需要的话， 还可以进 行退火以激活掺杂剂。
如上所述， 在形成了伪栅极、 源 /漏区之后， 需耍在伪栅极部位进行选择性刻蚀， 以刻蚀掉原有沟道区， 从而替换沟道。 为了更好的控制对伪栅极进行的选择性刻蚀， 优选地， 如图 1 ()所示， 在图 9所示的结构上依次沉积抛光停止层 101 1和刻蚀停止层
1012。 该抛光停止层 101 1用来随后对刻蚀停 l h层 1012进行抛光 （例如， 化学机械抛光 CMP ) 时充当停 1卜:层， 例如包括 SiN。 该刻蚀停止层 1012用来随后在对 盖层 1007进 行刻蚀时充当停止层， 例如包括 Si02。 在沉积了刻蚀停止层 1012之后， 对该层进行 CMP , 直至露出抛光停止层 1011， 并且进一歩回蚀刻蚀停止层 1012。
接着， 如图】1所不， 进行选择性刻蚀， 以刻蚀掉伪栅极顶部的覆盖层 1007。 山于 伪栅极刻蚀停止层 1006 (例如， Si02) 和刻蚀停止层 1012 (例如， Si02 ) 的存在， 刻 蚀后得到如图 11所示的结构。
然后， 如图 12所示， 对伪栅极部位进一歩进行刻蚀。 具体地， 刻蚀掉伪栅极刻蚀 停止层 1006， 并接着刻蚀 （例如， 通过 RIE) 伪栅极主体层 1005、 伪栅极介质层 1004、 沟道预备层 1003， 直至 ¾出半导体衬底 1001的表面。
然后， 如图 13所示， 在露出的半导体衬底 1001表面上外延生长沟道层 1013。例如， 该沟道层 1013包括 Ge原子百分比为约 50〜100%的 SiGe， 且厚度为约 2〜5nm。
优选地， 为了进一步抑制短沟道效应， 可以对沟道层 1013下方进行浅阱注入。 例 如， 在形成 PMOSFET的情况下， 可以形成浅^井， 即注入 n型杂质如 As; 在形成 NMOSFET的情况下， 可以形成浅 p阱， 即注入 p型杂质如8。这种阱的形成有助于阻断 穿通电流， 从而抑制短沟道效应。 如果需要的话， 可以进行激光退火， 以激活杂质。 在此， 也可先形成浅阱和激光退火再在表面上外延生长沟道层 1013， 以便减少激光退 火造成的缺陷。
在如上形成了沟道层 1013之后， 就可以接着形成栅极。 由于在器件尺寸不断减小 的情况下， 栅极介质层的厚度也在日益减小。 为了减小由此导致的漏电流增加， 优选 地， 可以使用高 k材料来作为栅极介质层。 为此， 在沟道层 1013之上沉积高 k材料层 1014。 例如， 可以沉积一层约 2〜5nm厚的 Η1Ό2， 作为该高 k材料层 1014。 通常， 所谓 高 k材料是指介电常数 k大于 4.0的材料。 例如， 高 k材料可以包括 A1203、 Hf02、 Zr02、 La203、 ZAZ、 Ti02和 STO组成的组中至少一种。
接着， 如图 14所示， 在高 k材料层之上沉积金属层并回蚀， 以形成金属栅极 1015。 这种金属层例如可以包括 TaC、 TiN、 TaTbN、 TaErN、 TaYbN、 TaSiN、 HfSiN、 MoSiN、 RuTax、 NiTax、 MoNx、 TiSiN、 TiCN、 TaAlC、 TiAlN、 TaN、 PtSix、 Ni3Si、 Pt、 Ru、 Ir、 Mo、 Hfi u、 RuO flW组成的组中至少一种。 这样， 最终得到了根据本发明实施 例的 MOSFET。
当然， 在如上所述形成 MOSFET之后， 还可以如图 15所示， 在整个器件表面上沉 积-一保护层 1016， 以保护器件。 该保护层 1016例如可以是 Si3N4。
在形成保护层 1016之后， 为了形成源 /漏极接触， 可以在源 /漏区中形成接触孔 1017, 如图 16所示。 该接触孔 1017的底部接触到， 优选地进入到， 源 /漏材料层 1010 屮， 以便更好地与源 /漏区接触。
为了减小接触电阻， 优选地， 如图 17所示， 在接触孔底部上沉积一金属层， 例如 Ni , 并通过例如在 300〜500°C之间进行退火， 使该金属 ^与源 /漏材料 lOl O发生硅化 反应， 从而在接触孔 1017底部周围形成金属硅化物 1018如 NiSi。 之后， 去除未反应的 金属层。
接着， 如图 18所示， 在接触孔 1017中注入金属例如 W, 以形成源 /漏接触部 1019。 优选地， 在注入金属之前， 在接触孔底部和侧壁上沉积一扩散阻挡层 （图屮未示出）， 例如 TiN， 以防止金屈扩散。
在以上的描述中， 对于各层的构图、 亥 等技术细节并没有做出详细的说明。 但 是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、 区域等。 另外， 为了形成同一结构， 本领域技术人员还可以设计出与以上描述的方法 并不完全相同的方法。
以上参照本发明的实施例对本发明予以了说明。 但是， 这些实施例仅仅是为了说 明的目的， 而并非为了限制本发明的范围。 本发明的范围由所附权利要求及其等价物 限定。 不脱离本发明的范围， 本领域技术人员可以做出多种替换和修改， 这些替换和 修改都应落在本发明的范围之内。

Claims

权 利 要 求
1. 一种制作金属半导体氧化物场效应晶体管的方法， 包括：
提供半导体衬底；
在半导体衬底上形成伪栅极；
形成源 /漏区；
对伪栅极进行选择性刻蚀， 直至将要形成沟道的位置； 以及
在将要形成沟道的位 g处外延生长沟道层， 并在沟道层上形成栅极，
其中， 所述沟道^包括高迁移率材料。
2. 如权利要求 1所述的方法，其中，所述高迁移率材料包括 Ge原子百分比为 50〜 100%的 SiGeo
3. 如权利要求 1所述的方法， 其中，
该方法还包括： 在形成伪栅极之前， 在半导体衬底 （1001) 上形成沟道预备层 (1003)；
以及对伪栅极进行选择性刻蚀直至将要形成沟道的位置包括： 选择性刻蚀伪栅 极， 并继续刻蚀沟道预备层 （1003)， 直至露出半导体衬底 （1001) 的表面。
4. 如权利要求 3所述的方法， 其中， 所述沟道预备层 （1003) 包括 Ge原子百分 比为 5〜15%的 SiGe。
5. 如权利要求 3所述的方法， 其中， 形成源 /漏区包括：
以伪栅极为掩模， 进行源 /漏延伸区注入；
在伪栅极侧壁形成侧壁间隔物 （ 1009);
在侧壁间隔物（1009)两侧将要形成源 /漏区的部位进行刻蚀， 直至进入半导体衬 底一定深度；
在刻蚀后的半导体衬底上外延生长源 /漏材料层 （1010)， 选择该源 /漏材料层
(1010) 的材料使得其向沟道层 （1013) 施加应力； 以及
对源 /漏材料层 （1010) 进行掺杂， 以形成源 /漏区。
6. 如权利要求 5所述的方法， 其中， 所述源 /漏材料层 （1010) 包括 Ge原子百分 比为 20〜70%的 SiGe。
7. 如权利要求 5所述的方法， 其中， 所述源 /漏材料层 （1010) 包括 C原子百分 比为 0.2 2%的 Si:Co
8. 如权利要求 5所述的方法， 其中， 在半导体衬底上形成伪栅极的歩骤包括： 在沟道预备层（1003)上依次形成伪栅极介质层（1004)、 伪栅极主体层（1005)、 伪栅极刻蚀停止层 （1006) 和覆盖层 （1007); 以及
对伪栅极主体层 （ 1005)、 伪栅极刻蚀停止层 （1006) 和覆盖层 （ 1007) 进行构 图， 使其成形为伪栅极。
9. 如权利要求 8所述的方法， 其中， 对伪栅极进行选择性刻蚀包括：
在形成有伪栅极、 源 /漏区的半导体衬底上依次沉积抛光停止层（1011)和刻蚀停 止层 （1012);
对刻蚀停止层 （1012) 进行抛光， 直至到达抛光停止层 （1011);
对刻蚀停止层 (1012) 进行进一步回蚀；
以伪栅极刻蚀停止层 （1006) 和刻蚀停止层 （1012) 为刻蚀停止层， 刻蚀掉覆盖 层 （1007);
依次刻蚀伪栅极刻蚀停止层（1006)、伪栅极主体层（1005)、伪栅极介质层（1004)、 沟道预备层 （1003)， 直至露出半导体衬底 （1001) 的表面。
10. 如权利要求 9所述的方法， 其中， 外延生长沟道层包括：
在露出的半导体衬底 （1001) 表面上外延生长沟道层 （1013)。
11. 如权利要求 10所述的方法， 其中， 该方法还包括：
在外延生长沟道层 （1013) 之后且在沟道层上形成栅极之前， 进行浅阱注入。
12. 如权利要求 10所述的方法，其中， 该方法还包括： 在外延生长沟道层（1013) 之前， 进行浅阱注入。
13. 如权利要求 10所述的方法， 其中， 在沟道层上形成栅极包括：
在沟道层上沉积高 k材料层 （1014); 以及
在高 k材料^上沉积金属 （1015)， 以形成金属栅极。
14. 如权利要求 13所述的方法， 其中， 所述高 k材料包括 A1203 Hf02 Zr02
La203 ZAZ Ti02和 STO组成的组屮至少一种。
15. 如权利要求 13所述的方法， 其中， 所述金属包括 TaC TiN TaTbN TaErN TaYbN TaSiN HiSiN MoSiN RuTax NiTax MoNx TiSiN TiCN TaAlC TiAlN TaN PtSix Ni3Si Pt Ru Ir Mo HfRu RuOx和 W组成的组中至少一种。
16. 如权利要求 13所述的方法， 其屮， 该方法还包括： 在形成栅极之后， 在整个半导体衬底上沉积保护层 （1016)。
17. 如权利要求 16所述的方法， 其中， 该方法在沉积保护层（1016)之后还包括： 在源 /漏区形成接触孔 （1017)， 接触孔底部进入源 /漏材料层 （1010) 屮； 在接触孔 （1017)底部沉积 属层， 使该金属层与源 /漏材料层 （1010) 发 硅化 反应， 生成硅化物层 （1018)， 并去除未反应的金属层；
在接触孔 （1017) 底部和侧壁沉积扩散阻挡层； 以及
在接触孔 （1017) 中填充金属， 以形成源 /漏接触部 （1019)。
18. —种金属半导体氧化物场效应晶体管 MOSFET， 根据权利耍求 1所述的方法 制造得到。
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