CN104733308B

CN104733308B - 半导体器件的形成方法

Info

Publication number: CN104733308B
Application number: CN201310697886.5A
Authority: CN
Inventors: 张帅; 居建华
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2013-12-18
Filing date: 2013-12-18
Publication date: 2018-08-10
Anticipated expiration: 2033-12-18
Also published as: CN104733308A

Abstract

一种半导体器件的形成方法，包括：提供半导体衬底；分别进行第一离子掺杂和第二离子掺杂，形成位于所述半导体衬底内的阱区和阈值电压调节区，其中，所述阈值电压调节区位于阱区表面；形成阱区和阈值电压调节区之后，在半导体衬底表面形成半导体外延层；在所述半导体外延层表面形成晶体管，所述晶体管的沟道区由所述半导体外延层形成。所述半导体器件的形成方法形成的晶体管，其作为沟道区的半导体外延层避免了离子掺杂时造成的晶格损伤，并且，用作形成沟道区的半导体外延层内不掺杂或者轻掺杂硼，减小了载流子散射，晶体管的载流子迁移率高，器件性能优越。

Description

半导体器件的形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体器件的形成方法。

背景技术

随着半导体技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。

然而，当集成电路元件的尺寸缩小时，不可避免地损害了晶体管和其他元件运转的恒定材料特性和物理效应。为了使晶体管的性能保持在合适的水平，主要从以下两个方面进行改进：一是选择高K介质的材料作为栅介质层，选择金属材料作为栅电极层，以提高栅极的电学控制能力；二是通过各种方式向晶体管中引入应力，例如，向浅沟槽隔离结构中引入应力、在PMOS管的源/漏区填充SiGe、在NMOS管的源/漏区填充SiC，向晶体管的沟道区内填充应力应变材料等，提高晶体管沟道区的载流子迁移率。

然而，采用现有技术的方法形成的半导体器件的性能仍然有待提高。

发明内容

本发明解决的问题是提供一种半导体器件的形成方法，提高形成的半导体器件的性能。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底；分别进行第一离子掺杂和第二离子掺杂，形成位于所述半导体衬底内的阱区和阈值电压调节区，其中，所述阈值电压调节区位于阱区表面；形成阱区和阈值电压调节区之后，在半导体衬底表面形成半导体外延层；在所述半导体外延层表面形成晶体管，所述晶体管的沟道区由所述半导体外延层形成。

可选的，所述半导体外延层的厚度为3nm-15nm。

可选的，所述半导体外延层的形成工艺为选择性外延沉积工艺。

可选的，所述半导体外延层的材料为SiGe、Ge或GaAs。

可选的，所述半导体外延层内不掺杂或轻掺杂有硼离子。

可选的，当所述半导体外延层的材料为SiGe时，Ge原子在SiGe中的浓度范围为0-80%。

可选的，还包括：形成位于所述半导体外延层表面的界面层。

可选的，所述界面层的材料为硅，其厚度为0.5nm-3nm。

可选的，所述第一离子掺杂的掺杂类型与第二离子掺杂的掺杂类型相同。

可选的，还包括：在形成半导体外延层前，对所述阱区和阈值电压调节区进行退火处理。

可选的，所述半导体衬底包括第一区域和第二区域，分别在第一区域和第二区域内形成阱区和阈值电压调节区；形成半导体外延层，所述半导体外延层位于第一区域和/或第二区域的半导体衬底表面。

可选的，所述半导体衬底为硅衬底或绝缘体上硅衬底。

与现有技术相比，本发明的技术方案具有以下优点：

后续用于形成晶体管的沟道区的半导体外延层在阱区和阈值电压调节区之后形成，避免了离子掺杂形成阱区和阈值电压调节区时，掺杂离子对半导体外延层造成的晶格损伤，因此，晶体管的沟道区的质量较好，提高了晶体管的载流子迁移率，半导体器件的性能优越。

进一步的，用作形成沟道区的所述半导体外延层内不掺杂或轻掺杂有硼离子，减小了载流子散射，有助于提高晶体管的载流子迁移率，并且还有助于调整晶体管的阈值电压。

更进一步的，还包括：形成位于所述半导体外延层表面的界面层，所述界面层与半导体外延层和晶体管的栅介质层之间的界面较好，有效减小了沟道区与栅介质区界面处的界面态密度，有助于提高晶体管的性能。

附图说明

图1是本发明实施例的半导体器件的形成方法的流程示意图；

图2-图10是本发明实施例的半导体器件的形成过程的剖面结构示意图。

具体实施方式

正如背景技术所述，采用现有技术形成的半导体器件的性能仍然有待提高。

经过研究发现，现有技术的半导体器件的性能主要受载流子迁移率的制约。具体地，所述载流子迁移率与沟道区及沟道区周边的部件材料的性能，以及形成质量、沟道区载流子散射、界面态密度，有较大关联。

经过进一步研究发现，现有技术在形成半导体器件时，首先在半导体衬底表面形成有SiGe外延层，然后形成晶体管，所述晶体管的沟道区由SiGe外延层形成。然而，在形成晶体管的过程中，通常还包括在形成浅沟槽隔离结构后进行离子注入形成阱区、阈值电压调节区等步骤，上述离子注入的步骤会对用作形成沟道区的SiGe外延层造成损伤，形成晶格缺陷，并且注入到SiGe外延层中的掺杂原子会形成载流子散射，影响晶体管的载流子迁移率。

经过进一步研究，提供了一种新的半导体器件的形成方法，将用作形成晶体管的沟道区的SiGe外延层放在阱区、阈值电压调节区之后形成，避免在晶体管沟道区形成晶格缺陷，从而提高晶体管的载流子迁移率和器件性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

请参考图1，本发明实施例的半导体器件的形成方法包括：

步骤S10，提供半导体衬底；

步骤S11，分别进行第一离子掺杂和第二离子掺杂，形成位于所述半导体衬底内的阱区和阈值电压调节区，其中，所述阈值电压调节区位于阱区表面；

步骤S12，形成阱区和阈值电压调节区之后，在半导体衬底表面形成半导体外延层；

步骤S13，在所述半导体外延层表面形成晶体管，所述晶体管的沟道区由所述半导体外延层形成。

具体地，请参考图2，提供半导体衬底100。

所述半导体衬底100为硅衬底或绝缘体上硅衬底，用于为后续工艺提供平台。本发明的实施例中，所述半导体衬底100为硅衬底，所述半导体衬底100包括第一区域I和第二区域II，其中第一区域I用于形成NMOS管，第二区域II用于形成PMOS管。

本发明的实施例中，还包括：形成覆盖所述半导体衬底100表面的第一保护层101（Pad Oxide）；形成覆盖所述第一保护层101表面的第一掩膜层102；形成贯穿所述第一保护层101、第一掩膜层102并贯穿部分厚度的半导体衬底的浅沟槽隔离结构（STI）103。其中，所述第一保护层101用于在后续去除第一掩膜层102的工艺中保护半导体衬底100不受损坏，所述第一保护层101的材料为二氧化硅；所述第一掩膜层102用于后续形成浅沟槽隔离结构103时作为掩膜，其材料为氮化硅；所述浅沟槽隔离结构103用于隔离相邻区域的晶体管，其材料为绝缘材料，例如氧化硅。

请参考图3，去除所述第一掩膜层102（请参考图2）和第一保护层101（请参考图2），形成覆盖所述半导体衬底100表面的第二保护层104。

去除所述第一掩膜层102和第一保护层101的工艺为刻蚀工艺，例如湿法刻蚀或干法刻蚀工艺。在本发明的实施例中，所述刻蚀工艺为湿法刻蚀，其采用的化学试剂为磷酸和稀释的氢氟酸，其分别可以有效去除第一掩膜层102和第一保护层101。

需要说明的是，在本发明的实施例中，由于后续第二保护层104的材料与第一保护层101相同，在上述去除工艺中，仅要求完全去除第一掩膜层102，即氮化硅材料不再有残留，对第一保护层101的去除程度则并无太高要求。

考虑到去除第一掩膜层102的过程中会去除部分第一保护层101，可能存在第一保护层101的厚度不均匀的情况，如果后续直接以第一保护层101为保护层进行离子注入，会对离子注入的深度产生影响，从而影响半导体器件的性能。为避免上述问题的出现，本发明的实施例中，还包括：形成覆盖所述半导体衬底100表面的第二保护层104，用于后续掺杂形成阱区和阈值电压调节区时对半导体衬底100进行保护。所述第二保护层104采用氧化工艺或者沉积工艺形成，其厚度均匀，且材料与第一保护层101相同，均为氧化硅。

需要说明的是，在本发明的一个实例中，较佳的方案为：完全去除第一掩膜层102和第一保护层101，之后再形成覆盖所述半导体衬底100表面的第二保护层104。

在形成第二保护层104后，分别进行第一离子掺杂和第二离子掺杂，形成位于所述半导体衬底内的阱区和阈值电压调节区，其中，所述阈值电压调节区位于阱区表面。其中，所述第一离子掺杂的掺杂类型与第二离子掺杂的掺杂类型相同，例如均为N型或均为P型，其具体的掺杂类型与该待形成的晶体管的类型有关，在此不再赘述。需要说明的是，在本发明的实施例中，虽然所述第一离子掺杂的掺杂类型与第二离子掺杂的掺杂类型相同，但两者掺杂的离子可以相同，也可以不同。例如第一离子掺杂的掺杂离子为B，第二离子掺杂的掺杂离子为B或者BF₂或者In；又或者第一离子掺杂的掺杂离子为P，第二离子掺杂的掺杂离子为P或者As。

本发明的实施例中，由于分为第一区域I和第二区域II。因此，需要分别在第一区域和第二区域内形成阱区和阈值电压调节区。具体地请参考图4和图5。

请参考图4，形成覆盖第二区域II但暴露出第一区域I的第一光刻胶层105，所述第一光刻胶层105位于所述第二保护层104表面；以所述第一光刻胶层105为掩膜，向所述第一区域I的半导体衬底100内进行第一离子掺杂和第二离子掺杂，形成位于第一区域I的半导体衬底100内的阱区106a和阈值电压调节区107a，其中所述阈值电压调节区107a位于阱区106a表面。

向所述第一区域I的半导体衬底100内进行第一离子掺杂和第二离子掺杂形成阱区106a和阈值电压调节区107a的具体掺杂类型、掺杂种类以及其他掺杂的工艺参数为本领域技术人员所熟知，在此不再赘述。

需要说明的是，在本发明的实施例中，在形成阱区106a和阈值电压调节区107a后，形成第二光刻胶层前，还包括：去除第一光刻胶层105。去除所述第一光刻胶层105的工艺为本领域技术人员所熟知，在此不再赘述。

请参考图5，形成覆盖第一区域I但暴露出第二区域II的第二光刻胶层108，所述第二光刻胶层108位于所述第二保护层104表面；以所述第二光刻胶层108为掩膜，向所述第二区域II的半导体衬底100内进行第一离子掺杂和第二离子掺杂，形成位于第二区域II的半导体衬底100内的阱区106b和阈值电压调节区107b，其中所述阈值电压调节区107b位于阱区106b表面。

向所述第二区域II的半导体衬底100内进行第一离子掺杂和第二离子掺杂形成阱区106b和阈值电压调节区107b的具体掺杂类型、掺杂种类以及其他掺杂的工艺参数为本领域技术人员所熟知，在此不再赘述。

在完成对第一区域I和第二区域II的第一离子掺杂和第二离子掺杂后，为激活掺杂离子使其分布均匀，还包括：在形成半导体外延层前，对其进行退火处理。在本发明的实施例中，为使得第一区域I的阱区106a和阈值电压调节区107a，以及第二区域II的阱区106b和阈值电压调节区107b掺杂的离子激活使其分布均匀，还包括：对第一区域I的阱区106a和阈值电压调节区107a，以及第二区域II的阱区106b和阈值电压调节区107b进行退火处理，例如快速热退火(RTA）。

请参考图6，在半导体衬底100表面形成半导体外延层109；形成位于所述半导体外延层109表面的界面层110。

需要说明的是，在本发明的实施例中，在形成半导体外延层109之前，还包括：以所述第二光刻胶层108（如图5所示）为掩膜，去除所述第二区域II的第二保护层104；之后去除所述第二光刻胶层108。

所述半导体外延层109用于后续形成晶体管的沟道区。如前文所述，为避免第一离子掺杂和第二离子掺杂时对阱区106a、106b和阈值电压调节区107a、107b造成晶格损伤，影响半导体器件的性能。本发明的半导体外延层109在第一区域I的阱区106a和阈值电压调节区107a，以及第二区域II的阱区106b和阈值电压调节区107b形成之后形成，且所述半导体外延层109以第一区域I的第二保护层104为掩膜形成。

所述半导体外延层109的材料为可提高晶体管的沟道区载流子迁移率的材料，例如SiGe、Ge或GaAs，并且，所述半导体外延层109可以为本征材料（即不掺杂离子）或者轻掺杂有硼离子（可采用原位掺杂的方法形成），以减小载流子散射，提高晶体管的载流子迁移率，并进一步调整晶体管的阈值电压；所述半导体外延层109的厚度与晶体管的沟道区的深度（垂直于半导体衬底100表面方向的尺寸）相对应；所述半导体外延层109的形成工艺为沉积工艺，例如选择性外延生长工艺或化学气相沉积。

在本发明一个实施例中，所述半导体外延层109仅覆盖第二区域II的半导体衬底100表面。所述半导体外延层109的材料为SiGe，其内部不掺杂或轻掺杂有硼离子，且Ge原子在SiGe中的浓度范围为0-80%，较佳地为10%-50%，例如20%、30%或45%。所述半导体外延层109的厚度为10nm。并且为节省工艺步骤，同时提高半导体外延层109的质量，该实施例中所述半导体外延层109采用选择性外延沉积工艺形成。

需要说明的是，在本发明的其他实施例中，还可以仅在第一区域I形成半导体外延层。

所述界面层110用于进一步提高半导体外延层109与后续形成的栅介质层之间的界面质量。所述界面层110的材料应与半导体外延层和晶体管的栅介质层之间均具有较好的界面态密度，以提高晶体管的性能。所述界面层110的厚度范围为0.5nm-3nm，其具体的厚度值依据后续形成的栅介质层的厚度来确定，以使后续形成栅介质层的过程中界面层110基本被消耗。

本发明的实施例中，所述界面层110也以第一区域I的第二保护层104为掩膜形成，并且所述界面层110是在半导体外延层109形成之后通过原位外延（in situ epi）的方法形成（即界面层110和半导体外延层109在同一个机台的腔室内形成）。所述界面层110的材料为Si，Si与SiGe的界面态密度较好，并且其与后续的栅介质层之间的界面态密度也较好。后续形成的堆叠结构的栅介质层中，SiO₂层的厚度为3nm，则此处需形成厚度为前述SiO₂层厚度的0.4-0.6倍的界面层110。也就是说，每生长1nm的SiO₂，需要消耗0.4-0.6倍（例如0.44倍）的Si。

请参考图7，在所述半导体外延层109表面形成晶体管，所述晶体管的沟道区由所述半导体外延层109形成。

需要说明的是，本发明的实施例中，在形成晶体管前，还包括：去除第一区域I的第二保护层104（如图6所示）。

所述晶体管的形成工艺包括：形成位于所述半导体外延层109表面的栅介质层111；形成覆盖所述栅介质层111的栅电极层112；形成位于所述栅介质层111和栅电极层112侧壁的侧墙（未图示）；以所述侧墙为掩膜形成位于所述半导体衬底100内的源极（未图示）和漏极（未图示）等。

其中，所述栅介质层111用于隔离栅电极层112和半导体衬底100，其可以为单层或多层堆叠结构，所述栅介质层111的材料为氧化硅或高K介质。当所述栅介质层111为多层堆叠结构时，所述栅介质层111包括位于底部的氧化硅层，该氧化硅层由消耗底部的界面层110（如图6所示）后得到，以进一步提高与半导体外延层109之间的界面质量，减小沟道区与栅介质区界面处的界面态密度。

所述栅电极层112用于形成晶体管的栅极，所述栅电极层112的材料为多晶硅或金属。所述栅电极层112也可以为单层或多层堆叠结构，在此不再赘述。

本发明的实施例中，所述栅介质层111为多层堆叠结构，包括位于底部的氧化硅层（未图示）和位于所述氧化硅层表面的高k介质层。所述栅电极层112的材料为金属铝（Al）或钨（W）。

需要说明的是，本发明的实施例中，可以同时在第一区域I和第二区域II分别形成各自的栅介质层111、栅电极层112、侧墙、源极和漏极，也可以首先形成其中一个区域的栅介质层111、栅电极层112、侧墙、源极和漏极，然后形成另一个区域的栅介质层111、栅电极层112、侧墙、源极和漏极。在此不再赘述。

上述步骤完成之后，本发明一个实施例的半导体器件制作完成。上述第一区域和第二区域分别用于形成NMOS管和PMOS管，上述半导体外延层仅形成在用作形成PMOS管的第二区域，有效提高了PMOS管的沟道区的载流子迁移率。并且，所述半导体外延层在第一区域、第二区域的第一离子掺杂和第二离子掺杂完成，在各区域分别形成了阱区和阈值电压调节区之后才形成，避免了用作形成PMOS管的沟道区的半导体外延层在第一离子掺杂和第二离子掺杂的过程中受到损伤，产生晶格缺陷，并且半导体外延层中不掺杂或少量掺杂，减少了掺杂原子带来的载流子散射，进一步提高了PMOS管的沟道区的载流子迁移率，提高了半导体器件的性能。

在本发明的另一个实施例中，所述半导体外延层不仅形成于第二区域的半导体衬底表面，还形成于第一区域的半导体衬底表面，所述半导体器件的形成工艺更加简单。

请参考图8，提供半导体衬底200，所述半导体衬底200包括第一区域I’和与其相邻的第二区域II’，其中第一区域I’用于形成NMOS管，第二区域II’用于形成PMOS管，两者通过浅沟槽隔离结构203进行隔离；分别进行第一离子掺杂和第二离子掺杂，形成位于所述半导体衬底200内的阱区206和阈值电压调节区207，其中，所述阈值电压调节区207位于阱区206表面。

在本发明的实施例中，形成阱区206和阈值电压调节区207的方法、工艺步骤等请参考本申请的前一实施例的图2-图5中的相关描述，在此不再赘述。

需要说明的是，本发明的实施例中，在各区域均形成阱区206和阈值电压调节区207后，还包括：去除图5中的第二光刻胶层108的步骤。并且，第一区域I’和第二区域II’表面的第二保护层都需要去除。具体请参考前一实施例，在此不再赘述。

请参考图9，在形成阱区206和阈值电压调节区207之后，在半导体衬底200表面形成半导体外延层209。

所述半导体外延层209的厚度为3nm-15nm；所述半导体外延层209的材料为SiGe、Ge或GaAs，当所述半导体外延层209的材料为SiGe时，Ge原子在SiGe中的浓度范围为0-80%；所述半导体外延层209内轻掺杂有硼离子或者为本征材料

本发明的实施例中，所述半导体外延层209既形成在第一区域I’的半导体衬底200表面，又形成在第二区域II’的半导体衬底200表面。即后续形成在第一区域I’和第二区域II’的晶体管的沟道区均由半导体外延层209形成，所述第一区域I’和第二区域II’的晶体管的载流子迁移率均能得到提高。

考虑到第一区域I’和第二区域II’的半导体衬底200表面均形成有半导体外延层209，因此，所述半导体外延层209采用沉积工艺形成即可。较佳的，采用选择性外延沉积工艺形成半导体外延层209。

请继续参考图9，形成覆盖所述半导体外延层209表面的界面层210。

优选地，界面层210是在外延层209形成之后通过原位外延的方法形成。

由于第一区域I’和第二区域II’的半导体衬底200表面均形成有半导体外延层209，因此，所述界面层210也形成在第一区域I’和第二区域II’的半导体外延层209表面。更多关于界面层210的相关描述，请参考前一实施例，在此不再赘述。

请参考图10，在形成界面层210（如图9所示）后，形成位于所述半导体外延层209表面的晶体管，所述晶体管的沟道区由所述半导体外延层209形成。

所述第一区域I’和第二区域II’均形成有晶体管，所述晶体管包括：栅介质层211、栅电极层212、侧墙、源极和漏极等。具体请参考前一实施例，在此不再赘述。

需要说明的是，所述第一区域I’和第二区域II’的晶体管的沟道区均由半导体外延层209形成，因此，第一区域I’和第二区域II’的晶体管的载流子迁移率均可以得到提高。并且，所述半导体外延层209在第一离子掺杂和第二离子掺杂之后形成，其晶格质量好，晶体管的载流子迁移率高。

需要说明的是，本发明的实施例中，所述界面层210在形成晶体管的栅介质层中的氧化硅层时被消耗，因此图10中并未示出。

综上，后续用于形成晶体管的沟道区的半导体外延层在阱区和阈值电压调节区之后形成，避免了离子掺杂形成阱区和阈值电压调节区时，掺杂离子对半导体外延层造成的晶格损伤以及对载流子的散射，因此，晶体管的沟道区的质量较好，提高了晶体管的载流子迁移率，半导体器件的性能优越。

更进一步的，还包括：形成位于所述半导体外延层表面的界面层，所述界面层在生长栅氧化层时使得半导体外延层和晶体管的栅介质层之间的界面较好，有助于减小界面态密度，提高晶体管的性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种半导体器件的形成方法，其特征在于，所述半导体器件的形成方法不使用伪栅，包括：

提供半导体衬底，所述半导体衬底包括第一区域和第二区域，第一区域和第二区域之间由浅沟槽隔离结构分隔；

形成覆盖第二区域但暴露出第一区域的第一光刻胶层，以第一光刻胶层为掩膜，向所述第一区域的半导体衬底内进行第一离子掺杂和第二离子掺杂，形成位于第一区域的半导体衬底内的阱区和阈值电压调节区，所述阈值电压调节区完整的覆盖第一区域的阱区的表面；形成覆盖第一区域但暴露出第二区域的第二光刻胶层，以第二光刻胶层为掩膜，向所述第二区域的半导体衬底内进行第一离子掺杂和第二离子掺杂，形成位于第二区域的半导体衬底内的阱区和阈值电压调节区，所述阈值电压调节区完整的覆盖第二区域的阱区的表面；

形成阱区和阈值电压调节区之后，在半导体衬底表面形成半导体外延层，所述半导体外延层完整的覆盖第一区域的半导体衬底的表面和/或第二区域的半导体衬底的表面；

形成位于所述半导体外延层表面的界面层，依据后续形成的栅介质层的厚度来决定所述界面层的厚度值，以使后续形成栅介质层的过程中界面层被消耗，所述界面层是在半导体外延层形成之后通过原位外延的方法形成；

在所述半导体外延层表面形成晶体管，所述晶体管的沟道区由所述半导体外延层形成。

2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述半导体外延层的厚度为3nm-15nm。

3.如权利要求1所述的半导体器件的形成方法，其特征在于，所述半导体外延层的形成工艺为选择性外延沉积工艺。

4.如权利要求1所述的半导体器件的形成方法，其特征在于，所述半导体外延层的材料为SiGe、Ge或GaAs。

5.如权利要求4所述的半导体器件的形成方法，其特征在于，所述半导体外延层内不掺杂或轻掺杂有硼离子。

6.如权利要求1所述的半导体器件的形成方法，其特征在于，当所述半导体外延层的材料为SiGe时，Ge原子在SiGe中的浓度范围为0-80％。

7.如权利要求1所述的半导体器件的形成方法，其特征在于，所述界面层的材料为硅，其厚度为0.5nm-3nm。

8.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一离子掺杂的掺杂类型与第二离子掺杂的掺杂类型相同。

9.如权利要求1所述的半导体器件的形成方法，其特征在于，还包括：在形成半导体外延层前，对所述阱区和阈值电压调节区进行退火处理。

10.如权利要求1所述的半导体器件的形成方法，其特征在于，所述半导体衬底包括第一区域和第二区域，分别在第一区域和第二区域内形成阱区和阈值电压调节区；形成半导体外延层，所述半导体外延层位于第一区域和/或第二区域的半导体衬底表面。

11.如权利要求1所述的半导体器件的形成方法，其特征在于，所述半导体衬底为硅衬底或绝缘体上硅衬底。