WO2011063646A1 - Nand结构及其形成方法 - Google Patents

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metal
contact hole
hole region
polysilicon
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梁擎擎
钟汇才
朱慧珑
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Institute of Microelectronics of CAS
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Institute of Microelectronics of CAS
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Definitions

  • the present invention relates to the field of semiconductor design and manufacturing technology, and in particular, to a self-aligned small NAND (NAND gate) structure and a method of forming the same.
  • NAND gate self-aligned small NAND
  • the NAND structure is a structure that is more commonly used in flash memory, and NAND flash is better than a hard disk drive. As people continue to pursue lower power consumption, lighter weight, and better performance, NAND has the advantages of higher cell density, higher memory density, faster write and erase speeds, etc. A wide range of applications. NAND flash memory is almost half the size of a NOR device, offering higher capacity in a given die size, fast write and erase speeds, and the main function is to store data. Currently, it is mainly used in digital cameras. Flash card and MP3 player.
  • An object of the present invention is to at least solve one of the above-mentioned technical drawbacks, in particular, to downsize a NAND structure, thereby reducing the size of a memory card and further increasing the amount of memory.
  • an aspect of the present invention provides a NAND gate NAND structure including: a substrate; a gate insulating layer formed over the substrate; a source region and a drain region formed in the substrate; An intermediate gate formed over the gate insulating layer, and first and second gates on opposite sides of the intermediate gate, the first gate and the second gate and the intermediate gate a first sidewall spacer is disposed between the poles, and a second sidewall spacer is disposed on an outer side of the first gate and the second gate, wherein a first contact hole region is disposed on the middle gate A second contact hole region is disposed on each of the gate electrode and the second gate electrode, and the first contact hole region and the second contact hole region are staggered.
  • the first sidewall spacer has a thickness smaller than the second sidewall spacer. In an embodiment of the invention, the first sidewall spacer has a thickness of 2 - 10 nm.
  • the first contact hole region is connected to the intermediate gate through a first metal or polysilicon, wherein at least a portion of the first metal or polysilicon under the first contact hole region is higher than the first a first metal or polysilicon outside the contact hole region.
  • the second contact hole region is connected to the first gate and the second gate through a second metal or polysilicon, wherein the second metal or polysilicon under the second contact hole region At least a portion is higher than the second metal or polysilicon outside the second contact hole region.
  • the method further includes: forming a third contact hole region respectively over the source region and the drain region, wherein the third contact hole region passes through the third metal and the source region and the drain region Connected, wherein the third metal under the third contact hole region has at least a portion higher than the third metal outside the third contact hole region.
  • a metal silicide layer is further included between the source and drain regions and the third metal.
  • the first metal or polysilicon, the second metal or polysilicon, or the third metal has an L-shaped or T-shaped contact.
  • the third metal is ⁇ , Al, Cu.
  • the first metal or the second metal is Ti, TiN, TiAlN or AL.
  • Another aspect of an embodiment of the present invention also provides a memory including a plurality of the above-described NAND structures.
  • a further aspect of the present invention further provides a method of forming a NAND structure, comprising the steps of: forming a substrate; forming a gate insulating layer over the substrate; forming an intermediate gate over the gate insulating layer And a first gate and a second gate on both sides of the intermediate gate, and a first sidewall is formed between the first gate and the second gate and the intermediate gate, a second spacer is formed on an outer side of a gate and a second gate; a source region and a drain region are formed in the substrate; a first contact hole region formed on the intermediate gate, the first a second contact hole region above the gate and the second gate, and a third contact hole region formed over the source and drain regions, wherein the first contact hole region and the second contact hole region Staggered.
  • the forming the first gate and the second gate includes the following steps After forming a first spacer on both sides of the intermediate gate, depositing a second gate metal or polysilicon; performing a scattering implant on the deposited second gate metal or polysilicon to planarize the intermediate gate a top portion of the second gate metal or polysilicon; anisotropically etching the second gate metal or polysilicon to form the first gate and the second gate, and exposing the intermediate gate.
  • the first sidewall spacer has a thickness smaller than the second sidewall spacer. In an embodiment of the invention, the first sidewall spacer has a thickness of 2 - 10 nm.
  • the first contact hole region is connected to the intermediate gate through a first metal or polysilicon, wherein at least a portion of the first metal or polysilicon under the first contact hole region is higher than the first a first metal or polysilicon outside the contact hole region.
  • the second contact hole region is connected to the first gate and the second gate through a second metal or polysilicon, wherein the second metal or polysilicon under the second contact hole region At least a portion is higher than the second metal or polysilicon outside the second contact hole region.
  • the third contact hole region is connected to the source region and the drain region through a third metal, wherein at least a portion of the third metal under the third contact hole region is higher than the third contact The third metal outside the hole area.
  • the method further includes: forming a metal silicide layer between the source and drain regions and the third metal.
  • the first metal or polysilicon, the second metal or polysilicon, or the third metal has an L-shaped or T-shaped contact.
  • the third metal is ⁇ , Al, Cu.
  • the first metal or the second metal is Ti, TiN, TiAlN or AL.
  • the novel NAND structure and the method for forming the NAND structure proposed by the present invention can effectively reduce the chip area by about 30 - 50% by the NAND structure.
  • embodiments of the present invention utilize a self-aligned contact hole formation technique, thus eliminating the need for additional contact padding.
  • the embodiment shown in the present invention can be basically adapted to any current advanced VLSI CMOS process, such as HKMG (high-k dielectric and metal gate) or PolySiON (polysilicon plus silicon oxide gate), front gate (gate - first) or later
  • HKMG high-k dielectric and metal gate
  • PolySiON polysilicon plus silicon oxide gate
  • front gate gate - first
  • the gate-last and the like therefore, the NAND structure and formation method proposed by the present invention can have a general application.
  • FIG. 1 and 2 are respectively a cross-sectional view and a plan view of a NAND structure according to an embodiment of the present invention
  • FIG. 3 is a schematic diagram of a standard NAND structure in the prior art
  • FIG. 4 is a schematic diagram of a NAND structure according to an embodiment of the present invention.
  • 5-17 are schematic views of intermediate steps of a method of forming the above NAND structure of the embodiment of the present invention. detailed description
  • the following disclosure provides many different embodiments or examples for implementing different structures of the present invention.
  • the components and arrangements of the specific examples are described below. Of course, they are merely examples and are not intended to limit the invention.
  • the present invention may repeat reference numerals and/or letters in different examples. This repetition is for the purpose of brevity and clarity and does not in itself indicate the relationship between the various embodiments and/or arrangements discussed.
  • the present invention provides examples of various specific processes and materials, but one of ordinary skill in the art will recognize the applicability of other processes and/or the use of other materials.
  • the structure of the first feature described below "on" the second feature may include embodiments in which the first and second features are formed in direct contact, and may include additional features formed between the first and second features. The embodiment, such that the first and second features may not be in direct contact.
  • the present invention provides a novel NAND structure and a method of forming the NAND structure.
  • the structure includes a first gate and a second gate on both sides of the center gate and the center gate. a gate, wherein the center gate and the first gate and the second gate are separated by the first sidewall, so that the center gate, the first gate and the second gate together constitute a control source region and a drain region
  • the control gate of the inter-channel realizes the purpose of NAND.
  • the thickness of the first side wall may not be too large, preferably between about 2 and 10 nm.
  • the NAND structure of the embodiment of the present invention can effectively reduce the chip area by about 30 - 50%.
  • the structure includes a substrate 100, a gate insulating layer 500 formed over the substrate 100, source and drain regions 400, and an intermediate gate 200, a first gate, and a second gate 300 formed over the gate insulating layer 500. And a metal silicide layer 600 and a third metal 1600 over the source and drain regions 400.
  • the substrate 100 may include any suitable semiconductor substrate material, specifically but not limited to silicon, germanium, silicon germanium, SOI (silicon on insulator), silicon carbide, gallium arsenide or any III / V compound semiconductor. .
  • a first sidewall 1000 is formed between the first gate and the second gate 300 and the intermediate gate 200, and the second sidewall 1100 is disposed outside the first gate and the second gate 300.
  • the thickness of the second side wall 1100 is greater than the thickness of the first side wall 1000.
  • a first contact hole region 1200 of a first layer of metal is disposed on the intermediate gate 200, and a second contact hole region 800 of the first layer of metal is disposed on the first gate and the second gate 300, respectively.
  • a third contact hole region 1300 of a first layer of metal is disposed over the source and drain regions 400, wherein the first contact hole region 1200 and the second contact hole region 800 are staggered so that the area of the NAND structure can be greatly reduced.
  • FIG. 3 which is a schematic diagram of a standard NAND structure in the prior art
  • FIG. 4 is a schematic diagram of a NAND structure according to an embodiment of the present invention. As can be seen from the comparison of the two figures, the NAND proposed by the present invention is shown in FIG. The structure has a smaller area.
  • the first metal or polysilicon forming the intermediate gate 200 outside the first contact hole region 1200 is etched away by a self-alignment process so that the first contact hole region 1200 is under
  • the first metal or polysilicon has at least a portion that is higher than the first metal or polysilicon outside the first contact hole region 1200, that is, has an L-shaped or T-shaped contact.
  • a portion of the second metal or polysilicon forming the first gate and the second gate 300 outside the second contact hole region 800 is etched away such that the second metal or polysilicon under the second contact hole region 800 is at least Some are higher than the second A second metal or polysilicon outside the contact hole region 800.
  • the third metal 1600 outside the third contact hole region 1300 is etched away such that at least a portion of the third metal under the third contact hole region 1300 is higher than the third portion outside the third contact hole region 1300.
  • a memory is further provided, including a plurality of the above-mentioned novel NAND structures, thereby greatly reducing the area of the memory chip and improving the storage capacity.
  • a schematic diagram of an intermediate step of the method for forming the NAND structure of the embodiment of the present invention includes the following steps:
  • Step 1 A substrate 100 is provided, and a gate insulating layer 500 is formed over the substrate 100, as shown in FIG.
  • the gate insulating layer 500 includes, but is not limited to, a nitride, an oxide, an oxynitride or a high-k dielectric material.
  • Step 2 forming a center gate stack including a center gate 200, an oxide layer 1400, and a non-metal fill layer 1500, as shown in FIG.
  • a center gate layer 200, an oxide layer 1400, and a non-metal fill layer 1500 are separately deposited on the gate insulating layer 500, and patterned to form a center gate stack.
  • oxide layer 1400 comprises LTO (low temperature oxide).
  • the non-metal fill layer 1500 comprises SiGe.
  • the center gate 200 is polysilicon, which of course may also be a metal gate.
  • Step 3 forming a first sidewall 1000 on both sides of the center grid stack, wherein the thickness of the first sidewall 1000 is between 2-10 nm, as shown in FIG.
  • Step 4 depositing a second metal or polysilicon for forming the first gate and the second gate, as shown in FIG.
  • Step 5 performing scattering implantation on the deposited second gate metal or polysilicon to planarize the top of the second gate metal or polysilicon on the intermediate gate 200, for example, 70 100K, Iel4 ⁇ lel6, and an incident angle of 30-70.
  • the Xe of the degree is subjected to scattering implantation, as shown in Fig. 9, which is a schematic diagram after planarization.
  • the first metal and the second metal may be Ti, TiN, TiAIN or AL.
  • other planarization methods may be used, such as filling the insulating layer, and then chemically polishing (CMP) and stripping the insulating layer. The top is flattened.
  • Step 6 the second gate metal or polysilicon is anisotropically etched to form the first gate and the second gate 300, and expose the intermediate gate stack, as shown in FIG. Step 7: etching the first sidewall 1000 on both sides of the non-metal filling layer 1500 and the non-metal filling layer 1500. Then, the second sidewall 1100 is formed according to the conventional process, and the ext/halo injection and the source/drain implantation are performed (or the second sidewall 1100 is thickened after the expansion/halo injection). Then, the source and drain regions are implanted, the source and drain regions 400 are formed, and the source and drain regions 400 are metal silicided to form a metal silicide layer 600, as shown in FIG.
  • Step 8 Fill the third metal and perform chemical mechanical polishing (CMP), as shown in Figure 12 (Note: the middle gate is missing in this figure, it should be left there).
  • CMP chemical mechanical polishing
  • the third metal may be W, Al, Cu.
  • Step 9 The oxide layer 1400 over the intermediate gate 200 is etched away, as shown in FIG. Step 10, patterning a first contact hole region 1200 for connecting the intermediate gate 200, a second contact hole region 800 for connecting the first gate electrode and the second gate electrode 300, and a portion for connecting the source and drain regions 400 a three contact hole region 1300, wherein a portion of the first metal or polysilicon, the second metal or the polysilicon, or the third metal under the non-contact hole region is etched away, for example, etched away by half, and nitride (or other insulation) is used Material) 900 filled, such as silicon nitride.
  • the first metal or polysilicon forming the intermediate gate 200 outside the first contact hole region 1200 is etched away by a self-alignment process such that the first metal or polysilicon under the first contact hole region 1200 At least a portion of the first metal or polysilicon that is higher than the first contact hole region 1200 has an L-shaped or ⁇ -shaped contact.
  • a portion of the second metal or polysilicon forming the first gate and the second gate 300 outside the second contact hole region 800 is etched away such that the second metal or polysilicon under the second contact hole region 800 is at least There is a portion of the second metal or polysilicon that is higher than the second contact hole region 800.
  • FIG. 13 is a cross-sectional view of an embodiment of the present invention after etching
  • FIG. 14 is a plan view of an embodiment of the present invention after etching
  • FIGS. 15-17 are respectively taken along A-A' and B- ⁇ of FIG. ' C - C, a cross-sectional view, it can be seen that the first metal or polysilicon, the second metal or polysilicon and the third metal have an L-shaped or T-shaped contact.
  • Step 11 filling oxide 900, and performing CMP, followed by patterning to deposit a first metal layer for connection, as shown in Figures 1 and 2, which is the final formed NAND structure of the present invention.
  • the invention provides a novel NAND structure and a method for forming the same,
  • the NAND structure can effectively reduce the chip area by about 30 - 50%.
  • embodiments of the present invention utilize a self-aligned contact hole formation technique, thus eliminating the need for additional contact padding.
  • the embodiment shown in the present invention can be basically adapted to any current advanced VLSI CMOS process, such as HKMG or PolySiON, front gate or back gate, etc., so the NAND structure and formation method proposed by the present invention can have a general application.

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  • Non-Volatile Memory (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

NAND结构及其形成方法
技术领域
本发明涉及半导体设计及制造技术领域， 特别涉及一种自对准的小型 NAND (与非门） 结构及其形成方法。 背景技术
NAND结构是在闪存中较为普遍使用的一种结构， NAND闪存比硬盘 驱动器更好。 随着人们持续追求功耗更低、 重量更轻和性能更佳的产品， 由于 NAND所具的较高的单元密度， 高存储密度， 较快的写入和擦除速度 等优势， 其得到了广泛的应用。 NAND闪存的单元尺寸几乎是 NOR器件的 一半， 可以在给定的模具尺寸内提供更高的容量， 具有很快的写入和擦除 速度， 主要功能是存储资料， 目前主要用在数码相机等的闪存卡和 MP3播 放机中。
现有技术存在的缺点是， 随着数码设备等小型化的需要， 对存储卡尺 寸和存储量的要求也越来越高， 因此如何设计更小尺寸的 NAND结构就成 为了急待解决的问题。 发明内容
本发明的目的旨在至少解决上述技术缺陷之一， 特别是缩小 NAND结 构的尺寸， 从而减小存储卡的尺寸， 进一步提高存储量。
为达到上述目的， 本发明一方面提出一种与非门 NAND结构， 包括： 衬底； 形成在所述衬底之上的栅绝缘层； 形成在所述衬底中的源区和漏区； 形成在所述栅绝缘层之上的中间栅极， 和位于所述中间栅极两侧的第一栅 极和第二栅极， 所述第一栅极和第二栅极与所述中间栅极之间设有第一侧 墙， 所述第一栅极和第二栅极的外侧设有第二侧墙， 其中， 所述中间栅极 之上设置有第一接触孔区， 所述第一栅极和第二栅极之上分别设置有第二 接触孔区， 所述第一接触孔区和第二接触孔区交错排列。
在本发明的一个实施例中， 所述第一侧墙的厚度小于所述第二侧墙。 在本发明的一个实施例中， 所述第一侧墙的厚度为 2 - 10nm。
在本发明的一个实施例中， 所述第一接触孔区通过第一金属或多晶硅 与所述中间栅极相连， 其中第一接触孔区之下的第一金属或多晶硅至少有 一部分高于第一接触孔区外的第一金属或多晶硅。
在本发明的一个实施例中， 所述第二接触孔区通过第二金属或多晶硅 与所述第一栅极和第二栅极相连， 其中第二接触孔区之下的第二金属或多 晶硅至少有一部分高于第二接触孔区外的第二金属或多晶硅。
在本发明的一个实施例中， 还包括： 分别形成在所述源区和漏区之上 的第三接触孔区，所述第三接触孔区通过第三金属与所述源区和漏区相连， 其中第三接触孔区之下的第三金属至少有一部分高于第三接触孔区外的第 三金属。
在本发明的一个实施例中， 在所述源区和漏区与第三金属之间还包括 金属硅化物层。
在本发明的一个实施例中， 所述第一金属或多晶硅、 所述第二金属或 多晶硅、 或第三金属具有 L形或 T形接触。
在本发明的一个实施例中， 所述第三金属为 \^、 Al、 Cu。
在本发明的一个实施例中，所述第一金属或第二金属为 Ti、 TiN、 TiAlN 或 AL。
本发明实施例另一方面还提出了一种存储器， 包括若干个上述的 NAND结构。
本发明实施例再一方面还提出了一种形成 NAND结构的方法， 包括以 下步骤： 形成衬底； 在所述衬底之上形成栅绝缘层； 在所述栅绝缘层之上 形成中间栅极， 和位于所述中间栅极两侧的第一栅极和第二栅极， 所述第 一栅极和第二栅极与所述中间栅极之间形成有第一侧墙， 所述第一栅极和 第二栅极的外侧形成有第二侧墙； 在所述衬底中形成源区和漏区； 形成在 所述中间栅极之上的第一接触孔区， 所述第一栅极和第二栅极之上的第二 接触孔区， 和形成在所述源区和漏区之上的第三接触孔区， 其中， 所述第 一接触孔区和第二接触孔区交错排列。
在本发明的一个实施例中， 所述形成第一栅极和第二栅极包括以下步 骤： 在形成所述中间栅极两侧的第一侧墙之后， 淀积第二栅金属或多晶硅； 对淀积的所述第二栅金属或多晶硅进行散射注入以平坦化在所述中间栅极 上所述第二栅金属或多晶硅的顶部； 对所述第二栅金属或多晶硅进行各向 异性刻蚀， 形成所述第一栅极和第二栅极， 并暴露所述中间栅极。
在本发明的一个实施例中， 所述第一侧墙的厚度小于所述第二侧墙。 在本发明的一个实施例中， 所述第一侧墙的厚度为 2 - 10nm。
在本发明的一个实施例中， 所述第一接触孔区通过第一金属或多晶硅 与所述中间栅极相连， 其中第一接触孔区之下的第一金属或多晶硅至少有 一部分高于第一接触孔区外的第一金属或多晶硅。
在本发明的一个实施例中， 所述第二接触孔区通过第二金属或多晶硅 与所述第一栅极和第二栅极相连， 其中第二接触孔区之下的第二金属或多 晶硅至少有一部分高于第二接触孔区外的第二金属或多晶硅。
在本发明的一个实施例中， 所述第三接触孔区通过第三金属与所述源 区和漏区相连， 其中第三接触孔区之下的第三金属至少有一部分高于第三 接触孔区外的第三金属。
在本发明的一个实施例中， 还包括： 在所述源区和漏区与第三金属之 间形成金属硅化物层。
在本发明的一个实施例中， 所述第一金属或多晶硅、 所述第二金属或 多晶硅、 或第三金属具有 L形或 T形接触。
在本发明的一个实施例中， 所述第三金属为 \^、 Al、 Cu。
在本发明的一个实施例中，所述第一金属或第二金属为 Ti、 TiN、 TiAlN 或 AL。
本发明提出的新型 NAND结构及形成该 NAND结构的方法， 通过该 NAND结构可以有效缩小芯片面积 30 - 50 %左右。 另外， 本发明实施例釆 用了自对准接触孔形成技术， 因此不需要额外的接触孔衬垫（landing pad )。 同时， 本发明所示的实施例基本可以适合任何当前先进的 VLSI CMOS工 艺， 如 HKMG (高 k介质及金属栅 )或 PolySiON (多晶硅加氮氧化硅栅 ) , 前栅 （ gate - first ) 或后栅 （ gate - last ) 等， 因此本发明所提出的 NAND 结构及形成方法可具有普遍的应用。 本发明附加的方面和优点将在下面的描述中部分给出， 部分将从下面 的描述中变得明显， 或通过本发明的实践了解到。 附图说明
本发明上述的和 /或附加的方面和优点从下面结合附图对实施例的描 述中将变得明显和容易理解， 其中：
图 1和 2分别为本发明实施例的 NAND结构的剖面图和俯视图； 图 3为现有技术中标准 NAND结构的示意图；
图 4为本发明实施例的 NAND结构的示意图；
图 5 - 17为形成本发明实施例上述 NAND结构的方法中间步骤的示意 图。 具体实施方式
下面详细描述本发明的实施例， 所述实施例的示例在附图中示出， 其 中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功 能的元件。 下面通过参考附图描述的实施例是示例性的， 仅用于解释本发 明， 而不能解释为对本发明的限制。
下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结 构。 为了简化本发明的公开， 下文中对特定例子的部件和设置进行描述。 当然， 它们仅仅为示例， 并且目的不在于限制本发明。 此外， 本发明可以 在不同例子中重复参考数字和 /或字母。 这种重复是为了简化和清楚的目 的， 其本身不指示所讨论各种实施例和 /或设置之间的关系。 此外， 本发明 提供了的各种特定的工艺和材料的例子， 但是本领域普通技术人员可以意 识到其他工艺的可应用于性和 /或其他材料的使用。 另外， 以下描述的第 一特征在第二特征之 "上" 的结构可以包括第一和第二特征形成为直 接接触的实施例， 也可以包括另外的特征形成在第一和第二特征之间 的实施例， 这样第一和第二特征可能不是直接接触。
本发明提出了一种新型的 NAND结构及形成该 NAND结构的方法，在 本发明实施例中， 该结构包括中心栅极和中心栅极两侧的第一栅极和第二 栅极， 其中， 中心栅极和第一栅极及第二栅极通过第一侧墙隔离开， 从而 中心栅极、 第一栅极和第二栅极共同构成了控制源区和漏区之间通道的控 制栅， 实现 NAND的目的。 在本发明的一个实施例中， 第一侧墙的厚度不 能太大， 优选地， 约在 2 - 10nm之间。 通过本发明实施例的 NAND结构可 以有效缩小芯片面积 30 - 50 %左右。
如图 1和 2所示， 分别为本发明实施例的 NAND结构的剖面图和俯视 图， 图 1所示的剖面图为图 2俯视图中延 A - A'的剖面图。 需要说明的是， 本发明各个实施例的附图仅是为了示意的目的， 因此没有必要按比例绘制。 该结构包括衬底 100、 形成在衬底 100之上的栅绝缘层 500、 源漏区 400 , 以及形成在栅绝缘层 500之上的中间栅极 200、 第一栅极和第二栅极 300, 以及在源漏区 400之上的金属硅化物层 600和第三金属 1600。 其中， 衬底 100可包括任何适合的半导体衬底材料， 具体可以是但不限于硅、 锗、 锗化硅、 SOI (绝缘体上硅）、 碳化硅、 砷化镓或者任何 III / V族化合物 半导体。 在本发明实施例中， 第一栅极和第二栅极 300 与中间栅极 200 之间形成有第一侧墙 1000 , 第一栅极和第二栅极 300的外侧具有第二侧墙 1100 , 第二侧墙 1100的厚度大于第一侧墙 1000的厚度。 其中， 在中间栅 极 200之上设置有第一层金属的第一接触孔区 1200 , 在第一栅极和第二栅 极 300之上分别设置有第一层金属的第二接触孔区 800 , 在源漏区 400之 上设置有第一层金属的第三接触孔区 1300 , 其中， 第一接触孔区 1200和 第二接触孔区 800交错排列， 从而可以大大降低 NAND结构的面积。 如图 3所示， 为现有技术中标准 NAND结构的示意图， 如图 4所示， 为本发明 实施例的 NAND结构的示意图， 从两个图的对比中可以看出， 本发明提出 的 NAND结构具有更小的面积。
另外， 在本发明实施例中， 釆用自对准工艺将第一接触孔区 1200之外 的形成中间栅极 200的第一金属或多晶硅刻蚀掉一部分， 使得第一接触孔 区 1200之下的第一金属或多晶硅至少有一部分高于第一接触孔区 1200外 的第一金属或多晶硅， 即具有 L形或 T形接触。 同样，将第二接触孔区 800 之外的形成第一栅极和第二栅极 300的第二金属或多晶硅刻蚀掉一部分， 使得第二接触孔区 800之下的第二金属或多晶硅至少有一部分高于第二接 触孔区 800外的第二金属或多晶硅。 类似地， 将第三接触孔区 1300之外的 第三金属 1600刻蚀掉一部分， 使得第三接触孔区 1300之下的第三金属至 少有一部分高于第三接触孔区 1300外的第三金属 1600。
在本发明实施例中， 还提出了一种存储器， 包括若干个上述新型的 NAND结构， 从而大大地降低存储器芯片的面积， 提高存储容量。
如图 5 - 17所示， 为形成本发明实施例上述 NAND结构的方法中间步 骤的示意图， 包括以下步骤：
步骤 1 , 提供衬底 100 , 并在衬底 100之上形成栅绝缘层 500 , 如图 5 所示。 其中， 在本发明的一个实施例中， 栅绝缘层 500包括但不限于氮化 物、 氧化物、 氮氧化物或者高 k介质材料。
步骤 2 , 形成中心栅堆叠， 包括中心栅极 200、 氧化物层 1400和非金 属填充层 1500 , 如图 6所示。 具体地， 在栅绝缘层 500上分别淀积中心栅 极层 200、氧化物层 1400和非金属填充层 1500,并构图以形成中心栅堆叠。 在本发明的一个实施例中， 氧化物层 1400包括 LTO (低温氧化物）。 在其 他实施例中， 非金属填充层 1500 包括 SiGe。 在其他实施例中， 中心栅极 200为多晶硅， 当然也可为金属栅。
步骤 3 ,在中心栅堆叠的两侧形成第一侧墙 1000 ,其中，第一侧墙 1000 的厚度约在 2 - 10nm之间， 如图 7所示。
步骤 4 , 淀积用以形成第一栅极和第二栅极的第二金属或多晶硅， 如 图 8所示。
步骤 5 , 对淀积的第二栅金属或多晶硅进行散射注入以平坦化在中间 栅极 200上第二栅金属或多晶硅的顶部， 例如釆用 70 100K, Iel4~lel6,入 射角度为 30~70度的 Xe进行散射注入，如图 9所示，为平坦化后的示意图。 在本发明的一个实施例中， 第一金属和第二金属可为 Ti、 TiN、 TiAIN 或 AL。 当然在本发明的其他实施例中， 也可釆用其他的平坦化方式， 例如可 釆用填充绝缘层， 再通过化学机械抛光 （CMP ) 并移除 （strip ) 填充绝缘 层的方式来对其顶部进行平坦化。
步骤 6 , 第二栅金属或多晶硅进行各向异性刻蚀， 形成第一栅极和第 二栅极 300 , 并暴露中间栅堆叠， 如图 10所示。 步骤 7 , 刻蚀非金属填充层 1500及非金属填充层 1500两侧的第一侧 墙 1000。 接着按照传统工艺形成第二侧墙 1100 , 并进行扩展区 /晕圈 ( ext/halo )注入， 及源漏区注入（或在扩展区 /晕圈注入后， 再加厚第二侧 墙 1100 , 然后源漏区注入） ， 形成源漏区 400, 并对源漏区 400进行金属 硅化， 形成金属硅化物层 600, 如图 11所示。
步骤 8, 填充第三金属并进行化学机械抛光（CMP ) , 如图 12 (注： 此图中中间栅没有了， 应该是留在那儿的） 所示。 在本发明的一个实施例 中， 第三金属可为 W、 Al、 Cu。
步骤 9 , 将中间栅极 200之上的氧化物层 1400刻蚀掉， 如图 12所示。 步骤 10 , 构图用于连接中间栅极 200的第一接触孔区 1200 , 用于连接 第一栅极和第二栅极 300的第二接触孔区 800 , 和用于连接源漏区 400的 第三接触孔区 1300, 其中， 将非接触孔区之下的第一金属或多晶硅、 第二 金属或多晶硅、 或者第三金属刻蚀掉一部分， 例如刻蚀掉一半， 并用氮化 物 （或其他绝缘材料） 900 填充， 例如氮化硅。 具体地， 釆用自对准工艺 将第一接触孔区 1200之外的形成中间栅极 200的第一金属或多晶硅刻蚀掉 一部分，使得第一接触孔区 1200之下的第一金属或多晶硅至少有一部分高 于第一接触孔区 1200外的第一金属或多晶硅， 即具有 L形或 Τ形接触。 同 样， 将第二接触孔区 800之外的形成第一栅极和第二栅极 300的第二金属 或多晶硅刻蚀掉一部分， 使得第二接触孔区 800之下的第二金属或多晶硅 至少有一部分高于第二接触孔区 800外的第二金属或多晶硅。 类似地， 将 第三接触孔区 1300之外的第三金属 1600刻蚀掉一部分， 使得第三接触孔 区 1300之下的第三金属 1600至少有一部分高于第三接触孔区 1300外的第 三金属。 如图 13所示， 为本发明实施例刻蚀之后的剖面图， 图 14为本发 明实施例在刻蚀之后的俯视图， 图 15 - 17分别为沿图 14的 A - A' , B - Β' , C - C，的剖面图， 可以看出第一金属或多晶硅、 第二金属或多晶硅以及 第三金属具有 L形或 T形接触。
步骤 11 , 填充氧化物 900 , 并进行 CMP, 接着进行构图以淀积用于连 接的第一金属层， 如图 1和图 2所示为本发明最终形成的 NAND结构。
本发明提出了一种新型的 NAND结构及形成该 NAND结构的方法，通 过该 NAND结构可以有效缩小芯片面积 30 - 50 %左右。 另外， 本发明实施 例釆用了自对准接触孔形成技术， 因此不需要额外的接触孔衬垫 （landing pad ) 。 同时， 本发明所示的实施例基本可以适合任何当前先进的 VLSI CMOS工艺， 如 HKMG或 PolySiON, 前栅或后栅等工艺， 因此本发明所 提出的 NAND结构及形成方法可具有普遍的应用。
尽管已经示出和描述了本发明的实施例， 对于本领域的普通技术人员 而言， 可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例 进行多种变化、 修改、 替换和变型， 本发明的范围由所附权利要求及其等 同限定。

Claims

权 利 要 求
1、 一种与非门 NAND结构， 其特征在于， 包括：
衬底；
形成在所述衬底之上的栅绝缘层；
形成在所述衬底中的源区和漏区；
形成在所述栅绝缘层之上的中间栅极， 和位于所述中间栅极两侧的第 一栅极和第二栅极， 所述第一栅极和第二栅极与所述中间栅极之间设有第 一侧墙， 所述第一栅极和第二栅极的外侧设有第二侧墙， 其中， 所述中间 栅极之上设置有第一接触孔区， 所述第一栅极和第二栅极之上分别设置有 第二接触孔区， 所述第一接触孔区和第二接触孔区交错排列。
2、 如权利要求 1所述的 NAND结构， 其特征在于， 所述第一侧墙的 厚度小于所述第二侧墙。
3、 如权利要求 1所述的 NAND结构， 其特征在于， 所述第一接触孔 区通过第一金属或多晶硅与所述中间栅极相连， 其中第一接触孔区之下的 第一金属或多晶硅至少有一部分高于第一接触孔区外的第一金属或多晶 硅。
4、 如权利要求 1所述的 NAND结构， 其特征在于， 所述第二接触孔 区通过第二金属或多晶硅与所述第一栅极和第二栅极相连， 其中第二接触 孔区之下的第二金属或多晶硅至少有一部分高于第二接触孔区外的第二金 属或多晶娃。
5、 如权利要求 1所述的 NAND结构， 其特征在于， 还包括： 分别形 成在所述源区和漏区之上的第三接触孔区， 所述第三接触孔区通过第三金 属与所述源区和漏区相连， 其中第三接触孔区之下的第三金属至少有一部 分高于第三接触孔区外的第三金属。
6、 如权利要求 5所述的 NAND结构， 其特征在于， 在所述源区和漏 区与第三金属之间还包括金属硅化物层。
7、 如权利要求 4或 5所述的 NAND结构， 其特征在于， 所述第一金 属或多晶硅、 所述第二金属或多晶硅、 或第三金属具有 L形或 T形接触。
8、 如权利要求 5所述的 NAND结构， 其特征在于， 所述第三金属为 W、 A1或 Cu。
9、 如权利要求 3或 4所述的 NAND结构， 其特征在于， 所述第一金 属或第二金属为 Ti、 TiN、 TiAIN或 AL。
10、 一种存储器， 其特征在于， 包括若干个如权利要求 1 - 10任一项 所述的 NAND结构。
11、 一种形成 NAND结构的方法， 其特征在于， 包括以下步骤： 形成衬底；
在所述衬底之上形成栅绝缘层；
在所述栅绝缘层之上形成中间栅极， 和位于所述中间栅极两侧的第一 栅极和第二栅极， 所述第一栅极和第二栅极与所述中间栅极之间形成有第 一侧墙， 所述第一栅极和第二栅极的外侧形成有第二侧墙；
在所述衬底中形成源区和漏区；
形成在所述中间栅极之上的第一接触孔区， 所述第一栅极和第二栅极 之上的第二接触孔区， 和形成在所述源区和漏区之上的第三接触孔区， 其 中， 所述第一接触孔区和第二接触孔区交错排列。
12、 如权利要求 11 所述的形成 NAND结构的方法， 其特征在于， 所 述形成第一栅极和第二栅极包括以下步骤：
在形成所述中间栅极两侧的第一侧墙之后，淀积第二栅金属或多晶硅； 对淀积的所述第二栅金属或多晶硅进行散射注入以平坦化在所述中间 栅极上所述第二栅金属或多晶硅的顶部；
对所述第二栅金属或多晶硅进行各向异性刻蚀， 形成所述第一栅极和 第二栅极， 并暴露所述中间栅极。
13、 如权利要求 11 所述的形成 NAND结构的方法， 其特征在于， 所 述第一侧墙的厚度小于所述第二侧墙。
14、 如权利要求 11 所述的形成 NAND结构的方法， 其特征在于， 所 述第一接触孔区通过第一金属或多晶硅与所述中间栅极相连， 其中第一接 触孔区之下的第一金属或多晶硅至少有一部分高于第一接触孔区外的第一 金属或多晶娃。
15、 如权利要求 11 所述的形成 NAND结构的方法， 其特征在于， 所 述第二接触孔区通过第二金属或多晶硅与所述第一栅极和第二栅极相连， 其中第二接触孔区之下的第二金属或多晶硅至少有一部分高于第二接触孔 区外的第二金属或多晶硅。
16、 如权利要求 11 所述的形成 NAND结构的方法， 其特征在于， 所 述第三接触孔区通过第三金属与所述源区和漏区相连， 其中第三接触孔区 之下的第三金属至少有一部分高于第三接触孔区外的第三金属。
17、 如权利要求 11 所述的形成 NAND结构的方法， 其特征在于， 还 包括： 在所述源区和漏区与第三金属之间形成金属硅化物层。
18、 如权利要求 14 - 16任一项所述的形成 NAND结构的方法， 其特 征在于， 所述第一金属或多晶硅、 所述第二金属或多晶硅、 或第三金属具 有 L形或 T形接触。
19、 如权利要求 11 所述的形成 NAND结构的方法， 其特征在于， 所 述第三金属为 W、 A1或 Cu。
20、 如权利要求 11 所述的形成 NAND结构的方法， 其特征在于， 所 述第一金属或第二金属为 Ti、 TiN、 TiAIN或 AL。
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