WO2011048791A1 - 複数個の各テスト回路を対象とする誤動作検出装置及び当該装置を使用した誤動作検出方法 - Google Patents

複数個の各テスト回路を対象とする誤動作検出装置及び当該装置を使用した誤動作検出方法 Download PDF

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test
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noise
switch
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利幸 中家
信近 松井
常雄 塚越
Original Assignee
阪和電子工業株式会社
日本電気株式会社
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    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2832—Specific tests of electronic circuits not provided for elsewhere
    • G01R31/2836—Fault-finding or characterising

Definitions

  • the present invention includes a capacitance (C) including a charging resistive element (R 1 ) and a discharging resistive element (R 2 ), and connecting between an intermediate position where both the resistive elements are connected and the ground. ), A malfunction detection device for each of a plurality of test circuits using a noise discharge pulse generated by a noise discharge circuit (common name: ESD gun), and a detection method using the device.
  • C capacitance
  • R 1 charging resistive element
  • R 2 discharging resistive element
  • Non-Patent Document 1 discloses a synchronization detection signal 12 (test) from a DUT (Device Under Test: test circuit 5) as shown in FIG. Pulse) and the variable delay circuit (synchronous delay controller circuit 6) are synchronized to turn on the high voltage semiconductor switch 3, thereby applying a TLP pulse generated from the TLP impulse generating circuit 10 at a predetermined timing, and the DC power supply 1 By adjusting the voltage value of the voltage and the timing, it is possible to detect the occurrence of malfunction.
  • a noise discharge circuit employing the charging resistance element (R 1 ), the discharging resistance element (R 2 ) and the capacitance (C) as shown in Non-Patent Document 2.
  • ESD gun employing the charging resistance element (R 1 ), the discharging resistance element (R 2 ) and the capacitance (C) as shown in Non-Patent Document 2.
  • connection with each resistance element (R in , R m ) as in the case of the synchronous TLP impulse application test apparatus is unnecessary, and the noise discharge circuit It is possible to connect the probes located on the output side by sequentially selecting the output terminals of a plurality of test circuits.
  • the present invention employs a noise discharge circuit with two resistance elements and one capacitance, and inspects whether or not there is a malfunction in each of the plurality of test circuits while appropriately selecting the timing of the noise discharge, It is an object of the present invention to provide an apparatus that can be efficiently realized and an inspection method using the apparatus.
  • a resistance element for charging that is located on the DC power supply side between a DC power supply and a plurality of test circuits each having a test pulse generation signal circuit and also having a malfunction detection circuit (R 1 ), a charge switch, and a discharge resistance element (R 2 ) positioned on each of the plurality of test circuits, and the charge resistance element (R 1 ), the charge switch, and the discharge resistance
  • a noise discharge circuit having a capacitance (C) connecting both intermediate positions of the connection line to the element (R 2 ) and the ground is provided, and between the noise generation discharge circuit and the test circuit, A noise application switch and a probe are interposed, and the probe selects and connects a plurality of test circuits, and a synchronous delay controller circuit is connected to each of the plurality of test circuits.
  • the synchronous delay controller circuit sets a delay time for a specific time of the test pulse received from each test circuit, and is involved in the operation of the noise application switch based on the delay time
  • a malfunction test device for a test circuit capable of controlling the timing of transmitting the operation signal to the application controller circuit, (2) After using the malfunction detection device described in (1) above and selecting the same test circuit for the probe and the synchronous delay controller circuit, the voltage value of the DC power supply and the delay time set by the synchronous delay controller circuit are set.
  • a malfunction detection method based on detecting the presence or absence of malfunction in the test circuit after sequentially changing, Consists of.
  • the synchronous delay controller circuit sequentially selects a plurality of test circuits, and then the noise is discharged by the synchronous delay controller circuit. It is possible to efficiently inspect the presence or absence of malfunction while appropriately changing the time when the operation is performed.
  • FIG. 1 It is a block circuit diagram which shows the basic composition of this invention.
  • the noise discharge circuit a specific value was set for the charging resistance element (R 1 ), the discharging resistance element (R 2 ), the resistance value, and the capacitance value of the capacitor (C), and then 200 V was applied from the DC power supply.
  • the clock pulse time interval (1 ⁇ s) is divided into 10 equal parts, and the noise signal is delayed by a time interval of 10 equal parts with respect to the specific clock pulse signal generation timing.
  • the graph shows the magnitude of the DC power supply voltage necessary to cause a malfunction corresponding to each delay time when a specific test circuit is discharged. It is a typical shift register circuit diagram for generating M series which is a typical pseudorandom number. It is a block circuit diagram of the malfunction detection apparatus by using the synchronous type TLP impulse application test apparatus which is a prior art.
  • the present invention includes a charge resistance element (R 1 ) located on the DC power supply 1 side and a discharge resistance element (R 2 ) located on the test circuit 5 side, and both resistance elements (R 1 and R 1).
  • R 1 charge resistance element
  • R 2 discharge resistance element
  • R 1 and R 1 resistance elements
  • a noise discharge circuit 2 ESD gun
  • ESD gun having a capacitance connecting an intermediate position in the connection line and the ground is used, and a plurality of components are based on the basic configurations of (1) and (2). After selecting a specific test circuit 5 from each of the test circuits 5, the delay timing of the noise signal is sequentially adjusted with reference to the generation timing of the test pulse generated in the test circuit 5, The basic feature is that the presence or absence of malfunctions in the test circuit 5 can be detected sequentially.
  • FIG. 1 is a block circuit diagram based on a typical embodiment of the basic configuration (1). As shown in the circuit diagram, the noise discharge circuit 2 connected to a DC power source 1 and noise application A plurality of test circuits 5 can be connected via the switch 32 and the probe 4.
  • the voltage of the DC power source 1 is 200 V
  • the resistance value of the charging resistance element (R 1 ) of the noise discharge circuit 2 is 1 M ⁇
  • the resistance value of the discharging resistance (R 2 ) is 630 ⁇
  • the waveform state of noise when the value of the plurality of capacitances (C) is 150 pF is as shown in FIG. 2 (note that each memory time unit on the horizontal axis in FIG. 2 is 80 ns).
  • the plurality of test circuits 5 are normally aligned and can be sequentially selected by the probe 4.
  • the probe 4 itself is connected to the circuit on the input terminal 51 side of the individual test circuit 5 like a synchronous TLP impulse application test malfunction detection device as shown in FIG. This is very convenient in that the input terminal 51 of each test circuit 5 can be selected and connected sequentially without connection between the applied resistance (R in ) and the matching resistance (R m ).
  • each test circuit 5 is on the power supply side (V side) constituting a predetermined impedance with the ground and on the ground side (G side) connected to the ground.
  • V side the power supply side
  • G side ground side
  • the probe 4 can select any one of them, and can select either a positive voltage or a negative voltage to be applied
  • FIG. 1 shows Although a configuration in which a positive voltage is applied is illustrated, when a negative voltage is applied, a reverse switch circuit is required on the power supply voltage side, and the reverse switch circuit is not shown in FIG. ).
  • an adjustment resistor R 3
  • each test circuit 5 generates a test pulse, and there are various combinations based on the time series of the pulse.
  • a clock pulse in which pulses are generated at regular time intervals is often adopted as a typical test pulse.
  • Whether or not a malfunction has occurred is determined based on whether or not the response pulses to the test pulses input to each test circuit 5 are in the same time series. In the case of the clock pulses, the same time interval is used. Whether or not there is a malfunction is determined based on whether or not the time series based on it is maintained.
  • the malfunction is caused by the level of the noise discharge voltage based on the magnitude of the charging voltage based on the DC power supply 1 and the phase difference between the test pulse and the noise signal (specifically, the discharge of the noise signal with respect to the test pulse at a specific time). It has already been found that it depends on the time delay).
  • the synchronous delay controller circuit 6 responds to each delay state by appropriately delaying the operation time of the noise application switch 32 with respect to the application controller circuit 7 on the basis of the test pulse in which the specific test pulse is generated. The presence or absence of malfunction that occurs is detected.
  • the synchronous delay controller circuit 6 can select the same test circuit 5 as the test circuit 5 selected by the probe 4 via the selection circuit 8 connected to the plurality of test circuits 5.
  • the synchronous delay controller circuit 6 not only receives a test pulse through the selection circuit 8 but also transmits a reset signal for resetting the operating state of each test circuit 5 to each test circuit 5 through the selection circuit 8. However, in FIG. 1, a line for transmitting such a reset signal is not shown.
  • the resistance value of the charging resistance element (R 1 ) in FIG. 1 is 1 M ⁇
  • the resistance value of the discharging resistance element (R 2 ) is 630 ⁇
  • the value of capacitance (C) is 150 pF.
  • the time interval between the clock pulses generated in each test circuit 5 is set to 1 ⁇ sec
  • the noise signal having a waveform as shown in FIG. 2 is only divided into ten times from the generation time of the specific clock pulse.
  • the degree of voltage in the DC power supply 1 necessary for malfunctioning is as shown in FIG.
  • the test circuit 5 selected by the probe 4 and the synchronous delay controller circuit 6 as in the basic configuration (2) is used as the target, using the apparatus of the basic configuration (1).
  • the voltage at the DC power source 1 necessary for causing a malfunction is set in advance, and the time at which the noise application switch 32 by the synchronous delay controller circuit 6 is turned on is sequentially under a unique test pulse in each test circuit 5. It is possible to inspect whether or not there is an operation in the test circuit 5 while appropriately selecting the degree of delay.
  • the test pulse may be different in each test circuit 5, and is not limited to the clock pulse.
  • test pulse is a pseudo-random number whose generation time and order are determined in advance.
  • an M sequence which is a typical pseudo-random number, is a linear shift register circuit having a fixed number of stages as shown in FIG. 4 and a sequence ⁇ a i ⁇ of the maximum number of cycles that can be generated.
  • the main characteristics are as follows.
  • Contents of shift register 2 n -1 sets of length n patterns (a i , a i + i... A i + n-1 ) consisting of one period (a 0 , a 1 ,...
  • Such pulse signals based on the M series are widely used and can be easily used in this embodiment.
  • the malfunction delay device and malfunction detection method according to the present invention can contribute to efficient malfunction detection by using each LSI on the printed circuit board as a test circuit or each operation block in the LSI as a test circuit. Is possible.

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Abstract

　ノイズの放電時期を適宜選択しながら、効率的に実現し得るような装置及び検査方法を提供することを課題とし、直流電源１と複数個の各テスト回路５との間を、充電用抵抗素子（Ｒ１）、放電用抵抗素子（Ｒ２）、キャパシタンス（Ｃ）を備えているノイズ放電回路２を設け、当該ノイズ放電回路２と各テスト回路５との間に介在しているプローブ４が、複数個の各テスト回路５を選択しかつ接続可能とする一方、前記各テスト回路５に対し選択回路８を介して接続されている同期遅延コントローラー回路６が、印加コントローラー回路７を介してノイズ放電の時期を調整することができるテスト回路５の誤動作試験装置及び当該装置を使用している誤動作検出方法。

Description

複数個の各テスト回路を対象とする誤動作検出装置及び当該装置を使用した誤動作検出方法
　本発明は、充電用抵抗素子（Ｒ１）と放電用抵抗素子（Ｒ２）を備え、かつ双方の抵抗素子が接続されている中間位置とアースとの間とを接続しているキャパシタンス（Ｃ）を備えたことによるノイズ放電回路（通称名：ＥＳＤガン）が発生するノイズ放電パルスを使用した複数個の各テスト回路に対する誤動作検出装置及び当該装置を使用した検出方法に関するものである。
　近年マイクロコンピューターがあらゆる産業分野及び生活分野に採用されることに伴い、ＬＳＩを搭載したプリント基板は、誤動作が生じないことを必須の要件としている。
　しかしながら、個別のＬＳＩ素子の小型化に伴い、誤動作が生ずる確率が増大する傾向にあり、１箇所の誤動作は、回路全体が作動不能と化すばかりか、交通機関の制御に使用されているＬＳＩの誤動作が生じた場合には、危険な事故に発展する可能性さえ存在する。
　このように、ＬＳＩ等のプリント基板の誤動作の発生を事前に検出することは、極めて重要な技術的意義を有している。
　而して、非特許文献１は、従来採用されているテスト基板回路１１に対する誤動作検出装置として、図５に示すように、ＤＵＴ（Ｄｅｖｉｃｅ　Ｕｎｄｅｒ　Ｔｅｓｔ：テスト回路５）からの同期トリガー信号１２（テストパルス）と可変遅延回路（同期遅延コントローラー回路６）によって同期させて高耐圧半導体スイッチ３をｏｎさせることによって、所定のタイミングにてＴＬＰインパルス発生回路１０から発生するＴＬＰパルスを印加し、直流電源１電圧の電圧値及び前記タイミングを調整することによって、誤動作の発生の有無を検出することが可能となっている。
　しかしながら、前記同期型ＴＬＰインパルス印加試験装置の場合には、プローブ４において所定の電圧値を維持するために、図４に示すように、プローブ４の接続に伴ってテスト回路５の入力端子５１との関係において、入力端子５１内に印加抵抗（Ｒｉｎ）を挿入して接続すること及び前記入力端子５１外においても、整合抵抗（Ｒｍ）を接続することを不可欠とする。
　このため、前記同期型ＴＬＰインパルス印加試験装置の場合には、個別のテスト回路５の接続に煩雑な作業を要し、複数個の各テスト回路５を順次選択しながら、誤動作の検出作業を効率的に推進することは不可能な状態にある。
　これに対し、非特許文献２に示されているような前記充電用抵抗素子（Ｒ１）及び放電用抵抗素子（Ｒ２）及びキャパシタンス（Ｃ）を採用しているノイズ放電回路（ＥＳＤガン）の場合には、前記テスト回路の入力端子との関係において、同期型ＴＬＰインパルス印加試験装置の場合のような各抵抗素子（Ｒｉｎ、Ｒｍ）との接続は不要であり、ノイズ放電回路の出力側に位置しているプローブを複数個の各テスト回路の出力端子を順次選択して接続することが可能である。
　しかしながら、このような可能性にも拘らず、前記ノイズ放電回路（ＥＳＤガン）の場合には、同期遅延コントローラー回路と複数個の各テスト回路との接続関係につき、効率的な誤動作の検出を行うために必要な工夫を行ったうえで、ノイズの印加時期を調整することを可能とする構成については、現時点に至るも、提唱されていない。
「ＴＬＰによるインパルスイミュニティ評価系」（ＲＣＪ信頼性シンポジウムｐｐ１２１－１２６、２００７） 「ＥＳＤガンのＩＥＣイミュニティ試験法に対する放電電流の特性比較」（信学論Ｂ、Ｖｏｌ．Ｊ８８－Ｂ、Ｎｏ．１２、ｐｐ２４０１－２４０３、２００５．）
　本発明は、２個の抵抗素子と１個のキャパシタンスとによるノイズ放電回路を採用したうえで、複数個の各テスト回路における誤動作の有無に関する検査を、当該ノイズ放電の時期を適宜選択しながら、効率的に実現し得るような装置及び当該装置を使用することによる検査方法を提供することを課題としている。
　前記課題を解決するため、本発明の基本構成は、
（１）直流電源と内部にテストパルス発生信号回路を有し、かつ誤動作検出回路をも有している複数個の各テスト回路との間を、直流電源側に位置している充電用抵抗素子（Ｒ１）及び充電スイッチと前記複数個の各テスト回路側に位置している放電用抵抗素子（Ｒ２）を備え、かつ前記充電用抵抗素子（Ｒ１）及び充電スイッチと前記放電用抵抗素子（Ｒ２）との接続ラインにおける双方の中間位置とアースとを接続しているキャパシタンス（Ｃ）を備えているノイズ放電回路を設け、当該ノイズ発生用放電回路とテスト回路との間に、ノイズ印加スイッチ及びプローブを介在させており、前記プローブが、複数個の各テスト回路を選択しかつ接続可能としたうえで、同期遅延コントローラー回路を前記複数個の各テスト回路に対し選択回路を介して接続し、当該同期遅延コントローラー回路が前記各テスト回路から受信したテストパルスの特定時刻に対する遅延時間を設定し、当該遅延時間に基づいて、ノイズ印加スイッチの作動に関与している印加コントローラー回路に対し、前記作動信号を発信する時期を制御することができるテスト回路の誤動作試験装置、
（２）前記（１）記載の誤動作検出装置を使用し、かつプローブ及び同期遅延コントローラー回路が同一のテスト回路を選択したうえで、直流電源の電圧値及び同期遅延コントローラー回路が設定する遅延時間を順次変化させたうえで、前記テスト回路における誤動作発生の有無を検出することに基づく誤動作検出方法、
からなる。
　前記（１）の装置に立脚している前記（２）の方法に基づき、本発明においては、同期遅延コントローラー回路が複数個の各テスト回路を順次選択したうえで、同期遅延コントローラー回路によってノイズ放電が行われる時期を適宜変化させながら、誤動作の有無を効率的に検査することが可能となる。
本発明の基本構成を示すブロック回路図である。 ノイズ放電回路において、充電用抵抗素子（Ｒ１）、放電用抵抗素子（Ｒ２）、抵抗値及びコンデンサー（Ｃ）の容量値を特定の数値を設定したうえで、直流電源から２００Ｖを印加した場合に、ノイズ放電回路が発生するノイズの波形を示すグラフである。 テストパルスとして、クロックパルスを採用した場合、クロックパルスの時間間隔（１μ秒）を１０等分し、かつ特定のクロックパルス信号の発生時期に対し、当該１０等分による時間間隔だけノイズ信号を遅延して、特定のテスト回路に放電した場合、各遅延時間に対応して誤動作が生ずるために必要な直流電源電圧の大きさを示すグラフである。 典型的な擬似乱数であるＭ系列を発生するための典型シフトレジスタ回路図である。 従来技術である同期型ＴＬＰインパルス印加試験装置を使用したことによる誤動作検出装置のブロック回路図である。
　本発明は、直流電源１側に位置している充電抵抗素子（Ｒ１）及びテスト回路５側に位置している放電抵抗素子（Ｒ２）を備え、かつ双方の抵抗素子（Ｒ１及びＲ２）の接続ラインにおける中間位置とアースとを接続しているキャパシタンスを備えているノイズ放電回路２（ＥＳＤガン）を使用して、前記（１）及び（２）の基本構成に基づいて、複数個の各テスト回路５のうち特定のテスト回路５を選択したうえで、当該テスト回路５において発生しているテストパルスの発生時期を基準として、ノイズ信号の遅延した放電時期を順次調整しながら、当該テスト回路５における誤動作の有無を順次検出し得ることを基本的特徴点としている。
　図１は、前記基本構成（１）の典型的な実施形態に基づくブロック回路図であるが、当該回路図に示すように、直流電源１に接続されている前記ノイズ放電回路２、及びノイズ印加スイッチ３２並びにプローブ４を介して複数個の各テスト回路５と接続可能状態となっている。
　図１に示す装置において、直流電源１の電圧を２００Ｖとし、ノイズ放電回路２の充電用抵抗素子（Ｒ１）の抵抗値を１ＭΩとし、放電用抵抗（Ｒ２）の抵抗値を６３０Ωとし、複数個のキャパシタンス（Ｃ）の値を１５０ｐFとした場合のノイズの波形状態は、図２に示すとおりである（尚、図２における横軸の各メモリ時間単位は８０ｎ秒である。）。
　複数個の各テスト回路５は、図１に示すように、通常整列された状態にあり、プローブ４によって順次選択可能な状態とされている。
　図１に示すノイズ放電回路２の場合には、図５に示すような同期型ＴＬＰインパルス印加試験誤動作検出装置のように、プローブ４自体が個別のテスト回路５の入力端子５１側の回路との間にて印加抵抗（Ｒｉｎ）及び整合抵抗（Ｒｍ）との接続を伴わずに、順次各テスト回路５の入力端子５１を選択して接続し得る点において極めて便利である。
　図１に示すように、各テスト回路５の入力位置には、アースとの間において所定のインピーダンスを構成している電源側（Ｖ側）及びアースに接続している接地側（Ｇ側）の２個の入力位置が存在しており、プローブ４は、そのうちの何れか１個を選択可能であると共に、印加する正電圧及び負電圧の何れをも選択することができる（尚、図１は正電圧を印加する構成を図示しているが、負電圧を印加する場合には、電源電圧側に逆転スイッチ回路を必要としており、図１においては当該逆転スイッチ回路の図示を省略している。）。
　尚、図１に示すように、ノイズ印加スイッチ３２とプローブ４との接続ラインにおける双方の中間位置とアースとの間には、ノイズ信号に基づく過大電流が、テスト回路５に流入することを防止するための調整抵抗（Ｒ３）を設ける場合が多い。
　前記基本構成（１）において記載したように、各テスト回路５においては、テストパルスが発生しており、当該パルスの時系列に基づく組合せは千差万別である。
　但し、典型的なテストパルスとしてパルスが等時間間隔にて発生するクロックパルスを採用する場合が多い。
　誤動作が生じたか否かは、各テスト回路５にインプットされたテストパルスに対する応答パルスが同一の時系列となっているか否かによって判断され、前記クロックパルスの場合には、同一の等時間間隔に基づく時系列が維持されているか否かによって誤動作の有無が判断される。
　そして、誤動作は、直流電源１に基づく充電電圧の大きさに基づくノイズ放電電圧の程度、及びテストパルスとノイズ信号の位相の相違（具体的には、特定の時刻におけるテストパルスに対するノイズ信号の放電時期の時間遅れ）によって左右されることが既に判明している。
　このため、同期遅延コントローラー回路６は、特定のテストパルスが発生されたテストパルスを基準として、印加コントローラー回路７に対してノイズ印加スイッチ３２の作動時間を適宜遅延させることによって、各遅延状態に対応する誤動作の発生の有無を検出している。
　そして、同期遅延コントローラー回路６は、複数個の各テスト回路５と接続されている選択回路８を介してプローブ４によって選択されているテスト回路５と同一のテスト回路５を選択することができる。
　尚、同期遅延コントローラー回路６は、選択回路８を通じてテストパルスを受信するだけでなく、各テスト回路５の作動状態をリセットするためのリセット信号を、選択回路８を介して各テスト回路５に伝達しているが、図１においては、そのようなリセット信号を伝達するラインの図示は省略されている。
　図２の場合と同様に、図１の充電用抵抗素子（Ｒ１）の抵抗値を１ＭΩとし、放電用抵抗素子（Ｒ２）の抵抗値を６３０Ωとし、キャパシタンス（Ｃ）の値を１５０ｐＦとし、かつ各テスト回路５内にて発生するクロックパルスの時間間隔を１μ秒としたうえで、図２に示すような波形のノイズ信号を特定のクロックパルスの発生時刻よりも１０等分した時刻だけ遅延させて発生した場合（１００ｎ秒、２００ｎ秒・・・９００ｎ秒だけ遅延して発生した場合）において、誤動作が生ずるために必要な直流電源１における電圧の程度は図３に示すとおりであって、電源パルスが正であるか負であるか、及びプローブ４が電源側（Ｖ側）に接続されるか又はグランド側（Ｇ側）に接続されるかによってさしたる相違は生じていない。
　但し、図３に示すように、今回試験したＬＳＩはノイズ信号の放電時期が、各クロックパルスが発生する時間間隔の先頭の時期と中間の時期である場合（５００ｎ秒だけ遅延しているＴ５によって示す場合）に、前記電圧が最も小さくて済むことが判明している。
　尚、図２の波形及び図３のテスト結果は、何れも印加コントローラー回路７からの信号によってノイズ印加スイッチ３２が無接点スイッチ３である場合を記載した場合のデータであるが、機械的な接点スイッチ３の場合には、スイッチ３のｏｎに伴うインダクダンス（Ｌ）の程度が大きいことを反映して、図２に対応する波形はより先鋭状態となり、かつ図３に対応する動作を生ずるために必要な直流電源１における電圧が、より小さな値で済むことが判明している。
　前記基本構成（１）の装置を使用し、かつ前記基本構成（２）のように、プローブ４及び同期遅延コントローラー回路６によって選択されたテスト回路５を対象として、順次、図３に示すような誤動作を発生させるために必要な直流電源１における電圧を予め設定したうえで、順次各テスト回路５における固有のテストパルスの下に、同期遅延コントローラー回路６によるノイズ印加スイッチ３２をｏｎとする時刻の遅延の程度を適宜選択しながら、かつテスト回路５における操作の有無を検査することが可能となる。
　テストパルスは、各テスト回路５において相違する場合があり、しかもクロックスパルスに限定される訳ではない。
　実施例においては、テストパルスが予め発生時期及び順序が定められている擬似乱数であることを特徴としている。
　このような擬似乱数を使用した場合には、クロックパルスの場合には検出し得なかった誤動作を改めて検出することが可能となり、各テスト回路５における誤動作の発生し易い部位を発見することが可能となる。
　特に、典型的な擬似乱数であるＭ系列（ｍａｘｉｍｕｍ ｌｅｎｇｔｈ ｓｅｑｕｅｎｃｅ）は、図４に示すような、一定の段数を有する線形シフトレジスタ回路で、発生され得る最大周期の数の系列｛ａｉ｝と定義されており（尚、図４において、ｈｉ＝０又は１であり、かつａｉ＝０又は１である。）、主たる特性は以下のとおりである。
（ｉ）．周期は２ｎ－１である（ｎ＝１、２・・・）
（ｉｉ）．シフトレジスタの内容１周期（ａ０、ａ１、・・・ａｎ－１）からなる２ｎ－１組の長さｎのパターン（ａｉ、ａｉ＋ｉ・・・ａｉ＋ｎ－１）（ｉ＝０、１・・・、２ｎ－２）には、すべて零以外の長さｎのパターンの全てが一度ずつ表れる。
（ｉｉｉ）．－周期には、０は２ｎ－１－１個、１は２ｎ－１個存在し、従って、０と１とはほぼ２分の１の割合で含まれる。
（ｉｖ）．Ｍ系列｛ａｉ｝とこれの位相をシフトさせたＭ系列｛ａｉ＋ｐ｝との否定的排他的論理を（ＮＥＯＲ）は再びＭ系列｛ａｉ＋ｌ｝となる。
　このようなＭ系列に基づくパルス信号は、広く採用されており、本実施例においても、容易に利用することができる。
　このように、本発明に係る誤動作遅延装置及び誤動作検出方法は、プリント基板上の各ＬＳＩをテスト回路として、あるいはＬＳＩ内の各動作ブロックをテスト回路として効率的な誤動作の検出に寄与することが可能である。
　１　直流電源
　２　ノイズ放電回路
　３　スイッチ
３１　充電スイッチ
３２　ノイズ印加スイッチ
　４　プローブ
　５　テスト回路（プリント基板）
５１　入力端子
　６　同期遅延コントローラー回路
　７　印加コントローラー回路
　８　選択回路
　９　同軸ケーブル
１０　ＴＬＰインパルス発生回路
１１　テスト基板回路
１２　同期トリガー信号

Claims (7)

  1. 　直流電源と内部にテストパルス発生信号回路を有し、かつ誤動作検出回路をも有している複数個の各テスト回路との間を、直流電源側に位置している充電用抵抗素子（Ｒ１）及び充電スイッチと前記複数個の各テスト回路側に位置している放電用抵抗素子（Ｒ２）を備え、かつ前記充電用抵抗素子（Ｒ１）及び充電スイッチと前記放電用抵抗素子（Ｒ２）との接続ラインにおける双方の中間位置とアースとを接続しているキャパシタンス（Ｃ）を備えているノイズ放電回路を設け、当該ノイズ発生用放電回路とテスト回路との間に、ノイズ印加スイッチ及びプローブを介在させており、前記プローブが、複数個の各テスト回路を選択しかつ接続可能としたうえで、同期遅延コントローラー回路を前記複数個の各テスト回路に対し選択回路を介して接続し、当該同期遅延コントローラー回路が前記各テスト回路から受信したテストパルスの特定時刻に対する遅延時間を設定し、当該遅延時間に基づいて、ノイズ印加スイッチの作動に関与している印加コントローラー回路に対し、前記作動信号を発信する時期を制御することができるテスト回路の誤動作試験装置。
  2. 　印加コントローラー回路からの信号に基づいて作動するノイズ印加用スイッチが無接点スイッチであることを特徴とする請求項１記載のテスト回路の誤動作試験装置。
  3. 　ノイズ印加用スイッチとプローブとが接続されている双方の中間位置とアースとの間に、過大電流通過用抵抗素子（Ｒ３）を接続していることを特徴とする請求項１、２の何れか一項に記載のテスト回路の誤動作試験装置。
  4. 　請求項１、２、３の何れか一項に記載の誤動作検出装置を使用し、かつプローブ及び同期遅延コントローラー回路が同一のテスト回路を選択したうえで、直流電源の電圧値及び同期遅延コントローラー回路が設定する遅延時間を順次変化させたうえで、前記テスト回路における誤動作発生の有無を検出することに基づく誤動作検出方法。
  5. 　テストパルスが、同一間隔毎に発生するクロックスパルスであることを特徴とする請求項４記載の誤動作検出方法。
  6. 　テストパルスが予め発生時期及び順序が定められている擬似乱数であることを特徴とする請求４記載の誤動作検出方法。
  7. 　擬似乱数として、Ｍ系列を選択することを特徴とする請求項６記載の誤動作検出方法。
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