WO2011033571A1 - 受信機 - Google Patents

受信機 Download PDF

Info

Publication number
WO2011033571A1
WO2011033571A1 PCT/JP2009/004708 JP2009004708W WO2011033571A1 WO 2011033571 A1 WO2011033571 A1 WO 2011033571A1 JP 2009004708 W JP2009004708 W JP 2009004708W WO 2011033571 A1 WO2011033571 A1 WO 2011033571A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal
digital
value
threshold
amplitude value
Prior art date
Application number
PCT/JP2009/004708
Other languages
English (en)
French (fr)
Inventor
谷口健太郎
坂耕一郎
Original Assignee
株式会社 東芝
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社 東芝 filed Critical 株式会社 東芝
Priority to PCT/JP2009/004708 priority Critical patent/WO2011033571A1/ja
Priority to JP2011531645A priority patent/JPWO2011033571A1/ja
Publication of WO2011033571A1 publication Critical patent/WO2011033571A1/ja
Priority to US13/417,720 priority patent/US20120170696A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/32—Carrier systems characterised by combinations of two or more of the types covered by groups H04L27/02, H04L27/10, H04L27/18 or H04L27/26
    • H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
    • H04L27/38—Demodulator circuits; Receiver circuits
    • H04L27/3845—Demodulator circuits; Receiver circuits using non - coherent demodulation, i.e. not using a phase synchronous carrier
    • H04L27/3854—Demodulator circuits; Receiver circuits using non - coherent demodulation, i.e. not using a phase synchronous carrier using a non - coherent carrier, including systems with baseband correction for phase or frequency offset
    • H04L27/3863—Compensation for quadrature error in the received signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers
    • H03G3/20—Automatic control
    • H03G3/30—Automatic control in amplifiers having semiconductor devices
    • H03G3/3052—Automatic control in amplifiers having semiconductor devices in bandpass amplifiers (H.F. or I.F.) or in frequency-changers used in a (super)heterodyne receiver
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers
    • H03G3/20—Automatic control
    • H03G3/30—Automatic control in amplifiers having semiconductor devices
    • H03G3/3089—Control of digital or coded signals

Definitions

  • the present invention relates to a receiver.
  • Patent Document 1 As a method of correcting IQ imbalance with a small scale and low cost configuration in a quadrature demodulation type radio receiving apparatus, a method of performing coarse adjustment with an analog amplifier circuit and fine adjustment with a digital amplifier circuit is disclosed (for example, , Patent Document 1).
  • the digital amplification circuit in Patent Document 1 is composed of a multiplier and an adder, and plays a role of supplementarily correcting a portion which can not be corrected by the analog amplification circuit. Therefore, the range that can be corrected is narrow, and can be realized with a small-scale circuit.
  • the present invention has been made to solve this problem, and it is an object of the present invention to provide a receiver with low power consumption and small circuit size.
  • a first mixing means for generating an in-phase signal from a received signal
  • a second mixing means for generating a quadrature signal from the received signal, and converting the in-phase signal into an analog to digital signal
  • First A / D conversion means for obtaining a digital in-phase signal
  • second A / D conversion means for converting the quadrature signal into an analog to digital signal, and obtaining a digital quadrature signal
  • a correction amount is calculated using at least one amplitude value of the signal
  • an addition / subtraction amount is calculated based on the correction amount and a quantization error of at least one of the first A / D conversion means or the second A / D conversion means.
  • a receiver comprising: means; and addition / subtraction means for adding / subtracting the addition / subtraction amount to at least one of the digital in-phase signal or the digital quadrature signal.
  • FIG. 5 is a diagram showing the concept of signal power correction according to the first embodiment.
  • the figure which shows the receiver 5 which concerns on the modification 2 of 3rd Example.
  • FIG. 1 shows a receiver 1 according to a first embodiment of the present invention.
  • the receiver 1 includes an antenna 101, a frequency converter 102, mixers 103 and 104, a local oscillation circuit 105, a 90 degree phase shifter 106, baseband filters (BB filters) 107 and 108, and a VGA (Variable Gain Amplifier).
  • BB filters baseband filters
  • VGA Very Gain Amplifier
  • 109, 110, A / D converters 111, 112, I component power measurement unit 113, Q component power measurement unit 114, gain processing determination units 121, 122, VGA gain calculation unit 115, correction value calculation unit 116, adder 119, 120 are included.
  • the antenna 101 receives a wireless signal transmitted by a communication partner (not shown).
  • the frequency converter 102 downconverts the radio signal to an intermediate frequency to generate an IF signal.
  • the mixer 103 mixes the local signal generated by the local oscillation circuit 105 with the IF signal to generate an I signal (in-phase signal).
  • the mixer 104 mixes the local signal and the IF signal that are 90 degrees phase shifted by the 90 degree phase shifter 106 to generate a Q signal (quadrature signal).
  • the BB filter 107 generates an I-BB signal having a desired frequency band from the I signal.
  • the BB filter 108 generates a Q-BB signal having a desired frequency band from the Q signal.
  • the VGA 109 amplifies the I-BB signal with the gain calculated by the VGA gain calculation unit 115 to generate an amplified I signal.
  • the VGA 110 amplifies the Q-BB signal with the gain calculated by the VGA gain calculation unit 115 to generate an amplified Q signal.
  • the A / D converter 111 converts the amplified I signal, which is an analog signal, into a digital signal to generate a digital I signal.
  • the A / D converter 112 converts the amplified Q signal, which is an analog signal, into a digital signal to generate a digital Q signal.
  • the I component power measurement unit 113 measures the power of the digital I signal, and generates an I component power signal S113 indicating the measured power.
  • the Q component power measurement unit 114 measures the power of the digital Q signal, and generates a Q component power signal S114 indicating the measured power.
  • the gain processing determination unit 121 determines whether gain adjustment in the VGA 109 is completed based on the I component power signal S113. If it is determined that the processing has not been completed, gain processing determination section 121 outputs I component power signal S113 to VGA gain calculation section 115. When it is determined that the process is completed, the gain process determining unit 121 outputs the I component power signal S113 to the correction value calculating unit 116.
  • Gain processing determination unit 122 determines whether gain adjustment in VGA 110 is completed based on Q component power signal S114. If it is determined that the processing is not completed, gain processing determination section 122 outputs Q component power signal S114 to VGA gain calculation section 115. If it is determined that the process is completed, the gain process determining unit 122 outputs the Q component power signal S114 to the correction value calculating unit 116.
  • determination means in gain processing determination sections 121 and 122 for example, the number of gain adjustments determined in advance by a counter is counted, or the difference between I component power signal S113 and Q component power signal S114 and a predetermined target value Determine based on.
  • the VGA gain calculation unit 115 calculates a gain signal for gain adjustment in the VGAs 109 and 110 based on the I component power signal S113 and the Q component power signal S114.
  • the correction value calculation unit 116 calculates correction values of the digital I signal and the digital Q signal based on the I component power signal S113 and the Q component power signal S114. Details of the correction value to be calculated will be described later.
  • the adder 119 adds the correction value calculated by the correction value calculation unit 116 to the digital I signal to generate an addition I signal.
  • the adder 120 adds the correction value calculated by the correction value calculation unit 116 to the digital Q signal to generate an addition Q signal.
  • the addition I signal and the addition Q signal are subjected to signal processing by a digital processing unit (not shown) and converted into data or the like.
  • the control of the power of the I signal and the Q signal is adjusted by the VGAs 109 and 110 in the analog unit and by the adders 119 and 120 in the digital unit.
  • the purpose of adjustment in the analog section is to align the power of the I and Q signals so as to fit the dynamic range of the A / D converter 111, 112, and the purpose of adjustment in the digital section is the imperfection of the analog circuit
  • the imperfection of the analog circuit indicates, for example, a parasitic capacitance of the circuit, a gain setting error in the VGAs 109 and 110, an individual difference of the A / D converters 111 and 112, and the like.
  • signal power adjustment in the digital part is subject to the restriction of the number of bits representing the signal.
  • FIG. 2 is a diagram illustrating an example of power adjustment of a 4-bit digital signal.
  • a two's complement signed 4-bit signal can represent 15 values from -8 to +7.
  • FIG. 2 shows an example in which +1 dB or +3 dB power correction is applied to three 4-bit signals from +1 to +3.
  • the signal power takes discrete values of about ⁇ 18 dB to about ⁇ 8.5 dB.
  • +1 dB or +3 dB correction is performed on these three digital signals, strictly speaking, correction coefficients are multiplied according to the correction amount to each signal, and correction is performed by expanding the number of bits to express the multiplication result.
  • the correction output is limited by the number of bits, accurate multiplication results can not be obtained.
  • the correction result is rounded to a level that can be expressed by 4 bits.
  • the bit value indicating the k-th largest amplitude value is the k-th bit value
  • the correction value +1 dB is within the range of the maximum quantization error of the k-th bit value (0010 in FIG. 2). Because of the inclusion, even if the power correction of +1 dB is performed on the kth bit value, the correction result becomes the same kth bit value (0010) as before correction.
  • the bit value indicating the k-th largest amplitude value is the k-th bit value
  • the correction value +1 dB is within the range of the maximum quantization error of the k-th bit value (0010 in FIG. 2). Because of the inclusion, even if the power correction of +1 dB is performed on the kth bit value, the correction result becomes the same kth bit value (0010) as before correction.
  • the range of the maximum quantization error in the kth bit value is expressed by (amplitude value indicated by the kth bit value ⁇ amplitude value indicated by the kth ⁇ 1 bit value) / 2 to (k + 1th bit value
  • the amplitude value indicated by ⁇ the amplitude value indicated by the k-th bit value) is set to 2. Specifically, it is in the range of -2.5 dB to 1.9 dB with reference to the power value of about -12 dB indicated by the kth bit value (0010).
  • the correction result is the kth +1 obtained by adding +1 to the kth bit value. It becomes a bit value (0011). This is because the correction value +3 dB is not included in the range of the maximum quantization error of the k-th bit value (0010 in FIG. 2).
  • k, s and t are integers of 1 or more and n or less.
  • the correction value calculation unit 116 compares the I component power signal S113 with a target power value to calculate a correction amount.
  • the correction value calculation unit 116 calculates the addition / subtraction residual amount based on the correction amount and the quantization error of the A / D converter 111. In the example of FIG. 2, when the correction amount is +1 dB, the addition and subtraction residual amount is +0, and when the correction amount is +3 dB, the addition and subtraction residual amount is +1.
  • the correction value calculation unit 116 compares the Q component power signal S114 with a target power value to calculate a correction amount.
  • the correction value calculation unit 116 calculates the addition / subtraction residual amount based on the correction amount and the quantization error of the A / D converter 112.
  • the correction amount may be a value obtained by dividing the difference between the two signals by 2 by comparing the I component power signal S113 and the Q component power signal S114.
  • the correction value calculation unit 116 calculates the correction amount, it determines whether the correction amount is included in the range of the maximum quantization error and calculates the addition / subtraction amount. Alternatively, the correction value calculation unit 116 may prepare a table indicating the relationship between the correction amount and the addition / subtraction amount in a memory (not shown) and calculate the addition / subtraction amount from the correction amount by referring to the table. Good.
  • the IQ imbalance correction of the digital I signal or the digital Q signal is performed by calculating the addition / subtraction residual amount based on the correction amount and the quantization error of the A / D converter 112. This can be realized by an adder without using a multiplier. Therefore, since IQ imbalance correction can be performed without using a multiplier having a large power consumption and a large circuit scale, a receiver with a small power consumption and a small circuit scale can be provided.
  • FIG. 3 shows a receiver 2 according to a second embodiment of the present invention.
  • the IQ imbalance correction method in the case where the quantization error of the A / D converters 111 and 112 is defined in the true value scale has been described, but in this embodiment, the IQ in the case where the quantization error is defined in the logarithmic scale The imbalance correction method will be described.
  • the true value scale refers to the case where the maximum quantization error at each bit value is a constant value, and the logarithmic scale reduces the maximum quantization error at each bit value by a power as the bit value increases or Refers to the case of becoming larger.
  • the receiver 2 has a threshold value calculation unit 216 instead of the correction value calculation unit 116 of FIG. 1.
  • the receiver 2 further includes comparators 217 and 218.
  • the threshold calculation unit 216 calculates a first threshold S100 and a second threshold S101 based on the I component power signal S113 and the Q component power signal S114.
  • the threshold calculation unit 216 includes a target signal generation unit 201, difference units 202 and 203, an I signal correction threshold calculation unit 204, and a Q signal correction threshold calculation unit 205.
  • the target signal generation unit 201 generates a target signal S201 set in advance to correct the power of the I signal and the Q signal.
  • the difference unit 202 the difference between the I component power signal S113 and the target signal S201 is calculated as a correction amount, and is output to the I signal correction threshold value calculation unit 204.
  • the I signal correction threshold value calculation unit 204 calculates a threshold value corresponding to the correction amount, and outputs the threshold value to the comparator 217 as the first threshold value S100.
  • the difference between the Q component power signal S114 and the target signal S201 is calculated as the correction amount, and is output to the Q signal correction threshold value calculation unit 205.
  • the Q signal correction threshold value calculation unit 205 calculates a threshold value according to the correction amount, and outputs it to the comparator 218 as the second threshold value S101.
  • the plurality of threshold values are output to the comparators 217 and 218 as “first threshold value S100” and “second threshold value S101”. Details of the first threshold S100 and the second threshold S101 will be described later.
  • the comparator 217 compares the amplitude values of the first threshold value S100 and the digital I signal, and outputs a comparison output S117.
  • the first threshold includes M threshold values T1, T2, ..., TM, any of +0, ⁇ 1, ..., ⁇ M according to the comparison result with the amplitude of the digital I signal and the sign of the correction amount This value is output as the comparison output S117.
  • the comparator 217 may compare the amplitude value indicated by the bit value with the amplitude value of the digital I signal when the first threshold S100 is a bit value, and may directly compare the first threshold S100 with the digital I signal. May be When the amplitude values are compared, when the amplitude value of the digital I signal is larger than the amplitude value indicated by the first threshold value S100 and the digital I signal is a positive number, the comparator 217 measures +1 to + M. One of the values is output as the comparison output S117. Further, when the amplitude value of the digital I signal is larger than the amplitude value indicated by the first threshold value S100 and the digital I signal is a negative number, the comparator 217 sets any value of -1 to -M as the comparison output S117. Output. When the amplitude value of the digital I signal is equal to or less than the amplitude value indicated by the first threshold S100, +0 is output as the comparison output S117.
  • any value of +1 to + M is equal to or smaller than the first threshold. And outputs +0 as the comparison output S117. If the digital I signal is a negative number, the comparator 217 determines any value of -1 to -M when the digital I signal is smaller than the first threshold, and +0 if the digital I signal is greater than the first threshold. It outputs as comparison output S117.
  • the comparison output S117 is input to the adder 119 as an addition / subtraction amount.
  • the adder 119 adds the addition value S117 and the digital I signal to correct the amplitude of the digital I signal.
  • the adder 119 generates an addition I signal.
  • the addition value S117 is a negative value (-M)
  • the adder 117 adds the digital I signal and -M, that is, subtracts M from the digital I signal.
  • the addition process is similarly performed on the digital Q signal. That is, the comparator 218 compares the second threshold with the amplitude of the digital Q signal, and outputs the comparison output S118 as an added value.
  • the adder 120 adds the addition value S 118 and the Q signal to correct the amplitude of the Q signal. Adder 120 generates a summing Q signal.
  • the processing performed by comparator 218 and adder 120 is similar to that of comparator 217 and adder 119 except that the digital I signal is replaced with digital Q signal and the first threshold is replaced with the second threshold. , Detailed description is omitted.
  • FIG. 5 is a diagram illustrating an example of power adjustment of a 4-bit digital signal.
  • FIG. 5 is a diagram showing an example in the case of performing +1 dB power correction on seven 4-bit signals from +1 to +7.
  • the signal power takes discrete values of about -18.1 dB to about -1.2 dB.
  • the power correction process of +1 dB is performed by performing correction with +0 for signals under 0011 and correction with +1 for signals larger than 0011.
  • the threshold in the case of FIG. 5, 0011) at which the addition value for correction changes is uniquely determined by the number of bits and the amount of correction.
  • the method of calculating the first threshold value S100 will be described more specifically.
  • the amplitude difference ⁇ (k) [dB] between the k-th bit value from the maximum amplitude and the k-1st bit value from the (k ⁇ 1) th bit is expressed by the following equation.
  • the first threshold value S100-1 with respect to the positive correction amount G [dB] is determined by the relationship between the amplitude difference ⁇ (k) and the correction amount G represented by equation (1). If the amplitude difference ⁇ (k) is larger than twice the correction amount G, it is not necessary to adjust the amplitude value, and conversely, if it is less than twice, it is necessary to correct the amplitude value by addition of +1. When the correction amount G is negative, the same argument is established by redefining the equation (1) as an amplitude difference between the kth kth bit value and the k + 1th k + 1th bit value. .
  • the first threshold value S100-1 at which the addition amount changes from +0 to +1 is defined by the equations (3) and (4).
  • An amplitude correction of +1 or more is performed on a digital I signal having an amplitude larger than the first threshold value S100-1.
  • the output of the adder 119 does not change. That is, +0 amplitude correction is performed.
  • the range of the maximum quantization error in the kth bit value is expressed by (amplitude value indicated by the kth bit value ⁇ amplitude value indicated by the kth ⁇ 1 bit value) / 2 to (amplitude indicated by the kth + 1 bit value) It is assumed that the value ⁇ the amplitude value indicated by the k-th bit value) / 2. Therefore, the first threshold value S100-1 is determined depending on whether the amplitude difference ⁇ (k) is equal to or more than twice the correction amount G. That is, the correction amount G is included in the range of the maximum quantization error in the kth bit value indicating the kth largest amplitude value, and not included in the range of the maximum quantization error in the k-1th largest bit value. In this case, the k-th largest k-th bit value is set as a first threshold value S100-1.
  • the first threshold value S100-2 at which the addition amount changes from +1 to +2 is defined by the equations (5) and (6).
  • the first threshold S100-2 satisfies (first threshold S100-2)> (first threshold S100-1).
  • the adder 119 performs +2 amplitude correction on the digital I signal having an amplitude larger than the first threshold value S100-2.
  • the adder 119 performs +1 amplitude correction on a digital I signal having an amplitude that is equal to or less than the first threshold S100-2 and greater than the first threshold S100-1.
  • the adder 119 performs +0 amplitude correction on an input signal having an amplitude equal to or less than the first threshold value S100-1.
  • the threshold at which the addition amount changes from + (M-1) to + M is defined by the equations (7) and (8).
  • M is an integer value of 3 or more.
  • the adder 119 performs + M amplitude correction on the digital I signal having an amplitude larger than the first threshold S100-M.
  • the adder 119 performs + (M-1) amplitude correction on the digital I signal having an amplitude smaller than the first threshold S100-M and larger than the first threshold S100- (M-1). That is, assuming that the amplitude difference between the k-th largest amplitude value and the k-th largest amplitude value is ⁇ A, the difference ⁇ G between the amplitude difference ⁇ A and the correction amount G is within the range of the largest quantization error of the k-th bit value. If it is included in the above, the amount of addition / subtraction to be added to the kth M-bit value is "M".
  • the amplitude difference between the k-1st largest amplitude value and the kth-M-1th largest amplitude value is .DELTA.A1
  • the difference between the amplitude difference .DELTA.A1 and the correction amount G is .DELTA.G1.
  • an amplitude difference between the k-th largest amplitude value and the k-M-th largest amplitude value is ⁇ A2
  • a difference between the amplitude difference ⁇ A2 and the correction amount G is ⁇ G2.
  • the threshold calculation unit 216 calculates A kth bit value indicating the largest amplitude value is set as a first threshold.
  • the amplitude difference between the t-1st largest amplitude value and the tm-2th largest amplitude value is .DELTA.A3
  • the difference between the amplitude difference .DELTA.A3 and the correction amount G is .DELTA.G3.
  • an amplitude difference between the t-th largest amplitude value and the t-M-1th largest amplitude value is ⁇ A4
  • a difference between the amplitude difference ⁇ A4 and the correction amount G is ⁇ G4.
  • the threshold calculation unit 216 A t-th bit value indicating the t-th largest amplitude value is set as another first threshold.
  • the threshold calculation unit 216 calculates a plurality of first thresholds.
  • k, t and M are integers of 1 or more and n or less.
  • the first threshold S100-1 to the first threshold S100-M are collectively referred to as a plurality of first thresholds.
  • the second threshold value S101 can be calculated in the same manner as the first threshold value S100, so the description will be omitted.
  • the comparators 217 and 118 and the threshold value calculation unit 216 are collectively referred to as a calculation unit.
  • the threshold calculation unit 216 calculates the first threshold, the second threshold, and the addition / subtraction amount using any one of Expressions (1) to (8) each time the correction amount is calculated. Alternatively, the threshold calculation unit 216 prepares a table indicating the relationship between the correction amount and the first threshold, the second threshold, and the addition / subtraction amount in a memory (not shown), and refers to the table to obtain the correction amount. The first threshold, the second threshold, and the addition / subtraction amount may be calculated.
  • the receiver 2 even if the quantization error of the A / D converters 111 and 112 is defined on a logarithmic scale, only by adding the comparators 217 and 118, As in the first embodiment, the IQ imbalance correction can be performed by the adder without using the multiplier.
  • the power correction of the I signal and the Q signal in the digital unit corrects the power that could not be adjusted in the analog unit, and therefore the correction amount may be small.
  • the amount of correction is within 1.92 dB, only one first threshold and one second threshold may be provided, and power correction may be performed by +0 or ⁇ 1 addition processing. Can.
  • Modification 1 A first modification of this embodiment will be described with reference to FIG.
  • the target signal generator 201 generates a target signal
  • the threshold calculator 216 calculates a correction value from the target signal and the I component power signal or the Q component power signal.
  • the threshold calculation unit 316 of the present modification calculates a correction value from the I component power signal or the Q component power signal.
  • the receiver 3 according to the present embodiment is the same as the second embodiment shown in FIG. 3 except for the threshold value calculation unit, and the receiver 3 will be described using FIG.
  • the threshold value calculation unit 316 does not have the target signal generation unit 201, it has an adder / subtractor 301 and an IQ signal correction threshold value calculation unit 302.
  • the adder-subtractor 301 calculates the difference between the I component power signal and the Q component power signal.
  • the target signal generation unit 201 can be omitted, and a receiver with a small circuit size and low power consumption can be provided. it can.
  • the case of calculating the correction value of the receiver 2 has been described, but the receiver 1 can also calculate the correction value in the same manner.
  • the correction amount is calculated from the difference between the target value and the I component power signal or the Q component power signal, so that the I component power signal and the Q component power signal become equal. It may be calculated.
  • the receiver 4 shown in FIG. 7 does not have the comparator 218 and the adder 120, and has the same configuration as the receiver 2 shown in FIG. 3 except that the threshold value calculation unit 416 is different.
  • the threshold calculation unit 416 does not have a target generation unit and only the calculation method of the correction amount G ′ [dB] is different.
  • the other configuration and operation are the same as the threshold calculation unit 216 of the receiver 2.
  • the correction amount G ′ is calculated using the I component power signal S113 and the Q component power signal S114. Specifically, the difference G 'between the I component power signal S113 and the Q component power signal S114 is used as the correction amount.
  • the correction amount G ′ is calculated so that the I component power signal and the Q component power signal become equal, and the digital I signal is corrected to further reduce the number of circuit elements, thereby reducing the power consumption and the circuit size. Can be realized.
  • the digital Q signal may be corrected. Further, the correction amount of the receiver 1 shown in FIG. 1 may be similarly calculated.
  • Modification 2 A second modification of the third embodiment is shown in FIG.
  • the receiver 5 shown in FIG. 8 has a selector 505 in addition to the configuration of the receiver 4 of FIG.
  • IQ imbalance correction is performed only on the digital I signal, but in this modification, either the digital I signal or the digital Q signal is selected by the selector 505, and the selected signal is selected. Perform IQ imbalance correction.
  • the threshold calculation unit 516 calculates a threshold from the correction amount G ′ and determines which one of the digital I signal and the digital Q signal is to be selected. As a specific selection method, for example, there is a method of selecting one having a larger amplitude value. Further, as in the receiver 3 of FIG. 3, when the threshold calculation unit 516 has a target generation unit, the target signal generated by the target generation unit among the I component power signal S113 and the Q component power signal S114 The digital I signal or digital Q signal corresponding to the larger one is selected.
  • the correction amount G ′ in this case is the larger one of the differences between the I component power signal S113 and the Q component power signal S114 and the target signal generated by the target generation unit.
  • the threshold calculation unit 516 notifies the selector 505 of the selected signal.
  • the selector 505 outputs the signal selected by the threshold calculation unit 516 to the comparator 217 and the adder 119 according to the notification from the threshold calculation unit 516.
  • the comparator 217 compares the threshold value calculated by the threshold value calculation unit 516 based on the correction value G ′ with the signal selected by the selector 505, and outputs the comparison result to the adder 119.
  • the adder 119 adds the addition value to the signal selected by the selector 505 based on the comparison result. As a result, IQ imbalance correction is performed on the signal selected by the selector 505.
  • FIG. 9 shows a receiver 6 according to a third embodiment of the present invention.
  • a receiver that receives a preamble as a packet signal is assumed as a received signal.
  • the first threshold and the second threshold are calculated.
  • the receiver 6 has the same configuration as the receiver 3 shown in FIG. 3 except that the receiver 6 has gain processing determination units 606 and 607 instead of the gain processing determination units 121 and 122 and further includes an enable control unit 601 and registers 602 and 603.
  • the gain processing determination unit 606, 607 determines that the gain adjustment in the VGAs 109, 110 is completed, the I component power signal S113 and the Q component power signal S114 are output to the threshold value calculation unit 216, and a completion notification is provided by the enable control unit 601. Notify
  • the enable control unit 601 turns off the enable to the I component power measurement unit 113 and the Q component power measurement unit 114.
  • the enable control unit 601 turns on the enable again in preparation for the arrival of the next packet signal.
  • the threshold calculation unit 216 outputs a first threshold S100 and a second threshold S101 according to the I component power signal S113 and the Q component power signal S114.
  • the output threshold is stored in the registers 602 and 603.
  • the threshold calculation unit 216 performs threshold calculation processing only when the VGA gain adjustment is completed and the I component power signal S113 and the Q component power signal S114 are output from the gain processing determination units 606 and 607. That is, the threshold calculation unit 216 operates only when the preamble is received in each packet signal, and the threshold stored in the registers 602 and 603 is updated.
  • the amplitude values of the digital I signal and the digital Q signal are compared in the comparators 217 and 118 with the first threshold S 100 and the second threshold S 101 stored in the registers 602 and 603. Be done.
  • the comparison result is output as an addition value to the adders 119 and 120, and addition processing with the digital I signal and the digital Q signal is performed, whereby IQ imbalance correction is performed.
  • the same effect as that of the second embodiment can be obtained, and when the payload of the packet signal is received, the power measurement unit, the gain processing determination unit, the threshold calculation unit, etc. Operation can be stopped and power consumption can be further reduced.
  • the present invention is not limited to the above embodiment as it is, and at the implementation stage, the constituent elements can be modified and embodied without departing from the scope of the invention.
  • various inventions can be formed by appropriate combinations of a plurality of constituent elements disclosed in the above embodiment. For example, some components may be deleted from all the components shown in the embodiment. Furthermore, components in different embodiments may be combined as appropriate.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Analogue/Digital Conversion (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)

Abstract

　受信機は、受信信号から同相信号を生成する第1混合手段と、前記受信信号から直交信号を生成する第2混合手段と、前記同相信号をアナログからデジタルの信号に変換し、デジタル同相信号を得る第1A/D変換手段と、前記直交信号をアナログからデジタルの信号に変換し、デジタル直交信号を得る第2A/D変換手段と、前記デジタル同相信号又はデジタル直交信号の少なくとも一方の振幅値を用いて補正量を算出し、前記補正量及び前記第1A/D変換手段又は前記第2A/D変換手段の少なくとも一方の量子化誤差に基づき加減算量を算出する算出手段と、前記デジタル同相信号又は前記デジタル直交信号の少なくとも一方に前記加減算量を加算又は減算する加減算手段と、を備えることを特徴とする。

Description

受信機
　本発明は、受信機に関する。
直交復調型の無線受信装置において、ＩＱインバランスを小規模かつ低価格な構成で補正する方法として、アナログ増幅回路で粗調整を、デジタル増幅回路で微調整を行う手法が開示されている（例えば、特許文献1参照）。特許文献1におけるデジタル増幅回路は、乗算器と加算器から構成されており、アナログ増幅回路で補正しきれない部分を補助的に補正する役割を果たす。そのため、補正できる範囲は狭くてすみ、小規模な回路で実現できる。
特開2001－211218号公報
しかしながら、上記した特許文献1のIQインバランス補正方式は、乗算器を用いる処理であるため、依然として回路規模が大きいという課題がある。特に、パラレル化によって高速信号処理を行う無線受信装置に対しては、乗算器を複数並べる必要があるため、回路規模および消費電力の増加が問題となる。
　本発明は、この問題を解決するためになされたものであり、低消費電力で回路規模が小さい受信機を提供することを目的とする。
　本発明の一観点によると、受信信号から同相信号を生成する第1混合手段と、前記受信信号から直交信号を生成する第2混合手段と、前記同相信号をアナログからデジタルの信号に変換し、デジタル同相信号を得る第1A/D変換手段と、前記直交信号をアナログからデジタルの信号に変換し、デジタル直交信号を得る第2A/D変換手段と、前記デジタル同相信号又はデジタル直交信号の少なくとも一方の振幅値を用いて補正量を算出し、前記補正量及び前記第1A/D変換手段又は前記第2A/D変換手段の少なくとも一方の量子化誤差に基づき加減算量を算出する算出手段と、前記デジタル同相信号又は前記デジタル直交信号の少なくとも一方に前記加減算量を加算又は減算する加減算手段と、を備えることを特徴とする受信機を提供する。
　本発明によれば、低消費電力で回路規模が小さい受信機を提供することができる。
第1実施例に係る受信機1を示す図。 第1実施例に係る信号電力補正の概念を示す図。 第2実施例に係る受信機2を示す図。 第2実施例に係る閾値算出部216を示す図。 第2実施例に係る信号電力補正の概念を示す図。 第2実施例の変形例1に係る閾値算出部316を示す図。 第3実施例に係る受信機4を示す図。 第3実施例の変形例2に係る受信機5を示す図。 第4実施例に係る受信機6を示す図。
　以下、図面を参照し本発明の実施の形態を説明する。なお、以下の実施例中では、同一の番号を付した部分については同様の動作を行うものとし、重ねての説明を省略する。
(第1実施例)
　図1に本発明の第1実施例に係る受信機1を示す。受信機1は、アンテナ101と、周波数変換器102と、混合器103,104と、局部発振回路105と、90度移相器106と、ベースバンドフィルタ(BBフィルタ)107,108と、VGA(Variable Gain Amplifier)109,110と、A/D変換器111,112と、I成分電力測定部113と、Q成分電力測定部114と、利得処理判定部121,122と、VGA利得算出部115と、補正値算出部116と、加算器119,120を有する。
　アンテナ101は、図示しない通信相手が送信する無線信号を受信する。周波数変換器102は、無線信号を中間周波数にダウンコンバートし、IF信号を生成する。混合器103は、局部発振回路105が生成するローカル信号とIF信号とを混合しI信号(同相信号)を生成する。混合器104は、90度移相器106が90度移相したローカル信号とIF信号とを混合しQ信号(直交信号)を生成する。
　BBフィルタ107は、I信号から所望の周波数帯域を有するI-BB信号を生成する。BBフィルタ108は、Q信号から所望の周波数帯域を有するQ-BB信号を生成する。VGA109は、VGA利得算出部115によって算出された利得でI-BB信号を増幅し、増幅I信号を生成する。VGA110は、VGA利得算出部115によって算出された利得でQ-BB信号を増幅し、増幅Q信号を生成する。A/D変換器111は、アナログ信号である増幅I信号をデジタル信号に変換し、デジタルI信号を生成する。A/D変換器112は、アナログ信号である増幅Q信号をデジタル信号に変換し、デジタルQ信号を生成する。
　I成分電力測定部113は、デジタルI信号の電力を測定し、測定した電力を示すI成分電力信号S113を生成する。Q成分電力測定部114は、デジタルQ信号の電力を測定し、測定した電力を示すQ成分電力信号S114を生成する。
利得処理判定部121は、I成分電力信号S113に基づきVGA109での利得調整が完了したかどうかの判定を行う。完了していないと判定した場合、利得処理判定部121は、I成分電力信号S113をVGA利得算出部115へ出力する。完了していると判定した場合、利得処理判定部121は、I成分電力信号S113を補正値算出部116へ出力する。
利得処理判定部122は、Q成分電力信号S114に基づきVGA110での利得調整が完了したかどうかの判定を行う。完了していないと判定した場合、利得処理判定部122は、Q成分電力信号S114をVGA利得算出部115へ出力する。完了していると判定した場合、利得処理判定部122は、Q成分電力信号S114を補正値算出部116へ出力する。
　利得処理判定部121,122での判定手段としては、例えば、カウンタによってあらかじめ決められた利得調整回数をカウントするか、あるいは、I成分電力信号S113およびQ成分電力信号S114と所定の目標値との差分に基づいて判定する。
　VGA利得算出部115は、I成分電力信号S113及びQ成分電力信号S114に基づいて、VGA109,110での利得調整のための利得信号を算出する。
　補正値算出部116は、I成分電力信号S113及びQ成分電力信号S114に基づいて、デジタルI信号及びデジタルQ信号の補正値を算出する。算出する補正値の詳細は後述する。
　加算器119は、補正値算出部116が算出した補正値をデジタルI信号に加算し、加算I信号を生成する。加算器120は、補正値算出部116が算出した補正値をデジタルQ信号に加算し、加算Q信号を生成する。加算I信号及び加算Q信号は、図示しないデジタル処理部で信号処理が施されデータ等に変換される。
I信号およびQ信号の電力の制御を、アナログ部ではVGA109,110によって調整し、デジタル部では加算器119,120によって調整する。アナログ部での調整の目的は、I信号及びQ信号の電力がA/D変換器111,112のダイナミックレンジに合うように揃えることであり、デジタル部での調整の目的は、アナログ回路の不完全性に起因するI信号及びQ信号の電力のばらつきをなくすことである。電力のばらつきをなくすだけでなく、I信号及びQ信号の平均電力が所定の電力値に一致するよう補正することが望ましい。ここでのアナログ回路の不完全性とは、例えば、回路の寄生容量、VGA109,110での利得設定誤差，A/D変換器111,112の個体差等を指す。
　次に、補正値算出部116で算出する補正値の詳細について説明する。アナログ部での信号電力調整とは異なり、デジタル部での信号電力調整は、信号を表現するビット数の制約を受ける。
　図2は、4ビットのデジタル信号の電力調整の例を示す図である。2の補数による符号付4ビット信号は、-8から+7までの15通りの値を表現することが可能である。図2では、+1から+3までの3通りの4ビット信号に対して、+1dB又は+3dBの電力補正を施す場合の例を示す。図2に示すように、0001から0011までの3通りのデジタル信号を最大振幅の8で正規化したとき、その信号電力は約-18dBから約-8.5dBまでの離散値をとる。これら3通りのデジタル信号に+1dB又は+3dBの補正を施す場合、厳密には補正量に応じた補正係数を各信号へ乗算し、乗算結果を表現するためにビット数を拡張することで補正を行う必要があるが、補正出力にビット数の制約がある場合は正確な乗算結果を得ることはできない。
図2に示すように、4ビットの入出力で+1dBの信号電力補正を行う場合、補正結果は4ビットで表現し得るレベルに丸め込まれることになる。第k番目に大きい振幅値を示すビット値を第kビット値とすると、具体的には、補正値である+1dBが第kビット値(図2では0010)の最大量子化誤差の範囲内に含まれるため、第kビット値に+1dBの電力補正を行っても、補正結果は、補正前と同じ第kビット値(0010)となる。なお、図2では、第kビット値における最大量子化誤差の範囲を、(第kビット値が示す振幅値-第k-1ビット値が示す振幅値)/2から(第k+1ビット値が示す振幅値-第kビット値が示す振幅値)/2までとする。具体的には、第kビット値(0010)が示す電力値約-12dBを基準として、-2.5dBから1.9dBの範囲となる。
図2に示すように、4ビットの入出力で、第kビット(0010)に対して+3dBの信号電力補正を行う場合、補正結果は、第kビット値に+1加算した第k+1ビット値(0011)となる。なぜなら、補正値である+3dBが第kビット値(図2では0010)の最大量子化誤差の範囲内に含まれないためである。
このように、補正量が第kビット値における最大量子化誤差の範囲内に含まれる場合は、補正しない、又は+0の加算を行い、最大量子化誤差の範囲内に含まれない場合は、+1ビット以上又は-1ビット以下の加算を行う。
　第kビット値に補正量G[dB]の補正を行った結果の電力値が、第k+sビット値の最大量子化誤差の範囲内に含まれる場合には+sの加算を行い、第k-tビット値の最大量子化誤差の範囲内に含まれる場合には-tの加算(tの減算)を行う。k,s,tは、1以上n以下の整数である。なお、nは、最大振幅を正規化した数であり、図2の例では、n=8である。
　補正値算出部116は、I成分電力信号S113と目標とする電力値とを比較し補正量を算出する。補正値算出部116は、補正量とA/D変換器111の量子化誤差とに基づいて加減残量を算出する。図2の例では、補正量が+1dBの場合加減残量は+0となり、補正量が+3dBの場合加減残量は+1となる。　同様に補正値算出部116は、Q成分電力信号S114と目標とする電力値とを比較し補正量を算出する。補正値算出部116は、補正量とA/D変換器112の量子化誤差とに基づいて加減残量を算出する。なお、補正量は、I成分電力信号S113とQ成分電力信号S114とを比較し、2つの信号の差分を2で割った値としてもよい。
　補正値算出部116は、補正量を算出するたびに、該補正量が最大量子化誤差の範囲に含まれるか否かを判定し、加減算量を算出する。あるいは、補正値算出部116は、図示しないメモリに補正量と加減算量との関係を示すテーブルを用意しておき、該テーブルを参照することで、補正量から加減算量を算出するようにしてもよい。
　以上のように、第1実施例では、補正量とA/D変換器112の量子化誤差とに基づいて加減残量を算出することで、デジタルI 信号又はデジタルQ信号のIQインバランス補正を、乗算器を用いず、加算器で実現できる。従って、消費電力が大きく、回路規模が大きい乗算器を用いずにIQインバランス補正を行うことができるので、低消費電力で回路規模が小さい受信機を提供できる。
(第2実施例)
　図3に本発明の第2実施例に係る受信機2を示す。第1実施例ではA/D変換器111,112の量子化誤差を真値スケールで定義した場合のIQインバランス補正方式について説明したが、本実施例では量子化誤差を対数スケールで定義する場合のIQインバランス補正方式について説明する。
　なお、真値スケールとは、各ビット値における最大量子化誤差が一定値である場合を指し、対数スケールとは、各ビット値における最大量子化誤差が、ビット値が大きくなるにつれてべき乗で小さく又は大きくなる場合を指す。
　受信機2は、図1の補正値算出部116の代わりに閾値算出部216を有している。さらに受信機2は、比較器217,218を有している。
　閾値算出部216は、I成分電力信号S113及びQ成分電力信号S114に基づいて、第1の閾値S100及び第2の閾値S101を算出する。
　図4を用いて閾値算出部216の詳細を説明する。閾値算出部216は、目標信号生成部201と、差分器202,203と、I信号補正閾値算出部204と、Q信号補正閾値算出部205を具備する。
目標信号生成部201では、I信号とQ信号の電力を補正するためにあらかじめ設定された目標信号S201が生成される。差分器202では、I成分電力信号S113と目標信号S201との差分が補正量として算出され、I信号補正閾値算出部204へ出力される。I信号補正閾値算出部204では、補正量に応じた閾値が算出され、第1の閾値S100として比較器217へと出力される。
同様に差分器203では、Q成分電力信号S114と目標信号S201との差分が補正量として算出され、Q信号補正閾値算出部205へ出力される。Q信号補正閾値算出部205では、補正量に応じた閾値が算出され、第2の閾値S101として比較器218へと出力される。
補正量が大きい場合は、複数の閾値が「第1の閾値S100」及び「第2の閾値S101」として比較器217,218へと出力される。第1の閾値S100及び第2の閾値S101の詳細については後述する。
　図3に戻る。比較器217では、第1の閾値S100と、デジタルI信号との振幅値の比較処理が行われ、比較出力S117が出力される。第1の閾値がM個の閾値T1，T2，…，TMで構成される場合、デジタルI信号の振幅との比較結果及び補正量の符号に応じて＋0、±1、…、±Mのいずれかの値が比較出力S117として出力される。
　比較器217は、第1の閾値S100がビット値である場合、ビット値が示す振幅値とデジタルI信号の振幅値と比較してもよく、第1の閾値S100とデジタルI信号を直接比較してもよい。振幅値の比較を行う場合は、第1の閾値S100が示す振幅値よりデジタルI信号の振幅値が大きく、かつデジタルI信号が正数であるときに比較器217は、+1～+Mのいずれかの値を比較出力S117として出力する。また第1の閾値S100が示す振幅値よりデジタルI信号の振幅値が大きく、かつデジタルI信号が負数であるときに比較器217は、-1～-Mのいずれかの値を比較出力S117として出力する。デジタルI信号の振幅値が第1の閾値S100が示す振幅値以下の場合は、+0を比較出力S117として出力する。
　一方、ビット値の比較を行う場合を考える。このとき、デジタルI信号が正数であれば、比較器217は、デジタルI信号が第1の閾値より大きいときに、+1～+Mのいずれかの値を、第1の閾値以下の場合に+0を比較出力S117として出力する。デジタルI信号が負数であれば、比較器217は、デジタルI信号が第1の閾値より小さいときに、-1～-Mのいずれかの値を、第1の閾値以上の場合に+0を比較出力S117として出力する。
　この比較出力S117は加減算量として加算器119へ入力される。加算器119では、加算値S117とデジタルI信号との加算処理が行われ、デジタルI信号の振幅が補正される。加算器119は加算I信号を生成する。加算値S117 が負の値(-M)の場合、加算器117は、デジタルI信号と-Mを加算、即ちデジタルI信号からMを減算する。
デジタルQ信号に関しても同様に加算処理が行われる。即ち、比較器218では、第2の閾値とデジタルQ信号の振幅との比較処理が行われ、比較出力S118が加算値として出力される。加算器120では加算値S118とQ信号との加算処理が行われ、Q信号の振幅が補正される。加算器120は加算Q信号を生成する。比較器218及び加算器120で行われる処理は、デジタルI信号がデジタルQ信号に、第1の閾値が第2の閾値に代わるだけで比較器217及び加算器119と同様の処理が行われるため、詳細な説明は省略する。
　図5を用いて第1の閾値S100及び第2閾値S101の詳細を説明する。図5は、4ビットのデジタル信号の電力調整の例を示す図である。図5は+1から+7までの7通りの4ビット信号に対して、+1dBの電力補正を施す場合の例を示す図である。図5に示すように、0001から0111までの7通りのデジタル信号を最大振幅の8で正規化したとき、その信号電力は約-18.1dBから約-1.2dBまでの離散値をとる。図5の例では、0011以下の信号は+0による補正、0011より大きい信号は+1による補正を施すことによって+1dBの電力補正処理が行われる。補正のための加算値が変化する閾値(図5の場合は0011)は、ビット数および補正量によって一意に決まる。
　より具体的に第1の閾値S100の算出の仕方を説明する。2の補数による符号付Nビットのデジタル信号の振幅は、2N-1-k(k=0,・・・,2N-1)の2N-1+1通りの値をもつ。最大振幅からk番目の第kビット値とk-1番目の第k-1ビット値の振幅差Δ(k)[dB]は次式で表される。
Figure JPOXMLDOC01-appb-M000001
Figure JPOXMLDOC01-appb-M000002
正の補正量G[dB]に対する第1の閾値S100-1は、式(1)で表される振幅差Δ(k)と補正量Gとの関係によって決まる。振幅差Δ(k)が補正量Gの2倍以上大きければ、振幅値を調整する必要はなく、逆に2倍未満であれば、+1の加算によって振幅値を補正する必要がある。なお、補正量Gが負の場合は、式(1)をk番目の第kビット値とk+1番目の第k+1ビット値の振幅差として定義しなおすことで同様の議論が成立する。
加算量が+0から+1へ変化する第1の閾値S100-1は、式(3),(4)よって定義される。
Figure JPOXMLDOC01-appb-M000003
Figure JPOXMLDOC01-appb-M000004
第1の閾値S100-1より大きい振幅をもつデジタルI信号に対しては+1以上の振幅補正が行われる。第1の閾値S100-1以下の振幅のデジタルI信号の場合は、加算器119の出力は変化しない。即ち、+0の振幅補正が行われる。
ここでは、第kビット値における最大量子化誤差の範囲を、(第kビット値が示す振幅値-第k-1ビット値が示す振幅値)/2から(第k+1ビット値が示す振幅値-第kビット値が示す振幅値)/2までとしている。そのため第1の閾値S100-1は、振幅差Δ(k)が補正量Gの2倍以上か否かで決まる。つまり、補正量Gが第k番目に大きい振幅値を示す第kビット値における最大量子化誤差の範囲に含まれ、第k-1番目に大きいビット値における最大量子化誤差の範囲に含まれない場合に、第k番目に大きい第kビット値を第1の閾値S100-1とする。
　補正量Gが大きい場合は、+1の処理では十分ではなく、更に上の振幅レベルへ補正される。加算量が+1から+2へ変化する第1の閾値S100-2は、式(5),(6)によって定義される。
Figure JPOXMLDOC01-appb-M000005
Figure JPOXMLDOC01-appb-M000006
　第1の閾値S100-2は、(第1の閾値S100-2)>(第1の閾値S100-1)を満たす。加算器119は、第1の閾値S100-2より大きい振幅をもつデジタルI信号に対しては+2の振幅補正が行う。加算器119は、第1の閾値S100-2以下で第1の閾値S100-1より大きい振幅をもつデジタルI信号に対して+1の振幅補正を行う。加算器119は、第1の閾値S100-１以下の振幅の入力信号に対して+0の振幅補正を行う。同様に、加算量が+(M-1)から+Mへ変化する閾値は式(7),(8)で定義される。
Figure JPOXMLDOC01-appb-M000007
Figure JPOXMLDOC01-appb-M000008
但し、Mは3以上の整数値である。加算器119は、第1の閾値S100-Mより大きい振幅をもつデジタルI信号に対して+Mの振幅補正を行う。加算器119は、第1の閾値S100-M以下で第1の閾値S100-(M-1)より大きい振幅をもつデジタルI信号に対して+(M-1)の振幅補正を行う。即ち、第k番目に大きい振幅値と第k-M番目に大きい振幅値の振幅差をΔAとすると、振幅差ΔAと補正量Gとの差分ΔGが第k番ビット値の最大量子化誤差の範囲内に含まれる場合、第k-Mビット値に加算する加減算量を「M」とする。
また、第k-1番目に大きい振幅値と第k-M-1番目に大きい振幅値の振幅差をΔA1とするとし、振幅差ΔA1と補正量Gとの差分をΔG1とする。また、第k番目に大きい振幅値と第k-M番目に大きい振幅値との振幅差をΔA2とし、振幅差ΔA2と補正量Gとの差分をΔG2とする。ΔG1が、第k-M-1番ビット値の最大量子化誤差の範囲内に含まれ、ΔG2が、第k-Mビット値の最大量子化誤差の範囲に含まれない場合、閾値算出部216は、第k番目に大きい振幅値を示す第kビット値を第1の閾値とする。
さらに、第t-1番目に大きい振幅値と第t-M-2番目に大きい振幅値の振幅差をΔA3とするとし、振幅差ΔA3と補正量Gとの差分をΔG3とする。また、第t番目に大きい振幅値と第t-M-1番目に大きい振幅値との振幅差をΔA4とし、振幅差ΔA4と補正量Gとの差分をΔG4とする。ΔG3が、第t-M-2番ビット値の最大量子化誤差の範囲内に含まれ、ΔG4が、第t-M-1ビット値の最大量子化誤差の範囲に含まれない場合、閾値算出部216は、第t番目に大きい振幅値を示す第tビット値を他の第1の閾値とする。このようにして、閾値算出部216は、複数の第1の閾値を算出する。k,t,Mは、1以上n以下の整数である。なお、nは、最大振幅を正規化した数であり、図2の例では、n=8である。
第1の閾値S100-1～第1の閾値S100-Mをまとめて、複数の第1の閾値と称する。なお、第2の閾値S101も第1の閾値S100と同様に算出できるので説明を省略する。比較器217,118、閾値算出部216をまとめて算出部と称する。
閾値算出部216は、補正量を算出するたびに、式(1)～式(8)のいずれかを用いて第1の閾値、第2の閾値及び加減算量を算出する。あるいは、閾値算出部216は、図示しないメモリに補正量と第1の閾値、第2の閾値及び加減算量との関係を示すテーブルを用意しておき、該テーブルを参照することで、補正量から第1の閾値、第2の閾値及び加減算量を算出するようにしてもよい。
以上のように、第2実施例に係る受信機2によると、A/D変換器111,112の量子化誤差が対数スケールで定義される場合であっても、比較器217,118を追加するだけで、第1実施例と同様乗算器を用いず、加算器でIQインバランス補正を行うことができる。
一般に、デジタル部でのI信号とQ信号の電力補正は、アナログ部で調整しきれなかった電力を補正するため、補正量も小さくて済む。4ビット信号の電力を補正する場合、補正量が1.92dB以内であれば第1の閾値及び第2の閾値はそれぞれ一つで済み、+0あるいは±1の加算処理によって電力補正を実施することができる。
従って、加算器の数も削減できるため、低消費電力で回路規模が小さい受信機を提供することができる。
(変形例1)
　図6を用いて本実施例の変形例1を説明する。第2実施例では、目標信号生成部201が目標信号を生成し、閾値算出部216は、目標信号とI成分電力信号又はQ成分電力信号から補正値を算出していた。本変形例の閾値算出部316は、I成分電力信号又はQ成分電力信号から補正値を算出する。なお、本実施例に係る受信機3は、図3に示す第2実施例と閾値算出部が異なるだけで、構成要素は同じであるため、図3を用いて受信機3について説明する。
　図6に示すように、閾値算出部316は、目標信号生成部201を有していないが、加減算器301とIQ信号補正閾値算出部302を有している。加減算器301は、I成分電力信号及びQ成分電力信号の差分を算出する。IQ信号補正閾値算出部302は、加減算器301が算出した差分を補正値とする。即ち、I成分電力信号及びQ成分電力信号の差分をgとすると、補正値G=gとなる。
　このように、I成分電力信号又はQ成分電力信号から補正値を算出することで、目標信号生成部201を省略することができ、さらに低消費電力で回路規模が小さい受信機を提供することができる。ここでは、受信機2の補正値を算出する場合について述べたが、受信機1も同様にして補正値を算出することができる。
(第3実施例)
図7を用いて本発明の第3実施例に係る受信機4を説明する。第1,2実施例では、補正量を目標値とI成分電力信号又はQ成分電力信号との差分から算出するようにしているが、I成分電力信号とQ成分電力信号とが等しくなるように算出してもよい。図7に示す受信機4は、比較器218、加算器120を有しておらず、閾値算出部416が異なる点を除き、図3に示す受信機2と同じ構成をしている。
閾値算出部416は、目標生成部を有しておらず補正量G’[dB]の算出方法が異なるのみで、その他の構成及び動作は、受信機2の閾値算出部216と同じである。補正量G’は、I成分電力信号S113とQ成分電力信号S114を用いて算出する。具体的には、I成分電力信号S113とQ成分電力信号S114の差分G’ を補正量とする。
以上のように、I成分電力信号とQ成分電力信号とが等しくなるよう補正量G’を算出し、デジタルI信号の補正を行うことで、さらに回路素子を減らし、消費電力の削減及び回路規模の縮小を実現できる。なお、ここでは、デジタルI信号を補正する場合について説明したが、デジタルQ信号を補正してもよい。また、図1に示す受信機1の補正量も同様にして算出するようにしてもよい。
(変形例2)
　図8に第3実施例の変形例2を示す。図8に示す受信機5は、図7の受信機4の構成に加えセレクタ505を有している。受信機4では、デジタルI信号にのみIQインバランス補正を行っていたが、本変形例では、セレクタ505によって、デジタルI信号又はデジタルQ信号のいずれか一方を選択し、選択した信号に対してIQインバランス補正を行う。
　閾値算出部516は、補正量G’から閾値を算出するとともに、デジタルI信号又はデジタルQ信号のどちらを選択するか決定する。具体的な選択方法としては、例えば振幅値が大きい方を選択する方法がある。また、図3の受信機3のように、閾値算出部516が目標生成部を有している場合は、I成分電力信号S113とQ成分電力信号S114のうち目標生成部が生成した目標信号との差分が大きい方に対応するデジタルI信号又はデジタルQ信号を選択する。この場合の補正量G’は、I成分電力信号S113及びQ成分電力信号S114と目標生成部が生成した目標信号との差分のうち大きい方の値となる。閾値算出部516は選択した信号をセレクタ505に通知する。
　セレクタ505は、閾値算出部516からの通知に従い、閾値算出部516が選択した信号を比較器217及び加算器119に出力する。
　比較器217は、閾値算出部516が補正値G’に基づき算出した閾値とセレクタ505が選択した信号とを比較し、比較結果を加算器119に出力する。加算器119は、比較結果に基づき、セレクタ505が選択した信号に加算値を加算する。その結果、セレクタ505が選択した信号に対してIQインバランス補正が施される。
(第4実施例)
　図9に本発明の第3実施例に係る受信機6を示す。本実施例では、受信信号として例えばパケット信号のようにプリアンブルを受信する受信機を想定している。本実施例では、プリアンブルを受信している際に、第1の閾値及び第2の閾値を算出する。
　受信機6は、利得処理判定部121,122の代わりに利得処理判定部606,607を有し、イネーブル制御部601及びレジスタ602,603をさらに有する点を除き、図3に示す受信機3と同じ構成である。
　利得処理判定部606,607は、VGA109,110での利得調整が完了したと判定した場合、I成分電力信号S113、Q成分電力信号S114を閾値算出部216へ出力するとともに、完了通知をイネーブル制御部601に通知する。
イネーブル制御部601は、I成分電力測定部113及びQ成分電力測定部114へのイネーブルをOFFにする。イネーブル制御部601は、図示しない信号処理部からのパケット信号受信を完了した旨を示す完了信号を受けると、次のパケット信号の到来に備えて、再びイネーブルをONにする。
　閾値算出部216は、I成分電力信号S113及びQ成分電力信号S114に応じて第1の閾値S100及び第2の閾値S101を出力する。出力された閾値は、レジスタ602,603に記憶される。
　閾値算出部216は、VGA利得調整が完了し、利得処理判定部606,607からI成分電力信号S113およびQ成分電力信号S114が出力された時のみ閾値算出の処理を行う。すなわち、各パケット信号においてプリアンブルを受信する時のみ閾値算出部216が動作し、レジスタ602,603に記憶された閾値が更新される。パケット信号のプリアンブルを除くペイロードを受信している時は、レジスタ602,603に記憶された第1の閾値S100及び第2の閾値S101と、デジタルI信号及びデジタルQ信号の振幅値が比較器217,118において比較される。比較結果は、加算値として加算器119,120へ出力され、デジタルI信号及びデジタルQ信号との加算処理が行われることで、IQインバランス補正が実施される。
　以上のように、第4実施例によると、第2実施例と同様の効果が得られるとともに、パケット信号のペイロードを受信しているときは、電力測定部、利得処理判定部、閾値算出部等の動作を停止することができ、さらに消費電力を削減できる。
　なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
101　アンテナ、102　周波数変換器、103,104　混合器、105　局部発振回路、106　90度移相器、107,108　ベースバンドフィルタ、109,110　VGA、111,112　A/D変換器、113,114　電力測定部、121,122,606,607　利得処理判定部、115　VGA利得算出部、116　補正値算出部、119,120　加算器、216,316,416,516　閾値算出部、217,218　比較器、505　セレクタ、601　イネーブル制御部、602,603　レジスタ

Claims (5)

  1. 　受信信号から同相信号を生成する第1混合手段と、
    　前記受信信号から直交信号を生成する第2混合手段と、
    　前記同相信号をアナログからデジタルの信号に変換し、デジタル同相信号を得る第1A/D変換手段と、
    　前記直交信号をアナログからデジタルの信号に変換し、デジタル直交信号を得る第2A/D変換手段と、
    　前記デジタル同相信号又はデジタル直交信号の少なくとも一方の振幅値を用いて補正量を算出し、前記補正量及び前記第1A/D変換手段又は前記第2A/D変換手段の少なくとも一方の量子化誤差に基づき加減算量を算出する算出手段と、
    　前記デジタル同相信号又は前記デジタル直交信号の少なくとも一方に前記加減算量を加算又は減算する加減算手段と、
    　を備えることを特徴とする受信機。
  2. 　前記算出手段は、第1の閾値と前記デジタル同相信号又はデジタル直交信号の少なくとも一方の振幅値とを比較する比較手段を備え、
    　第k-1番目に大きい振幅値と第k-M-1(k,Mは自然数)番目に大きい振幅値との振幅差と、前記補正量との差分が、前記第k-M-1番目に大きい振幅値を示す第k-M-1ビット値の最大量子化誤差の範囲に含まれ、かつ第k番目に大きい振幅値と第k-M番目に大きい振幅値との振幅差と、前記補正量との差分が、前記第k-M番目に大きい振幅値を示す第k-Mビット値の最大量子化誤差の範囲に含まれない場合に、前記k番目に大きい振幅値を示す第kビット値を前記第1の閾値、前記加減算量をMとし、
    　前記加減算手段は、前記デジタル同相信号又はデジタル直交信号の少なくとも一方の振幅値が前記第1の閾値より大きい場合、前記デジタル同相信号又は前記デジタル直交信号の少なくとも一方に前記加減算量を加算又は減算することを特徴とする請求項1記載の受信機。
  3. 　前記算出手段は、第t-1(tは、k<tである自然数)番目に大きい振幅値と第t-M-2番目に大きい振幅値との振幅差と、前記補正量との差分が、前記第t-M-2番目に大きい振幅値を示す第tビット値の最大量子化誤差の範囲に含まれ、かつ第t番目に大きい振幅値と第t-M-1番目に大きい振幅値との振幅差と、前記補正量との差分が、前記第t-M-1番目に大きい振幅値を示す第t-M-1ビット値の最大量子化誤差の範囲に含まれない場合に、前記t番目に大きい振幅値を示す第tビット値を第2の閾値とし、
    　前記比較手段は、第2の閾値と前記デジタル同相信号又はデジタル直交信号の少なくとも一方の振幅値とを比較し、
    　前記加減算手段は、前記デジタル同相信号又はデジタル直交信号の少なくとも一方の振幅値が前記第1の閾値より大きく前記第2閾値以下の場合、前記デジタル同相信号又は前記デジタル直交信号の少なくとも一方に前記加減算量を加算又は減算することを特徴とする請求項2記載の受信機。
  4. 　前記算出手段は、前記補正量が前記第1A/D変換手段又は第2A/D変換手段の少なくとも一方の第k(kは自然数)番目に大きい振幅値を示す第kビット値における最大量子化誤差の範囲に含まれる場合は前記加減算量を０とし、含まれない場合は前記加減算量を+1以上とすることを特徴とする請求項1記載の受信機。
  5. 　前記算出部は、第k番目に大きい振幅値と前記第k-M番目に大きい振幅値との振幅差と、前記補正量との差分が、前記k-M番目に大きい振幅値が示す第kビット値における最大量子化誤差の範囲に含まれる場合、前記加減算量をMとすることを特徴とする請求項4記載の受信機。
PCT/JP2009/004708 2009-09-18 2009-09-18 受信機 WO2011033571A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
PCT/JP2009/004708 WO2011033571A1 (ja) 2009-09-18 2009-09-18 受信機
JP2011531645A JPWO2011033571A1 (ja) 2009-09-18 2009-09-18 受信機
US13/417,720 US20120170696A1 (en) 2009-09-18 2012-03-12 Receiver

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2009/004708 WO2011033571A1 (ja) 2009-09-18 2009-09-18 受信機

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US13/417,720 Continuation US20120170696A1 (en) 2009-09-18 2012-03-12 Receiver

Publications (1)

Publication Number Publication Date
WO2011033571A1 true WO2011033571A1 (ja) 2011-03-24

Family

ID=43758200

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/004708 WO2011033571A1 (ja) 2009-09-18 2009-09-18 受信機

Country Status (3)

Country Link
US (1) US20120170696A1 (ja)
JP (1) JPWO2011033571A1 (ja)
WO (1) WO2011033571A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021002118A1 (ja) * 2019-07-02 2021-01-07 ソニーセミコンダクタソリューションズ株式会社 復調装置及びこれを備えた無線受信装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2645576A1 (en) * 2012-03-30 2013-10-02 Astrium Limited Mitigating a phase anomaly in an analogue-to-digital converter output signal
US10735113B2 (en) * 2016-09-27 2020-08-04 Anritsu Corporation Near-field measurement system and near-field measurement method

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001086172A (ja) * 1999-09-10 2001-03-30 Fujitsu Ltd 受信機
JP2001211218A (ja) * 2000-01-24 2001-08-03 Sony Corp 受信装置およびその方法
JP2006020238A (ja) * 2004-07-05 2006-01-19 Sony Corp 無線受信装置
JP2006101185A (ja) * 2004-09-29 2006-04-13 Toshiba Corp 無線通信装置
JP2006166310A (ja) * 2004-12-10 2006-06-22 Toshiba Corp 無線受信機
JP2008124965A (ja) * 2006-11-15 2008-05-29 Renesas Technology Corp 通信用半導体集積回路およびそれを用いた無線通信端末装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1450490B1 (en) * 2003-02-18 2006-08-02 STMicroelectronics S.r.l. An analog-to-digital converter with correction of offset errors
WO2008026178A2 (en) * 2006-08-31 2008-03-06 Nxp B.V. Frequency dependent i/q imbalance estimation

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001086172A (ja) * 1999-09-10 2001-03-30 Fujitsu Ltd 受信機
JP2001211218A (ja) * 2000-01-24 2001-08-03 Sony Corp 受信装置およびその方法
JP2006020238A (ja) * 2004-07-05 2006-01-19 Sony Corp 無線受信装置
JP2006101185A (ja) * 2004-09-29 2006-04-13 Toshiba Corp 無線通信装置
JP2006166310A (ja) * 2004-12-10 2006-06-22 Toshiba Corp 無線受信機
JP2008124965A (ja) * 2006-11-15 2008-05-29 Renesas Technology Corp 通信用半導体集積回路およびそれを用いた無線通信端末装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021002118A1 (ja) * 2019-07-02 2021-01-07 ソニーセミコンダクタソリューションズ株式会社 復調装置及びこれを備えた無線受信装置
US11870394B2 (en) 2019-07-02 2024-01-09 Sony Semiconductor Solutions Corporation Demodulator and wireless receiver including the same

Also Published As

Publication number Publication date
JPWO2011033571A1 (ja) 2013-02-07
US20120170696A1 (en) 2012-07-05

Similar Documents

Publication Publication Date Title
JP5361927B2 (ja) 無線受信装置
CA2363400C (en) System and method for inverting automatic gain control (agc) and soft limiting
JP2008526152A (ja) 送信装置
JP2009533003A (ja) オート・ゲイン・コントロール
US7856066B2 (en) OFDM receiver and doppler frequency estimating circuit
US7482958B2 (en) OFDM receiver
JPH09199961A (ja) Ａｇｃ装置
WO2011033571A1 (ja) 受信機
JP5610635B2 (ja) 受信回路及び受信機
GB2336260A (en) Gain control in a CDMA receiver in which, if the deviation is greater than a set amount, the feedback is adjusted to increase the speed of convergence
WO2010073889A1 (ja) 歪補償回路、送信装置、および歪補償方法
JP4941822B2 (ja) 受信装置、及び送信装置
JP2010541499A (ja) 可変ｄｃゲインを有するダイレクトコンバージョン型システムにおける効率的なｄｃキャリブレーション方法および装置
JP2004147082A (ja) 通信装置
JP4238200B2 (ja) 自動利得制御装置
WO2014199600A1 (ja) 無線受信装置及び無線受信方法
JP2008053895A (ja) 無線受信機及びその利得制御方法
US20050272373A1 (en) Sir measurement device and sir measurement method
US20100202569A1 (en) Radio receiver
WO2005025056A1 (ja) 自動利得制御増幅装置、受信機器及び無線通信機器
US8044713B2 (en) Receiving circuit and method for receiving an amplitude shift keying signal
CN110022162B (zh) 包括干扰抑制滤波器的信号接收机以及相关方法
TWI779762B (zh) 通道不匹配補償的控制方法及控制電路
KR101042807B1 (ko) 주파수 직접변환 방식 수신기의 부정합 보상 장치 및 방법
JP2006101185A (ja) 無線通信装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09849431

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2011531645

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09849431

Country of ref document: EP

Kind code of ref document: A1