WO2011024338A1 - 液晶表示装置およびその電位設定方法 - Google Patents

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potential
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liquid crystal
pixel
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PCT/JP2010/002143
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仲西洋平
水崎真伸
片山崇
野間健史
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シャープ株式会社
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    • G09G3/3614—Control of polarity reversal in general

Definitions

  • the present invention relates to an active matrix type liquid crystal display device using a switching element such as a thin film transistor and a potential setting method thereof.
  • Such an active matrix type liquid crystal display device includes a liquid crystal display panel as a display unit composed of a plurality of pixels arranged in a matrix, and a main part thereof.
  • a plurality of data signal lines hereinafter referred to as “source bus lines”
  • a plurality of scanning signal lines hereinafter referred to as “gate bus lines”
  • gate bus lines are formed in a lattice shape so as to intersect each other.
  • auxiliary capacitance lines are formed so as to extend in parallel with the plurality of gate bus lines.
  • One pixel corresponds to each of the intersections of the plurality of source bus lines and gate bus lines.
  • the liquid crystal display panel is provided in common to the above-described plurality of pixels arranged in a matrix, and a common electrode (or a counter electrode) arranged to face a pixel electrode included in each pixel with a liquid crystal layer interposed therebetween. Electrode).
  • FIG. 13 is an equivalent circuit diagram showing an electrical configuration of one pixel in the liquid crystal display panel of the liquid crystal display device as described above.
  • Each pixel has a thin film transistor (hereinafter referred to as “TFT”) as a switching element having a source electrode connected to a source bus line 50 passing through a corresponding intersection and a gate electrode connected to a gate bus line 51 passing through the intersection. 52) and a pixel electrode 53 connected to the drain electrode of the TFT 52.
  • TFT thin film transistor
  • a liquid crystal capacitor C lc is formed by the pixel electrode 53 and the common electrode 54
  • an auxiliary capacitor C s is formed by the pixel electrode 53 and the auxiliary capacitor line provided along the gate bus line 51.
  • the liquid crystal capacitor C lc and the auxiliary capacitor C s constitute a pixel capacitor for holding a voltage indicating a pixel value to be formed by each pixel.
  • a parasitic capacitance C gd is formed between the pixel electrode 53 and the gate bus line 51.
  • alternating current driving in which a positive voltage and a negative voltage are alternately applied to the liquid crystal is performed.
  • AC driving there are types of AC driving such as frame inversion driving, line inversion driving, and dot inversion driving.
  • common electrode voltage a voltage applied to the common electrode
  • driving to switch the level of the common electrode voltage V com is performed.
  • dot inversion driving is widely used in which the voltage applied to adjacent pixels has a reverse polarity and the polarity of each pixel is inverted every frame. If the polarity is inverted every dot (ie, every pixel), adjacent pixels become dark pixels and bright pixels, so that the change in brightness can be offset to some extent. This is because flicker is reduced to some extent.
  • the dot inversion driving is a driving for making it difficult to see the flicker, so that it is difficult to set the common electrode voltage Vcom . Therefore, the same polarity is displayed on the entire surface, a dot checkered pattern that makes it easy to see the flicker is displayed, and the common electrode voltage Vcom is set.
  • the dot checkered pattern is a display pattern in which only pixels having the same polarity are lit, and 0 gradation or a gradation close thereto is written in pixels that are not lit. In the case of dot inversion driving, it lights up every other dot vertically and horizontally.
  • the common electrode voltage V com that minimizes the flicker and the potential setting of the source bus line seem to be possible by a theoretical method, but in reality, a slight deviation from the design value is actually caused. It doesn't go according to the calculation. Therefore, actually, the entire surface of the liquid crystal display panel (that is, all pixels) is displayed with the same gradation (hereinafter referred to as “solid pattern”), the common electrode voltage Vcom is changed, and flicker is minimized.
  • a method has been proposed in which the common electrode voltage Vcom is searched and the respective potentials are determined (see, for example, Patent Document 2).
  • a method of adjusting a common electrode potential V com or a potential input to a source bus line by displaying a pattern in which flicker is easily visible is generally performed.
  • the common electrode potential V com adjusted by the above-described dot checkered dot checkered pattern may not be the same as the optimum value of the common electrode potential V com adjusted by the above-described solid pattern.
  • the potential of the source bus line is set in consideration of the pull-in voltage due to the parasitic capacitance C gd described above so that a symmetrical voltage is applied to the liquid crystal layer. Since the pull-in voltage due to the parasitic capacitance C gd differs between the high gradation side and the low gradation side, the center voltage of the potential of the source bus line is set differently depending on the gradation. For example, in normally black, the center voltage of the potential of the source bus line set for displaying a low gradation is higher than the center voltage of the source bus line set for displaying a high gradation.
  • the pixel potential is affected by the pull-in voltage due to the parasitic capacitance C sd formed between the data signal line and the drain of the switching element, in addition to the pull-in voltage due to the parasitic capacitance C gd described above.
  • the average potential of the source bus lines for realizing the dot checkered pattern is the average potential of the set potential for displaying the high gradation and the gradation of 0 or low.
  • adjacent pixels have the same gradation and opposite polarity.
  • the average potential of the source bus line for realizing the solid pattern is the average of the set potential for displaying a high gradation.
  • the center voltage of the potential of the source bus line set for displaying low gradation is higher than the center voltage of the source bus line set for displaying high gradation. Therefore, the average voltage of the source bus line after the potential is written to the pixel electrode is higher in the solid pattern than in the dot checkered pattern, and the pull-in voltage due to the parasitic capacitance C sd is small.
  • the common electrode potential V com adjusted by the dot checkerboard pattern to become higher than the common electrode potential V com which is adjusted by the solid pattern, even when adjusting the common electrode voltage V com by the dot checkerboard pattern of dot inversion driving
  • the common electrode potential Vcom is not always an optimum value.
  • an asymmetric voltage is applied to the liquid crystal layer to cause flicker, resulting in a significant decrease in display quality and a problem that image sticking occurs when left for a long time.
  • the present invention has been made in view of the above-described problems, and an object thereof is to provide a liquid crystal display device capable of preventing the occurrence of image sticking caused by flicker and a potential setting method thereof.
  • the liquid crystal display device of the present invention is turned on when a plurality of data signal lines, a plurality of scanning signal lines intersecting the plurality of data signal lines, and the scanning signal lines are in a selected state.
  • a switching element that is turned off when the scanning signal line is in a non-selected state, a pixel electrode that is connected to the data signal line via the switching element, and a common electrode that is disposed to face the pixel electrode,
  • a plurality of pixels having a liquid crystal layer sandwiched between the pixel electrode and the common electrode and arranged in a matrix corresponding to each of the intersections of the plurality of data signal lines and the plurality of scanning signal lines And a potential control unit for controlling the potential of the electrode.
  • the parasitic capacitance formed between the data signal line and the drain of the switching element is C sd
  • the liquid crystal capacitance is C lc
  • the auxiliary capacitance is C s
  • the black display is 0 Gradation, white
  • the potential set to the data signal line is applied to the pixel electrode to provide the positive potential necessary for the 0 gradation display to the pixel electrode.
  • V H0 a potential set to the data signal line for applying a negative potential necessary for 0 gradation display to the pixel electrode is V L0
  • a positive potential necessary for 255 gradation display is applied to the pixel electrode.
  • the potential set to the data signal line is V H255
  • the potential set to the data signal line is V L255 to give the pixel electrode a negative potential necessary for 255 gradation display
  • the common electrode that minimizes flicker the potential with a V cenf255, if the potential of the common electrode flicker when displaying 255 gradation in all of the plurality of pixels is minimum was V cen255
  • potential control unit, V cenf2 From 55 This is characterized in that a potential reduced to a value of V cen255 is set.
  • the liquid crystal display device of the present invention is turned on when a plurality of data signal lines, a plurality of scanning signal lines intersecting with the plurality of data signal lines, and the scanning signal line are in a selected state, A switching element that is turned off when in the non-selected state, a pixel electrode connected to the data signal line via the switching element, a common electrode disposed to face the pixel electrode, and the pixel electrode and the common electrode A plurality of pixels arranged in a matrix corresponding to each of the intersections of the plurality of data signal lines and the plurality of scanning signal lines, and the potential of the common electrode is controlled.
  • a potential control unit and when black display is 0 gradation, white display is 255 gradation, and brightness between them is divided into 254 levels, any two intermediate tones, a gradation and b gradation, And liquid in each of 255 gradations Capacity C lca, C lcb, and C lc255, negative electrode required a potential set to the data signal line to provide a positive potential required 0 gradation display pixel electrodes to V H0, 0 gradation display
  • the potential set to the data signal line to apply a positive potential to the pixel electrode is V L0
  • the potential set to the data signal line to apply a positive potential necessary for a gradation display to the pixel electrode is V
  • the potential set to the data signal line to apply a positive potential necessary for a gradation display to the pixel electrode is V
  • the potential set to the data signal line to apply a positive potential necessary for a gradation display to the pixel electrode is V
  • the potential set for the data signal line is V Hb
  • the potential set for the data signal line is V Lb for applying the negative potential necessary for b gradation display to the pixel electrode, and the positive electrode necessary for 255 gradation display.
  • the potential setting method of the liquid crystal display device of the present invention is turned on when the plurality of data signal lines, the plurality of scanning signal lines crossing the plurality of data signal lines, and the scanning signal lines are in a selected state, A switching element that is turned off when the scanning signal line is in a non-selected state, a pixel electrode that is connected to the data signal line via the switching element, a common electrode that is disposed to face the pixel electrode, and a pixel A liquid crystal display having a liquid crystal layer sandwiched between an electrode and a common electrode, and a plurality of pixels arranged in a matrix corresponding to each of intersections of the plurality of data signal lines and the plurality of scanning signal lines A method of setting the potential of the apparatus, wherein black display is 0 gradation, white display is 255 gradation, 0 gradation and 255 gradation are displayed for each pixel, and 0 gradation and 255 floor are displayed for each pixel.
  • V L0 is a potential set to the data signal line to give the pixel electrode a negative potential necessary for 0 gradation display
  • V H255 Is a potential set to the data signal line for applying a positive potential necessary for 255 gradation display to the pixel electrode
  • VL255 is a data for applying a negative potential necessary for 255 gradation display to the pixel electrode. characterized in that it comprises at least a step of setting a potential as small as a potential set to the signal line), the potential V Cen255 of the common electrode in the case of displaying 255 gradation in all the plurality of pixels To.
  • the potential setting method of the liquid crystal display device of the present invention is turned on when a plurality of data signal lines, a plurality of scanning signal lines intersecting the plurality of data signal lines, and the scanning signal lines are in a selected state.
  • a switching element that is turned off when the scanning signal line is in a non-selected state, a pixel electrode that is connected to the data signal line via the switching element, a common electrode that is disposed to face the pixel electrode,
  • a method of setting a potential of a display device wherein black display is 0 gradation, white display is 255 gradation, and 0 gradation and 255 gradation are displayed for each pixel, and 0 gradation is provided for each pixel.
  • a step of Kka seeks potential V Cenf255 of the common electrode becomes minimum, and displaying a gray level of 0 tone and any halftone for each pixel, 0 gradation and a gradation for each pixel , The step of obtaining the potential V cenfa of the common electrode that minimizes flicker, the step of displaying 0 gradation for each pixel and b gradation that is an arbitrary halftone, and 0 for each pixel.
  • a step of obtaining the potential V cenf of the common electrode that minimizes flicker a step of displaying the gray scale in all of the plurality of pixels, and a in all of the plurality of pixels while viewing the gray scale, and determining the potential V cena the common electrode flicker is minimized, and displaying the b tone in all the plurality of pixels, b floor in all of the plurality of pixels While viewing the steps of: measuring and determining the potential V CENB the common electrode flicker is minimized, the characteristic of the voltage applied to the liquid crystal capacitance liquid crystal layer, a tone, b gradation and Determining the voltage applied to the liquid crystal layer in each of the 255 gradations, the characteristics of the liquid crystal capacitance and the voltage applied to the liquid crystal layer, and the liquid crystal layer in each of the a gradation, b gradation, and 255 gradation Obtaining liquid crystal capacitances C lca , C lc
  • VL0 is a potential set to the data signal line to give a negative potential necessary for 0 gradation display to the pixel electrode
  • VHa is a positive potential necessary for the a gradation display to the pixel electrode.
  • the potential set for the data signal line to give, V La is the potential set for the data signal line to give the pixel electrode a negative potential necessary for a gradation display, and V Hb for the b gradation display Define the required positive potential
  • VLb is the potential set to the data signal line to apply the negative potential necessary for b gradation display to the pixel electrode
  • V H255 is the 255th floor.
  • Set potential At least a step of setting the voltage to the common electrode potential V cen255 when 255 gradations are displayed in all of the plurality of pixels.
  • the potential setting method of the liquid crystal display device of the present invention is turned on when the plurality of data signal lines, the plurality of scanning signal lines crossing the plurality of data signal lines, and the scanning signal lines are in a selected state, A switching element that is turned off when the scanning signal line is in a non-selected state, a pixel electrode that is connected to the data signal line via the switching element, a common electrode that is disposed to face the pixel electrode, and a pixel A liquid crystal display having a liquid crystal layer sandwiched between an electrode and a common electrode, and a plurality of pixels arranged in a matrix corresponding to each of intersections of the plurality of data signal lines and the plurality of scanning signal lines
  • a potential setting method for the apparatus in which black display is set to 0 gradation, white display is divided into 255 gradations, and the brightness between them is divided into 254 levels.
  • a symmetrical voltage can be applied to the liquid crystal layer, so that the display quality can be prevented from deteriorating and the occurrence of image sticking due to flicker can be prevented.
  • FIG. 1 is a plan view showing an overall configuration of a liquid crystal display device according to a first embodiment of the present invention.
  • 1 is a cross-sectional view of a liquid crystal display device according to a first embodiment of the present invention.
  • FIG. 3 is an equivalent circuit diagram showing a main configuration of a pixel in the liquid crystal display device according to the first embodiment of the present invention. It is sectional drawing which shows the whole structure of the TFT substrate which comprises the liquid crystal display device which concerns on the 1st Embodiment of this invention. It is sectional drawing which shows the whole structure of the display part of the liquid crystal display device which concerns on the 1st Embodiment of this invention.
  • FIG. 5 is a flowchart for explaining a method of setting a center voltage of a potential of a pixel electrode in the liquid crystal display device according to the first embodiment of the present invention.
  • 7 is a flowchart for explaining a method of setting a center voltage of a potential of a pixel electrode in a liquid crystal display device according to a second embodiment of the present invention. It is a figure which shows an example of the characteristic (CV characteristic) of a liquid crystal capacity and a voltage.
  • FIG. 1 is a plan view showing the overall configuration of the liquid crystal display device according to the first embodiment of the present invention
  • FIG. 2 is a cross-sectional view of the liquid crystal display device according to the first embodiment of the present invention.
  • FIG. 3 is an equivalent circuit diagram showing a main configuration of a pixel in the liquid crystal display device according to the first embodiment of the present invention
  • FIG. 4 is a liquid crystal display device according to the first embodiment of the present invention. It is sectional drawing which shows the whole structure of the TFT substrate which comprises this.
  • FIG. 5 is a cross-sectional view showing the entire configuration of the display unit of the liquid crystal display device according to the first embodiment of the present invention
  • FIG. 6 is a diagram of the liquid crystal display device according to the first embodiment of the present invention. It is a figure which shows the whole structure of the apparatus for setting the center voltage of a pixel electrode.
  • the liquid crystal display device 1 includes a TFT substrate 2 that is a first substrate, a CF substrate 3 that is a second substrate disposed opposite to the TFT substrate 2, a TFT substrate 2, And a liquid crystal layer 4 which is a display medium layer sandwiched between CF substrates 3.
  • the liquid crystal display device 1 is sandwiched between the TFT substrate 2 and the CF substrate 3, and a seal provided in a frame shape for adhering the TFT substrate 2 and the CF substrate 3 to each other and enclosing the liquid crystal layer 4.
  • the material 40 is provided.
  • the sealing material 40 is formed so as to go around the liquid crystal layer 4, and the TFT substrate 2 and the CF substrate 3 are bonded to each other via the sealing material 40.
  • the liquid crystal display device 1 includes a plurality of photo spacers 25 for regulating the thickness of the liquid crystal layer 4 (that is, the cell gap).
  • the liquid crystal display device 1 is formed in a rectangular shape, and in the longitudinal direction X of the liquid crystal display panel 1, the TFT substrate 2 protrudes from the CF substrate 3 on the upper side thereof, and the protrusion In the region, a plurality of display wirings such as gate lines and source lines, which will be described later, are drawn out to form a terminal region T.
  • a display area D for displaying an image is defined in an area where the TFT substrate 2 and the CF substrate 3 overlap.
  • the display area D is configured by arranging a plurality of pixels, which are the minimum unit of an image, in a matrix.
  • the sealing material 40 is provided in a rectangular frame shape surrounding the entire periphery of the display area D.
  • the pixel 30 of the liquid crystal display device 1 is provided with the source bus line 14 and the gate bus line 11 intersecting each other.
  • the gate is connected to the gate bus line 11 near the intersection of the two signal lines, the source is connected to the source bus line 14 near the intersection, and the drain is connected to the pixel electrode 19.
  • a thin film transistor (TFT) 5 is provided. The TFT 5 is turned on when the gate bus line 11 is in a selected state, and is turned off when the gate bus line 11 is in a non-selected state.
  • the pixel electrode 19 is connected to the source bus line 14 via the TFT 5, and a common electrode (counter electrode) 24 is disposed so as to face the pixel electrode 19.
  • the liquid crystal layer 4 is sandwiched between the pixel electrode 19 and the common electrode 24 as a display medium layer to form a liquid crystal capacitance C lc .
  • an auxiliary capacitor Cs is provided in parallel with the liquid crystal capacitor C lc .
  • One auxiliary capacitance electrode of the auxiliary capacitance Cs is connected to the pixel electrode 19, and a common voltage potential V com is applied to the other common electrode 24.
  • a parasitic capacitance C gd is generated between the gate and drain of the TFT 5.
  • each pixel portion is shown in FIG. 3, a plurality of source bus lines 14 and a plurality of gate bus lines 11 are provided, and a plurality of source bus lines 14 and a plurality of gate bus lines 11 are provided.
  • a plurality of pixels 30 are arranged in a matrix corresponding to each of the intersections. That is, each pixel 30 is provided in each region surrounded by the gate bus line 11 and the source bus line 14.
  • the TFT substrate 2 includes an insulating substrate 6 such as a glass substrate, the above-described gate bus lines 11 extending in parallel with each other on the insulating substrate 6, and the gate bus lines 11. And a gate insulating film 12 provided to cover the gate insulating film 12.
  • the TFT substrate 2 is formed on the gate insulating film 12 so as to extend in parallel with each other in the direction orthogonal to the gate bus line 11, and at each intersection of the gate bus line 11 and the source bus line 14.
  • a first interlayer insulating film 15 and a second interlayer insulating film 16 which are the interlayer insulating films 10 provided in order so as to cover the source bus line 14 and the TFT 5.
  • the TFT substrate 2 is provided in a matrix on the second interlayer insulating film 16, a plurality of pixel electrodes 19 connected to each of the TFTs 5, and an alignment film 9 provided so as to cover the pixel electrodes 19. have.
  • the TFT 5 includes a gate electrode 17 in which the gate bus line 11 protrudes to the side, a gate insulating film 12 provided so as to cover the gate electrode 17, and a gate on the gate insulating film 12.
  • a semiconductor layer 13 provided in an island shape at a position overlapping with the electrode 17, and a source electrode 18 and a drain electrode 20 provided so as to face each other on the semiconductor layer 13 are provided.
  • the source electrode 18 is a portion where the source bus line 14 protrudes laterally.
  • the drain electrode 20 is connected to the pixel electrode 19 through a contact hole 30 formed in the first interlayer insulating film 15 and the second interlayer insulating film 16. As shown in FIG.
  • the pixel electrode 19 includes a transparent electrode 31 provided on the second interlayer insulating film 16, and a reflective electrode that is stacked on the transparent electrode 31 and provided on the surface of the transparent electrode 31. 32.
  • the semiconductor layer 13 includes a lower intrinsic amorphous silicon layer 13 a and an upper n + amorphous silicon layer 13 b doped with phosphorus, and is exposed from the source electrode 18 and the drain electrode 20.
  • the intrinsic amorphous silicon layer 13a that constitutes the channel region.
  • a reflective region R is defined by the reflective electrode 32, and a transparent region 31 exposed from the reflective electrode 32 Is stipulated.
  • the surface of the second interlayer insulating film 16 below the pixel electrode 19 is formed in an uneven shape, and is provided on the surface of the second interlayer insulating film 16 via the transparent electrode 31.
  • the surface of the reflective electrode 32 is also formed in an uneven shape.
  • reflection region R described above is not necessarily defined, and only the transmission region T may be defined.
  • the CF substrate 3 includes an insulating substrate 21 such as a glass substrate, a color filter layer 22 provided on the insulating substrate 21, and a reflection region R and a transmission region in the reflection region R of the color filter layer 22. And a transparent layer 23 for compensating for the optical path difference in the region T.
  • the CF substrate 3 includes a common electrode 24 provided so as to cover the transmission region T and the transparent layer 23 (that is, the reflection region R) of the color filter layer 22, and a photo spacer 25 provided in a column shape on the common electrode 24.
  • an alignment film 26 provided so as to cover the common electrode 24 and the photospacer 25.
  • the color filter layer 22 includes a colored layer 28 of a red layer R, a green layer G, and a blue layer B provided for each pixel, and a black matrix 27 that is a light shielding film.
  • the transflective liquid crystal display panel 1 having the above configuration reflects light incident from the CF substrate 3 side in the reflection region R by the reflective electrode 32 and backlight (not shown) incident from the TFT substrate 2 side in the transmission region T. ) Is transmitted.
  • a display signal (data signal) corresponding to the display state of the pixel 30 is supplied to the source bus line 14 from a data signal line driving unit (source driver) (not shown).
  • a scanning signal (gate signal) for turning on / off the TFT 21 is supplied from scanning signal line driving means (gate driver) (not shown).
  • the liquid crystal display panel 1 transmits a data signal from the source bus line 14 when a gate signal is sent from the gate bus line 11 and the TFT 5 is turned on in the pixel 30 configured for each pixel electrode 19. Then, a predetermined charge is written into the pixel electrode 19 through the source electrode 18 and the drain electrode 20. A potential difference is generated between the pixel electrode 19 and the common electrode 24, and a predetermined voltage is applied to the liquid crystal layer 4.
  • an image is displayed by adjusting the transmittance of light incident from the backlight by utilizing the change in the alignment state of the liquid crystal molecules according to the magnitude of the applied voltage. It becomes the composition which is done.
  • the conventional method of displaying the dot checkered pattern and minimizing the flicker is not necessarily the optimum method.
  • an asymmetric voltage (rectangular wave) having different absolute values of positive and negative voltages is applied to the liquid crystal layer. That is, a rectangular wave to which an offset voltage is applied is applied, and electric burn-in is likely to occur.
  • the potential of the pixel electrode is affected by the potential of the gate bus line, but is also affected by the potential of the source bus line. After the gate bus line is turned off, the potential of the source bus line is changed, and the potential of the pixel electrode is changed by the capacitance between the source and the drain.
  • the center voltage of the potential of the pixel electrode 19 set in the dot checkered pattern display and the potential of the pixel electrode 19 in the case of the solid pattern display are set. A difference from the center voltage is obtained, and in consideration of this difference, the potential of the common electrode 24 and the center potential of the pixel electrode 19 are finally matched.
  • the change in the potential of the pixel electrode 19 due to the parasitic capacitance C sd formed between the source bus line 14 and the drain (pixel electrode) of the TFT 5 is almost all. It can be ignored.
  • the change in the potential of the source bus line 14 is determined based on the potential V H set on the source bus line 14 and the predetermined potential to give the pixel electrode 19 a positive potential necessary for displaying a predetermined gradation.
  • V L is dot inversion driving, it is considered to change to the average of V H and V L.
  • the potential attraction at this time is It becomes.
  • the amount of decrease in the potential of V H and the amount of increase in the potential of VL are equal, so the center voltage of the potential of the pixel electrode 19 does not change. That is, it is considered that there is almost no change in the potential of the pixel electrode 19 due to C sd in the drive for displaying the solid pattern.
  • the potential of the source bus line 14 is set to V HX (the potential set to the source bus line 14 to give the pixel electrode 19 a positive potential necessary for displaying the X gradation, or V LX (predetermined When expressed as (a potential set in the source bus line 14 for applying a negative potential necessary for displaying gradation to the pixel electrode 19) (where X represents gradation), 255 gradations ( When the dot checkered pattern of (white) is displayed, the potential of the source bus line 14 in the same frame is driven by dot inversion, so it is considered that it changes from V H255 to the average of V H255 and V L0 . The amount of potential drawn is It becomes.
  • the center voltage of the potential of the pixel electrode 19 is shifted by the average value of the expressions (5) and (6), and the shift amount is It becomes.
  • the center potential of the potential of the low-gradation source bus line 14 is set higher than the center potential of the potential of the high-gradation source bus line 14 because the pull-in by the gate bus line is large, and V H0 + V L0. ⁇ V H255 + V L255 often holds. Therefore, as shown in Expression (8), the center voltage of the potential of the pixel electrode 19 is higher when the dot checkered pattern display is set than when the solid pattern display is set.
  • the center voltage of the potential of the pixel electrode 19 adjusted by the dot checkered pattern of the dot inversion driving described above is not the same as the optimum value of the center voltage of the potential of the pixel electrode 19 adjusted by the solid pattern described above. Even when the adjustment is performed using the dot checkered pattern, the center voltage of the potential of the pixel electrode 19 is not always the optimum value. As a result, an asymmetrical voltage is applied to the liquid crystal layer 4 to generate flicker, resulting in a problem that display quality is greatly deteriorated and burn-in occurs when left for a long time.
  • FIG. 7 is a flowchart for explaining a center voltage setting method of the pixel electrode in the liquid crystal display device according to the first embodiment of the present invention.
  • a voltage is applied to the liquid crystal layer 4 by the driving means 50 connected to the liquid crystal display device 1 shown in FIG. 6, and for each adjacent pixel in each of the gate bus line 11 and the source bus line 14,
  • the polarity of the voltage applied to the liquid crystal layer 4 is inverted to display the lowest gradation (that is, 0 gradation) and the maximum gradation (that is, 255 gradation) for each pixel (that is, black display is converted to 0 gradation).
  • the white display is set to 255 gradations, and 0 gradation and 255 gradations are displayed for each pixel), and a dot checkered pattern is displayed (step S1).
  • the voltage at which the flicker is minimized is set to the center potential V cenf255 of the potential of the pixel electrode 19 (step S2).
  • the luminance of the liquid crystal display device 1 is detected by the luminance detection means (for example, a photodiode) 51 shown in FIG.
  • the detected luminance data and the voltage data applied to the liquid crystal layer 4 are input to the voltage determining means 52 (for example, a spectrum analyzer, a flicker meter, etc.), and the voltage determining means 52 causes the flicker. Is determined to be the minimum (that is, the brightness at the time of light and dark is the minimum).
  • the flicker is minimized by making the potential of the common electrode 24 equal to the center potential V cenf255 of the potential of the pixel electrode 19, the dot of the common electrode 24 that minimizes flicker is displayed in a state where the dot checkered pattern is displayed.
  • the potential is set to be equal to the center potential V cenf 255 of the pixel electrode 19, and the voltage V cenf 255 of the common electrode 24 at which the flicker is minimized is displayed in the state where the dot checkered pattern is displayed according to the above equation (8).
  • the voltage (that is, V cen255 ) that is reduced by a small amount is set to the potential of the common electrode 24 during solid pattern display (that is, when 255 gradations are displayed in all of the plurality of pixels 30) (step S3).
  • the voltage data determined by the voltage determining means 52 is input to the potential control means 53 for controlling the potential of the pixel electrode 19 and the potential of the common electrode 24, and the potential control means 53
  • the voltage is set to the center potential V cen 255 of the pixel electrode 19.
  • the potential control unit 53 displays the dot checkered pattern from the potential V cen 255 of the common electrode 24 where the flicker is minimized.
  • a voltage that is reduced by a small amount is set to the potential V cen 255 of the common electrode 24 when the solid pattern is displayed.
  • the potential V cen255 of the common electrode 24 is set as the common electrode potential V com (step S4).
  • step S4 the data of the potential V cen255 of the common electrode 24 when the set solid pattern is displayed is output to the driving unit 50, and the driving unit 50 sets the potential V cen255 of the common electrode 24 as the common electrode potential V com. Applied (step S4).
  • the potential V cen255 of the common electrode 24 and the pixel in the solid pattern display are considered in consideration of the difference from the center voltage (that is, the voltage of the common electrode 24) V cen 255 of the potential of the pixel electrode 19 set in the dot checkered pattern display.
  • the center voltage V Cen255 the potential of the electrode 19 i.e., to match the common electrode voltage V com and the central voltage V Cen255 potential of solid pattern display at the pixel electrode 19
  • the common electrode voltage Vcom is set based on the equation (8).
  • the parasitic capacitance Csd does not necessarily have a design capacitance and an actual capacitance due to variations in dimensions and the like. It cannot be said that they match.
  • the parasitic capacitance C sd is eliminated, and the common electrode voltage V com is set using the center voltage of the potential of the pixel electrode in the halftone. .
  • an arbitrary gray scale is a gray scale and b gray scale (that is, a black gradation is 0 gradation, a white display is 255 gradation, and the brightness between them is divided into 254 levels.
  • a gray scale and b gray scale applying equation (10), It becomes.
  • FIG. 8 is a flowchart for explaining a method of setting the center voltage of the potential of the pixel electrode in the liquid crystal display device according to the second embodiment of the present invention.
  • a voltage is applied to the liquid crystal layer 4 by the driving unit 50, and for each adjacent pixel in each of the gate bus line 11 and the source bus line 14,
  • the polarity of the voltage applied to the liquid crystal layer 4 is inverted to display the lowest gradation (that is, 0 gradation) and the maximum gradation (that is, 255 gradation) for each pixel, and display a dot checkered pattern ( Step S11).
  • step S12 the potential of the common electrode 24 that minimizes flicker is obtained, and this potential is set to V cenf 255 (step S12).
  • step S11 instead of the maximum gradation (that is, 255 gradations), arbitrary halftones a gradation and b gradation are displayed, and the same processing as in step 12 described above is performed. , while viewing the dot checkerboard pattern, determine the potential of the common electrode 24 which flicker is minimized, set this potential V Cenfa, and V cenfb (step S13).
  • a voltage that minimizes flicker is displayed in a state where 0 gradation and b gradation which is an arbitrary halftone are displayed for each pixel, and 0 gradation and b gradation are displayed for each pixel.
  • the potential V cenb of the common electrode 24 is set.
  • the luminance detection unit 51 detects the luminance of the liquid crystal display device 1, and then the detected luminance data and the voltage applied to the liquid crystal layer 4. Is input to the voltage determining means 52, and the voltage determining means 52 determines the potential of the common electrode 24 at which the flicker is minimized (that is, the brightness during light and dark is minimized).
  • ⁇ x ⁇ (V H0 + V L0 ⁇ V Hx ⁇ V Lx ), ⁇ 255 , ⁇ a , and ⁇ b in the 255 gradation, the a gradation, and the b gradation are obtained (step S14).
  • the drive unit 50 displays a solid pattern of gradations a and b, which are arbitrary halftones, and the common electrode 24 that minimizes flicker in a state where the solid pattern of gradations and b gradations is displayed. And the potentials are set to V cena and V cenb (step S15).
  • the voltage at which flicker is minimized is set to the potential V of the common electrode 24. Set to cena .
  • the voltage at which flicker is minimized is set to the potential V cenb of the common electrode 24. Set to.
  • the luminance of the liquid crystal display device 1 is detected by the luminance detection means 51, and then the detected luminance data and the liquid crystal layer 4 are applied.
  • the voltage data is input to the voltage determination unit 52, and the voltage determination unit 52 determines the potential of the common electrode 24 at which the flicker is minimized (that is, the brightness during light and dark is minimized).
  • a liquid crystal display cell is separately prepared, and the characteristics of the liquid crystal capacitance and the voltage applied to the liquid crystal layer 4 (CV Characteristic) is measured (step S17).
  • liquid crystal capacitance and voltage characteristics are measured using an LCR meter, an impedance measuring device, or the like.
  • FIG. 9 shows an example of liquid crystal capacitance and voltage characteristics (CV characteristics).
  • liquid crystal capacitance and voltage characteristics may be measured by liquid crystal alignment calculation. More specifically, first, a dielectric constant, an elastic coefficient, and a pretilt angle, which are physical properties of the liquid crystal, are set, and the liquid crystal at the applied voltage with a predetermined step size from 0 V to white voltage (in the case of normally black). A one-dimensional calculation of the orientation is performed. Next, using the calculated liquid crystal alignment, the liquid crystal capacity and voltage characteristics (CV characteristics) are measured by determining the liquid crystal capacity and transmittance.
  • a dielectric constant, an elastic coefficient, and a pretilt angle which are physical properties of the liquid crystal
  • step S18 voltages V a , V b , and V 255 applied to the liquid crystal layer 4 in each of the a gradation, the b gradation, and the 255 gradation are obtained (step S18).
  • Equation (16) is a relational expression between luminance and gradation
  • ⁇ 2.2 in a television
  • the luminance at the 255 gradation is 1, the luminance at the a gradation and the b gradation is calculated from Equation (16).
  • VT characteristics luminance and voltage characteristics
  • the liquid crystal capacitors C lca , C lcb , C lc255 are obtained from the capacitors corresponding to the voltages corresponding to the a gradation, b gradation, and 255 gradation,
  • the capacity ratios C lca / C lc255 and C lcb / C lc255 are obtained (step S19).
  • the voltages V a , V b , and V 255 applied to the liquid crystal layer 4 in each of the a gradation, the b gradation, and the 255 gradation, and the liquid crystal capacitance described above Based on the characteristics (CV characteristics) with the voltage applied to the liquid crystal layer 4, the respective liquid crystal capacitances C lca , C lcb , C lc255 in each of the a gradation, b gradation, and 255 gradation are obtained , The respective capacitance ratios C lca / C lc255 and C lcb / C lc255 are obtained.
  • the voltage data determined by the voltage determining means 52 (that is, V cenfa , V cenb , V cena , V cenb ) is input to the voltage control means 53 and input means connected to the potential control means (for example, , 255 , ⁇ a , ⁇ b , C lca , C lcb , C lc255 , C lca / C lc255 , C lcb / C lc255 are input to the potential control means 53.
  • the potential control unit 53 can obtain ⁇ V cen255 shown in Expression (14), the potential V cen255 of the common electrode 24 at the time of displaying the solid pattern is calculated based on V cen255 + ⁇ V cen255 according to Expression (15). Can be set (step S20).
  • the potential control means 53 is connected to V cen255 .
  • the potential V cen 255 of the common electrode 24 when the set solid pattern is displayed is set as the common electrode potential V com (step S21).
  • the data of the potential V cen255 of the common electrode 24 when the set solid pattern is displayed is output to the driving unit 50, and the driving unit 50 applies the potential cen255 of the common electrode 24 as the common electrode voltage Vcom .
  • the potential V cen255 of the common electrode 24 and the pixel in the solid pattern display are considered in consideration of the difference from the center voltage (that is, the voltage of the common electrode 24) V cen 255 of the potential of the pixel electrode 19 set in the dot checkered pattern display.
  • the center voltage V Cen255 the potential of the electrode 19 i.e., to match the common electrode voltage V com and the central voltage V Cen255 potential of solid pattern display at the pixel electrode 19
  • the potential of the common electrode 24 at the time of displaying a solid pattern can be set without using a parasitic capacitance that does not necessarily match the designed capacitance and the actual capacitance.
  • the potential V com255 of 24 and the center potential of the pixel electrode 19 can be matched.
  • the common electrode potential Vcom As described in the first embodiment, it can be said that it is desirable to set the common electrode potential Vcom by a solid pattern (for example, 255 white gradations on the entire surface).
  • a solid pattern for example, 255 white gradations on the entire surface.
  • flicker is reduced, so that setting of the common electrode potential Vcom is not easy.
  • white display since there is almost no change in luminance, it may be difficult to detect flicker.
  • the voltage at which flicker is minimized in a state in which a solid pattern having a gradation close to 255 gradations is displayed is the common electrode voltage V com (that is, the center voltage V cen255 of the potential of the pixel electrode).
  • V com that is, the center voltage V cen255 of the potential of the pixel electrode.
  • FIG. 10 is a flowchart for explaining a common electrode voltage setting method in the liquid crystal display device according to the third embodiment of the present invention.
  • a voltage is applied to the liquid crystal layer 4 by the driving means 50 connected to the liquid crystal display device 1 to display a solid pattern of gradations close to 255 gradations (for example, 245 gradations) (step S31).
  • the luminance of the liquid crystal display device 1 is detected by the luminance detecting means 51 in a state where the solid pattern is displayed.
  • the detected luminance data and the data of the voltage applied to the liquid crystal layer 4 are input to the voltage determining unit 52, and the voltage determining unit 52 minimizes flicker (that is, the luminance at the time of light and darkness is reduced).
  • the minimum voltage is determined (step S32).
  • the determined voltage is set to the common electrode voltage Vcom (step S33).
  • the voltage data determined by the voltage determination unit 52 is input to the voltage control unit 53 for controlling the voltage of the common electrode 24, and the voltage control unit 53 uses the voltage to the common electrode.
  • Set to voltage Vcom is input to the voltage control unit 53 for controlling the voltage of the common electrode 24, and the voltage control unit 53 uses the voltage to the common electrode.
  • the data of the set common electrode voltage Vcom is output to the driving unit 50, and the common electrode voltage Vcom is applied by the driving unit 50.
  • the center voltage V cen255 and the common electrode voltage V com of the potential of the pixel electrode at the time of displaying the solid pattern can be made to coincide with each other while the flicker can be easily detected, and the voltage symmetrical to the liquid crystal layer 4 can be obtained. Can be applied. Therefore, it is possible to prevent the display quality from being deteriorated and to prevent the occurrence of burn-in.
  • a solid pattern of 223 gradations or more and 247 gradations or less is displayed as a gradation range close to 255 gradations.
  • the flicker is larger than that in the case of 255 gradations, but the flicker is not increased to the extent that flicker can be easily detected. Because there is.
  • the gradation is less than 223, as shown in FIG.
  • the liquid crystal capacity is significantly different from the case of 255 gradation (that is, the liquid crystal capacity is smaller than that of 255 gradation). This is because it may be difficult to set a common electrode potential Vcom .
  • the liquid crystal capacitance at each of the arbitrary x gray scale and 255 gray scale is set to the ratio of C lcx to C lc255 (C lcx This is because it is necessary to carry out at 223 gradations or more where / C lc255 ) is 0.9 or more.
  • Examples of utilization of the present invention include an active matrix type liquid crystal display device using a switching element such as a thin film transistor and a potential setting method thereof.

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Abstract

　液晶表示装置（１）は、複数のソースバスライン（１４）と、複数のソースバスライン（１４）と交差する複数のゲートバスライン（１１）と、ＴＦＴ（５）、画素電極（１９）と、共通電極（２４）、液晶層（４）とを有し、ゲートバスライン（１１）とソースバスライン（１４）との交差点の各々に対応してマトリクス状に配置された複数の画素（３０）と、共通電極（２４）の電位を制御する電位制御部とを備えている。そして、電位制御部は、黒表示を０階調、白表示を２５５階調とし、１画素毎に０階調と２５５階調を表示した場合のフリッカーが最小となる共通電極（２４）の電位をＶｃｅｎｆ２５５から所定の電圧だけ小さくした電圧を、複数の画素（３０）の全てにおいて２５５階調を表示した場合の共通電極（２４）の電位の中心電圧をＶｃｅｎ２５５に設定する。

Description

液晶表示装置およびその電位設定方法
　本発明は、薄膜トランジスタ等のスイッチング素子を用いたアクティブマトリクス型の液晶表示装置およびその電位設定方法に関する。
　近年、携帯電話、携帯ゲーム機等のモバイル型端末機器やノート型パソコン等の各種電子機器の表示パネルとして、薄くて軽量であるとともに、低電圧で駆動でき、かつ消費電力が少ないという長所を有するアクティブマトリクス型の液晶表示装置が広く使用されている。
　このようなアクティブマトリクス型の液晶表示装置は、マトリクス状に配置された複数の画素からなる表示部としての液晶表示パネルと、その駆動回路とから主要部が構成されている。液晶表示パネルには、複数のデータ信号線（以下、「ソースバスライン」という。）と複数の走査信号線（以下、「ゲートバスライン」という。）が互いに交差するように格子状に形成されており、さらに、複数のゲートバスラインと平行に延在するように複数の補助容量線が形成されている。これら複数のソースバスラインとゲートバスラインとの交差点のそれぞれには１つの画素が対応している。また、液晶表示パネルは、マトリクス状に配置された上述の複数の画素に共通に設けられ、各画素に含まれる画素電極と液晶層を挟んで対向するように配置された共通電極（または、対向電極）を備えている。
　図１３は、上記のような液晶表示装置の液晶表示パネルにおける１つの画素の電気的構成を示す等価回路図である。各画素は、それに対応する交差点を通過するソースバスライン５０にソース電極が接続されるとともに、当該交差点を通過するゲートバスライン５１にゲート電極が接続されたスイッチング素子としての薄膜トランジスタ（以下「ＴＦＴ」と略記する。）５２と、ＴＦＴ５２のドレイン電極に接続された画素電極５３とを含んでいる。そして、画素電極５３と共通電極５４とによって液晶容量Ｃｌｃが形成され、画素電極５３とゲートバスライン５１に沿って設けられた補助容量線とによって補助容量Ｃｓが形成されている。これらの液晶容量Ｃｌｃと補助容量Ｃｓにより、各画素によって形成すべき画素の値を示す電圧を保持するための画素容量が構成される。また、画素電極５３とゲートバスライン５１との間には寄生容量Ｃｇｄが形成されている。
　ここで、各画素におけるゲートバスライン５１と画素電極５３との間に寄生容量Ｃｇｄが存在することから、データ信号がソースバスラインに印加されている場合、走査信号の電圧がゲートバスライン５１のオン電圧Ｖｇｈからゲートバスライン５１のオフ電圧Ｖｇｌへと立ち下がる時に、画素電極５３の電位（画素電位）Ｖｄには寄生容量Ｃｇｄに起因するレベルシフトΔＶｄが生じる。このレベルシフトΔＶｄは、「フィールドスルー電圧」または「引き込み電圧」等と呼ばれる。この引き込み電圧ΔＶｄは、
　ΔＶｄ＝（Ｖｇｈ－Ｖｇｌ）・Ｃｇｄ／（Ｃｌｃ＋Ｃｓ＋Ｃｇｄ）…（１）
で表される。
　そして、このような引き込み電圧ΔＶｄは、表示画像にフリッカーや表示劣化等を生じさせる。一般に、ＴＦＴによって駆動される液晶表示パネルは、液晶層に非対称な電圧を印加するとフリッカー（ちらつき）が発生して、表示品位が大きく低下するほか、長時間放置すると焼き付きが発生する。
　また、一般に、液晶表示装置では、液晶に長時間に亘って直流電圧を印加すると液晶が劣化するので、液晶に正極性の電圧と負極性の電圧を交互に印加する交流駆動が行われる。交流駆動には、フレーム反転駆動、ライン反転駆動、ドット反転駆動などの種類がある。また、交流駆動を行うときには、共通電極に印加する電圧（以下、共通電極電圧という）Ｖｃｏｍを一定に保つ駆動、あるいは、共通電極電圧Ｖｃｏｍのレベルを切り替える駆動のいずれかが行われる。
　例えば、共通電極電圧Ｖｃｏｍがわずかにずれた場合、全ての画素が同極性ならば、同じ方向に全画素の電位がずれるため、フレーム毎に全体が明るくなる場合と暗くなる場合を繰り返すことになる。その結果、大きなフリッカーが発生してしまう。そこで、ＴＦＴによって駆動される液晶表示パネルにおいては、隣り合う画素に印加される電圧が逆極性になり、かつフレーム毎に各画素の極性が反転するドット反転駆動が広く使われている。１ドット毎（即ち、１画素毎）に極性を反転させれば、隣り合った画素同士が、暗い画素と明るい画素となるため、明るさの変化をある程度相殺することが可能になり、全体として、ある程度フリッカーが小さくなるからである。
　尚、近年、単純なドット反転駆動ではなく、様々な方式のドット反転駆動が提案されているが、基本的には同じフレームにおいて、画素電極の電位の極性の正負が、パネル面内で混在するような駆動方法となっている（例えば、特許文献１参照）。
　なお、一般に、ドット反転駆動は、フリッカーを見にくくするための駆動であるため、共通電極電圧Ｖｃｏｍの設定が困難になる。そこで、全面で同極性の表示を行い、フリッカーを見やすくするドット市松パターンを表示して、共通電極電圧Ｖｃｏｍの設定を行う。ドット市松パターンとは、同じ極性の画素だけを点灯する表示パターンであって、点灯しない画素には０階調、あるいはそれに近い階調を書き込む。ドット反転駆動の場合は、上下左右に１ドットおきに点灯する。
　また、フリッカーが最小となるような共通電極電圧Ｖｃｏｍ、及びソースバスラインの電位設定は、理論的な手法で可能なようではあるが、実際には、設計値からの出来上がり寸法の僅かなずれ等によって計算通りにはいかない。そこで、実際に、液晶表示パネルの全面（即ち、全画素）を同じ階調（以下、「ベタパターン」と言う。）で表示をして、共通電極電圧Ｖｃｏｍを変化させ、フリッカーが最小になる共通電極電圧Ｖｃｏｍを探し、各々の電位を決定していく手法が提案されている（例えば、特許文献２参照）。
　このように、フリッカーが見え易いパターンを表示して、共通電極電位Ｖｃｏｍ、あるいはソースバスラインに入力する電位を調整する方法が、一般的に行われている。
特開２００３－２１６１２４号公報 特開平５－３２３３７９号公報
　ここで、上述のドット反転駆動のドット市松パターンによって調整された共通電極電位Ｖｃｏｍは、上述のベタパターンによって調整された共通電極電位Ｖｃｏｍの最適値と同じにならない場合がある。
　より具体的には、上述の寄生容量Ｃｇｄによる引き込み電圧を考慮して、ソースバスラインの電位を設定し、液晶層に対称な電圧が印加されるようにする。寄生容量Ｃｇｄによる引き込み電圧は高階調側と低階調側で異なるため、ソースバスラインの電位の中心電圧もそれに応じて、階調によって異なる設定を行う。例えば、ノーマリーブラックでは低階調を表示するために設定されるソースバスラインの電位の中心電圧は高階調を表示するために設定されるソースバスラインの中心電圧より高い。また、画素電位は上述の寄生容量Ｃｇｄによる引き込み電圧のほか、データ信号線とスイッチング素子のドレインとの間に形成された寄生容量Ｃｓｄによる引き込み電圧の影響を受ける。ドット市松パターンは、ある画素の階調が高いとき、隣接する画素の階調が０あるいは低い階調となり、かつ極性が逆となる。ドット市松パターンを実現するためのソースバスラインの平均電位は、高階調と階調が０あるいは低い階調を表示するための設定電位の平均電位となる。一方、ベタパターンでは、隣接する画素は、階調が等しく、かつ極性が逆である。ベタパターンを実現するためのソースバスラインの平均電位は、高階調を表示するための設定電位の平均となる。例えば、ノーマリーブラックでは低階調を表示するために設定されるソースバスラインの電位の中心電圧は、高階調を表示するために設定されるソースバスラインの中心電圧より高い。従って、画素電極に電位を書き込んだ後のソースバスラインの平均電圧は、ドット市松パターンよりベタパターンの方が高く、寄生容量Ｃｓｄによる引き込み電圧が小さい。よってドット市松パターンにより調整した共通電極電位Ｖｃｏｍは、ベタパターンにより調整された共通電極電位Ｖｃｏｍより高くなるため、ドット反転駆動のドット市松パターンによって共通電極電位Ｖｃｏｍを調整した場合であっても、共通電極電位Ｖｃｏｍが最適値になるとは限らない。その結果、液晶層に非対称な電圧が印加されてフリッカーが発生し、表示品位が大きく低下するほか、長時間の放置により焼き付きが発生するという問題があった。
　そこで、本発明は、上述の問題に鑑みてなされたものであり、フリッカーに起因する焼き付きの発生を防止することができる液晶表示装置およびその電位設定方法を提供することを目的とする。
　上記目的を達成するために、本発明の液晶表示装置は、複数のデータ信号線と、複数のデータ信号線と交差する複数の走査信号線と、走査信号線が選択状態であるときにオン状態となり、走査信号線が非選択状態であるときにオフ状態となるスイッチング素子と、データ信号線にスイッチング素子を介して接続された画素電極と、画素電極と対向するように配置された共通電極と、画素電極と共通電極とに挟持された液晶層とを有し、複数のデータ信号線と複数の走査信号線との交差点の各々に対応してマトリクス状に配置された複数の画素と、共通電極の電位を制御する電位制御部とを備え、データ信号線とスイッチング素子のドレインとの間に形成された寄生容量をＣｓｄ、液晶容量をＣｌｃ、補助容量をＣｓ、黒表示を０階調、白表示を２５５階調とし、１画素毎に０階調と２５５階調を表示した場合の０階調表示に必要な正極性の電位を画素電極に与えるためにデータ信号線に設定された電位をＶＨ０、０階調表示に必要な負極性の電位を画素電極に与えるためにデータ信号線に設定された電位をＶＬ０、２５５階調表示に必要な正極性の電位を画素電極に与えるためにデータ信号線に設定された電位をＶＨ２５５、２５５階調表示に必要な負極性の電位を画素電極に与えるためにデータ信号線に設定された電位をＶＬ２５５、フリッカーが最小となる共通電極の電位をＶｃｅｎｆ２５５とするとともに、複数の画素の全てにおいて２５５階調を表示した場合のフリッカーが最小となる共通電極の電位をＶｃｅｎ２５５とした場合、電位制御部は、Ｖｃｅｎｆ２５５から、
Figure JPOXMLDOC01-appb-M000001
 　だけ小さくした電位をＶｃｅｎ２５５に設定することを特徴とする。
　同構成によれば、１画素毎に０階調と２５５階調を表示した状態で設定した共通電極の電位との差を考慮して、複数の画素の全てにおいて２５５階調を表示した場合の共通電極の電位と画素電極の電位の中心電位とを一致させることが可能になる。従って、液晶層に対称な電圧を印加することが可能になる。従って、表示品位の低下を防止できるとともに、焼き付きの発生を防止できる。
　また、本発明の液晶表示装置は、複数のデータ信号線と、複数のデータ信号線と交差する複数の走査信号線と、走査信号線が選択状態であるときにオン状態となり、走査信号線が非選択状態であるときにオフ状態となるスイッチング素子と、データ信号線にスイッチング素子を介して接続された画素電極と、画素電極と対向するように配置された共通電極と、画素電極と共通電極とに挟持された液晶層とを有し、複数のデータ信号線と複数の走査信号線との交差点の各々に対応してマトリクス状に配置された複数の画素と、共通電極の電位を制御する電位制御部とを備え、黒表示を０階調、白表示を２５５階調とし、その間の明るさを２５４レベルに分割した時、任意の２つの中間調であるａ階調とｂ階調、及び２５５階調の各々における液晶容量をＣｌｃａ、Ｃｌｃｂ、Ｃｌｃ２５５とし、０階調表示に必要な正極性の電位を画素電極に与えるためにデータ信号線に設定された電位をＶＨ０、０階調表示に必要な負極性の電位を画素電極に与えるためにデータ信号線に設定された電位をＶＬ０、ａ階調表示に必要な正極性の電位を画素電極に与えるためにデータ信号線に設定された電位をＶＨａ、ａ階調表示に必要な負極性の電位を画素電極に与えるためにデータ信号線に設定された電位をＶＬａ、ｂ階調表示に必要な正極性の電位を画素電極に与えるためにデータ信号線に設定された電位をＶＨｂ、ｂ階調表示に必要な負極性の電位を画素電極に与えるためにデータ信号線に設定された電位をＶＬｂ、２５５階調表示に必要な正極性の電位を画素電極に与えるためにデータ信号線に設定された電位をＶＨ２５５、２５５階調表示に必要な負極性の電位を画素電極に与えるためにデータ信号線に設定された電位をＶＬ２５５として、νａ＝－（ＶＨ０＋ＶＬ０－ＶＨａ－ＶＬａ）、νｂ＝－（ＶＨ０＋ＶＬ０－ＶＨｂ－ＶＬｂ）、ν２５５＝－（ＶＨ０＋ＶＬ０－ＶＨ２５５－ＶＬ２５５）と定義するとともに、１画素おきに０階調とａ階調を表示した場合のフリッカーが最小となる共通電極の電位をＶｃｅｎｆａ、１画素おきに０階調とｂ階調を表示した場合のフリッカーが最小となる共通電極の電位をＶｃｅｎｆｂとするとともに、複数の画素の全てにおいてａ階調、及びｂ階調を表示した場合の各々のフリッカーが最小となる共通電極の電位をＶｃｅｎａ、Ｖｃｅｎｂとして、ΔＶｃｅｎａ＝Ｖｃｅｎａ－Ｖｃｅｎｆａ、ΔＶｃｅｎｂ＝Ｖｃｅｎｂ－Ｖｃｅｎｆｂと定義した場合、前記電位制御部は、Ｖｃｅｎｆ２５５に、
Figure JPOXMLDOC01-appb-M000002
 を加えた電位をＶｃｅｎ２５５に設定することを特徴とする。
　同構成によれば、１画素毎に０階調と２５５階調を表示した状態で設定した共通電極の電位との差を考慮して、複数の画素の全てにおいて２５５階調を表示した場合の共通電極の電位Ｖｃｏｍ２５５と画素電極の電位の中心電位とを一致させることが可能になる。従って、液晶層に対称な電圧を印加することが可能になる。従って、表示品位の低下を防止できるとともに、焼き付きの発生を防止できる。
　また、設計上の容量と実際の容量が必ずしも一致するとは言えない寄生容量を用いることなく、複数の画素の全てにおいて２５５階調を表示した場合の共通電極の電位を設定することが可能になるため、より一層正確に共通電極の電位Ｖｃｏｍ２５５と画素電極の電位の中心電位とを一致させることが可能になる。
　また、本発明の液晶表示装置の電位設定方法は、複数のデータ信号線と、複数のデータ信号線と交差する複数の走査信号線と、走査信号線が選択状態であるときにオン状態となり、走査信号線が非選択状態であるときにオフ状態となるスイッチング素子と、データ信号線にスイッチング素子を介して接続された画素電極と、画素電極と対向するように配置された共通電極と、画素電極と共通電極とに挟持された液晶層とを有し、複数のデータ信号線と複数の走査信号線との交差点の各々に対応してマトリクス状に配置された複数の画素とを備える液晶表示装置の電位設定方法であって黒表示を０階調、白表示を２５５階調とし、１画素毎に０階調と２５５階調を表示するステップと、１画素毎に０階調と２５５階調を表示した状態で、フリッカーが最小となる電圧を、共通電極の電位Ｖｃｅｎｆ２５５に設定するステップと、共通電極の電位Ｖｃｅｎｆ２５５から、
Figure JPOXMLDOC01-appb-M000003
 （ここで、Ｃｓｄはデータ信号線と前記スイッチング素子のドレインとの間に形成された寄生容量、Ｃｌｃは液晶容量、Ｃｓは補助容量、ＶＨ０は０階調表示に必要な正極性の電位を画素電極に与えるためにデータ信号線に設定された電位、ＶＬ０は０階調表示に必要な負極性の電位を画素電極に与えるためにデータ信号線に設定された電位、ＶＨ２５５は２５５階調表示に必要な正極性の電位を画素電極に与えるためにデータ信号線に設定された電位、ＶＬ２５５は２５５階調表示に必要な負極性の電位を画素電極に与えるためにデータ信号線に設定された電位である）だけ小さくした電位を、複数の画素の全てにおいて２５５階調を表示した場合の共通電極の電位Ｖｃｅｎ２５５に設定するステップとを少なくとも含むことを特徴とする。
　同構成によれば、１画素毎に０階調と２５５階調を表示した状態で設定した共通電極の電位との差を考慮して、複数の画素の全てにおいて２５５階調を表示した場合の共通電極の電位と画素電極の電位の中心電位とを一致させることが可能になる。従って、液晶層に対称な電圧を印加することが可能になる。従って、表示品位の低下を防止できるとともに、焼き付きの発生を防止できる。
　また、本発明の液晶表示装置の電位設定方法は、、複数のデータ信号線と、複数のデータ信号線と交差する複数の走査信号線と、走査信号線が選択状態であるときにオン状態となり、走査信号線が非選択状態であるときにオフ状態となるスイッチング素子と、データ信号線にスイッチング素子を介して接続された画素電極と、画素電極と対向するように配置された共通電極と、画素電極と共通電極とに挟持された液晶層とを有し、複数のデータ信号線と複数の走査信号線との交差点の各々に対応してマトリクス状に配置された複数の画素とを備える液晶表示装置の電位設定方法であって、黒表示を０階調、白表示を２５５階調とし、１画素毎に０階調と２５５階調を表示するステップと、１画素毎に０階調と２５５階調を表示した状態で、フリッカーが最小となる共通電極の電位Ｖｃｅｎｆ２５５を求めるステップと、１画素毎に０階調と任意の中間調であるａ階調を表示するステップと、１画素毎に０階調とａ階調を表示した状態で、フリッカーが最小となる共通電極の電位Ｖｃｅｎｆａを求めるステップと、１画素毎に０階調と任意の中間調であるｂ階調を表示するステップと、１画素毎に０階調とｂ階調を表示した状態で、フリッカーが最小となる共通電極の電位Ｖｃｅｎｆｂを求めるステップと、複数の画素の全てにおいてａ階調を表示するステップと、複数の画素の全てにおいてａ階調を表示した状態で、フリッカーが最小となる共通電極の電位Ｖｃｅｎａを求めるステップと、複数の画素の全てにおいてｂ階調を表示するステップと、複数の画素の全てにおいてｂ階調を表示した状態で、フリッカーが最小となる共通電極の電位Ｖｃｅｎｂを求めるステップと、液晶容量と前記液晶層に印加される電圧との特性を測定するステップと、ａ階調、ｂ階調及び２５５階調の各々において液晶層に印加される電圧を求めるステップと、液晶容量と液晶層に印加される電圧との特性と、ａ階調、ｂ階調及び２５５階調の各々において液晶層に印加される電圧に基づいて、ａ階調、ｂ階調及び２５５階調の各々における液晶容量Ｃｌｃａ、Ｃｌｃｂ、Ｃｌｃ２５５を求めるステップと、
共通電極の電位Ｖｃｅｎｆ２５５に、
Figure JPOXMLDOC01-appb-M000004
 　（ここで、ΔＶｃｅｎａはＶｃｅｎａ－Ｖｃｅｎｆａ、ΔＶｃｅｎｂはＶｃｅｎｂ－Ｖｃｅｎｆｂ、νａは－（ＶＨ０＋ＶＬ０－ＶＨａ－ＶＬａ）、νｂは－（ＶＨ０＋ＶＬ０－ＶＨｂ－ＶＬｂ）、ν２５５は－（ＶＨ０＋ＶＬ０－ＶＨ２５５－ＶＬ２５５、ＶＨ０は０階調表示に必要な正極性の電位を画素電極に与えるためにデータ信号線に設定された電位、ＶＬ０は０階調表示に必要な負極性の電位を画素電極に与えるためにデータ信号線に設定された電位、ＶＨａはａ階調表示に必要な正極性の電位を画素電極に与えるためにデータ信号線に設定された電位、ＶＬａはａ階調表示に必要な負極性の電位を画素電極に与えるためにデータ信号線に設定された電位、ＶＨｂはｂ階調表示に必要な正極性の電位を画素電極に与えるためにデータ信号線に設定された電位、ＶＬｂはｂ階調表示に必要な負極性の電位を画素電極に与えるためにデータ信号線に設定された電位、ＶＨ２５５は２５５階調表示に必要な正極性の電位を画素電極に与えるためにデータ信号線に設定された電位、ＶＬ２５５は２５５階調表示に必要な負極性の電位を画素電極に与えるためにデータ信号線に設定された電位である）。
　を加えた電圧を、複数の画素の全てにおいて２５５階調を表示した場合の共通電極の電位Ｖｃｅｎ２５５に設定するステップとを少なくとも含むことを特徴とする。
　同構成によれば、１画素毎に０階調と２５５階調を表示した状態で設定した共通電極の電位との差を考慮して、複数の画素の全てにおいて２５５階調を表示した場合の共通電極の電位Ｖｃｏｍ２５５と画素電極の電位の中心電位とを一致させることが可能になる。従って、液晶層に対称な電圧を印加することが可能になる。従って、表示品位の低下を防止できるとともに、焼き付きの発生を防止できる。
　また、設計上の容量と実際の容量が必ずしも一致するとは言えない寄生容量を用いることなく、複数の画素の全てにおいて２５５階調を表示した場合の共通電極の電位を設定することが可能になるため、より一層正確に共通電極の電位Ｖｃｏｍ２５５と画素電極の電位の中心電位とを一致させることが可能になる。
　また、本発明の液晶表示装置の電位設定方法は、複数のデータ信号線と、複数のデータ信号線と交差する複数の走査信号線と、走査信号線が選択状態であるときにオン状態となり、走査信号線が非選択状態であるときにオフ状態となるスイッチング素子と、データ信号線にスイッチング素子を介して接続された画素電極と、画素電極と対向するように配置された共通電極と、画素電極と共通電極とに挟持された液晶層とを有し、複数のデータ信号線と複数の走査信号線との交差点の各々に対応してマトリクス状に配置された複数の画素とを備える液晶表示装置の電位設定方法であって、黒表示を０階調、白表示を２５５階調とするとともに、その間の明るさを２５４レベルに分割し、複数の画素の全てにおいて、２２３階調以上２４７階調以下の範囲におけるいずれかの階調を表示するステップと、複数の画素の全てにおいて２２３階調以上２４７階調以下の範囲におけるいずれかの階調を表示した状態で、フリッカーが最小となる電圧を、共通電極電位に設定するステップと、を少なくとも備えることを特徴とする。
　同構成によれば、フリッカーの検出が容易な状態で、適切な共通電極電位を設定することが可能になるとともに、複数の画素の全てにおいて２２３階調以上２４７階調以下の範囲におけるいずれかの階調を表示した場合の画素電極の電位の中心電位と共通電極電圧とを一致させて、液晶層に対称な電圧を印加することが可能になる。従って、表示品位の低下を防止できるとともに、焼き付きの発生を防止できる。
　本発明によれば、液晶層に対称な電圧を印加することが可能になるため、表示品位の低下を防止できるとともに、フリッカーに起因する焼き付きの発生を防止できる。
本発明の第１の実施形態に係る液晶表示装置の全体構成を示す平面図である。 本発明の第１の実施形態に係る液晶表示装置の断面図である。 本発明の第１の実施形態に係る液晶表示装置における画素の要部構成を示す等価回路図である。 本発明の第１の実施形態に係る液晶表示装置を構成するＴＦＴ基板の全体構成を示す断面図である。 本発明の第１の実施形態に係る液晶表示装置の表示部の全体構成を示す断面図である。 本発明の第１の実施形態に係る液晶表示装置における画素電極の中心電圧を設定するための装置の全体構成を示す図である。 本発明の第１の実施形態に係る液晶表示装置における画素電極の電位の中心電圧の設定方法を説明するためのフローチャートである。 本発明の第２の実施形態に係る液晶表示装置における画素電極の電位の中心電圧の設定方法を説明するためのフローチャートである。 液晶容量と電圧の特性（Ｃ－Ｖ特性）の１例を示す図である。 本発明の第３の実施形態に係る液晶表示装置における共通電極電圧の設定方法を説明するためのフローチャートである。 フリッカーの大きさと階調との関係を示す図である。 液晶容量と階調の関係を示す図である。 従来の液晶表示装置における画素の要部構成を示す等価回路図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。
　（第１の実施形態）
　図１は、本発明の第１の実施形態に係る液晶表示装置の全体構成を示す平面図であり、図２は、本発明の第１の実施形態に係る液晶表示装置の断面図である。また、図３は、本発明の第１の実施形態に係る液晶表示装置における画素の要部構成を示す等価回路図であり、図４は、本発明の第１の実施形態に係る液晶表示装置を構成するＴＦＴ基板の全体構成を示す断面図である。また、図５は、本発明の第１の実施形態に係る液晶表示装置の表示部の全体構成を示す断面図であり、図６は、本発明の第１の実施形態に係る液晶表示装置における画素電極の中心電圧を設定するための装置の全体構成を示す図である。
　図１、図２に示す様に、液晶表示装置１は、第１基板であるＴＦＴ基板２と、ＴＦＴ基板２に対向して配置された第２基板であるＣＦ基板３と、ＴＦＴ基板２及びＣＦ基板３の間に挟持して設けられた表示媒体層である液晶層４とを備えている。また、液晶表示装置１は、ＴＦＴ基板２とＣＦ基板３との間に狭持され、ＴＦＴ基板２及びＣＦ基板３を互いに接着するとともに液晶層４を封入するために枠状に設けられたシール材４０とを備えている。
　このシール材４０は、液晶層４を周回するように形成されており、ＴＦＴ基板２とＣＦ基板３は、このシール材４０を介して相互に貼り合わされている。また、図１に示すように、液晶表示装置１は、液晶層４の厚み（即ち、セルギャップ）を規制するための複数のフォトスペーサ２５を備えている。
　また、図１に示すように、液晶表示装置１は、矩形状に形成されており、液晶表示パネル１の長手方向Ｘにおいて、ＴＦＴ基板２がその上辺においてＣＦ基板３よりも突出し、その突出した領域には、後述するゲート線やソース線等の複数の表示用配線が引き出され、端子領域Ｔが構成されている。
　また、液晶表示装置１では、ＴＦＴ基板２及びＣＦ基板３が重なる領域に画像表示を行う表示領域Ｄが規定されている。ここで、表示領域Ｄは、画像の最小単位である画素がマトリクス状に複数配列されることにより構成されている。
　また、シール材４０は、図１に示すように、表示領域Ｄの周囲全体を囲む矩形枠状に設けられている。
　また、図３において、液晶表示装置１の画素３０は、ソースバスライン１４とゲートバスライン１１とが互いに交差して設けられている。そして、両信号線の交差部近傍のゲートバスライン１１にゲートが接続されるとともに、その交差部近傍のソースバスライン１４にソースが接続され、更に、ドレインが画素電極１９に接続されたスイッチング素子としての薄膜トランジスタ（ＴＦＴ）５が設けられている。ＴＦＴ５は、ゲートバスライン１１が選択状態であるときにオン状態となり、ゲートバスライン１１が非選択状態であるときにオフ状態となる。
　また、画素電極１９は、ソースバスライン１４にＴＦＴ５を介して接続されており、この画素電極１９と対向するように共通電極（対向電極）２４が配置されている。また、画素電極１９と共通電極２４との間に表示媒体層として液晶層４が挟持されて液晶容量Ｃｌｃが構成されている。また、この液晶容量Ｃｌｃと並列に補助容量Ｃｓが設けられている。この補助容量Ｃｓの一方の補助容量電極は画素電極１９と接続され、他方の共通電極２４には共通電圧電位Ｖｃｏｍが印加されている。さらに、ＴＦＴ５のゲートとドレイン間には寄生容量Ｃｇｄが生じる。
　なお、図３においては、１画素部分のみを示しているが、ソースバスライン１４およびゲートバスライン１１は、各々複数本が設けられており、複数のソースバスライン１４と複数のゲートバスライン１１との交差点の各々に対応して、複数の画素３０がマトリクス状に配置されている。即ち、ゲートバスライン１１とソースバスライン１４で囲まれた領域毎に各画素３０が各々設けられている。
　ＴＦＴ基板２は、図３、図４に示すように、ガラス基板等の絶縁基板６と、当該絶縁基板６上に互いに平行に延設された上述のゲートバスライン１１と、ゲートバスライン１１を覆うように設けられたゲート絶縁膜１２とを備えている。また、ＴＦＴ基板２は、ゲート絶縁膜１２上にゲートバスライン１１と直交する方向に互いに平行に延設された上述のソースバスライン１４と、ゲートバスライン１１及びソースバスライン１４の交差部分毎にそれぞれ設けられた複数のＴＦＴ５と、ソースバスライン１４及びＴＦＴ５を覆うように順に設けられた層間絶縁膜１０である第１層間絶縁膜１５及び第２層間絶縁膜１６とを備えている。また、ＴＦＴ基板２は、第２層間絶縁膜１６上にマトリクス状に設けられ、ＴＦＴ５の各々に接続された複数の画素電極１９と、各画素電極１９を覆うように設けられた配向膜９とを有している。
　また、ＴＦＴ５は、図４に示すように、ゲートバスライン１１が側方に突出したゲート電極１７と、ゲート電極１７を覆うように設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上でゲート電極１７に重なる位置において島状に設けられた半導体層１３と、半導体層１３上で互いに対峙するように設けられたソース電極１８及びドレイン電極２０とを備えている。ここで、ソース電極１８は、ソースバスライン１４が側方に突出した部分である。また、ドレイン電極２０は、図４に示すように、第１層間絶縁膜１５及び第２層間絶縁膜１６に形成されたコンタクトホール３０を介して画素電極１９に接続されている。また、画素電極１９は、図５に示すように、第２層間絶縁膜１６上に設けられた透明電極３１と、透明電極３１上に積層され、透明電極３１の表面上に設けられた反射電極３２とにより構成されている。また、半導体層１３は、図４に示すように、下層の真性アモルファスシリコン層１３ａと、その上層のリンがドープされたｎ＋アモルファスシリコン層１３ｂとを備え、ソース電極１８及びドレイン電極２０から露出する真性アモルファスシリコン層１３ａがチャネル領域を構成している。
　また、ＴＦＴ基板２及びそれを備えた液晶表示パネル１の表示部では、図５に示すように、反射電極３２により反射領域Ｒが規定され、反射電極３２から露出する透明電極３１により透過領域Ｔが規定されている。また、画素電極１９の下層の第２層間絶縁膜１６の表面は、図５に示すように、凹凸状に形成されており、第２層間絶縁膜１６の表面に透明電極３１を介して設けられた反射電極３２の表面も凹凸状に形成されている。
　なお、上述の反射領域Ｒは、必ずしも規定する必要はなく、透過領域Ｔのみを規定する構成としても良い。
　ＣＦ基板３は、図５に示すように、ガラス基板等の絶縁基板２１と、絶縁基板２１上に設けられたカラーフィルター層２２と、カラーフィルター層２２の反射領域Ｒにおいて、反射領域Ｒ及び透過領域Ｔにおける光路差を補償するための透明層２３とを備えている。また、ＣＦ基板３は、カラーフィルター層２２の透過領域Ｔ及び透明層２３（即ち、反射領域Ｒ）覆うように設けられた共通電極２４と、共通電極２４上に柱状に設けられたフォトスペーサ２５と、共通電極２４及びフォトスペーサ２５を覆うように設けられた配向膜２６とを有している。なお、カラーフィルター層２２には、各画素に対して設けられた赤色層Ｒ、緑色層Ｇ、および青色層Ｂの着色層２８と、遮光膜であるブラックマトリクス２７とが含まれる。
　上記構成の半透過型の液晶表示パネル１は、反射領域ＲにおいてＣＦ基板３側から入射する光を反射電極３２で反射するとともに、透過領域ＴにおいてＴＦＴ基板２側から入射するバックライト（不図示）からの光を透過するように構成されている。
　また、液晶表示装置１においては、ソースバスライン１４に、図示しないデータ信号線駆動手段（ソースドライバ）から画素３０の表示状態に応じた表示信号（データ信号）が供給され、ゲートバスライン１１に、図示しない走査信号線駆動手段（ゲートドライバ）からＴＦＴ２１をオン・オフさせる走査信号（ゲート信号）が供給されるようになっている。
　そして、液晶表示パネル１は、各画素電極１９毎に構成された画素３０において、ゲートバスライン１１からゲート信号が送られてＴＦＴ５をオン状態にした場合に、ソースバスライン１４からデータ信号が送られてソース電極１８及びドレイン電極２０を介して、画素電極１９に所定の電荷が書き込まれる。そして、画素電極１９と共通電極２４との間で電位差が生じ、液晶層４に所定の電圧が印加されるように構成されている。そして、液晶表示装置１では、印加された電圧の大きさに応じて、液晶分子の配向状態が変わることを利用して、バックライトから入射する光の透過率を調整することにより、画像が表示される構成となっている。
　ここで、上述のごとく、従来のドット市松パターンを表示してフリッカーを最小にするという手法は、必ずしも最適な方法でない。従来のドット市松パターンを表示する方法では、液晶層に対して、正極性と負極性の電圧の絶対値が異なる非対称な電圧（矩形波）が印加される。即ち、オフセット電圧が加わった矩形波が印加され、電気的な焼き付きが発生しやすい状態となっている。
　また、画素電極の電位は、ゲートバスラインの電位の影響を受けるが、同様にソースバスラインの電位の影響をも受ける。ゲートバスラインがＯＦＦになった後、ソースバスラインの電位が変化し、ソースとドレインの間の容量によって画素電極の電位が変化する。
　そして、ドット市松パターンは、ある画素の階調が高いとき、隣接する画素の階調が０あるいは低い階調でありかつ極性が逆であるため、ソースバスラインの電位は片方の極性が非常に大きく、もう片方の極性が非常に小さいという状態、即ち、ソースバスラインの平均電圧が、共通電極電位Ｖｃｏｍから大きくずれた特殊な状態になっている。
　また、一般の表示では、ドット市松パターンのごとく、１ドットおきの表示が行われることは殆どなく、ソースバスラインの電位において、片方の極性の電圧が大きくなり、もう片方の極性の電圧が小さくなる状態が連続するようなことは殆どないと言える。従って、共通電極電位Ｖｃｏｍの設定は、ベタパターンにより、設定することが望ましいといえる。
　そこで、本実施形態においては、ソースバスライン１４の電位変化に着目し、ドット市松パターン表示で設定した画素電極１９の電位の中心電圧と、ベタパターン表示で設定した場合の画素電極１９の電位の中心電圧との差を求め、この差を考慮して、最終的に共通電極２４の電位と画素電極１９の電位の中心電位とを一致させる構成となっている。
　ベタパターンとして全面白（２５５階調）を表示した場合と、２５５階調のドット市松パターン（１画素おきに０階調と２５５階調を表示）した場合では、ドット市松パターンで調整した画素電極１９の電位の中心電圧が、
Figure JPOXMLDOC01-appb-M000005
 だけ高くなる。
　より具体的には、全面白のベタパターンを表示した場合、ソースバスライン１４とＴＦＴ５のドレイン（画素電極）との間に形成された寄生容量Ｃｓｄによる画素電極１９の電位の変化は、殆ど無視できると考えられる。ここで、ソースバスライン１４の電位の変化を、所定の階調を表示するために必要な正極性の電位を画素電極１９に与えるためにソースバスライン１４に設定された電位ＶＨと所定の階調を表示するために必要な負極性の電位を画素電極１９に与えるためにソースバスライン１４に設定された電位ＶＬに分けて考えると、ＶＨからは、ドット反転駆動であるため、ＶＨとＶＬの平均に変化すると考えられ、この時の電位の引き込み量は、
Figure JPOXMLDOC01-appb-M000006
 となる。
　また、ＶＬからは、ドット反転駆動であるため、ＶＨとＶＬの平均に変化すると考えられ、この時の電位の引き込み量は、
Figure JPOXMLDOC01-appb-M000007
 となる。
　従って、式（３）と式（４）により、ＶＨの電位低下量とＶＬの電位上昇量は等しいため、画素電極１９の電位の中心電圧は変化しない。即ち、ベタパターンを表示する駆動では、Ｃｓｄによる画素電極１９の電位変化は、殆どないと考えられる。
　一方、ソースバスライン１４の電位をＶＨＸ（Ｘ階調を表示するために必要な正極性の電位を画素電極１９に与えるためにソースバスライン１４に設定された電位、またはＶＬＸ（所定の階調を表示するために必要な負極性の電位を画素電極１９に与えるためにソースバスライン１４に設定された電位）と表すと（但し、Ｘは階調を示す。）、２５５階調（白）のドット市松パターンを表示した場合、同じフレーム内ではソースバスライン１４の電位は、ドット反転駆動であるため、ＶＨ２５５からはＶＨ２５５とＶＬ０の平均に変化すると考えられ、この時の電位の引き込み量は、
Figure JPOXMLDOC01-appb-M000008
 となる。
　また、ＶＬ２５５からはＶＨ０とＶＬ２５５との平均に変化すると考えられ、この時の電位の引き込み量は、
Figure JPOXMLDOC01-appb-M000009
 となる。
　従って、画素電極１９の電位の中心電圧は、式（５）と式（６）との平均値だけずれることになり、そのずれ量は、
Figure JPOXMLDOC01-appb-M000010
 となる。
　即ち、ドット市松パターン表示時の画素電極１９の電位の中心電圧をＶｃｅｎｆ２５５、ベタパターン表示時の画素電極１９の電位の中心電圧をＶｃｅｎ２５５とすると、
Figure JPOXMLDOC01-appb-M000011
 となる。
　ここで、一般に、低階調のソースバスライン１４の電位の中心電位は、ゲートバスラインによる引き込みが大きいため、高階調のソースバスライン１４の電位の中心電位より高く設定され、ＶＨ０＋ＶＬ０≧ＶＨ２５５＋ＶＬ２５５が成り立つことが多い。そのため、式（８）に示すように、ドット市松パターン表示で設定した方が、ベタパターン表示で設定した場合に比し、画素電極１９の電位の中心電圧は高くなる。
　従って、上述のドット反転駆動のドット市松パターンによって調整された画素電極１９の電位の中心電圧は、上述のベタパターンによって調整された画素電極１９の電位の中心電圧の最適値と同じにならず、ドット市松パターンで調整した場合であっても、画素電極１９の電位の中心電圧が最適値になるとは限らない。その結果、液晶層４に非対称な電圧が印加されてフリッカーが発生し、表示品位が大きく低下するほか、長時間の放置により焼き付きが発生するという問題があった。
　そこで、本実施形態においては、以下の方法により、ベタパターンによって調整された画素電極１９の電位の中心電圧を求める。図７は、本発明の第１の実施形態に係る液晶表示装置における画素電極の電位の中心電圧の設定方法を説明するためのフローチャートである。
　まず、図６に示す、液晶表示装置１に接続された駆動手段５０により、液晶層４に電圧を印加し、ゲートバスライン１１とソースバスライン１４との各々で、隣接する１画素毎に、液晶層４へ印加される電圧極性を反転させて、１画素毎に最低階調（即ち、０階調）と最大階調（即ち、２５５階調）を表示（即ち、黒表示を０階調、白表示を２５５階調とし、１画素毎に０階調と２５５階調を表示）し、ドット市松パターンを表示する（ステップＳ１）。
　次いで、ドット市松パターンを表示した状態で、フリッカーが最小となる電圧を、画素電極１９の電位の中心電位Ｖｃｅｎｆ２５５に設定する（ステップＳ２）。
　より具体的には、図６に示す輝度検出手段（例えば、フォトダイオード等）５１により、液晶表示装置１の輝度を検出する。次いで、検出された輝度のデータと、液晶層４に印加された電圧のデータが、電圧決定手段５２（例えば、スペクトルアナライザーやフリッカーメーター等）に入力されるとともに、当該電圧決定手段５２により、フリッカーが最小（即ち、明暗時の輝度が最小）となる電位が決定される。
　ここで、共通電極２４の電位を画素電極１９の電位の中心電位Ｖｃｅｎｆ２５５と等しくすることにより、フリッカーが最小となるため、ドット市松パターンを表示した状態で、フリッカーが最小となる共通電極２４の電位を画素電極１９の電位の中心電位Ｖｃｅｎｆ２５５と等しくなるように設定し、上述の式（８）に従い、ドット市松パターンを表示した状態で、フリッカーが最小となる共通電極２４の電圧Ｖｃｅｎｆ２５５から、
Figure JPOXMLDOC01-appb-M000012
 だけ小さくした電圧（即ち、Ｖｃｅｎ２５５）を、ベタパターン表示時（即ち、複数の画素３０の全てにおいて２５５階調を表示した場合）の共通電極２４の電位に設定する（ステップＳ３）。
　より具体的には、電圧決定手段５２により決定された電圧のデータが、画素電極１９の電位と共通電極２４の電位を制御するための電位制御手段５３に入力されるとともに、電位制御手段５３は、当該電圧を画素電極１９の電位の中心電位Ｖｃｅｎｆ２５５に設定する。更に、電位制御手段５３は、ドット市松パターンを表示した状態で、フリッカーが最小となる共通電極２４の電位Ｖｃｅｎｆ２５５から、
Figure JPOXMLDOC01-appb-M000013
 だけ小さくした電圧を、ベタパターン表示時の共通電極２４の電位Ｖｃｅｎ２５５に設定する。
　そして、共通電極２４の電位Ｖｃｅｎ２５５を共通電極電位Ｖｃｏｍとして設定する（ステップＳ４）。
　より具体的には、設定されたベタパターン表示時の共通電極２４の電位Ｖｃｅｎ２５５のデータが駆動手段５０に出力され、駆動手段５０により、共通電極２４の電位Ｖｃｅｎ２５５が共通電極電位Ｖｃｏｍとして印加される（ステップＳ４）。
　以上より、ドット市松パターン表示で設定した画素電極１９の電位の中心電圧（即ち、共通電極２４の電圧）Ｖｃｅｎｆ２５５との差を考慮して、ベタパターン表示における共通電極２４の電位Ｖｃｅｎ２５５と画素電極１９の電位の中心電圧Ｖｃｅｎ２５５とを一致させる（即ち、ベタパターン表示時の画素電極１９の電位の中心電圧Ｖｃｅｎ２５５と共通電極電圧Ｖｃｏｍとを一致させる）ことが可能になる。従って、液晶層に対称な電圧を印加することが可能になる。従って、表示品位の低下を防止できるとともに、焼き付きの発生を防止できる。
　（第２の実施形態）
　次に、本発明の第２の実施形態について説明する。なお、液晶表示装置の全体構成、ＴＦＴ基板の全体構成、及び液晶表示装置における画素電極の中心電圧を設定するための装置の全体構成は、上述の第１の実施形態において説明したものと同様であるため、ここでは詳しい説明を省略する。
　上述の第１の実施形態においては、式（８）に基づいて、共通電極電圧Ｖｃｏｍを設定したが、寄生容量Ｃｓｄは、寸法等のバラツキにより、設計上の容量と実際の容量が必ずしも一致するとは言えない。
　また、一般に、２５５階調に比し、中間調ではベタパターンの表示であっても、僅かな電位差が輝度変化を大きくするため、フリッカーが検出し易いと言える。
　そこで、本実施形態においては、上述の式（８）において、寄生容量Ｃｓｄを消去するとともに、中間調における画素電極の電位の中心電圧を用いて、共通電極電圧Ｖｃｏｍを設定する構成としている。
　より具体的には、まず、上述の式（８）より、各階調Ｘにおいて、
Figure JPOXMLDOC01-appb-M000014
 が成立する。
　ここで、ΔＶｃｅｎｘ＝Ｖｃｅｎｘ－Ｖｃｅｎｆｘ、νｘ＝－（ＶＨ０＋ＶＬ０－ＶＨｘ－ＶＬｘ）とすると、式（９）は、
Figure JPOXMLDOC01-appb-M000015
 となる。
　ここで、任意の中間調であるａ階調及びｂ階調（即ち、黒表示を０階調、白表示を２５５階調とし、その間の明るさを２５４レベルに分割した時の任意の中間調であるａ階調及びｂ階調）において、式（１０）を適用すると、
Figure JPOXMLDOC01-appb-M000016
 となる。
　よって、式（１１）を置き換えると、
Figure JPOXMLDOC01-appb-M000017
 となる。
　同様に、任意の中間調であるａ階調、及び２５５階調において、式（１０）を適用すると、
Figure JPOXMLDOC01-appb-M000018
 となる。
　従って、式（１２）、及び式（１３）より、
Figure JPOXMLDOC01-appb-M000019
 となる。
　よって、式（１４）、及びΔＶｃｅｎｘ＝Ｖｃｅｎｘ－Ｖｃｅｎｆｘにより、
　Ｖｃｅｎ２５５＝Ｖｃｅｎｆ２５５＋ΔＶｃｅｎ２５５…（１５）
　となり、寄生容量Ｃｓｄを使用することなく、中間調における画素電極１９の電位の中心電圧を用いて、ベタパターンによって調整された画素電極１９の電位の中心電圧を求めることができる。
　そして、上述の第１の実施形態の場合と同様に、共通電極２４の電位を画素電極１９の電位の中心電位と等しくすることにより、フリッカーが最小となるため、フリッカーが最小となる共通電極２４の電位を、画素電極１９の電位の中心電位と等しくなるように設定する。
　次に、本実施形態における、ベタパターンによって調整された画素電極１９の電位の中心電圧の設定方法について説明する。図８は、本発明の第２の実施形態に係る液晶表示装置における画素電極の電位の中心電圧の設定方法を説明するためのフローチャートである。
　まず、上述の第１の実施形態の場合と同様に、駆動手段５０により、液晶層４に電圧を印加し、ゲートバスライン１１とソースバスライン１４との各々で、隣接する１画素毎に、液晶層４へ印加される電圧極性を反転させて、１画素毎に最低階調（即ち、０階調）と最大階調（即ち、２５５階調）を表示し、ドット市松パターンを表示する（ステップＳ１１）。
　次いで、上述の第１の実施形態の場合と同様に、ドット市松パターンを表示した状態で、フリッカーが最小となる共通電極２４の電位を求め、この電位をＶｃｅｎｆ２５５に設定する（ステップＳ１２）。
　次いで、上述のステップＳ１１において、最大階調（即ち、２５５階調）の代わりに、任意の中間調であるａ階調及びｂ階調を表示するとともに、上述のステップ１２と同様に処理を行い、ドット市松パターンを表示した状態で、フリッカーが最小となる共通電極２４の電位を求め、この電位をＶｃｅｎｆａ、及びＶｃｅｎｆｂに設定する（ステップＳ１３）。
　より具体的には、１画素毎に０階調と任意の中間調であるａ階調を表示し、１画素毎に０階調とａ階調を表示した状態で、フリッカーが最小となる電圧を、共通電極２４の電位Ｖｃｅｎｆａに設定する。また、同様に、１画素毎に０階調と任意の中間調であるｂ階調を表示し、１画素毎に０階調とｂ階調を表示した状態で、フリッカーが最小となる電圧を、共通電極２４の電位Ｖｃｅｎｆｂに設定する。
　この場合、上述の第１の実施形態の場合と同様に、輝度検出手段５１により、液晶表示装置１の輝度を検出し、次いで、検出された輝度のデータと、液晶層４に印加された電圧のデータが、電圧決定手段５２に入力されるとともに、電圧決定手段５２により、フリッカーが最小（即ち、明暗時の輝度が最小）となる共通電極２４の電位が決定される。
　次いで、νｘ＝－（ＶＨ０＋ＶＬ０－ＶＨｘ－ＶＬｘ）を使用して、２５５階調、ａ階調及びｂ階調におけるν２５５、νａ、νｂを求める（ステップＳ１４）。
　次いで、駆動手段５０により、任意の中間調であるａ階調及びｂ階調のベタパターンを表示し、階調及びｂ階調のベタパターンを表示した状態で、フリッカーが最小となる共通電極２４の電位を求め、この電位をＶｃｅｎａ、及びＶｃｅｎｂに設定する（ステップＳ１５）。
　より具体的には、複数の画素３０の全てにおいてａ階調を表示し、複数の画素３０の全てにおいてａ階調を表示した状態で、フリッカーが最小となる電圧を、共通電極２４の電位Ｖｃｅｎａに設定する。また、同様に、複数の画素３０の全てにおいてｂ階調を表示し、複数の画素３０の全てにおいてｂ階調を表示した状態で、フリッカーが最小となる電圧を、共通電極２４の電位Ｖｃｅｎｂに設定する。
　この場合も、上述の第１の実施形態の場合と同様に、輝度検出手段５１により、液晶表示装置１の輝度を検出し、次いで、検出された輝度のデータと、液晶層４に印加された電圧のデータが、電圧決定手段５２に入力されるとともに、電圧決定手段５２により、フリッカーが最小（即ち、明暗時の輝度が最小）となる共通電極２４の電位が決定される。
　次いで、ΔＶｃｅｎｘ＝Ｖｃｅｎｘ－Ｖｃｅｎｆｘを使用して、ａ階調及びｂ階調におけるΔＶｃｅｎａ、ΔＶｃｅｎｂを求める（ステップＳ１６）。
　次いで、式（１４）における各液晶容量Ｃｌｃａ、Ｃｌｃｂ、Ｃｌｃ２５５を求めるために、別途、液晶表示セルを作成するとともに、液晶容量と液晶層４に印加される電圧の特性（Ｃ－Ｖ特性）を測定する（ステップＳ１７）。
　より具体的には、例えば、画素サイズが１ｃｍ×１ｃｍの液晶表示装置１を作製後、ＬＣＲメータやインピーダンス測定装置等を使用して、液晶容量と電圧の特性（Ｃ－Ｖ特性）を測定する。図９に、液晶容量と電圧の特性（Ｃ－Ｖ特性）の１例を示す。
　なお、液晶配向計算により、液晶容量と電圧の特性を測定しても良い。より具体的には、まず、液晶の物性値である誘電率、弾性係数、及びプレチルト角を設定し、０Ｖから白電圧（ノーマリーブラックの場合）まで、所定の刻み幅で、印加電圧における液晶配向の１次元の計算を行う。次いで、計算した液晶配向を使用して、液晶容量及び透過率ををもとめることにより、液晶容量と電圧の特性（Ｃ－Ｖ特性）を測定する。
　次いで、ａ階調、ｂ階調及び２５５階調の各々において液晶層４に印加される電圧Ｖａ、Ｖｂ、Ｖ２５５を求める（ステップＳ１８）。
　より具体的には、輝度と階調の関係式である下記式（１６）において、輝度と入力信号の関係を示すγ値を所定の値（例えば、テレビでは、γ＝２．２）に設定する。次いで、２５５階調における輝度を１として、式（１６）より、ａ階調、ｂ階調における輝度を計算する。次いで、輝度と電圧の特性（Ｖ－Ｔ特性）から、ａ階調、ｂ階調、２５５階調における電圧を求める。
　ｙ＝α・ｘγ（ｙは輝度、ｘは階調、αは定数）…（１６）
　例えば、階調ｘが２５５階調の場合の輝度がｙ２５５の場合は、上述の定数αは、α＝ｙ２５５・２５５－γとなる。
　次いで、測定したＣ－Ｖ特性に基づいて、ａ階調、ｂ階調、及び２５５階調に相当する電圧に対応する容量から、各液晶容量Ｃｌｃａ、Ｃｌｃｂ、Ｃｌｃ２５５を求めるとともに、各容量比Ｃｌｃａ／Ｃｌｃ２５５、Ｃｌｃｂ／Ｃｌｃ２５５を求める（ステップＳ１９）。
　より具体的には、図９に示すように、ａ階調、ｂ階調、２５５階調の各々において液晶層４に印加される電圧Ｖａ、Ｖｂ、Ｖ２５５と、上述の液晶容量と液晶層４に印加される電圧との特性（Ｃ－Ｖ特性）に基づいて、ａ階調、ｂ階調、２５５階調の各々における各液晶容量Ｃｌｃａ、Ｃｌｃｂ、Ｃｌｃ２５５を求めるとともに、各容量比Ｃｌｃａ／Ｃｌｃ２５５、Ｃｌｃｂ／Ｃｌｃ２５５を求める。
　そして、電圧決定手段５２により決定された電圧のデータ（即ち、Ｖｃｅｎｆａ、Ｖｃｅｎｆｂ、Ｖｃｅｎａ、Ｖｃｅｎｂ）が電圧制御手段５３に入力されるとともに、電位制御手段に接続された入力手段（例えば、パーソナルコンピューター）５４により、上述のν２５５、νａ、νｂ、Ｃｌｃａ、Ｃｌｃｂ、Ｃｌｃ２５５、Ｃｌｃａ／Ｃｌｃ２５５、Ｃｌｃｂ／Ｃｌｃ２５５が電位制御手段５３に入力される。
　以上より、電位制御手段５３は、式（１４）に示すΔＶｃｅｎ２５５を求めることができるため、式（１５）により、Ｖｃｅｎｆ２５５＋ΔＶｃｅｎ２５５に基づいて、ベタパターン表示時の共通電極２４の電位Ｖｃｅｎ２５５を設定することが可能になる（ステップＳ２０）。
　即ち、電位制御手段５３は、Ｖｃｅｎｆ２５５に、
Figure JPOXMLDOC01-appb-M000020
 を加えた電圧をＶｃｅｎ２５５に設定する。
　そして、設定されたベタパターン表示時の共通電極２４の電位Ｖｃｅｎ２５５を共通電極電位Ｖｃｏｍとして設定する（ステップＳ２１）。
　即ち、設定されたベタパターン表示時の共通電極２４の電位Ｖｃｅｎ２５５のデータが駆動手段５０に出力され、駆動手段５０により、共通電極２４の電位ｃｅｎ２５５が共通電極電圧Ｖｃｏｍとして印加される。
　以上より、ドット市松パターン表示で設定した画素電極１９の電位の中心電圧（即ち、共通電極２４の電圧）Ｖｃｅｎｆ２５５との差を考慮して、ベタパターン表示における共通電極２４の電位Ｖｃｅｎ２５５と画素電極１９の電位の中心電圧Ｖｃｅｎ２５５とを一致させる（即ち、ベタパターン表示時の画素電極１９の電位の中心電圧Ｖｃｅｎ２５５と共通電極電圧Ｖｃｏｍとを一致させる）ことが可能になる。従って、液晶層に対称な電圧を印加することが可能になる。従って、表示品位の低下を防止できるとともに、焼き付きの発生を防止できる。
　また、設計上の容量と実際の容量が必ずしも一致するとは言えない寄生容量を用いることなく、ベタパターン表示時の共通電極２４の電位を設定することが可能になるため、より一層正確に共通電極２４の電位Ｖｃｏｍ２５５と画素電極１９の電位の中心電位とを一致させることが可能になる。
　（第３の実施形態）
　次に、本発明の第３の実施形態について説明する。なお、液晶表示装置の全体構成、ＴＦＴ基板の全体構成、及び液晶表示装置における画素電極の中心電圧を設定するための装置の全体構成は、上述の第１の実施形態において説明したものと同様であるため、ここでは詳しい説明を省略する。また、本実施形態においては、上述の電圧制御手段５３が共通電極の電圧を制御するための手段として機能する。
　上述の第１の実施形態において述べたように、共通電極電位Ｖｃｏｍの設定は、ベタパターン（例えば、全面白の２５５階調）により、設定することが望ましいといえる。しかし、ベタパターン表示では、フリッカーが小さくなるため、共通電極電位Ｖｃｏｍの設定が容易ではない。特に、白表示においては、輝度変化が殆どないため、フリッカーの検出が困難になる場合がある。
　そこで、本実施形態においては、２５５階調に近い階調のベタパターンを表示した状態で、フリッカーが最小となる電圧を、共通電極電圧Ｖｃｏｍ（即ち、画素電極の電位の中心電圧Ｖｃｅｎｆ２５５）に設定する構成としている。
　図１０は、本発明の第３の実施形態に係る液晶表示装置における共通電極電圧の設定方法を説明するためのフローチャートである。
　まず、液晶表示装置１に接続された駆動手段５０により、液晶層４に電圧を印加し、２５５階調に近い階調（例えば、２４５階調）のベタパターンを表示する（ステップＳ３１）。
　次いで、ベタパターンを表示した状態で、輝度検出手段５１により、液晶表示装置１の輝度を検出する。次いで、検出された輝度のデータと、液晶層４に印加された電圧のデータが、電圧決定手段５２に入力されるとともに、当該電圧決定手段５２により、フリッカーが最小（即ち、明暗時の輝度が最小）となる電圧が決定される（ステップＳ３２）。
　そして、決定した電圧を共通電極電圧Ｖｃｏｍに設定する（ステップＳ３３）。
　より具体的には、電圧決定手段５２により決定された電圧のデータが、共通電極２４の電圧を制御するための電圧制御手段５３に入力されるとともに、電圧制御手段５３は、当該電圧を共通電極電圧Ｖｃｏｍに設定する。
　そして、設定された共通電極電圧Ｖｃｏｍのデータが駆動手段５０に出力され、駆動手段５０により、共通電極電圧Ｖｃｏｍが印加される。
　以上より、フリッカーの検出が容易な状態で、ベタパターン表示時の画素電極の電位の中心電圧Ｖｃｅｎ２５５と共通電極電圧Ｖｃｏｍとを一致させることが可能になるとともに、液晶層４に対称な電圧を印加することが可能になる。従って、表示品位の低下を防止できるとともに、焼き付きの発生を防止できる。
　なお、本実施形態においては、２５５階調に近い階調の範囲として、２２３階調以上２４７階調以下のベタパターンを表示する構成としている。これは、２４７階調よりも大きい場合は、図１１に示すように、２５５階調の場合に比し、フリッカーは大きくなるものの、フリッカーの検出が容易に行える程度には、フリッカーが大きくならない場合があるためである。換言すると、フリッカーの検出を容易に行うためには、図１１に示すようにフリッカーの大きさが０．００２以上である２４７階調以下で行う必要があるためである。また、２２３階調未満の場合は、図１２に示すように、液晶容量が２５５階調の場合と大きく異なるため（即ち、液晶容量が２５５階調の場合に比し、小さくなるため）、適切な共通電極電位Ｖｃｏｍを設定することが困難になる場合があるためである。換言すると、適切な共通電極電位Ｖｃｏｍの設定を行うためには、図１２に示すように、任意のｘ階調と２５５階調の各々における液晶容量をＣｌｃｘとＣｌｃ２５５の比（Ｃｌｃｘ／Ｃｌｃ２５５）が０．９以上である２２３階調以上で行う必要があるためである。
　本発明の活用例としては、薄膜トランジスタ等のスイッチング素子を用いたアクティブマトリクス型の液晶表示装置およびその電位設定方法が挙げられる。
　１　　液晶表示装置
　２　　ＴＦＴ基板
　３　　ＣＦ基板
　４　　液晶層
　５　　ＴＦＴ（スイッチング素子）
　１１　　ゲートバスライン（走査信号線）
　１４　　ソースバスライン（データ信号線）
　１９　　画素電極
　２４　　共通電極
　３０　　画素
　５０　　駆動手段
　５１　　輝度検出手段
　５２　　電圧決定手段
　５３　　電位制御手段（電位制御部）
　５４　　入力手段

Claims (5)

  1. 　複数のデータ信号線と、
    　前記複数のデータ信号線と交差する複数の走査信号線と、
    　前記走査信号線が選択状態であるときにオン状態となり、前記走査信号線が非選択状態であるときにオフ状態となるスイッチング素子と、前記データ信号線に前記スイッチング素子を介して接続された画素電極と、前記画素電極と対向するように配置された共通電極と、前記画素電極と前記共通電極とに挟持された液晶層とを有し、前記複数のデータ信号線と前記複数の走査信号線との交差点の各々に対応してマトリクス状に配置された複数の画素と、
    　前記共通電極の電位を制御する電位制御部と
    　を備える液晶表示装置であって、
    　前記データ信号線と前記スイッチング素子のドレインとの間に形成された寄生容量をＣｓｄ、液晶容量をＣｌｃ、補助容量をＣｓ、黒表示を０階調、白表示を２５５階調とし、１画素毎に０階調と２５５階調を表示した場合の０階調表示に必要な正極性の電位を前記画素電極に与えるために前記データ信号線に設定された電位をＶＨ０、０階調表示に必要な負極性の電位を前記画素電極に与えるためにデータ信号線に設定された電位をＶＬ０、２５５階調表示に必要な正極性の電位を前記画素電極に与えるためにデータ信号線に設定された電位をＶＨ２５５、２５５階調表示に必要な負極性の電位を前記画素電極に与えるためにデータ信号線に設定された電位をＶＬ２５５、フリッカーが最小となる前記共通電極の電位をＶｃｅｎｆ２５５とするとともに、複数の画素の全てにおいて２５５階調を表示した場合のフリッカーが最小となる前記共通電極の電位をＶｃｅｎ２５５とした場合、
    　前記電位制御部は、Ｖｃｅｎｆ２５５から、
    Figure JPOXMLDOC01-appb-M000021
     だけ小さくした電位をＶｃｅｎ２５５に設定することを特徴とする液晶表示装置。
  2. 　複数のデータ信号線と、
    　前記複数のデータ信号線と交差する複数の走査信号線と、
    　前記走査信号線が選択状態であるときにオン状態となり、前記走査信号線が非選択状態であるときにオフ状態となるスイッチング素子と、前記データ信号線に前記スイッチング素子を介して接続された画素電極と、前記画素電極と対向するように配置された共通電極と、前記画素電極と前記共通電極とに挟持された液晶層とを有し、前記複数のデータ信号線と前記複数の走査信号線との交差点の各々に対応してマトリクス状に配置された複数の画素と、
    　前記共通電極の電位を制御する電位制御部と
    　を備える液晶表示装置であって、
    　黒表示を０階調、白表示を２５５階調とし、その間の明るさを２５４レベルに分割した時、任意の２つの中間調であるａ階調とｂ階調、及び２５５階調の各々における液晶容量をＣｌｃａ、Ｃｌｃｂ、Ｃｌｃ２５５とし、
    　０階調表示に必要な正極性の電位を前記画素電極に与えるために前記データ信号線に設定された電位をＶＨ０、０階調表示に必要な負極性の電位を前記画素電極に与えるために前記データ信号線に設定された電位をＶＬ０、ａ階調表示に必要な正極性の電位を前記画素電極に与えるために前記データ信号線に設定された電位をＶＨａ、ａ階調表示に必要な負極性の電位を前記画素電極に与えるために前記データ信号線に設定された電位をＶＬａ、ｂ階調表示に必要な正極性の電位を前記画素電極に与えるために前記データ信号線に設定された電位をＶＨｂ、ｂ階調表示に必要な負極性の電位を前記画素電極に与えるために前記データ信号線に設定された電位をＶＬｂ、２５５階調表示に必要な正極性の電位を前記画素電極に与えるために前記データ信号線に設定された電位をＶＨ２５５、２５５階調表示に必要な負極性の電位を前記画素電極に与えるために前記データ信号線に設定された電位をＶＬ２５５として、νａ＝－（ＶＨ０＋ＶＬ０－ＶＨａ－ＶＬａ）、νｂ＝－（ＶＨ０＋ＶＬ０－ＶＨｂ－ＶＬｂ）、ν２５５＝－（ＶＨ０＋ＶＬ０－ＶＨ２５５－ＶＬ２５５）と定義するとともに、
    　１画素おきに０階調とａ階調を表示した場合のフリッカーが最小となる前記共通電極の電位をＶｃｅｎｆａ、１画素おきに０階調とｂ階調を表示した場合のフリッカーが最小となる前記共通電極の電位をＶｃｅｎｆｂとするとともに、前記複数の画素の全てにおいてａ階調、及びｂ階調を表示した場合の各々のフリッカーが最小となる共通電極の電位をＶｃｅｎａ、Ｖｃｅｎｂとして、ΔＶｃｅｎａ＝Ｖｃｅｎａ－Ｖｃｅｎｆａ、ΔＶｃｅｎｂ＝Ｖｃｅｎｂ－Ｖｃｅｎｆｂと定義した場合、
    　前記電位制御部は、Ｖｃｅｎｆ２５５に、
    Figure JPOXMLDOC01-appb-M000022
     を加えた電位をＶｃｅｎ２５５に設定することを特徴とする液晶表示装置。
  3. 　複数のデータ信号線と、
    　前記複数のデータ信号線と交差する複数の走査信号線と、
    　前記走査信号線が選択状態であるときにオン状態となり、前記走査信号線が非選択状態であるときにオフ状態となるスイッチング素子と、前記データ信号線に前記スイッチング素子を介して接続された画素電極と、前記画素電極と対向するように配置された共通電極と、前記画素電極と前記共通電極とに挟持された液晶層とを有し、前記複数のデータ信号線と前記複数の走査信号線との交差点の各々に対応してマトリクス状に配置された複数の画素と
    　を備える液晶表示装置の電位設定方法であって、
    　黒表示を０階調、白表示を２５５階調とし、１画素毎に０階調と２５５階調を表示するステップと、
    　１画素毎に０階調と２５５階調を表示した状態で、フリッカーが最小となる電圧を、前記共通電極の電位の中心電圧Ｖｃｅｎｆ２５５に設定するステップと、
    　前記共通電極の電位の中心電圧Ｖｃｅｎｆ２５５から、
    Figure JPOXMLDOC01-appb-M000023
     　（ここで、Ｃｓｄはデータ信号線と前記スイッチング素子のドレインとの間に形成された寄生容量、Ｃｌｃは液晶容量、Ｃｓは補助容量、ＶＨ０は０階調表示に必要な正極性の電位を前記画素電極に与えるために前記データ信号線に設定された電位、ＶＬ０は０階調表示に必要な負極性の電位を前記画素電極に与えるために前記データ信号線に設定された電位、ＶＨ２５５は２５５階調表示に必要な正極性の電位を前記画素電極に与えるために前記データ信号線に設定された電位、ＶＬ２５５は２５５階調表示に必要な負極性の電位を前記画素電極に与えるために前記データ信号線に設定された電位である）だけ小さくした電位を、複数の画素の全てにおいて２５５階調を表示した場合の共通電極の電位Ｖｃｅｎ２５５に設定するステップと
    　を少なくとも含むことを特徴とする液晶表示装置の電位設定方法。
  4. 　複数のデータ信号線と、
    　前記複数のデータ信号線と交差する複数の走査信号線と、
    　前記走査信号線が選択状態であるときにオン状態となり、前記走査信号線が非選択状態であるときにオフ状態となるスイッチング素子と、前記データ信号線に前記スイッチング素子を介して接続された画素電極と、前記画素電極と対向するように配置された共通電極と、前記画素電極と前記共通電極とに挟持された液晶層とを有し、前記複数のデータ信号線と前記複数の走査信号線との交差点の各々に対応してマトリクス状に配置された複数の画素と
    　を備える液晶表示装置の電位設定方法であって、
    　黒表示を０階調、白表示を２５５階調とし、１画素毎に０階調と２５５階調を表示するステップと、
    　１画素毎に０階調と２５５階調を表示した状態で、フリッカーが最小となる前記共通電極の電位Ｖｃｅｎｆ２５５を求めるステップと、
    　１画素毎に０階調と任意の中間調であるａ階調を表示するステップと、
    　１画素毎に０階調とａ階調を表示した状態で、フリッカーが最小となる前記共通電極の電位Ｖｃｅｎｆａを求めるステップと、
    　１画素毎に０階調と任意の中間調であるｂ階調を表示するステップと、
    　１画素毎に０階調とｂ階調を表示した状態で、フリッカーが最小となる前記共通電極の電位Ｖｃｅｎｆｂを求めるステップと、
    　複数の画素の全てにおいてａ階調を表示するステップと、
    　複数の画素の全てにおいてａ階調を表示した状態で、フリッカーが最小となる前記共通電極の電位Ｖｃｅｎａを求めるステップと、
    　複数の画素の全てにおいてｂ階調を表示するステップと、
    　複数の画素の全てにおいてｂ階調を表示した状態で、フリッカーが最小となる前記共通電極の電位Ｖｃｅｎｂを求めるステップと、
    　液晶容量と前記液晶層に印加される電圧との特性を測定するステップと、
    　ａ階調、ｂ階調及び２５５階調の各々において前記液晶層に印加される電圧を求めるステップと、
    　前記液晶容量と前記液晶層に印加される電圧との特性と、ａ階調、ｂ階調及び２５５階調の各々において前記液晶層に印加される電圧に基づいて、ａ階調、ｂ階調及び２５５階調の各々における液晶容量Ｃｌｃａ、Ｃｌｃｂ、Ｃｌｃ２５５を求めるステップと、
    　共通電極の電位Ｖｃｅｎｆ２５５に、
    Figure JPOXMLDOC01-appb-M000024
     　（ここで、ΔＶｃｅｎａはＶｃｅｎａ－Ｖｃｅｎｆａ、ΔＶｃｅｎｂはＶｃｅｎｂ－Ｖｃｅｎｆｂ、νａは－（ＶＨ０＋ＶＬ０－ＶＨａ－ＶＬａ）、νｂは－（ＶＨ０＋ＶＬ０－ＶＨｂ－ＶＬｂ）、ν２５５は－（ＶＨ０＋ＶＬ０－ＶＨ２５５－ＶＬ２５５、ＶＨ０は０階調表示に必要な正極性の電位を前記画素電極に与えるために前記データ信号線に設定された電位、ＶＬ０は０階調表示に必要な負極性の電位を前記画素電極に与えるために前記データ信号線に設定された電位、ＶＨａはａ階調表示に必要な正極性の電位を前記画素電極に与えるために前記データ信号線に設定された電位、ＶＬａはａ階調表示に必要な負極性の電位を前記画素電極に与えるために前記データ信号線に設定された電位、ＶＨｂはｂ階調表示に必要な正極性の電位を前記画素電極に与えるために前記データ信号線に設定された電位、ＶＬｂはｂ階調表示に必要な負極性の電位を前記画素電極に与えるために前記データ信号線に設定された電位、ＶＨ２５５は２５５階調表示に必要な正極性の電位を前記画素電極に与えるために前記データ信号線に設定された電位、ＶＬ２５５は２５５階調表示に必要な負極性の電位を前記画素電極に与えるために前記データ信号線に設定された電位である）。
    　を加えた電圧を、複数の画素の全てにおいて２５５階調を表示した場合の前記共通電極の電位Ｖｃｅｎ２５５に設定するステップとを少なくとも含むことを特徴とする電位設定方法。
  5. 　複数のデータ信号線と、
    　前記複数のデータ信号線と交差する複数の走査信号線と、
    　前記走査信号線が選択状態であるときにオン状態となり、前記走査信号線が非選択状態であるときにオフ状態となるスイッチング素子と、前記データ信号線に前記スイッチング素子を介して接続された画素電極と、前記画素電極と対向するように配置された共通電極と、前記画素電極と前記共通電極とに挟持された液晶層とを有し、前記複数のデータ信号線と前記複数の走査信号線との交差点の各々に対応してマトリクス状に配置された複数の画素と
    　を備える液晶表示装置の電位設定方法であって、
    　黒表示を０階調、白表示を２５５階調とするとともに、その間の明るさを２５４レベルに分割し、前記複数の画素の全てにおいて、２２３階調以上２４７階調以下の範囲におけるいずれかの階調を表示するステップと、
    　前記複数の画素の全てにおいて２２３階調以上２４７階調以下の範囲におけるいずれかの階調を表示した状態で、フリッカーが最小となる電圧を、共通電極電位に設定するステップと、
    　を少なくとも備えることを特徴とする液晶表示装置の電位設定方法。
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