WO2011001838A1 - Semiconductor integrated circuit - Google Patents

Semiconductor integrated circuit Download PDF

Info

Publication number
WO2011001838A1
WO2011001838A1 PCT/JP2010/060360 JP2010060360W WO2011001838A1 WO 2011001838 A1 WO2011001838 A1 WO 2011001838A1 JP 2010060360 W JP2010060360 W JP 2010060360W WO 2011001838 A1 WO2011001838 A1 WO 2011001838A1
Authority
WO
WIPO (PCT)
Prior art keywords
circuit
voltage
semiconductor integrated
switching element
integrated circuit
Prior art date
Application number
PCT/JP2010/060360
Other languages
French (fr)
Japanese (ja)
Inventor
佳周 高橋
Original Assignee
ミツミ電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ミツミ電機株式会社 filed Critical ミツミ電機株式会社
Publication of WO2011001838A1 publication Critical patent/WO2011001838A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/36—Means for starting or stopping converters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dc-Dc Converters (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

A semiconductor integrated circuit (20) which forms a DC-DC converter includes a switching element (M1) and a driver circuit (23) which drives the switching element (M1). An inhibiting circuit (30) provided between the switching element (M1) and the driver circuit (23) inhibits the switching operations of the switching element (M1) when a power is supplied, until the start-up operation of the driver circuit (23) is completed.

Description

半導体集積回路Semiconductor integrated circuit
　本発明は、ＤＣ／ＤＣコンバータを形成する半導体集積回路に関する。 The present invention relates to a semiconductor integrated circuit forming a DC / DC converter.
　近年、ブートストラップ回路を用いたＤＣ／ＤＣコンバータが様々な用途に用いられている（例えば、引用文献１参照）。 In recent years, a DC / DC converter using a bootstrap circuit has been used for various purposes (see, for example, cited document 1).
　図１は従来のＤＣ／ＤＣコンバータの半導体集積回路のブロック図である。図１において、半導体集積回路１０の外部端子ＢＳと外部端子ＳＷとの間には、キャパシタＣ１が接続されている。半導体集積回路１０の外部端子ＳＷと外部端子ＧＮＤとの間にはショットキーダイオードＳＤが接続されている。外部端子ＳＷはインダクタＬ１を介して出力端子１１に接続されている。出力端子１１と外部端子ＧＮＤとの間には、抵抗Ｒ１，Ｒ２が直列に接続されると共に、キャパシタＣ２が接続されている。抵抗Ｒ１，Ｒ２の接続点は半導体集積回路１０の外部端子ＦＢに接続されている。半導体集積回路１０の外部端子ＶＩＮには、例えば１２Ｖの直流電圧が外部から印加される。 FIG. 1 is a block diagram of a conventional semiconductor integrated circuit of a DC / DC converter. In FIG. 1, a capacitor C <b> 1 is connected between the external terminal BS and the external terminal SW of the semiconductor integrated circuit 10. A Schottky diode SD is connected between the external terminal SW and the external terminal GND of the semiconductor integrated circuit 10. The external terminal SW is connected to the output terminal 11 via the inductor L1. Between the output terminal 11 and the external terminal GND, resistors R1 and R2 are connected in series, and a capacitor C2 is connected. The connection point of the resistors R1 and R2 is connected to the external terminal FB of the semiconductor integrated circuit 10. For example, a DC voltage of 12 V is applied to the external terminal VIN of the semiconductor integrated circuit 10 from the outside.
　半導体集積回路１０において、レギュレータ１２は、外部端子ＶＩＮから供給される直流電圧（例えば１２Ｖ）から例えば５Ｖの直流電圧を生成する。レギュレータ１２は、生成した直流電圧を半導体集積回路１０の各部に供給する。また、レギュレータ１２は、上述の５Ｖの直流電圧をダイオードＤ１を介して外部端子ＢＳに印加する。 In the semiconductor integrated circuit 10, the regulator 12 generates a DC voltage of, for example, 5V from a DC voltage (for example, 12V) supplied from the external terminal VIN. The regulator 12 supplies the generated DC voltage to each part of the semiconductor integrated circuit 10. Further, the regulator 12 applies the above-mentioned 5V DC voltage to the external terminal BS via the diode D1.
　外部端子ＳＷにはスイッチング素子であるｎチャネルＭＯＳトランジスタＭ１のソースとｎチャネルＭＯＳトランジスタＭ２のドレインとが接続されている。ＭＯＳトランジスタＭ１のドレインは外部端子ＶＩＮに接続される。ＭＯＳトランジスタＭ１のゲートには、ドライバ回路１３が出力するスイッチング信号が供給される。ドライバ回路１３には、外部端子ＢＳ，ＳＷから動作電力が供給される。ＭＯＳトランジスタＭ２のソースは外部端子ＧＮＤに接続されている。ＭＯＳトランジスタＭ２のゲートにはドライバ回路１４が出力するスイッチング信号が供給される。 The external terminal SW is connected to the source of the n-channel MOS transistor M1, which is a switching element, and the drain of the n-channel MOS transistor M2. The drain of the MOS transistor M1 is connected to the external terminal VIN. A switching signal output from the driver circuit 13 is supplied to the gate of the MOS transistor M1. The driver circuit 13 is supplied with operating power from the external terminals BS and SW. The source of the MOS transistor M2 is connected to the external terminal GND. A switching signal output from the driver circuit 14 is supplied to the gate of the MOS transistor M2.
　スイッチコントロール部１５は、極性が反転したスイッチング信号をドライバ回路１３、１４に供給する。これにより、ＭＯＳトランジスタＭ１，Ｍ２は交互にオンとなる。ＭＯＳトランジスタＭ１がオフとなった時（Ｍ２がオンとなった時）に、外部端子ＳＷの電圧は接地レベルとなる。したがって、キャパシタＣ１は５Ｖの電圧で充電され、外部端子ＢＳの電圧は５Ｖとなる。 The switch control unit 15 supplies the switching signals whose polarity is inverted to the driver circuits 13 and 14. Thereby, the MOS transistors M1 and M2 are alternately turned on. When the MOS transistor M1 is turned off (when M2 is turned on), the voltage of the external terminal SW becomes the ground level. Therefore, the capacitor C1 is charged with a voltage of 5V, and the voltage of the external terminal BS becomes 5V.
　ＭＯＳトランジスタＭ１がオンとなった時（Ｍ２がオフとなった時）は、外部端子ＳＷの電圧は外部端子ＶＩＮから供給される電圧に等しい１２Ｖとなる。そして、キャパシタＣ１の充電電圧により外部端子ＢＳの電圧は１７Ｖとなる。このスイッチングが繰り返し行なわれ、インダクタＬ１等により平滑された所定電圧の直流電圧が端子１１から出力される。 When the MOS transistor M1 is turned on (when M2 is turned off), the voltage of the external terminal SW becomes 12V equal to the voltage supplied from the external terminal VIN. The voltage at the external terminal BS becomes 17V due to the charging voltage of the capacitor C1. This switching is repeated, and a DC voltage of a predetermined voltage smoothed by the inductor L1 or the like is output from the terminal 11.
　端子１１の出力電圧は、抵抗Ｒ１，Ｒ２で分圧され、半導体集積回路１０の外部端子ＦＢからエラーアンプ１６の反転入力端子に供給される。エラーアンプ１６の非反転入力端子には基準電圧Ｖｒｅｆが供給される。したがって、エラーアンプ１６は、基準電圧Ｖｒｅｆに対する出力電圧の誤差電圧を生成し、誤差電圧をＰＷＭコンパレータ１７の反転入力端子に供給する。 The output voltage of the terminal 11 is divided by the resistors R 1 and R 2 and supplied from the external terminal FB of the semiconductor integrated circuit 10 to the inverting input terminal of the error amplifier 16. A reference voltage Vref is supplied to the non-inverting input terminal of the error amplifier 16. Therefore, the error amplifier 16 generates an error voltage of the output voltage with respect to the reference voltage Vref, and supplies the error voltage to the inverting input terminal of the PWM comparator 17.
　ＰＷＭコンパレータ１７の非反転入力端子には、発振器１８から所定周波数の三角波電圧が供給される。ＰＷＭコンパレータ１７は、誤差電圧を三角波電圧と比較してＰＷＭ（パルス幅変調）信号を生成し、生成したＰＷＭ信号をスイッチコントロール部１５に供給する。スイッチコントロール部１５は、ＰＷＭ信号を反転した信号を生成し、生成した反転信号を端子ＤＲＨからドライバ回路１３に供給する。また、スイッチコントロール部１５は、ＰＷＭ信号が立ち上がる時に、ＰＷＭ信号を端子ＤＲＬからドライバ回路１４に供給する。 A triangular wave voltage having a predetermined frequency is supplied from the oscillator 18 to the non-inverting input terminal of the PWM comparator 17. The PWM comparator 17 compares the error voltage with the triangular wave voltage to generate a PWM (pulse width modulation) signal, and supplies the generated PWM signal to the switch control unit 15. The switch control unit 15 generates a signal obtained by inverting the PWM signal, and supplies the generated inverted signal to the driver circuit 13 from the terminal DRH. Further, the switch control unit 15 supplies the PWM signal to the driver circuit 14 from the terminal DRL when the PWM signal rises.
　＜ドライバ回路の回路構成＞
　図２はドライバ回路１３の回路図である。図２において、ドライバ回路１３はレベルシフト回路１３ａとラッチ回路１３ｂとドライブ段インバータ１３ｃとを含んでいる。レベルシフト回路１３ａは、ＭＯＳトランジスタＭ１がオンとなる時に、ハイレベル／ローレベルが５Ｖ／０Ｖとなる入力信号を、ハイレベル／ローレベルが１７Ｖ／１２Ｖとなる信号に変換して出力する。ＭＯＳトランジスタＭ１がオフとなる時には、レベルシフト回路１３ａは、ハイレベル／ローレベルが５Ｖ／０Ｖとなる入力信号を変換せずにそのまま出力する。 <Circuit configuration of driver circuit>
FIG. 2 is a circuit diagram of the driver circuit 13. In FIG. 2, the driver circuit 13 includes a level shift circuit 13a, a latch circuit 13b, and a drive stage inverter 13c. When the MOS transistor M1 is turned on, the level shift circuit 13a converts an input signal having a high level / low level of 5V / 0V into a signal having a high level / low level of 17V / 12V and outputs the signal. When the MOS transistor M1 is turned off, the level shift circuit 13a outputs the input signal whose high level / low level is 5V / 0V without conversion.
　ラッチ回路１３ｂはレベルシフト回路１３ａの出力信号をラッチする。ドライブ段インバータ１３ｃは、１段目のインバータを構成するｐチャネルＣＭＯＳトランジスタＭ１１及びｎチャネルＣＭＯＳトランジスタＭ１２と、２段目のインバータを構成するｐチャネルＣＭＯＳトランジスタＭ１３及びｎチャネルＣＭＯＳトランジスタＭ１４とを含んでいる。 The latch circuit 13b latches the output signal of the level shift circuit 13a. The drive stage inverter 13c includes a p-channel CMOS transistor M11 and an n-channel CMOS transistor M12 that constitute a first-stage inverter, and a p-channel CMOS transistor M13 and an n-channel CMOS transistor M14 that constitute a second-stage inverter. Yes.
特開２００３－２６４４５５号公報JP 2003-264455 A
　図１に示す回路において、半導体集積回路１０の電源が投入された時には、レギュレータ１２からドライバ回路１３に供給される電圧がドライバ回路１３の正常動作に必要な２Ｖまで上昇するよりも早い時点で、レギュレータ１２からダイオードＤ１を介して外部端子ＢＳに印加される電圧が１．５Ｖ以上となる。この場合、ＣＭＯＳトランジスタＭ１３が誤動作でオンすると、ＭＯＳトランジスタＭ１のゲート・ソース間電圧がＭＯＳトランジスタＭ１のスレッショールド電圧（例えば１．２Ｖ程度）を超えるため、ＭＯＳトランジスタＭ１はオンとなる。これにより、外部端子ＳＷの電圧は１２Ｖとなり、外部端子ＢＳの電圧はキャパシタＣ１により１３．５Ｖとなる。その後、ドライバ回路１３が正常動作を開始しても、ＭＯＳトランジスタＭ１はオン状態に維持されてしまう（すなわち、オフとなることができない）。その結果、半導体集積回路１０は正常動作に復帰できず、誤動作状態が維持されてしまうという問題が生じるおそれがある。 In the circuit shown in FIG. 1, when the power of the semiconductor integrated circuit 10 is turned on, the voltage supplied from the regulator 12 to the driver circuit 13 is earlier than the voltage that rises to 2 V necessary for the normal operation of the driver circuit 13. The voltage applied from the regulator 12 to the external terminal BS via the diode D1 is 1.5V or more. In this case, when the CMOS transistor M13 is turned on due to a malfunction, the gate-source voltage of the MOS transistor M1 exceeds the threshold voltage (for example, about 1.2 V) of the MOS transistor M1, so that the MOS transistor M1 is turned on. Thereby, the voltage of the external terminal SW becomes 12V, and the voltage of the external terminal BS becomes 13.5V by the capacitor C1. Thereafter, even if the driver circuit 13 starts normal operation, the MOS transistor M1 is maintained in the on state (that is, cannot be turned off). As a result, there is a possibility that the semiconductor integrated circuit 10 cannot return to a normal operation and a malfunction state is maintained.
　本発明は、上述の問題を解決するために、電源投入時の誤動作を防止することのできる半導体集積回路を提供することを目的とする。 An object of the present invention is to provide a semiconductor integrated circuit capable of preventing malfunction at power-on in order to solve the above-described problems.
　本発明の一実施態様によれば、ＤＣ／ＤＣコンバータを形成する半導体集積回路であって、スイッチング素子と、該スイッチング素子を駆動するドライバ回路と、電源投入時に該ドライバ回路の起動が完了するまで、該スイッチング素子のスイッチング動作を抑止する抑止回路とを有することを特徴とする半導体集積回路が提供される。 According to one embodiment of the present invention, a semiconductor integrated circuit forming a DC / DC converter includes a switching element, a driver circuit that drives the switching element, and the startup of the driver circuit when power is turned on. There is provided a semiconductor integrated circuit comprising a suppression circuit that suppresses a switching operation of the switching element.
　上述の半導体集積回路において、該抑止回路は、該スイッチング素子の制御端子の電圧を制御して該スイッチング素子のオン動作を抑止する電圧制御回路を含むことが好ましい。該電圧制御回路は、該ドライバ回路と該スイッチング素子の該制御回路との間に接続されたレベルシフト素子と、該スイッチング素子の該制御端子と該スイッチング素子の出力端子との間に接続された抵抗素子とを含むこととしてもよい。あるいは、該電圧制御回路は、該ドライバ回路と該スイッチング素子の該制御回路との間に直列に接続された複数のレベルシフト素子と、該スイッチング素子の該制御端子と該スイッチング素子の出力端子との間に接続された抵抗素子とを含むこととしてもよい。 In the above-described semiconductor integrated circuit, it is preferable that the suppression circuit includes a voltage control circuit that controls the voltage of the control terminal of the switching element to suppress the ON operation of the switching element. The voltage control circuit is connected between the driver circuit and the control circuit of the switching element, and between the control terminal of the switching element and the output terminal of the switching element. It is good also as including a resistive element. Alternatively, the voltage control circuit includes a plurality of level shift elements connected in series between the driver circuit and the control circuit of the switching element, the control terminal of the switching element, and the output terminal of the switching element. It is good also as including the resistive element connected between these.
　また、該ＤＣ／ＤＣコンバータはブートストラップ回路を含むことが好ましい。 The DC / DC converter preferably includes a bootstrap circuit.
　本発明によれば、半導体集積回路の電源投入時の誤動作を防止することができる。 According to the present invention, it is possible to prevent malfunction when the semiconductor integrated circuit is powered on.
半導体集積回路のブロック図である。It is a block diagram of a semiconductor integrated circuit. ドライバ回路の回路図である。It is a circuit diagram of a driver circuit. 本発明の一実施例による半導体集積回路のブロック図である。1 is a block diagram of a semiconductor integrated circuit according to an embodiment of the present invention. 図３の回路各部における信号のタイミングチャートである。4 is a timing chart of signals in each part of the circuit of FIG. 3. ドライバ回路と抑止回路の一例の回路図である。It is a circuit diagram of an example of a driver circuit and a suppression circuit. 抑止回路の変形例の回路図である。It is a circuit diagram of the modification of a suppression circuit.
　図面を参照しながら本発明の実施例について説明する。 Embodiments of the present invention will be described with reference to the drawings.
　＜半導体集積回路の構成＞
　図３は本発明の一実施例によるＤＣ／ＤＣコンバータの半導体集積回路２０のブロック図である。図３に示すＤＣ／ＤＣコンバータは、いわゆるブートストラップ回路を用いている。 <Configuration of semiconductor integrated circuit>
FIG. 3 is a block diagram of a semiconductor integrated circuit 20 of a DC / DC converter according to an embodiment of the present invention. The DC / DC converter shown in FIG. 3 uses a so-called bootstrap circuit.
　図３において、半導体集積回路２０の外部端子ＢＳと外部端子ＳＷとの間にはキャパシタＣ１が接続されている。半導体集積回路２０の外部端子ＳＷと外部端子ＧＮＤとの間にはショットキーダイオードＳＤが接続されている。外部端子ＳＷはインダクタＬ１を介して出力端子２１に接続されている。 In FIG. 3, a capacitor C1 is connected between the external terminal BS of the semiconductor integrated circuit 20 and the external terminal SW. A Schottky diode SD is connected between the external terminal SW and the external terminal GND of the semiconductor integrated circuit 20. The external terminal SW is connected to the output terminal 21 via the inductor L1.
　出力端子２１と外部端子ＧＮＤとの間には抵抗Ｒ１，Ｒ２が直列に接続されると共に、キャパシタＣ２が接続されている。抵抗Ｒ１，Ｒ２の接続点は、半導体集積回路２０の外部端子ＦＢに接続されている。半導体集積回路２０の外部端子ＶＩＮには、例えば１２Ｖの直流電圧が外部から印加される。 Resistors R1 and R2 are connected in series between the output terminal 21 and the external terminal GND, and a capacitor C2 is connected. The connection point of the resistors R1 and R2 is connected to the external terminal FB of the semiconductor integrated circuit 20. For example, a DC voltage of 12 V is applied to the external terminal VIN of the semiconductor integrated circuit 20 from the outside.
　半導体集積回路２０において、レギュレータ２２は、外部端子ＶＩＮから供給される直流電圧（例えば１２Ｖ）から例えば５Ｖの直流電圧を生成し、生成した直流電圧を半導体集積回路２０の各部に供給する。また、レギュレータ２２は、上述の５Ｖの直流電圧を、ダイオードＤ１を介して外部端子ＢＳに印加する（図４（Ｂ）参照）。外部端子ＳＷには、スイッチング素子としてのｎチャネルＭＯＳトランジスタＭ１のソースとｎチャネルＭＯＳトランジスタＭ２のドレインとが接続されている。 In the semiconductor integrated circuit 20, the regulator 22 generates a DC voltage of 5 V, for example, from a DC voltage (for example, 12 V) supplied from the external terminal VIN, and supplies the generated DC voltage to each part of the semiconductor integrated circuit 20. Further, the regulator 22 applies the above-described 5V DC voltage to the external terminal BS through the diode D1 (see FIG. 4B). The external terminal SW is connected to the source of an n-channel MOS transistor M1 as a switching element and the drain of an n-channel MOS transistor M2.
　ＭＯＳトランジスタＭ１のドレインは外部端子ＶＩＮに接続されている。ＭＯＳトランジスタＭ１のゲートには、ドライバ回路２３が出力するスイッチング信号が、抑止回路３０を介して供給される。ドライバ回路２３には、外部端子ＢＳ，ＳＷから動作電力が供給されている。ＭＯＳトランジスタＭ２のソースは外部端子ＧＮＤに接続されている。ＭＯＳトランジスタＭ２のゲートには、ドライバ回路２４が出力するスイッチング信号が供給される。 The drain of the MOS transistor M1 is connected to the external terminal VIN. A switching signal output from the driver circuit 23 is supplied to the gate of the MOS transistor M1 through the suppression circuit 30. The driver circuit 23 is supplied with operating power from the external terminals BS and SW. The source of the MOS transistor M2 is connected to the external terminal GND. A switching signal output from the driver circuit 24 is supplied to the gate of the MOS transistor M2.
　スイッチコントロール部２５は、極性が反転したスイッチング信号をドライバ回路２３、２４に供給する。これによりＭＯＳトランジスタＭ１，Ｍ２は交互にオンとなる。ＭＯＳトランジスタＭ１がオフとなった時（Ｍ２がオンとなった時）に、外部端子ＳＷの電圧は接地レベルとなる。これにより、キャパシタＣ１は５Ｖの電圧で充電され、外部端子ＢＳの電圧は５Ｖとなる。 The switch control unit 25 supplies the switching signals whose polarity is inverted to the driver circuits 23 and 24. As a result, the MOS transistors M1 and M2 are turned on alternately. When the MOS transistor M1 is turned off (when M2 is turned on), the voltage of the external terminal SW becomes the ground level. Thereby, the capacitor C1 is charged with a voltage of 5V, and the voltage of the external terminal BS becomes 5V.
　ＭＯＳトランジスタＭ１がオンとなった時（Ｍ２がオフとなった時）には、外部端子ＳＷの電圧は外部端子ＶＩＮから供給される１２Ｖの電圧となる。したがって、キャパシタＣ１の充電電圧により、外部端子ＢＳの電圧は１７Ｖとなる（図４（Ｃ）参照）。このスイッチングが繰り返し行なわれ、インダクタＬ１等により平滑された所定の直流電圧が端子２１から出力される。 When the MOS transistor M1 is turned on (when M2 is turned off), the voltage of the external terminal SW becomes 12V supplied from the external terminal VIN. Therefore, the voltage of the external terminal BS becomes 17 V due to the charging voltage of the capacitor C1 (see FIG. 4C). This switching is repeated, and a predetermined DC voltage smoothed by the inductor L1 or the like is output from the terminal 21.
　端子２１の出力電圧は、抵抗Ｒ１，Ｒ２で分圧され、半導体集積回路２０の外部端子ＦＢからエラーアンプ２６の反転入力端子に供給される。エラーアンプ２６の非反転入力端子には、基準電圧Ｖｒｅｆが供給される。これにより、エラーアンプ２６は、基準電圧Ｖｒｅｆに対する出力電圧の誤差電圧を生成し、生成した誤差電圧をＰＷＭコンパレータ２７の反転入力端子に供給する。 The output voltage of the terminal 21 is divided by the resistors R1 and R2, and is supplied from the external terminal FB of the semiconductor integrated circuit 20 to the inverting input terminal of the error amplifier 26. A reference voltage Vref is supplied to the non-inverting input terminal of the error amplifier 26. As a result, the error amplifier 26 generates an error voltage of the output voltage with respect to the reference voltage Vref, and supplies the generated error voltage to the inverting input terminal of the PWM comparator 27.
　ＰＷＭコンパレータ２７の非反転入力端子には、発振器２８から所定周波数の三角波電圧が供給される。ＰＷＭコンパレータ２７は、図４（Ａ）に示すように誤差電圧を三角波電圧と比較して図４（Ｄ）に示すＰＷＭ（パルス幅変調）信号を生成し、生成したＰＷＭ信号をスイッチコントロール部２５に供給する。スイッチコントロール部２５は、ＰＷＭ信号を反転した信号を生成し、反転信号を端子ＤＲＨからドライバ回路２３に供給する。また、スイッチコントロール部２５は、ＰＷＭ信号が立ち上がる時に、ＰＷＭ信号を端子ＤＲＬからドライバ回路２４に供給する。 A triangular wave voltage having a predetermined frequency is supplied from the oscillator 28 to the non-inverting input terminal of the PWM comparator 27. As shown in FIG. 4A, the PWM comparator 27 compares the error voltage with the triangular wave voltage to generate a PWM (pulse width modulation) signal shown in FIG. 4D, and the generated PWM signal is used as the switch control unit 25. To supply. The switch control unit 25 generates a signal obtained by inverting the PWM signal, and supplies the inverted signal to the driver circuit 23 from the terminal DRH. The switch control unit 25 supplies the PWM signal to the driver circuit 24 from the terminal DRL when the PWM signal rises.
　＜ドライバ回路と抑止回路の構成＞
　図５はドライバ回路２３と抑止回路３０の一例の回路図である。図５において、ドライバ回路２３はレベルシフト回路２３ａとラッチ回路２３ｂとドライブ段インバータ２３ｃとを含む。ドライブ段インバータ２３ｃの出力は、抑止回路３０を介してスイッチング素子としてのＭＯＳトランジスタＭ１のゲートに供給される。 <Configuration of driver circuit and suppression circuit>
FIG. 5 is a circuit diagram of an example of the driver circuit 23 and the suppression circuit 30. In FIG. 5, driver circuit 23 includes a level shift circuit 23a, a latch circuit 23b, and a drive stage inverter 23c. The output of the drive stage inverter 23c is supplied to the gate of the MOS transistor M1 as a switching element via the suppression circuit 30.
　レベルシフト回路２３ａは、ハイレベル／ローレベルが５Ｖ／０Ｖである入力信号を、ハイレベル／ローレベルが１７Ｖ／１２Ｖである信号に変換して出力する。レベルシフト回路２３ａは、スイッチング素子としてのＭＯＳトランジスタＭ１がオフとなる時には、入力信号を変換せずにそのまま出力する。ラッチ回路２３ｂはレベルシフト回路２３ａの出力信号をラッチする。 The level shift circuit 23a converts an input signal whose high level / low level is 5V / 0V into a signal whose high level / low level is 17V / 12V and outputs the signal. The level shift circuit 23a outputs the input signal as it is without converting it when the MOS transistor M1 as the switching element is turned off. The latch circuit 23b latches the output signal of the level shift circuit 23a.
　ドライブ段インバータ２３ｃは、１段目のインバータを構成するｐチャネルＣＭＯＳトランジスタＭ１１及びｎチャネルＣＭＯＳトランジスタＭ１２と、２段目のインバータを構成するｐチャネルＣＭＯＳトランジスタＭ１３及びｎチャネルＣＭＯＳトランジスタＭ１４とを含んでいる。 The drive stage inverter 23c includes a p-channel CMOS transistor M11 and an n-channel CMOS transistor M12 that constitute a first-stage inverter, and a p-channel CMOS transistor M13 and an n-channel CMOS transistor M14 that constitute a second-stage inverter. Yes.
　ＣＭＯＳトランジスタＭ１３のドレインは、抑止回路３０に含まれるレベルシフト素子としてのｎチャネルＭＯＳトランジスタＭ２０のドレイン及びゲートに接続されている。ＭＯＳトランジスタＭ２０のソースはＣＭＯＳトランジスタＭ１４のドレインと、ＭＯＳトランジスタＭ１のゲートと、抑止回路３０に含まれる抵抗Ｒ１０の一端とにそれぞれに接続されている。抵抗Ｒ１０の他端は外部端子ＳＷに接続されている。 The drain of the CMOS transistor M13 is connected to the drain and gate of an n-channel MOS transistor M20 as a level shift element included in the suppression circuit 30. The source of the MOS transistor M20 is connected to the drain of the CMOS transistor M14, the gate of the MOS transistor M1, and one end of the resistor R10 included in the suppression circuit 30. The other end of the resistor R10 is connected to the external terminal SW.
　なお、レベルシフト素子としてのｎチャネルＭＯＳトランジスタＭ２０と、ＭＯＳトランジスタＭ２０のゲート（制御端子）とソース（出力端子）との間に接続された抵抗Ｒ１０とにより、ＭＯＳトランジスタＭ２０のゲート（制御端子）の電圧を制御する電圧制御回路が形成される。 The gate (control terminal) of the MOS transistor M20 is composed of an n-channel MOS transistor M20 as a level shift element and a resistor R10 connected between the gate (control terminal) and source (output terminal) of the MOS transistor M20. A voltage control circuit for controlling the voltage of is formed.
　抑止回路３０に含まれるＭＯＳトランジスタＭ２０のドレインとゲートは互いに接続されており、ＭＯＳトランジスタＭ２０がオンとなる時に、ＭＯＳトランジスタＭ２０のゲート・ソース間で１．２Ｖ程度の電位差（電圧レベルシフト）が発生する。抵抗Ｒ１０は、ＣＭＯＳトランジスタ１３、１４がオフとなる時に、ＭＯＳトランジスタＭ１のゲート・ソース間電圧を接地レベルとするために設けられる。 The drain and gate of the MOS transistor M20 included in the suppression circuit 30 are connected to each other. When the MOS transistor M20 is turned on, a potential difference (voltage level shift) of about 1.2 V is generated between the gate and source of the MOS transistor M20. appear. The resistor R10 is provided for setting the gate-source voltage of the MOS transistor M1 to the ground level when the CMOS transistors 13 and 14 are turned off.
　ここで、半導体集積回路２０の電源投入時には、レギュレータ２２からドライバ回路２３に供給される電圧がドライバ回路２３の正常動作に必要な２Ｖまで上昇するよりも早い時点で、レギュレータ２２からダイオードＤ１を介して外部端子ＢＳに印加される電圧が１．５Ｖ以上となる。 Here, when the power of the semiconductor integrated circuit 20 is turned on, the voltage supplied from the regulator 22 to the driver circuit 23 rises to 2 V necessary for normal operation of the driver circuit 23, and the regulator 22 passes through the diode D1. Thus, the voltage applied to the external terminal BS becomes 1.5 V or more.
　この場合、ＣＭＯＳトランジスタＭ１３が誤動作でオンとなったとしても、ＭＯＳトランジスタＭ２０のスレッショールド電圧（例えば１．２Ｖ程度）だけ、ＭＯＳトランジスタＭ１のゲート電圧がレベルシフトされる。このため、ＭＯＳトランジスタＭ１のゲート・ソース間電圧は、ＭＯＳトランジスタＭ１のスレッショールド電圧（例えば１．２Ｖ程度）未満となり、ＭＯＳトランジスタＭ１がオンとなることが抑止される。その後、ドライバ回路２３が正常動作を開始すると、ドライバ回路２３の駆動によりＭＯＳトランジスタＭ１は正常にオン／オフ動作を行う。 In this case, even if the CMOS transistor M13 is turned on due to a malfunction, the gate voltage of the MOS transistor M1 is level-shifted by the threshold voltage (for example, about 1.2 V) of the MOS transistor M20. For this reason, the gate-source voltage of the MOS transistor M1 becomes less than the threshold voltage (for example, about 1.2 V) of the MOS transistor M1, and the MOS transistor M1 is prevented from being turned on. Thereafter, when the driver circuit 23 starts normal operation, the MOS transistor M1 normally performs on / off operation by driving the driver circuit 23.
　＜抑止回路の変形例＞
　ところで、例えばドライバ回路２３に３Ｖ以上の電圧が供給されて正常動作を行う場合には、抑止回路３０にＭＯＳトランジスタＭ２０を設けただけでは、半導体集積回路２０の電源投入時に、ＭＯＳトランジスタＭ１のゲート・ソース間電圧がスレッショールド電圧を超えてしまう。このような場合には、図６に示すように、ＭＯＳトランジスタＭ２０のソースに、ｎチャネルＭＯＳトランジスタＭ２１のドレインとゲートとの接続点を接続する。そして、ＭＯＳトランジスタＭ２０のドレイン及びゲートを端子３１からＭＯＳトランジスタＭ１３のドレインに接続する。また、ＭＯＳトランジスタＭ２１のソースを、端子３２を介して、抵抗Ｒ１０、ＭＯＳトランジスタＭ１４のドレイン及びＭＯＳトランジスタＭ１のゲートにそれぞれ接続する。すなわち、レベルシフト素子である複数のＭＯＳトランジスタＭ２０，Ｍ２１を直列接続した回路が形成される。 <Modification of suppression circuit>
By the way, for example, when the driver circuit 23 is supplied with a voltage of 3V or higher and performs normal operation, the MOS transistor M20 is simply provided in the suppression circuit 30. • The source-to-source voltage exceeds the threshold voltage. In such a case, as shown in FIG. 6, the connection point between the drain and gate of the n-channel MOS transistor M21 is connected to the source of the MOS transistor M20. The drain and gate of the MOS transistor M20 are connected from the terminal 31 to the drain of the MOS transistor M13. Further, the source of the MOS transistor M21 is connected to the resistor R10, the drain of the MOS transistor M14, and the gate of the MOS transistor M1 through the terminal 32, respectively. That is, a circuit in which a plurality of MOS transistors M20 and M21, which are level shift elements, are connected in series is formed.
　この場合、ＣＭＯＳトランジスタＭ１３が誤動作でオンとなったとしても、ＭＯＳトランジスタＭ２０及びＭ２１のスレッショールド電圧（例えば２．４Ｖ程度）だけ、ＭＯＳトランジスタＭ１のゲート電圧がレベルシフトされる。これにより、ＭＯＳトランジスタＭ１のゲート・ソース間電圧は、ＭＯＳトランジスタＭ１のスレッショールド電圧（例えば１．２Ｖ程度）を超えることがなく、ＭＯＳトランジスタＭ１をオフ状態に維持することができる。 In this case, even if the CMOS transistor M13 is turned on due to a malfunction, the gate voltage of the MOS transistor M1 is level-shifted by the threshold voltage (for example, about 2.4 V) of the MOS transistors M20 and M21. Thereby, the gate-source voltage of the MOS transistor M1 does not exceed the threshold voltage (for example, about 1.2 V) of the MOS transistor M1, and the MOS transistor M1 can be maintained in the off state.
　なお、ＭＯＳトランジスタＭ２１に更に同様のＭＯＳトランジスタを接続してＭＯＳトランジスタＭ１のゲート電位をレベルシフトさせることとしても良い。 Note that a similar MOS transistor may be further connected to the MOS transistor M21 to shift the level of the gate potential of the MOS transistor M1.
　本発明は上述の具体的に開示された実施例に限られず、本発明の範囲を逸脱することなく様々な変形例、改良例がなされるであろう。 The present invention is not limited to the specifically disclosed embodiments described above, and various modifications and improvements may be made without departing from the scope of the present invention.
　本出願は２００９年７月２日出願の優先権主張日本特許出願２００９－１５７７２２号に基づくものであり、その全内容はここに援用される。 This application is based on Japanese Patent Application No. 2009-157722 claiming priority on July 2, 2009, the entire contents of which are hereby incorporated by reference.
　本発明は、ＤＣ／ＤＣコンバータを形成する半導体集積回路に適用可能である。 The present invention is applicable to a semiconductor integrated circuit forming a DC / DC converter.
　２０　半導体集積回路
　２１　出力端子
　２２　レギュレータ
　２３，２４　ドライバ回路
　２５　スイッチコントロール部
　２６　エラーアンプ
　２７　ＰＷＭコンパレータ
　２８　発振器
　３０　抑止回路
　Ｃ１，Ｃ２　キャパシタ
　Ｄ１　ダイオード
　Ｌ１　インダクタ
　Ｍ１～Ｍ２１　ＭＯＳトランジスタ
　Ｒ１，Ｒ２　抵抗
　ＳＤ　ショットキーダイオード DESCRIPTION OF SYMBOLS 20 Semiconductor integrated circuit 21 Output terminal 22 Regulator 23, 24 Driver circuit 25 Switch control part 26 Error amplifier 27 PWM comparator 28 Oscillator 30 Suppression circuit C1, C2 Capacitor D1 Diode L1 Inductor M1-M21 MOS transistor R1, R2 Resistance SD Schottky diode

Claims (5)

  1. 　ＤＣ／ＤＣコンバータを形成する半導体集積回路であって、
    　スイッチング素子と、
    　前記スイッチング素子を駆動するドライバ回路と、
    　電源投入時に前記ドライバ回路の起動が完了するまで、前記スイッチング素子のスイッチング動作を抑止する抑止回路と
    　を有することを特徴とする半導体集積回路。     A semiconductor integrated circuit forming a DC / DC converter,
    A switching element;
    A driver circuit for driving the switching element;
    And a deterrence circuit for deterring the switching operation of the switching element until the activation of the driver circuit is completed when the power is turned on.
  2. 　請求項１記載の半導体集積回路であって、
    　前記抑止回路は、前記スイッチング素子の制御端子の電圧を制御して前記スイッチング素子のオン動作を抑止する電圧制御回路を含むことを特徴とする半導体集積回路。     A semiconductor integrated circuit according to claim 1,
    2. The semiconductor integrated circuit according to claim 1, wherein the inhibition circuit includes a voltage control circuit that inhibits an ON operation of the switching element by controlling a voltage of a control terminal of the switching element.
  3. 　請求項２記載の半導体集積回路であって、
    　前記電圧制御回路は、
    　前記ドライバ回路と前記スイッチング素子の前記制御回路との間に接続されたレベルシフト素子と、
    　前記スイッチング素子の前記制御端子と前記スイッチング素子の出力端子との間に接続された抵抗素子と
    　を含むことを特徴とする半導体集積回路。     A semiconductor integrated circuit according to claim 2, wherein
    The voltage control circuit includes:
    A level shift element connected between the driver circuit and the control circuit of the switching element;
    A semiconductor integrated circuit comprising: a resistance element connected between the control terminal of the switching element and an output terminal of the switching element.
  4. 　請求項２記載の半導体集積回路であって、
    　前記電圧制御回路は、
    　前記ドライバ回路と前記スイッチング素子の前記制御回路との間に直列に接続された複数のレベルシフト素子と、
    　前記スイッチング素子の前記制御端子と前記スイッチング素子の出力端子との間に接続された抵抗素子と
    　を含むことを特徴とする半導体集積回路。     A semiconductor integrated circuit according to claim 2, wherein
    The voltage control circuit includes:
    A plurality of level shift elements connected in series between the driver circuit and the control circuit of the switching element;
    A semiconductor integrated circuit comprising: a resistance element connected between the control terminal of the switching element and an output terminal of the switching element.
  5. 　請求項１記載の半導体集積回路であって、
    　前記ＤＣ／ＤＣコンバータはブートストラップ回路を含むことを特徴とする半導体集積回路。     A semiconductor integrated circuit according to claim 1,
    The DC / DC converter includes a bootstrap circuit.
PCT/JP2010/060360 2009-07-02 2010-06-18 Semiconductor integrated circuit WO2011001838A1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009157722A JP5476822B2 (en) 2009-07-02 2009-07-02 Semiconductor integrated circuit
JP2009-157722 2009-07-02

Publications (1)

Publication Number Publication Date
WO2011001838A1 true WO2011001838A1 (en) 2011-01-06

Family

ID=43410916

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2010/060360 WO2011001838A1 (en) 2009-07-02 2010-06-18 Semiconductor integrated circuit

Country Status (2)

Country Link
JP (1) JP5476822B2 (en)
WO (1) WO2011001838A1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE202012009919U1 (en) * 2012-10-17 2012-11-07 Dillex Immobilien Gmbh Flyback Converter circuit
JP2016063568A (en) * 2014-09-16 2016-04-25 リコー電子デバイス株式会社 Switching power supply device and electronic apparatus providing the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0368212A (en) * 1989-08-07 1991-03-25 Koufu Nippon Denki Kk Drive circuit
JP2005304226A (en) * 2004-04-14 2005-10-27 Renesas Technology Corp Power supply driver circuit and switching power supply device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0368212A (en) * 1989-08-07 1991-03-25 Koufu Nippon Denki Kk Drive circuit
JP2005304226A (en) * 2004-04-14 2005-10-27 Renesas Technology Corp Power supply driver circuit and switching power supply device

Also Published As

Publication number Publication date
JP2011015534A (en) 2011-01-20
JP5476822B2 (en) 2014-04-23

Similar Documents

Publication Publication Date Title
US7453287B2 (en) Switching power-supply circuit and semiconductor integrated circuit
JP4810283B2 (en) Switching control circuit
JP4425727B2 (en) Power circuit
JP4253720B2 (en) Power-on reset circuit
JP2008079360A (en) Boosting converter and semiconductor integrated circuit
JP2012134690A (en) Level shift circuit and switching power supply device
US7928601B2 (en) Power supply circuit for providing semiconductor integrated circuit device with a plurality of power supply voltages
US20070139109A1 (en) Class d amplifier with start-up click noise elimination
JP5728415B2 (en) Operation control circuit, DC-DC converter control circuit, and DC-DC converter
JP4514753B2 (en) Level shift circuit and switching regulator provided with the same
JP4716895B2 (en) DC-DC converter control circuit, DC-DC converter, and DC-DC converter control method
JP2005354860A (en) Controller of step-up voltage dc-dc converter
WO2011001838A1 (en) Semiconductor integrated circuit
US8026705B2 (en) Bootstrap circuit and bulk circuit thereof
US6731099B2 (en) DC-DC converter with control circuit capable of generating step-up and step-down signals
JP2007151322A (en) Power circuit and dc-dc converter
JP2001016084A (en) Reset circuit
JP2008046901A (en) Power supply circuit
JP5062188B2 (en) POWER CIRCUIT, ELECTRONIC DEVICE, SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE, AND POWER CIRCUIT CONTROL METHOD
JP2009118692A (en) Dc-dc converter
JP2009171670A (en) Power circuit and power system
JP2013252041A (en) Dc power-supply device
JP2012130136A (en) Integrated circuit
JP5023798B2 (en) Switching power supply
JP6613256B2 (en) Protection circuit and load drive circuit

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10794008

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 10794008

Country of ref document: EP

Kind code of ref document: A1