WO2010137927A4 - 후면접합 구조의 태양전지 및 그 제조방법 - Google Patents

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Definitions

  • the present invention relates to a solar cell, and more particularly, to a solar cell having a rear junction structure in which a transparent conductive film is formed on a front surface where sunlight is incident, and a manufacturing method thereof.
  • the electrodes of the solar cell are formed on the front and rear surfaces of the solar cell, respectively, but the electrodes formed on the front surface reduce the absorption rate of sunlight.
  • the solar cell in order to improve the efficiency of the solar cell, it is a general tendency to make the area of the electrode formed on the front surface as narrow as possible. In this case, however, the solar cell is not absorbed by the electrode area formed on the front surface.
  • the solar cell of the rear-bonding structure includes a base junction for collecting p-type (or n-type) charges on the rear surface opposite to the front surface where light is incident from a p-type (or n- ) Collecting the charge of the emitter junction.
  • the solar cell having such a rear-bonding structure can improve the efficiency of the solar cell by improving the absorption rate of sunlight.
  • the solar cell having the above-described rear surface bonding structure has a disadvantage in that the manufacturing process is complicated and the cost is high. This is a cause of limiting the commercialization of the solar cell of the rear-bonding structure.
  • the process temperature can be lowered while maintaining some efficiency in the solar cell process, this can help reduce cost and simplify the process.
  • the solar cell is manufactured at a high temperature of 900 ° C or more, and can not be lowered to a process temperature lower than that of the conventional solar cell. This can not be expected to reduce manufacturing cost. Further, since the work is performed at a high temperature, there is a problem that the energy payback time (EPT) is prolonged.
  • EPT energy payback time
  • FIG. 1 is a cross-sectional view for explaining a collecting path of electrons and holes in a solar cell having a rear surface bonding structure using an n-type silicon wafer 1 as a substrate.
  • an n + FSF layer (front surface field layer) 3 doped with impurities at a higher concentration than the silicon wafer 1 is formed on the front surface of the n-type silicon wafer 1 And an anti-reflection film 5 is formed thereon.
  • the n + FSF layer 3 serves to reduce charge recombination on the surface of the silicon wafer 1 and reduce resistance loss in the silicon bulk.
  • the anti-reflection film 5 has a structure in which a silicon oxide film and a nitride film are stacked to reduce reflection of light on the entire surface of the silicon wafer 1, and serves as a passivation layer.
  • n + BSF layer 7 and a p + emitter layer 9 are formed on the back surface of the n-type silicon wafer 1 and a passivation layer 11 is formed thereon.
  • the n + BSF layer 7 and the p + emitter layer 9 are formed on the passivation layer 11 through a part of the passivation layer 11 to form n-metal fingers 13 and a p-metal finger 15 are formed.
  • the pitch of the n + BSF 7 and the p + emitter layer 9 is about 45 ⁇ m
  • the pattern of the back surface of the silicon wafer 1 can be designed in a fine pattern.
  • the pitch of the period of the n + BSF 7 and the p + emitter layer 9 can be increased to about 2000 ⁇ m. As the pitch becomes relatively large, it is difficult to realize a fine pattern. Also, the path (a) in which the electrons generated from the front surface of the silicon wafer 1 are transferred to the n + BSF 7 formed on the rear surface becomes longer, and the resistance loss increases.
  • the solar cell increases in current as the specific resistance of the silicon wafer 1 increases.
  • the solar cell of the rear surface bonding structure manufactured by the screen printing or the laser has the n + BSF 7 and the p + emitter layer 9,
  • the specific resistance of the silicon wafer 1 can not be increased indefinitely. That is, the resistance loss of the silicon bulk increases.
  • the resistivity of the n + FSF layer 3 must be increased by doping. However, this increases the recombination of charges in the n + FSF (3) layer, so that the spectral response characteristics of the short wavelength light absorbed in the n + FSF (3) layer is lowered and the efficiency of the solar cell is reduced.
  • the present invention has been made keeping in mind the above problems occurring in the prior art, and it is an object of the present invention to provide a solar cell having a back surface structure in which a relatively long pitch is formed by screen printing or laser, .
  • the manufacturing process temperature of the solar cell is made to be within a remarkably small range.
  • a semiconductor device comprising: a crystalline semiconductor substrate having a first conductivity type; A transparent conductive film (TCO) formed on the front surface of the semiconductor substrate on which light is incident, the transparent conductive film being used as a path for collecting charges generated in the semiconductor substrate; And a second doped region formed on a rear surface of the semiconductor substrate and collecting a charge of a second conductivity type opposite to the first conductivity type, the first doped region collecting charges of the first conductivity type, .
  • TCO transparent conductive film
  • an intrinsic amorphous semiconductor thin film is formed between a front surface of the semiconductor substrate and the transparent conductive film and a transparent conductive film is formed between the intrinsic amorphous semiconductor thin film and the transparent conductive film,
  • the first conductive amorphous semiconductor thin film is formed.
  • the resistivity of the semiconductor substrate is 0.1 to 100? Cm.
  • the first conductive amorphous semiconductor thin film may be used as a thin film (a-SiC) containing carbon to suppress light absorption in the first conductive type amorphous semiconductor thin film.
  • a-SiC thin film
  • the transparent conductive film has a refractive index of 1.5 to 2.5 and a thickness of 50 to 200 nm.
  • the transparent conductive film is formed of a metal oxide containing indium (In), tin (Sn), or zinc (Zn) as a main component.
  • the thickness of the first conductive amorphous semiconductor thin film is 1 to 100 nm.
  • the thickness of the intrinsic amorphous semiconductor thin film is 1 to 100 nm.
  • a semiconductor substrate having a first conductivity type comprising: a first doping region for collecting charges of the first conductivity type on a rear surface opposite to a front surface on which light is incident; Forming a second doped region for collecting charge of a second conductivity type; And forming a transparent conductive film (TCO) of the same type as the first conductive type on the front surface of the semiconductor substrate so as to provide a path for transferring charges.
  • TCO transparent conductive film
  • the method may further include forming an amorphous silicon thin film of the same type as the first conductivity type on the intrinsic amorphous silicon thin film.
  • the intrinsic amorphous silicon thin film reduces charge recombination on the surface of the semiconductor substrate and the amorphous silicon thin film of the same type as the first conductivity type reduces the contact resistance between the semiconductor substrate and the transparent conductive film,
  • the transparent conductive film reduces the bulk resistance loss in the silicon bulk.
  • the amorphous silicon thin film and the transparent conductive film are formed at a temperature lower than the FSF layer forming process temperature.
  • a doping region for collecting charges of different conductivity types is formed on the back surface of a silicon wafer, and an intrinsic amorphous silicon thin film and a silicon
  • a conductive type transparent conductive film such as a silicon wafer is formed on a thin film of a conductive type amorphous silicon such as a wafer and a surface resistance lower than that of a typical FSF layer by 1/10. Therefore, the resistivity of the silicon wafer can be made larger than that of the solar cell in which the conventional FSF layer is formed, so that the current flow through the path other than the silicon bulk is improved while suppressing the resistance loss of the silicon bulk.
  • the amorphous silicon thin film and the transparent conductive film can be formed at about 300 ° C, which is relatively lower than the general FSF layer forming process temperature of 900 ° C, the manufacturing cost can be reduced and the energy recovery time can be reduced.
  • FIG. 1 is a cross-sectional view for explaining a collecting path of electrons and holes in a solar cell having a conventional rear surface bonding structure using an n-type silicon wafer as a substrate
  • FIG. 2 is a cross-sectional view illustrating a process for manufacturing a solar cell having a rear-bonding structure according to a preferred embodiment of the present invention
  • FIG. 3 is a cross-sectional view for explaining a collecting path of electrons and holes in a solar cell having a rear surface bonding structure using a p-type silicon wafer as a substrate according to an embodiment of the present invention
  • p-type silicon wafer 118a intrinsic amorphous silicon thin film
  • a p-type silicon wafer is used for the sake of convenience of explanation to manufacture a solar cell having a back-bonding structure.
  • the resistivity of the silicon wafer is about 0.1 to 100? Cm, more specifically about 1 to 10? Cm.
  • the thickness is about 150 to 200 ⁇ which is widely used at present.
  • the resistivity and the thickness do not necessarily have to be limited as in the above example.
  • FIG. 2 is a cross-sectional view illustrating a process of manufacturing a solar cell having a rear-bonding structure according to a preferred embodiment of the present invention.
  • the manufacturing process of the solar cell in this embodiment can be divided into a rear surface forming process of the solar cell and a front surface forming process of the solar cell. First, the back surface process of the solar cell will be described first, and then the front surface process will be described.
  • Fig. 2 the back surface process of the solar cell is shown in (a) to (n).
  • a silicon wafer 100 subjected to an etching process for improving mechanical strength by removing saw damage on a surface of a damaged silicon wafer during a cutting process according to a manufacturing process of a solar cell Respectively.
  • the surface of a silicon wafer cut with an acid solution containing hydrofluoric acid and nitric acid or an alkali solution containing potassium hydroxide, sodium hydroxide, or the like is etched by about 10 ⁇ to remove cutting damage.
  • the metal or organic material that may be on the surface of the silicon wafer 100 is cleaned using hydrochloric acid or the like.
  • a p + layer 101 is formed on one side of the silicon wafer 100 (that is, the opposite side to which sunlight is incident, that is, the rear side) as shown in FIG. 2B.
  • the p < + > layer is applied differently depending on the forming method, but is generally within a range not exceeding 5 mu m.
  • the diffusion preventive film 102 is formed by applying a diffusion preventive paste to a portion where the n + layer will not be formed, which will be described below, by a screen printing method.
  • the surface A of the silicon wafer 100 in the portion where the diffusion barrier layer 102 is not formed is etched to a predetermined depth as shown in FIG. 2D.
  • the etch depth may be greater than the junction depth of the p + layer 101.
  • the etching methods include wet etching and dry etching. The wet etching uses an alkali solution so that the diffusion preventing film 102 can be used as an etch stopping film.
  • a thin oxide film (BSG) may be formed on the surface of the silicon wafer 100, The oxide film (BSG) is removed and then etched.
  • the dry etching which is another etching method, is performed by appropriately applying the process parameters such as the type and flow rate of the gas used in the etching process, the pressure of the reaction chamber, and the like within the range of the general dry etching process technology used for manufacturing semiconductors or display devices .
  • the n + layer 103 is formed on the surface A of the etched silicon wafer 100 by using phosphorous oxychloride (POCl 3 ).
  • the diffusion preventing film 102 is removed as shown in FIG. 2 (f), and the removed surface is cleaned with a cleaning liquid.
  • thermal oxidation films 105a and 105b After the diffusion preventive film 102 is removed, a dry or wet oxidation process used in a semiconductor manufacturing process is used to form an insulation function and a passivation film on both sides of the silicon wafer 100, as shown in FIG. 2 (g) To form the thermal oxidation films 105a and 105b.
  • the thickness of the thermal oxidation films 105a and 105b may be about 100 nm.
  • the thermally oxidized film 105a (105b) is formed on the surface of the thermally oxidized film 105a (105b) bonded to the p + layer 101 and the n + 105a (105b) are etched by etching.
  • the etch paste 107 include 'SolarEtch BRS' of 'Merck'. Such etch paste 107 is characterized in that the thermal oxide films 105a and 105b are etched when approximately 30 seconds have elapsed at room temperature.
  • the silicon wafer 100 is cleaned with a cleaning liquid and dried.
  • an electrode can be formed.
  • a seed layer 111 for forming an electrode is formed on the thermally oxidized films 105a and 105b and the contact hole 109 by using a sputtering apparatus as shown in FIG. 2 (j) do.
  • the seed layer 111 has a structure in which an aluminum (Al) thin film, a titanium tungsten (TiW) (or Cr) thin film, and a copper (Cu) thin film are laminated and the total thickness of the seed layer is about 40 nm.
  • the aluminum thin film is a layer for ohmic contact and the titanium tungsten (TiW) (or Cr) thin film is a barrier layer for preventing the copper from diffusing into the silicon wafer 100,
  • the copper thin film serves as a seed layer for plating.
  • a hydrogen atmosphere residual nitrogen or argon
  • FGA Forming gas annealing.
  • the seed layer 111 may be a nickel (Ni) thin film. That is, when heat treatment is performed on the nickel, the nickel diffuses at the interface of the silicon wafer 100 and is converted into silicide, which can serve as an ohmic contact and a barrier layer.
  • a polymer such as polyimide is formed on the surface of the seed layer 111 except the portion where the electrode is to be formed so as to easily form the electrode as shown in FIG. 2 (k)
  • a plating mask 113 is printed using a material.
  • an electrode 115 is formed in the contact hole 109 as shown in FIG.
  • the electrode 115 is first plated with Cu to a thickness of 20 ⁇ and then plated with tin (Sn) or Ag (Ag) to a thickness of 7 ⁇ .
  • the tin or silver thin film prevents the copper from being oxidized and enables soldering to be performed more easily when the solar cell electrode and the metal ribbon are connected by soldering in the module manufacturing process of the solar cell, And protects the electrode 115 in the etching process.
  • the plating mask 113 is removed through an etching process (FIG. 2M), and the seed layer 111 formed around the electrode 115 is removed (FIG. 2N ).
  • the electrodes 115 for collecting electric charges are formed on the back surface of the silicon wafer 100 according to the steps of FIGS. 2A to 2N.
  • the thermal oxide film 105b is formed on the front surface of the silicon wafer 100 by the step (g).
  • the thermal oxide film 105b formed on the front surface of the silicon wafer 100 is removed to reduce the reflection of light at the front surface of the silicon wafer 100 and improve the light trapping capability And texturing the surface of the silicon wafer 100.
  • the surface of the textured silicon wafer is denoted by reference numeral '117'.
  • the removal and texturing process of the thermal oxide film 105b is performed by a general dry etching process or a wet etching process.
  • the thermal oxidation film 105b may be removed and the texturing process may be performed irrespective of the electrode formed on the rear surface of the silicon wafer 100.
  • the wet etching process since the silicon wafer 100 must be immersed in the etching solution, the electrode formed on the rear surface of the silicon wafer 100 may be damaged. Therefore, in this case, it is preferable to perform the wet etching using a wet etching apparatus capable of coating a protective layer (not shown) on the back surface of the silicon wafer 100 or etching only one surface of the silicon wafer.
  • an i-type amorphous silicon (a-si) thin film 118a and a p-type amorphous silicon (a-si) thin film 118b are formed on the surface 117 of the textured silicon wafer, ).
  • an a-SiC thin film containing carbon (C) may be used for the p-type amorphous silicon thin film 118b to suppress light absorption in the p-type amorphous silicon thin film 118b.
  • the i-type amorphous silicon thin film 118a and the p-type amorphous silicon thin film 118b each have a thickness of about 1 to 100 nm, and even if the i-type amorphous silicon thin film 118a is formed to have a thinner thickness of about 1 to 10 nm do.
  • a transparent conductive film (TCO) 119 is formed on the p-type amorphous silicon thin film 118b.
  • a metal oxide mainly containing tin (Sn) or zinc (Zn) or indium (In) is used as the metal oxide.
  • a zinc oxide having a lower material cost and a lower light reflectance in the near infrared region than indium oxide is preferable.
  • the zinc oxide is an oxide doped with Al, In, Ga, V, Cu or B.
  • the transparent conductive film 119 also has to serve as an antireflection film, the refractive index is about 1.5 to 2.5 and the thickness is about 50 to 200 nm so that the reflectance can be minimized. More preferably, the refractive index is about 1.9 to 2.1, Is preferably about 50 to 100 nm.
  • the i-type 118a and the p-type amorphous silicon thin film 118b and the transparent conductive film 119 are laminated on the entire surface of the silicon wafer 100.
  • the i-type amorphous silicon thin film 118a serves to reduce charge recombination on the surface of the silicon wafer 100.
  • the p-type amorphous silicon thin film 118b serves to reduce the contact resistance between the silicon wafer 100 and the transparent conductive film 119.
  • the transparent conductive film 119 serves to reduce the anti-reflection film and resistance loss in the silicon bulk.
  • the i-type 118a and the p-type amorphous silicon thin film 118b and the transparent conductive film 119 in the present embodiment perform the role of the FSF layer formed on the entire surface of the conventional silicon wafer.
  • the FSF layer has both functions of reducing the charge recombination and reducing the resistance loss in the silicon bulk.
  • the functions of the FSF layer can be realized by forming the amorphous silicon thin films 118a, 118b and the transparent conductive film 119 independently As shown in FIG.
  • FIG 3 is a cross-sectional view for explaining a collecting path of electrons and holes in a solar cell having a rear surface bonding structure using a p-type silicon wafer as a substrate.
  • an i-type amorphous silicon thin film 118a and a p-type amorphous silicon thin film 118b are formed on the front surface (that is, the side on which sunlight is incident) of the p-type silicon wafer 100 according to the process of FIG. 2 , And a transparent conductive film 119 is formed thereon.
  • a p + BSF layer 101 and an n + emitter layer 103 are formed together on the back surface of the p-type silicon wafer 100, and a thermal oxide film 105a is formed on the p + BSF layer 101 and the n + A p-metal finger 115a is formed on the thermal oxide film 105a and penetrates a part of the thermal oxide film 105a and is joined to the p + BSF layer 101.
  • the n + An n-metal finger 115b is formed.
  • the sheet resistance of the transparent conductive film 119 can be lowered to a maximum one tenth of the optimum sheet resistance of the conventional FSF layer, the current flow through the path 'b' while suppressing the resistance loss in the silicon bulk Is increased. This can solve the problem that resistance loss increases when the resistivity of the conventional silicon wafer is increased.
  • the amorphous silicon thin films 118a and 118b and the transparent conductive film 119 can be formed at a temperature of about 300 DEG C or less. That is, the process temperature can be remarkably lowered.
  • a manufacturing process different from a conventional manufacturing process is shown, and an amorphous silicon thin film and a transparent conductive film are formed on the entire surface of the silicon wafer, The charge recombination of the silicon bulk can be reduced and the resistance loss in the silicon bulk can be suppressed.
  • the present embodiment describes a p-type silicon wafer as an example, but the present invention can also be applied to an n-type silicon wafer.
  • the resistivity of the silicon wafer may become large and the resistance loss in the silicon bulk may decrease.
  • the solar cell of the rear-bonding structure of the present invention and its manufacturing method are designed to increase the current flow through the transparent conductive film formed on the front surface of the silicon wafer while reducing the resistance loss of the silicon bulk in the solar cell, It is possible to manufacture a solar cell having a rear-bonding structure with reduced costs and improved efficiency even when screen printing or laser technology is applied.

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Abstract

본 발명은 후면접합 구조의 태양전지 및 그 제조방법에 관한 것이다. 본 발명은 실리콘 웨이퍼(100)의 전면 표면과 반대되는 후면 표면에 상기 실리콘 웨이퍼(100)와 같은 도전형의 전하를 수집하는 베이스 접합(101) 및 다른 도전형의 전하를 수집하는 에미터 접합(103)이 형성되는 후면 접합 구조의 태양전지에서, 대략 300℃ 내외의 온도에서 상기 전면 표면에 i형 비정질 실리콘 박막(118a)과, p형 비정질 실리콘 박막(118b) 및 투명도전막(119)을 순서대로 적층하여 형성한다. 상기 i형 비정질 실리콘 박막(118a)은 상기 실리콘 웨이퍼(100)의 표면에서의 전하 재결합을 줄여주는 역할을 하고, 상기 p형 비정질 실리콘 박막(118b)은 상기 실리콘 웨이퍼(100)와 상기 투명도전막(119) 사이에서의 접촉 저항을 감소시키고, 상기 투명도전막(119)은 실리콘 벌크에서의 벌크 저항 손실을 감소시키는 역할을 한다. 이와 같은 본 발명에 따르면, 실리콘 벌크의 저항 손실은 억제하면서 실리콘 벌크 이외의 투명도전막을 통한 전류 흐름이 증가하여 태양전지 효율이 향상되고, 보다 낮아진 공정온도로 인한 원가 절감을 기대할 수 있는 이점이 있다.

Description

[규칙 제26조에 의한 보정 16.06.2010]　후면접합 구조의 태양전지 및 그 제조방법
본 발명은 태양전지에 관한 것으로, 특히 후면접합 구조로 이루어진 태양전지에서 태양 빛이 입사하는 전면에 투명 도전막을 형성하는 태양전지 및 그 제조방법에 관한 것이다.
태양전지의 전극은 태양전지의 전면과 후면에 각각 형성되지만, 상기 전면에 형성되는 전극은 태양광에 대한 흡수율을 감소(shadowing loss)시키고 있다.
그렇기 때문에 태양전지의 효율 향상을 위하여 전면에 형성되는 전극의 면적은 최대한 미세패턴으로 하여 좁게 하는 것이 일반적인 추세이다. 하지만 이 경우에도 전면에 형성된 전극 면적만큼 태양광을 흡수하지 못하고 있다.
따라서, 태양전지 전면에서의 전극에 의한 흡수율 감소를 원천적으로 없애기 위하여, 전극 모두를 후면에 설치하는 후면접합 구조의 태양전지가 개발되었다. 즉 후면접합 구조의 태양전지는, p형(또는 n형) 실리콘 기판에서 빛이 입사하는 전면의 반대쪽인 후면에 p형(또는 n형)의 전하를 수집하는 베이스 접합과 n형(또는 p형)의 전하를 수집하는 에미터 접합이 모두 위치하는 구조를 말한다.
그와 같은 후면접합 구조의 태양전지는 태양광의 흡수율을 향상시켜 태양전지의 효율 향상을 기대할 수 있다.
하지만, 상기한 후면접합 구조의 태양전지는 그 제조공정이 복잡하고 비용이 많이 소요되는 단점이 있었다. 이는 후면접합 구조의 태양전지가 상업화되는 것을 제한하는 원인이라 할 수 있다.
그래서 공정을 단순화하고 제조비용을 감소시킬 수 있는 후면접합 구조의 태양전지를 꾸준하게 개발하고 있다. 그 예가 미국등록특허 'US 07339110'호(태양전지 및 그 제조방법)에 개시되어 있다. 하지만 상기 예에 의한 태양전지 제조공정은 대략 30여 개의 공정으로 이루어지면서, 특히 전체 공정중에서 대략 900℃ 이상의 온도에서 이루어지는 고온공정(n+층, p+층 및 산화막 형성공정)이 약 20%정도 차지하고 있는 실정이다.
일반적으로 태양전지 공정에서 효율을 어느정도 유지하면서 공정 온도를 낮출 수 있다면 이는 원가 절감에 도움을 주고, 공정도 간소화시킬 수 있다. 하지만, 설명한 바와 같이 상기 실시 예는 일반적인 태양전지의 제조공정과 마찬가지로 900℃ 이상의 고온에서 태양전지를 제조하고 있고, 그 이하의 공정 온도로 낮추지 못하고 있다. 이는 제조원가의 절감을 기대할 수 없다. 아울러 고온에서 작업을 하기 때문에, 에너지 회수 기간(EPT; Energy Payback Time)이 길어지는 문제가 있다.
한편, 후면접합 구조의 태양전지는 태양전지의 후면에 형성된 전극으로 전자와 정공이 수집된다. 이를 도 1을 참조하여 설명한다. 도 1은 n형 실리콘 웨이퍼(1)를 기판으로 사용하는 후면접합구조의 태양전지에서 전자 및 정공의 수집경로를 설명하기 위한 단면도이다.
도 1을 보면, n형 실리콘 웨이퍼(1)의 전면(즉 태양광이 입사되는 면)에는 상기 실리콘 웨이퍼(1)보다 불순물이 더 높은 농도로 도핑된 n+ FSF층(Front Surface Field Layer)(3)이 형성되고, 그 위에 반사방지막(5)이 형성된다. 상기 n+ FSF 층(3)은 실리콘 웨이퍼(1)의 표면에서 전하의 재결합을 줄이고 실리콘 벌크 내에서의 저항 손실을 줄여주는 역할을 한다. 상기 반사방지막(5)은 실리콘 웨이퍼(1) 전면에서의 광 반사를 줄이기 위해 실리콘 산화막과 질화막이 적층된 구조이고, 패시베이션층(passivation layer)의 역할을 한다.
상기 n형 실리콘 웨이퍼(1)의 후면에는 n+ BSF층(Back Surface Field Layer)(7) 및 p+ 에미터층(9)이 함께 형성되고, 그 위에 패시베이션층(passivation layer)(11)이 형성된다. 상기 패시베이션층(11) 위에는 상기 패시베이션층(11)의 일부를 관통하여 상기 n+ BSF층(7) 및 p+ 에미터층(9)과 접합하여 전자와 정공을 수집하는 n-메탈핑거(metal finger)(13)와 p-메탈핑거(metal finger)(15)가 형성된다.
이런 구조에서, 상기 n형 실리콘 웨이퍼(1)의 전면에 태양광이 입사되면 상기 실리콘 웨이퍼(1)에는 (-) 전하를 띤 전자와 (+) 전하를 띤 정공이 생성된다. 상기 정공은 p+ 에미터층(9)을 통해 그 p+ 에미터층(9)과 접합된 p-메탈핑거(metal finger)(15)로 직접 전달된다. 반면 상기 전자는 상기 n형 실리콘 웨이퍼(1)를 가로질러 상기 n+ BSF층(7)으로 수집되는 경로 'a'와, 상기 n+ FSF층(3)을 통해 상기 n+ BSF층(7)으로 수집되는 경로 'b'를 통해 n-메탈핑거(metal finger)(13)로 전달된다.
이때, 상기 n+ BSF(7)와 p+ 에미터층(9)을 사진식각 방법으로 형성할 경우, n+ BSF(7)와 p+ 에미터층(9)의 주기인 피치(pitch)는 대략 45㎛ 정도로서, 상기 실리콘 웨이퍼(1)의 후면에 대한 패턴을 미세패턴으로 설계할 수 있다.
하지만, 상기 실리콘 웨이퍼(1)의 후면을 사진식각 공정으로 형성할 경우, 공정 특성상 태양전지의 제조 원가를 낮추기가 어려웠다.
때문에 최근에는 태양전지의 저가격화를 위하여 상기 사진식각 공정보다 상대적으로 제조원가 측면에서 유리한 스크린 인쇄 또는 레이저 기술을 적용하고 있는 추세이다. 하지만 상기 스크린 인쇄 또는 레이저 기술을 이용하여 후면접합 구조의 태양전지를 제조할 경우, n+ BSF(7)와 p+ 에미터층(9)의 주기인 피치가 약 2000㎛ 까지 커질 수 있다. 이와 같이 피치가 상대적으로 커지게 되면 미세 패턴 구현에 어려움이 있다. 또한 실리콘 웨이퍼(1)의 전면에서 생성된 전자가 후면에 형성된 n+ BSF(7)까지 전달되는 경로(a)가 그만큼 길어지게 되어 저항 손실이 커지는 문제가 발생한다.
따라서, 상기 스크린 인쇄 또는 레이저를 이용하여 제조된 후면접합 구조의 태양전지에서는 경로 'a'보다 상대적으로 경로 'b'를 통한 전하의 흐름을 향상시키기 위한 노력이 이루어지고 있다. 상기 경로 'b'를 통한 전하의 흐름을 증가시키기 위해서는 실리콘 웨이퍼(1)의 비저항을 크게 해야 한다.
하지만, 실리콘 웨이퍼(1)의 비저항을 크게 할 경우 다음과 같은 문제점이 발생한다.
즉 태양전지는 실리콘 웨이퍼(1)의 비저항이 클수록 전류가 증가되나, 상기 스크린 인쇄 또는 레이저에 의해 제조되는 후면접합 구조의 태양전지는 앞서 설명한 바와 같이 n+ BSF(7)와 p+ 에미터층(9)의 주기인 피치가 늘어나기 때문에 실리콘 웨이퍼(1)의 비저항을 무한정 크게 할 수 없다. 즉 실리콘 벌크의 저항 손실이 증가하기 때문이다.
또한 상기한 경로 'b'를 통해 전하의 수집을 향상시키기 위해서는 상기 n+ FSF 층(3)의 불순물 도핑을 증가시켜 비저항을 낮춰야 한다. 그러나, 이렇게 하면 n+ FSF(3) 층에서 전하의 재결합이 증가하기 때문에 상기 n+ FSF(3) 층에서 흡수하는 단파장 광의 분광응답특성이 저하되어 태양전지의 효율이 감소하는 문제가 발생한다.
따라서 본 발명은 상기한 문제점을 해결하기 위한 것으로, 스크린 인쇄 또는 레이저를 이용하여 제조되어 상대적으로 피치가 길게 형성되는 후면접합 구조의 태양전지에서 실리콘 벌크의 저항 손실을 감소시키면서도 전류 흐름은 상대적으로 증가하게 하는 것이다.
또 태양전지의 제조공정 온도를 종래보다 현저하게 작은 범위에서 이루어지도록 하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 특징에 따르면, 제 1 도전형을 가지는 결정질 반도체 기판; 빛이 입사되는 상기 반도체 기판의 전면 표면에 상기 제 1 도전형으로 형성되되, 상기 반도체 기판에서 발생한 전하를 수집하기 위한 경로로 이용되는 투명도전막(TCO); 그리고, 상기 반도체 기판의 후면 표면에 형성되어 상기 제 1 도전형의 전하를 수집하는 제 1 도핑영역 및 상기 제 1 도전형과 반대의 제 2 도전형의 전하를 수집하는 제 2 도핑영역을 포함하여 구성된다.
상기 반도체 기판의 전면 표면과 상기 투명도전막(TCO) 사이에 진성(intrinsic) 비정질 반도체 박막과, 상기 진성(intrinsic) 비정질 반도체 박막과 상기 투명도전막(TCO) 사이에 상기 제 1 도전형과 같은 타입으로 이루어진 제 1 도전형 비정질 반도체 박막이 더 형성된다.
상기 반도체 기판의 비저항은 0.1 ~ 100 Ω㎝ 이다.
상기 제 1 도전형 비정질 반도체 박막은, 상기 제 1 도전형 비정질 반도체 박막에서의 광 흡수를 억제하기 위해 탄소가 포함된 박막(a-SiC)로 사용할 수 있다.
상기 투명도전막은, 굴절률이 1.5 ~ 2.5이고, 두께는 50 ~ 200㎚ 형성된다.
상기 투명도전막은, 인듐(In), 주석(Sn) 또는 아연(Zn)을 주성분으로 하는 금속 산화물로 형성된다.
상기 제 1 도전형 비정질 반도체 박막의 두께는 1 ~ 100㎚로 형성된다.
상기 진성(intrinsic) 비정질 반도체 박막의 두께는 1 ~ 100㎚로 형성된다.
본 발명의 다른 특징에 따르면, 제 1 도전형을 가지는 반도체 기판에서 빛이 입사하는 전면과 반대되는 후면에 상기 제 1 도전형의 전하를 수집하는 제 1 도핑영역 및 상기 제 1 도전형과 반대의 제 2 도전형의 전하를 수집하는 제 2 도핑영역을 형성하는 단계; 그리고, 전하의 이동경로를 제공하도록 상기 반도체 기판의 전면에 상기 제 1 도전형과 같은 타입의 투명도전막(TCO)을 형성하는 단계를 포함하여 이루어진다.
상기 투명도전막을 형성하기 이전에, 상기 반도체 기판의 전면에 불순물이 미 도핑된 진성(intrinsic) 비정질 실리콘 박막을 형성하는 단계; 그리고, 상기 진성 비정질 실리콘 박막 위에 제 1 도전형과 같은 타입의 비정질 실리콘 박막을 형성하는 단계를 더 포함할 수 있다.
상기 진성(intrinsic) 비정질 실리콘 박막은 상기 반도체 기판 표면에서의 전하 재결합을 감소시키고, 제 1 도전형과 같은 타입의 비정질 실리콘 박막은 상기 반도체 기판과 상기 투명도전막 사이에서의 접촉 저항을 감소시키고, 상기 투명도전막은 실리콘 벌크에서의 벌크 저항 손실을 감소시킨다.
상기 제 1 도전형과 같은 타입의 비정질 실리콘 박막 대신에, 탄소가 포함된 박막(a-SiC)으로 형성할 수 있다.
상기 비정질 실리콘 박막 및 투명도전막은 FSF층 형성 공정온도보다 낮은 온도에서 형성된다.
본 발명에서는, 실리콘 웨이퍼의 후면에 서로 다른 도전형(p 또는 n)의 전하를 수집하는 도핑영역을 각각 형성하고, 또 실리콘 웨이퍼의 전면에는 불순물이 미도핑된 진성(intrinsic) 비정질 실리콘 박막 및 실리콘 웨이퍼와 같은 도전형의 비정질 실리콘을 박막 형성하고, 그 위에 통상적인 FSF층보다 면 저항이 최고 1/10까지 감소되는 실리콘 웨이퍼와 같은 도전형의 투명도전막을 형성하고 있다. 따라서 실리콘 웨이퍼의 비저항은 종래 FSF층이 형성된 태양전지보다 크게 할 수 있기 때문에, 실리콘 벌크의 저항 손실은 억제하면서 실리콘 벌크 이외의 경로를 통한 전류 흐름이 향상되는 효과가 있다.
또 비정질 실리콘 박막과 투명도전막은 일반적인 FSF층 형성 공정 온도인 900℃보다 상대적으로 낮은 300℃ 내외에서 형성할 수 있기 때문에, 제조원가의 절감과 에너지 회수 시간 감소 등을 기대할 수 있는 효과도 있다.
도 1은 n형 실리콘 웨이퍼를 기판으로 사용하는 종래 후면접합구조의 태양전지에서 전자 및 정공의 수집경로를 설명하기 위한 단면도
도 2는 본 발명의 바람직한 실시 예에 따른 후면접합 구조의 태양전지를 제조하는 공정도를 보인 단면도
도 3은 본 발명 실시 예에 따라 p형 실리콘 웨이퍼를 기판으로 사용하는 후면접합구조의 태양전지에서 전자 및 정공의 수집경로를 설명하기 위한 단면도
*도면의 주요 부분에 대한 부호의 설명*
100 : p형 실리콘 웨이퍼 118a : 진성 비정질 실리콘 박막
118b : p형 비정질 실리콘 박막 119 : 투명도전막
이하 본 발명의 후면접합 구조의 태양전지 및 그 제조방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
본 발명 실시 예에서는 설명의 편의를 위해 p형 실리콘 웨이퍼를 사용하여 후면접합 구조의 태양전지를 제조함을 설명한다. 아울러 실리콘 웨이퍼의 비저항은 0.1 ~ 100 Ω㎝ 정도이고, 더 구체적으로 1 ~ 10 Ω㎝ 정도이다. 또 두께는 현재 널리 사용되고 있는 150 ~ 200㎛ 정도이다. 하지만 상기 비저항과 두께는 상기 예와 같이 반드시 한정하지 않아도 상관없다.
도 2에는 본 발명의 바람직한 실시 예에 따른 후면접합 구조의 태양전지를 제조하는 공정도가 단면도로 도시되어 있다.
본 실시 예에서의 태양전지의 제조공정은 태양전지의 후면 형성공정과, 태양전지의 전면 형성공정으로 구분할 수 있다. 이에 우선하여 태양전지의 후면 공정을 먼저 설명한 다음 전면 공정을 설명하기로 한다.
도 2에서 태양전지의 후면 공정은 (a) 내지 (n)에 도시되어 있다.
먼저 도 2(a)에서는 태양전지의 제조공정에 따른 절단과정에서 손상을 입은 실리콘 웨이퍼 표면의 절단 손상(saw damage)을 제거하여 기계적 강도를 개선하기 위한 에칭 공정이 수행된 실리콘 웨이퍼(100)을 도시하고 있다. 상기 에칭 공정은 불산 및 질산을 포함하는 산 용액 또는 수산화 칼륨이나 수산화 나트륨 등을 포함하는 알칼리 용액으로 절단된 실리콘 웨이퍼의 표면을 10㎛ 정도 식각하여 절단 손상을 제거하는 것이다. 상기 에칭 공정이 완료되면 상기 실리콘 웨이퍼(100)의 표면에 묻어 있을 수 있는 금속 또는 유기물질을 염산 등을 사용하여 세정한다.
상기 에칭 공정이 완료되면, 도 2(b)와 같이 상기 실리콘 웨이퍼(100)의 한 면(즉 태양광이 입사되는 반대면, '후면'이라 함)에 p+층(101)을 형성한다. 상기 p+층은 형성 방법에 따라 다르게 적용되나 일반적으로 5㎛를 넘지 않는 범위 이내로 이루어진다.
도 2(c)는, 상기 p+층(101)이 형성된 다음에 상기 p+층(101) 상의 일부에 확산 방지막(diffusion mask)(102)이 형성되는 것을 보이고 있다. 상기 확산 방지막(102)은 아래에서 설명될 n+층이 미형성될 부분에 확산 방지용 페이스트가 스크린 인쇄법으로 도포되어 형성되는 것이다.
상기 확산 방지막(102)이 형성된 다음에는, 도 2(d)와 같이 상기 확산 방지막(102)이 미 형성된 부분에 있는 실리콘 웨이퍼(100)의 표면(A)을 소정 깊이로 식각되게 한다. 이때 식각 깊이는 상기 p+ 층(101)의 접합깊이보다 크면 된다. 상기 식각 방법에는 습식식각과 건식식각이 있다. 상기 습식식각은 상기 확산 방지막(102)이 식각 방지막으로 사용될 수 있도록 알칼리 용액을 사용한다. 만약 상기 p+ 층(101)이 붕소(B)에 의해 형성된 경우에는 상기 실리콘 웨이퍼(100)의 표면에 얇은 산화막(BSG, Boro-Silicate Glass)이 형성될 수 있기 때문에 일정 농도의 불산 용액에 의해 상기 산화막(BSG)를 제거한 후 식각한다. 다른 식각 방법인 건식식각은 반도체 또는 디스플레이 소자의 제조에 사용하는 일반적인 건식식각을 하는 공정기술의 범위 이내에서 식각 공정에 사용되는 가스의 종류 및 유량, 반응실의 압력 등 공정 변수를 적절하게 적용하여 수행한다.
상기 식각 공정이 완료되면, 도 2(e)에서는 상기 식각된 실리콘 웨이퍼(100)의 표면(A)에 옥시염화인(POCl3)을 사용하여 n+층(103)을 형성한다.
상기 n+ 층(103)이 형성된 다음에는 도 2(f)에 도시한 바와 같이 상기 확산 방지막(102)을 제거하고, 그 제거된 표면을 세정액으로 세정한다.
상기 확산 방지막(102)이 제거된 이후에는, 도 2(g)와 같이 반도체 제조공정에서 사용하는 건식 또는 습식 산화공정을 이용하여 상기 실리콘 웨이퍼(100)의 양면에 절연기능과 패시베이션(passivation) 막의 기능을 하는 열 산화막(105a)(105b)을 형성한다. 상기 열 산화막(105a)(105b)의 두께는 100㎚ 정도면 된다.
도 2(g)와 같이 상기 열 산화막(105a)(105b)이 형성되면, 상기 p+층(101) 및 n+층(103)과 아래에서 설명될 전극이 상호 연결될 수 있게 컨택트 홀(contact hole)이 형성되어야 한다. 이를 위해 도 2(h)에서는 상기 p+층(101) 및 n+층(103)과 접합하고 있는 열 산화막(105a)(105b)의 표면에 소정 조건에서 상기 컨택트 홀과 대응하는 형상으로 상기 열 산화막(105a)(105b)이 식각되게 하는 에치 페이스트(etch paste)(107)를 인쇄한다. 상기 에치 페이스트(107)로는 'Merck사'의 'SolarEtch BRS' 등이 있다. 그러한 상기 에치 페이스트(107)는 상온에서 대략 30초 정도만 경과하면 열 산화막(105a)(105b)을 식각하는 특징이 있다. 따라서, 상기 에치 페이스트(107)가 인쇄된 상태에서 시간이 경과하면 상기 에치 페이스트(107)가 인쇄된 부분에 있는 열산화막(105a)(105b)의 일부는 식각되고, 결국 도 2(i)와 같이 상기 열 산화막(105a)(105b)의 일부가 관통되어 컨택트 홀(109)이 형성된다. 상기 컨택트 홀(109)이 형성된 다음에는 실리콘 웨이퍼(100)를 세정액으로 세정하고 건조한다.
상기 컨택트 홀(109)이 형성되면 전극을 형성할 수 있다. 이는 도 2(j)에 도시되어 있다. 즉 도 2(j)와 같이 우선하여 상기 열 산화막(105a)(105b) 및 컨택트 홀(109) 부분에 전극 형성을 위한 시드층(seed layer)(111)을 스퍼터링(sputtering) 장비를 이용하여 형성한다. 상기 시드층(111)은 알루미늄(Al) 박막, 티타늄텅스텐(TiW) (또는 Cr) 박막, 구리(Cu) 박막을 적층한 구조이며, 상기 시드층의 총 두께는 40㎚ 정도이다. 상기 알루미늄 박막은 옴 접촉(Ohmic contact)을 위한 층이고, 티타늄텅스텐(TiW) (또는 Cr) 박막은 상기 구리가 실리콘 웨이퍼(100)의 내부로 확산하는 것을 방지하는 장벽 층(barrier layer)이고, 상기 구리 박막은 도금을 위한 시드층으로서의 역할을 한다. 그리고 상기 시드층이 형성된 상태에서 상기 시드층(111)과 실리콘 웨이퍼(100) 상호간이 옴 접촉 형성을 촉진하도록 대략 5% 정도의 수소분위기(나머지는 질소 또는 아르곤) 및 300℃ 온도에서 FGA(Forming gas annealing)를 실시한다. 여기서 상기 시드 층(111)은 니켈(Ni) 박막을 사용할 수도 있다. 즉, 니켈은 열처리를 하게 되면 상기 실리콘 웨이퍼(100)의 계면에서 확산하여 실리사이드로 성질이 변환되어 옴 접촉 및 장벽 층 역할을 수행할 수 있기 때문이다.
이후에는 실질적으로 전극을 형성하기 위한 공정이 수반되는데, 이를 위해 먼저 도 2(k)와 같이 전극을 용이하게 형성하도록 전극이 형성될 부분을 제외한 시드층(111)의 표면에 폴리이미드와 같은 고분자 재료를 사용하여 플레이팅 마스크(plating mask)(113)를 인쇄한다.
그 상태에서 도 2(l)처럼 상기 컨택트 홀(109)에 전극(115)을 형성한다. 상기 전극(115)은 먼저 구리(Cu)를 20㎛ 두께로 도금하고, 그 위에 주석(Sn) 또는 은(Ag) 박막을 7㎛ 두께로 도금한다. 상기 주석 또는 은 박막은 상기 구리가 산화되는 것을 방지하고, 태양전지의 모듈 제조공정에서 태양전지 전극과 금속 리본을 납땜으로 연결할 때 납땜이 보다 잘 이루어지도록 하고, 또 이어지는 상기 시드 층(111)의 식각 공정시에 전극(115)을 보호하는 역할을 한다.
상기 전극(115)이 형성된 다음에는 식각공정을 통해 상기 플레이팅 마스크(113)를 제거하고(도 2m), 상기 전극(115)의 주위에 형성되어 있는 시드 층(111)을 제거한다(도 2n).
그와 같이 도 2a 내지 도 2n 공정에 따라 실리콘 웨이퍼(100)의 후면에는 전하를 수집하는 전극(115)이 형성된다.
다음에는 실리콘 웨이퍼(100)의 전면에 대한 공정 설명이다. 이는 도 2의 (o) 내지 (q) 에 도시되어 있다.
일단, 상기 실리콘 웨이퍼(100)의 전면에는 상기 (g) 단계에 의해 열 산화막(105b)이 형성된 상태이다.
그런 상태에서, 상기 실리콘 웨이퍼(100)의 전면에서 빛의 반사를 감소시켜 빛 포획 능력을 향상시키기 위하여 도 2(o)와 같이 상기 실리콘 웨이퍼(100)의 전면에 형성된 열 산화막(105b)을 제거하고, 이어 상기 실리콘 웨이퍼(100)의 표면을 텍스처링(texturing) 처리한다. 상기 텍스처링 처리된 실리콘 웨이퍼의 표면은 도면부호 '117'로 도시하고 있다. 이때 상기 실리콘 웨이퍼(100)의 전면에 불순물이 도핑된 경우에는 상기 텍스처링 공정을 하기 전에 불순물이 도핑된 부분을 제거하는 것이 바람직하다. 한편 상기 열 산화막(105b) 제거 및 텍스처링 공정은 일반적인 건식 식각공정이나 습식 식각공정에 의해 수행된다. 상기 건식 식각공정은 상기 실리콘 웨이퍼(100)의 후면에 형성된 전극과 상관없이 상기 열 산화막(105b) 제거와 텍스처링 공정이 수행될 수 있다. 반면, 상기 습식 식각공정은 상기 실리콘 웨이퍼(100)를 식각 용액에 담가둬야 하기 때문에 상기 실리콘 웨이퍼(100)의 후면에 형성된 전극이 손상될 수 있다. 따라서 이 경우에는 상기 실리콘 웨이퍼(100)의 후면에 미도시하고 있는 보호막을 코팅하거나 실리콘 웨이퍼의 한 면만 식각할 수 있는 습식 식각장비를 이용하여 수행하는 것이 좋다.
상기 텍스처링 완료되면, 상기 도 2(p)와 같이 상기 텍스처링된 실리콘 웨이퍼의 표면(117)에 i형 비정질 실리콘(a-si) 박막(118a)과 p형 비정질 실리콘(a-si) 박막(118b)을 형성한다. 이때, 상기 p형 비정질 실리콘 박막(118b)에서의 광 흡수를 억제하기 위해 상기 p형 비정질 실리콘 박막(118b)에 탄소(C)가 포함된 a-SiC 박막을 사용할 수도 있다. 상기 i형(118a) 및 p형 비정질 실리콘 박막(118b)은 각각 1 ~ 100㎚ 정도의 두께를 가지되, 상기 i형 비정질 실리콘 박막(118a)은 그보다 더 얇게 1 ~ 10㎚ 정도로 두께를 형성해도 된다.
도 2(q)에서는 상기 p형 비정질 실리콘 박막(118b) 위에 투명도전막(TCO)(119)이 형성된다. 상기 투명도전막(119)의 재료로는 금속산화물로서, 주석(Sn) 또는 아연(Zn), 인듐(In)을 주성분으로 하는 금속 산화물이 사용된다. 그 중에서도 인듐 산화물에 비해 재료비 부담이 적고 근적외선 영역에서의 광 반사율이 낮은 아연 산화물이 바람직하다. 상기 아연 산화물은 알루미늄(Al), 인듐(In), 갈륨(Ga), 바나듐(V), 구리(Cu) 또는 붕소(B)를 도핑한 산화물이다. 그리고 상기 투명도전막(119)은 반사 방지막의 역할도 수행해야 하므로 반사율이 최소화될 수 있도록 굴절율은 1.5 ~ 2.5 정도, 두께는 50 ~ 200㎚ 정도이고, 더 바람직하게는 굴절율은 1.9 ~ 2.1 정도, 두께는 50 ~ 100㎚ 정도가 좋다.
이와 같은 공정에 따라 후면 접합구조의 태양전지가 완성된다.
완성된 태양전지를 보면, 실리콘 웨이퍼(100)의 전면에 i형(118a) 및 p형 비정질 실리콘 박막(118b)과 투명도전막(119)이 적층되어 형성됨을 알 수 있다. 상기 i형 비정질 실리콘 박막(118a)은 실리콘 웨이퍼(100)의 표면에서 전하의 재결합을 줄여주는 역할을 한다. 또 상기 p형 비정질 실리콘 박막(118b)은 상기 실리콘 웨이퍼(100)와 투명도전막(119) 사이에서의 접촉 저항을 줄여주는 역할을 한다. 그리고 상기 투명도전막(119)은 반사방지막의 역할과 실리콘 벌크에서의 저항손실을 줄여주는 역할을 한다. 즉 본 실시 예에서의 i형(118a) 및 p형 비정질 실리콘박막(118b)과 투명도전막(119)은 종래 실리콘 웨이퍼의 전면에 형성된 FSF층의 역할을 대신 수행하는 것이다. 다시 말해, 상기 FSF층은 전하 재결합 감소 및 실리콘 벌크에서의 저항 손실을 감소시키는 역할을 모두 수행하였지만, 본 실시 예에 따르면 그 기능을 비정질 실리콘 박막(118a,118b)과 투명도전막(119)이 독립적으로 수행하게 됨을 알 수 있다.
도 3은 p형 실리콘 웨이퍼를 기판으로 사용하는 후면접합구조의 태양전지에서 전자 및 정공의 수집경로를 설명하기 위한 단면도를 도시하고 있다.
도 3을 보면, 도 2의 공정에 따라 p형 실리콘 웨이퍼(100)의 전면(즉 태양광이 입사되는 면)에는 i형 비정질 실리콘 박막(118a)과 p형 비정질 실리콘 박막(118b)이 형성되고, 그 위에 투명도전막(119)이 형성되어 있다. 상기 p형 실리콘 웨이퍼(100)의 후면에는 p+ BSF층(101) 및 n+ 에미터층(103)이 함께 형성되고, 그 층위에 열산화막(105a)이 형성된다. 상기 열산화막(105a) 위에는 상기 열산화막(105a)의 일부를 관통하여 상기 p+ BSF층(101)과 접합하는 p-메탈핑거(metal finger)(115a)와, 상기 n+ 에미터층(103)이 접합하는 n-메탈핑거(metal finger)(115b)가 형성된다.
이러한 구조에 따르면, 상기 투명도전막(119)의 면저항은 종래 FSF층의 최적 면저항보다 최고 1/10 까지 낮추는 것이 가능하기 때문에, 실리콘 벌크에서의 저항 손실은 억제하면서 상기 경로 'b'을 통한 전류 흐름은 증가하게 된다. 이는 종래 실리콘 웨이퍼의 비저항을 크게 했을 때 저항 손실이 증가하는 문제를 해결할 수 있는 것이다.
한편, 본 실시 예에서 상기 비정질 실리콘 박막(118a)(118b)과 투명도전막(119)은 대략 300℃ 이하의 온도에서 형성이 가능하다. 즉 공정온도를 현저하게 낮출 수 있는 장점이 있다.
이상에서 살펴본 바와 같이 본 발명은 후면접합 구조의 태양전지 제조시에, 종래 제조공정과 상이한 제조공정을 보이고 있으며, 아울러 실리콘 웨이퍼의 전면에 비정질 실리콘 박막과 투명도전막을 형성시켜, 실리콘 웨이퍼의 표면에서의 전하 재결합을 감소시키고 실리콘 벌크에서의 저항 손실을 억제할 수 있다.
본 발명의 권리는 위에서 설명된 실시 예에 한정되지 않고 청구범위에 기재된 바에 의해 정의되며, 본 발명의 분야에서 통상의 지식을 가진 자가 청구범위에 기재된 권리범위 내에서 다양한 변형과 개작을 할 수 있다는 것은 자명하다.
즉 본 실시 예에서는 p형 실리콘 웨이퍼를 예를 들어 설명하고 있지만, n형 실리콘 웨이퍼에도 본 발명이 적용될 수 있다.
또, 실리콘 웨이퍼의 전면에 투명도전막 만을 형성하더라도, 실리콘 웨이퍼의 비저항이 크게 되면서 실리콘 벌크에서의 저항손실이 감소할 수도 있다.
이 발명의 후면접합 구조의 태양전지 및 그 제조방법은, 태양전지에서 실리콘 벌크의 저항 손실을 감소시키면서 실리콘 웨이퍼의 전면에 형성된 투명도전막을 통한 전류 흐름을 증가하도록 하고 있고, 또 제조공정 온도를 종래보다 현저하게 낮은 온도로 적용할 수 있어, 스크린 인쇄 또는 레이저 기술을 적용하더라도 원가 절감 및 효율이 개선된 후면접합 구조의 태양전지를 제조할 수 있게 한다.

Claims (13)

  1. 제 1 도전형을 가지는 결정질 반도체 기판;
    빛이 입사되는 상기 반도체 기판의 전면 표면에 상기 제 1 도전형으로 형성되되, 상기 반도체 기판에서 발생한 전하를 수집하기 위한 경로로 이용되는 투명도전막(TCO); 그리고,
    상기 반도체 기판의 후면 표면에 형성되어 상기 제 1 도전형의 전하를 수집하는 제 1 도핑영역 및 상기 제 1 도전형과 반대의 제 2 도전형의 전하를 수집하는 제 2 도핑영역을 포함하여 구성됨을 특징으로 하는 후면접합 구조의 태양전지.
  2. 제 1항에 있어서,
    상기 반도체 기판의 전면 표면과 상기 투명도전막(TCO) 사이에 진성(intrinsic) 비정질 반도체 박막과, 상기 진성(intrinsic) 비정질 반도체 박막과 상기 투명도전막(TCO) 사이에 상기 제 1 도전형과 같은 타입으로 이루어진 제 1 도전형 비정질 반도체 박막이 더 형성됨을 특징으로 하는 후면접합 구조의 태양전지.
  3. 제 2항에 있어서,
    상기 제 1 도전형 비정질 반도체 박막은, 상기 제 1 도전형 비정질 반도체 박막에서의 광 흡수를 억제하기 위해 탄소가 포함된 박막(a-SiC)으로 사용할 수 있음을 특징으로 하는 후면접합 구조의 태양전지.
  4. 제 1항 또는 제 2항에 있어서,
    상기 반도체 기판의 비저항은 0.1 ~ 100 Ω㎝ 임을 특징으로 하는 후면접합 구조의 태양전지.
  5. 제 1항 또는 제 2항에 있어서,
    상기 투명도전막은, 인듐(In), 주석(Sn) 또는 아연(Zn)을 주성분으로 하는 금속 산화물로 형성됨을 특징으로 하는 후면접합 구조의 태양전지.
  6. 제 5항에 있어서,
    상기 투명도전막은, 굴절률이 1.5 ~ 2.5이고, 두께는 50 ~ 200㎚로 형성됨을 특징으로 하는 후면접합 구조의 태양전지.
  7. 제 2항에 있어서,
    상기 진성(intrinsic) 비정질 반도체 박막의 두께 및 상기 제 1 도전형 비정질 반도체 박막의 두께는 1 ~ 100㎚로 각각 형성됨을 특징으로 하는 후면접합 구조의 태양전지.
  8. 제 7항에 있어서,
    상기 진성 비정질 반도체 박막의 두께는 1 ~ 10㎚로 형성됨을 특징으로 하는 후면접합 구조의 태양전지.
  9. 제 1 도전형을 가지는 반도체 기판에서 빛이 입사하는 전면과 반대되는 후면에 상기 제 1 도전형의 전하를 수집하는 제 1 도핑영역 및 상기 제 1 도전형과 반대의 제 2 도전형의 전하를 수집하는 제 2 도핑영역을 형성하는 단계; 그리고,
    전하의 이동경로를 제공하도록 상기 반도체 기판의 전면에 상기 제 1 도전형과 같은 타입의 투명도전막(TCO)을 형성하는 단계를 포함하여 구성됨을 특징으로 하는 후면접합 구조의 태양전지 제조방법.
  10. 제 9항에 있어서,
    상기 투명도전막을 형성하기 이전에, 상기 반도체 기판의 전면에 불순물이 미 도핑된 진성(intrinsic) 비정질 실리콘 박막을 형성하는 단계; 그리고,
    상기 진성 비정질 실리콘 박막 위에 제 1 도전형과 같은 타입의 비정질 실리콘 박막을 형성하는 단계를 더 포함하여 구성됨을 특징으로 하는 후면접합 구조의 태양전지 제조방법.
  11. 제 10항에 있어서,
    상기 진성(intrinsic) 비정질 실리콘 박막은 상기 반도체 기판 표면에서의 전하 재결합을 감소시키고, 제 1 도전형과 같은 타입의 비정질 실리콘 박막은 상기 반도체 기판과 상기 투명도전막 사이에서의 접촉 저항을 감소시키고, 상기 투명도전막은 실리콘 벌크에서의 벌크 저항 손실을 감소시키는 것을 특징으로 하는 후면접합 구조의 태양전지 제조방법.
  12. 제 10항에 있어서,
    상기 제 1 도전형과 같은 타입의 비정질 실리콘 박막 대신에, 탄소가 포함된 박막(a-SiC)으로 형성할 수 있는 것을 특징으로 하는 후면접합 구조의 태양전지 제조방법.
  13. 제 10항에 있어서,
    상기 비정질 실리콘 박막 및 투명도전막은 FSF층 형성 공정온도보다 낮은 온도에서 형성하는 것을 특징으로 하는 후면접합 구조의 태양전지 제조방법.
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