WO2010125877A1 - 観察欠陥選択処理方法、欠陥観察方法、観察欠陥選択処理装置、および欠陥観察装置 - Google Patents

観察欠陥選択処理方法、欠陥観察方法、観察欠陥選択処理装置、および欠陥観察装置 Download PDF

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defect
observation
defects
group
wafer
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裕治 高木
実 原田
有一 濱村
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株式会社日立ハイテクノロジーズ
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    • G01N2021/8854—Grading and classifying of flaws
    • G01N2021/8867—Grading and classifying of flaws using sequentially two or more inspection runs, e.g. coarse and fine, or detecting then analysing

Definitions

  • the present invention relates to semiconductor manufacturing and inspection techniques, and in particular, an observation defect selection processing method for selecting (sampling) a defect (observation defect) to be observed from defects (detection defects) detected in appearance inspection of a semiconductor wafer. And so on. Further, the present invention relates to a technique for intensively observing systematic defects (defects depending on circuit pattern shape, design, device characteristics, etc.) caused by exposure, mask, and the like.
  • the defect (observation defect) to be observed is selected (sampling) from the detected defects, and a scanning electron microscope is selected. Etc.
  • Non-Patent Document 1 describes a group of “positional repetitive defects” that exist in the same place when viewed in chip units from defects on a wafer obtained as a result of visual inspection of a semiconductor wafer, and the vicinity of detected defect points.
  • the circuit shape is searched, a group of “circuit shape repetitive defects” existing on the same circuit shape is extracted, and these two groups are regarded as candidates of systematic defects caused by exposure and mask.
  • a method for sampling observation defects from two groups is disclosed.
  • Non-Patent Document 1 a method of extracting the two groups, regarding them as systematic defect candidates, and sampling observation defects.
  • Non-patent Document 1 it is determined whether or not the sampled defect point corresponds to a hot spot (Hot : Spot: a place where the occurrence probability of systematic defects caused by exposure or the like is high). It does not disclose how to confirm. For this reason, the method described in Non-Patent Document 1 has a problem that hot spots that can be simulated in advance cannot be comprehensively confirmed.
  • the non-patent document 1 does not disclose a method for controlling the sampling position on the wafer in accordance with the distribution of defects on the wafer. For this reason, the method described in Non-Patent Document 1 also has a problem that it is impossible to detect the uneven distribution of systematic defects on the wafer caused by the topography of the wafer.
  • a main object and a major object of the present invention are to provide a technique capable of comprehensively and efficiently detecting systematic defects.
  • the first purpose is to detect a defect due to a local circuit pattern shape, which is the first cause (cause) of the defect.
  • (1-1) To provide a technique capable of reliably detecting a systematic defect generated in a hot spot that can be simulated in advance (expected).
  • (1-2) In addition, a technique capable of detecting a hot spot (corresponding systematic defect) that could not be anticipated by a prior simulation is provided.
  • a hot spot (corresponding systematic defect) is comprehensively and efficiently provided with a processing means for surely comparing a hot spot that can be simulated in advance with a detected defect obtained as a result of visual inspection.
  • the process to detect is performed. That is, in this process, a systematic defect (first type defect) corresponding to a hot spot that can be predicted in advance and a systematic defect (second type defect) corresponding to a hot spot that cannot be predicted in advance are detected. Processing to detect.
  • a processing unit that captures the uneven distribution of the defect occurrence distribution on the wafer is also provided, thereby performing a process of detecting systematic defects caused by the topography of the wafer.
  • the observation defect selection processing method of the present embodiment uses, for example, a plurality of detected defects (detected) output (detected) from an appearance inspection apparatus (defect detection means) that performs an appearance inspection on a semiconductor wafer using information processing of a computer.
  • Observation defect selection processing for selecting (sampling) one or more observation defects (defects to be observed) for performing detailed observation from the plurality of detected defects based on the information of the defect group) Is the method.
  • the method includes a processing step of inputting information on positions (coordinates, etc.) of a plurality of detected defects from the appearance inspection apparatus, and circuit shape data on a circuit board (chip, etc.) regarding the wafer (chip, shot, etc.). And a first process for classifying the positions of hot spots (abbreviated as HS as appropriate) with respect to the wafer into groups (for example, A to D) based on the similarity of circuit shapes And processing step for inputting HS position information of each classified group.
  • a lithography simulator Simulator relating to exposure / mask, etc.
  • a hot spot (a place where the probability of occurrence of a systematic defect is estimated to be high) is calculated by simulation and the information is output.
  • the method further comprises a step of discriminating (matching, determining, etc.) the plurality of detected defects into defects (K1) and non-neighbor defects (K2) in the classified group of HS, and HS
  • a first grouping (G1) is performed on the defect (K1) in the vicinity of the HS for each group of the classification of the HS, and the defect grouped in the first grouping (G1) is observed for each group of the classification.
  • a processing step of selecting a defect, and a second process of classifying the positions of non-neighboring defects (K2) of the HS into groups based on the similarity of the circuit shape, and the defects of the classified groups are And performing a second grouping (G2) for each group of the classification, and selecting an observation defect for each group of the classification from the defects grouped in the second group (G2).
  • a processing step for determining a defect distribution region on the wafer for each group (for example, A to D) of each classification in the first and second groupings (G1, G2) is confirmed. Processing steps for selecting observation defects from the region.
  • a processing step for determining a defect distribution area on a chip or a shot on a wafer, and an observation defect is selected from the determined area Processing steps.
  • the detected defect and the HS are represented by a chip coordinate or a shot coordinate on a wafer, and the detected defect is compared with the coordinate of the hot spot, whereby the detected defect is classified into the classified group. And a processing step of discriminating between defects near the hot spot and defects not near the hot spot.
  • an image for performing detailed observation of the observation defect is acquired based on the information of the selected observation defect. Processing steps.
  • FIG. 3 is a diagram showing a processing flow (first processing flow) in the first embodiment. It is a figure for demonstrating the superimposition process (S3) to the chip coordinate system of the defect point in a wafer coordinate system among 1st process flows. It is a figure for demonstrating the process (S6) of the 1st classification
  • S3 is a diagram showing a processing flow (first processing flow) in the first embodiment. It is a figure for demonstrating the superimposition process (S3) to the chip coordinate system of the defect point in a wafer coordinate system among 1st process flows. It is a figure for demonstrating the process (S6) of the 1st classification
  • FIG. 10 is a diagram showing a processing flow (second processing flow) of a modified example in the first embodiment.
  • FIG. 10 is a diagram showing a processing flow (third processing flow) of a modified example in the first embodiment. It is a figure which shows the system configuration
  • FIG. 10 is a diagram illustrating a schematic flow of an imaging operation sequence in the second embodiment.
  • FIG. 10 is a diagram illustrating a display example of processing result information in the second embodiment.
  • the observation defect selection processing apparatus and method according to the first embodiment is a method executed by the information processing unit 10 of FIG. 1 and a system (semiconductor inspection system) 100 including the information processing unit 10 and the apparatus.
  • FIG. 1 shows a device configuration of the system.
  • the main apparatus of the system 100 is an information processing unit 10, and the information processing unit 10 is connected to an appearance inspection apparatus 101, a lithography simulator 102, a circuit shape data server 103, and a review apparatus 104.
  • the information processing unit 10 includes a CPU 11, a memory 12, an information storage means (HDD, etc.) 13, a bus 14, a defect coordinate input I / F 15, an HS coordinate input I / F 16, a circuit shape input I / F 17, a data output I / F 18, etc. Is provided.
  • the information processing unit 10 performs information processing such as the present observation defect selection processing method by executing the program 21 or a dedicated circuit, for example.
  • the information storage means 13 stores the program 21 and various related data 22.
  • the appearance inspection apparatus 101 is an appearance inspection apparatus for a semiconductor wafer to be inspected, and information such as defect coordinates (defect coordinate data: D1) detected by appearance inspection in the appearance inspection apparatus 101 is a defect coordinate input I /.
  • the information is taken into the information processing unit 10 via F15 (I / F: interface).
  • the lithography simulator 12 models a light source, a lens, a mask, and the like of an exposure apparatus, and simulates a transfer pattern of the mask on the wafer (calculation processing by a program or the like).
  • the location where the process likelihood is small and the defect is likely to be generated is calculated as a Hot Spot (HS) by the lithography simulator 12, and information such as the position coordinates (HS coordinate data: D2) is obtained via the HS coordinate input I / F16.
  • HS coordinate data HS coordinate data: D2
  • the circuit shape data server 103 includes data (circuit shape data: D3) including information on ideal pattern shapes obtained by transferring the mask pattern onto the wafer (circuit (pattern) shape information such as a designed wafer or chip).
  • the information data (D3) is taken into the information processing unit 10 via the circuit shape input I / F 17.
  • Information data such as defect coordinates (D1), HS coordinates (D2), circuit shape (D3), etc., taken into the information processing unit 10 is stored in the memory 12 or the information storage means 13. Then, after appropriately being read out by the CPU 11 and subjected to the processing (selection processing and the like) shown in FIG. 2 and subsequent figures, the information data of the processing result (that is, the coordinates of the selected observation target defect) is stored in the memory again. 12 or information storage means 13. Then, the final processing result information data (observation defect coordinate data: D4) is transferred to the review device 104 via the data output I / F 18.
  • the review device 104 includes an output device (display or the like), and locates the semiconductor wafer at the coordinate position of the observation target defect based on the information data (D4) read from the information processing unit 10, and observes the corresponding part. Processing to acquire an image with an appropriate magnification is performed.
  • the information processing unit 10 includes, for example, a defect coordinate (D1) from the appearance inspection apparatus 101, an HS coordinate (D2) from the lithography simulator 102, and a circuit pattern shape (D3) from the circuit shape data server 103. )
  • a defect coordinate D1 from the appearance inspection apparatus 101
  • an HS coordinate D2 from the lithography simulator 102
  • a circuit pattern shape D3 from the circuit shape data server 103.
  • FIG. 2 shows an overall processing flow (first processing flow) according to the present embodiment (S represents a processing step).
  • an appearance inspection of a target wafer is performed by the appearance inspection apparatus 101 (S1).
  • the defect coordinates (D1) detected thereby are read into the information processing unit 10 (S2).
  • a process of superimposing (superimposing) the defect coordinates (D1) on a chip basis is performed (S3).
  • defect coordinates are overlaid on all of the plurality of chips on the target wafer.
  • FIG. 3 schematically shows that, for example, eight chips (36, etc.) are formed on the target wafer 30.
  • Reference numeral 34 denotes a wafer coordinate system for uniquely determining a position (coordinates, etc.) on the wafer 30 (wafer unit).
  • 35 represents a chip coordinate system for uniquely determining a position (coordinates, etc.) on the chip 36 (chip unit).
  • the chip coordinate system 35 is assigned to each chip (for example, only the chip 36 is illustrated).
  • the wafer coordinate system 34 is (X, Y) and the chip coordinate system 35 is (x, y).
  • the chip coordinate origin of each chip in the wafer coordinate system 34 is (xmn0, ymn0).
  • m and n are chip positions on the wafer represented by rows and columns.
  • the defect point (defect coordinate) is expressed in the wafer coordinate system 34 (X, Y)
  • the chip coordinate system 35 (x, Ymn0) is subtracted by subtracting the chip coordinate origin (xmn0, ymn0) of each chip.
  • FIG. 3 the result of superimposing the wafer defect coordinates by superimposing the chip coordinate origins of two chips on the wafer 30, for example, the chip 31 and the chip 32, is shown next to the chip 37 (after superimposing in units of chips). (Defect coordinates). Individual defect coordinates (defect points) are indicated by crosses (x).
  • FIG. 3 shows only the result of superimposing two chips, but by superimposing the chip coordinate origins of all the chips on the wafer, the processing result of S3 can be obtained.
  • the processing result is temporarily stored in the information storage unit 13 or the like.
  • a process (first process) for classifying the read HS coordinate point into a group based on the circuit shape (D3) (similarity) at the HS coordinate point (near the point) is performed.
  • Data (D3) relating to the circuit shape used at this time is read from the circuit shape data server 103 to the information processing unit 10 as described above.
  • FIG. 4A shows an example of one chip 40.
  • a cross mark ( ⁇ ) of ⁇ 41a, 42a, 43a, 44a ⁇ is a point (HS coordinate point) calculated (estimated) as HS in the chip 40 by simulation (S4).
  • ⁇ 41b, 42b, 43b, 44b ⁇ is a circuit pattern at the point ⁇ 41a, 42a, 43a, 44a ⁇ of (a).
  • 41b and 43b, and 42b and 44b are the same (sufficiently similar) circuit patterns, respectively.
  • the plurality of HS coordinate points are classified into two groups of ⁇ 41a, 43a ⁇ and ⁇ 42a, 44a ⁇ (HS coordinates based on the similarity of the circuit shape). Point classification).
  • the grouped results are shown as groups (classifications) A and B, and the points ⁇ 41a, 43a ⁇ of group A are indicated by circles ( ⁇ ) and ⁇ 41c, 43c ⁇ . Yes. Further, the point ⁇ 42a, 44a ⁇ of the group B is indicated as ⁇ 42c, 44c ⁇ by a square mark ( ⁇ ).
  • groups (classifications) A and B there are two types of groups (classifications) A and B, but there can be a plurality (n) of groups (classifications).
  • the information on the similarity (identity) of the circuit pattern shape used above can be obtained from the lithography simulator 102, it is used. In general, since the circuit shape information is held in the lithography simulator 102 and used for the simulation calculation, the information can be obtained in this case. If the information cannot be obtained from the lithography simulator 102, the information processing unit 10 uses the data (D3) from the circuit shape data server 103 to extract or create information related to the similarity of the circuit patterns. Thereby, grouping based on the similarity (S6) is performed.
  • the circuit shape for example, the circuit shape near the HS coordinate point 41a
  • the circuit shape is a line drawing (binary (bitmap)) as shown in the circuit pattern of 41b in (b), for example. Etc.).
  • calculation is performed to obtain an image difference between the two images, and when the difference value is equal to or less than a predetermined threshold value, the two images (corresponding 2 Two HS coordinate points) are determined to be identical (similarly sufficiently high) with respect to the circuit shape.
  • Each HS point is grouped by making a similar determination.
  • the processing result is temporarily stored in the information storage unit 13 or the like.
  • the information processing unit 10 performs superimposition (superimposition for comparison and collation) processing using the information data of the processing results of S3 and S6.
  • the grouping based on the circuit shape (similarity) of the HS coordinate point of the chip in S6 with respect to the result of chip superimposition of the wafer defect coordinate in S3 (defect coordinate data of the area of the size in chip unit).
  • a process of superimposing the (classified) HS coordinates (defect coordinate data of each group in an area having a size of a chip unit) is performed.
  • the result of S7 is used to determine whether or not the defect coordinates (S3 result) superimposed on the chip are in the vicinity of the grouped HS coordinate points (S6 result).
  • the defect point determined to be in the vicinity of HS in S8 (Y) (HS vicinity defect point: K1) is sent to S10 as the first grouping (G1).
  • the defect point (N non-neighbor defect point: K2) determined to be non-neighbor of HS in S8 the position that was not expected (detected) in the simulation of S4 as the second grouping (G2) Even in (coordinates), it is sent to the process of S9 in order to check whether HS has occurred.
  • two types of data detected defects and HS
  • a process of discriminating defect points is performed.
  • FIG. 5 shows the state of the processing of S7 and S8.
  • FIG. 5A shows the result of superimposing the grouped HS coordinate points (S6 result) on the defect coordinates (S3 result) superimposed on the chip in S7.
  • the defect coordinates (S3 result) superimposed on the chip have the same contents as those of the chip 37 in FIG.
  • the grouped HS coordinates (S6 result) are the same as those shown in FIG.
  • FIG. 5B is in the vicinity of the HS point (group A ( ⁇ ) or group B ( ⁇ )) of each group related to the coordinate point (group) of FIG. Defect points (K1 group (G1)) are shown, and FIG. 5C shows defect points (K2 group (G2)) located away from (not in the vicinity of) the HS points.
  • the information processing unit 10 performs a grouping process (second classification process) based on the circuit shape (similarity thereof) at the coordinates of the HS non-neighbor defect point K2 as a result of S8.
  • HS defect point
  • the data (D3) relating to the circuit shape used in S9 is read from the circuit shape data server 13 to the information processing unit 10 as described above.
  • FIG. 6 the process of S9 will be described.
  • ⁇ 61a, 62a, 63a, 64a, 65a ⁇ indicating a defect point is a defect point (K2) determined to be non-neighbor of HS, and is illustrated in FIG. 5C. It is the same as the contents.
  • ⁇ 61b, 62b, 63b, 64b, 65b ⁇ which is the circuit pattern (image) shown in FIG. 6B is a circuit at each point ⁇ 61a, 62a, 63a, 64a, 65a ⁇ in FIG. It represents the shape (its similarity).
  • 61b and 63b and 64b and 65b are similar circuit patterns, respectively.
  • the HS point (K2) is divided into two groups (classifications) of ⁇ 61a, 63a ⁇ and ⁇ 64a, 65a ⁇ . Since 62b (62a) does not have a similar circuit pattern shape, it is excluded from the candidates detected in S9.
  • the grouping (determination / evaluation of circuit pattern similarity) in S9 can be realized by, for example, threshold comparison determination of line drawing differences, as in S6 described above.
  • FIG. 6C shows the result of the above grouping as groups (classifications) C and D, and points ⁇ 61a, 63a ⁇ of group C are shown as ⁇ 61c, 63c ⁇ with diamonds ( ⁇ ).
  • a point ⁇ 64a, 65a ⁇ is indicated by a triangle mark ( ⁇ ) as ⁇ 64c, 65c ⁇ .
  • the point 62a to be excluded from the candidates is indicated as 62c with a cross (x).
  • the information processing unit 10 determines the result of S8 and S9, that is, the grouped HS neighboring defect point K1 (G1) and the grouped HS non-neighboring defect point K2 (G1). For each group (A to D, etc.) of each of the defect points (groups), a process for developing the wafer map (defect coordinate distribution on the wafer) is performed.
  • the HS neighboring defect point K1 (G1) grouped in S10 is a defect point (group) belonging to each of the groups A and B shown in FIG.
  • the grouped HS non-neighbor point K2 (G2) is a defect point (group) belonging to each of the groups C and D shown in FIG. 6C.
  • reference numeral 71 denotes a process of developing defect points (groups) of each group (G1 (A, B), G2 (C, D)) in the above S10 into a wafer map (coordinates).
  • Reference numeral 72 shows a schematic configuration in which the defect points (groups) of the group G1 (A, B) and group G2 (C, D) in the above example are developed on the wafer map.
  • the information processing unit 10 determines the defect points in the wafer area (wafer unit) for each group (A to D) from the result of S10 (defect points (group) of the wafer map as shown in 72).
  • the process of determining (determining) the distribution area is performed.
  • Reference numeral 73 in FIG. 7 denotes the processing, and reference numeral 74 denotes the result (defect distribution region of each determined group (A to D)).
  • the areas where defects exist in the wafer are different (unevenly distributed) for each of the groups A, B, C and D. This is because the area where HS actually becomes a defect is affected by the topography (characteristics) of the wafer surface.
  • the shape (unevenly distributed pattern) of the defect distribution area in the wafer area (circular) in each group is as follows.
  • Group A is a pattern having a large density near the circumference.
  • Groups B and D are patterns distributed throughout.
  • Group C is a pattern having a large density near the center.
  • Non-Patent Document 2 can be applied.
  • the information processing unit 10 samples a defect (observation target defect) for each group (A to D), targeting the result of S11 (defect distribution region as shown in 74). I do.
  • Reference numeral 75 in FIG. 7 is the process.
  • the defect sampling method from the determined region includes a spatial random sampling method or a random sampling method in the order in which the defect information is stored. .
  • the information processing unit 10 uses the information data of the defect points (observation target defects) sampled in S12 as information data (defect distribution areas) indicating the distribution areas (74 etc.) in which the defect points are sampled.
  • Information) and processing result information is transferred to the review device 104.
  • the review device 104 can perform processing such as information output (screen display, etc.) and observation to the output device 105 using the information data (D4).
  • a second processing flow will be described as a modification of the first embodiment.
  • the second processing flow shown in FIG. 8 is characterized by the processing shown in S81 and S82, and directly samples each of the HS neighboring defect points (K1) and HS non-neighboring defect points (K2) grouped. is there.
  • S1 to S9 in FIG. 8 are the same processing contents as in FIG.
  • sampling is performed without performing the processing (defect distribution region determination) as in S11 (that is, without applying the region (pattern) as 74 in FIG. 7).
  • the target defect set is different.
  • the defect points are sampled for each of the grouped HS neighboring points (K1 group G1, each classification group) and HS non-neighboring points (K2 group G2, each classification group).
  • the sampling method at this time includes a method of sampling randomly in the same manner as described above, or a method of sampling randomly in the order in which defect information is stored. Another possible method is to determine a chip or shot or area to be sampled in advance and sample from a defective point in that area.
  • the processing result information such as the coordinates of the defect point sampled in S81 is transferred to the review device 104.
  • the third processing flow shown in FIG. 9 is characterized by the processing shown in S91 and S92, where chip superposition or shot superposition is performed for each of the grouped HS neighboring points (K1) and HS non-neighboring points (K2). Then, the distribution state of the defect points is analyzed (distribution area is determined), and the sampling target area is determined.
  • S1 to S9 in FIG. 9 are the same processing contents as in FIG. In the third processing flow, the processing content of S11 is different, and not the wafer but the chip superposition unit.
  • the reason why the defect distribution analysis is performed on a chip basis is that the unevenness of the surface is generated due to the density of the chip circuit layout or the influence of the lower layer, and this affects the generation of defects in the HS. Further, the reason why the defect distribution analysis is performed in units of shots is to consider the possibility of defects occurring in the HS due to aberrations such as field curvature in the exposure apparatus in addition to the above reasons.
  • the distribution state of the defect point is calculated on a chip basis. Alternatively, it is determined (determined) for each shot, and the defect sampling area is determined. Subsequently, in S92, defect points are sampled within the determined sampling region.
  • the sampling method at this time includes a method of sampling randomly in the same manner as described above, or a method of sampling randomly in the order in which defect information is stored.
  • the processing result information such as the coordinates of the sampled defect points is transferred to the review device 104.
  • the defect observation apparatus and method of the second embodiment has means and processing steps for observing a selected defect (observation defect) in addition to the above-described observation defect selection processing apparatus and method, and the review apparatus of FIG. 140 and a system (semiconductor inspection system) 200 including the same, and a method executed by the apparatus.
  • FIG. 10 shows an apparatus configuration of the present system (semiconductor inspection system) 200.
  • the main device of the system 200 is a review device 140, and the appearance inspection device 101, the lithography simulator 102, the circuit shape data server 103, the yield management system 110, and the like are connected to the review device 140 through the LAN 111.
  • the second embodiment can be regarded as a review device 140 that includes the function of the information processing unit 10 described in the first embodiment.
  • the data is input to the review device 140 after passing through the yield management system 110.
  • the review device 140 communicates with the outside via the data input / output I / F 146.
  • the review device 140 includes a CPU 141, a memory 142, an information storage unit (HDD, etc.) 143, an output device 145, a data input / output I / F 146, an electro-optical system control unit 1011, and a stage control unit 1013 via a bus 144. Etc. are connected.
  • the electron optical system 1012 operates according to a command from the CPU 141 via the electron optical system control unit 1011. Further, the stage 1014 is operated by a command from the CPU 141 via the stage control unit 1013.
  • the review device 140 performs imaging using the electron optical system control unit 1011 to the stage 1014 and the like.
  • the yield management system 110 accumulates defect detection data (D1), performs a process of presenting and managing various statistical data information for estimating the yield predicted from the data, and for estimating the yield. .
  • the contents processed by the CPU 141 using information (D1, D2, D3) from each external device (101, 102, 103) as input are basically the same as the contents (first processing flow etc.) shown in the first embodiment. (The corresponding program 23 and data 24 are used).
  • Information (D4) such as sampled defect coordinates, which is a processing result by the CPU 141, is recorded in the memory 142 or the information storage means 143.
  • the review device 140 locates the stage 1014 using the recorded defect coordinates and captures an image of the defect.
  • FIG. 11 shows a schematic flow of an operation sequence of this imaging (acquisition of observation defect image, etc.).
  • the target wafer is carried into the review device 140 (S111).
  • the review device 140 reads the defect coordinates and stores them in the storage means (142 or 143 in FIG. 10) (S112).
  • the HS coordinates are read and stored in the same manner (S113).
  • the circuit shape data is read and stored in the same manner (S114). The order of reading the data of S112 to S114 may not be this.
  • the sampling process of the defect (observation target defect) described in the first embodiment is executed (S115), and the coordinate information of the sampled defect that is the processing result is stored in the storage means inside the apparatus. Is stored (S116).
  • the review apparatus 140 reads out defect coordinates in the order of the stored defects, controls the stage 1014 through the stage control unit 1013, and positions the observation defect point in the field of view of the electron optical system 1012 through the electron optical system control unit 1011. (S117). After positioning, an electron beam image of the defect is acquired (S118). If there is still a defect to be observed, the process returns to S117, and if not, the wafer is unloaded (S120).
  • FIG. 12 shows a display example of processing information on the display screen in the apparatus according to the second embodiment.
  • the above-described (1) information on the sampled defect point for example, position information such as coordinates in a chip (or shot)
  • (2) defect Information on the distribution area (3) information on the acquired (captured) image (defect image or the like), and (4) circuit shape information (circuit shape data D3) are displayed.
  • This information display is not limited to the review device 140 but may be performed by the yield management system 110 or the like.
  • Reference numeral 120 indicates a display screen on the output device 145 or the like.
  • Reference numeral 121 denotes an image (line drawing) of an ideal (design) circuit shape retrieved from the circuit shape data D3 at the defect point as (4) circuit shape information.
  • Reference numeral 122 denotes (3) a defect image (an image of a circuit shape including a defective portion (for example, a short circuit)) for the image 121 as acquired image information.
  • Reference numeral 123 denotes (2) the distribution state (uneven distribution pattern) on the wafer of the defect (group) belonging to the same group as the defect displayed in the defect image of 123 as the defect distribution area information.
  • Reference numeral 124 denotes (1) coordinates of occurrence of defects in the same group in a chip (or a shot or the like) (circles) as sampling defect point position information. Note that the same group is a set of defect points having the same (similar) circuit shape at the defect position as described above. Reference numeral 124 denotes the result of chip superposition (or shot superposition).
  • HS S4 to S6 obtained in advance by simulation is compared (S7 and S8) with defect points (S1 to S3) obtained as a result of appearance inspection.
  • defect points S1 to S3 obtained as a result of appearance inspection.
  • the litho simulator 102 uses S9 (second classification process) which is a processing step common to the processing flows shown in FIGS. HS that could not be obtained by calculation in advance can be extracted as a systematic defect candidate.
  • the HS-related information data extracted once in the process of S9 is treated as a known HS when processing a wafer having the same (approximate) circuit pattern in the next and subsequent times, thereby reducing the cost of the process of S9. That is, using the circuit shape pattern extracted as a similar shape for each group in S9 as a template, all the positions (coordinates) having the same circuit shape pattern are searched from the circuit shape data (D3) of the wafer. A set of (coordinates) is defined as one HS group.
  • the HS data grouped in S9 is stored in the memory 12 or the like, and the HS data is stored in the processing flow of the wafer having the same circuit pattern from the next time. It is reused in S6 (first classification process). In this case, since the corresponding defect point is branched to the process on the HS neighboring defect point K1 (G1) side at the branch of S8, the process of S9 is omitted, and therefore the efficiency of the entire process is improved. realizable.
  • the present invention can be used for semiconductor manufacturing / inspection systems and the like.
  • DESCRIPTION OF SYMBOLS 10 ... Information processing unit, 11 ... CPU, 12 ... Memory, 13 ... Information storage means (HDD etc.), 14 ... Bus, 15 ... Defect coordinate input I / F, 16 ... Hot-Spot coordinate input I / F, 17 ... Circuit Shape input I / F, 18 ... Data output I / F, 21 ... Program, 22 ... Data, 23 ... Program, 24 ... Data, 30 ... Wafer, 31, 32, 36, 37 ... Chip, 34 ... Wafer coordinates (system) ), 35... Chip coordinates (system), 40... Chip, 71, 73, 75... Processing 72. Wafer map 74. Defect distribution area 100, 200 Semiconductor inspection system 101. Simulator, 103 ...
  • Circuit shape data server, 104 ... Review device, 105 ... Output device, 110 ... Yield management system, 111 ... LAN, 120 ... Display screen, 121 ... Circuit shape Information: 122 ... Acquired image information, 123 ... Defect distribution area information, 124 ... Sampling defect point position information, 140 ... Review device, 141 ... CPU, 142 ... Memory, 143 ... Information storage means, 144 ... Bus, 145 ... Output device 146: Data input / output I / F, 1011: Electron optical system control unit, 1012: Electron optical system, 1013: Stage control unit, 1014: Stage.

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Abstract

　半導体検査に係わり、システマティック欠陥を効率的に検出することができる技術を提供する。本システムでは、予めシミュレーション可能なホットスポット（ＨＳ）点と、外観検査の結果得られる欠陥点とを照合する処理（Ｓ７，Ｓ８）、及び、当該照合されなかった欠陥点に関しては、欠陥点における回路形状の類似性に基づき欠陥点をグループに分類する処理（Ｓ６，Ｓ９）等により、欠陥が頻度高く発生した回路形状に属する欠陥を特定することにより、システマティック欠陥を確実に検出等する。また、欠陥発生分布のウェハ上の偏在を捉える処理（Ｓ１１）により、ウェハのトポグラフィーに起因して生じたシステマティック欠陥の検出等も可能とする。

Description

観察欠陥選択処理方法、欠陥観察方法、観察欠陥選択処理装置、および欠陥観察装置
　本発明は、半導体の製造、検査の技術に関し、特に、半導体ウェハの外観検査で検出される欠陥（検出欠陥）から観察対象とする欠陥（観察欠陥）を選択（サンプリング）する観察欠陥選択処理方法等の技術に関する。更に、露光・マスク等を起因として生じるシステマティック欠陥（回路パターン形状や設計や装置特性等に依存して生じる欠陥）を重点的に観察するための技術に関する。
　半導体ウェハの外観検査で検出される欠陥（検出欠陥）は、その詳細を観察するために、その検出欠陥の中から観察対象とする欠陥（観察欠陥）を選択（サンプリング）し、走査型電子顕微鏡等で観察している。
　欠陥の種類のうちシステマティック欠陥に関する先行技術例として以下がある。
　非特許文献１には、半導体ウェハの外観検査の結果得られるウェハ上の欠陥から、チップ単位で見たときに同一の場所に存在する“位置的繰り返し欠陥”のグループと、検出欠陥点近傍の回路形状を検索し、同一の回路形状上に存在する“回路形状的繰り返し欠陥”のグループとを抽出し、これら２つのグループが露光及びマスク起因のシステマティック欠陥の候補であるとみなして、これら２つのグループから観察欠陥をサンプリングする方法が開示されている。
R.Yen, et al. ,"Lithography Hot Spot Discovery at 70nm DRAM 300mm Fab : Process Window Qualification Using Design Based Binning", PE-O-044, proc of International Symposium on Semiconductor Manufacturing 2008 渋谷久恵、高木裕治、中川泰夫、「点群分布パターン識別に基づく欠陥分類技術」、電学論Ｃ，１２７、４、ｐｐ．５２１－５２７（２００７－４）
　レジスト塗布、現像後あるいはエッチング後に生じる、露光・マスク起因のシステマティック欠陥は、半導体回路パターンの微細化に伴って問題となってきている。これらの微細な欠陥を検出するためには、高感度な外観検査が必要となるが、その高感度検査の結果、システマティック欠陥の他にも、異物やヌイサンス欠陥、虚報など、多数の欠陥が検出される。
　このため、露光状態を確認するために上記外観検査を行っても、上記多数の検出欠陥の中に、露光・マスク起因のシステマティック欠陥が埋もれてしまうという問題があった。言い換えれば、外観検査の結果得られる個々の検出欠陥（マップ中の欠陥点）が、システマティック欠陥なのか他の種類の欠陥なのか等（欠陥種類等）を判別、確認することが困難という問題がある。
　システマティック欠陥に関して、前記非特許文献１に記載の方法（前記２つのグループを抽出し、システマティック欠陥の候補とみなし、観察欠陥をサンプリングする方法）がある。
　（１）しかしながら、上記非特許文献１では、サンプリングされた欠陥点が、ホットスポット（Hot Spot：予めシミュレーション可能な、露光等起因のシステマティック欠陥の発生確率が高い場所）に該当しているかどうかを確認する方法に関しては開示されていない。このため、上記非特許文献１に記載の方法では、予めシミュレーション可能なホットスポットを網羅的には確認できないという問題がある。
　（２）また、上記非特許文献１では、ウェハ上の欠陥の分布に応じてウェハ上のサンプリング位置を制御する方法に関しても開示されていない。このため、上記非特許文献１に記載の方法では、ウェハのトポグラフィーに起因して生ずる、システマティック欠陥のウェハ上の偏在を検出できないという問題もある。
　上記問題を鑑み、本発明の主な目的、大きな目的としては、システマティック欠陥を網羅的、効率的に検出等することができる技術を提供することである。
　（１）詳しくはそのうち、第１の目的として、欠陥の第１の原因（起因）である、局所的な回路パターン形状による欠陥を検出等できることである。（１－１）予めシミュレーション可能な（予期できた）ホットスポットに発生したシステマティック欠陥を確実に検出等できる技術を提供する。（１－２）また併せて、予めのシミュレーションでは予期できなかったホットスポット（対応するシステマティック欠陥）についても検出等できる技術を提供する。
　（２）更に第２の目的（第１の目的に次いで重要）として、欠陥の第２の原因（起因）である、ウェハのトポグラフィー（特性）による欠陥（システマティック欠陥）を検出等できる技術を提供することである。
　本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。（１）本発明では、予めシミュレーション可能なホットスポットと、外観検査の結果得られる検出欠陥とを確実に照合する処理手段を備えることにより、ホットスポット（対応するシステマティック欠陥）を網羅的、効率的に検出する処理を行う。即ち、この処理では、予め予期できたホットスポットに対応するシステマティック欠陥（第１種の欠陥）を検出する処理と、予め予期できなかったホットスポットに対応するシステマティック欠陥（第２種の欠陥）を検出する処理とを含む。（２）また本発明では、ウェハ上の欠陥発生分布の偏在についても捕捉する処理手段を備えることにより、ウェハのトポグラフィーに起因して生じたシステマティック欠陥についても検出する処理を行う。
　本形態の観察欠陥選択処理方法は、例えば、コンピュータの情報処理を用いて、半導体ウェハを対象とした外観検査を行う外観検査装置（欠陥検出手段）から出力（検出）される複数の検出欠陥（欠陥群）の情報をもとに、当該複数の検出欠陥の中から詳細な観察を行うための１つ以上の観察欠陥（観察対象の欠陥）を選択（サンプリング）する処理を行う観察欠陥選択処理方法である。
　本方法は、前記外観検査装置からの複数の検出欠陥の位置（座標等）の情報を入力する処理ステップと、前記ウェハ（チップ、ショット等）に関し、回路基板（チップ等）上の回路形状データを入力する処理ステップと、前記ウェハに関し、リソシミュレータで計算されたホットスポット（適宜ＨＳと略す）の位置を、回路形状の類似性に基づきグループ（例えばＡ～Ｄ）に分類する第１の処理を行い、当該分類された各グループのＨＳの位置の情報を入力する処理ステップとを有する。リソシミュレータ（露光・マスク等に関するシミュレータ）では、ホットスポット（システマティック欠陥の発生確率が高いと推定される場所）をシミュレーション計算してその情報を出力する。
　そして本方法は、前記複数の検出欠陥を、前記分類されたグループのＨＳの近傍の欠陥（Ｋ１）と非近傍の欠陥（Ｋ２）とに弁別（照合、判定等）する処理ステップと、前記ＨＳの近傍の欠陥（Ｋ１）を、当該ＨＳの前記分類のグループ毎に、第１のグルーピング（Ｇ１）を行い、当該第１のグルーピング（Ｇ１）された欠陥から、当該分類のグループ毎に、観察欠陥を選択する処理ステップと、前記ＨＳの非近傍の欠陥（Ｋ２）の位置を、回路形状の類似性に基づきグループに分類する第２の処理を行い、当該分類された各グループの欠陥を、当該分類のグループ毎に、第２のグルーピング（Ｇ２）を行い、当該第２のグルーピング（Ｇ２）された欠陥から、当該分類のグループ毎に、観察欠陥を選択する処理ステップと、を有する。
　また本形態は、前記第１及び第２のグルーピング（Ｇ１，Ｇ２）における各分類のグループ（例えばＡ～Ｄ）毎に、ウェハ上での欠陥の分布領域を確定する処理ステップと、確定された領域から、観察欠陥を選択する処理ステップと、を有する。
　また本形態は、前記第１及び第２のグルーピングにおける各分類のグループ毎に、ウェハにおけるチップもしくはショット上での欠陥の分布領域を確定する処理ステップと、確定された領域から、観察欠陥を選択する処理ステップと、を有する。
　また本形態は、前記検出欠陥及び前記ＨＳを、ウェハにおけるチップ座標もしくはショット座標で表し、前記検出欠陥の座標を前記ホットスポットの座標と比較することにより、前記検出欠陥を、前記分類されたグループの前記ホットスポットの近傍の欠陥と非近傍の欠陥とに弁別する処理ステップを有する。
　また本形態の欠陥観察方法では、上記観察欠陥選択処理方法の処理ステップに加えて更に、前記選択された観察欠陥の情報をもとに、当該観察欠陥の詳細な観察を行うための画像を取得する処理ステップを有する。
　上記のような構成により、予めシミュレーションで得られたＨＳと、外観検査の結果得られる欠陥点とを照合することにより、ＨＳで発生したシステマティック欠陥を確実に検出等することができ、また、欠陥発生分布のウェハ上の偏在も捉えることで、ウェハのトポグラフィーに起因して生じたシステマティック欠陥の検出等も可能となる。
　本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。本発明によれば、システマティック欠陥を網羅的、効率的に検出等することができる。（１）詳しくはそのうち、欠陥の第１の原因である、局所的な回路パターン形状による欠陥を検出等できる。（１－１）予めシミュレーション可能なホットスポットに発生したシステマティック欠陥を確実に検出等できる。（１－２）また併せて、予めのシミュレーションでは予期できなかったホットスポット（対応するシステマティック欠陥）についても検出等できる。（２）更に、欠陥の第２の原因である、ウェハのトポグラフィー（特性）による欠陥（システマティック欠陥）を検出等できる。
本発明の実施の形態１のシステム構成を示す図である。 実施の形態１における処理フロー（第１の処理フロー）を示す図である。 第１の処理フローのうち、ウェハ座標系における欠陥点のチップ座標系への重畳処理（Ｓ３）を説明するための図である。 第１の処理フローのうち、ＨＳを回路形状の類似性に基づきグルーピングする第１の分類の処理（Ｓ６）を説明するための図である。 第１の処理フローのうち、ＨＳ近傍欠陥点とＨＳ非近傍欠陥点への弁別処理（Ｓ７）を説明するための図である。 第１の処理フローのうち、ＨＳ非近傍欠陥点を回路形状の類似性に基づきグルーピングする第２の分類の処理（Ｓ９）を説明するための図である。 第１の処理フローのうち、ウェハ上の欠陥点の分布領域を確定する処理（Ｓ１１）を説明するための図である。 実施の形態１における変形例の処理フロー（第２の処理フロー）を示す図である。 実施の形態１における変形例の処理フロー（第３の処理フロー）を示す図である。 本発明の実施の形態２のシステム構成を示す図である。 実施の形態２における、撮像動作シーケンスの概略フローを示す図である。 実施の形態２における、処理結果情報の表示例を示す図である。
　以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部には原則として同一符号を付し、その繰り返しの説明は省略する。
　（実施の形態１）
　図１～図９を用いて、本発明の実施の形態１のシステムについて説明する。本実施の形態１の観察欠陥選択処理装置及び方法は、図１の情報処理ユニット１０及びそれを含んで成るシステム（半導体検査システム）１００、及び当該装置により実行される方法である。
　＜装置構成（１）＞
　図１において、本システムの装置構成等を示している。本システム１００の主な装置は情報処理ユニット１０であり、情報処理ユニット１０は、外観検査装置１０１、リソシミュレータ１０２、回路形状データサーバ１０３、及びレビュー装置１０４と接続されている。情報処理ユニット１０は、ＣＰＵ１１、メモリ１２、情報記憶手段（ＨＤＤ等）１３、バス１４、欠陥座標入力Ｉ/Ｆ１５、ＨＳ座標入力Ｉ/Ｆ１６、回路形状入力Ｉ/Ｆ１７、データ出力Ｉ／Ｆ１８等を備える。
　情報処理ユニット１０は、本観察欠陥選択処理方法等の情報処理を、例えばプログラム２１の実行や専用回路等により行う。例えば情報記憶手段１３には、本プログラム２１や関連する各種データ２２が格納されている。
　外観検査装置１０１は、検査対象の半導体ウェハの外観検査装置であり、外観検査装置１０１での外観検査により検出された欠陥の座標等の情報（欠陥座標データ：Ｄ１）が、欠陥座標入力Ｉ/Ｆ１５（Ｉ/Ｆ：インタフェース）を介して情報処理ユニット１０に取り込まれる。
　リソシミュレータ１２は、露光装置の光源、レンズ、マスク等をモデル化し、ウェハ上へのマスクの転写パターン等をシミュレーション（プログラム等による計算処理）するものである。リソシミュレータ１２により、プロセス尤度が小さく欠陥を発生させやすい場所を、Hot Spot（ＨＳ）として算出し、その位置座標等の情報（ＨＳ座標データ：Ｄ２）が、ＨＳ座標入力Ｉ/Ｆ１６を介して情報処理ユニット１０に取り込まれる。
　回路形状データサーバ１０３は、マスクパターンをウェハに転写して得られる理想的なパターン形状に関する情報（設計上のウェハやチップ等の回路（パターン）形状情報）を含むデータ（回路形状データ：Ｄ３）を保持するものであり、当該情報データ（Ｄ３）が、回路形状入力Ｉ／Ｆ１７を介して情報処理ユニット１０に取り込まれる。
　上記情報処理ユニット１０に取り込まれた、欠陥座標（Ｄ１）、ＨＳ座標（Ｄ２）、回路形状（Ｄ３）等の情報データは、メモリ１２あるいは情報記憶手段１３に格納される。そして、適宜、ＣＰＵ１１により読み出されて図２以降に示す処理（選択処理等）を施された後、その処理結果（即ち選択された観察対象欠陥の座標等）の情報データは、再度、メモリ１２あるいは情報記憶手段１３に格納される。そして、最終的な処理結果の情報データ（観察欠陥座標データ：Ｄ４）は、データ出力Ｉ／Ｆ１８を介してレビュー装置１０４に転送される。
　レビュー装置１０４は、出力装置（ディスプレイ等）を備え、情報処理ユニット１０から読み込んだ情報データ（Ｄ４）による、観察対象欠陥の座標位置に、半導体ウェハを位置出しし、該当部位を観察するために適した倍率の画像を取得する処理等を行う。
　実施の形態１では、情報処理ユニット１０は、例えば、外観検査装置１０１からの欠陥座標（Ｄ１）、リソシミュレータ１０２からのＨＳ座標（Ｄ２）、及び回路形状データサーバ１０３からの回路パターン形状（Ｄ３）を入力とし、欠陥観察点（観察対象欠陥）の座標（Ｄ４）をレビュー装置１０４に出力する機能を備えたサーバと捉えることができる。
　＜処理フロー（第１の処理フロー）＞
　図２において、本実施の形態による全体の処理フロー（第１の処理フロー）を示している（Ｓは処理ステップを表す）。
　＜処理フロー（外観検査）＞
　まず、外観検査装置１０１により、対象のウェハの外観検査を行う（Ｓ１）。それにより検出された欠陥座標（Ｄ１）を、情報処理ユニット１０に読み込む（Ｓ２）。続いて、当該欠陥座標（Ｄ１）を、チップ単位に重ね合わせ（重畳）する処理を行う（Ｓ３）。Ｓ３では、対象のウェハにおける複数の全チップについて、欠陥の座標を重ね合わせする。
　図３を用いて、Ｓ３のウェハ欠陥座標のチップ単位（全チップ）での重畳処理について説明する。図３では、対象のウェハ３０上に、チップ（３６等）が例えば８個作られていることを模式的に表している。３４は、ウェハ３０（ウェハ単位）上の位置（座標等）を一意に決定するためのウェハ座標系である。これに対し、３５は、チップ３６（チップ単位）上の位置（座標等）を一意に決定するためのチップ座標系を表している。チップ座標系３５は、各チップに割り当てられている（例えばチップ３６のみ図示している）。ここで、ウェハ座標系３４を（Ｘ，Ｙ）とし、チップ座標系３５を（ｘ，ｙ）とする。
　ウェハ座標系３４における各チップのチップ座標原点を、（ｘｍｎ０，ｙｍｎ０）とする。ただし、ｍ，ｎは、行と列で表されるウェハ上のチップの位置である。これにより、ウェハ座標系３４とチップ座標系３５は、Ｘ＝ｘ＋ｘｍｎ０，Ｙ＝ｙ＋ｙｍｎ０で関係付けられる。
　よって、欠陥点（欠陥座標）がウェハ座標系３４（Ｘ，Ｙ）で表現されている場合は、各チップのチップ座標原点（ｘｍｎ０，ｙｍｎ０）をマイナスすることにより、チップ座標系３５（ｘ，ｙ）での表現を得ることができる。即ち、チップ上の欠陥座標は、ウェハ上の欠陥座標を用いて、（ｘ，ｙ）＝（Ｘ－ｘｍｎ０，Ｙ－ｙｍｎ０）である。このような処理を、対象ウェハの各チップの欠陥点に対し行うことにより、Ｓ３のウェハ欠陥座標のチップ単位（全チップ）での重畳が実現できる。
　図３では、ウェハ３０上の２つのチップ、例えばチップ３１とチップ３２とにおけるチップ座標原点を重ね合わせることにより、ウェハ欠陥座標を重ね合わせた結果を、隣に、チップ３７（チップ単位の重畳後の欠陥座標）として示している。なお個別の欠陥座標（欠陥点）をバツ印（×）で表している。図３では２つのチップの重畳結果しか示していないが、これをウェハの全チップのチップ座標原点を重ね合わせることにより、Ｓ３の処理結果を得ることができる。当該処理結果は、一旦、情報記憶手段１３等に格納される。
　上記チップ単位での重畳を説明したが、他の単位での重畳としてもよい。例えば、露光の単位である１ショットで複数チップを一括露光する場合は、上記Ｓ３のチップ重畳（チップ単位での重畳処理）に代替して、ショット重畳（ショット単位での重畳処理）としてもよい。この場合、チップ座標系３５を、ショット座標系に替えて考えればよい。
　＜処理フロー（ＨＳ検出）＞
　一方、図２で、前記外観検査装置１０１から出力される欠陥座標（Ｄ１）のチップ重畳（Ｓ３）と並行して、リソシミュレータ１０２によるリソグラフィ（露光、マスク等）のシミュレーション（リソシミュレーション）により、リソグラフィ起因の欠陥が生じやすいＨＳ位置を算出する（Ｓ４）。そして、そのＨＳ座標（Ｄ２）を、情報処理ユニット１０に読み込む（Ｓ５）。
　続いて、Ｓ６では、上記読み込んだＨＳ座標点を、そのＨＳ座標点（当該点付近）における回路形状（Ｄ３）（その類似性）に基づいてグループに分類する処理（第１の処理）を行う。この際に用いる回路形状に関するデータ（Ｄ３）は、前述のように回路形状データサーバ１０３から情報処理ユニット１０に読み込まれる。
　＜処理フロー（第１の分類の処理）＞
　図４において、Ｓ６の処理について説明する。図４（ａ）で、１つのチップ４０の例を示す。｛４１ａ，４２ａ，４３ａ，４４ａ｝のバツ印（×）は、チップ４０の中で、シミュレーション（Ｓ４）によりＨＳであると算出（推定）された点（ＨＳ座標点）である。
　また、図４（ｂ）で、｛４１ｂ，４２ｂ，４３ｂ，４４ｂ｝は、（ａ）の点｛４１ａ，４２ａ，４３ａ，４４ａ｝における回路パターンである。例示するように、４１ｂと４３ｂ、４２ｂと４４ｂが、それぞれ同一（十分に類似性が高い）回路パターンである。本処理（Ｓ６）では、この回路形状の類似性に基づき、当該複数のＨＳ座標点を、｛４１ａ，４３ａ｝と、｛４２ａ，４４ａ｝との２つのグループ（回路形状の類似性によるＨＳ座標点の分類）に分ける。
　また、図４（ｃ）で、上記グループ分けした結果を、グループ（分類）Ａ，Ｂとして、グループＡの点｛４１ａ，４３ａ｝を丸印（○）で、｛４１ｃ，４３ｃ｝として示している。また、グループＢの点｛４２ａ，４４ａ｝を、四角印（□）で、｛４２ｃ，４４ｃ｝として示している。本例では２種類のグループ（分類）Ａ，Ｂであるが、複数（ｎ）のグループ（分類）があり得る。
　上記で用いる回路パターン形状の類似性（同一性）に関する情報は、リソシミュレータ１０２から得ることができる場合は、それを利用する。一般にリソシミュレータ１０２内でも回路形状の情報を保持してシミュレーション計算に使用しているので、この場合、当該情報を得ることができる。リソシミュレータ１０２から得られない場合は、情報処理ユニット１０は、前記回路形状データサーバ１０３からのデータ（Ｄ３）を用いて、上記回路パターンの類似性に関する情報を取り出す、もしくは作成する等して、それにより、上記類似性によるグループ分け（Ｓ６）を行う。
　上記Ｓ６の類似性の判定に関する処理では、例えば、当該回路形状（例えばＨＳ座標点４１ａ付近の回路形状）を、（ｂ）の例えば４１ｂの回路パターンに示すような線画（２値（ビットマップ）等の画像情報）に変換する。そして、ＨＳ座標点毎に対応付けられるそれらの画像に関して、２枚の画像の画像差分をとる計算を行い、その差分値が予め定めた閾値以下になる場合、当該２枚の画像（対応する２つのＨＳ座標点）を、回路形状に関して同一（類似性が十分に高い）と判定する。各ＨＳ点に関して同様に判定することでグループ分けする。当該処理結果は、一旦、情報記憶手段１３等に格納される。
　＜処理フロー（比較照合）＞
　続いて、図２のＳ７では、情報処理ユニット１０は、上記Ｓ３とＳ６の処理結果の情報データを用いて、重畳（比較照合のための重ね合わせ）の処理を行う。Ｓ７では、Ｓ３でのウェハ欠陥座標のチップ重畳の結果（チップ単位の大きさの領域の欠陥座標のデータ）に対し、Ｓ６でのチップのＨＳ座標点の回路形状（類似性）に基づくグループ分け（分類）したＨＳ座標（チップ単位の大きさの領域の各グループの欠陥座標のデータ）を、重畳する処理を行う。
　そして、Ｓ８では、Ｓ７の結果を用いて、チップ重畳された欠陥座標（Ｓ３結果）が、グループ分けされたＨＳ座標点（Ｓ６結果）の近傍であるか否かを判定する。Ｓ８でＨＳの近傍であると判定（Ｙ）された欠陥点（ＨＳ近傍欠陥点：Ｋ１）については、第１のグルーピング（Ｇ１）として、Ｓ１０の処理へ送られる。Ｓ８でＨＳの非近傍であると判定（Ｎ）された欠陥点（ＨＳ非近傍欠陥点：Ｋ２）については、第２のグルーピング（Ｇ２）として、Ｓ４のシミュレーションで予期（検出）されなかった位置（座標）でもＨＳが生じていないかを確認するために、Ｓ９の処理へ送られる。Ｓ７，Ｓ８の処理では、２種類のデータ（検出欠陥とＨＳ）を比較照合し、欠陥点を弁別する処理を行っている。
　図５において、上記Ｓ７，Ｓ８の処理の様子を示している。図５（ａ）は、Ｓ７における、チップ重畳された欠陥座標（Ｓ３結果）に、グループ分けされたＨＳ座標点（Ｓ６結果）を重畳した結果である。例として、チップ重畳された欠陥座標（Ｓ３結果）は、図３のチップ３７と同じ内容である。また、グループ分けされたＨＳ座標（Ｓ６結果）は、図４（ｃ）の内容と同じである。
　また、図５（ｂ）には、Ｓ８の判定における、図５（ａ）の座標点（群）に関する、各グループのＨＳ点（グループＡ（○）やグループＢ（□））の近傍にある欠陥点（Ｋ１のグループ（Ｇ１））を示し、図５（ｃ）には、それらのＨＳ点から離れた場所（非近傍）にある欠陥点（Ｋ２のグループ（Ｇ２））を示す。
　＜処理フロー（第２の分類の処理）＞
　図２のＳ９では、情報処理ユニット１０は、Ｓ８結果のＨＳ非近傍欠陥点Ｋ２の座標における回路形状（その類似性）に基づいてグループ分けする処理（第２の分類の処理）を行う。これにより、Ｓ９では、Ｓ４のシミュレーションで予期（検出）されなかった位置（座標）で生じているＨＳ（欠陥点）についても、露光等起因のシステマティック欠陥の候補として、確認、検出する。このＳ９の際に用いる回路形状に関するデータ（Ｄ３）は、前述のように回路形状データサーバ１３から情報処理ユニット１０に読み込まれる。
　図６において、Ｓ９の処理について説明する。図６（ａ）の情報で、欠陥点を示す｛６１ａ，６２ａ，６３ａ，６４ａ，６５ａ｝は、ＨＳの非近傍と判定された欠陥点（Ｋ２）であり、図５（ｃ）で示した内容と同一である。また、図６（ｂ）に示す回路パターン（画像）である｛６１ｂ，６２ｂ，６３ｂ，６４ｂ，６５ｂ｝は、図６（ａ）の各点｛６１ａ，６２ａ，６３ａ，６４ａ，６５ａ｝における回路形状（その類似性）を表している。例示するように、６１ｂと６３ｂ、６４ｂと６５ｂが、それぞれ、類似した回路パターンである。これに基づき、ＨＳ点（Ｋ２）を、｛６１ａ，６３ａ｝と、｛６４ａ，６５ａ｝との２つのグループ（分類）に分ける。また、６２ｂ（６２ａ）については、他に同様の回路パターン形状を持たないので、Ｓ９で検出する候補からは外す。Ｓ９でのグループ分け（回路パターンの類似性の判定、評価）については、例えば前述のＳ６と同様に、線画の差分の閾値比較判定などにより実現できる。
　図６（ｃ）に、上記グループ分けした結果を、グループ（分類）Ｃ，Ｄとして、グループＣの点｛６１ａ，６３ａ｝を菱形印（◇）で｛６１ｃ，６３ｃ｝として示し、グループＤの点｛６４ａ，６５ａ｝を三角印（△）で｛６４ｃ，６５ｃ｝として示す。候補から外す点６２ａについては、バツ印（×）で６２ｃとして示す。
　＜処理フロー（マップ展開）＞
　次に、図２のＳ１０において、情報処理ユニット１０は、上記Ｓ８，Ｓ９の結果、即ちグルーピングされたＨＳ近傍欠陥点Ｋ１（Ｇ１）、及びグルーピングされたＨＳ非近傍欠陥点Ｋ２（Ｇ１）について、それらの欠陥点（群）の各分類のグループ（Ａ～Ｄ等）毎に、ウェハマップ（ウェハ上の欠陥座標分布）へ展開する処理を行う。Ｓ１０で、グルーピングされたＨＳ近傍欠陥点Ｋ１（Ｇ１）とは、前記図５（ａ）に示したグループＡ，Ｂに各々属する欠陥点（群）である。また、グルーピングされたＨＳ非近傍点Ｋ２（Ｇ２）とは、前記図６（ｃ）に示したグループＣ，Ｄに各々属する欠陥点（群）である。
　図７において、７１は、上記Ｓ１０の各グループ（Ｇ１（Ａ，Ｂ），Ｇ２（Ｃ，Ｄ））の欠陥点（群）をウェハマップ（座標）に展開する処理である。７２には、その結果における、前述例のグループＧ１（Ａ，Ｂ）及びグループＧ２（Ｃ，Ｄ）の欠陥点（群）を、ウェハマップに展開した模式的な構成を示している。
　このマップ展開では、各欠陥点が予めどのチップに属しているかがデータにより分かっているので、前述の各欠陥点のチップ座標（３５）にウェハ座標（３４）で表されたチップ座標原点をプラスすることで、各欠陥点のウェハ座標を得ることができる。また、前述のように、チップ重畳（チップ単位）の代わりにショット重畳（ショット単位）を適用した場合については、同じく、各欠陥点が予めどのショットに属しているかがデータにより分かっているので、各欠陥点のショット座標にウェハ座標で表されたショット座標原点をプラスすることで、各欠陥点のウェハ座標を得ることができる。
　＜処理フロー（欠陥分布領域）＞
　図２のＳ１１では、情報処理ユニット１０は、Ｓ１０の結果（７２に示すようなウェハマップの欠陥点（群））から、各グループ（Ａ～Ｄ）について、ウェハ領域（ウェハ単位）における欠陥点の分布の領域（その偏在のパターン）を判定（確定）する処理を行う。図７の７３はその処理であり、７４は、その結果（確定された各グループ（Ａ～Ｄ）の欠陥分布領域）である。この例のように、グループＡ，Ｂ，Ｃ，Ｄ毎に、ウェハにおける欠陥の存在している領域が異なること（偏在）が分かる。これは、ウェハの表面のトポグラフィ（特性）の影響により、ＨＳが実際に欠陥となる領域が影響を受けるためである。
　７４に示す例において、各グループにおけるウェハ領域（円形）における欠陥分布領域の形（偏在のパターン）は以下である。グループＡは、円周付近の密度が大きいパターンである。グループＢ，Ｄは、全体にわたって分布しているパターンである。グループＣは、中心付近の密度が大きいパターンである。
　Ｓ１１（７３）における欠陥分布領域の判定の方法としては、密度が大きい箇所を分布領域として確定する方法などがある。例えば、非特許文献２などが適用できる。
　＜処理フロー（サンプリング）＞
　そして、図２のＳ１２では、情報処理ユニット１０は、Ｓ１１の結果（７４に示すような欠陥分布領域）を対象として、グループ（Ａ～Ｄ）毎に、欠陥（観察対象欠陥）をサンプリングする処理を行う。図７の７５はその処理である。
　Ｓ１２（７５）における、確定された領域からの欠陥のサンプリングの方法としては、空間的にランダムにサンプリングする方法、あるいは、欠陥情報が記憶されている順番に対してランダムにサンプリングする方法などがある。
　次に、Ｓ１３では、情報処理ユニット１０は、Ｓ１２でサンプリングされた欠陥点（観察対象欠陥）の情報データを、その欠陥点がサンプリングされた分布領域（７４等）を示す情報データ（欠陥分布領域情報）と共に、処理結果情報（観察欠陥座標データ：Ｄ４）として、レビュー装置１０４に転送する。レビュー装置１０４では、その情報データ（Ｄ４）を用いて、出力装置１０５への情報の出力（画面表示等）及び観察等の処理が可能である。
　＜変形例（第２の処理フロー）＞
　実施の形態１における変形例として第２の処理フローを説明する。図８に示す第２の処理フローでは、Ｓ８１，Ｓ８２に示す処理が特徴であり、グルーピングされたＨＳ近傍欠陥点（Ｋ１）及びＨＳ非近傍欠陥点（Ｋ２）毎に、直接にサンプリングするものである。図８のＳ１～Ｓ９は図２と同一の処理内容である。本第２の処理フローの場合、前記Ｓ１１のような処理（欠陥分布領域判定）は行わず（即ち図７の７４のような領域（パターン）は適用せず）にサンプリングする方法であり、サンプリングの対象の欠陥集合が異なる。
　Ｓ８１では、グルーピングされたＨＳ近傍点（Ｋ１のグループＧ１、各分類のグループ）及びＨＳ非近傍点（Ｋ２のグループＧ２、各分類のグループ）毎に、欠陥点をサンプリングする。この際のサンプリングの方法は、前述同様に、空間的にランダムにサンプリングする方法、あるいは、欠陥情報が記憶されている順番に対してランダムにサンプリングする方法などがある。また、予めサンプリングするチップあるいはショットあるいは領域を定めて、その領域内にある欠陥点からサンプリングする方法も考えられる。Ｓ８２では、Ｓ８１でサンプリングされた欠陥点の座標などの処理結果情報をレビュー装置１０４に転送する。
　＜変形例（第３の処理フロー）＞
　実施の形態１における変形例として第３の処理フローを説明する。図９に示す第３の処理フローでは、Ｓ９１，Ｓ９２に示す処理が特徴であり、グルーピングされたＨＳ近傍点（Ｋ１）及びＨＳ非近傍点（Ｋ２）毎に、チップ重畳あるいはショット重畳等した状態のまま、欠陥点の分布状態を解析（分布領域を判定）し、サンプリングの対象の領域を確定するものである。図９のＳ１～Ｓ９は図２と同一の処理内容である。本第３の処理フローでは、前記Ｓ１１の処理内容が異なり、ウェハを対象ではなく、チップ重畳単位等を対象としている。
　チップ単位で欠陥分布解析を行うのは、チップ回路レイアウトの粗密あるいは下層の影響等により表面の凹凸が生じ、これがＨＳでの欠陥発生に影響を及ばすことを考慮してのことである。また、ショット単位で欠陥分布解析を行うのは、前記理由の他に露光装置における像面湾曲などの収差に起因してＨＳで欠陥が発生する可能性を考慮してのことである。
　Ｓ９１では、グルーピングされたＨＳ近傍欠陥点（Ｋ１のグループＧ１、各分類のグループ）及びＨＳ非近傍欠陥点（Ｋ２のグループＧ２、各分類のグループ）毎に、欠陥点の分布状態を、チップ単位あるいはショット単位で判定（確定）し、欠陥のサンプリング領域を確定する。続いて、Ｓ９２では、確定したサンプリング領域内で欠陥点をサンプリングする。この際のサンプリングの方法は、前述同様に、空間的にランダムにサンプリングする方法、あるいは、欠陥情報が記憶されている順番に対してランダムにサンプリングする方法などがある。Ｓ９３では、サンプリングされた欠陥点の座標等の処理結果情報を、レビュー装置１０４に転送する。
　（実施の形態２）
　次に、図１０～図１２を用いて、本発明の実施の形態２のシステムを説明する。本実施の形態２の欠陥観察装置及び方法は、前述の観察欠陥選択処理装置及び方法に加えて、選択された欠陥（観察欠陥）を観察する手段及び処理ステップを有し、図１０のレビュー装置１４０及びそれを含んで成るシステム（半導体検査システム）２００、及び当該装置により実行される方法である。
　＜装置構成（２）＞
　図１０は、本システム（半導体検査システム）２００の装置構成を示している。本システム２００は、主な装置はレビュー装置１４０であり、レビュー装置１４０に対し、ＬＡＮ１１１を通じて、外観検査装置１０１、リソシミュレータ１０２、回路形状データサーバ１０３、及び歩留まり管理システム１１０等が接続されている。実施の形態２は、実施の形態１で説明した情報処理ユニット１０の機能をその内部に包含するレビュー装置１４０と捉えることができる。
　外観検査装置１０１、リソシミュレータ１０２、及び回路形状データサーバ１０３等の前述（図１）と同様の装置から出力される情報（Ｄ１，Ｄ２，Ｄ３）は、直接、レビュー装置１４０に入力されるか、または、一度歩留まり管理システム１１０を経由してからレビュー装置１４０に入力される。
　レビュー装置１４０は、データ入出力Ｉ/Ｆ１４６を介して外部と通信を行う。レビュー装置１４０の内部には、バス１４４を介して、ＣＰＵ１４１、メモリ１４２、情報記憶手段（ＨＤＤ等）１４３、出力装置１４５、データ入出力Ｉ/Ｆ１４６、電子光学系制御ユニット１０１１、ステージ制御ユニット１０１３等が接続されている。電子光学系１０１２は、電子光学系制御ユニット１０１１を介してＣＰＵ１４１の命令により作動する。また、ステージ１０１４は、ステージ制御ユニット１０１３を介してＣＰＵ１４１の命令により作動する。レビュー装置１４０は、電子光学系制御ユニット１０１１～ステージ１０１４等を用いて撮像を行う。
　歩留まり管理システム１１０は、欠陥検出データ（Ｄ１）を蓄積し、そのデータから予測される歩留まりを人間が推定し、その推定を行うための各種の統計的データ情報を提示・管理する処理等を行う。
　外部の各装置（１０１，１０２，１０３）からの情報（Ｄ１，Ｄ２，Ｄ３）を入力としてＣＰＵ１４１で処理する内容は、実施の形態１で示した内容（第１の処理フロー等）と基本的に同様である（対応するプログラム２３やデータ２４を用いる）。そのＣＰＵ１４１による処理結果である、サンプリングされた欠陥座標等の情報（Ｄ４）は、メモリ１４２あるいは情報記憶手段１４３等に記録される。レビュー装置１４０は、記録された欠陥座標を用いて、ステージ１０１４を位置出しし、欠陥の画像を撮像していく。
　＜動作シーケンス＞
　図１１において、この撮像（観察欠陥画像の取得等）の動作シーケンスの概略のフローを示す。まず対象のウェハをレビュー装置１４０に搬入する（Ｓ１１１）。続いて、レビュー装置１４０では、欠陥座標を読み込み、装置内部の記憶手段（図１０の１４２あるいは１４３等）に記憶し（Ｓ１１２）、同じく、ＨＳ座標を読み込み、同様に記憶し（Ｓ１１３）、最後に回路形状データを読み込み、同様に記憶する（Ｓ１１４）。Ｓ１１２～Ｓ１１４のデータの読み込む順番はこの通りでなくともよい。以上のデータを読み込んだ後に、実施の形態１で説明した欠陥（観察対象欠陥）のサンプリング処理を実行し（Ｓ１１５）、装置内部の記憶手段に、処理結果であるサンプリングされた欠陥の座標情報等を記憶する（Ｓ１１６）。
　次に、レビュー装置１４０では、記憶された欠陥の順番で欠陥座標を読み出し、ステージ制御ユニット１０１３を通じてステージ１０１４を制御し、観察欠陥点を電子光学系制御ユニット１０１１を通じて電子光学系１０１２の視野に位置決めする（Ｓ１１７）。位置決め後、欠陥の電子線画像を取得し（Ｓ１１８）、観察すべき欠陥がまだあれば、Ｓ１１７に戻り、無ければウェハを搬出する（Ｓ１２０）。
　最後に、（１）上記サンプリングした欠陥点の情報、（２）欠陥分布領域の情報、（３）取得（撮像）した画像（欠陥画像）等の情報データを、歩留まり管理システム１１０へ送信して（Ｓ１２１）、終了する。
　＜表示例＞
　図１２において、実施の形態２の装置での表示画面における処理情報の表示例を示している。本例では、レビュー装置１４０の出力装置１４５等の表示画面において、上述した（１）サンプリングした欠陥点の情報（例えばチップ（あるいはショット等）内の座標等の位置情報）と、（２）欠陥分布領域の情報と、（３）取得（撮像）した画像（欠陥画像等）の情報と、（４）回路形状情報（回路形状データＤ３）とを表示する。この情報表示は、レビュー装置１４０に限らず、歩留まり管理システム１１０等で行ってもよい。
　１２０は、出力装置１４５等における表示画面を示す。１２１は、（４）回路形状情報として、欠陥点における回路形状データＤ３から検索された理想（設計上）の回路形状の画像（線画）である。１２２は、（３）取得画像情報として、１２１の画像に対しての、欠陥画像（欠陥の箇所（例えば短絡）を含んだ回路形状の画像）である。１２３は、（２）欠陥分布領域情報として、１２３の欠陥画像に表示された欠陥と同一グループに属する欠陥（群）のウェハ上での分布状態（偏在のパターン）を示す。１２４は、（１）サンプリング欠陥点位置情報として、チップ（あるいはショット等）内における同一グループの欠陥の発生座標等（丸印）を示す。なお、同一グループとは、前述したように、欠陥位置において同一（類似）の回路形状を持つ欠陥点の集合である。また、１２４は、チップ重畳（あるいはショット重畳等）した結果である。
　＜実施の形態の効果等＞
　以上説明したように、各実施の形態によれば、予めシミュレーションで得られたＨＳ（Ｓ４～Ｓ６）と、外観検査の結果得られる欠陥点（Ｓ１～Ｓ３）とを照合（Ｓ７，Ｓ８）することにより、ＨＳで発生したシステマティック欠陥（外観検査結果の多数の検出欠陥の中に埋もれてしまうシステマティック欠陥）を確実に検出することができる。また、欠陥発生分布のウェハ上の偏在も捉えることで（Ｓ１１等）、ウェハのトポグラフィーに起因して生じたシステマティック欠陥を検出できる。
　また、実施の形態１の構成では、特に、図２，図８，図９で示した処理フローに共通の処理ステップであるＳ９（第２の分類の処理）により、リソシュミレータ１０２（Ｓ４）で予め計算して求めることができなかったＨＳを、システマティック欠陥の候補として抽出することが可能となる。
　また、Ｓ９の処理で一度抽出したＨＳに関する情報データは、次回以降における同一（近似）の回路パターンを持つウェハを処理する時には既知のＨＳとして扱うことにより、Ｓ９の処理のコストが軽減される。即ち、Ｓ９でグル－プ毎に類似形状として抽出された回路形状パターンをテンプレートとして、当該ウェハの回路形状データ（Ｄ３）から同一の回路形状パターンを持つ位置（座標）を全て探索し、その位置（座標）の集合を一つのＨＳのグループとする。このグルーピングされたＨＳを、Ｓ４～Ｓ６で得るＨＳ（リソシミュレータ１０２から読み込んだＨＳ座標点を、該当座標点における回路形状の類似性に基づいてグルーピングされたＨＳ）と同等に扱うことにより、次回以降の処理におけるＳ９の計算負荷を軽減できる。
　上記処理を行う場合、例えば、Ｓ９でグループ分けしたＨＳのデータをメモリ１２等に保存しておき、そして、そのＨＳのデータを、次回以降の同様の回路パターンを持つウェハの処理フローの際、Ｓ６（第１の分類の処理）で再利用する。この場合、該当欠陥点については、Ｓ８の分岐で、ＨＳ近傍欠陥点Ｋ１（Ｇ１）側の処理に分岐することになるので、Ｓ９のような処理は省略され、従って、処理全体の効率化が実現できる。
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
　本発明は、半導体製造・検査システム等に利用可能である。
　１０…情報処理ユニット、１１…ＣＰＵ、１２…メモリ、１３…情報記憶手段（ＨＤＤ等）、１４…バス、１５…欠陥座標入力Ｉ/Ｆ、１６…Hot Spot座標入力Ｉ/Ｆ、１７…回路形状入力Ｉ/Ｆ、１８…データ出力Ｉ/Ｆ、２１…プログラム、２２…データ、２３…プログラム、２４…データ、３０…ウェハ、３１，３２，３６，３７…チップ、３４…ウェハ座標（系）、３５…チップ座標（系）、４０…チップ、７１，７３，７５…処理、７２…ウェハマップ、７４…欠陥分布領域、１００，２００…半導体検査システム、１０１…外観検査装置、１０２…リソシミュレータ、１０３…回路形状データサーバ、１０４…レビュー装置、１０５…出力装置、１１０…歩留まり管理システム、１１１…ＬＡＮ、１２０…表示画面、１２１…回路形状情報、１２２…取得画像情報、１２３…欠陥分布領域情報、１２４…サンプリング欠陥点位置情報、１４０…レビュー装置、１４１…ＣＰＵ、１４２…メモリ、１４３…情報記憶手段、１４４…バス、１４５…出力装置、１４６…データ入出力Ｉ/Ｆ、１０１１…電子光学系制御ユニット、１０１２…電子光学系、１０１３…ステージ制御ユニット、１０１４…ステージ。

Claims (18)

  1. 　コンピュータの情報処理を用いて、半導体ウェハを対象とした外観検査装置から出力される複数の検出欠陥の情報をもとに、当該複数の検出欠陥の中から詳細な観察を行うための１つ以上の観察欠陥を選択する処理を行う観察欠陥選択処理方法であって、
    　前記外観検査装置からの複数の検出欠陥の位置の情報を入力する処理ステップと、
    　前記ウェハに関し、リソシミュレータで計算されたホットスポットの位置の情報を入力する処理ステップと、
    　前記ウェハに関し、回路基板上の回路形状データを入力する処理ステップと、
    　前記ホットスポットを、その位置の回路形状の類似性に基づきグループに分類する第１の処理を行い、当該分類された各グループのホットスポットの位置の情報を入力する処理ステップと、
    　前記複数の検出欠陥を、前記分類されたグループのホットスポットの近傍の欠陥と非近傍の欠陥とに弁別する処理ステップと、
    　前記ホットスポットの近傍の欠陥を、当該ホットスポットの前記分類のグループ毎に、第１のグルーピングを行い、当該第１のグルーピングされた欠陥から、当該分類のグループ毎に、観察欠陥を選択する処理ステップと、
    　前記ホットスポットの非近傍の欠陥を、その位置の回路形状の類似性に基づきグループに分類する第２の処理を行い、当該分類された各グループの欠陥を、当該分類のグループ毎に、第２のグルーピングを行い、当該第２のグルーピングされた欠陥から、当該分類のグループ毎に、観察欠陥を選択する処理ステップと、を有することを特徴とする観察欠陥選択処理方法。
  2. 　請求項１記載の観察欠陥選択処理方法において、
    　前記第１及び第２のグルーピングにおける各分類のグループ毎に、前記ウェハ上での欠陥の分布領域を確定する処理ステップと、
    　前記確定された領域から、観察欠陥を選択する処理ステップと、を有することを特徴とする観察欠陥選択処理方法。
  3. 　請求項１記載の観察欠陥選択処理方法において、
    　前記第１及び第２のグルーピングにおける各分類のグループ毎に、前記ウェハにおけるチップもしくはショット上での欠陥の分布領域を確定する処理ステップと、
    　前記確定された領域から、観察欠陥を選択する処理ステップと、を有することを特徴とする観察欠陥選択処理方法。
  4. 　請求項１記載の観察欠陥選択処理方法において、
    　前記検出欠陥を、前記ウェハにおけるチップもしくはショット上の座標で表し、前記ホットスポットを、当該チップもしくはショット上の座標で表し、前記検出欠陥の座標を前記ホットスポットの座標と比較することにより、前記検出欠陥を、前記分類されたグループの前記ホットスポットの近傍の欠陥と非近傍の欠陥とに弁別する処理ステップ、を有することを特徴とする観察欠陥選択処理方法。
  5. 　コンピュータの情報処理を用いて、半導体ウェハを対象とした外観検査装置から出力される複数の検出欠陥の情報をもとに、当該複数の検出欠陥の中から詳細な観察を行うための１つ以上の観察欠陥を選択して観察する処理を行う欠陥観察方法であって、
    　前記外観検査装置からの複数の検出欠陥の位置の情報を入力する処理ステップと、
    　前記ウェハに関し、リソシミュレータで計算されたホットスポットの位置の情報を入力する処理ステップと、
    　前記ウェハに関し、回路基板上の回路形状データを入力する処理ステップと、
    　前記ホットスポットを、その位置の回路形状の類似性に基づきグループに分類する第１の処理を行い、当該分類された各グループのホットスポットの位置の情報を入力する処理ステップと、
    　前記複数の検出欠陥を、前記分類されたグループのホットスポットの近傍の欠陥と非近傍の欠陥とに弁別する処理ステップと、
    　前記ホットスポットの近傍の欠陥を、当該ホットスポットの前記分類のグループ毎に、第１のグルーピングを行い、当該第１のグルーピングされた欠陥から、当該分類のグループ毎に、観察欠陥を選択する処理ステップと、
    　前記ホットスポットの非近傍の欠陥を、その位置の回路形状の類似性に基づきグループに分類する第２の処理を行い、当該分類された各グループの欠陥を、当該分類のグループ毎に、第２のグルーピングを行い、当該第２のグルーピングされた欠陥から、当該分類のグループ毎に、観察欠陥を選択する処理ステップと、
    　前記選択された観察欠陥の情報をもとに、当該観察欠陥の詳細な観察を行うための画像を取得する処理ステップと、を有することを特徴とする欠陥観察方法。
  6. 　請求項５記載の欠陥観察方法において、
    　前記第１及び第２のグルーピングにおける各分類のグループ毎に、前記ウェハ上での欠陥の分布領域を確定する処理ステップと、
    　前記確定された領域から、観察欠陥を選択する処理ステップと、を有することを特徴とする欠陥観察方法。
  7. 　請求項５記載の欠陥観察方法において、
    　前記第１及び第２のグルーピングにおける各分類のグループ毎に、前記ウェハにおけるチップもしくはショット上での欠陥の分布領域を確定する処理ステップと、
    　前記確定された領域から、観察欠陥を選択する処理ステップと、を有することを特徴とする欠陥観察方法。
  8. 　請求項５記載の欠陥観察方法において、
    　前記検出欠陥を、前記ウェハにおけるチップもしくはショット上の座標で表し、前記ホットスポットを、当該チップもしくはショット上の座標で表し、前記検出欠陥の座標を前記ホットスポットの座標と比較することにより、前記検出欠陥を、前記分類されたグループの前記ホットスポットの近傍の欠陥と非近傍の欠陥とに弁別する処理ステップ、を有することを特徴とする欠陥観察方法。
  9. 　請求項５記載の欠陥観察方法において、
    　前記取得した観察欠陥の画像と、当該欠陥の位置における回路形状の情報と、当該欠陥が属する前記分類のグループにおけるウェハもしくはチップもしくはショットでの欠陥の分布領域を示す情報と、を画面に表示する処理ステップ、を有することを特徴とする欠陥観察方法。
  10. 　コンピュータの情報処理を用いて、半導体ウェハを対象とした外観検査装置から出力される複数の検出欠陥の情報をもとに、当該複数の検出欠陥の中から詳細な観察を行うための１つ以上の観察欠陥を選択する処理を行う観察欠陥選択処理装置であって、
    　前記外観検査装置からの複数の検出欠陥の位置の情報を入力する処理手段と、
    　前記ウェハに関し、リソシミュレータで計算されたホットスポットの位置の情報を入力する処理手段と、
    　前記ウェハに関し、回路基板上の回路形状データを入力する処理手段と、
    　前記ホットスポットを、その位置の回路形状の類似性に基づきグループに分類する第１の処理を行い、当該分類された各グループのホットスポットの位置の情報を入力する処理手段と、
    　前記複数の検出欠陥を、前記分類されたグループのホットスポットの近傍の欠陥と非近傍の欠陥とに弁別する処理手段と、
    　前記ホットスポットの近傍の欠陥を、当該ホットスポットの前記分類のグループ毎に、第１のグルーピングを行い、当該第１のグルーピングされた欠陥から、当該分類のグループ毎に、観察欠陥を選択する処理手段と、
    　前記ホットスポットの非近傍の欠陥を、その位置の回路形状の類似性に基づきグループに分類する第２の処理を行い、当該分類された各グループの欠陥を、当該分類のグループ毎に、第２のグルーピングを行い、当該第２のグルーピングされた欠陥から、当該分類のグループ毎に、観察欠陥を選択する処理手段と、を有することを特徴とする観察欠陥選択処理装置。
  11. 　請求項１０記載の観察欠陥選択処理装置において、
    　前記第１及び第２のグルーピングにおける各分類のグループ毎に、前記ウェハ上での欠陥の分布領域を確定する処理手段と、
    　前記確定された領域から、観察欠陥を選択する処理手段と、を有することを特徴とする観察欠陥選択処理装置。
  12. 　請求項１０記載の観察欠陥選択処理装置において、
    　前記第１及び第２のグルーピングにおける各分類のグループ毎に、前記ウェハにおけるチップもしくはショット上での欠陥の分布領域を確定する処理手段と、
    　前記確定された領域から、観察欠陥を選択する処理手段と、を有することを特徴とする観察欠陥選択処理装置。
  13. 　請求項１０記載の観察欠陥選択処理装置において、
    　前記検出欠陥を、前記ウェハにおけるチップもしくはショット上の座標で表し、前記ホットスポットを、当該チップもしくはショット上の座標で表し、前記検出欠陥の座標を前記ホットスポットの座標と比較することにより、前記検出欠陥を、前記分類されたグループの前記ホットスポットの近傍の欠陥と非近傍の欠陥とに弁別する処理手段、を有することを特徴とする観察欠陥選択処理装置。
  14. 　コンピュータの情報処理を用いて、半導体ウェハを対象とした外観検査装置から出力される複数の検出欠陥の情報をもとに、当該複数の検出欠陥の中から詳細な観察を行うための１つ以上の観察欠陥を選択して観察する処理を行う欠陥観察装置であって、
    　前記外観検査装置からの複数の検出欠陥の位置の情報を入力する処理手段と、
    　前記ウェハに関し、リソシミュレータで計算されたホットスポットの位置の情報を入力する処理手段と、
    　前記ウェハに関し、回路基板上の回路形状データを入力する処理手段と、
    　前記ホットスポットを、その位置の回路形状の類似性に基づきグループに分類する第１の処理を行い、当該分類された各グループのホットスポットの位置の情報を入力する処理手段と、
    　前記複数の検出欠陥を、前記分類されたグループのホットスポットの近傍の欠陥と非近傍の欠陥とに弁別する処理手段と、
    　前記ホットスポットの近傍の欠陥を、当該ホットスポットの前記分類のグループ毎に、第１のグルーピングを行い、当該第１のグルーピングされた欠陥から、当該分類のグループ毎に、観察欠陥を選択する処理手段と、
    　前記ホットスポットの非近傍の欠陥を、その位置の回路形状の類似性に基づきグループに分類する第２の処理を行い、当該分類された各グループの欠陥を、当該分類のグループ毎に、第２のグルーピングを行い、当該第２のグルーピングされた欠陥から、当該分類のグループ毎に、観察欠陥を選択する処理手段と、
    　前記選択された観察欠陥の情報をもとに、当該観察欠陥の詳細な観察を行うための画像を取得する処理手段と、を有することを特徴とする欠陥観察装置。
  15. 　請求項１４記載の欠陥観察装置において、
    　前記第１及び第２のグルーピングにおける各分類のグループ毎に、前記ウェハ上での欠陥の分布領域を確定する処理手段と、
    　前記確定された領域から、観察欠陥を選択する処理手段と、を有することを特徴とする欠陥観察装置。
  16. 　請求項１４記載の欠陥観察装置において、
    　前記第１及び第２のグルーピングにおける各分類のグループ毎に、前記ウェハにおけるチップもしくはショット上での欠陥の分布領域を確定する処理手段と、
    　前記確定された領域から、観察欠陥を選択する処理手段と、を有することを特徴とする欠陥観察装置。
  17. 　請求項１４記載の欠陥観察装置において、
    　前記検出欠陥を、前記ウェハにおけるチップもしくはショット上の座標で表し、前記ホットスポットを、当該チップもしくはショット上の座標で表し、前記検出欠陥の座標を前記ホットスポットの座標と比較することにより、前記検出欠陥を、前記分類されたグループの前記ホットスポットの近傍の欠陥と非近傍の欠陥とに弁別する処理手段、を有することを特徴とする欠陥観察装置。
  18. 　請求項１４記載の欠陥観察装置において、
    　前記取得した観察欠陥の画像と、当該欠陥の位置における回路形状の情報と、当該欠陥が属する前記分類のグループにおけるウェハもしくはチップもしくはショットでの欠陥の分布領域を示す情報と、を画面に表示する処理手段、を有することを特徴とする欠陥観察装置。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5433631B2 (ja) * 2011-05-20 2014-03-05 株式会社日立ハイテクノロジーズ 半導体デバイスの欠陥検査方法およびそのシステム
US9277186B2 (en) * 2012-01-18 2016-03-01 Kla-Tencor Corp. Generating a wafer inspection process using bit failures and virtual inspection
US9269135B2 (en) * 2012-03-01 2016-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Defect management systems and methods
US9222895B2 (en) * 2013-02-25 2015-12-29 Kla-Tencor Corp. Generalized virtual inspector
JP2015169588A (ja) * 2014-03-10 2015-09-28 富士通株式会社 故障解析プログラム、故障解析方法、および故障解析装置
US9401016B2 (en) * 2014-05-12 2016-07-26 Kla-Tencor Corp. Using high resolution full die image data for inspection
WO2015189026A2 (en) 2014-06-10 2015-12-17 Asml Netherlands B.V. Computational wafer inspection
US9816939B2 (en) 2014-07-22 2017-11-14 Kla-Tencor Corp. Virtual inspection systems with multiple modes
US10747830B2 (en) * 2014-11-21 2020-08-18 Mesh Labs Inc. Method and system for displaying electronic information
US10902576B2 (en) * 2016-08-12 2021-01-26 Texas Instruments Incorporated System and method for electronic die inking after automatic visual defect inspection
US11119060B2 (en) * 2017-09-01 2021-09-14 Kla-Tencor Corporation Defect location accuracy using shape based grouping guided defect centering
US10599951B2 (en) * 2018-03-28 2020-03-24 Kla-Tencor Corp. Training a neural network for defect detection in low resolution images
US10748271B2 (en) * 2018-04-25 2020-08-18 Applied Materials Israel Ltd. Method of defect classification and system thereof
US11810284B2 (en) * 2020-08-21 2023-11-07 Kla Corporation Unsupervised learning for repeater-defect detection

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004063708A (ja) * 2002-07-29 2004-02-26 Hitachi High-Technologies Corp 欠陥発生状態の監視方法およびその装置
JP2008041940A (ja) * 2006-08-07 2008-02-21 Hitachi High-Technologies Corp Ｓｅｍ式レビュー装置並びにｓｅｍ式レビュー装置を用いた欠陥のレビュー方法及び欠陥検査方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3904419B2 (ja) * 2001-09-13 2007-04-11 株式会社日立製作所 検査装置および検査システム
DE102005041311B4 (de) * 2005-08-31 2012-04-12 Globalfoundries Inc. Verfahren und System zum automatischen Erkennen belichteter Substrate mit einer hohen Wahrscheinlichkeit für defokussierte Belichtungsfelder
US8280483B2 (en) * 2006-06-14 2012-10-02 Koninklijke Philips Electronics N.V. Multi-modality medical image viewing
JP4791267B2 (ja) * 2006-06-23 2011-10-12 株式会社日立ハイテクノロジーズ 欠陥検査システム
US7694244B2 (en) * 2006-12-18 2010-04-06 Cadence Design Systems, Inc. Modeling and cross correlation of design predicted criticalities for optimization of semiconductor manufacturing
US7707526B2 (en) * 2007-05-25 2010-04-27 Synopsys, Inc. Predicting IC manufacturing yield based on hotspots
JP4774383B2 (ja) * 2007-05-31 2011-09-14 株式会社日立ハイテクノロジーズ データ処理装置、およびデータ処理方法
JP5081590B2 (ja) * 2007-11-14 2012-11-28 株式会社日立ハイテクノロジーズ 欠陥観察分類方法及びその装置
US9710903B2 (en) * 2008-06-11 2017-07-18 Kla-Tencor Corp. System and method for detecting design and process defects on a wafer using process monitoring features
JP2010102055A (ja) * 2008-10-23 2010-05-06 Sony Corp パターン評価方法、露光用マスク、露光方法、露光用マスクの製造方法および半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004063708A (ja) * 2002-07-29 2004-02-26 Hitachi High-Technologies Corp 欠陥発生状態の監視方法およびその装置
JP2008041940A (ja) * 2006-08-07 2008-02-21 Hitachi High-Technologies Corp Ｓｅｍ式レビュー装置並びにｓｅｍ式レビュー装置を用いた欠陥のレビュー方法及び欠陥検査方法

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US8675949B2 (en) 2014-03-18

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