WO2010116498A1 - 信号処理回路 - Google Patents

信号処理回路 Download PDF

Info

Publication number
WO2010116498A1
WO2010116498A1 PCT/JP2009/057194 JP2009057194W WO2010116498A1 WO 2010116498 A1 WO2010116498 A1 WO 2010116498A1 JP 2009057194 W JP2009057194 W JP 2009057194W WO 2010116498 A1 WO2010116498 A1 WO 2010116498A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal
bits
input
output
circuit
Prior art date
Application number
PCT/JP2009/057194
Other languages
English (en)
French (fr)
Inventor
豊 荒井
Original Assignee
Ｎｅｃディスプレイソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ｎｅｃディスプレイソリューションズ株式会社 filed Critical Ｎｅｃディスプレイソリューションズ株式会社
Priority to PCT/JP2009/057194 priority Critical patent/WO2010116498A1/ja
Priority to JP2011508136A priority patent/JP5252602B2/ja
Publication of WO2010116498A1 publication Critical patent/WO2010116498A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G5/005—Adapting incoming signals to the display format of the display terminal
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2340/00—Aspects of display data processing
    • G09G2340/04—Changes in size, position or resolution of an image
    • G09G2340/0407—Resolution change, inclusive of the use of different resolutions for different screen areas
    • G09G2340/0428—Gradation resolution change

Definitions

  • the signal source is changing from 8 bits to 10 bits as the image quality of display devices increases.
  • display devices since this naturally leads to price increases, there are many devices that output 8-bit signals, and display devices to which the output signals are input are also required to support 8-bit signals while covering 10 bits.
  • display devices Conventionally, display devices often have a narrower bit width, and various methods for compressing the bit width have been proposed, but there are few proposals in the direction of expansion.
  • An example of a technique for increasing the bit width is described in Patent Document 1, for example.
  • a 6-bit input signal is expanded to an 8-bit output signal
  • the 6-bit signal is assigned to the upper 6 bits of the 8-bit signal, and the lower 2 bits of 8 bits are generated by a predetermined method.
  • a total of 8-bit signals are output.
  • a fixed value is written in the lower bits, for example, when “00” is written, complete black can be expressed as “00000000” but cannot be completely white as “11111100”. If “11” is written, zero becomes “00000011” and it is not completely black.
  • FIG. 6 is a block diagram showing an example of a conventional signal processing circuit.
  • the signal processing circuit 10 of FIG. 6 includes an input terminal 8 for inputting 6-bit digital signals (binary signals) I1 to I6, an output terminal 2 for outputting 8-bit digital signals O1 to O8, It consists of a 6-input 1-output AND circuit 3.
  • the signals I 1 to I 6 are output as signals O 1 to O 6 and are input to the six input terminals of the AND circuit 3.
  • One output of the AND circuit 3 is output from the output terminal 2 as signals O7 and O8.
  • the signal processing circuit 10 of FIG. 6 when the input signals I1 to I6 are all “1”, the output signals O1 to O8 are all “1”, otherwise, the lower 2 bits of the output signal The signals O7 and O8 are “0”. Accordingly, since the output signals O1 to O8 change from “11111111” to “00000000”, it is possible to express complete white or complete black.
  • the present invention has been made in view of the above circumstances, and provides a signal processing circuit capable of automatically switching the presence / absence of signal processing for increasing the bit width, that is, adding or changing lower bits. With the goal.
  • the present invention provides a signal determination circuit that determines whether or not to use the lower plurality of bits as an output signal as it is based on a predetermined lower plurality of bits among an input signal composed of a plurality of bits, When it is determined by the signal determination circuit that the lower order multiple bits are used as an output signal as they are, the lower order multiple bits are set as the lower order multiple bits of the output signal composed of a plurality of bits, and when it is determined otherwise Is a signal processing circuit comprising a signal switching circuit that makes a predetermined signal a plurality of lower bits of the output signal.
  • the user can be unaware of the bit width of the input signal and the stability of the analog signal, and the lower order multiple bits can be output as they are based on the predetermined lower order multiple bits of the input signal consisting of multiple bits.
  • the lower-order multiple bits are automatically used as the lower-order multiple bits of a multi-bit output signal, or whether a given signal is used as the low-order multiple bits of an output signal automatically Can be switched. That is, according to the present invention, it is possible to automatically switch the presence / absence of signal processing for adding or changing the lower-order multiple bits, so that convenience for the user is improved. Also, it is not used in a state where performance is degraded by forgetting to switch.
  • bit width expansion from 6 bits to 8 bits will be described as an example, but it is obvious that the bit width expansion from 8 bits to 10 bits can be realized in the same way.
  • the signal processing circuit 11 as one embodiment of the present invention shown in FIG. 1 includes an input terminal 1 for inputting 8-bit digital signals (binary signals) I1 to I8, and 8-bit digital signals O1 to O8.
  • Output terminal 2 6-input 1-output AND circuit 3, signal presence / absence determination circuit 4, and signal switching circuit 5.
  • the signal I1 is the most significant bit
  • the signal I8 is the least significant bit
  • the others are the upper (or lower) bits in numerical order.
  • a digital signal representing 6-bit or 8-bit video information is input to the input terminal 1. Then, in accordance with the bit width (6 bits or 8 bits) of the input signal, presence / absence of signal processing, that is, presence / absence of bit width expansion processing is automatically switched.
  • an 8-bit signal whose bit width is expanded by adding a 2-bit signal to a 6-bit input signal or an 8-bit signal as it is is output.
  • a signal having a 6-bit bit width is input to the input terminals 1 to I6, that is, a higher 6-bit signal.
  • the signal presence / absence discriminating circuit 4 has input terminals 4a and 4b and an output terminal 4c. Input signals I7 and I8 are input to the input terminals 4a and 4b, and the output terminal 4c is The signal switching circuit 5 is connected to a switching signal input terminal 5s.
  • the signal presence / absence discriminating circuit 4 discriminates the presence / absence of signals input to the input terminals 4a and 4b, and outputs “1” to the output terminal 4c as the lower bit presence / absence discrimination signal when it is determined that there is a signal. If it is determined that there is no signal, “0” is output to the output terminal 4c as a lower bit presence / absence determination signal.
  • the presence / absence of a signal means that the signal is present when the input signal is subjected to integration processing or the like, and the state of the result of the integration processing continues for a predetermined time in a predetermined state expected when there is a signal. This can be done by discriminating.
  • the signal switching circuit 5 has four input terminals 5a to 5d, two output terminals 5e and 5f, and one switching signal input terminal 5s, and the input signal I7 is input to the input terminals 5a and 5b. And I8, and the output signal of the AND circuit 3 is input to the input terminals 5c and 5d. Then, any set of signals input to the input terminals 5a and 5b or the input terminals 5c and 5d is output from the output terminals 5e and 5f in accordance with the level of the switching signal input terminal 5s. The signals output from the output terminals 5e and 5f are output from the output terminal 2 as signals O7 and O8.
  • the signal presence / absence discriminating circuit 4 in FIG. 1 discriminates the presence / absence of the predetermined lower plural bits I7 and I8 based on the predetermined lower plural bits I7 and I8 among the input signals I1 to I8 composed of plural bits.
  • it functions as a signal discriminating circuit for discriminating whether or not the lower plurality of bits I7 and I8 are used as output signals O7 and O8 as they are.
  • the signal switching circuit 5 outputs the lower plural bits I7 and I8 consisting of plural bits.
  • the signal (predetermined signal) output from the AND circuit 3 is set as the low-order multiple bits O7 and O8 of the output signal. Functions as a signal switching circuit.
  • the signal processing circuit 11 in FIG. 1 has a function of determining whether or not a signal is received in the lower two bits I7 and I8 of the input signals I1 to I8, and switches the signal switching circuit 5 based on the result.
  • it operates to switch between using the bit width expansion function or using the input signal as it is.
  • the input signals I7 and I8 are used as the output signals O7 and O8, and when there is no input signal, the result of the bit width expansion, that is, the output signal of the AND circuit 3 is used as the output signals O7 and O8.
  • the lower two bits of the input signals I7 and I8 are input to the signal presence / absence determination circuit 4, and the signal presence / absence determination circuit 4 determines the presence / absence of data by a method such as integration.
  • the AND circuit 3 is connected to all 6-bit data other than the lower 2 bits among the input signals composed of a plurality of bits, that is, when all the data of the 6-bit input signals I1 to I6 are “1”. Only, the output is "1".
  • the signal switching circuit 5 receives the lower bit presence / absence determination signal transmitted from the signal presence / absence determination circuit 4 and outputs the output of the logical product circuit 3 to the output lower 2 bits O7 and O8 when there is no signal. Is connected to the input lower 2 bits I7 and I8 to the output lower 2 bits O7 and O8.
  • the output of the AND circuit 3 when there is no signal, the output of the AND circuit 3 is used, and therefore, the lower 2 bits of 8 bits become “1” only when the upper bits are all “1”. Therefore, the output 8 bits O1 to O8 are in the form of “00000000” ⁇ “00000100” ⁇ “...” ⁇ “11110100” ⁇ “11111000” ⁇ “11111111”.
  • FIG. 2 to 4 show variations of the bit width expansion method.
  • the video information used for expansion is limited to the upper bits only for the sake of simplicity.
  • FIG. 3 simply realizes the bit width expansion by connecting the upper 2 bits.
  • FIG. 4 fixes the signal to be expanded to zero in order to minimize the circuit. 2 to 4, the same reference numerals are used for the same components as those in FIG.
  • a 4-input 1-output AND circuit 6 is provided instead of the AND circuit 3 in FIG.
  • Input signals I1 to I4 are connected to the four inputs of the AND circuit 6, and the output of the AND circuit 6 is connected to the input terminals 5c and 5d of the signal switching circuit 5.
  • Other configurations are the same as those of the signal processing circuit 11 of FIG.
  • the AND circuit 3 of FIG. 1 is omitted, and the input signal I1 of the upper 2 bits of the input signals I1 to I8 is connected to the input terminals 5c and 5d of the signal switching circuit 5. And I2 are input.
  • Other configurations are the same as those of the signal processing circuit 11 of FIG.
  • the AND circuit 3 in FIG. 1 is omitted, and the input levels of the input terminals 5c and 5d of the signal switching circuit 5 are fixed to the ground, that is, “0”.
  • Other configurations are the same as those of the signal processing circuit 11 of FIG.
  • FIG. 5 is a block diagram showing a signal processing circuit 15 as another embodiment of the present invention.
  • a signal stability determination circuit 7 is provided instead of the signal presence / absence determination circuit 4 in FIG. 1.
  • the signal stability determination circuit 7 includes input terminals 7a and 7b and an output terminal 7c. Based on signals input to the input terminals 7a and 7b, for example, the stability of the signal by a method such as error detection between frames, that is, The stability of the signal is determined by identifying the number of noise components, and the result is output from the output terminal 7c. In this case, when it is determined that the signal is stable, “1” is output from the output terminal 7 c, and “0” is output from the output terminal 7 c otherwise.
  • Input signals I7 and I8 are input to the input terminals 7a and 7b, and the output terminal 7c is connected to the switching signal input terminal 5s of the signal switching circuit 5.
  • Other configurations are the same as those of the signal processing circuit 11 of FIG.
  • the signal processing circuit 15 in FIG. 5 uses a condition for switching the presence / absence of signal processing for changing the lower bit as the stability of the lower 2 bits, not the presence / absence of the lower 2 bits. It is determined whether or not the input signals I7 and I8 contain a lot of noise, and the presence / absence of signal processing for changing lower bits is switched based on the result.
  • the lower two bits I7 and I8 of the input signal are input to the signal stability determination circuit 7, and the signal stability determination circuit 7 increases the signal stability by, for example, error detection between frames. If it is determined that the signal is unstable as a result of the determination, the signal processing circuit 11 in FIG. That is, when it is determined that the input signals I7 and I8 are stable, the input signals I7 and I8 are output as the output signals O7 and O8, and when it is determined that they are not stable, the AND circuit 3 output signals are output as output signals O7 and O8.
  • the signal processing circuit 15 of FIG. 5 for example, as the input signals I1 to I8, a signal obtained by converting an analog video information signal into an 8-bit digital signal by A / D conversion is input. In such a case, it is possible not to use it automatically.
  • the method for generating the signals input to the terminals 5c and 5c of the signal switching circuit 5 can be the same as that shown in FIGS. is there.
  • the signal stability determination circuit 7 in FIG. 5 determines the stability of the predetermined lower plurality of bits I7 and I8 based on the predetermined lower plurality of bits I7 and I8 of the input signals I1 to I8 consisting of a plurality of bits. By discriminating, it functions as a signal discriminating circuit that discriminates whether or not the lower multiple bits I7 and I8 are used as they are as the output signals O7 and O8. In addition, when the signal switching circuit 5 determines that the lower plurality of bits I7 and I8 are used as an output signal as they are, the signal switching circuit 5 outputs the lower plurality of bits I7 and I8 consisting of a plurality of bits.
  • the signal (predetermined signal) output from the AND circuit 3 is set to the lower plurality of bits O7 and O8 of the output signal. Functions as a signal switching circuit.
  • a function for determining whether or not there is a low-order bit signal of the input signal is mounted, and whether or not to use the bit width expansion function is automatically determined based on the determination result.
  • the noise component of the lower bits by identifying the noise component of the lower bits and not using the lower bits when there are many noise components, a display with less noise can be obtained. Even if it makes it possible to prevent performance degradation.
  • the embodiment of the present invention is not limited to the above.
  • bit width expansion from 6 bits to 8 bits is taken as an example, but the same applies to other conversions such as 8 bits to 10 bits. It becomes possible.
  • a 4-bit signal is connected to the input terminal of the AND circuit 6, but this may be 5 bits or 3 bits, and a sufficient effect can be obtained.
  • the present invention provides a low-bit reliability when a low-bit input such as 8 bits is input to a 10-bit input device or when a low-quality analog signal is input and high-bit A / D conversion is performed. Can be used when it cannot be secured and is discarded.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

　複数ビットからなる入力信号（Ｉ１～Ｉ８）のうち所定の下位複数ビット（Ｉ７、Ｉ８）に基づいて、該下位複数ビット（Ｉ７、Ｉ８）をそのまま出力信号として使用するか否かを判別する信号判別回路（４）と、前記信号判別回路（４）によって該下位複数ビット（Ｉ７、Ｉ８）がそのまま出力信号として使用されると判別された場合には、該下位複数ビット（Ｉ７、Ｉ８）を複数ビットからなる出力信号（Ｏ１～Ｏ８）の下位複数ビット（Ｏ７、Ｏ８）とし、そうでないと判別された場合には、所定の信号を該出力信号の下位複数ビット（Ｏ７、Ｏ８）とする信号切替回路（５）を備える。

Description

信号処理回路
　表示装置の高画質化に伴い、信号ソースが８ビットから１０ビットに変わりつつある。しかしながら、当然価格上昇などにつながることから８ビットの信号を出力する機器は多く、その出力信号が入力される表示装置としては１０ビットをカバーしつつ８ビット信号への対応も求められる。従来は表示装置のほうがビット幅が狭い場合が多く、ビット幅を圧縮する方式は各種提案されているが、拡大する方向の提案は少ない。なお、ビット幅を拡大する方向の技術の一例は、例えば特許文献１に記載されている。
　液晶表示装置では、輝度やコントラストが重要な性能であり、ダイナミックレンジをフルに使い切ることが重要となる。例えば、６ビットの入力信号を８ビットの出力信号に拡大する場合には、６ビットの信号を８ビットの信号の上位６ビットに割り当て、８ビットの下位２ビットを所定の方法で生成することで、合計８ビットの信号を出力する。この場合に、下位ビットに固定値を書くとき、例えば「００」を書くとすると、「００００００００」のように完全な黒は表現できるが、「１１１１１１００」のように完全な白に出来ない。また、「１１」を書くとするとゼロが「００００００１１」となり完全な黒ではなくなる。
　上記対応として、論理積を用いるなどの演算によってゼロから完全な黒まで使用できるようにする工夫がある。この場合には、入力されるビット幅が何ビットなのかを使用者が設定しなければならず、煩雑であるとともに切替を忘れることによるパフォーマンスの低下を招く恐れがあった。
　図６は従来の信号処理回路の一例を示したブロック図である。図６の信号処理回路１０は、６ビットのデジタル信号（２値信号）Ｉ１～Ｉ６を入力するための入力端子８と、８ビットのデジタル信号Ｏ１～Ｏ８を出力するための出力端子２と、６入力１出力の論理積（アンド）回路３とから構成されている。信号Ｉ１～Ｉ６は、信号Ｏ１～Ｏ６として出力されるとともに、論理積回路３の６個の入力端子に入力される。そして、論理積回路３の１個の出力は、信号Ｏ７及びＯ８として出力端子２から出力される。
　図６の信号処理回路１０によれば、入力信号Ｉ１～Ｉ６がすべて「１」の場合に、出力信号Ｏ１～Ｏ８がすべて「１」となり、それ以外の場合には出力信号の下位２ビットの信号Ｏ７及びＯ８が「０」となる。したがって、出力信号Ｏ１～Ｏ８は、「１１１１１１１１」から「００００００００」まで変化するので、完全な白や完全な黒を表現することができる。
　また、高ビット信号に対応するアナログ信号を受信してＡ／Ｄ変換（アナログ／デジタル変換）したデジタル信号を入力信号とする場合に、ノイズ成分によって下位ビットを使用した表示をしたくない場合がある。このような場合にも、図６に示したような信号処理回路を利用して下位ビットについての信号処理を行うことができる。
特開２００５－２２１５９３号公報
　上述したように、高ビットのデータパスを持つ液晶表示装置などに、低ビットの信号を入力する場合には、低ビットから高ビットへの変換（ビット幅拡大）を行う信号処理を行う必要がある。また、高ビットに対応するアナログ信号を用いる場合に、下位ビットを使用せず表示を行うようなときにも、入力信号の下位ビットを所定の方法で生成した信号に入れ替える信号処理を行う必要がある。ただし、このような下位ビットを追加あるいは変更する信号処理回路においては、例えば入力信号が十分なビット幅を有している場合やアナログ信号が十分な安定度を有しているような場合には、下位ビットの追加や変更を行わずに、入力信号をそのまま出力信号とするような機能も有していることが求められる。これに対しては、例えば使用者が手動で信号処理の有無を切り替えるようにすることで対応することが考えられる。
　しかしながら、信号処理の有無を手動で切り替える場合には、使用者が入力信号のビット幅を意識する必要があり、利便性が低下するという課題がある。また、高ビットの信号ソースを使用してるにもかかわらず、切り替えをし忘れていた場合には、パフォーマンスが低下した状態で使われることがあるという課題もある。
　本発明は、上記の事情を考慮してなされたものであり、ビット幅の拡大すなわち下位ビットの追加や、変更を行う信号処理の有無を自動的に切り替えることができる信号処理回路を提供することを目的とする。
　上記課題を解決するため、本発明は、複数ビットからなる入力信号のうち所定の下位複数ビットに基づいて、該下位複数ビットをそのまま出力信号として使用するか否かを判別する信号判別回路と、前記信号判別回路によって該下位複数ビットがそのまま出力信号として使用されると判別された場合には、該下位複数ビットを複数ビットからなる出力信号の下位複数ビットとし、そうでないと判別された場合には、所定の信号を該出力信号の下位複数ビットとする信号切替回路とを備えることを特徴とする信号処理回路である。
　本発明によれば、入力信号のビット幅やアナログ信号の安定度を使用者が意識することなく、複数ビットからなる入力信号のうち所定の下位複数ビットに基づいてその下位複数ビットをそのまま出力信号として使用するか否かを判別することで、その下位複数ビットを複数ビットからなる出力信号の下位複数ビットとしてそのまま使用するか、所定の信号を出力信号の下位複数ビットとするかが自動的に切り替えられる。すなわち、本発明によれば、下位複数ビットの追加や変更を行う信号処理の有無を自動的に切り替えることができるので、使用者にとっての利便性が向上する。また、切替を忘れることによってパフォーマンスが低下した状態で使われることもなくなる。
本発明による信号処理回路の一実施の形態を示したブロック図である。 本発明による信号処理回路の他の実施の形態を示したブロック図である。 本発明による信号処理回路の他の実施の形態を示したブロック図である。 本発明による信号処理回路の他の実施の形態を示したブロック図である。 本発明による信号処理回路の他の実施の形態を示したブロック図である。 従来の信号処理回路の構成例を示したブロック図である。
　以下、図面を参照して本発明による信号処理回路の実施の形態について説明する。なお、以下６ビットから８ビットへのビット幅拡大を一例として記載するが、８ビットから１０ビットなどのビット幅拡大も同様の考え方で実現可能であることは明白である。
　図１に示した本発明の一実施形態としての信号処理回路１１は、８ビットのデジタル信号（２値信号）Ｉ１～Ｉ８を入力するための入力端子１と、８ビットのデジタル信号Ｏ１～Ｏ８を出力するための出力端子２と、６入力１出力の論理積回路３と、信号有無判別回路４と、信号切替回路５とから構成されている。ここで、信号Ｉ１が最上位ビット、信号Ｉ８が最下位ビットであり、他は数字の順に上位（あるいは下位）ビットとなる。信号処理回路１１では、入力端子１に６ビット又は８ビットの映像情報を表すデジタル信号が入力される。そして、入力信号のビット幅（６ビット又は８ビット）に対応して、信号処理の有無すなわちビット幅拡大処理の有無が自動的に切り替えられる。そして、出力端子２からは６ビットの入力信号に２ビットの信号を付加することでビット幅を拡大した８ビットの信号又は８ビットの入力信号そのままの８ビットの信号が出力される。なお、６ビットのビット幅を有する信号は、入力Ｉ１～Ｉ６にすなわち上位６ビットの信号として入力端子１に入力される。
　また、図１に示した構成において、信号有無判別回路４は、入力端子４ａ及び４ｂと出力端子４ｃを有し、入力端子４ａ及び４ｂには入力信号Ｉ７及びＩ８が入力され、出力端子４ｃは信号切替回路５の切替信号入力端子５ｓに接続されている。信号有無判別回路４は、入力端子４ａ及び４ｂに入力される信号の有無を判別し、信号が有ると判別した場合に下位ビット有無判別信号として出力端子４ｃに「１」を出力し、信号が無いと判別した場合に下位ビット有無判別信号として出力端子４ｃに「０」を出力する。信号の有無は、入力信号に積分処理などを行い、その積分処理の結果の状態が、信号が有る場合に予想される予め設定した所定の状態を所定時間、継続した場合に、信号が有ると判別することなどで行うことができる。
　また、信号切替回路５は、４個の入力端子５ａ～５ｄと、２個の出力端子５ｅ及び５ｆと、１個の切替信号入力端子５ｓとを有し、入力端子５ａ及び５ｂに入力信号Ｉ７及びＩ８が入力され、入力端子５ｃ及び５ｄにともに論理積回路３の出力信号が入力される。そして、出力端子５ｅ及び５ｆから切替信号入力端子５ｓのレベルに応じて入力端子５ａ及び５ｂ又は入力端子５ｃ及び５ｄに入力された信号のいずれかの組が出力される。この出力端子５ｅ及び５ｆから出力された信号が、信号Ｏ７及びＯ８として出力端子２から出力される。この場合、切替信号入力端子５ｓに「１」が入力された場合に、入力端子５ａ及び５ｂに入力された信号Ｉ７及びＩ８が出力端子５ｅ及び５ｆから出力され、切替信号入力端子５ｓに「０」が入力された場合に、入力端子５ｃ及び５ｄに入力された論理積回路３の出力信号が出力端子５ｅ及び５ｆから出力される。
　すなわち、図１の信号有無判別回路４は、複数ビットからなる入力信号Ｉ１～Ｉ８のうち所定の下位複数ビットＩ７及びＩ８に基づいて、その所定の下位複数ビットＩ７及びＩ８の有無を判別することで、その下位複数ビットＩ７及びＩ８をそのまま出力信号Ｏ７及びＯ８として使用するか否かを判別する信号判別回路として機能する。また、信号切替回路５は、信号有無判別回路４によってその下位複数ビットＩ７及びＩ８がそのまま出力信号として使用されると判別された場合には、その下位複数ビットＩ７及びＩ８を複数ビットからなる出力信号Ｏ１～Ｏ８の下位複数ビットＯ７及びＯ８とし、そうでないと判別された場合には、論理積回路３から出力された信号（所定の信号）をその出力信号の下位複数ビットＯ７及びＯ８とする信号切替回路として機能する。
　本実施形態において、図１の信号処理回路１１は、入力信号Ｉ１～Ｉ８の下位２ビットＩ７及びＩ８に信号が来ているかどうかを判別する機能を持ち、その結果で信号切替回路５を切り替えることで、ビット幅拡大の機能を使うか入力信号をそのまま使用するかを切り替えるよう動作する。具体的には、入力信号がある場合には入力信号Ｉ７及びＩ８を出力信号Ｏ７及びＯ８として使用し、ない場合にはビット幅拡大の結果すなわち論理積回路３の出力信号を出力信号Ｏ７及びＯ８として使用する。
　図１の構成では、入力された下位２ビットの信号Ｉ７及びＩ８を信号有無判別回路４に入力し、信号有無判別回路４ではたとえば積分などの方式でデータの有無を判別する。また論理積回路３には複数ビットからなる入力信号のうち下位２ビット以外の６ビットのデータすべてが接続されており、すなわち６ビットの入力信号Ｉ１～Ｉ６の全データが「１」の場合にのみ、出力が「１」となる。信号切替回路５では信号有無判別回路４から伝えられた下位ビット有無判別信号を受け、信号がない場合には論理積回路３の出力を出力下位２ビットＯ７及びＯ８に出力し、信号がある場合には入力下位２ビットＩ７及びＩ８を出力下位２ビットＯ７及びＯ８に接続する。
　この構成によれば、信号がない場合には論理積回路３の出力を使用するため、上位ビットがすべて「１」の場合のみ８ビットの下位２ビットのデータが「１」になる。よって、出力８ビットＯ１～Ｏ８は、「００００００００」⇒「０００００１００」⇒「・・・」⇒「１１１１０１００」⇒「１１１１１０００」⇒「１１１１１１１１」のようになる。
　図２～図４はビット幅拡大の手法のバリエーションを示したもので、図２ではより簡素化するために拡大に使用する映像情報を上位ビットだけに限定するもの。図３は単純に上位２ビットを接続することでビット幅拡大を実現するもの。図４は回路を最小化するために拡大する信号をゼロに固定するものである。なお、図２～図４において、図１と同一の構成には同一の符号を用いている。
　図２の信号処理回路１２の構成においては、図１の論理積回路３に代えて、４入力１出力の論理積回路６を設けている。この論理積回路６の４入力には、入力信号Ｉ１～Ｉ４が接続され、論理積回路６の出力は信号切替回路５の入力端子５ｃ及び５ｄに接続されている。他の構成は、図１の信号処理回路１１と同じである。
　図２の信号処理回路１２では、論理積回路６には、入力された６ビットの信号Ｉ１～Ｉ６うち上位４ビットの信号Ｉ１～Ｉ４のみが接続されている。すなわち入力信号の下位２ビットＩ７及びＩ８に信号がない場合には、上位４ビットのデータＩ１～Ｉ４が「１」になる場合に出力８ビットＯ１～Ｏ８の下位２ビットＯ７及びＯ８が「１」となる。よって出力８ビットＯ１～Ｏ８は、「００００００００」⇒「０００００１００⇒「・・・」⇒「１１１０１０００」⇒「１１１０１１００」⇒「１１１１００１１」⇒「１１１１０１１１」⇒「１１１１１０１１」⇒「１１１１１１１１」のようになる。
　図３の信号処理回路１３の構成においては、図１の論理積回路３が省略され、信号切替回路５の入力端子５ｃ及び５ｄに、入力信号Ｉ１～Ｉ８のうちの上位２ビットの入力信号Ｉ１及びＩ２が入力されるようになっている。他の構成は、図１の信号処理回路１１と同じである。
　図３の信号処理回路１３では、入力信号Ｉ７及びＩ８がない場合には上位２ビットＩ１及びＩ２をそのまま下位２ビットＯ７及びＯ８に出力する。このため、ゼロから全白までのダイナミックレンジは確保できる。
　図４の信号処理回路１４の構成においては、図１の論理積回路３が省略され、信号切替回路５の入力端子５ｃ及び５ｄの入力レベルがグランドすなわち「０」に固定されている。他の構成は、図１の信号処理回路１１と同じである。
　図４の信号処理回路１４では、入力信号Ｉ７及びＩ８がない場合の動作としては、より簡素化のため出力Ｏ７及びＯ８がゼロに固定される。ダイナミックレンジをフルに使用することはできないが、簡易な回路構成としては有効である。
　図５は、本発明の他の実施形態としての信号処理回路１５を示したブロック図である。図５の信号処理回路１５の構成においては、図１の信号有無判別回路４に代えて、信号安定判別回路７が設けられている。信号安定判別回路７は、入力端子７ａ及び７ｂと出力端子７ｃとを有し、入力端子７ａ及び７ｂに入力される信号に基づいて例えばフレーム間の誤差検出などの手法で信号の安定度、すなわちノイズ成分の多寡を識別することで信号の安定度を判別し、その結果を出力端子７ｃから出力する。この場合、信号が安定していると判別された場合には出力端子７ｃから「１」が出力され、そうでない場合には出力端子７ｃから「０」が出力される。また、入力端子７ａ及び７ｂには入力信号Ｉ７及びＩ８が入力され、出力端子７ｃは信号切替回路５の切替信号入力端子５ｓに接続されている。他の構成は、図１の信号処理回路１１と同じである。
　図５の信号処理回路１５は、下位ビット変更の信号処理の有無の切替を行う条件を、下位２ビットの有無ではなく下位２ビットの安定度にしたものである。入力信号Ｉ７及びＩ８がノイズを多く含むかどうかを判別し、その結果をもって下位ビット変更の信号処理の有無を切り替えている。
　図５の信号処理回路１５では、入力信号下位２ビットＩ７及びＩ８を信号安定判別回路７に入力しており、信号安定判別回路７ではたとえばフレーム間の誤差検出などの手法で信号の安定度を判別しており、その判別の結果不安定であると判別した場合には、図１の信号処理回路１１等において信号なしと判別した結果と同様の動作を行う。すなわち、入力信号Ｉ７及びＩ８が安定していると判別された場合には、入力信号Ｉ７及びＩ８が出力信号Ｏ７及びＯ８として出力され、安定していないと判別された場合には、論理積回路３の出力信号が出力信号Ｏ７及びＯ８として出力される。
　図５の信号処理回路１５では、例えば入力信号Ｉ１～Ｉ８として、アナログの映像情報信号をＡ／Ｄ変換によって８ビットのデジタル信号に変換した信号を入力することで、下位ビットの信号が不安定な場合に自動的にそれを使用しないようにすることなどが可能となる。
　なお、図５の信号処理回路１５においても、信号切替回路５の端子５ｃ及び５ｃに入力される信号を生成する方式を、図２～図４に示すものと同様の構成とすることが可能である。
　上記構成において、図５の信号安定判別回路７は、複数ビットからなる入力信号Ｉ１～Ｉ８のうち所定の下位複数ビットＩ７及びＩ８に基づいて、その所定の下位複数ビットＩ７及びＩ８の安定度を判別することで、その下位複数ビットＩ７及びＩ８をそのまま出力信号Ｏ７及びＯ８として使用するか否かを判別する信号判別回路として機能する。また、信号切替回路５は、信号安定判別回路７によってその下位複数ビットＩ７及びＩ８がそのまま出力信号として使用されると判別された場合には、その下位複数ビットＩ７及びＩ８を複数ビットからなる出力信号Ｏ１～Ｏ８の下位複数ビットＯ７及びＯ８とし、そうでないと判別された場合には、論理積回路３から出力された信号（所定の信号）をその出力信号の下位複数ビットＯ７及びＯ８とする信号切替回路として機能する。
　以上、本発明の実施の形態によれば、入力信号の下位ビットの信号があるかどうかを判別する機能を搭載し、この判別結果に基づきビット幅の拡大機能を使うかどうかを自動的に判別することで、利便性を向上させるとともに、切替忘れによるパフォーマンスの低下を防ぐことができる。
　また、本発明の他の実施の形態によれば、下位ビットのノイズ成分を識別し、ノイズ成分が多い場合に下位ビットを使用しないようにすることでノイズ分の少ない表示が得られるとともに、その場合でもパフォーマンスの低下を防ぐことを可能にする。
　なお、本発明の実施の形態は、上記に限定されず、上記では６ビットから８ビットへのビット幅拡大のみを例としてあげているが、８ビットから１０ビットなどのほかの変換でも同様のことが可能となる。また、図２の構成では、論理積回路６の入力端子に４ビットの信号を接続することとしたが、これは５ビットでもよいし３ビットでも充分な効果が得られる。
　また、本発明は、１０ビット入力の装置に８ビットなどの低ビット入力をする場合、あるいは、低品質なアナログ信号の入力があり高ビットのＡ／Ｄ変換を行うと、下位ビットの信頼性が確保できず切り捨てる場合などに用いることができる。
１…入力端子
２…出力端子
３、６…論理積回路
４…信号有無判別回路（信号判別回路）
５…信号切替回路
７…信号安定判別回路（信号判別回路）
１１、１２、１３、１４、１５…信号処理回路

Claims (7)

  1. 　複数ビットからなる入力信号のうち所定の下位複数ビットに基づいて、該下位複数ビットをそのまま出力信号として使用するか否かを判別する信号判別回路と、
    　前記信号判別回路によって該下位複数ビットがそのまま出力信号として使用されると判別された場合には、該下位複数ビットを複数ビットからなる出力信号の下位複数ビットとし、そうでないと判別された場合には、所定の信号を該出力信号の下位複数ビットとする信号切替回路と
    　を備えることを特徴とする信号処理回路。
  2. 　前記信号判別回路が、前記複数ビットからなる入力信号のうち前記所定の下位複数ビットの有無を判別することで、前記下位複数ビットをそのまま出力信号として使用するか否かを判別するものである
    　ことを特徴とする請求項１に記載の信号処理回路。
  3. 　前記信号判別回路が、前記複数ビットからなる入力信号のうち前記所定の下位複数ビットの安定度を判別することで、前記下位複数ビットをそのまま出力信号として使用するか否かを判別するものである
    　ことを特徴とする請求項１に記載の信号処理回路。
  4. 　前記出力信号の下位複数ビットとされる前記所定の信号が、前記複数ビットからなる入力信号のうち前記所定の下位複数ビット以外の信号に基づく論理積の結果として生成されたものである
    　ことを特徴とする請求項１～３のいずれか１項に記載の信号処理回路。
  5. 　前記出力信号の下位複数ビットとされる前記所定の信号を、前記複数ビットからなる入力信号のうち所定の上位複数ビットの信号とする
    　ことを特徴とする請求項１～３のいずれか１項に記載の信号処理回路。
  6. 　前記出力信号の下位複数ビットとされる前記所定の信号を、零レベルに固定された信号とする
    　ことを特徴とする請求項１～３のいずれか１項に記載の信号処理回路。
  7. 　複数ビットからなる入力信号のうち所定の下位複数ビットに基づいて、該下位複数ビットをそのまま出力信号として使用するか否かを判別し、
    　前記判別結果に基づいて、該下位複数ビットがそのまま出力信号として使用されると判別された場合には、該下位複数ビットを複数ビットからなる出力信号の下位複数ビットとし、そうでないと判別された場合には、所定の信号を該出力信号の下位複数ビットとする
    　をことを特徴とする信号処理方法。
PCT/JP2009/057194 2009-04-08 2009-04-08 信号処理回路 WO2010116498A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
PCT/JP2009/057194 WO2010116498A1 (ja) 2009-04-08 2009-04-08 信号処理回路
JP2011508136A JP5252602B2 (ja) 2009-04-08 2009-04-08 信号処理回路、及び信号処理方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2009/057194 WO2010116498A1 (ja) 2009-04-08 2009-04-08 信号処理回路

Publications (1)

Publication Number Publication Date
WO2010116498A1 true WO2010116498A1 (ja) 2010-10-14

Family

ID=42935807

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/057194 WO2010116498A1 (ja) 2009-04-08 2009-04-08 信号処理回路

Country Status (2)

Country Link
JP (1) JP5252602B2 (ja)
WO (1) WO2010116498A1 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0887242A (ja) * 1994-09-17 1996-04-02 Toshiba Corp フラットパネル表示装置
JP2003333348A (ja) * 2002-05-14 2003-11-21 Mitsubishi Electric Corp 色信号拡張装置および色信号拡張方法
JP2005221593A (ja) * 2004-02-03 2005-08-18 Sharp Corp 画像処理装置、画像処理方法、画像表示装置、携帯用情報機器、制御プログラムおよび可読記録媒体
JP2005354532A (ja) * 2004-06-11 2005-12-22 Sharp Corp 映像表示装置
WO2009004863A1 (ja) * 2007-07-04 2009-01-08 Nec Corporation 画像処理装置、表示装置及び画像処理方法並びにそのプログラム

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0887242A (ja) * 1994-09-17 1996-04-02 Toshiba Corp フラットパネル表示装置
JP2003333348A (ja) * 2002-05-14 2003-11-21 Mitsubishi Electric Corp 色信号拡張装置および色信号拡張方法
JP2005221593A (ja) * 2004-02-03 2005-08-18 Sharp Corp 画像処理装置、画像処理方法、画像表示装置、携帯用情報機器、制御プログラムおよび可読記録媒体
JP2005354532A (ja) * 2004-06-11 2005-12-22 Sharp Corp 映像表示装置
WO2009004863A1 (ja) * 2007-07-04 2009-01-08 Nec Corporation 画像処理装置、表示装置及び画像処理方法並びにそのプログラム

Also Published As

Publication number Publication date
JP5252602B2 (ja) 2013-07-31
JPWO2010116498A1 (ja) 2012-10-11

Similar Documents

Publication Publication Date Title
US7474245B1 (en) Digital-to-analog converter
JP2007180742A (ja) 携帯端末、携帯端末におけるオーディオ機器の判別方法
US20060284752A1 (en) Digital/analog converter
US7030799B2 (en) Current-steering digital-to-analog converter
JP2008263613A (ja) 不均一なａｄｃ分解能を有するデータ読み出しシステム及び関連の方法
JP4192900B2 (ja) 量子化精度再生方法、量子化精度再生装置、撮像装置、情報処理装置及びプログラム
US9153188B2 (en) Driving apparatus of display with pre-charge mechanism
US20150270848A1 (en) D/a conversion apparatus, d/a conversion method and electric musical instrument
WO2010116498A1 (ja) 信号処理回路
US20160352300A1 (en) Digital Signal Processor and Audio Device
US9172494B2 (en) Modulator device
US10680640B2 (en) Power-saving current-mode digital-to-analog converter (DAC)
US20080246642A1 (en) Digital-to-analog signal converter, and digital-to-analog signal converting method
JPH02312383A (ja) 符号化及び復号化装置
US20180316938A1 (en) Method and apparatus for k-th order exp-golomb binarization
JPH0738778A (ja) ガンマ補正回路
JPH05308286A (ja) Ｄ−ａ変換器
JPH088745A (ja) 信号処理回路
JP4505751B2 (ja) 波形データ変換装置
CN116802675A (zh) 图像处理电路
JPH10261966A (ja) 符号化復号化装置
JP2506205B2 (ja) 黒レベル補正装置
JP4548060B2 (ja) 誤差拡散処理回路
JP2005176169A (ja) 映像符号化方法および装置
JP2005136781A (ja) 画像データ圧縮方法および圧縮装置ならびに画像データ解凍方法および解凍装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09843008

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2011508136

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09843008

Country of ref document: EP

Kind code of ref document: A1