WO2010103568A1 - 再生半導体ウエハの製造方法 - Google Patents

再生半導体ウエハの製造方法 Download PDF

Info

Publication number
WO2010103568A1
WO2010103568A1 PCT/JP2009/001081 JP2009001081W WO2010103568A1 WO 2010103568 A1 WO2010103568 A1 WO 2010103568A1 JP 2009001081 W JP2009001081 W JP 2009001081W WO 2010103568 A1 WO2010103568 A1 WO 2010103568A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor wafer
polishing
substrate
wafer
manufacturing
Prior art date
Application number
PCT/JP2009/001081
Other languages
English (en)
French (fr)
Inventor
湯之上隆
Original Assignee
Yunogami Takashi
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yunogami Takashi filed Critical Yunogami Takashi
Priority to PCT/JP2009/001081 priority Critical patent/WO2010103568A1/ja
Priority to TW098117880A priority patent/TW201034066A/zh
Publication of WO2010103568A1 publication Critical patent/WO2010103568A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02032—Preparing bulk and homogeneous wafers by reclaiming or re-processing
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00—Lapping machines or devices; Accessories
    • B24B37/04—Lapping machines or devices; Accessories designed for working plane surfaces
    • B24B37/042—Lapping machines or devices; Accessories designed for working plane surfaces operating processes therefor
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00—Lapping machines or devices; Accessories
    • B24B37/11—Lapping tools
    • B24B37/20—Lapping pads for working plane surfaces
    • B24B37/24—Lapping pads for working plane surfaces characterised by the composition or properties of the pad materials
    • B24B37/245—Pads with fixed abrasives
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02079—Cleaning for reclaiming

Definitions

  • the present invention relates to a recycled semiconductor wafer suitable for manufacturing a semiconductor integrated circuit device or the like or testing in a manufacturing process from a used semiconductor wafer or the like on which a layer (functional layer) such as a circuit or a pattern including transistors and wirings is formed. It relates to a method of manufacturing.
  • Patent Document 1 Japanese Laid-Open Patent Publication No. 2001-358107 (Patent Document 1) or corresponding US Patent Publication No. 2001-0039101 (Patent Document 2) recycles a used semiconductor wafer into a semiconductor wafer suitable for manufacturing a semiconductor integrated circuit.
  • Patent Document 2 recycles a used semiconductor wafer into a semiconductor wafer suitable for manufacturing a semiconductor integrated circuit.
  • a technique for this a technique is disclosed in which isomeric substances on a semiconductor wafer are removed by wet etching, and then polishing is performed.
  • Patent Document 3 Japanese Patent Application Laid-Open No. 2004-260137 (Patent Document 3) or corresponding US Pat. No. 7,022,586 (Patent Document 4) also discloses a method for reclaiming a used semiconductor wafer into a semiconductor wafer suitable for manufacturing a semiconductor integrated circuit. A similar technique is disclosed.
  • Patent Document 5 Japanese Laid-Open Patent Publication No. 2002-057129 (Patent Document 5) or corresponding US Pat. No. 6,406,923 (Patent Document 6) discloses a method of reclaiming a used semiconductor wafer into a semiconductor wafer suitable for manufacturing a semiconductor integrated circuit. In order to reduce metal contamination instead of mechanical polishing, a technique using blasting or hard particle pressure welding is disclosed.
  • Patent Document 7 discloses a technique of regenerating a semiconductor wafer on which a coating such as a metal film is formed, so-called a dummy wafer, so that it can be used again by dry etching. Is published.
  • Patent Document 8 Japanese Patent Application Laid-Open No. 2004-356231 (Patent Document 8) or corresponding US Patent Publication No. 2007-0023395 (Patent Document 9) discloses polishing by using a slurry containing floating abrasive grains and a porous polyurethane polishing pad. A method of manufacturing a semiconductor wafer as a raw material is disclosed.
  • Patent Document 10 discloses a method of performing a CMP (Chemical Mechanical Polishing) process of a semiconductor manufacturing process using a fixed abrasive polishing pad.
  • CMP Chemical Mechanical Polishing
  • Non-patent Document 1 describes a method of reclaiming a used semiconductor wafer into a semiconductor wafer suitable for manufacturing a semiconductor integrated circuit without using polishing, wet etching and dry etching. A technique is disclosed in which the semiconductor wafer can be reclaimed by reducing the loss of the semiconductor wafer to 9 micrometers by using etching together.
  • wafer process In the manufacture of a semiconductor device or a semiconductor integrated circuit device (wafer process), an element is formed mainly on the device surface of a single crystal silicon wafer, and a wiring layer is deposited on the element as needed. The above many unit chip areas are completed. Thereafter, the wafer is usually ground to a predetermined thickness and then divided into unit chip regions (the processes such as back grinding and division are collectively referred to as “wafer / chip forming process”).
  • the ratio of the wafers discharged from the line to the outside that is, the “intermediately discharged wafers (used wafers)” in the stage before the wafer chip conversion process from the introduction of wafers as raw materials is extremely high. The recycling of used wafers is regarded as important.
  • the thickness of a wafer is around 800 micrometers, and it is judged that a thickness reduction of around 100 micrometers is acceptable in relation to a semiconductor manufacturing apparatus.
  • the main wafer recycling techniques so far use a lot of mechanical grinding, it is inevitable that the thickness is reduced to about several tens of micrometers by one recycling.
  • a method using both wet etching and dry etching has been developed. However, it is still only possible to suppress the thickness reduction to about 9 micrometers. With such a wafer recycling technique that involves a large thickness reduction, it is not possible to ensure a sufficient number of times of recycling, and it is not possible to expand the reuse of wafers.
  • an oxide film layer for element isolation is formed by a shallow trench isolation (STI) method or the like.
  • the depth is usually about 0.2 to 0.4 micrometer, but depending on the type of device, it may be 0.5 to 1.0 micrometer.
  • CMOS Complementary Metal Oxide Semiconductor
  • CMIS Complementary Metal Insulator Semiconductor
  • a silicon wafer having a low impurity concentration (mainly p-type, partly n-type) is formed in a double well in which two wells of p and n are formed, and deep in the silicon substrate using high energy ion implantation.
  • a triple well in which another well is formed. In the latter, ions are implanted deeper, but the depth is known to be about 2 to 3 micrometers.
  • the optimum loss amount is about 3 micrometers, and even if a large safety margin is taken, it is about 3 to 4 micrometers. In the case of remanufacturing as a test wafer in the process, a smaller amount of loss should be sufficient. However, a general wafer reclamation method far exceeds these theoretical values.
  • the present invention has been made to solve these problems.
  • An object of the present invention is to provide a semiconductor wafer recycling technique suitable for a manufacturing process of a semiconductor device or a semiconductor integrated circuit device.
  • the present invention in the method for reclaiming used wafers, after the substrate structural layer on the device surface (front main surface) is removed by wet etching, wet chemical mechanical polishing is performed using a fixed abrasive polishing pad. By performing this, planarization of the device surface is achieved.
  • wet chemical mechanical polishing is performed using a fixed abrasive polishing pad after removing metal wiring and insulating film on the device surface (front side main surface) by wet etching.
  • a fixed abrasive polishing pad instead of an expensive slurry, an inexpensive alkaline chemical solution can be used.
  • FIG. 3 is an enlarged cross-sectional view of a wafer corresponding to a wafer partial enlarged portion G of FIG. 2.
  • FIG. 4 is an enlarged cross-sectional view of a wafer showing a typical cross-sectional structure after performing wet etching on the wafer of FIG. 3. It is the bird's-eye view of the surface shape which observed the typical surface shape after performing wet etching using the Canon non-contact surface shape measuring device Zygo.
  • FIG. 3 is an enlarged cross-sectional view of a wafer corresponding to a wafer partial enlarged portion G of FIG. 2.
  • FIG. 4 is an enlarged cross-sectional view of a wafer showing a typical cross-sectional structure after performing wet etching on the wafer of FIG. 3. It is the bird's-eye view of the surface shape which observed the typical surface shape after performing wet etching using the Canon non-contact surface shape measuring device Zygo.
  • FIG. 3 is an enlarged cross-sectional view of a wafer
  • FIG. 6 is a data plot diagram showing a profile in the X direction (lateral direction) of FIG. 5. It is a cross-sectional schematic diagram of a CMP (Chemical Mechanical Polishing) apparatus used for polishing with fixed abrasive grains. It is a polishing pad periphery expanded cross-sectional schematic diagram for demonstrating the condition of grinding
  • FIG. 9 is a schematic enlarged cross-sectional view of a polishing pad corresponding to an enlarged portion H of the fixed abrasive polishing pad in FIG. 8. It is a cross-sectional schematic diagram for demonstrating the mode of the wafer after completion
  • FIG. 2 is a process block flowchart illustrating an example of detailed steps of the cleaning process of FIG. 1.
  • a method for producing a regenerated semiconductor wafer or substrate comprising the following steps: (A) A structure on a substrate by performing wet etching on a first main surface of a used semiconductor wafer or substrate which is to be a device surface of the recycled semiconductor wafer or substrate. Substantially removing the layer; (B) After the step (a), a first polishing process is performed on the first main surface of the semiconductor wafer or substrate by wet chemical mechanical polishing using a polishing pad containing fixed abrasive grains. Process.
  • an alkaline polishing liquid that does not substantially contain floating abrasive grains is used in the step (b).
  • the alkaline polishing liquid has a pH value of 10 to 12.
  • the polishing pad includes a polyurethane resin member as a main component.
  • abrasive grains are dispersedly held in the polyurethane resin member.
  • the abrasive grains are silica-based or alumina-based abrasive grains.
  • the method for manufacturing a recycled semiconductor wafer or substrate according to any one of items 1 to 6 further includes the following steps: (C) After the step (b), an altered layer generated during the step (b) by performing a second polishing process on the first main surface of the semiconductor wafer or substrate. Removing.
  • the polishing amount by the first polishing process is 0.4 to 5 micrometers.
  • the polishing amount by the second polishing treatment is 10 to 200 nanometers.
  • the second polishing process is performed by dry polishing without using slurry.
  • the second polishing process is performed using a slurry by wet chemical mechanical polishing using a polishing pad containing no fixed abrasive.
  • the first polishing process is performed substantially without using a slurry.
  • a method for producing a regenerated semiconductor wafer or substrate comprising the following steps: (A) A structure on a substrate by performing wet etching on a first main surface of a used semiconductor wafer or substrate which is to be a device surface of the recycled semiconductor wafer or substrate. Substantially removing the layer; (B) After the step (a), performing a first polishing process by wet chemical mechanical polishing using a polishing pad on the first main surface of the semiconductor wafer or substrate.
  • X consisting of A is an element other than A unless specifically stated otherwise and clearly not in context. It is not excluded that one of the main components.
  • the component it means “X containing A as a main component”.
  • silicon member is not limited to pure silicon, but also includes SiGe alloys, other multi-component alloys containing silicon as a main component, and members containing other additives. Needless to say.
  • silicon oxide film is not only relatively pure undoped silicon oxide (Undoped ili Silicon dioxide Dioxide), but also FSG (Fluorosilicate Glass), TEOS-based silicon oxide (TEOS-based silicon oxide), SiOC ( Silicon Oxicarbide), Carbon-doped Silicon Oxide (Carbon-doped Silicon Oxide) or OSG (Organosilicate Glass), PSG (Phosphorus Silicate Glass), BPSG (Borophosphosilicate Glass), etc.
  • Nano-clustering silica (Nano-Clustering Silica: NSC), etc., coating system silicon oxide, silica-based low-k insulating film (porous insulating film) with pores introduced in the same material, and these Needless to say, it includes a composite film with other silicon-based insulating films as main components.
  • wafer usually refers to a single crystal silicon wafer (silicon-based) on which a semiconductor integrated circuit device (same as a semiconductor device or an electronic device) is formed, but an epitaxial wafer, SOI substrate, LCD glass Needless to say, an insulating substrate such as a substrate and a composite wafer such as a semiconductor layer are also included. Needless to say, a non-silicon wafer such as GaAs may be used.
  • “Wafer” includes a product wafer or product wafer on which a product is formed, a test wafer such as a monitor wafer that is processed simultaneously with or before and after the product wafer for process monitoring and testing, and an apparatus. It is classified as a dummy wafer used for maintenance, test run, etc. Test wafers and dummy wafers are collectively referred to as “non-product wafers”. What is to be reclaimed is a wafer that has not reached the final process of the wafer process (for example, before grinding), and is a so-called “used product wafer” (slipped wafer). The other target for regeneration is “used non-product wafer”. These are collectively referred to as “used wafers”.
  • reclaiming a wafer mainly means that a used wafer can be reused as a non-product wafer.
  • a used product wafer (or a used non-product wafer) can be recycled as a product wafer.
  • CMP Chemical Mechanical Polishing
  • chemical mechanical polishing includes not only those that use floating abrasive grains but also those that use fixed abrasive grains, so-called dry polishing, etc., unless otherwise specified. Shall be.
  • Dry polishing is used for the purpose of stress relief after back grinding (usually using a wheel in which high-quality abrasive grains such as diamond abrasive grains are hardened with vitrified bonds). It has been developed and is characterized in that it can be mirror-polished in a dry state without using a polishing liquid. Classifying, because a polishing wheel is used, it belongs to fixed abrasive polishing.
  • wet chemical mechanical polishing refers to “chemical mechanical polishing” using a polishing liquid, unless otherwise specified.
  • the wet chemical mechanical polishing includes chemical mechanical polishing (floating chemical mechanical polishing) using floating abrasive grains and chemical mechanical polishing using fixed abrasive grains. In the present application, wet chemical mechanical polishing mainly using fixed abrasive grains will be described.
  • polishing pad containing fixed abrasive grains refers to those in which abrasive grains are dispersed and held in the polishing pad or on the surface (or both). Even if it falls off and becomes floating abrasive grains as a result of the polishing operation, it is still “chemical mechanical polishing with fixed abrasive grains”. Note that “chemical chemical polishing using fixed abrasive grains” does not exclude the use of a slurry containing abrasive grains as a polishing liquid in order to improve the polishing rate. However, in this case, there is a disadvantage that the cost of the slurry increases.
  • the term “slurry” refers to a polishing liquid that substantially contains abrasive grains before being supplied onto the polishing pad.
  • the phrase “polishing liquid not containing abrasive grains” means that the abrasive liquid before being supplied onto the polishing pad is substantially free of abrasive grains. Therefore, even if the fixed abrasive drops from the polishing pad holding the fixed abrasive, the polishing is performed using a “polishing liquid that does not contain abrasive grains”.
  • Substrate loss refers to the thickness (cutting amount or polishing amount) from the upper end surface of the semiconductor substrate region 1s (FIGS. 3 and 4) of the wafer to the device surface 1a of the wafer after polishing or the like.
  • the semiconductor substrate internal structural layer 2 (main surface) is provided on the front surface 1a (device surface or first main surface, that is, the surface opposite to the back surface 1b) of the wafer 1 at the time of reception.
  • a structural layer 3 on the semiconductor substrate mainly a product wafer, a test wafer, and a dummy wafer.
  • the structure layer 2 in the semiconductor substrate are a well region 1w of the wafer, an STI insulating film (element isolation region) 4, and other impurity doped regions. That is, it is a portion other than the non-processed region 1n in the semiconductor substrate region 1s of the wafer 1.
  • examples of the structural layer 3 on the semiconductor substrate include a gate insulating film, a gate electrode, a gate structure 5 such as a side wall, a metal wiring 7 constituting a multilayer wiring layer, an interlayer insulating film 6, a bonding pad 8, and a final.
  • -A passivation film 9 or the like examples of the structural layer 3 on the semiconductor substrate include a gate insulating film, a gate electrode, a gate structure 5 such as a side wall, a metal wiring 7 constituting a multilayer wiring layer, an interlayer insulating film 6, a bonding pad 8, and a final.
  • -A passivation film 9 or the like are examples of the structural layer 3 on the semiconductor substrate.
  • a wet etching process 102 is performed on the used wafer 1 for which the regeneration preparation process has been completed.
  • the wet etching process 102 is usually performed by a batch process.
  • about 25 wafers here, a silicon single crystal 300 ⁇ wafer will be described as an example, but 200 ⁇ or 450 ⁇ may be used
  • a cleaning jig made of Teflon (registered trademark)
  • an etching solution chemical solution
  • an etching solution for example, about 0.3% by weight (the preferred concentration range is about 0.2 to 0.5% by weight, and other concentration ranges are not excluded.
  • Appropriate additives For example, hydrofluoric acid (HF).
  • the temperature of the chemical solution is normal temperature, that is, about 25 degrees Celsius (15 to 30 degrees Celsius can be exemplified as a suitable range in mass production).
  • the etching time (processing time) is, for example, about 15 minutes. One minute to 30 minutes can be exemplified as a suitable range.
  • the necessary etching time is calculated by dividing the maximum thickness of the semiconductor substrate structural layer 3 in the wafer to be processed by the etching rate of the silicon oxide film (about 0.6 micrometer / minute).
  • the over-etching time (for example, about 20% of the required etching time) may be added to the calculation.
  • FIG. 4 shows a state of a cross section of the wafer 1 after the wet etching process 102 is completed.
  • the gate structure 5 is removed (usually, it can be removed if immersed for a long time).
  • the field insulating film such as the STI insulating film 4 and the LOCOS insulating film is the semiconductor substrate internal structural layer 2, but is removed together under normal conditions, and the element isolation trench 4t is exposed. There is also a choice not to remove the field insulating film (for example, to shorten the over-etch time).
  • FIG. 5 shows a three-dimensional image obtained by the non-contact surface measuring device on the front side surface 1a of the wafer in the state of FIG. Further, the surface profiles in the X (lateral) direction are shown in FIG. From these, it can be seen that there is a step of about 298 nm (generally about 0.2 to 1 micrometer) in this example.
  • the lower end 12 may be slightly below the upper end of the semiconductor substrate region 1s of the wafer.
  • a fixed abrasive CMP apparatus 50 (wet chemical mechanical polishing apparatus using fixed abrasive) used in the polishing process 103 using fixed abrasive shown in FIG. 1 will be described with reference to FIG.
  • a polishing platen rotation drive unit 52 is provided on a polishing apparatus base unit 51, and a polishing platen 53 is provided on the polishing platen rotation drive unit 52 so as to rotate.
  • a polishing pad 54 containing fixed abrasive is attached to the upper surface of the polishing platen 53.
  • a polishing liquid nozzle 55 is provided on the polishing pad 54, and a polishing liquid 56 not containing abrasive grains is supplied onto the polishing pad 54 from here.
  • polishing head holding portion 58 there is a polishing head holding portion 58, thereby holding the polishing head rotation driving portion 59.
  • the wafer 1 to be processed is held on the lower surface of the polishing head 57 at the lower end of the polishing head rotation drive unit 59 with the device surface 1a facing downward and rotates.
  • the CMP apparatus applied to this step can be any apparatus used for planarization during the manufacturing process of a semiconductor integrated circuit device (referred to as “CMP apparatus for integrated circuit planarization”). But you can. In particular, a strict accuracy is not required as in the case of a CMP device for planarizing an integrated circuit, so that even a relatively simple device can be applied.
  • CMP apparatus for integrated circuit planarization For example, FAM50 SPAW mat (MAT) ARW-681MSII manufactured by SpeedFam can be exemplified.
  • Applied Materials Reflexion LK CMP
  • Applied Materials Reflexion LK CMP
  • the like which is often used as a CMP apparatus for planarizing an integrated circuit, may be used.
  • FIG. 8 is an enlarged view of the cross section of FIG.
  • the polishing pad 54 containing fixed abrasive grains includes a polishing pad base 54b having a thickness of about 0.5 to 2 millimeters, and a polishing pad main part 54a containing fixed abrasive grains (for example, Poly-urethane non-woven polishing cloth).
  • Fixed abrasive grains for example, Poly-urethane non-woven polishing cloth.
  • Non-diamond abrasive grains 67 for example, silica abrasive grains, alumina abrasive grains, etc.
  • FIG. 9 shows an enlarged cross section corresponding to the enlarged portion H of the fixed abrasive polishing pad in FIG.
  • a large number of fine bubbles 68 are dispersed in the main polishing pad 54a, and a large number of non-diamond abrasive grains 67 (for example, having an average particle diameter of about 4 micrometers) are formed on the inner surface thereof.
  • Colloidal silica abrasive etc. are fixed.
  • polishing conditions is as follows.
  • the polishing pressure is, for example, about 20 kPa
  • the rotation speed of the polishing head 57 is, for example, about 90 rpm.
  • the rotation direction of the polishing platen 53 is opposite to that of the polishing head 57, and the rotation speed thereof is, for example, about 95 rpm.
  • an alkaline polishing liquid 56 that does not substantially contain abrasive grains.
  • an aqueous solution having a pH of about 11.5 (preferably about 10 to 12) including KOH or the like as one of main additives can be exemplified. .
  • the supply rate of the alkaline polishing liquid 56 is, for example, about 200 ml / min.
  • the polishing time depends on the polishing amount, but if the polishing amount is about 2 micrometers (mainly in the case of used non-product wafers), it takes about 4 minutes and the polishing amount is about 4 micrometers (mainly used) In the case of a finished product wafer), it takes about 8 minutes. Since the polishing amount of the final polishing is at most about 50 nm, the polishing amount at this stage almost determines the substrate loss amount.
  • the first polishing process is exemplified by a chemical mechanical polishing process using a polishing pad containing fixed abrasive grains and a wet chemical mechanical polishing apparatus, but a wet chemical process using a normal slurry (containing abrasive grains). Planarization is also possible using a mechanical polishing process.
  • a commercially available slurry composed of an alkaline aqueous solution similar to the above containing colloidal silica abrasive grains having an average particle diameter of about 40 nm may be supplied to a normal urethane polishing pad. In this case, however, the running cost increases as much as the slurry is used.
  • An example of a preferable polishing amount range in the first polishing treatment is about 0.4 to 5 micrometers.
  • FIG. 11 shows a three-dimensional image of the front side surface 1a of the wafer in the state shown in FIG. Further, the surface profiles in the X (lateral) direction are shown in FIG. From these, it can be seen that in this example, there are steps or irregularities (generally about 0.2 to 1 micrometer) of about 10 nm or less.
  • an altered layer may be formed on the surface by polishing 103 with fixed abrasive grains.
  • the finishing polishing 104 of FIG. 1 is performed after the polishing 103 with fixed abrasive grains.
  • the finish polishing can be omitted if there is no problem in terms of wafer characteristics. Note that when the finish polishing 104 is executed, the appearance is generally uniform, and the appearance inspection of the defective wafer becomes easy.
  • a CMP apparatus 60 (wet chemical mechanical polishing apparatus using a polishing pad that does not contain fixed abrasive grains) used for finish polishing 104 will be described.
  • a polishing platen rotation drive unit 52 is provided on a polishing apparatus base unit 51, and a polishing platen 53 is provided on the polishing platen rotation drive unit 52 so as to rotate.
  • a polishing pad 64 containing no fixed abrasive is affixed to the upper surface of the polishing platen 53.
  • a polishing liquid nozzle 55 is provided on the polishing pad 64, and a polishing liquid 66 (slurry) containing abrasive grains (for example, non-diamond type abrasive grains such as silica-based and alumina-based) is supplied onto the polishing pad 64 therefrom.
  • a polishing liquid 66 slurry
  • abrasive grains for example, non-diamond type abrasive grains such as silica-based and alumina-based
  • the polishing head holding portion 58 which holds the polishing head rotation drive portion 59.
  • the wafer 1 to be processed is held on the lower surface of the polishing head 57 at the lower end of the polishing head rotation drive unit 59 with the device surface 1a facing downward and rotates.
  • the finish polishing may be polishing using pure water instead of slurry, so-called “water polishing”.
  • the unevenness of the wafer surface becomes about 0.2 nm.
  • the polishing amount at this time is about 50 nm.
  • a preferable polishing amount range in the second polishing treatment is about 10 to 200 nm.
  • the cleaning process 105 in FIG. 1 is performed on the wafer 1 on which the finish polishing 104 in FIG. 1 has been completed.
  • This cleaning is technically not essential in consideration of the cleaning on the receiving side, but if performed, it has the effect of preventing the diffusion of defects or contamination (especially contamination due to slurry or the like) during shipment or transportation.
  • the current CMP apparatus is often of a dry-in / dry-out type. Therefore, when the wafer double-side cleaning for removing the slurry component is performed in the post-CMP cleaning unit of the CMP apparatus, the following cleaning can be replaced by the post-CMP cleaning.
  • the following cleaning steps up to drying 115 are performed by batch processing.
  • about 25 wafers are accommodated in a Teflon (registered trademark) cleaning jig and immersed in a cleaning solution (chemical solution).
  • a cleaning solution chemical solution
  • FIG. 14 a first chemical cleaning 111 for removing particles and organic substances is performed.
  • SC1 Standard Clean 1
  • the liquid temperature is about 70 to 80 degrees Celsius, and the processing time is about 10 minutes, for example.
  • the water temperature is room temperature, that is, about 25 degrees Celsius.
  • An example of a suitable range for mass production is about 15 to 30 degrees Celsius.
  • the time is about 10 minutes (same as the first chemical cleaning 111) in order to adjust the timing.
  • the second chemical cleaning 113 for removing metal contamination is executed.
  • medical solution SC2 (Standard Clean 2) etc.
  • SC2 Standard Clean 2
  • the volume ratio of hydrochloric acid: hydrogen peroxide: water is about 1: 1: 5 (the concentration of the stock solution is 36% hydrochloric acid and 30% hydrogen peroxide).
  • the liquid temperature is about 70 to 80 degrees Celsius, and the processing time is, for example, about 10 minutes (same as the first chemical cleaning 111).
  • the water temperature is room temperature, that is, about 25 degrees Celsius.
  • An example of a suitable range for mass production is about 15 to 30 degrees Celsius.
  • the time is about 10 minutes (same as the first chemical cleaning 111) in order to adjust the timing.
  • the first polishing process is a wet chemical mechanical polishing using fixed abrasive grains.
  • wet chemical mechanical polishing wet chemical mechanical polishing using a slurry containing abrasive grains
  • finish polishing can usually be omitted.
  • polishing pad main part 54a containing s Fixed abrasive used for polishing 103 (first polishing process) with fixed abrasive in FIG.
  • the polishing pad main part 54a containing s is further described.
  • bubbles 68 are formed by a foaming agent in a polyurethane-based nonwoven polishing cloth 54 (poly-urethane-based resin member) a, and the inner surface or Abrasive grains 67 are dispersed and fixed in the vicinity.
  • the bond between the nonwoven polishing cloth 54a and the abrasive grains 67 depends on the hydroxyl groups of the abrasive grains 67.
  • silica-based abrasive grains for example, colloidal silica, fumed silica
  • alumina-based abrasive grains are particularly suitable. .
  • the final polishing 104 (second polishing process) in FIG. ) 66 is easy to carry out by CMP using 66, but can be carried out by dry polishing. Since dry polishing does not use slurry, the running cost can be greatly reduced.
  • Examples of the dry polishing apparatus include DGP 8760 manufactured by Disco, and examples of the dry polishing wheel (non-diamond wheel) include the DP series of the company.
  • a semiconductor device having a silicon-based CMOSFET (Complementary Metal Oxide Semiconductor Field Effect Transistor) or CMISFET (Complementary Metal Insulator Semiconductor Semiconductor Field Effect Transistor) has been described as an example.
  • CMOSFET Complementary Metal Oxide Semiconductor Field Effect Transistor
  • CMISFET Complementary Metal Insulator Semiconductor Semiconductor Field Effect Transistor
  • the present invention is widely applied to, for example, silicon semiconductor wafers including epitaxial wafers, regeneration of used wafers such as various SOI wafers and insulating wafers, and the manufacture of semiconductor devices and semiconductor integrated circuit devices using the same. it can.

Abstract

　半導体集積回路装置の製造においては、原材料としてのウエハ投入からウエハ・チップ化工程前の段階で、ラインから外部に排出されるウエハ、すなわち使用済みウエハの全投入ウエハに占める比率が極めて高いことから、使用済みウエハの再生が重要視されている。本願発明は、使用済みウエハの再生方法において、デバイス面（表側主面）上の金属配線および絶縁膜をウエット・エッチングにより除去した後、固定砥粒研磨パッドを用いて、湿式化学機械研磨を実行することにより、デバイス面の平坦化を達成するものである。

Description

再生半導体ウエハの製造方法
　本発明は、トランジスタや配線等からなる回路、パターン等の層（機能層）が形成された使用済みの半導体ウエハ等から、半導体集積回路装置等の製造又は製造工程におけるテストに適する再生半導体ウエハ等を製造する方法に関する。
　日本特開２００１－３５８１０７号公報（特許文献１）または、その対応米国特許公開２００１－００３９１０１号公報（特許文献２）には、使用済みの半導体ウエハを、半導体集積回路製造に適する半導体ウエハに再生する方法として、ウエット・エッチングで半導体ウエハ上の異性物質を除去し、その後、研磨を施す技術が開示されている。
　日本特開２００４－２６０１３７号公報（特許文献３）または、その対応米国特許第７０２２５８６号公報（特許文献４）にも、使用済みの半導体ウエハを、半導体集積回路製造に適する半導体ウエハに再生する方法として、同様の技術が開示されている。
　日本特開２００２－０５７１２９号公報（特許文献５）または、その対応米国特許第６４０６９２３号公報（特許文献６）には、使用済みの半導体ウエハを、半導体集積回路製造に適する半導体ウエハに再生する方法として、機械的研磨の代わりに、金属汚染を低減するために、ブラスト加工、または、硬質粒子圧接法を用いる技術が開示されている。
　日本特開２００７－２４３１５９号広報（特許文献７）には、金属膜などの被膜が形成されている半導体ウエハ、所謂ダミー・ウエハを、ドライ・エッチングすることによって、再び使用できるように再生する手法が公開されている。
　日本特開２００４－３５６２３１号広報（特許文献８）または、その対応米国特許公開２００７－００２３３９５号公報（特許文献９）には、浮遊砥粒を含むスラリと多孔質ポリウレタン研磨パッドを用いた研磨により、原材料としての半導体ウエハを製造する方法が開示されている。
　日本特開２００４－３３７９９２号広報（特許文献１０）には、固定砥粒研磨パッドを用いて、半導体製造工程のＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）処理を行う方法が開示されている。
　Electroｎic Jourｎal ２００７年１０月号、４７頁（非特許文献１）には、使用済みの半導体ウエハを、半導体集積回路製造に適する半導体ウエハに再生する方法として、研磨を用いず、ウエット・エッチングおよびドライ・エッチングを併用することにより、半導体ウエハの損失量を９マイクロ・メートルに抑えて半導体ウエハの再生が可能な技術が開示されている。
特開２００１－３５８１０７号公報 米国特許公開２００１－００３９１０１号公報 特開２００４－２６０１３７号公報 米国特許第７０２２５８６号公報 特開２００２－０５７１２９号公報 米国特許第６４０６９２３号公報 特開２００７－２４３１５９号広報 特開２００４－３５６２３１号広報 米国特許公開２００７－００２３３９５号公報 特開２００４－３３７９９２号広報 Electroｎic Jourｎal ２００７年１０月号、４７頁
　半導体装置または半導体集積回路装置の製造（ウエハ工程）においては、主に単結晶シリコン・ウエハのデバイス面上に、素子を形成し、その上に配線層を必要に応じて堆積することで、ウエハ上の多数の単位チップ領域を完成させる。その後、ウエハを通常、所定の厚さまで裏面研削を実施した後、単位チップ領域に分割している（裏面研削と分割等の工程を総称して「ウエハ・チップ化工程」という）。ところが、原材料としてのウエハ投入からウエハ・チップ化工程前の段階で、ラインから外部に排出されるウエハ、すなわち「途中排出ウエハ（使用済みウエハ）」の全投入ウエハに占める比率が極めて高いことから、使用済みウエハの再生が重要視されている。
　一般に、ウエハの厚さは８００マイクロ・メートル前後であり、半導体製造装置との関係で１００マイクロ・メートル前後の厚さの減少まで許容できると判断されている。ところが、これまでの主要なウエハ再生技術では、機械的研削を多用するため、１回の再生で数十マイクロ・メートル前後の厚さの目減りが不可避であった。また、ウエット・エッチングとドライ・エッチングを併用する方法も開発されているが、それでも、９マイクロ・メートル程度の厚さ減少に抑えるのがやっとというところである。このような大きな厚さ減少を伴うウエハ再生技術では、十分な再生回数を確保することができず、ウエハ再生利用の拡大を図ることができない。
　以下、本願発明者らがウエハ再生利用について、検討したところを説明する。通常、半導体ウエハに集積回路を形成する場合、素子分離のための酸化膜層をシャロー・トレンチ・アイソレーション(STI)法などにより形成する。その深さは、通常０.２～０.４マイクロ・メートル程度であるが、デバイスの種類によっては、０.５～１.０マイクロ・メートルになるものもある。さらに、ｎおよびｐの両チャネルを使ったＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）またはＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構成のデバイスをつくるためには、ｎ型とｐ型の深いウエル領域を形成する必要がある。ウエル構造としては、低不純物濃度のシリコン・ウエハ（主にｐ型、一部でｎ型）にｐとｎの二つのウエルを形成する二重ウエル、高エネルギーイオン注入を用いてシリコン基板深部に、もう一つ別のウエルを形成した三重ウエル等がある。後者の方が、より深くイオンが注入されるが、その深さは２～３マイクロ・メートル程度であることが知られている。
　よって、このような半導体集積回路の製造用として再生する場合、理論的には、最適な損失量は３マイクロ・メートル程度であり、安全マージンを大きめにとったとしても３～４マイクロ・メートル程度であり、工程中のテスト・ウエハとして再生する場合は、更に小さい損失量で十分なはずである。しかし、一般的なウエハ再生方法では、これらの理論値をはるかに超えている。
　そこで、使用済みの半導体ウエハを、より少ない損失量で半導体集積回路装置（または半導体装置）の製造用ウエハ、または、同工程で使用するテスト・ウエハに再生する技術が期待されている。
　本願発明は、これらの課題を解決するためになされたものである。
　本発明の目的は、半導体装置または半導体集積回路装置の製造プロセスに適合した半導体ウエハの再生技術を提供することにある。
　本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
　本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。
　すなわち、本願発明は、使用済みウエハの再生方法において、デバイス面（表側主面）上の基板上構造層をウエット・エッチングにより除去した後、固定砥粒研磨パッドを用いて、湿式化学機械研磨を実行することにより、デバイス面の平坦化を達成するものである。
　本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
　すなわち、使用済みウエハの再生方法において、デバイス面（表側主面）上の金属配線および絶縁膜をウエット・エッチングにより除去した後、固定砥粒研磨パッドを用いて、湿式化学機械研磨を実行するので、高価なスラリに代わり、廉価なアルカリ性薬液を使用することができる。
本願発明の一実施の形態の再生半導体又は基板の製造方法における主要工程ブロック・フロー図である。 本願発明の一実施の形態の再生半導体又は基板の製造方法の対象である使用済みウエハの断面図である。 図２のウエハ一部拡大部分Ｇに対応するウエハの断面拡大図である。 図３のウエハにウエット・エッチングを実行した後の典型的な断面構造を示すウエハの断面拡大図である。 ウエット・エッチングを実行した後の典型的な表面形状をキヤノン社の非接触表面形状測定器Zygoを用いて観察した表面形状鳥瞰図である。 図５のＸ方向（横方向）のプロファイルを示すデータプロット図である。 固定砥粒による研磨に使用するＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）装置の断面模式図である。 固定砥粒による研磨の状況を説明するための研磨パッド周辺拡大断面模式図である。 図８の固定砥粒研磨パッド拡大部分Ｈに対応する研磨パッド拡大断面模式図である。 固定砥粒による研磨終了後のウエハの様子を説明するための断面模式図である。 固定砥粒による研磨を実行した後の典型的な表面形状をキヤノン社の非接触表面形状測定器Zygoを用いて観察した表面形状鳥瞰図である。 図１１のＸ方向（横方向）のプロファイルを示すデータプロット図である。 仕上げ研磨に使用するＣＭＰ装置の断面模式図である。 図１の洗浄工程の詳細ステップの一例を示す工程ブロック・フロー図である。
符号の説明
　１　ウエハ
　１ａ　ウエハの表側面（デバイス面または第1の主面）
　１ｂ　ウエハの裏面
　１ｎ　ウエハの非加工領域
　１ｓ　ウエハの半導体基板領域
　１ｗ　ウエハのウエル領域
　２　半導体基板内構造層
　３　半導体基板上構造層
　４　ＳＴＩ絶縁膜（素子分離領域）
　４ｔ　素子分離溝
　５　ゲート構造
　６　層間絶縁膜
　７　メタル配線
　８　ボンディング・パッド
　９　ファイナル・パッシベーション膜
　１１　第1の研磨領域（主研磨領域）
　１２　第1の研磨領域の下端
　１５　変質層
　５０　固定砥粒による湿式化学機械研磨装置
　５１　研磨装置基体部
　５２　研磨プラテン回転駆動部
　５３　研磨プラテン
　５４　固定砥粒を含有する研磨パッド
　５４ａ　固定砥粒を含有する研磨パッド主要部
　５４ｂ　固定砥粒を含有する研磨パッド基体部
　５５　スラリ供給ノズルまたは研磨液ノズル
　５６　砥粒を含まない研磨液
　５７　研磨ヘッド
　５８　研磨ヘッド保持部
　５９　研磨ヘッド回転駆動部
　６０　固定砥粒を含有しない研磨パッドを用いた湿式化学機械研磨装置
　６４　固定砥粒を含有しない研磨パッド
　６６　スラリ
　６７　固定砥粒
　６８　気泡
　１０１　使用半導体ウエハ準備
　１０２　ウエット・エッチング
　１０３　固定砥粒による研磨（第1の研磨処理）
　１０４　仕上げ研磨（第２の研磨処理）
　１０５　洗浄工程
　１１１　第1薬液洗浄
　１１２　第1純水リンス
　１１３　第２薬液洗浄
　１１４　第２純水リンス
　１１５　乾燥
　Ｇ　ウエハ一部拡大部分
　H　固定砥粒研磨パッド拡大部分
　　〔実施の形態の概要〕
　先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
　１．以下の工程を含む再生半導体ウエハ又は基板の製造方法：
（ａ）使用済みの半導体ウエハ又は基板の第1の主面であって、前記再生半導体ウエハ又は基板のデバイス面となるべき主面に対して、ウエット・エッチングを実行することにより、基板上構造層を実質的に除去する工程；
（ｂ）前記工程（ａ）の後、前記半導体ウエハ又は基板の前記第1の主面に対して、固定砥粒を含有する研磨パッドを用いた湿式化学機械研磨による第1の研磨処理を実行する工程。
　２．前記第１項の再生半導体ウエハ又は基板の製造方法において、前記工程（ｂ）においては、実質的に浮遊砥粒を含まないアルカリ性研磨液を使用する。
　３．前記第２項の再生半導体ウエハ又は基板の製造方法において、前記アルカリ性研磨液のｐＨ値は、１０から１２である。
　４．前記第１から３項のいずれか一つの再生半導体ウエハ又は基板の製造方法において、前記研磨パッドは、ポリウレタン系樹脂部材を主要な構成要素とする。
　５．前記第４項の再生半導体ウエハ又は基板の製造方法において、前記ポリウレタン系樹脂部材には、砥粒が分散して保持されている。
　６．前記第５項の再生半導体ウエハ又は基板の製造方法において、前記砥粒はシリカ系またはアルミナ系砥粒である。
　７．前記第１から６項のいずれか一つの再生半導体ウエハ又は基板の製造方法において、更に、以下の工程を含む：
（ｃ）前記工程（ｂ）の後、前記半導体ウエハ又は基板の前記第1の主面に対して、第２の研磨処理を実行することにより、前記工程（ｂ）の際に生成した変質層を除去する工程。
　８．前記第１から７項のいずれか一つの再生半導体ウエハ又は基板の製造方法において、前記第1の研磨処理による研磨量は、０．４から５マイクロ・メートルである。
　９．前記第７または８項の再生半導体ウエハ又は基板の製造方法において、前記前記第２の研磨処理による研磨量は、１０から２００ナノ・メートルである。
　１０．前記第７から９項のいずれか一つの再生半導体ウエハ又は基板の製造方法において、前記第２の研磨処理は、ドライ・ポリッシングにより、スラリを用いることなく実行される。
　１１．前記第１から１０項のいずれか一つの再生半導体ウエハ又は基板の製造方法において、前記使用済みの半導体ウエハは、単結晶シリコン系ウエハである。
　１２．前記第１から１１項のいずれか一つの再生半導体ウエハ又は基板の製造方法において、前記使用済みの基板は、表示装置用ガラス基板である。
　１３．前記第１から１１項のいずれか一つの再生半導体ウエハ又は基板の製造方法において、前記再生半導体ウエハは、テスト・ウエハである。
　１４．前記第１から１１項のいずれか一つの再生半導体ウエハ又は基板の製造方法において、前記再生半導体ウエハは、製品用ウエハである。
　１５．前記第１から１１項のいずれか一つの再生半導体ウエハ又は基板の製造方法において、前記再生半導体ウエハは、ダミー・ウエハである。
　１６．前記第７項の再生半導体ウエハ又は基板の製造方法において、前記第２の研磨処理は、固定砥粒を含有しない研磨パッドを用いた湿式化学機械研磨により、スラリを用いて実行される。
　１７．前記第１から１６項のいずれか一つの再生半導体ウエハ又は基板の製造方法において、前記第1の研磨処理は、実質的に、スラリを用いることなく実行される。
　１８．前記第１から１７項のいずれか一つの再生半導体ウエハ又は基板の製造方法において、少なくとも前記工程（ａ）および（ｂ）の間には、グラインディング工程がない。
　１９．以下の工程を含む再生半導体ウエハ又は基板の製造方法：
（ａ）使用済みの半導体ウエハ又は基板の第1の主面であって、前記再生半導体ウエハ又は基板のデバイス面となるべき主面に対して、ウエット・エッチングを実行することにより、基板上構造層を実質的に除去する工程；
（ｂ）前記工程（ａ）の後、前記半導体ウエハ又は基板の前記第1の主面に対して、研磨パッドを用いた湿式化学機械研磨による第1の研磨処理を実行する工程。
　２０．前記第１９項の再生半導体ウエハ又は基板の製造方法において、少なくとも前記工程（ａ）および（ｂ）の間には、グラインディング工程がない。
　　〔本願における記載形式・基本的用語・用法の説明〕
　１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
　２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボン・ドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノ・クラスタリング・シリカ（Nano-Clustering Silica:NSC）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
　３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
　４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
　５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコン・ウエハ（シリコン系）を指すが、エピタキシャル・ウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。なお、ＧａＡｓ系等のシリコン系以外のウエハであってもよいことは、言うまでもない。
　６．「ウエハ」には、製品をその上に形成する製品ウエハまたは製品用ウエハ、工程のモニタやテストのために製品ウエハと同時に又は前後して処理されるモニタ・ウエハ等のテスト・ウエハ、および装置のメンテナンス、テスト・ラン等に使用されるダミー・ウエハ等に分類される。テスト・ウエハおよびダミー・ウエハを総称して、「非製品ウエハ」という。再生の対象となるのは、製品ウエハの内、ウエハ工程の最終工程まで到達しなかったウエハ（たとえばグラインディング前）であり、いわゆる「使用済み製品ウエハ」（落ちこぼれウエハ）である。その他で再生の対象となるのは、「使用済み非製品ウエハ」である。これらを総称して、「使用済みウエハ」という。
　ここで、ウエハの再生とは、主に使用済みウエハを、非製品ウエハとして、再利用できるようにすることである。しかし、使用済み製品ウエハ（または使用済み非製品ウエハ）を製品ウエハとして再生可能な場合もある。
　７．本願で「ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）または化学機械研磨」というときは、特に明示した場合を除き、浮遊砥粒を用いるもののみでなく、固定砥粒を用いるものや、いわゆるドライ・ポリッシング等も含むものとする。
　なお、ドライ・ポリッシングは、バック・グラインディング（通常、ダイヤモンド砥粒等の高質砥粒をビトリファイド・ボンド等で砥石状に固めたホイールを使用する切削処理）後のストレス・リリーフ等の目的で開発されたもので、研磨液を使用しないドライ状態で鏡面研磨ができることを特徴としている。分類的には、研磨ホイールを用いるので、固定砥粒研磨に属する。
　また、「湿式化学機械研磨」というときは、特に明示した場合を除き、研磨液を使用する「化学機械研磨」を指す。湿式化学機械研磨には、浮遊砥粒による化学機械研磨（狭義の化学機械研磨）と固定砥粒による化学機械研磨とがある。本願においては、主に固定砥粒による湿式化学機械研磨を説明する。
　また、「固定砥粒を含有する研磨パッド」というときは、研磨パッド中または表面（又は、その両方）に砥粒が分散して保持されているものを指す。研磨動作の結果として、脱落して浮遊砥粒となっても、やはり「固定砥粒による化学機械研磨」である。なお、「固定砥粒による化学機械研磨」といっても、研磨速度の向上等のために砥粒を含んだスラリを研磨液として使用することを排除するものではない。ただし、その場合はスラリのコストが増加するデメリットがある。
　本願で、「スラリ」というときは、研磨パッド上に供給する前の研磨液に実質的に砥粒を含んだ研磨液を指す。一方、「砥粒を含まない研磨液」というときは、研磨パッド上に供給する前の研磨液に実質的に砥粒が含まれないことを意味する。従って、固定砥粒を保持した研磨パッドから固定砥粒が脱落しても、その研磨は、「砥粒を含まない研磨液」を用いたものとなる。
　８．「基板損失量」とは、ウエハの半導体基板領域１ｓ（図３および図４）の上端面から研磨等の後のウエハのデバイス面１ａまでに厚さ（切削量又は研磨量）を示す。
　　〔実施の形態の詳細〕
　実施の形態について更に詳述する。なお、発明を実施するための形態を説明するための全図において、同一の機能を有する要素には同一の符号を付して、その繰り返しの説明を省略する。
　使用済み半導体ウエハの再生方法については、本願発明者らによる以下の先行出願がある。すなわち、日本特願第２００７－３２２８０９号（出願日２００７年１１月２６日）および、その後願である日本特願第２００８－２１８７２３号（出願日２００８年７月１７日）である。
　　１．本願発明の実施の形態の再生半導体ウエハの製造方法における使用済みウエハの受け入れからウエット・エッチングまでの説明（主に図１および、図２から図７）
　先ず、図１に示すように、使用済みウエハの受け入れ１０１時には、簡単な検査を実施し、再生可能か否かを判断することが望ましい（ただし、必須ではない）。これは、傷や欠けのある使用済みウエハが、再生処理自体が無駄であるだけでなく、汚染や塵埃等の元になるからである。また、以下の処理の前に、セクション３と同様な、または、より簡易な洗浄処理を実施することが望ましい（ただし、必須ではない）。これらを「再生準備処理」という。
　図２および図３に示すように、受け入れ時のウエハ１の表側面１ａ（デバイス面または第1の主面、すなわち、裏面１ｂの反対の面）側には、半導体基板内構造層２（主に製品ウエハおよびテスト・ウエハ）および半導体基板上構造層３（主に製品ウエハ、テスト・ウエハ、およびダミー・ウエハ）が設けられている。半導体基板内構造層２の例は、ウエハのウエル領域１ｗ、ＳＴＩ絶縁膜（素子分離領域）４、その他の不純物ドープ領域等である。すなわち、ウエハ１の半導体基板領域１ｓのうち、非加工領域１ｎ以外の部分である。
　一方、半導体基板上構造層３の例は、ゲート絶縁膜、ゲート電極、サイド・ウォール等のゲート構造５、多層配線層等を構成するメタル配線７、層間絶縁膜６、ボンディング・パッド８、ファイナル・パッシベーション膜９等である。
　図１に示すように、この再生準備処理が完了した使用済みウエハ１に対して、ウエット・エッチング処理１０２が実行される。このウエット・エッチング処理１０２は、通常、バッチ処理で行われる。たとえば、ウエハ２５枚程度（ここではシリコン単結晶の３００φウエハを例にとって説明するが、２００φでも、４５０φでもよい）をテフロン（登録商標）製の洗浄治具に収容して、エッチング液（薬液）に浸漬する。エッチング液としては、たとえば、０．３重量％程度（好適な濃度範囲としては、０．２から０．５重量％程度、それ以外の濃度範囲を排除するものではない。また、適切な添加物を許容する。）の弗化水素酸（ＨＦ）等を例示することができる。薬液の温度は、常温すなわち、摂氏２５度程度（量産上、摂氏１５から３０度を好適な範囲として例示することができる）である。エッチング時間（処理時間）は、たとえば１５分程度である。１分から３０分を好適な範囲として例示することができる。なお、必要なエッチング時間は、被処理ウエハ中で最大の半導体基板上構造層３の厚さを酸化シリコン膜のエッチング・レート（０．６マイクロ・メートル/分程度）で割り、必要エッチング時間を算出し、それにオーバ・エッチング時間（たとえば、必要エッチング時間の２０％程度）を加算すればよい。
　なお、通常、窒化シリコン膜等の酸化シリコン・エッチング液に難溶性の膜があっても、ウエット・エッチングの等方性により、除去される。しかし、困難な場合は、途中に、熱燐酸処理（窒化シリコン膜の場合）等を挿入すればよい。なお、難溶性の膜が有機物である場合は、当該有機物の溶剤を、難溶性の膜が金属膜である場合は、その膜を溶解する酸等による処理を挿入すればよい。なお、このように、２以上の薬液処理をする場合には、セクション３と同様に、間に、純水リンス処理を導入することが望ましい（必須ではない）。
　図４にウエット・エッチング処理１０２が完了したウエハ１の断面の様子を示す。半導体基板上構造層３の内、ゲート構造５以外はほとんど除去される。なお、ゲート構造５を除去してもよい（通常、長時間浸漬すれば除去可能である）。また、ＳＴＩ絶縁膜４やＬＯＣＯＳ絶縁膜のようなフィールド絶縁膜は、半導体基板内構造層２であるが、通常の条件では、一緒に除去され、素子分離溝４ｔが露出する。なお、フィールド絶縁膜を除去しないという選択もある（たとえば、オーバ・エッチ時間を短縮する）。
　図４の状態のウエハの表側面１ａの非接触表面測定器による３次元画像を図５に示す。また、このＸ（横）方向の表面プロファイルをそれぞれ図６に示す。これらから、この例では２９８ｎｍ程度の段差（一般に０．２から１マイクロ・メートル程度）があることがわかる。
　次に、図１の固定砥粒による研磨工程１０３に移る（セクション２）。
　　２．本願発明の実施の形態の再生半導体ウエハの製造方法における使用済みウエハの主研磨から仕上げ研磨までの説明（主に図１、図４および、図７から図１２）
　図１に示すように、ウエット・エッチング処理１０２が完了したウエハ１のデバイス面１ａ（デバイス面となるべき面）に対して、固定砥粒を含有する研磨パッドを用いた湿式化学機械研磨による第1の研磨処理を実行する。この研磨は、図４に示すように、第1の研磨領域（主研磨領域）１１を研磨により除去するもので、下端１２は、製品ウエハ等の場合はウエハのウエル領域１ｗの下端よりも若干深い位置までとなる。不純物ドープ領域や素子分離領域４のないテスト・ウエハ、ダミー・ウエハ等の場合は、下端１２は、ウエハの半導体基板領域１ｓの上端より、若干下方までとしてもよい。
　次に、図1に示す固定砥粒による研磨工程１０３に使用する固定砥粒ＣＭＰ装置５０（固定砥粒による湿式化学機械研磨装置）を図７により説明する。図７に示すように、研磨装置基体部５１上に研磨プラテン回転駆動部５２がり、その上に研磨プラテン５３が設けられ、自転するようになっている。この研磨プラテン５３の上面には固定砥粒を含有する研磨パッド５４が貼り付けられている。この研磨パッド５４上には、研磨液ノズル５５がり、ここから研磨パッド５４上に、砥粒を含まない研磨液５６が供給されている。研磨パッド５４の上方には、研磨ヘッド保持部５８があり、それによって研磨ヘッド回転駆動部５９が保持されている。この研磨ヘッド回転駆動部５９の下端の研磨ヘッド５７の下面に被処理ウエハ１がデバイス面１ａを下に向けて保持されて、自転するようになっている。
　なお、この工程に適用するＣＭＰ装置（仕上げ研磨についても同じ）は、半導体集積回路装置の製造プロセス中の平坦化に使用されるものならいずれの装置（「集積回路平坦化用ＣＭＰ装置」という）でもよい。特に、集積回路平坦化用ＣＭＰ装置ほど、厳しい精度を要求されないので、比較的簡易な装置でも適用できる。たとえば、スピード・ファム（ＳｐｅｅｄＦａｍ）社のＦＡＭ５０ＳＰＡＷマット（ＭＡＴ）社のＡＲＷ－６８１ＭＳIIなどを例示することができる。なお、通常、集積回路平坦化用ＣＭＰ装置として多用されているアプライド・マテリアルズ（Ａｐｐｌｉｅｄ　Ｍａｔｅｒｉａｌｓ）社のＲｅｆｌｅｘｉｏｎ　ＬＫ　ＣＭＰ等を使用してもよいことは言うまでもない。
　図８は、図７の断面を拡大したものである。図８に示すように、固定砥粒を含有する研磨パッド５４は、０．５から２ミリ・メートル程度の厚さの研磨パッド基体部５４ｂ、固定砥粒を含有する研磨パッド主要部５４ａ（たとえばポリ・ウレタン系の不織研磨布）等からなる。この研磨パッド主要部５４ａ内には、非ダイヤモンド系砥粒６７（たとえば、シリカ系砥粒、アルミナ系砥粒等）が分散固定されている。
　図８の固定砥粒研磨パッド拡大部分Hに対応する拡大断面を図９に示す。図９に示すように、研磨パッド主要５４ａ内には、微細な気泡６８が多数分散されており、その内面には多数の非ダイヤモンド系砥粒６７（たとえば、平均粒径４マイクロ・メートル程度のコロイダル・シリカ砥粒など）が固定されている。
　研磨条件の一例は、以下のとおりである。研磨圧力は、たとえば、２０ｋＰａ程度、研磨ヘッド５７の回転速度は、たとえば９０ｒｐｍ程度である。一方、研磨プラテン５３の回転方向は、研磨ヘッド５７と反対で、その回転速度は、たとえば、９５ｒｐｍ程度である。また、研磨液は、砥粒を実質的に含まないアルカリ研磨液５６を使用することが望ましい。アルカリ研磨液５６としては、たとえば、ＫＯＨ等を主要な添加物の一つとして含むｐＨが、たとえば、１１．５程度（好適な範囲としては、１０から１２程度）の水溶液を例示することができる。アルカリ研磨液５６の供給速度は、たとえば、２００ｍｌ/分程度である。研磨時間は、研磨量によるが、研磨量が２マイクロ・メータ程度（主に使用済み非製品ウエハの場合）であれば、４分程度であり、研磨量が４マイクロ・メータ程度（主に使用済み製品ウエハの場合）であれば、８分程度である。仕上げ研磨の研磨量がせいぜい５０ｎｍ程度であるから、この段階の研磨量が、ほぼ基板損失量を決定することになる。なお、第1の研磨処理として、固定砥粒を含有する研磨パッドおよび湿式化学機械研磨装置を用いた化学機械研磨処理を例示したが、通常のスラリ（砥粒を含有する）を用いた湿式化学機械研磨処理を使用しても平坦化は可能である。その場合には、たとえば、通常のウレタン系研磨パッドに、平均粒径４０ｎｍ程度のコロイダル・シリカ砥粒などを含有する前記と同様なアルカリ水溶液等で構成された市販のスラリを供給すればよい。ただし、この場合は、スラ理を使用する分、ランニング・コストは、上昇する。第1の研磨処理における好適な研磨量の範囲としては、０．４から５マイクロ・メートル程度を例示することができる。
　図１の固定砥粒による研磨１０３が完了すると、ウエハ１は図１０に示すような状態となる。図１０の状態のウエハの表側面１ａの非接触表面測定器による３次元画像を図１１に示す。また、このＸ（横）方向の表面プロファイルをそれぞれ図１２に示す。これらから、この例では１０ｎｍ以下程度の段差または凹凸（一般に０．２から１マイクロ・メートル程度）となっていることがわかる。
　図１０に示すように、固定砥粒による研磨１０３によって、表面に変質層（ダメッジ層）が形成されることがある。ただし、前記のようなソフトな固定砥粒研磨では、この変質層は非常に薄いか、または、まったく形成されないこともある。従って、通常は、固定砥粒による研磨１０３の後に、図１の仕上げ研磨１０４を実行する。ただし、ウエハ特性上、問題がない場合は、仕上げ研磨は省略可能である。なお、仕上げ研磨１０４を実行すると、一般に外観が均一となり、欠陥ウエハの外観検査等が容易となる。
　以下、一応、仕上げ研磨１０４を説明する。まず、仕上げ研磨１０４に使用するＣＭＰ装置６０（固定砥粒を含有しない研磨パッドを用いた湿式化学機械研磨装置）を説明する。図１３に示すように、研磨装置基体部５１上に研磨プラテン回転駆動部５２がり、その上に研磨プラテン５３が設けられ、自転するようになっている。この研磨プラテン５３の上面には固定砥粒を含有しない研磨パッド６４が貼り付けられている。この研磨パッド６４上には、研磨液ノズル５５がり、ここから研磨パッド６４上に、砥粒（たとえば、シリカ系、アルミナ系等の非ダイヤモンド系砥粒）を含む研磨液６６（スラリ）が供給されている。研磨パッド６４の上方には、研磨ヘッド保持部５８があり、それによって研磨ヘッド回転駆動部５９が保持されている。この研磨ヘッド回転駆動部５９の下端の研磨ヘッド５７の下面に被処理ウエハ１がデバイス面１ａを下に向けて保持されて、自転するようになっている。なお、仕上げ研磨は、スラリの代わりに純水を用いる研磨、いわゆる「水研磨」であってもよい。
　図１の仕上げ研磨１０４（第2の研磨処理）を実行すると、ウエハ表面の凹凸は、０．２ｎｍ程度となる。このときの研磨量は、５０ｎｍ程度である。第2の研磨処理における好適な研磨量の範囲は、１０から２００ｎｍ程度である。
　図１の仕上げ研磨１０４が完了したウエハ１は、図１の洗浄工程１０５に移送される。
　　３．本願発明の実施の形態の再生半導体ウエハの製造方法における使用済みウエハの洗浄工程の説明（主に図１および図１４）
　図１の仕上げ研磨１０４が完了したウエハ１に対して、図１の洗浄処理１０５を実行する。この洗浄も、技術的には、受け入れ側の洗浄を考慮すると、必須ではないが、実施すれば、出荷又は搬送時の欠陥や汚染（特にスラリ等による汚染）の拡散を防止する効果がある。また、通常、現在のＣＭＰ装置は、ドライ・イン・ドライ・アウト形式のものが多い。従って、ＣＭＰ装置のポストＣＭＰ洗浄部でスラリ成分を除去するためのウエハ両面洗浄等が実施される場合には、以下の洗浄をポストＣＭＰ洗浄で代替することができる。
　通常、乾燥１１５までの以下の洗浄工程はバッチ処理で行われる。たとえば、ウエハ２５枚程度をテフロン（登録商標）製の洗浄治具に収容して、洗浄液（薬液）に浸漬する。まず、図１４に示すように、パーティクルや有機物を除去するための第1薬液洗浄１１１を実行する。薬液としては、たとえば、ＳＣ１（Ｓｔａｎｄａｒｄ　Ｃｌｅａｎ　１）等を例示することができる。すなわち、体積比でアンモニア：過酸化水素：水＝１：１：５程度（原液濃度は、アンモニア２９％、過酸化水素３０％）である。液温は摂氏７０から８０度程度、処理時間は、たとえば１０分程度である。
　次に、図１４に示すように、第1純水リンス１１２を実行する。水温は常温すなわち、摂氏２５度程度である。量産上、好適な範囲としては、摂氏１５度から３０度程度を例示することができる。時間は、たとえば、１０分程度（第1薬液洗浄１１１と同程度）がタイミングを合わせるためには好適である。
　次に、金属汚染を除去するための第2薬液洗浄１１３を実行する。薬液としては、たとえば、ＳＣ２（Ｓｔａｎｄａｒｄ　Ｃｌｅａｎ　２）等を例示することができる。すなわち、体積比で塩酸：過酸化水素：水＝１：１：５程度（原液濃度は、塩酸３６％、過酸化水素３０％）である。液温は摂氏７０から８０度程度、処理時間は、たとえば１０分程度（第1薬液洗浄１１１と同程度）である。
　次に、図１４に示すように、第２純水リンス１１４を実行する。水温は常温すなわち、摂氏２５度程度である。量産上、好適な範囲としては、摂氏１５度から３０度程度を例示することができる。時間は、たとえば、１０分程度（第1薬液洗浄１１１と同程度）がタイミングを合わせるためには好適である。
　次に、図１４に示すように、ウエハ1の乾燥処理１１５を実行する。
　　４．本願発明の実施の形態の再生半導体ウエハの製造方法における使用済みウエハの主研磨処理についての考察
　セクション2に説明したように、使用済みウエハの主研磨処理として、固定砥粒を有する研磨パッドと砥粒を含まない研磨液を用いた湿式研磨が有効なのは、以下の理由による。
（１）基本的に固定砥粒研磨であり、平坦化が早い。すなわち、基板損失量が小さい。
（２）グラインディング・ホイールを使用していないので、ダメージ層が非常に薄いか、又は、まったくない。従って、基板損失量を大幅に小さくできる。
　また、ダイヤモンド砥粒を用いないので、研削痕等もできない。
（３）砥粒が入ったスラリを使用しなくてよいので、ランニング・コストが非常に安い。また、砥粒をほとんど含まない研磨液は、産業廃棄物ではないので、廃棄コストも安い。研磨速度を上げるために砥粒が入ったスラリを併用してもよいが、その場合は、その分、ランニング・コストが上昇し、廃棄コストも上昇する。
（４）研磨パッド表面が使用により自動的に更新されるので、研磨パッド寿命が非常に長い（少なくとも数千時間程度と推定できる）。なお、ドレスは、表面を整えるために実行してもよいが、自動的にドレスされるので、一般にはドレスは不要である。ドレスしない方が寿命はより長くなる。
　しかし、先に説明したように、（１）から（４）の幾つかのメリットを無視すれば、第1の研磨処理（1次研磨または初期研磨）としては、固定砥粒による湿式化学機械研磨ばかりでなく、通常の浮遊砥粒による湿式化学機械研磨（砥粒入りのスラリを用いた湿式化学機械研磨）も使用できることは言うまでもない。この場合は、仕上げ研磨は、通常省略可能である。
　すなわち、一般に行われているように、初期研磨として、グラインディング等の機械的切削又は研削を用いると、一定の平坦化はされるものの、相当に厚い変質層又はダメージ層が残存する。そして、この変質層を除去するために、2次的な研磨が必要になり、その結果、研磨量、すなわち、基板損失量が大幅に増加する。従って、基板損失量を減少させるには、本願実施の形態のように、グラインディング等の機械的切削又は研削をまったく用いないか、用いたとしても、最小限にする（すなわち、実質的にグラインディング等の機械的切削又は研削処理を用いない）ことにより、変質層等を発生させないか、または、その厚さを非常に薄くすることが重要である。すなわち、基本的に、少なくともウエット・エッチングおよび第1の研磨処理の間に、グラインディング処理等の相当厚さの変質層を伴う機械的加工を適用しないことが望ましい。再生ウエハ製造工程の全期間を通じて、グラインディング処理等の相当厚さの変質層を伴う機械的加工を適用しないことが更に好適である。
　　５．本願発明の実施の形態の再生半導体ウエハの製造方法における使用済みウエハの主研磨処理に使用する研磨パッドの説明
　図１の固定砥粒による研磨１０３（第1の研磨処理）に使用する固定砥粒を含有する研磨パッド主要部５４ａについて、更に説明する。構造的には図９に説明したように、ポリウレタン系の不織研磨布５４（ポリ・ウレタン系の樹脂部材）ａの内部に発泡剤により、気泡６８が作られており、その内表面又はその近傍に砥粒６７が分散固定されている。不織研磨布５４ａと砥粒６７の結合は、砥粒６７の水酸基によっており、この観点から、シリカ系砥粒（たとえばコロイダル・シリカ、ヒュームド・シリカ等）、アルミナ系砥粒が特に好適である。
　　６．本願発明の実施の形態の再生半導体ウエハの製造方法における使用済みウエハの仕上げ研磨処理についての考察
　図１の仕上げ研磨１０４（第2の研磨処理）は、通常の浮遊砥粒入りのスラリ（研磨液）６６を用いたＣＭＰにより実施するのが簡便であるが、ドライ・ポリッシングにより、実施することができる。ドライ・ポリッシングは、スラリを使用しないので、ランニング・コストを大幅に低減することができる。ドライ・ポリッシング装置としては、ディスコ（Ｄｉｓｃｏ）社のＤＧＰ８７６０，ドライ・ポリッシング・ホイール（非ダイヤモンド系ホイール）としては同社のＤＰシリーズ等を例示することができる。
　　７．サマリ
　以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
　例えば、本願実施の形態では、シリコンベースのＣＭＯＳＦＥＴ（Complementary Metal oxide semiconductor Field Effect Transistor）またはＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置を例にとり具体的に説明したが、本願発明はそれに限定されるものではなく、その他の半導体集積回路装置または単体デバイス等の製造、それに用いる再生ウエハの製造等にも適用できることは言うまでもない。
　本発明は、たとえば、エピタキシャル・ウエハを含むシリコン系半導体ウエハ、各種のＳＯＩウエハおよび絶縁性ウエハ等の使用済みウエハの再生、並びにそれを用いた半導体装置、半導体集積回路装置の製造等に広く適用できる。

Claims (20)

  1. 　以下の工程を含む再生半導体ウエハ又は基板の製造方法：
    （ａ）使用済みの半導体ウエハ又は基板の第1の主面であって、前記再生半導体ウエハ又は基板のデバイス面となるべき主面に対して、ウエット・エッチングを実行することにより、基板上構造層を実質的に除去する工程；
    （ｂ）前記工程（ａ）の後、前記半導体ウエハ又は基板の前記第1の主面に対して、固定砥粒を含有する研磨パッドを用いた湿式化学機械研磨による第1の研磨処理を実行する工程。
  2. 　前記第１項の再生半導体ウエハ又は基板の製造方法において、前記工程（ｂ）においては、実質的に浮遊砥粒を含まないアルカリ性研磨液を使用する。
  3. 　前記第２項の再生半導体ウエハ又は基板の製造方法において、前記アルカリ性研磨液のｐＨ値は、１０から１２である。
  4. 　前記第１項の再生半導体ウエハ又は基板の製造方法において、前記研磨パッドは、ポリウレタン系樹脂部材を主要な構成要素とする。
  5. 　前記第４項の再生半導体ウエハ又は基板の製造方法において、前記ポリウレタン系樹脂部材には、砥粒が分散して保持されている。
  6. 　前記第５項の再生半導体ウエハ又は基板の製造方法において、前記砥粒はシリカ系またはアルミナ系砥粒である。
  7. 　前記第１項の再生半導体ウエハ又は基板の製造方法において、更に、以下の工程を含む：
    （ｃ）前記工程（ｂ）の後、前記半導体ウエハ又は基板の前記第1の主面に対して、第２の研磨処理を実行することにより、前記工程（ｂ）の際に生成した変質層を除去する工程。
  8. 　前記第７項の再生半導体ウエハ又は基板の製造方法において、前記第1の研磨処理による研磨量は、０．４から５マイクロ・メートルである。
  9. 　前記第８項の再生半導体ウエハ又は基板の製造方法において、前記前記第２の研磨処理による研磨量は、１０から２００ナノ・メートルである。
  10. 　前記第７項の再生半導体ウエハ又は基板の製造方法において、前記第２の研磨処理は、ドライ・ポリッシングにより、スラリを用いることなく実行される。
  11. 　前記第１項の再生半導体ウエハ又は基板の製造方法において、前記使用済みの半導体ウエハは、単結晶シリコン系ウエハである。
  12. 　前記第１項の再生半導体ウエハ又は基板の製造方法において、前記使用済みの基板は、表示装置用ガラス基板である。
  13. 　前記第１項の再生半導体ウエハ又は基板の製造方法において、前記再生半導体ウエハは、テスト・ウエハである。
  14. 　前記第１項の再生半導体ウエハ又は基板の製造方法において、前記再生半導体ウエハは、製品用ウエハである。
  15. 　前記第１項の再生半導体ウエハ又は基板の製造方法において、前記再生半導体ウエハは、ダミー・ウエハである。
  16. 　前記第７項の再生半導体ウエハ又は基板の製造方法において、前記第２の研磨処理は、固定砥粒を含有しない研磨パッドを用いた湿式化学機械研磨により、スラリを用いて実行される。
  17. 　前記第１項の再生半導体ウエハ又は基板の製造方法において、前記第1の研磨処理は、実質的に、スラリを用いることなく実行される。
  18. 　前記第１項の再生半導体ウエハ又は基板の製造方法において、少なくとも前記工程（ａ）および（ｂ）の間には、グラインディング工程がない。
  19. 　以下の工程を含む再生半導体ウエハ又は基板の製造方法：
    （ａ）使用済みの半導体ウエハ又は基板の第1の主面であって、前記再生半導体ウエハ又は基板のデバイス面となるべき主面に対して、ウエット・エッチングを実行することにより、基板上構造層を実質的に除去する工程；
    （ｂ）前記工程（ａ）の後、前記半導体ウエハ又は基板の前記第1の主面に対して、研磨パッドを用いた湿式化学機械研磨による第1の研磨処理を実行する工程。
  20. 　前記第１９項の再生半導体ウエハ又は基板の製造方法において、少なくとも前記工程（ａ）および（ｂ）の間には、グラインディング工程がない。
PCT/JP2009/001081 2009-03-11 2009-03-11 再生半導体ウエハの製造方法 WO2010103568A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
PCT/JP2009/001081 WO2010103568A1 (ja) 2009-03-11 2009-03-11 再生半導体ウエハの製造方法
TW098117880A TW201034066A (en) 2009-03-11 2009-05-27 Method for manufacturing reclaim semiconductor wafer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2009/001081 WO2010103568A1 (ja) 2009-03-11 2009-03-11 再生半導体ウエハの製造方法

Publications (1)

Publication Number Publication Date
WO2010103568A1 true WO2010103568A1 (ja) 2010-09-16

Family

ID=42727879

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/001081 WO2010103568A1 (ja) 2009-03-11 2009-03-11 再生半導体ウエハの製造方法

Country Status (2)

Country Link
TW (1) TW201034066A (ja)
WO (1) WO2010103568A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110303424A (zh) * 2018-03-20 2019-10-08 长鑫存储技术有限公司 改善上电极板在化学机械研磨工艺中刮伤的方法及设备
CN115999996A (zh) * 2022-12-14 2023-04-25 常州承芯半导体有限公司 晶圆回收方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130132137A (ko) * 2012-05-25 2013-12-04 삼성전자주식회사 반도체 발광소자 제조방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11288858A (ja) * 1998-01-30 1999-10-19 Canon Inc Ｓｏｉ基板の再生方法及び再生基板
JP2003165042A (ja) * 2001-11-29 2003-06-10 Okamoto Machine Tool Works Ltd 基板用乾式研磨装置および基板の乾式研磨方法
JP2004311526A (ja) * 2003-04-02 2004-11-04 Sumitomo Mitsubishi Silicon Corp 半導体基板およびその製造方法
JP2006324639A (ja) * 2005-05-16 2006-11-30 Kobe Steel Ltd 研磨スラリーおよびウエハ再生方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11288858A (ja) * 1998-01-30 1999-10-19 Canon Inc Ｓｏｉ基板の再生方法及び再生基板
JP2003165042A (ja) * 2001-11-29 2003-06-10 Okamoto Machine Tool Works Ltd 基板用乾式研磨装置および基板の乾式研磨方法
JP2004311526A (ja) * 2003-04-02 2004-11-04 Sumitomo Mitsubishi Silicon Corp 半導体基板およびその製造方法
JP2006324639A (ja) * 2005-05-16 2006-11-30 Kobe Steel Ltd 研磨スラリーおよびウエハ再生方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110303424A (zh) * 2018-03-20 2019-10-08 长鑫存储技术有限公司 改善上电极板在化学机械研磨工艺中刮伤的方法及设备
CN115999996A (zh) * 2022-12-14 2023-04-25 常州承芯半导体有限公司 晶圆回收方法

Also Published As

Publication number Publication date
TW201034066A (en) 2010-09-16

Similar Documents

Publication Publication Date Title
US9991110B2 (en) Method for manufacturing semiconductor wafer
JP5557506B2 (ja) 半導体ウェーハの両面をポリッシングする方法
JP6312976B2 (ja) 半導体ウェーハの製造方法
US8377825B2 (en) Semiconductor wafer re-use using chemical mechanical polishing
KR20000017512A (ko) 웨이퍼 기판 재생방법 및 웨이퍼 기판 재생을 위한 연마액 조성물
WO2012073317A1 (ja) 再生半導体ウエハの製造方法
CN110291618A (zh) 硅晶片的抛光方法及硅晶片的制造方法
CN108247528A (zh) 一种研磨垫的处理方法
JP2010283184A (ja) 再生半導体ウエハの製造方法
KR20020017910A (ko) 재생웨이퍼를 반도체웨이퍼로 변환시키는 방법
WO2010103568A1 (ja) 再生半導体ウエハの製造方法
JP2008021704A (ja) 半導体装置の製造方法
JP2002118083A (ja) 半導体集積回路装置の製造方法
JP2007027488A (ja) 半導体ウェーハの研磨方法
JP2003179020A (ja) 研磨布テクスチャの転写防止方法
JP2003142434A (ja) 鏡面ウエーハの製造方法
JP4683233B2 (ja) 半導体ウェーハの製造方法
JP2005277130A (ja) 半導体装置の製造方法
TWI832570B (zh) 減少化學機械研磨中微刮痕缺陷的半導體製程
JP2004087522A (ja) 半導体ウェーハの製造方法
KR100883511B1 (ko) 반도체 웨이퍼 연마 방법 및 장치
JP2002299290A (ja) 半導体ウェーハの製造方法
US7361602B1 (en) CMP process
TW202326840A (zh) 研磨半導體基板之方法
JP2004319717A (ja) 半導体ウェーハの製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09841401

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09841401

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP