WO2010084657A1 - 半導体装置、半導体装置の製造方法、液晶装置 - Google Patents

半導体装置、半導体装置の製造方法、液晶装置 Download PDF

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gate insulating
film
semiconductor
gate
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隆 山上
和也 満留
和彦 岩佐
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シャープ株式会社
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile

Definitions

  • the present invention relates to a semiconductor device, a semiconductor device manufacturing method, and a liquid crystal device.
  • a structure of a liquid crystal device a structure in which a liquid crystal layer is sandwiched between a pair of substrates is known, and one of the substrates is configured as an element substrate including a pixel electrode and a semiconductor device.
  • This element substrate has a configuration in which gate wiring and signal wiring are provided in a grid pattern on a transparent substrate, and a switching element (semiconductor device) such as a TFT is provided at the intersection of the gate wiring and signal wiring.
  • a switching element semiconductor device
  • TFT a switching element (semiconductor device) type, that is, a type in which a gate insulating film is interposed between a gate electrode and a semiconductor film is known and surrounded by a gate wiring and a signal wiring.
  • a pixel electrode connected to the TFT is disposed in the region, thereby constituting a pixel as a display unit.
  • Such TFTs are generally produced as follows. That is, after a gate electrode is formed on a glass substrate with a metal material, silicon nitride, silicon oxide, or the like is formed by plasma CVD to form a gate insulating film. Further, a semiconductor film is formed using amorphous silicon, and a source electrode and a metal material are formed using a metal material. A drain electrode is formed. In each of these processes, it is important from the viewpoint of cost reduction to shorten the film formation time and improve the production efficiency.
  • the present invention has been made in view of the circumstances as described above, and is a highly reliable semiconductor device that is unlikely to malfunction, a method for manufacturing a semiconductor device capable of improving production efficiency, and the semiconductor An object of the present invention is to provide a liquid crystal device using the device.
  • a semiconductor device of the present invention includes a gate electrode, a semiconductor film, and a gate insulating film formed between the gate electrode and the semiconductor film, and the gate insulating film And a first gate insulating film and a second gate insulating film from the gate electrode side, wherein the first gate insulating film is relatively closer to the gate insulating film than the second gate insulating film.
  • the second gate insulating film is made of an insulating film with few electron traps from the gate insulating film to the semiconductor layer relative to the first gate insulating film.
  • the first gate insulating film with few electron traps from the gate electrode to the gate insulating film is formed, and the second gate insulating film with few electron traps from the gate insulating film to the semiconductor layer is formed. Therefore, electrons are hardly moved / trapped from the gate electrode to the gate insulating film side, and holes are hardly moved / trapped from the semiconductor film to the gate insulating film side. As a result, electric field relaxation is unlikely to occur, and malfunctions are unlikely to occur in the semiconductor device. In particular, when this semiconductor device is used as a switching element, the threshold voltage does not easily shift, and its operation characteristics are extremely excellent in reliability.
  • the second gate insulating film may be formed at a relatively higher speed than the first gate insulating film.
  • the present inventors have found that the trapping of charges in the gate insulating layer is caused by the difference in the deposition rate of the gate insulating layer. It has been found that the nature of the ease (the way of movement of electrons through the gate insulating film) is different. Accordingly, the first gate insulating film on the gate electrode side is formed at a low speed so that the number of electrons trapped from the gate electrode to the gate insulating film is small, while the second gate insulating film on the semiconductor film side is formed at a high speed.
  • the number of traps of electrons from the gate insulating film to the semiconductor layer is relatively small. As a result, the movement and trapping of negative charges from the gate electrode are suppressed, and the movement and trapping of positive charges from the semiconductor film are suppressed. As a result, electric field relaxation hardly occurs, and malfunctions occur in the semiconductor device. It will be difficult. In addition, since at least the second gate insulating film is formed at a high speed, it is possible to contribute to an improvement in production efficiency.
  • the first gate insulating film has a Si—H bond density of 5.63 ⁇ 10 19 bonds / cm 3 to 1.87 ⁇ 10 23 bonds / cm 3, and the second gate insulating film has an Si—H bond density.
  • the density may be greater than 1.70 ⁇ 10 22 bonds / cm 3 .
  • a method for manufacturing a semiconductor device of the present invention includes a step of forming a gate electrode, a step of forming a gate insulating film, and a step of forming a semiconductor film, and the gate insulating film Forming a first gate insulating film on the gate electrode side, forming a second gate insulating film on the semiconductor film side, and forming a second gate insulating film on the semiconductor film side;
  • the second gate insulating film forming step is characterized in that the film formation is performed under conditions relatively higher than the film forming speed of the first gate insulating film.
  • the present inventors have found that due to the difference in the deposition rate of the gate insulating film, the nature of charge accumulation in the gate insulating film is different, and the first on the gate electrode side is different.
  • the gate insulating film is formed at a low speed so that there is relatively little trapping of electrons from the gate electrode to the gate insulating film, while the second gate insulating film on the semiconductor film side is formed at a high speed. Therefore, relatively few electrons are trapped from the gate insulating film to the semiconductor layer.
  • the movement and trapping of negative charges from the gate electrode are suppressed, and the movement and trapping of positive charges from the semiconductor film are suppressed.
  • an internal electric field is hardly generated, and a malfunction occurs in the semiconductor device. It will be difficult.
  • since at least the second gate insulating film is formed at a high speed, it is possible to contribute to an improvement in production efficiency.
  • the first gate insulating film formation step film formation is performed under film formation conditions such that the Si—H bond density is 5.63 ⁇ 10 19 bonds / cm 3 to 1.87 ⁇ 10 23 bonds / cm 3 .
  • film formation can be performed under film formation conditions in which the Si—H bond density is higher than 1.70 ⁇ 10 22 bonds / cm 3 . Due to such film formation conditions, the first gate insulating film has few electron traps from the gate electrode to the gate insulating film, and the second gate insulating film has few electron traps from the gate insulating film to the semiconductor layer, As described above, malfunctions are unlikely to occur, and at least the second gate insulating film is formed at a high speed, which can contribute to improvement in production efficiency.
  • a liquid crystal device of the present invention is a liquid crystal device in which a liquid crystal layer is sandwiched between an element substrate and a counter substrate, and the element substrate switches the above-described semiconductor device. It is provided as an element. According to such a liquid crystal device, malfunction of the switching element hardly occurs, and as a result, the display quality becomes very high. In addition, since at least the second gate insulating film is formed at a high speed, production efficiency can be improved and cost reduction can be realized.
  • the present invention it is possible to provide a highly reliable semiconductor device in which malfunction does not easily occur, a method for manufacturing a semiconductor device capable of improving production efficiency, and a liquid crystal device using the semiconductor device. .
  • FIG. 1 is a perspective view showing a schematic configuration of a liquid crystal display device of an embodiment.
  • FIG. 2 is a cross-sectional view illustrating a schematic configuration of the liquid crystal display device of FIG. 1. Sectional drawing shown about the principal part structure (part of liquid crystal panel) of the liquid crystal display device of FIG.
  • FIG. 2 is a plan view illustrating a pixel configuration of the liquid crystal display device of FIG. 1.
  • FIG. 5 is a sectional view taken along line A-A ′ of FIG. 4. The graph which shows the VI characteristic of the thin-film transistor at the time of forming a gate insulating film only on low speed conditions as a comparative example.
  • the graph which shows the VI characteristic of the thin-film transistor at the time of forming a gate insulating film only on high speed conditions as a comparative example. 6 is a graph showing VI characteristics of a thin film transistor included in the liquid crystal display device of the present embodiment.
  • FIG. 10 is a schematic cross-sectional view illustrating a modified example of a semiconductor device.
  • FIG. 1 is an exploded perspective view showing a schematic configuration of a liquid crystal display device (liquid crystal device) including a semiconductor device of the present invention
  • FIG. 2 is a cross-sectional view showing the schematic configuration of the liquid crystal display device
  • FIG. 4 is a cross-sectional view showing a main configuration (a part of a liquid crystal panel) of the display device
  • FIG. 4 is a plan view showing a pixel configuration of the liquid crystal display device
  • FIG. 5 is a cross-sectional view taken along line AA ′ of FIG.
  • the liquid crystal display device 10 shown in FIGS. 1 and 2 includes a rectangular liquid crystal panel 11 and a backlight device 12 as an external light source, and these are integrally held by a bezel 13 or the like. Yes.
  • the backlight device 12 is a so-called direct-type backlight device, and a light source (here, a cold cathode tube 17) is arranged in parallel along the panel surface immediately below the back surface of the panel surface (display surface) of the liquid crystal panel 11.
  • the structure is provided.
  • the backlight device 12 includes a rectangular, box-shaped metal chassis 14 whose upper surface is open, and a plurality of optical members 15 (diffuser plates, in order from the lower side in the figure) attached so as to cover the opening of the chassis 14.
  • the lamp clip 20 is provided.
  • the liquid crystal panel 11 is configured such that a pair of substrates 30 and 40 are bonded together with a predetermined gap therebetween, and liquid crystal is sealed between the substrates 30 and 40.
  • the liquid crystal layer 50 is formed.
  • the substrate 40 is an element substrate (active matrix substrate), and includes a glass substrate 41 and a reverse stagger type (bottom gate type) thin film transistor (TFT) as a semiconductor element (semiconductor device) formed on the glass substrate 41 on the liquid crystal layer 50 side.
  • TFT bottom gate type thin film transistor
  • 60 a pixel electrode 44 electrically connected to the thin film transistor 60, and an alignment film 45 formed on the thin film transistor 60 and the pixel electrode 44 on the liquid crystal layer 50 side.
  • a polarizing plate 42 is disposed on the side of the glass substrate 41 opposite to the liquid crystal layer 50 side.
  • the pixel electrode 44 is made of a transparent conductive film such as ITO (indium tin oxide), and is formed in a matrix pattern on the liquid crystal layer 50 side of the element substrate 40. Specifically, it is connected to the drain electrode 64 (see FIGS. 4 and 5) of the thin film transistor 60, and a voltage is selectively applied by the switching operation of the thin film transistor 60.
  • the alignment film 45 is composed of, for example, a polyimide rubbing alignment film, and the polarizing plate 42 employs a film obtained by stretching a transparent film soaked with iodine or a dye in one direction.
  • the substrate 30 is a counter substrate, which is formed on the glass substrate 31 and the liquid crystal layer 50 side of the glass substrate 31, and selectively transmits each color light of R (red), G (green), and B (blue).
  • a color filter 33 having possible colored portions R, G, and B; a counter electrode 34 formed on the liquid crystal layer 50 side of the color filter 33; an alignment film 35 formed on the liquid crystal layer 50 side of the counter electrode 34; It is equipped with.
  • a polarizing plate 32 is disposed on the side of the glass substrate 31 opposite to the liquid crystal layer 50 side.
  • the color filter 33 includes a black matrix BM arranged at the boundary between the colored portions R, G, and B, and the black matrix BM covers a non-pixel portion (that is, a region where the thin film transistor 60 is formed) of the element substrate 40. Are superimposed on the non-pixel portion.
  • the counter electrode 34 is made of a transparent conductive film such as ITO (Indium Tin Oxide), for example, and is formed in a solid shape on the entire surface of the counter substrate 30 on the liquid crystal layer 50 side.
  • the alignment film 35 is composed of, for example, a polyimide rubbing alignment film, and the polarizing plate 32 employs, for example, a transparent film soaked with iodine or dye and stretched in one direction.
  • the liquid crystal display device 10 of the present embodiment includes the thin film transistor 60 as a semiconductor element, and the pixel including the thin film transistor 60 has a configuration as shown in FIGS.
  • a plurality of pixels 49 are configured in a matrix, and a thin film transistor 60 is formed in each of these pixels 49 as a semiconductor element for pixel switching.
  • the thin film transistor 60 includes a source electrode 63, a drain electrode 64, and a gate electrode 65, and a source wiring 80 that supplies an image signal is connected to the source electrode 63.
  • the image signal written to the source wiring 80 may be supplied line-sequentially or may be supplied for each group to a plurality of adjacent source wirings 80.
  • the source wiring 80 is connected to a driving circuit for supplying an image signal via a contact hole 81 and a wiring 82 as shown in FIG.
  • a gate wiring 90 is connected to the gate electrode 65 of the thin film transistor 60, and a scanning signal is applied to the gate wiring 90 in a pulse-sequential manner at a predetermined timing.
  • the gate wiring 90 is connected to a scanning signal supply circuit for supplying a scanning signal via a contact hole 91 and a wiring 92.
  • the pixel electrode 44 is connected to the drain electrode 64 of the thin film transistor 60 via a contact hole 68.
  • an image signal supplied from the source wiring 80 is received.
  • Writing is performed to each pixel 49 at a predetermined timing.
  • the image signal of a predetermined level written in the liquid crystal through the pixel electrode 44 in this way is held for a certain period with the counter electrode 34 (see FIG. 3).
  • a storage capacitor (not shown) is added in parallel with the liquid crystal capacitor formed between the pixel electrode 44 and the counter electrode 34 (see FIG. 3). .
  • the thin film transistor 60 is disposed on the glass substrate 41 constituting the element substrate 40. Specifically, as shown in FIG. 5, a gate electrode 65 formed on the glass substrate 41, a gate insulating film 66 formed on the gate electrode 65, a gate insulating film 66, and a channel region 67a. A semiconductor film 67 provided; a source electrode 63 connected to one end of the semiconductor film 67; a drain electrode 64 connected to the other end of the semiconductor film 67 and connected to the source electrode 63 via a channel region 67a; It is configured with.
  • the thin film transistor 60 includes a MIS type element including a gate electrode (Metal) 65, a gate insulating film (Insulator) 66, and a semiconductor film (Semiconductor) 67.
  • the gate electrode 65 can be formed of, for example, a metal film alone such as chromium (Cr), tantalum (Ta), titanium (Ti), or a laminated film of these metal nitrides in addition to aluminum (Al).
  • the semiconductor film 67 can be formed of, for example, amorphous silicon (a-Si).
  • a gate insulating film 66 formed between the gate electrode 65 and the semiconductor film 67 includes a first gate insulating film 66a formed on the gate electrode 65 and a second gate formed on the first gate insulating film 66a.
  • the insulating film 66b is stacked.
  • the first gate insulating film 66a has relatively fewer electron traps from the gate electrode to the gate insulating film than the second gate insulating film 66b, and the second gate insulating film 66b is relatively less than the first gate insulating film 66a. In particular, the number of electrons trapped from the gate insulating film to the semiconductor layer is small.
  • Such a charge-related characteristic is that the first gate insulating film 66a is formed under conditions where the film formation rate is relatively slow (600 ⁇ / min to 1200 ⁇ / min (here 1000 ⁇ / min)), and the second gate insulating film is formed. This is realized by forming 66b under conditions where the deposition rate is relatively high (2000 ⁇ / min to 3000 ⁇ / min (here 2000 ⁇ / min)).
  • the first gate insulating film 66a has a Si—H bond density of 5.63 ⁇ 10 19 bonds / cm 3 to 1.87 ⁇ 10 23 bonds / cm 3
  • the gate insulating film 66b has a Si—H bond density higher than 1.70 ⁇ 10 22 bonds / cm 3 .
  • the material constituting the gate insulating film 66 is, for example, silicon oxide (SiOx) in addition to silicon nitride (SiNx), and the film is formed by plasma CVD.
  • the source electrode 63, the drain electrode 64, and the source wiring 80 connected to the source electrode 63 have a configuration in which conductive films 61 and 62 are stacked.
  • the lower conductive film 61 can be formed of amorphous silicon (n + Si) or the like doped with an n-type impurity such as phosphorus (P) at a high concentration.
  • the upper conductive film 62 may be formed of, for example, a single metal film such as chromium (Cr), tantalum (Ta), titanium (Ti), or a laminated film of these metal nitrides in addition to aluminum (Al). it can.
  • an interlayer insulating film (passivation film) 70 is formed on the source electrode 63 and the drain electrode 64.
  • the drain electrode 64 is connected to the pixel electrode 44 through a contact hole 68 formed in the interlayer insulating film 70.
  • the interlayer insulating film 70 can be formed of an acrylic resin film or the like, in addition to an inorganic insulating film such as silicon nitride (SiNx), for example.
  • the gate insulating film 66 is configured to include the second gate insulating film 66b formed under the high-speed film forming conditions, so that the film forming speed is shortened. It is possible to contribute to productivity improvement.
  • the second gate insulating film 66b formed under this high-speed film forming condition has relatively few electron traps from the gate insulating film to the semiconductor layer, and therefore, holes from the semiconductor film 67 to the gate insulating film 66 side. It is difficult to move and trap.
  • the Si—H bond density is as a gate insulating film under the same high-speed film-forming conditions as the second gate insulating film 66b (2000 ⁇ / min to 3000 ⁇ / min (here 2000 ⁇ / min)).
  • the VI characteristic is examined. As shown in FIG. 7, the threshold voltage value shifts to the positive side. Results were obtained. Also from this result, when the gate insulating film is formed under such a high-speed film formation condition, negative charges are relatively easily accumulated, and the threshold voltage is shifted by forming it in contact with the gate electrode 65. I understand that.
  • the solid line represents the initial VI characteristic regarding the thin film transistor having the gate insulating film formed under the condition of 2000 ⁇ / min
  • the broken line represents the VI characteristic regarding the thin film transistor whose threshold voltage is shifted.
  • a first gate insulating film 66a formed under relatively low speed film forming conditions is disposed on the gate electrode 65 side of the gate insulating film 66.
  • the first gate insulating film 66a formed under these conditions has relatively few electron traps from the gate electrode to the gate insulating film, and therefore, it is difficult for negative charges to move and be trapped from the gate electrode 65 to the gate insulating film 66 side. It has become.
  • the Si—H bond density is as a gate insulating film under the same low-speed film-forming conditions as the first gate insulating film 66a (600 ⁇ / min to 1200 ⁇ / min (here 1000 ⁇ / min)).
  • the threshold voltage value shifted to the negative side.
  • the gate insulating film is formed under such low-speed film forming conditions, positive charges are relatively easily accumulated, and the threshold voltage is shifted by forming the gate insulating film in contact with the semiconductor film 67.
  • the solid line represents the initial VI characteristic of the thin film transistor having the gate insulating film formed under the condition of 1000 ⁇ / min
  • the broken line represents the VI characteristic of the thin film transistor with the threshold voltage shifted.
  • the gate insulating film 66 is not a single film, but the first gate insulating film 66a is formed from the gate electrode 66 side under the low-speed film forming condition, and then the second gate insulating film 66b is formed thereon. Therefore, an internal electric field hardly occurs between the gate electrode 65 sandwiching the gate insulating film 66 and the semiconductor layer 67, and a threshold voltage shift hardly occurs in the thin film transistor 60 as shown in FIG. It is difficult for malfunctions to occur.
  • the solid line represents the first gate insulating film 66a under the condition that the Si—H bond density is 5.63 ⁇ 10 19 bonds / cm 3 to 1.87 ⁇ 10 23 bonds / cm 3 .
  • the film quality of the first gate insulating film 66a and the second gate insulating film 66b having different charging characteristics was examined in detail by FT-IR or RBS. It has been found that it has the following configuration.
  • the first gate insulating film 66a had a Si—H bond density of 5.63 ⁇ 10 19 bonds / cm 3 to 1.87 ⁇ 10 23 bonds / cm 3 .
  • the second gate insulating film 66b had a Si—H bond density higher than 1.70 ⁇ 10 22 bonds / cm 3 . From this, it can be seen that when there is a lot of Si in the film, there are a lot of weak Si—Si bonds, which are easily deteriorated by light and easily generate defects.
  • the inverted staggered thin film transistor 60 is exemplified as the semiconductor device of the present invention.
  • the configuration of the present invention is also applied to a staggered (top gate) thin film transistor 60a as shown in FIG. be able to. That is, after the semiconductor film 670 is formed on the glass substrate 41 and the second gate insulating film 66b is formed on the semiconductor film 670 under the high-speed film formation conditions, the first gate insulating film 66a is formed under the low-speed film formation conditions.
  • a gate insulating film 66 To form a gate insulating film 66, and a gate electrode 65 is formed on the gate insulating film 66, whereby “improving manufacturing efficiency” and “providing a highly reliable semiconductor device with few malfunctions” according to the present invention. It is possible to achieve an effect.
  • SYMBOLS 10 Liquid crystal display device (liquid crystal device), 11 ... Liquid crystal panel, 12 ... Backlight device, 60 ... Thin-film transistor (semiconductor device), 65 ... Gate electrode, 66 ... Gate insulating film, 66a ... 1st gate insulating film, 66b ... Second gate insulating film, 67... Semiconductor film

Abstract

　本発明は、製造効率を向上させ、しかも誤作動が生じ難く信頼性の高い半導体装置を提供することを目的としている。本発明の薄膜トランジスタ（半導体装置）６０は、ゲート電極６５と、半導体膜６７と、前記ゲート電極６５と前記半導体膜６７との間に形成されたゲート絶縁膜６６と、を備え、前記ゲート絶縁膜６６が、前記ゲート電極６５側から第１ゲート絶縁膜６６ａと第２ゲート絶縁膜６６ｂを有してなり、前記第１ゲート絶縁膜６６ａは、前記第２ゲート絶縁膜６６ｂよりも相対的にゲート電極６５からゲート絶縁膜６６への電子のトラップが少なく、前記第２ゲート絶縁膜６６ｂは、前記第１ゲート絶縁膜６６ａよりも相対的にゲート絶縁膜６６から半導体層６７への電子のトラップが少ないことを特徴とする。

Description

半導体装置、半導体装置の製造方法、液晶装置
　本発明は、半導体装置、半導体装置の製造方法、液晶装置に関する。
　液晶装置の構成として、一対の基板間に液晶層が挟持されてなるものが公知であり、そのうち一方の基板は、画素電極及び半導体装置を備えた素子基板として構成される。この素子基板は、ゲート配線と信号配線とが透明基板上に格子状に設けられ、ゲート配線と信号配線との交差部にＴＦＴ等のスイッチング素子（半導体装置）が設けられた構成を有している。ＴＦＴとしては、ＭＩＳ（Metal-Insulator Semiconductor）型のもの、すなわちゲート電極と半導体膜との間にゲート絶縁膜が介在してなる型のものが公知であり、ゲート配線と信号配線とに囲まれた領域に、該ＴＦＴと接続される画素電極が配され、これにより表示単位としての画素が構成されている。
　このようなＴＦＴは、一般的に次のように作成される。つまり、ガラス基板上に金属材料によりゲート電極を形成した後、窒化シリコンや酸化シリコン等をプラズマＣＶＤにより成膜してゲート絶縁膜を形成し、さらにアモルファスシリコンにより半導体膜、金属材料によりソース電極及びドレイン電極を形成している。このような各工程においては、成膜時間の短縮を図り、生産効率を向上させることが、コスト削減の観点から重要となってくる。
特開２００６－３２６３０号公報
　ところが、ゲート絶縁膜を形成する際に、プラズマＣＶＤによる成膜速度を上げると、液晶点灯状態（表示状態）で表示ムラが発生する場合がある。これは、高速成膜したゲート絶縁膜が光に対して劣化しやすく、また膜中に欠陥を生成しやすく、電荷をトラップしやすいなど膜質が変化するため、スイッチング素子の閾値電圧にシフトが生じてしまうためであると推測される。
　本発明は、上記のような事情に鑑みてなされたものであって、誤作動が生じ難く信頼性の高い半導体装置と、生産効率を向上させることが可能な半導体装置の製造方法と、該半導体装置を用いた液晶装置とを提供することを目的としている。
　上記課題を解決するために、本発明の半導体装置は、ゲート電極と、半導体膜と、前記ゲート電極と前記半導体膜との間に形成されたゲート絶縁膜と、を備え、前記ゲート絶縁膜が、前記ゲート電極側から第１ゲート絶縁膜と第２ゲート絶縁膜を有してなり、前記第１ゲート絶縁膜は、前記第２ゲート絶縁膜よりも相対的にゲート電極からゲート絶縁膜への電子のトラップが少ない絶縁膜からなり、前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜よりも相対的にゲート絶縁膜から半導体層への電子のトラップが少ない絶縁膜からなることを特徴とする。
　このような半導体装置によると、ゲート電極からゲート絶縁膜への電子のトラップが少ない第１ゲート絶縁膜を形成し、ゲート絶縁膜から半導体層への電子のトラップが少ない第２ゲート絶縁膜を形成してなるため、ゲート電極から電子がゲート絶縁膜側に移動・トラップされ難く、また半導体膜からホールがゲート絶縁膜側に移動・トラップされ難いものとなる。その結果、電界緩和が生じ難く当該半導体装置において誤作動が生じ難いものとなる。特に、この半導体装置をスイッチング素子として用いた場合に、閾値電圧のシフトが生じ難く、その動作特性が非常に信頼性に優れたものとなる。
　上記半導体装置において、前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜よりも相対的に高速度で成膜されてなるものとすることができる。
　本発明者らは、生産効率を向上すべく成膜速度と半導体特性との関係について鋭意検討した結果、ゲート絶縁膜の成膜速度の相違に起因して、当該ゲート絶縁膜における電荷のトラップのしやすさ（ゲート絶縁膜を介した電子の移動の仕方）についての性質が相違することを見出した。そこで、ゲート電極側の第１ゲート絶縁膜を低速度で成膜して、ゲート電極からゲート絶縁膜への電子のトラップが少ないものとする一方、半導体膜側の第２ゲート絶縁膜を高速度で成膜して、相対的にゲート絶縁膜から半導体層への電子のトラップが少ないものとした。これにより、ゲート電極からのマイナス電荷の移動・トラップが抑制されるとともに、半導体膜からのプラス電荷の移動・トラップが抑制され、その結果、電界緩和が生じ難く、当該半導体装置において誤作動が生じ難いものとなる。また、少なくとも第２ゲート絶縁膜を高速度で成膜するため、生産効率の向上にも寄与することが可能となる。
　前記第１ゲート絶縁膜は、Ｓｉ－Ｈ結合密度が５．６３×１０１９ｂｏｎｄｓ／ｃｍ３～１．８７×１０２３ｂｏｎｄｓ／ｃｍ３とされ、前記第２ゲート絶縁膜は、Ｓｉ－Ｈ結合密度が１．７０×１０２２ｂｏｎｄｓ／ｃｍ３より大きいとされてなるものとすることができる。
　このような条件により、第１ゲート絶縁膜はゲート電極からゲート絶縁膜への電子のトラップが少なく、第２ゲート絶縁膜はゲート絶縁膜から半導体層への電子のトラップが少ないものとなり、上述の通り当該半導体装置において誤作動が生じ難いものとなる。
　上記課題を解決するために、本発明の半導体装置の製造方法は、ゲート電極を形成する工程と、ゲート絶縁膜を形成する工程と、半導体膜を形成する工程と、を含み、前記ゲート絶縁膜を形成する工程は、前記ゲート電極側に第１ゲート絶縁膜を形成する第１ゲート絶縁膜形成工程と、前記半導体膜側に第２ゲート絶縁膜を形成する第２ゲート絶縁膜形成工程と、を含み、前記第２ゲート絶縁膜形成工程は、前記第１ゲート絶縁膜の成膜速度よりも相対的に高速度の条件で成膜を行うことを特徴とする。
　上述の通り、本発明者らは、ゲート絶縁膜の成膜速度の相違に起因して、当該ゲート絶縁膜における電荷の溜まり易さについての性質が相違することを見出し、ゲート電極側の第１ゲート絶縁膜を低速度で成膜して、相対的にゲート電極からゲート絶縁膜への電子のトラップが少ないものとする一方、半導体膜側の第２ゲート絶縁膜を高速度で成膜して、相対的にゲート絶縁膜から半導体層への電子のトラップが少ないものとした。これにより、ゲート電極からのマイナス電荷の移動・トラップが抑制されるとともに、半導体膜からのプラス電荷の移動・トラップが抑制され、その結果、内部電界が生じ難く、当該半導体装置において誤作動が生じ難いものとなる。また、少なくとも第２ゲート絶縁膜を高速度で成膜するため、生産効率の向上にも寄与することが可能となる。
　前記第１ゲート絶縁膜形成工程は、Ｓｉ－Ｈ結合密度が５．６３×１０１９ｂｏｎｄｓ／ｃｍ３～１．８７×１０２３ｂｏｎｄｓ／ｃｍ３となる成膜条件で成膜を行い、前記第２ゲート絶縁膜形成工程は、Ｓｉ－Ｈ結合密度が１．７０×１０２２ｂｏｎｄｓ／ｃｍ３より大きくなる成膜条件で成膜を行うものとすることができる。
　このような成膜条件により、第１ゲート絶縁膜はゲート電極からゲート絶縁膜への電子のトラップが少なく、第２ゲート絶縁膜はゲート絶縁膜から半導体層への電子のトラップが少ないものとなり、上述の通り誤作動が生じ難く、しかも少なくとも第２ゲート絶縁膜を高速度で成膜するため、生産効率の向上に寄与することが可能となる。
　さらに、上記課題を解決するために、本発明の液晶装置は、素子基板と対向基板との間に液晶層を挟持してなる液晶装置であって、前記素子基板は、上述の半導体装置をスイッチング素子として備えることを特徴とする。
　このような液晶装置によると、スイッチング素子の誤作動が生じ難く、その結果、表示品質が非常に高いものとなる。また、少なくとも第２ゲート絶縁膜を高速度で成膜するため、生産効率が向上され、コスト削減が実現され得るものとなる。
　本発明により、誤作動が生じ難く信頼性の高い半導体装置と、生産効率を向上させることが可能な半導体装置の製造方法と、該半導体装置を用いた液晶装置とを提供することが可能となる。
本実施形態の液晶表示装置の概略構成を示す斜視図。 図１の液晶表示装置の概略構成を示す断面図。 図１の液晶表示装置の要部構成（液晶パネルの一部分）について示す断面図。 図１の液晶表示装置の画素構成について示す平面図。 図４のＡ－Ａ’線断面図。 比較例として、低速度条件のみでゲート絶縁膜を形成した場合の薄膜トランジスタのＶＩ特性を示すグラフ。 比較例として、高速度条件のみでゲート絶縁膜を形成した場合の薄膜トランジスタのＶＩ特性を示すグラフ。 本実施形態の液晶表示装置が備える薄膜トランジスタのＶＩ特性を示すグラフ。 半導体装置の一変形例を示す断面模式図。
　以下、図面を参照して本発明に係る実施形態について説明する。
　図１は本発明の半導体装置を含む液晶表示装置（液晶装置）について、その概略構成を分解して示す斜視図、図２は同液晶表示装置の概略構成を示す断面図、図３は同液晶表示装置の要部構成（液晶パネルの一部分）について示す断面図、図４は同液晶表示装置の画素構成について示す平面図、図５は図４のＡ－Ａ’線断面図である。
　図１及び図２に示した液晶表示装置１０は、矩形をなす液晶パネル１１と、外部光源であるバックライト装置１２とを備え、これらがベゼル１３などにより一体的に保持されるようになっている。
　バックライト装置１２は、所謂直下型のバックライト装置であって、液晶パネル１１のパネル面（表示面）の背面直下に、当該パネル面に沿って光源（ここでは冷陰極管１７）が並列配置された構成を具備している。バックライト装置１２は、上面側が開口した矩形の略箱型をなす金属製のシャーシ１４と、シャーシ１４の開口部を覆うようにして取り付けられる複数の光学部材１５（図示下側から順に拡散板、拡散シート、レンズシート、光学シート）と、これら光学部材１５をシャーシ１４に保持するためのフレーム１６と、シャーシ１４内に収容されるランプである冷陰極管１７と、冷陰極管１７の両端部を保持するためのゴム製（例えばシリコンゴム製）のホルダ１８と、冷陰極管１７群及びホルダ１８群を一括して覆うランプホルダ１９と、冷陰極管１７における両端部を除いた途中の部分を保持するためのランプクリップ２０とを備える。
　液晶パネル１１は、図３に示すように、一対の基板３０，４０が所定のギャップを隔てた状態で貼り合わせられるとともに、両基板３０，４０間に液晶が封入された構成とされ、当該液晶により液晶層５０が形成されている。
　基板４０は素子基板（アクティブマトリクス基板）であって、ガラス基板４１と、ガラス基板４１の液晶層５０側に形成された半導体素子（半導体装置）として逆スタガ型（ボトムゲート型）の薄膜トランジスタ（ＴＦＴ）６０と、当該薄膜トランジスタ６０に対して電気的に接続された画素電極４４と、これら薄膜トランジスタ６０及び画素電極４４の液晶層５０側に形成された配向膜４５と、を備えている。また、ガラス基板４１の液晶層５０側とは反対側には偏光板４２が配されている。
　画素電極４４は例えばＩＴＯ（インジウム錫酸化物）等の透明導電膜からなり、素子基板４０の液晶層５０側にマトリクス状のパターンで形成されている。詳しくは、薄膜トランジスタ６０のドレイン電極６４（図４及び図５参照）と接続され、当該薄膜トランジスタ６０のスイッチング作動により選択的に電圧が印加されるものとなっている。また、配向膜４５は例えばポリイミドのラビング配向膜から構成されており、偏光板４２は例えば透明フィルムにヨウ素や染料を染み込ませたものを、一方向に延伸してなるものを採用している。
　一方、基板３０は対向基板であって、ガラス基板３１と、ガラス基板３１の液晶層５０側に形成され、Ｒ（赤），Ｇ（緑），Ｂ（青）の各色光を選択的に透過可能な着色部Ｒ，Ｇ，Ｂを備えたカラーフィルタ３３と、カラーフィルタ３３の液晶層５０側に形成された対向電極３４と、対向電極３４の液晶層５０側に形成された配向膜３５と、を備えている。また、ガラス基板３１の液晶層５０側とは反対側には偏光板３２が配されている。
　カラーフィルタ３３は、着色部Ｒ，Ｇ，Ｂの境界に配されたブラックマトリクスＢＭを備え、当該ブラックマトリクスＢＭは素子基板４０の非画素部（つまり薄膜トランジスタ６０が形成された領域）を覆うように、当該非画素部に重畳して配されている。また、対向電極３４は例えばＩＴＯ（インジウム錫酸化物）等の透明導電膜からなり、対向基板３０の液晶層５０側に全面ベタ状に形成されている。また、配向膜３５は例えばポリイミドのラビング配向膜から構成されており、偏光板３２は例えば透明フィルムにヨウ素や染料を染み込ませたものを、一方向に延伸してなるものを採用している。
　上述したように本実施形態の液晶表示装置１０は半導体素子として薄膜トランジスタ６０を備えており、当該薄膜トランジスタ６０を含む画素は、図４及び図５に示すような構成を具備している。
　本実施形態の液晶表示装置１０では複数の画素４９がマトリクス状に構成されており、これら画素４９の各々には、画素スイッチング用の半導体素子として薄膜トランジスタ６０が形成されている。
　薄膜トランジスタ６０は、ソース電極６３、ドレイン電極６４、及びゲート電極６５を備え、ソース電極６３には、画像信号を供給するソース配線８０が接続されている。ソース配線８０に書き込む画像信号は、線順次で供給してもよく、相隣接する複数のソース配線８０同士に対して、グループ毎に供給するようにしてもよい。なお、ソース配線８０は、図４に示すように、コンタクトホール８１及び配線８２を介して画像信号を供給するための駆動回路と接続されている。
　また、薄膜トランジスタ６０のゲート電極６５にはゲート配線９０が接続されており、所定のタイミングで、ゲート配線９０にパルス的に走査信号を線順次で印加するように構成されている。なお、ゲート配線９０は、図４に示すように、コンタクトホール９１及び配線９２を介して走査信号を供給するための走査信号供給回路と接続されている。
　画素電極４４は、薄膜トランジスタ６０のドレイン電極６４にコンタクトホール６８を介して接続されており、スイッチング素子である薄膜トランジスタ６０を一定期間だけオン状態とすることにより、ソース配線８０から供給される画像信号を各画素４９に所定のタイミングで書き込む。このようにして画素電極４４を介して液晶に書き込まれた所定レベルの画像信号は、対向電極３４（図３参照）との間で一定期間保持される。なお、保持された画像信号がリークするのを防ぐために、画素電極４４と対向電極３４（図３参照）との間に形成される液晶容量と並列に蓄積容量（図示略）が付加されている。
　上述した通り、薄膜トランジスタ６０は、素子基板４０を構成するガラス基板４１上に配設されている。詳しくは、図５に示すように、ガラス基板４１上に形成されたゲート電極６５と、ゲート電極６５上に形成されたゲート絶縁膜６６と、ゲート絶縁膜６６上に形成され、チャネル領域６７ａを備える半導体膜６７と、半導体膜６７の一端に接続されたソース電極６３と、半導体膜６７の他端に接続され、ソース電極６３に対してチャネル領域６７ａを介して接続されるドレイン電極６４と、を備えて構成されている。なお、薄膜トランジスタ６０は、ゲート電極（Metal）６５、ゲート絶縁膜（Insulator）６６、半導体膜（Semiconductor）６７により構成されるＭＩＳ型素子を有して構成されている。
　ゲート電極６５は、例えばアルミニウム（Ａｌ）の他、クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）等の金属膜単体又はこれらの金属窒化物との積層膜で形成することができる。
　半導体膜６７は、例えばアモルファスシリコン（ａ－Ｓｉ）等で形成することができる。
　ゲート電極６５と半導体膜６７の間に形成されたゲート絶縁膜６６は、ゲート電極６５上に形成された第１ゲート絶縁膜６６ａと、該第１ゲート絶縁膜６６ａ上に形成された第２ゲート絶縁膜６６ｂとが積層した構成を有している。第１ゲート絶縁膜６６ａは、第２ゲート絶縁膜６６ｂよりも相対的にゲート電極からゲート絶縁膜への電子のトラップが少なく、第２ゲート絶縁膜６６ｂは、第１ゲート絶縁膜６６ａよりも相対的にゲート絶縁膜から半導体層への電子のトラップが少ないものとされている。このような帯電に係る特性は、第１ゲート絶縁膜６６ａを成膜速度が相対的に遅い条件（６００Å／ｍｉｎ～１２００Å／ｍｉｎ（ここでは１０００Å／ｍｉｎ））で形成し、第２ゲート絶縁膜６６ｂを成膜速度が相対的に速い条件（２０００Å／ｍｉｎ～３０００Å／ｍｉｎ（ここでは２０００Å／ｍｉｎ））で形成することで、実現される。具体的には、本実施形態では、第１ゲート絶縁膜６６ａは、Ｓｉ－Ｈ結合密度が５．６３×１０１９ｂｏｎｄｓ／ｃｍ３～１．８７×１０２３ｂｏｎｄｓ／ｃｍ３とされ、第２ゲート絶縁膜６６ｂは、Ｓｉ－Ｈ結合密度が１．７０×１０２２ｂｏｎｄｓ／ｃｍ３より大きいとされたものである。なお、ゲート絶縁膜６６を構成する材料は、例えば窒化シリコン（ＳｉＮｘ）の他、酸化シリコン（ＳｉＯｘ）等であり、プラズマＣＶＤ法により成膜を行うものとしている。
　ソース電極６３及びドレイン電極６４、ならびにソース電極６３と接続されたソース配線８０は、導電膜６１，６２が積層した構成を備える。下層側の導電膜６１は、例えばリン（Ｐ）等のｎ型不純物を高濃度にドーピングしたアモルファスシリコン（ｎ＋Ｓｉ）等で形成することができる。上層側の導電膜６２は、例えばアルミニウム（Ａｌ）の他、クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）等の金属膜単体又はこれらの金属窒化物との積層膜で形成することができる。
　また、ソース電極６３及びドレイン電極６４上には層間絶縁膜（パッシベーション膜）７０が形成されている。ドレイン電極６４は、この層間絶縁膜７０に形成されたコンタクトホール６８を介して、画素電極４４に接続されている。なお、層間絶縁膜７０は、例えば窒化シリコン（ＳｉＮｘ）等の無機絶縁膜の他、アクリル系樹脂膜等で形成することができる。
　以上のような本実施形態の液晶表示装置１０では、ゲート絶縁膜６６として、高速度の成膜条件により形成した第２ゲート絶縁膜６６ｂを有してなる構成としたため、成膜速度の短縮化を図り、生産性向上に寄与することが可能なものとなっている。また、この高速度の成膜条件により形成した第２ゲート絶縁膜６６ｂは、相対的にゲート絶縁膜から半導体層への電子のトラップが少なく、したがって半導体膜６７からホールがゲート絶縁膜６６側に移動・トラップされ難いものとなっている。
　具体的に、比較例として、ゲート絶縁膜として第２ゲート絶縁膜６６ｂと同様の高速度成膜条件（２０００Å／ｍｉｎ～３０００Å／ｍｉｎ（ここでは２０００Å／ｍｉｎ））で、Ｓｉ－Ｈ結合密度が１．７０×１０２２ｂｏｎｄｓ／ｃｍ３より大きいものを単一膜で形成した場合に、そのＶ－Ｉ特性を検討したところ、図７に示すように、閾値電圧の値がプラス側にシフトする結果が得られた。この結果からも、このような高速度の成膜条件でゲート絶縁膜を形成すると、相対的にマイナス電荷が溜まり易く、これをゲート電極６５と接して形成することで閾値電圧のシフトが生じてしまうことが分かる。なお、図７において、実線が２０００Å／ｍｉｎの条件で成膜したゲート絶縁膜を有する薄膜トランジスタに関する初期Ｖ－Ｉ特性で、破線が閾値電圧がシフトした薄膜トランジスタに関するＶ－Ｉ特性である。
　一方、ゲート絶縁膜６６のゲート電極６５側には、相対的に低速度の成膜条件により形成した第１ゲート絶縁膜６６ａが配されている。この条件により形成した第１ゲート絶縁膜６６ａは、相対的にゲート電極からゲート絶縁膜への電子のトラップが少なく、したがってゲート電極６５からゲート絶縁膜６６側にマイナス電荷が移動・トラップされ難いものとなっている。
　具体的に、比較例として、ゲート絶縁膜として第１ゲート絶縁膜６６ａと同様の低速度成膜条件（６００Å／ｍｉｎ～１２００Å／ｍｉｎ（ここでは１０００Å／ｍｉｎ））で、Ｓｉ－Ｈ結合密度が５．６３×１０１９ｂｏｎｄｓ／ｃｍ３～１．８７×１０２３ｂｏｎｄｓ／ｃｍ３となるものを単一膜で形成した場合に、そのＶ－Ｉ特性を検討したところ、図６に示すように、閾値電圧の値がマイナス側にシフトする結果が得られた。この結果からも、このような低速度の成膜条件でゲート絶縁膜を形成すると、相対的にプラス電荷が溜まりやすく、これを半導体膜６７と接して形成することで閾値電圧のシフトが生じてしまうことが分かる。なお、図６において、実線が１０００Å／ｍｉｎの条件で成膜したゲート絶縁膜を有する薄膜トランジスタに関する初期Ｖ－Ｉ特性で、破線が閾値電圧がシフトした薄膜トランジスタのＶ－Ｉ特性である。
　このように、本実施形態では、ゲート絶縁膜６６を単一膜でなく、ゲート電極６６側から低速成膜条件で第１ゲート絶縁膜６６ａを形成した後、その上に第２ゲート絶縁膜６６ｂを積層する態様で構成したため、ゲート絶縁膜６６を挟んだゲート電極６５と半導体層６７との間において内部電界が生じ難く、図８に示すように、当該薄膜トランジスタ６０において閾値電圧のシフトが生じ難く、誤作動が生じ難いものとなっている。なお、図８において、実線が第１ゲート絶縁膜６６ａをＳｉ－Ｈ結合密度が５．６３×１０１９ｂｏｎｄｓ／ｃｍ３～１．８７×１０２３ｂｏｎｄｓ／ｃｍ３となる条件で成膜し、第２ゲート絶縁膜６６ｂをＳｉ－Ｈ結合密度が１．７０×１０２２ｂｏｎｄｓ／ｃｍ３より大きくなる条件で成膜してなるゲート絶縁膜６６を有する薄膜トランジスタに関する初期Ｖ－Ｉ特性で、破線が閾値電圧がわずかにシフトした薄膜トランジスタのＶ－Ｉ特性（複数サンプル）である。
　ここで、上述のような成膜条件の相違に基づいて、帯電特性に相違を有する第１ゲート絶縁膜６６ａと第２ゲート絶縁膜６６ｂとの膜質をＦＴ－ＩＲやＲＢＳにより詳細に検討したところ、次のような構成を有していることが分かった。
　まず、第１ゲート絶縁膜６６ａは、Ｓｉ－Ｈ結合密度が５．６３×１０１９ｂｏｎｄｓ／ｃｍ３～１．８７×１０２３ｂｏｎｄｓ／ｃｍ３であった。
　一方、第２ゲート絶縁膜６６ｂは、Ｓｉ－Ｈ結合密度が１．７０×１０２２ｂｏｎｄｓ／ｃｍ３より大きかった。
　このことより、膜中にＳｉが多いと弱いＳｉ－Ｓｉ結合が多く存在することになり、光により劣化しやすく、欠陥を生成しやすくなることが分かる。
　以上、本発明に係る実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではなく、以下のような形態も本発明に含まれる。
　例えば、本実施形態では、本発明の半導体装置として逆スタガ型の薄膜トランジスタ６０を例示したが、例えば図９に示すようなスタガ型（トップゲート型）の薄膜トランジスタ６０ａにも本発明の構成を採用することができる。つまり、ガラス基板４１上に半導体膜６７０を形成し、半導体膜６７０上に高速度の成膜条件で第２ゲート絶縁膜６６ｂを形成した後、低速度の成膜条件で第１ゲート絶縁膜６６ａを形成してゲート絶縁膜６６とし、そのゲート絶縁膜６６上にゲート電極６５を形成することで、本発明の「製造効率の向上」と「誤動作が少なく信頼性の高い半導体装置の提供」の作用効果を奏することが可能である。
　１０…液晶表示装置（液晶装置）、１１…液晶パネル、１２…バックライト装置、６０…薄膜トランジスタ（半導体装置）、６５…ゲート電極、６６…ゲート絶縁膜、６６ａ…第１ゲート絶縁膜、６６ｂ…第２ゲート絶縁膜、６７…半導体膜

Claims (6)

  1. 　ゲート電極と、
    　半導体膜と、
    　前記ゲート電極と前記半導体膜との間に形成されたゲート絶縁膜と、を備え、
    　前記ゲート絶縁膜が、前記ゲート電極側から第１ゲート絶縁膜と第２ゲート絶縁膜を有してなり、
    　前記第１ゲート絶縁膜は、前記第２ゲート絶縁膜よりも相対的にゲート電極からゲート絶縁膜への電子のトラップが少ない絶縁膜からなり、
    　前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜よりも相対的にゲート絶縁膜から半導体層への電子のトラップが少ない絶縁膜からなることを特徴とする半導体装置。
  2. 　前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜よりも相対的に高速度で成膜されてなることを特徴とする請求項１に記載の半導体装置。
  3. 　前記第１ゲート絶縁膜は、Ｓｉ－Ｈ結合密度が５．６３×１０１９ｂｏｎｄｓ／ｃｍ３～１．８７×１０２３ｂｏｎｄｓ／ｃｍ３とされ、前記第２ゲート絶縁膜は、Ｓｉ－Ｈ結合密度が１．７０×１０２２ｂｏｎｄｓ／ｃｍ３より大きいことを特徴とする請求項１又は請求項２に記載の半導体装置。
  4. 　ゲート電極を形成する工程と、
    　ゲート絶縁膜を形成する工程と、
    　半導体膜を形成する工程と、を含み、
    　前記ゲート絶縁膜を形成する工程は、前記ゲート電極側に第１ゲート絶縁膜を形成する第１ゲート絶縁膜形成工程と、前記半導体膜側に第２ゲート絶縁膜を形成する第２ゲート絶縁膜形成工程と、を含み、
    　前記第２ゲート絶縁膜形成工程は、前記第１ゲート絶縁膜の成膜速度よりも相対的に高速度の条件で成膜を行うことを特徴とする半導体装置の製造方法。
  5. 　前記第１ゲート絶縁膜形成工程は、Ｓｉ－Ｈ結合密度が５．６３×１０１９ｂｏｎｄｓ／ｃｍ３～１．８７×１０２３ｂｏｎｄｓ／ｃｍ３となる成膜条件で成膜を行い、前記第２ゲート絶縁膜形成工程は、Ｓｉ－Ｈ結合密度が１．７０×１０２２ｂｏｎｄｓ／ｃｍ３より大きくなる成膜条件で成膜を行うことを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 　素子基板と対向基板との間に液晶層を挟持してなる液晶装置であって、
    　前記素子基板は、請求項１ないし請求項３のいずれか１項に記載の半導体装置をスイッチング素子として備えることを特徴とする液晶装置。
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