WO2010076929A1 - 에어갭층을 갖는 발광소자 및 그 제조방법 - Google Patents

에어갭층을 갖는 발광소자 및 그 제조방법 Download PDF

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WO2010076929A1
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WO
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air gap
semiconductor layer
pattern
emitting device
light emitting
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PCT/KR2009/002913
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홍창희
김형구
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전북대학교산학협력단
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    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
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Definitions

  • the present invention relates to a light emitting device and a method for manufacturing the same, and a light emitting device having at least one air gap layer that can further improve the light extraction efficiency, and a method for manufacturing the same.
  • a buffer layer, an n-type layer, an active layer, and a p-type layer are sequentially grown on a substrate, and then mesa-type dry etching is performed. Thereafter, a metal deposition and patterning process is performed to form a current diffusion layer on the p-type layer, followed by metal deposition, patterning, and annealing to form an n-type electrode and a p-type electrode. At this time, the n-type electrode is formed in a partial region on the n-type layer, the p-type electrode is formed in a partial region on the current diffusion layer.
  • the light emitting device has a light waveguide-like structure formed between the substrate and the device surface.
  • the light generated in the active layer is totally internally reflected at the element surface, the substrate interface, or the substrate backside interface, so that a considerable amount of light is not emitted to the outside and is lost inside, thereby lowering the light extraction efficiency.
  • a conventional method has been proposed to give a surface roughness on the surface of the p-type layer or the n-type layer, or to form a reflection or scattering center on the substrate itself to break the path of the totally reflected light.
  • the present invention provides a light emitting device and a method of manufacturing the same to form one or more layers that can improve the light extraction efficiency in the region where the semiconductor layer is formed to solve the above problems.
  • the light emitting device of the present invention comprises a substrate; A semiconductor layer formed on the substrate; And a plurality of air gaps formed in the semiconductor layer.
  • the light emitting device of the present invention A first semiconductor layer on the substrate, the first semiconductor layer having a plurality of air gaps therein; And a second semiconductor layer on the first semiconductor layer, the second semiconductor layer having a plurality of air gaps therein.
  • the light emitting device of the present invention is characterized in that the air gap has a three-dimensional shape, and a plurality of air gaps having the same three-dimensional shape are arranged periodically or aperiodically.
  • the light emitting device of the present invention is characterized in that the air gap has a three-dimensional shape, and a plurality of air gaps having various three-dimensional shapes are arranged periodically or aperiodically.
  • the light emitting device of the present invention is characterized in that the air gap is in contact with the substrate, and the inner inclination angle formed by the air gap and the substrate or the angle formed by the bottom side and the corresponding side of the air gap is 20 degrees to 70 degrees.
  • the light emitting device of the present invention is characterized in that the air gap layer is filled with another material.
  • the light emitting device of the present invention is characterized in that the other material is a metal.
  • the light emitting device of the present invention is also characterized in that the other substance is a phosphor.
  • the other substance is a phosphor
  • the air gap is characterized in that it is sufficiently larger than the phosphor particle size.
  • the light emitting device of the present invention is characterized in that the air gap of the first semiconductor layer and the air gap of the second semiconductor layer are alternately arranged on the vertical plane.
  • the light emitting device of the present invention is characterized in that the air gap of the first semiconductor layer and the air gap of the second semiconductor layer are arranged in a line on a horizontal plane.
  • Method of manufacturing a light emitting device of the present invention preparing a substrate; Forming a patterning thin film layer on the substrate; Forming an etching induction pattern and an air gap connection pattern connected to the patterning thin film layer; Forming a semiconductor layer on the pattern and exposing an etching induction pattern; Wet etching the exposed etch induction pattern with a wet etch solution and wet etching the air gap connection pattern connected to the etch induction pattern; And forming a plurality of air gaps by performing wet etching along the space where the air gap connection pattern is wet etched.
  • the method of manufacturing a light emitting device of the present invention preparing a substrate; Forming a patterning thin film layer on the substrate; A pattern forming step of inducing wet etching on the substrate; Growing a first semiconductor layer on the pattern; Forming a patterning thin film layer on the first semiconductor layer; A pattern forming step of inducing wet etching on the first semiconductor layer; Growing a second semiconductor layer on the pattern; Performing wet etching along the pattern; And wet etching along the space where the pattern is wet etched to form a plurality of air gaps.
  • the method of manufacturing a light emitting device of the present invention preparing a substrate; Forming a patterning thin film layer on the substrate; Forming an air gap connection pattern on the patterning thin film layer; Forming a semiconductor layer on the pattern; Forming a mask on the semiconductor layer, followed by dry etching and wet etching the exposed air gap connection pattern; And forming a plurality of air gaps by performing wet etching along the space where the air gap connection pattern is wet etched.
  • the method of manufacturing a light emitting device of the present invention preparing a substrate; Forming a patterning thin film layer on the substrate; Forming a pattern for air gap connection on the substrate; Growing a first semiconductor layer on the pattern; Forming a patterning thin film layer on the first semiconductor layer; Forming a pattern for air gap connection on the first semiconductor layer; Growing a second semiconductor layer on the pattern; Forming a dry etching mask on the second semiconductor layer and performing dry etching to expose the air gap connection patterns of the first semiconductor layer and the second semiconductor layer; Performing wet etching along the air gap connection pattern; And forming a plurality of air gaps by performing wet etching along the space where the air gap connection pattern is wet etched.
  • the method of manufacturing a light emitting device of the present invention characterized in that it further comprises the step of filling a phosphor in the air gap with a spin coater.
  • the method of manufacturing a light emitting device of the present invention characterized in that it further comprises the step of filling the air gap with a phosphor using ultrasonic waves.
  • the method of manufacturing a light emitting device of the present invention characterized in that it further comprises the step of filling the air gap with a metal electroplating method.
  • the patterning thin film is characterized in that made of any one material of SiOx, SiNx, W and Pt.
  • the method of manufacturing the light emitting device of the present invention is characterized in that the etching induction pattern and the air gap connection pattern is formed to have a periodic arrangement each or together.
  • the method of manufacturing a light emitting device of the present invention is characterized in that the wet etching solution, the etching etching pattern formed on the substrate wet etching the air gap connection pattern connected to the etching induction pattern.
  • the wet etching solution is sodium hydroxide, potassium hydroxide, sulfuric acid, phosphoric acid and allues (4H 8 PO 4 + 4CH 8 COOH + HNO 8 + H 2 O), hydrofluoric acid It characterized in that it comprises at least one of.
  • the method of manufacturing the light emitting device of the present invention is characterized in that the wet etching of the semiconductor layer is induced by forming an electrode on the surface of the semiconductor and applying current or light.
  • the method for manufacturing a light emitting device of the present invention is characterized in that the semiconductor layer comprises an n-type layer, an active layer and a p-type layer, and is formed by a selective MOCVD method.
  • the method of manufacturing the light emitting device of the present invention is characterized in that the irregular surface scattering surface is further formed on the outer surface or the transparent conductive film of the semiconductor layer.
  • the method of manufacturing the light emitting device of the present invention characterized in that it further comprises the step of separating the semiconductor layer and the substrate.
  • the method of manufacturing the light emitting device of the present invention further comprises the step of separating the semiconductor layer and the substrate, characterized in that using the LLO method or CLO method in the step of separating the substrate.
  • the method of manufacturing the light emitting device of the present invention is characterized in that the wet etching of the air gap connection pattern exposed by dry etching.
  • the present invention forms a semiconductor layer after forming an etching induction pattern on the substrate.
  • a second semiconductor layer may be formed.
  • wet etching a plurality of air gaps having a predetermined shape are formed in one or more semiconductor layers.
  • the air gap scatters light traveling to the sapphire surface due to total internal reflection among the light generated in the semiconductor layer, thereby improving light extraction efficiency.
  • the air gap may improve the light extraction efficiency and color rendering by filling the inside with a metal or phosphor.
  • FIG. 1 is a cross-sectional view showing a light emitting device according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of a light emitting device having multiple air gaps.
  • 3 is a SEM photograph of the gallium nitride layer formed with the multiple air gaps.
  • 4 and 5 are a plan view showing the shape of the pattern serving as a mask according to an embodiment of the present invention in a plane and cross section.
  • 6 to 8 are surface optical photographs and side SEM photographs after the air gap is formed.
  • FIG. 9 is a schematic view for explaining the light extraction efficiency of the light emitting device according to the embodiment of the present invention.
  • 11 to 13 are views illustrating the formation of an etch induction pattern, an air gap connection pattern, and an air gap pattern according to an embodiment of the present invention by process steps.
  • FIG. 14 is a planar cross-sectional view of a light emitting device including an etching induction pattern, an air gap connection pattern, and an air gap pattern according to an embodiment of the present invention.
  • 15 is a view three-dimensionally showing that the air prism and the air gap is formed in accordance with an embodiment of the present invention.
  • FIG. 16 is a view showing a state in which the air gap of Figure 15 is formed continuously.
  • 17 is a diagram illustrating an example in which a cutting line crosses an etching induction pattern when dicing a chip.
  • FIG. 18 is a cross-sectional view showing that the scattering surface is further formed on the outer surface of the semiconductor layer according to the present invention.
  • 19 is a cross-sectional view showing an example in which an air gap is applied to a vertical LED.
  • FIG. 1 is a cross-sectional view showing a light emitting device having an air gap according to an embodiment of the present invention.
  • the light emitting device of the present invention is formed in the substrate 100, the semiconductor layers 130, 140, and 150 formed on the substrate 100, and the semiconductor layers 130, 140, and 150.
  • the air gap 111 is included.
  • the air gap 111 is formed in a prism shape inside the semiconductor layers 130, 140, and 150.
  • electrode pads 171 and 172 for applying a current are provided at upper ends of the semiconductor layers 130, 140, and 150.
  • the active layer 140 constituting the semiconductor layers 130, 140, and 150 functions as a light emitting area or a light emitting area.
  • the substrate 100 may include any one of a sapphire substrate, a silicon carbide (SiC) substrate, a silicon (Si) substrate, a zinc oxide (ZnO) substrate, a gallium arsenide (GaAs) substrate, and a gallium phosphide (GaP) substrate.
  • a sapphire substrate is used.
  • the prism-shaped air gap 111 serves to improve the light extraction effect by scattering the light traveling to sapphire among the light generated in the semiconductor layers 130, 140, and 150.
  • Figure 2 shows a cross-section of this air gap is installed in a double
  • Figure 3 is a SEM picture of this double air gap layer.
  • the cross-section of the air gap 111 is an example of forming a prism, but the air gap 111 according to the present invention is not limited to this, triangular pyramid and hexagon pyramid It may be manufactured to have various shapes such as shape.
  • the patterns 112, 113, and 213 used to form the air gaps are made of one of SiOx, SiNx, W, and Pt, and the etching induction pattern may be It is required that the semiconductor layer not be sealed on the pattern region.
  • the air gap connection pattern and the air gap pattern require that the semiconductor layer be sealed on the pattern region.
  • the semiconductor layers 130, 140, and 150 include an n-type layer 130, an active layer 140, and a p-type layer 150, and include a Si film, a GaN film, an AlN film, an InGaN film, an AlGaN film, an AlInGaN film, and the like. It is preferably formed by including at least one of the semiconductor thin film comprising.
  • the n-type layer 130 is a layer in which a plurality of carriers are electrons, and may be composed of an n-type semiconductor layer and an n-type cladding layer.
  • the n-type semiconductor layer and the n-type cladding layer may be formed by injecting n-type impurities, for example, Si, Ge, Se, Te, C, or the like into the aforementioned semiconductor thin film.
  • the p-type layer 150 is a layer in which a plurality of carriers are holes, and may be composed of a p-type semiconductor layer and a p-type cladding layer.
  • the p-type semiconductor layer and the p-type cladding layer are formed by injecting p-type impurities such as Mg, Zn, Be, Ca, Sr, and Ba into the semiconductor thin film described above.
  • the active layer 140 is a layer that outputs light having a predetermined wavelength while recombining electrons provided from the n-type layer 130 and holes provided from the p-type layer 150.
  • the active layer 140 may be formed of a multilayer semiconductor thin film having a single quantum well structure or a multiple quantum well structure by alternately stacking a well layer and a barrier layer. At this time, since the wavelength of the light is changed according to the semiconductor material constituting the active layer 140, it is preferable to select a suitable semiconductor material according to the target output wavelength.
  • the wet etchant penetrating through the inlet removes the etch induction pattern region on the sapphire substrate.
  • the patterning (etching) inlets on the semiconductor layers 130, 140, and 150 may be manufactured in a circular or polygonal shape according to the shape of the etching induction pattern.
  • the inner inclination angle ⁇ 1 formed by the air gap 111 and the substrate 100 may be 20 degrees to 70 degrees based on the substrate 100. Therefore, the inner inclined surface of the air gap 111 having such a prism shape can improve the light extraction efficiency by deflecting the light traveling in the sapphire direction by total internal reflection.
  • One or more semiconductor layers including such an air gap may be formed to overlap each other. That is, after forming a silicon oxide dot pattern, an etch induction pattern, and a stripe pattern, an air gap connection pattern penetrating through the sapphire substrate, the gallium nitride layer is grown, and then silicon once again. After forming an oxide dot pattern and a stripe pattern penetrating it, the gallium nitride layer is grown again. Thereafter, a wet etching solution is injected into the patterning inlet formed by the gallium nitride not growing on the silicon dot, and the etching process follows the stripe pattern and the wet etching solution may penetrate to form an air gap or air prism. A space is formed.
  • Reference numeral 111 denotes a vertical cross section of the prism-shaped air gap.
  • an air prism 114 is formed, and on the air gap pattern 213, an air gap 230 having a hexagonal pyramid shape is formed.
  • An air prism may be used alone as an air gap having a prism shape, and may be used together with an air gap having a shape other than a prism shape.
  • the air gap and the air prism may have the same cross-sectional shape.
  • the electrode pads 171 and 172 include an n-type electrode pad 171 in contact with the n-type layer 130 and a p-type electrode pad 172 in contact with the p-type layer 150.
  • each of the n-type electrode pad 171 and the p-type electrode pad 172 may be at least one metal of Pb, Sn, Au, Ge, Cu, Bi, Cd, Zn, Ag, Ni, Ti, and an alloy containing them. It is preferable to form a single film or a multilayer film.
  • the p-type electrode pad 172 of the electrode pads 171 and 172 may be formed on the p-type layer 150 first, and then on the p-type electrode pad 172.
  • FIGS. 4 and 5 are a plan view and a cross-sectional view showing a method of forming a pattern acting as a mask according to an embodiment of the present invention
  • Figure 6 is a surface optical photograph after the air gap is formed
  • Figures 7 and 8 Are side SEM photographs.
  • the substrate 100 is prepared, and a patterning thin film layer (not shown) having a predetermined thickness is formed on the prepared substrate 100.
  • the patterning thin film may be formed by depositing at least one of SiOx, SiNx, W, and Pt by a plasma chemical vapor deposition (CVD) method or a sputtering method.
  • the patterning thin film is preferably formed to a thickness of about 300 nanometers or less.
  • the patterning thin film is connected to air gap connection patterns (stripe patterns), and the etching induction pattern is patterned so that the inlets to be exposed on the semiconductor layer are spaced apart from each other (see FIG. 4).
  • a lift-off process may be performed to form a pattern.
  • the etching induction pattern 112 and the air gap connection pattern 113 are manufactured in different sizes.
  • the etching induction pattern 112 and the air gap connection pattern 113 may be formed to have a periodic arrangement.
  • the etching induction pattern 112 and the air gap connection pattern 113 is formed to be connected to each other.
  • the etching induction pattern 112 is formed in a circular shape so that the inlet formed in the semiconductor layer has a hexagonal cross section.
  • the etching induction pattern 112 may be formed to have an inlet horizontal cross section of various shapes such as triangle, polygon, etc., not circular.
  • the air gap connection pattern 113 is connected to the etching induction pattern 112 as described above, the shape is preferably a straight line form.
  • an air gap 111 having various shapes may be formed, and the air gap connection pattern 113 may be periodically Or may be formed aperiodically.
  • the air prism 114 which is a prism-shaped air gap, may be formed using only the air gap connecting pattern 113 without forming the air gap pattern 213.
  • semiconductor layers 130, 140, and 150 are formed on the etching induction pattern 112 and the air gap connection pattern 113.
  • the air gap 111 or the air prism 114 and the n-type layer (gallium nitride) 131 may be formed by repeating these steps (see FIGS. 2 and 3). If this process is repeated many times, it may have multiple air gap layers.
  • the semiconductor layers 130, 131, 140, and 150 include n-type layers 130 and 131, an active layer 140, and a p-type layer 150, and are formed by a selective MOCVD method.
  • the p-type layer 150 is sequentially stacked to form a semiconductor layer.
  • the n-type impurities are implanted into the nitride thin film to form the n-type layers 130 and 131.
  • the barrier layer and the well layer are alternately deposited to form a multi-quantum well having an In 1-x Ga 1-y Al 1-z N / In 1-x Ga 1-y Al 1-z N structure, where 0 ⁇ x
  • the active layer 140 is formed by adjusting ⁇ 1, 0 ⁇ y ⁇ 1, and 0 ⁇ z ⁇ 1. Then, the nitride thin film is deposited thereon, and then the p-type impurity is implanted to form the p-type layer 150.
  • the semiconductor layers 130, 131, 140, and 150 are preferably subjected to lateral epitaxial overgrowth (LEO) and selective epitaxial growth (SEG) using MOCVD.
  • LEO lateral epitaxial overgrowth
  • SEG selective epitaxial growth
  • the growth is predominantly sutured on the pattern on which the air gap is to be formed, and the air gap connection pattern 113 is covered by continuous epitaxial growth on the pattern on which the air gap is to be formed.
  • Thin film crystals are grown.
  • an etching induction pattern 112 having a relatively large area is not formed on the upper surfaces of the semiconductor layers 130, 131, 140, and 150.
  • the etching induction pattern 112 is exposed from the top of the semiconductor layers 130, 131, 140, and 150, and the air gap connection pattern 113 is covered with the semiconductor layer and grown to a flat surface.
  • the shape of the air gap connection pattern 113 is not limited to an illustration.
  • the semiconductor layer may be deformed in various shapes according to a condition in which the semiconductor layer is brought into close contact with the semiconductor layer through horizontal growth on the upper surface of the air gap connecting pattern 113 connected to the etching induction pattern 112. .
  • the exposed etching induction pattern 112 is wet etched with a wet etching solution to form an air gap.
  • the wet etching solution is sodium hydroxide (NaOH), potassium hydroxide (KOH), sulfuric acid (H 2 SO 4 ), phosphoric acid (H 3 PO 4 ), aloe etch (4H 8 PO 4 + 4CH 8 COOH + HNO 8 + H 2 O), hydrofluoric acid may be included.
  • the etching induction pattern 112 exposed through the wet etching may be removed.
  • the etching of the exposed etching induction pattern 112 may be performed by using an electrochemical method by forming an electrode on the surface, or by using a photo-enhanced chemical (PEC) etching method. This method can be applied to the etching of the pattern for air gap connection and the etching of the semiconductor layer for forming the air gap.
  • PEC photo-enhanced chemical
  • the air gap connection pattern 113 connected to the etching induction pattern 112 is wet etched.
  • the wet etching solution is introduced while etching and following the air gap connection pattern 113 connected to the exposed etching induction pattern 112. That is, it is preferable to etch the air gap connection pattern 113 connected to the etch induction pattern 112 using a wet etching solution obtained by etching the etch induction pattern 112 formed on the substrate 100.
  • the etching of the etching induction pattern 112 and the air gap connection pattern 113, the etching of the semiconductor layer may be performed simultaneously using the wet etching solution or sequentially using different types of wet etching solutions. It may be practiced.
  • the upper surface of the semiconductor layer is hardly etched.
  • the etching selectivity of the (0001) plane, which is the gallium plane, and the (000-1) plane, which is the nitride plane of the semiconductor layers 130, 131, 140, and 150, are different from each other.
  • etching of the (000-1) plane, which is the nitride plane of the semiconductor layers 130, 131, 140, and 150 may be performed relatively quickly, thereby forming a prism-shaped air gap 111.
  • the air gap or the air prism 111 represented by the vertical cross section is formed in three dimensions, may be made of a plurality of the same three-dimensional shape, may be made of a plurality of various three-dimensional shape.
  • the shape of the air gap 111 may be varied in the form of a prism 114, a hexagon pyramid 230, a triangular pyramid, and the like by modifying the pattern shapes 113 and 213 at positions where the air gap 111 is to be formed.
  • the current diffusion layer 160 may be formed of a transparent conductive film such as indium tin oxide (ITO) or indium zinc oxide (IZO).
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • a portion of the n-type layer 130 and the active layer 140 may be mesa-etched to expose a portion of the n-type layer 130 on which the n-type electrode 171 is to be formed.
  • a metal deposition, patterning, and annealing process is performed on a portion of the exposed n-type layer 130 and a portion of the current diffusion layer 160 to form an n-type electrode 171 and a p-type electrode ( 172).
  • the n-type electrode 171 is formed to contact a portion of the n-type layer 130
  • the p-type electrode 172 is formed to contact a portion of the current diffusion layer 160.
  • the n-type electrode 171 and the p-type electrode 172 is made of at least one metal of Pb, Sn, Au, Ge, Cu, Bi, Cd, Zn, Ag, Ni, Ti and alloys containing them. It is preferable to form a single film or a multilayer film.
  • the electrodes 171 and 172 may be formed on the surfaces of the semiconductor layers 130, 140, and 150, and current or light may be applied thereto to perform electrochemical etching.
  • the present invention may further include separating the semiconductor layers 130, 131, 140, and 150 and the substrate 100 mentioned above from each other.
  • the semiconductor layers 130, 131, 140, 150 and the substrate 100 may be separated from each other by using a laser lift off (LLO) method.
  • LLO laser lift off
  • the semiconductor layers 130, 131, 140, and 150 and the substrate 100 may be separated from each other using a CLO method.
  • CLO chemical lift off
  • an additional thin film layer formed on the outer surface or the outer surface of the semiconductor layers 130, 131, 140, and 150 may be etched and separated from the substrate 100 using a chemical solution. .
  • 9 is a conceptual diagram illustrating light extraction efficiency of a light emitting device according to an exemplary embodiment of the present invention. 10 is a surface optical photograph observed during light emission.
  • the light emitting device forms an air gap 111 on the sapphire substrate 100.
  • the air gap 111 is scattered or reflected in the air gap 111 where most of the light is formed due to a large difference between the refractive indexes of the semiconductor layers 130, 140, and 150 and the refractive index of the air, and thus, the air gaps 111 are disposed on the upper and side portions of the device.
  • Simulation results show that the light extraction efficiency is best when the inclination angle ⁇ 1 of the air gap 111 has an inclination angle in the range of 30 to 70 degrees, while the light extraction efficiency gradually decreases at the inclination angle outside the above range.
  • the scattering surface is further formed on the outer surface of the semiconductor layer according to the present invention.
  • the outer surface of the stacked semiconductor layer (the outer surface of the layer located outside the n-type layer 130 or the p-type layer 150) or the uneven scattering surface on the transparent conductive film ( 300) can be formed randomly.
  • the scattering surface may be formed in a variety of irregularities.
  • the method of forming the scattering surface 300 having the surface roughening as described above has been roughening the surface by using a physical or chemical etching technique, and improved the external quantum efficiency.
  • the scattering surface may be implemented by making the surface rough through thin film growth using growth conditions such as pressure or temperature during growth of the nitride semiconductor.
  • 19 is a cross-sectional view of an air gap applied to a vertical type LED.
  • FIG. 11 to 13 are views illustrating an etching induction pattern, an air gap connection pattern, and an air gap pattern serving as a mask according to an embodiment of the present invention for each process step
  • FIG. 14 is an etching induction pattern of the present invention.
  • a horizontal cross-sectional view showing an embodiment in which both the air gap connection pattern and the air gap pattern are implemented
  • FIG. 15 shows the air gap connection pattern and the air gap pattern of the present invention, and the three-dimensional shape and the correspondence. 15 shows the repeated formation of the air gap of 15.
  • the etch induction pattern 112 is exposed while being sequentially layered to the P layer, and the wet etching solution is connected to the exposed etch induction pattern 112. Flows along).
  • anisotropic etching may be performed on the semiconductor layer 130 at the same time as the patterns are etched or separately to form an air gap, which is a triangular prism-shaped empty space. This process may be repeatedly applied to the semiconductor layer 131.
  • the air gap connection pattern In the case of using the SiO 2 film in the etching induction pattern, the air gap connection pattern, a BOE solution for selectively etching SiO 2 may be used.
  • the KOH solution may be effective to infiltrate the space where the patterns are etched to etch the semiconductor layer. Therefore, the air gap may be formed using only one etching solution, or the semiconductor layer may be etched by changing the etching solution after etching the etching induction pattern.
  • the etching induction pattern 112 is exposed before the N-type electrode pad 171 (see FIG. 1) is formed.
  • an etching induction pattern 112 and an air gap connection pattern 113 are connected to a substrate 100, and the air gap connection pattern ( An air gap pattern 213 on which a plurality of air gaps are to be formed may be provided on the 113.
  • the air gap connection pattern is a pattern for forming a prism-shaped air gap
  • the air gap pattern is a pattern for forming air gaps of various shapes.
  • the semiconductor layers 130, 131, 140, and 150 are formed to cover the air gap connection patterns 113 having various shapes, and according to the shape of the pattern 213 through which the air gaps are to be formed by wet etching. As shown, the prism 114 and the hexagonal pyramidal air gap 230 may be formed. The air gap may be formed in various shapes according to the patterns 213 and 113.
  • the light generated in the active layer 140 and proceeding to sapphire is scattered by the formed air gaps 114 and 230 and extracted to the upper side of the device. Therefore, according to the present invention, the light extraction efficiency may be improved by the air gap 230 or the air prism 114.
  • the air gap is a hexagonal pyramid shape
  • the air prism is formed in a triangular prism shape.
  • the cross section of the air gap may be formed including a square, a triangle, a hemisphere, and the like, but is not limited thereto and may be manufactured in various shapes.
  • the air gaps 111 and 230 are formed through wet etching before the current diffusion layer 160 is formed.
  • the present disclosure is not limited thereto, and the air gaps may be formed after the current diffusion layer 160 is formed. 114 and 230 may also be formed.
  • an area of the etching induction pattern 112 may be greater than or equal to a predetermined size.
  • FIG. 17 is a diagram illustrating an example of dicing a chip.
  • the holes are divided in half about the holes of the etching initiation pattern 112. Can be divided.
  • a predetermined angle may be given to the divided holes themselves, light extraction may be induced in the holes.
  • the air gap of the present invention may be filled with a material other than semiconductor (gallium nitride), and metal or phosphor may be used.
  • the air gap can be filled with metal using an electroplating method.
  • spin coaters and ultrasonic waves may be used as a method of filling a phosphor in the air gap.
  • the air gap can be made sufficiently larger than the phosphor particle size by growing the gallium nitride layer thick (eg: 400 microns of sapphire substrate, 10 microns thick of the gallium nitride layer).
  • the light emitting device may be configured such that the air gap of the first semiconductor layer and the air gap of the second semiconductor layer are alternately arranged on the vertical plane.
  • the light emitting device may be configured such that the air gap of the first semiconductor layer and the air gap of the second semiconductor layer are arranged in a line on a horizontal plane.
  • the light emitting device may be made to have only an air gap connection pattern or to have both an air gap connection pattern and an air gap pattern in an absence of an etching induction pattern. That is, instead of making an etching induction pattern to suppress the growth of the semiconductor layer in the pattern portion and using wet etching, an air gap connection pattern (or an air gap connection pattern and an air gap pattern) is formed and the semiconductor layer is raised. Afterwards, a dry etching mask may be formed on the semiconductor layer, and dry etching may be performed until the portion where the air gap connection pattern is formed is exposed using a dry etching ICP (Inductive Coupled Plasma) device. When the air gap connection pattern is exposed, wet etching is performed to wet-etch the air gap connection pattern.
  • ICP Inductive Coupled Plasma
  • the method of manufacturing a light emitting device of the present invention comprises the steps of preparing a substrate; Forming a patterning thin film layer on the substrate; Forming an air gap connection pattern on the patterning thin film layer; and forming a semiconductor layer on the pattern; Forming a mask layer on the semiconductor layer, patterning the mask layer, and wet etching the exposed air gap connection pattern by dry etching; And forming a plurality of air gaps by performing wet etching along a space where the air gap connection pattern is wet-etched.
  • the method of manufacturing a light emitting device of the present invention comprises the steps of preparing a substrate; Forming a patterning thin film layer on the substrate; Forming a pattern for air gap connection on the substrate; Growing a first semiconductor layer on the pattern; Forming a patterning thin film layer on the first semiconductor layer; Forming a pattern for air gap connection on the first semiconductor layer; Growing a second semiconductor layer on the pattern; Forming a dry etching mask on the second semiconductor layer and performing dry etching to expose the air gap connection patterns of the first semiconductor layer and the second semiconductor layer; Performing wet etching along the air gap connection pattern; and performing wet etching along a space where the air gap connection pattern is wet etched to form a plurality of air gaps.
  • the present invention provides a light emitting device capable of improving light extraction efficiency by forming one or more layers of air gaps having a predetermined shape in a region where a semiconductor layer is formed, and a method of manufacturing the same. Further, in such a light emitting device and a method of manufacturing the same, the air gap is formed of an air protrusion having a shape of a triangle or a hexagon between 30 degrees and 70 degrees in the semiconductor layer, thereby improving light extraction efficiency.

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Abstract

본 발명은 에어갭을 구비하는 발광소자를 제공한다. 상기 발광 소자는 기판과, 상기 기판 상에 형성된 반도체층과, 상기 반도체 층 내에 형성된 에어갭을 포함한다. 상기 에어갭은 다층으로 형성될 수 있다. 또한, 본 발명은 상기 발광 소자의 제조 방법을 제공한다. 따라서, 본 발명은 습식식각을 통하여 일정한 모양의 에어갭을 형성할 수 있고, 상기 에어갭은 반도체층에서 생성된 광 중에서 내부 전반사로 인해 사파이어 면으로 진행하는 광을 산란시킴으로써, 광 추출 효율을 향상시킬 수 있다.

Description

[규칙 제26조에 의한 보정 27.10.2009]　에어갭층을 갖는 발광소자 및 그 제조방법
본 발명은 발광소자 및 이의 제조 방법에 관한 것으로, 광 추출 효율을 보다 향상시킬 수 있는 하나 이상의 에어갭층을 구비하는 발광소자 및 그 제조방법에 관한 것이다.
일반적으로 MOCVD 법을 이용하여 반도체 발광소자를 제작할 경우, 먼저 기판 상에 버퍼층, n형층, 활성층, p형층을 순차로 성장시킨 다음 메사형의 건식 식각을 실시한다. 이후, 금속 증착, 패터닝 공정을 실시하여 p형층 상에 전류 확산층을 형성한 다음 금속 증착, 패터닝(patterning) 및 어닐링(annealing) 공정을 실시하여 n형 전극 및 p형 전극을 형성하여 제작한다. 이때, n형 전극은 n형층 상의 일부 영역에 형성하고, p형 전극은 전류 확산층 상의 일부 영역에 형성한다.
이러한 발광소자는 기판과 소자 표면 사이에 광 도파로(light waveguide)와 같은 구조가 형성된다. 이로 인해, 활성층에서 생성된 광이 소자 표면, 기판 경계면, 혹은 기판 뒷면 경계면에서 내부 전반사됨에 따라 상당한 광이 외부로 방출되지 못하고 내부에서 소실됨으로써 광 추출 효율이 낮아지게 된다. 이러한 문제를 해결하기 위해 종래에 제시된 방법은 p형층 또는 n형층 표면에 표면 거칠기를 주는 방법 또는 기판 자체에 반사 또는 산란 센터를 형성하여 전반사 되는 빛의 경로를 꺽는 방법이 제시되어 왔다. 하지만, 종래의 방법은 반사 또는 산란 센터에 의해 수직방향으로 광을 추출하는 효과는 두드러지나, 동시에 측면으로 반사하는 빛을 추출하는데는 어려움이 있었다. 또한 기판 자체에 이러한 처리를 하는 것은 공정효율이 떨어지고, 장시간이 소요되는 단점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해, 반도체층이 형성되는 영역에 광 추출 효율을 향상시킬 수 있는 하나 또는 하나 이상의 층을 형성하는 발광소자 및 이의 제조 방법을 제공한다.
본 발명의 발광소자는 기판; 상기 기판 상에 형성된 반도체층; 상기 반도체 층 내에 형성된 다수의 에어갭을 포함한다.
또한 본 발명의 발광소자는 기판; 상기 기판 위에, 내부에 다수의 에어갭을 갖는 제1반도체층; 상기 제1반도체층위에, 내부에 다수의 에어갭을 갖는 제2반도체층;을 포함한다.
또한 본 발명의 발광소자는, 상기 에어갭의 형상이 입체이며, 동일한 입체형상을 갖는 다수의 에어갭이 주기적 또는 비주기적으로 배열된 것을 특징으로 한다.
또한 본 발명의 발광소자는, 상기 에어갭의 형상이 입체이며, 다양한 입체형상을 갖는 다수의 에어갭이 주기적 또는 비주기적으로 배열된 것을 특징한다.
또한 본 발명의 발광소자는, 상기 에어갭이 기판과 접촉하며, 에어갭과 기판이 이루는 내측 경사각 또는 에어갭의 밑변과 대응변이 이루는 각도가 20도 내지 70도인 것을 특징으로 한다.
또한 본 발명의 발광소자는, 상기 에어갭층이 다른 물질로 채워지는 것을 특징으로 한다.
또한 본 발명의 발광소자는, 상기 다른 물질이 메탈인 것을 특징으로 한다.
또한 본 발명의 발광소자는, 상기 다른 물질이 형광체인 것을 특징으로 한다.
또한 본 발명의 발광소자는, 상기 다른 물질이 형광체이며,
상기 에어갭이 형광체 입자크기보다 충분히 큰 것을 특징으로 한다.
또한 본 발명의 발광소자는, 상기 제1반도체층의 에어갭과 제2반도체층의 에어갭이 수직면상에서 엇갈리게 배치되는 것을 특징으로 한다.
또한 본 발명의 발광소자는, 상기 제1반도체층의 에어갭과 제2반도체층의 에어갭이 수평면상에서 일렬로 배열되는 것을 특징으로 한다.
본 발명의 발광소자를 제조하는 방법은, 기판을 준비하는 단계; 기판 상에 패터닝용 박막층을 형성하는단계; 상기 패터닝용 박막층에 식각 유도용 패턴과, 이에 연결된 에어갭연결용 패턴을 형성하는 단계; 상기 패턴 상에 반도체층을 형성하고 식각 유도용 패턴을 노출시키는 단계; 상기 노출된 식각 유도용 패턴을 습식식각용액으로 습식식각하고, 상기 식각 유도용 패턴과 연결된 에어갭연결용 패턴을 습식식각하는 단계; 상기 에어갭 연결용 패턴이 습식식각된 공간을 따라 습식식각을 진행하여 다수의 에어갭을 형성하는 단계를 포함한다.
또한, 본 발명의 발광소자를 제조하는 방법은, 기판을 준비하는 단계; 기판 상에 패터닝용 박막층을 형성하는단계; 상기 기판 상에 습식식각을 유도할 수 있는 패턴형성단계; 상기 패턴상에 제1반도체층을 성장하는 단계; 상기 제1반도체 층상에 패터닝용 박막층을 형성하는단계; 상기 제1반도체층상에 습식식각을 유도할 수 있는 패턴형성단계; 상기 패턴상에 제2반도체층을 성장하는 단계; 상기 패턴을 따라 습식식각을 진행하는 단계; 상기 패턴이 습식식각된 공간을 따라 습식식각을 진행하여 다수의 에어갭을 형성하는 단계를 포함한다.
또한, 본 발명의 발광소자를 제조하는 방법은, 기판을 준비하는 단계; 기판 상에 패터닝용 박막층을 형성하는단계; 상기 패터닝용 박막층에 에어갭연결용 패턴을 형성하는 단계; 상기 패턴 상에 반도체층을 형성하는 단계; 상기 반도체 층상에 마스크를 형성한 후 건식식각하고, 노출된 에어갭연결용 패턴을 습식식각하는 단계; 상기 에어갭 연결용 패턴이 습식식각된 공간을 따라 습식식각을 진행하여 다수의 에어갭을 형성하는 단계를 포함한다.
또한, 본 발명의 발광소자를 제조하는 방법은, 기판을 준비하는 단계; 기판 상에 패터닝용 박막층을 형성하는단계; 상기 기판 상에 에어갭연결용 패턴을 형성하는 단계; 상기 패턴상에 제1반도체층을 성장하는 단계; 상기 제1반도체 층상에 패터닝용 박막층을 형성하는단계; 상기 제1반도체층상에 에어갭연결용 패턴을 형성하는 단계; 상기 패턴상에 제2반도체층을 성장하는 단계; 상기 제2반도체층상에 건식식각용 마스크를 형성하고, 상기 제1반도체층 및 제2반도체층의 에어갭연결용 패턴이 노출되도록 건식식각하는 단계; 상기 에어갭 연결용 패턴을 따라 습식식각을 진행하는 단계; 상기 에어갭 연결용 패턴이 습식식각된 공간을 따라 습식식각을 진행하여 다수의 에어갭을 형성하는 단계를 포함한다.
또한, 본 발명의 발광소자를 제조하는 방법은, 상기 에어갭에 형광체를 스핀코터로 채우는 단계를 더 포함하는 것을 특징으로 한다.
또한, 본 발명의 발광소자를 제조하는 방법은, 상기 에어갭에 형광체를 초음파를 이용하여 채우는 단계를 더 포함하는 것을 특징으로 한다.
또한, 본 발명의 발광소자를 제조하는 방법은, 상기 에어갭에 전기도금법으로 금속을 채우는 단계를 더 포함하는 것을 특징으로 한다.
또한, 본 발명의 발광소자를 제조하는 방법은, 상기 패터닝용 박막이 SiOx, SiNx, W 및 Pt 중 어느 하나의 물질로 이루어진 것을 특징으로 한다.
또한, 본 발명의 발광소자를 제조하는 방법은, 상기 식각 유도용 패턴과 에어갭연결용 패턴이 각각 또는 함께 주기적 배열을 갖도록 형성되는 것을 특징으로 한다.
또한, 본 발명의 발광소자를 제조하는 방법은, 상기 기판 상에 형성된 식각 유도용 패턴을 식각한 습식식각액이, 식각 유도용 패턴과 연결된 에어갭연결용 패턴을 습식식각하는 것을 특징으로 한다.
또한, 본 발명의 발광소자를 제조하는 방법은, 상기 습식식각용액이 수산화나트륨, 수산화칼륨, 황산, 인산 및 알루에치(4H8PO4+4CH8COOH+HNO8+H2O), 불산 중 적어도 어느 하나를 포함하는 것을 특징으로 한다.
또한, 본 발명의 발광소자를 제조하는 방법은, 상기 반도체 표면에 전극을 형성하여 전류 또는 광을 인가하여 상기 반도체층의 습식식각을 유도하는 것을 특징으로 한다.
또한, 본 발명의 발광소자를 제조하는 방법은, 상기 반도체층은 n형층, 활성층 및 p형층을 포함하고, 선택적 MOCVD 법으로 형성되는 것을 특징으로 한다.
또한, 본 발명의 발광소자를 제조하는 방법은, 상기 반도체 층의 외면 또는 투광성 도전막에 요철 형상의 산란면이 더 형성되는 것을 특징으로 한다.
또한, 본 발명의 발광소자를 제조하는 방법은, 상기 반도체층과 상기 기판을 분리하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 본 발명의 발광소자를 제조하는 방법은, 상기 반도체층과 상기 기판을 분리하는 단계를 더 포함하며, 상기 기판을 분리하는 단계에서 LLO방법 또는 CLO방법을 사용하는 것을 특징으로 한다.
또한, 본 발명의 발광소자를 제조하는 방법은, 건식식각에 의해 노출된 상기 에어갭연결용 패턴을 습식식각하는 것을 특징으로 한다.
본 발명은 기판 상에 식각유도용 패턴을 형성한 후 반도체층을 형성한다. 또한, 상기 반도체층위에 식각유도용 패턴을 형성한 후 두 번째 반도체층을 형성할 수 있다. 습식식각을 통하여 하나 또는 하나 이상의 반도체층 내부에 일정한 모양의 다수의 에어갭을 형성한다. 여기서, 에어갭은 반도체층에서 생성된 광 중에서 내부 전반사로 인해 사파이어 면으로 진행하는 광을 산란시킴으로써, 광 추출 효율을 향상시킨다.
또한, 상기 에어갭은 그 내부를 금속 또는 형광체로 채워 광추출효율과 연색성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 발광소자를 나타낸 단면도.
도 2는 다중 에어갭을 갖는 발광소자의 단면도.
도 3은 상기 다중 에어갭이 형성된 갈륨나이트라이드층의 SEM사진.
도 4와 도 5는 본 발명의 실시예에 따른 마스크의 역할을 하는 패턴의 형태를 평면과 단면으로 보여주는 도면들이다.
도 6 내지 도 8은 에어갭이 형성된 후의 표면 광학 사진과 측면 SEM 사진들이다.
도 9는 본 발명의 실시예에 따른 발광소자의 광 추출 효율을 설명하기 위한 개요도이다.
도 10은 발광시 관찰된 표면 광학 사진이다.
도 11 내지 도 13는 본 발명의 실시예에 따른 식각유도용 패턴, 에어갭 연결용패턴, 에어갭패턴의 형성을 공정단계별로 보여주는 도면들이다.
도 14는 본 발명의 실시예에 따른 식각유도용 패턴, 에어갭 연결용 패턴, 에어갭용 패턴을 포함하는발광소자의 평면 단면도이다.
도 15는 본 발명의 실시예에 따른 에어프리즘과 에어갭이 형성된 것을 입체적으로 보여주는 도면이다.
도 16은 도 15의 에어갭이 연속적으로 형성된 모습을 보여주는 도면이다.
도 17은 칩을 다이싱하는 경우의 절단선이 식각유도용 패턴을 가로지르는 예를 보여주는 도면이다.
도 18은 본 발명에 따르는 반도체층의 외면에 산란면이 더 형성되는 것을 보여주는 단면도이다.
도 19는 에어갭이 수직형LED에 적용된 예를 보여주는 단면도이다.
첨부된 도면을 참조하여 본 발명에 따른 실시예를 설명한다. 이러한 실시예는 본 발명에 대하여 당업계에서 통상의 지식을 가진 자에게 발명의 범위를 예시하기 위해 제공되는 것이다. 본 발명은 이하에서의 실시예들에 한정되는 것이 아니라, 개시되지 않은 다양한 형태로 구현될 수 있다.
도 1은 본 발명의 실시예에 따른 에어갭을 구비하는 발광소자를 나타낸 단면도이다.
도 1을 참조하면, 본 발명의 발광소자는 기판(100)과, 기판(100) 상에 형성되는 반도체 층들(130, 140, 150)과, 상기 반도체 층(130, 140, 150) 내에 형성되는 에어갭(111)을 포함한다.
상기 에어갭(111)은 상기 반도체 층(130, 140, 150) 내부에 프리즘 형태로 형성된다.
또한, 상기 반도체층(130, 140, 150)의 상단에는 전류를 인가하기 위한 전극 패드(171, 172)가 마련된다.
이와 같이 구성되는 발광소자는 상기 전극 패드(171, 172)를 통해 외부 전류를 인가하면 반도체층(130, 140, 150)을 구성하는 활성층(140)이 발광 면적 또는 발광 영역의 기능을 수행한다.
여기서, 상기 기판(100)은 사파이어 기판, 실리콘 카바이드(SiC) 기판, 실리콘(Si) 기판, 아연 산화물(ZnO) 기판, 갈륨 비소화물(GaAs) 기판 및 갈륨 인화물(gallium phophide;GaP) 기판 중의 어느 하나를 사용할 수 있으며, 본 실시예에서는 사파이어 기판을 사용한다.
상기 프리즘 형태의 에어갭(111)은 반도체층(130, 140, 150)에서 생성된 광 중에서 사파이어로 진행하는 광을 산란시킴으로써 광 추출 효과를 향상시키는 역할을 한다.
도 2는 이러한 에어갭이 이중으로 설치된 모습의 단면을 도시하고 있으며, 도 3은 이러한 이중 에어갭층의 SEM사진이다.
도 1 내지 도3에 도시된 바와 같이, 본 실시예에서는 에어갭(111)의 단면이 프리즘 형태를 이루는 것을 예로 하였으나, 본 발명에 따르는 에어갭(111)은 이에 한정되지 않고, 삼각뿔 및 육각뿔 형태 등 다양한 형상을 갖도록 제작될 수 있다.
여기서, 이러한 에어갭(예:111, 114, 230)을 형성하기 위해 사용되는 패턴(112, 113, 213)은 SiOx, SiNx, W 및 Pt 중 어느 하나의 물질로 이루어지며, 식각유도용 패턴은 상기 패턴 영역위에서 반도체층이 봉합되지 않을 것이 요구된다.
에어갭연결용 패턴과 에어갭용 패턴은 상기 패턴영역위에서 반도체층이 봉합되어질 것이 요구된다.
상기 반도체층(130, 140, 150)은 n형층(130)과 활성층(140) 및 p형층(150)을 포함하며, Si 막, GaN 막, AlN 막, InGaN 막, AlGaN 막, AlInGaN 막 및 이들을 포함하는 반도체 박막 중 적어도 하나를 포함하여 형성되는 것이 바람직하다. 여기서, 상기 n형층(130)은 다수 캐리어가 전자인 층으로서, n형 반도체층과 n형 클래드층으로 구성될 수 있다. 이러한 n형 반도체층과 n형 클래드층은 전술한 반도체 박막에 n형 불순물 예를 들어, Si, Ge, Se, Te, C 등을 주입하여 형성할 수 있다. 그리고, p형층(150)은 다수 캐리어가 정공인 층으로서, p형 반도체층과 p형 클래드층으로 구성될 수 있다. 이러한 p형 반도체층과 p형 클래드층은 전술한 반도체 박막에 p형 불순물 예를 들어, Mg, Zn, Be, Ca, Sr, Ba 등을 주입하여 형성한다. 활성층(140)은 n형층(130)에서 제공된 전자와 p형층(150)에서 제공된 정공이 재결합되면서 소정 파장의 광을 출력하는 층이다. 이러한 활성층(140)은 우물층(well layer)과 장벽층(barrier layer)을 교대로 적층하여 단일 양자 우물 구조 또는 다중 양자 우물 (multiple quantum well) 구조를 갖는 다층의 반도체 박막으로 형성할 수 있다. 이때, 활성층(140)을 이루는 반도체 재료에 따라 출력되는 광의 파장이 변화되므로, 목표로 하는 출력 파장에 따라 적절한 반도체 재료를 선택하는 것이 바람직하다.
한편, SiOx, SiNx, W 및 Pt 중 어느 하나의 물질로 이루어진 식각유도패턴위에서는 반도체층이 성장하지 않으므로, 반도체층(130, 140, 150)의 성장과 함께 반도체층의 상면을 향해 상기 패턴이 노출되어 입구가 형성된다. 이 입구를 통하여 침투하는 습식식각액이 사파위어 기판 위에 놓인 식각유도패턴 영역을 제거한다. 상기 패턴이 제거 되면, 상기 패턴이 있던 공간 위로 노출된 질화물 반도체의 N-면을 습식식각 할 수 있게 되어 프리즘 형태의 에어갭이 형성될 수 있다. 여기서, 반도체 층(130, 140, 150)상부의 패터닝(식각) 입구는 식각유도용 패턴의 형상에 따라 원형 또는 다각형의 형태로 제작될 수 있다.
이때, 에어갭(111)의 하부는 기판과 접촉된다. 그리고, 상기 에어갭(111)과 기판(100)이 이루는 내측 경사각(θ1)은 기판(100)을 기준으로 20도 내지 70도가 되는 것이 바람직하다. 따라서, 이러한 프리즘 형상을 갖는 에어갭(111)의 내측 경사면은 내부 전반사에 의해 사파이어 방향으로 진행되는 광을 편향 제어하여 광 추출 효율을 향상시킬 수 있다.
이러한 에어갭을 포함하는 반도체층은 하나 이상이 중첩하여 형성될 수 있다. 즉, 사파이어 기판상에 식각유도용 패턴인 실리콘옥사이드 닷(dot) 패턴과 이를 관통하는 에어갭 연결용 패턴인 스트라이프(stripe)패턴을 형성한 후, 갈륨 나이트라이드 층을 성장시키고, 이어서 다시 한번 실리콘 옥사이드 닷(dot)패턴과 이를 관통하는 스트라이프(stripe)패턴을 형성한 후 갈륨 나이트라이드 층을 다시 성장시킨다. 이후, 실리콘 닷 위에 갈륨나이트라이드가 성장하지 않아서 생기는 패터닝 입구로 습식식각용액이 주입되어 상기 스트라이프 패턴을 따라가며 스트라이프패턴에 대한 식각이 진행되면 에어갭 또는 에어프리즘 형성을 위해 습식식각액이 침투할 수 있는 공간이 형성된다.
도면부호 111은 프리즘형상의 에어갭의 수직단면을 나타낸다. 에어갭연결용 패턴(113)을 따라 식각이 진행되면 에어프리즘(114)이 형성되며, 에어갭용 패턴(213)상에는 육각뿔 형상의 에어갭(230)이 형성된다. 에어프리즘은 프리즘형상을 갖는 에어갭으로서 자체로서 에어갭의 역할을 하여 단독으로 사용될 수 있고, 프리즘형상이 아닌 다른 형상을 갖는 에어갭과 함께 사용될 수도 있다. 또한, 에어갭과 에어프리즘은 단면의 모양이 같을 수 있다.
상기 전극 패드(171,172)는 n형층(130)에 접하는 n형 전극 패드(171) 및 p형층(150)에 접하는 p형 전극 패드(172)를 포함한다. 여기서 n형 전극 패드(171) 및 p형 전극 패드(172) 각각은 Pb, Sn, Au, Ge, Cu, Bi, Cd, Zn, Ag, Ni, Ti 및 이들을 포함하는 합금 중 적어도 어느 하나의 금속으로 이루어진 단일막 또는 다층막으로 형성하는 것이 바람직하다. 그리고, 이러한 전극 패드(171,172) 중 p형 전극 패드(172)는, 먼저 p형층(150) 상에 전류 확산층(160)을 형성한 다음 그 위에 형성할 수 있다.
이와 같은 구성을 갖는 본 발명의 실시예에 따른 발광소자의 제조 공정을 설명하면 다음과 같다.
도 4와 도 5는 본 발명의 실시예에 따른 마스크역할을 하는 패턴을 형성하는 방법을 평면과 단면으로 도시한 도면이고, 도 6은 에어갭이 형성된 후의 표면 광학 사진이며, 도 7과 도 8은 측면 SEM 사진들이다.
도 4 내지 도 8을 참조 하여, 본 발명의 실시예에 따른 발광소자의 제조 방법을 설명한다.
도 4 및 도 5에서와 같이, 기판(100)을 준비하고, 상기 준비된 기판(100) 상에 소정 두께를 갖는 패터닝용 박막층(미도시)을 형성한다.
여기서, 상기 패터닝용 박막은 SiOx, SiNx, W 및 Pt 중 적어도 어느 하나의 물질을 플라즈마 CVD(Chemical Vapor Deposition) 방식 또는 스퍼터링(Sputtering) 방식으로 증착시켜 형성할 수 있다. 이때, 상기 패터닝용 박막은 약 300 나노미터 이하의 두께로 형성하는 것이 바람직하다. 이어, 패터닝용 박막은 에어갭연결용패턴(스트라이프 패턴)들이 연결되며, 반도체층위로 노출되어질 입구들이 각각 상호 이격되도록 식각유도용 패턴이 패터닝된다(도4참조). 전술한 패터닝 공정 대신 리프트 오프(lift-off) 공정을 실시하여 패턴을 형성할 수도 있다.
여기서, 상기 식각 유도용 패턴(112)과 상기 에어갭 연결용 패턴(113)은 서로 다른 크기로 제작된다. 또한, 상기 식각 유도용 패턴(112)과 상기 에어갭 연결용 패턴(113)은 주기적 배열을 갖도록 형성될 수 있다.
이때, 상기 식각 유도용 패턴(112)과 상기 에어갭연결용 패턴(113)은 서로 연결되도록 형성한다.
여기서, 상기 식각 유도용 패턴(112)은 반도체층에 형성되는 입구가 육각 형태의 단면을 갖도록 원형으로 제작한다. 또한, 상기 식각 유도용 패턴(112)은 원형이 아닌, 삼각형, 다각형 등 다양한 형상의 입구 수평 단면을 갖도록 형성될 수 있다.
그리고, 상기 에어갭 연결용 패턴(113)은 상기와 같이 식각 유도용 패턴(112)과 연결 되고, 그 모양은 직선의 형태를 이루는 것이 바람직하다.
한편, 상기 에어갭 연결용 패턴(113) 내부에 에어갭용패턴(213)을 형성하는 경우, 다양한 모양을 갖는 에어갭(111)이 형성될 수 있고, 상기 에어갭 연결용 패턴(113)은 주기적 또는 비주기적으로 형성될 수 있다. 상기 에어갭용 패턴(213)을 형성하지 않고 에어갭 연결용 패턴(113)만으로 프리즘형상의 에어갭인 에어프리즘(114)을 형성할 수도 있다.
도 6 및 도 7에서, 상기 식각 유도용 패턴(112)과 에어갭 연결용 패턴(113) 상에 반도체 층(130, 140, 150)을 형성한다. 이때, 이러한 단계를 반복하여 에어갭(111) 또는 에어프리즘(114)과 n형층(갈륨나이트라이드)(131)을 형성할 수 있다(도2, 도3 참조). 이러한 과정이 다수 반복되면 다중 에어갭층을 가질 수 있다.
여기서, 상기 반도체 층(130, 131, 140, 150)은 n형층(130, 131), 활성층(140) 및 p형층(150)을 포함하고, 선택적 MOCVD 법으로 형성된다.
즉, 상기 패턴(112, 113)이 형성된 기판(100) 상에 n형층(130), 다시 상기 패턴(112, 113)이 형성된 기판(100) 상에 n형층(131), 활성층(140) 및 p형층(150)을 순차적으로 적층하여 반도체 층을 형성한다. 본 실시예에서는 질화물 박막에 전술한 n형 불순물을 주입하여 n형층(130, 131)을 형성한다. 또한, 장벽층과 우물층을 교대로 증착하여 In1-xGa1-yAl1-zN/In1-xGa1-yAl1-zN 구조의 다중 양자 우물을 형성하되 0≤x≤1, 0≤y≤1, 0≤z≤1 을 조절하여 활성층(140)을 형성한다. 그리고, 그 위에 다시 질화물 박막을 증착한 후 전술한 p형 불순물을 주입하여 p형층(150)을 형성한다.
여기서, 반도체층(130, 131, 140, 150)은 MOCVD 법을 이용하여 LEO (lateral epitaxial overgrowth)와 선택적 에피 성장(Selective EPI Growing, SEG)시키는 것이 바람직하다. 이러한 LEO 성장을 통하여 에어갭이 형성될 패턴위에서는 수평성장을 우세하게 하여 봉합시킬 수 있게 성장한다, 에어갭이 형성될 패턴 위에는 연속적인 에피 성장에 의해 에어갭 연결용 패턴(113)를 모두 덮도록 박막 결정 성장이 이루어진다.
이어, 상기와 같이 P형층(150)까지 순차적으로 적층된 이후에, 반도체 층(130, 131, 140, 150)의 상부면에는 성장이 이루어지지 않는 비교적 넓은 면적의 식각 유도용 패턴(112)이 노출되어있다.
따라서, 상기 식각 유도용 패턴(112)은 반도체층(130, 131, 140, 150)의 상부에서 보아 노출되고, 에어갭 연결용 패턴(113)은 반도체층으로 덮여져 평평한 면으로 성장된다. 또한, 에어갭 연결용 패턴(113)의 형상은 예시에 한정되지 않는다. 식각 유도용 패턴(112)에 연결되어 있는 에어갭 연결용 패턴(113)의 상부면에서 수평성장을 통해 반도체층이 맞닫게되어 평평한 면을 형성시킬 수 있는 조건에 따라 다양한 형상으로 변형될 수 있다.
이어, 에어갭을 형성하기 위하여 노출된 식각 유도용 패턴(112)을 습식 식각 용액으로 습식 식각한다. 여기서, 상기 습식 식각 용액은 수산화 나트륨(NaOH), 수산화칼륨(KOH), 황산(H2SO4), 인산(H3PO4), 알루에치(4H8PO4+4CH8COOH+ HNO8+H2O), 불산 중 적어도 어느 하나를 포함할 수 있다.
이에 따라, 상기와 같은 습식 식각을 통하여 노출된 식각 유도 패턴(112)이 제거될 수 있다.
여기서, 상기 노출된 식각 유도용 패턴(112)의 식각은 표면에 전극을 형성하여 전기화학적인 방법을 사용하거나, PEC(photo-enhanced chemical) 식각 방법으로 제거될 수도 있다. 이러한 방법은 에어갭연결용 패턴의 식각과 에어갭의 형성을 위한 반도체층의 식각에도 적용할 수 있다.
이어, 상기 식각 유도용 패턴(112)과 연결된 에어갭연결용 패턴(113)을 습식 식각한다. 여기서, 습식 식각 용액은 노출된 식각 유도 패턴(112)에 연결되는 에어갭 연결용 패턴(113)을 식각하여 따라가면서 유입된다. 즉, 기판(100) 상에 형성된 식각 유도용 패턴(112)을 식각한 습식 식각 용액을 사용하여 상기 식각 유도용 패턴(112)과 연결된 에어갭 연결용 패턴(113)을 식각하는 것이 바람직하다.
여기서, 상기 식각 유도용 패턴(112)과 에어갭 연결용 패턴(113)의 식각, 반도체층의 식각은 상기 습식 식각 용액을 사용하여 동시에 실시되거나 또는 서로 다른 종의 습식 식각 용액을 사용하여 순차로 실시될 수도 있다.
상기와 같이 제거된 에어갭 연결용 패턴(113)이 있었던 공간의 위로 반도체 층의 하부면인 나이트라이드 면인(000-1)이 노출된다. 여기서, 습식 식각 시에는 반도체층 상부 표면은 식각이 거의 이루어지지 않는다.
즉, 반도체층(130, 131, 140, 150)의 갈륨 면인 (0001) 면과 나이트라이드 면인 (000-1) 면의 식각 선택비가 서로 다르게 나타난다. 이로 인해, 반도체 층(130, 131, 140, 150)의 나이트라이드 면인 (000-1) 면의 식각이 상대적으로 빨리 이루어져서 프리즘 형태의 에어갭(111)이 형성될 수 있다.
여기서, 상기 수직단면으로 표시된 에어갭 또는 에어프리즘(111)은 입체로 형성되며, 동일한 입체 형상으로 다수개로 이루어질 수도 있고, 다양한 입체 형상으로 다수개로 이루어질 수도 있다. 또한, 에어갭(111)의 형태는 에어갭이 형성될 위치의 패턴 형태(113, 213)를 변형하여 프리즘(114), 육각뿔(230), 삼각뿔 형태 등으로 다양하게 만들 수 있다.
이어, 도 1을 참조하면, 반도체층(130, 140, 150) 상에 전류 확산층(160)을 형성한 다음 이를 부분적으로 제거하는 패터닝 공정을 실시한다. 이때, 전류 확산층(160)은 인듐 틴 옥사이드(indium tin oxide, ITO) 또는 인듐 징크 옥사이드(indium zinc oxide, IZO) 등과 같은 투광성 도전막으로 형성하는 것이 바람직하다. 패터닝 공정에서는 n형층(130) 및 활성층(140)의 일부 영역을 메사(mesa) 식각하여 n형 전극(171)이 형성될 n형층(130)의 일부 영역을 노출시킬 수 있다.
도 1을 참조하면, 노출된 n형층(130)의 일부 영역 및 전류 확산층(160)의 일부 영역에 금속 증착, 패터닝 및 어닐링(annealing) 공정을 실시하여 n형 전극(171) 및 p형 전극(172)을 형성한다. 이때, n형 전극(171)은 n형층(130)의 일부 영역에 접하도록 형성하고, p형 전극(172)은 전류 확산층(160)의 일부 영역에 접하도록 형성한다. 여기서, n형 전극(171) 및 p형 전극(172)은 Pb, Sn, Au, Ge, Cu, Bi, Cd, Zn, Ag, Ni, Ti 및 이들을 포함하는 합금 중 적어도 어느 하나의 금속으로 이루어진 단일막 또는 다층막으로 형성하는 것이 바람직하다.
상기와 같이 반도체 층(130, 140, 150) 표면에 전극(171, 172)을 형성하고 이를 통하여 전류 또는 광을 인가하여, 전기화학적 식각을 진행할 수도 있다.
한편, 본 발명에서는 상기에 언급된 반도체 층(130, 131, 140, 150)과 기판(100)을 서로 분리하는 단계를 더 포함할 수도 있다. 여기서, 상기 반도체 층(130, 131, 140, 150)과 기판(100)을 LLO(laser lift off) 방법을 사용하여 서로 분리시키는 것이 바람직하다.
또한, 상기 반도체 층(130, 131, 140, 150)과 기판(100)을 CLO 방법을 사용하여 서로 분리시킬 수 있다. 상기 CLO(chemical lift off) 방법의 경우에, 일반적으로 화학 용액을 사용하여 반도체층(130, 131, 140, 150)의 외면 또는 외면에 형성된 추가적인 박막층을 식각하여 기판(100)과 분리시킬 수 있다.
도 9는 본 발명의 실시예에 따른 발광소자의 광 추출 효율을 설명하기 위한 개념도이다. 도 10은 발광시 관찰된 표면광학사진이다.
도 9와 도 10을 참조하면, 활성층(140)에서 생성된 광은 n형층(130) 또는 p형층(150)을 경유하여 외부로 추출된다. 일반적인 경우, 탈출 콘 앵글(escape cone angle) 밖에 있는 부분으로 진행된 일부 광은 사파이어로 투과되어 사파이어 내부 공간에 갇혀 소실되어 광 추출 효율이 저하된다. 이를 해결하기 위해, 본 실시예에 따른 발광소자는 사파이어 기판(100) 상에 에어갭(111)을 형성한다. 이러한 에어갭(111)은 반도체 층(130, 140, 150)이 가지는 굴절률과 공기가 가진 굴절률의 큰 차이로 인해 대부분의 빛이 형성된 에어갭(111)에서 산란되거나 반사되어 소자의 상부 및 측부로 추출되게 한다. 시뮬레이션 결과는 에어갭(111)의 내측 경사각(θ1)이 30도 내지 70도 범위의 경사각을 가질 때 광 추출 효율이 가장 우수하며 반면, 상기의 범위를 벗어나는 경사각에서는 점차로 광 추출 효율이 저하됨을 관찰할 수 있었다.
도 18은 본 발명에 따르는 반도체층의 외면에 산란면이 더 형성되는 것을 보여주는 단면도이다. 상부에서 광이 추출될 확률을 크게 하기 위하여 적층된 반도체층의 외면 (n형층(130) 또는 p형층(150)보다 바깥쪽에 위치하는 층의 외부면) 또는 투광성 도전막에 요철 형상의 산란면(300)을 무작위로 형성할 수 있다. 여기서, 상기 산란면은 다양한 형태의 요철 형상으로 형성될 수 있다.
상기와 같은 서페이스 러프닝을 갖는 산란면(300)을 형성하는 방법은 물리적이나 화학적인 식각 기법을 이용하여 표면을 거칠게 만들고, 외부양자효율을 개선하여 왔다.
또한, 상기 산란면은 질화물 반도체 성장시 압력이나 온도등의 성장조건을 이용하여 박막 성장을 통하여 표면을 거칠게 만들어 구현할 수도 있다.
도 19는 버티컬 타입의 LED에 에어갭을 적용한 단면도이다.
도 11 내지 도 13은 본 발명의 일 실시예에 따른 마스크로 기능하는 식각유도용 패턴과 에어갭 연결용 패턴, 에어갭용패턴을 공정단계별로 보여주는 도면들이며, 도 14는 본 발명의 식각유도용 패턴과 에어갭 연결용 패턴, 에어갭용패턴이 모두 구현된 실시예를 나타낸 수평 단면도, 도 15는 본 발명의 에어갭 연결용 패턴및 에어갭용패턴과 실제로 형성된 입체와 대응을 도시하며, 도 16은 도 15의 에어갭의 반복 형성을 보여주는 도면이다.
도 11 내지 도 13를 참조하여 설명하면, P층까지 순차적층되면서 식각 유도용 패턴(112)이 노출되고, 습식 식각 용액은 노출된 식각 유도 패턴(112)에 연결되는 에어갭연결용 패턴(113)을 따라 유입된다.
또한, 상기 패턴들을 식각함과 동시에 또는 따로, 반도체 층(130)에 이방성 에칭을 수행하여 삼각프리즘형상의 빈 공간인 에어갭을 만들 수 있다. 이러한 공정은 반도체 층(131)에도 반복적용될 수 있다.
식각유도용 패턴, 에어갭 연결패턴에 SiO2 막을 사용하는 실시예의 경우, SiO2를 선택적으로 식각하는 BOE용액이 사용될 수 있다. 상기 패턴들이 식각된 공간을 따라 스며들어가 반도체층을 식각하는 데는 KOH용액이 효율적일 수 있다. 그러므로, 한가지 식각용액만으로 에어갭을 형성할 수도 있고, 식각유도용 패턴을 식각한 후에 식각용액을 바꾸어 반도체층을 식각할 수도 있다.
여기서, 도 11에서는, N형 전극 패드(171, 도 1참조)를 형성하기 전에 식각 유도용 패턴(112)이 노출된 단계를 보여주고 있다.
도 14 내지 도 16을 참조 하면, 본 실시예에 따른 발광소자는 기판(100) 상에 식각 유도용 패턴(112)과 에어갭 연결용 패턴(113)이 연결되며, 상기 에어갭 연결용 패턴(113) 상에 다수개의 에어갭이 형성될 에어갭용 패턴(213)을 마련할 수 있다.
이때, 에어갭연결용 패턴은 프리즘 형상의 에어갭을 형성하게 되는 패턴이며, 에어갭용 패턴은 다양한 형상의 에어갭을 형성하게 되는 패턴이다.
상기 다양한 모양의 에어갭 연결용 패턴(113)를 덮도록 반도체층(130, 131, 140, 150)을 형성한 후 습식식각을 통하여 에어갭이 형성될 패턴(213)의 모양에 따라 도 15에 도시된 바와 같은 프리즘(114)과 육각뿔모양의 에어갭(230)이 형성되도록 할 수 있다. 에어갭의 모양은 패턴(213, 113)에 따라 여러 가지 형태로 만들어 질 수 있다.
이로 인하여, 활성층(140)에서 생성되어 사파이어로 진행하는 광은 형성된 에어갭(114, 230)에 의해 산란됨으로써 소자 상측으로 추출된다. 따라서, 본 발명에 의하면 에어갭(230) 또는 에어프리즘(114)에 의해서 광 추출 효율이 향상될 수 있다. 여기서, 상기 에어갭은 육각뿔 형상으로, 에어프리즘은 삼각기둥모양으로 형성된다.
또한, 상기 에어갭의 단면은 사각형, 삼각형 및 반구형 등을 포함하여 형성될 수 있으나, 이에 한정되지 않고 다양한 형상으로 제작될 수 있다.
이에 더하여, 전술한 실시예들에서는 전류 확산층(160)을 형성하기 전에 습식식각을 통한 에어갭(111, 230)을 형성하였으나, 이에 한정되지 않고, 전류 확산층(160)을 형성하고 나서 에어갭(114, 230)을 형성할 수도 있다.
한편, 도 1을 참조 하면, 발광 소자를 제조하는 경우에, 식각 유도용 패턴(112)의 면적이 소정 크기 이상이 될 수 있다.
도 17은 칩을 다이싱하는 경우의 예를 보여주는 도면이다. 도 17을 참조 하면, 발광 소자를 제조하는 공정 중 다이싱 공정에서 칩들(200)을 레이저를 사용하여 서로 절단하는 경우에, 이들은 상기 식각 개시용 패턴(112)의 구멍을 중심으로 반으로 나뉜 구멍을 가지며 나뉘어 질 수 있다. 여기서, 상기 나뉘어 진 구멍 자체에 일정의 각도가 주어질 수 있기 때문에, 상기 구멍에서 광 추출이 유도될 수도 있다.
본 발명의 에어갭은 반도체(갈륨나이트라이드)가 아닌 다른 물질로 채워질 수 있으며, 메탈 또는 형광체가 사용될 수 있다. 상기 에어갭은 전기도금법을 사용하여 메탈로 채울 수 있다. 상기 에어갭에 형광체를 채우는 방법으로서 스핀코터와 초음파이용을 예로 들 수 있다. 이때 에어갭은 갈륨나이트라이드층을 두껍게 성장시키는 것에 의해 상기 형광체 입자크기보다 충분히 크게 만들 수 있다(예시: 사파이어기판이 400마이크로, 갈륨나이트라이드층의 두께 10마이크로).
또한, 상기 발광소자는 제1반도체층의 에어갭과 제2반도체층의 에어갭이 수직면상에서 엇갈리게 배치되게 구성할 수 있다.
또한, 상기 발광소자는 제1반도체층의 에어갭과 제2반도체층의 에어갭이 수평면상에서 일렬로 배열되게 구성할 수 있다.
또한, 상기 발광소자는 식각유도용 패턴이 없는 상태에서, 에어갭연결용 패턴만을 갖거나 또는 에어갭연결용 패턴과 에어갭용 패턴을 함께 갖는 형태로 만들어 질 수 있다. 즉, 식각유도용 패턴을 만들어 상기 패턴부분의 반도체층의 성장을 억제하고 습식식각을 사용하는 대신에, 에어갭연결용 패턴(또는 에어갭연결용 패턴과 에어갭용 패턴)을 만들고 반도체층을 올린 후 반도체층상에 건식식각용 마스크를 형성하고, 건식식각용 ICP(Inductive Coupled Plasma)장비를 이용하여 에어갭연결용패턴이 형성된 부분이 노출될 때까지 건식식각을 수행할 수 있다. 에어갭연결용 패턴이 노출되면 습식식각을 수행하여 에어갭연결용 패턴을 습식식각한다.
따라서, 본 발명의 발광소자의 제조방법은, 기판을 준비하는 단계; 상기 기판 상에 패터닝용 박막층을 형성하는단계; 상기 패터닝용 박막층에 에어갭연결용 패턴을 형성하는 단계;와 상기 패턴 상에 반도체층을 형성하는 단계; 상기 반도체 층상에 마스크레이어를 형성한 후 패터닝하여 마스크를 형성하고 건식식각하여 노출된 에어갭연결용 패턴을 습식식각하는 단계; 상기 에어갭 연결용 패턴이 습식식각된 공간을 따라 습식식각을 진행하여 다수의 에어갭을 형성하는 단계;를 포함한다.
또한, 본 발명의 발광소자의 제조방법은, 기판을 준비하는 단계; 상기 기판 상에 패터닝용 박막층을 형성하는 단계; 상기 기판 상에 에어갭연결용 패턴을 형성하는 단계; 상기 패턴상에 제1반도체층을 성장하는 단계; 상기 제1반도체층 상에 패터닝용 박막층을 형성하는 단계; 상기 제1반도체층상에 에어갭연결용 패턴을 형성하는 단계; 상기 패턴상에 제2반도체층을 성장하는 단계; 상기 제2반도체층상에 건식식각용 마스크를 형성하고, 상기 제1반도체층 및 제2반도체층의 에어갭연결용 패턴이 노출되도록 건식식각하는 단계; 상기 에어갭 연결용 패턴을 따라 습식식각을 진행하는 단계;와 상기 에어갭 연결용 패턴이 습식식각된 공간을 따라 습식식각을 진행하여 다수의 에어갭을 형성하는 단계를 포함한다.
본 발명은 반도체층이 형성되는 영역에 일정한 모양을 갖는 에어갭으로 이루어진 하나 또는 하나 이상의 층을 형성하여 광 추출 효율을 향상시킬 수 있는 발광소자 및 이의 제조 방법을 제공한다. 또한, 이러한 발광소자 및 그 제조방법에 있어서, 상기 에어갭은 반도체층에 30도에서 70도사이의 삼각형이나 육각형 등의 모양을 갖는 에어 돌기로 형성되어, 광 추출 효율을 향상시킬 수 있다.

Claims (28)

  1. 기판;
    상기 기판 상에 형성된 반도체층;
    상기 반도체 층 내에 형성된 에어갭을 포함하는 발광소자.
  2. 기판;
    상기 기판위에, 내부에 다수의 에어갭을 갖는 제1반도체층;
    상기 제1반도체층위에, 내부에 다수의 에어갭을 갖는 제2반도체층;을 포함하는 발광소자.
  3. 제1항 또는 제2항에 있어서,
    상기 에어갭의 형상이 입체이며, 동일한 입체형상을 갖는 다수의 에어갭이 주기적 또는 비주기적으로 배열된 것을 특징으로 하는 발광소자.
  4. 제1항 또는 제2항에 있어서,
    상기 에어갭의 형상이 입체이며, 다양한 입체형상을 갖는 다수의 에어갭이 주기적 또는 비주기적으로 배열된 것을 특징으로 하는 발광소자.
  5. 제1항 또는 제2항에 있어서,
    상기 에어갭의 밑변과 대응변이 이루는 내측 경사각이 20도 내지 70도인 것을 특징으로 하는 발광소자.
  6. 제1항 또는 제2항에 있어서,
    상기 에어갭층이 다른 물질로 채워지는 것을 특징으로 하는 발광소자.
  7. 제6항에 있어서,
    상기 다른 물질이 메탈인 것을 특징으로 하는 발광소자.
  8. 제6항에 있어서,
    상기 다른 물질이 형광체인 것을 특징으로 하는 발광소자.
  9. 제6항에 있어서,
    상기 다른 물질이 형광체이며,
    상기 에어갭이 형광체 입자크기보다 충분히 큰 것을 특징으로 하는 발광소자.
  10. 제2항에 있어서,
    상기 제1반도체층의 에어갭과 제2반도체층의 에어갭이
    수직면상에서 엇갈리게 배치되는 것을 특징으로 하는 발광소자.
  11. 제2항에 있어서,
    상기 제1반도체층의 에어갭과 제2반도체층의 에어갭이
    수평면상에서 일렬로 배열되는 것을 특징으로 하는 발광소자.
  12. 기판을 준비하는 단계;
    기판 상에 패터닝용 박막층을 형성하는단계;
    상기 패터닝용 박막층에 식각 유도용 패턴과, 이에 연결된 에어갭연결용 패턴을 형성하는 단계;
    상기 패턴 상에 반도체층을 형성하고 식각 유도용 패턴을 노출시키는 단계;
    상기 노출된 식각 유도용 패턴을 습식식각용액으로 습식식각하고, 상기 식각 유도용 패턴과 연결된 에어갭연결용 패턴을 습식식각하여 다수의 에어갭을 형성하는 단계를 포함하는 발광소자의 제조방법.
  13. 기판을 준비하는 단계;
    기판 상에 패터닝용 박막층을 형성하는 단계;
    상기 기판 상에 식각 유도용 패턴 및 에어갭연결용 패턴을 형성하는 단계;
    상기 패턴상에 제1반도체층을 성장시키는 단계;
    상기 제1반도체층상에 패터닝용 박막층을 형성하는 단계;
    상기 제1반도체층상에 식각 유도용 패턴 및 에어갭연결용 패턴을 형성하는 단계;
    상기 패턴상에 제2반도체층을 성장시키는 단계;
    상기 에어갭연결용 패턴을 따라 습식식각을 진행하여 다수의 에어갭을 형성하는 단계를 포함하는 발광소자의 제조방법.
  14. 기판을 준비하는 단계;
    기판 상에 패터닝용 박막층을 형성하는단계;
    상기 패터닝용 박막층에 에어갭연결용 패턴을 형성하는 단계;
    상기 패턴 상에 반도체층을 형성하는 단계;
    상기 반도체 층상에 마스크를 형성한 후 건식식각하고, 노출된 에어갭연결용 패턴을 습식식각하여 다수의 에어갭을 형성하는 단계를 포함하는 발광소자의 제조방법.
  15. 기판을 준비하는 단계;
    기판 상에 패터닝용 박막층을 형성하는 단계;
    상기 기판 상에 에어갭연결용 패턴을 형성하는 단계;
    상기 패턴상에 제1반도체층을 성장시키는 단계;
    상기 제1반도체 층상에 패터닝용 박막층을 형성하는단계;
    상기 제1반도체층상에 에어갭연결용 패턴을 형성하는 단계;
    상기 패턴상에 제2반도체층을 성장하는 단계;
    상기 제2반도체층상에 건식식각용 마스크를 형성하고, 상기 제1반도체층 및 제2반도체층의 에어갭연결용 패턴이 노출되도록 건식식각하는 단계;
    상기 에어갭 연결용 패턴을 따라 습식식각을 진행하여 다수의 에어갭을 형성하는 단계를 포함하는 발광소자의 제조방법.
  16. 제12항 내지 제15항 중 어느 한 항에 있어서,
    상기 에어갭에 형광체를 스핀코터로 채우는 단계를 더 포함하는 것을 특징으로 하는 발광소자의 제조방법.
  17. 제12항 내지 제15항 중 어느 한 항에 있어서,
    상기 에어갭에 형광체를 초음파를 이용하여 채우는 단계를 더 포함하는 것을 특징으로 하는 발광소자의 제조방법.
  18. 제12항 내지 제15항 중 어느 한 항에 있어서,
    상기 에어갭에 전기도금법으로 금속을 채우는 단계를 더 포함하는 것을 특징으로 하는 발광소자의 제조방법.
  19. 제12항 내지 제15항 중 어느 한 항에 있어서,
    상기 패터닝용 박막이 SiOx, SiNx, W 및 Pt 중 어느 하나의 물질로 이루어진 것을 특징으로 하는 발광소자의 제조방법.
  20. 제12항 또는 제13항에 있어서,
    상기 식각 유도용 패턴과 에어갭연결용 패턴이 각각 또는 함께 주기적 배열을 갖도록 형성되는 것을 특징으로 하는 에어갭을 구비하는 발광소자의 제조방법.
  21. 제12항 또는 제13항에 있어서,
    상기 기판 상에 형성된 식각 유도용 패턴을 식각한 습식식각액이, 식각 유도용 패턴과 연결된 에어갭연결용 패턴을 습식식각하는 것을 특징으로 하는 발광소자의 제조방법.
  22. 제12항 내지 제15항 중 어느 한 항에 있어서,
    상기 습식식각용액이 수산화나트륨, 수산화칼륨, 황산, 인산 및 알루에치(4H8PO4+4CH8COOH+HNO8+H2O), 불산, 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 에어갭을 구비하는 발광소자의 제조방법.
  23. 제12항 내지 제15항 중 어느 한 항에 있어서,
    상기 반도체 표면에 전극을 형성하여 전류 또는 광을 인가하여 상기 반도체층의 습식식각을 유도하는 것을 특징으로 하는 발광소자의 제조방법.
  24. 제12항 내지 제15항 중 어느 한 항에 있어서,
    상기 반도체층은 n형층, 활성층 및 p형층을 포함하고, 선택적 MOCVD 법으로 형성되는 것을 특징으로 하는 발광소자의 제조방법.
  25. 제12항 내지 제15항 중 어느 한 항에 있어서,
    상기 반도체 층의 외면 또는 투광성 도전막에는 요철 형상의 산란면이 더 형성되는 것을 특징으로 하는 발광소자의 제조방법.
  26. 제12항 내지 제15항 중 어느 한 항에 있어서,
    상기 반도체층과 상기 기판을 분리하는 단계를 더 포함하는 것을 특징으로 하는 발광소자의 제조방법.
  27. 제12항 내지 제15항 중 어느 한 항에 있어서,
    상기 반도체층과 상기 기판을 분리하는 단계를 더 포함하며, 상기 기판을 분리하는 단계에서 LLO방법 또는 CLO방법을 사용하는 것을 특징으로 하는 발광소자의 제조방법.
  28. 제12항 또는 제15항에 있어서,
    상기 에어갭연결용 패턴을 습식식각하여 다수의 에어갭을 형성하는 단계가, 상기 에어갭연결용 패턴을 습식식각하여 식각된 공간을 형성하는 단계; 상기 공간을 따라 습식식각을 진행하여 다수의 에어갭을 형성하는 단계;를 포함하는 것을 특징으로 하는 발광소자의 제조방법.
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