WO2010053040A1 - 電子線式基板検査装置 - Google Patents

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WO2010053040A1
WO2010053040A1 PCT/JP2009/068585 JP2009068585W WO2010053040A1 WO 2010053040 A1 WO2010053040 A1 WO 2010053040A1 JP 2009068585 W JP2009068585 W JP 2009068585W WO 2010053040 A1 WO2010053040 A1 WO 2010053040A1
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circuit region
die
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PCT/JP2009/068585
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Inventor
大二 藤原
Original Assignee
株式会社日立ハイテクノロジーズ
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    • G01N23/00—Investigating or analysing materials by the use of wave or particle radiation, e.g. X-rays or neutrons, not covered by groups G01N3/00 – G01N17/00, G01N21/00 or G01N22/00
    • G01N23/22—Investigating or analysing materials by the use of wave or particle radiation, e.g. X-rays or neutrons, not covered by groups G01N3/00 – G01N17/00, G01N21/00 or G01N22/00 by measuring secondary emission from the material
    • G01N23/225—Investigating or analysing materials by the use of wave or particle radiation, e.g. X-rays or neutrons, not covered by groups G01N3/00 – G01N17/00, G01N21/00 or G01N22/00 by measuring secondary emission from the material using electron or ion
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    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
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    • G01N2223/60—Specific applications or type of materials
    • G01N2223/611—Specific applications or type of materials patterned objects; electronic devices
    • G01N2223/6116—Specific applications or type of materials patterned objects; electronic devices semiconductor wafer

Definitions

  • the present invention relates to an electron beam type substrate inspection apparatus for inspecting an inspection substrate such as a semiconductor wafer or a liquid crystal substrate.
  • the electron beam type substrate inspection device can inspect defects such as minute foreign objects on minute circuit patterns because it can obtain high-resolution electron beam images, and it can be used to improve the yield of semiconductor devices and displays. (See Patent Document 1 etc.).
  • a fine circuit pattern is formed on an inspection substrate such as a semiconductor wafer or a liquid crystal substrate.
  • an inspection substrate such as a semiconductor wafer or a liquid crystal substrate.
  • an object of the present invention is to provide an electron beam type substrate inspection apparatus capable of inspecting an inspection substrate in a short time.
  • the present invention that has solved the above problems A die region indicating a range where the plurality of semiconductor devices exist on the inspection substrate based on arrangement data of the plurality of semiconductor devices formed on the inspection substrate and design data of the semiconductor device; and the semiconductor Lay out at least one of a logic circuit area indicating a range where a logic circuit exists, a memory circuit area indicating a range where a memory circuit exists, and a peripheral circuit area indicating a range where a peripheral circuit exists in the apparatus Means for generating above, It is an electron beam type substrate inspection apparatus having means for setting the inspection region using the generated region.
  • an electron beam type substrate inspection apparatus capable of inspecting an inspection substrate in a short time can be provided.
  • FIG. 1 It is a block diagram of an electron beam type wafer (substrate) inspection device concerning an embodiment of the present invention. It is a flowchart of inspection recipe preparation implemented in the electron beam type wafer (substrate) inspection device concerning an embodiment of the present invention.
  • (A) is a layout diagram of a semiconductor device on a wafer (inspection substrate), and
  • (b) is a layout diagram of a logic circuit, a memory circuit, and a peripheral circuit on the semiconductor device.
  • the screen display (the 2) displayed on the electron beam type
  • (A) is a figure which shows the positional relationship with a memory circuit area
  • (b) is a logic circuit area
  • C) shows the positional relationship between the peripheral circuit region, the scan range (electron beam irradiation region), and the electron beam scanning path.
  • (A) is a screen display (part 4) displayed on the electron beam type wafer (substrate) inspection apparatus according to the embodiment of the present invention, where the coincidence rate between past inspection results and trial inspection results is low.
  • (B) is a screen display (No. 5) displayed on the electron beam type wafer (substrate) inspection apparatus according to the embodiment of the present invention. The result of the trial inspection is increased or decreased. It shows a case where adjustment is made and the coincidence rate with past inspection results is increased.
  • FIG. 1 shows a block diagram of an electron beam wafer (substrate) inspection apparatus 1 according to an embodiment of the present invention.
  • the electron beam wafer (substrate) inspection apparatus 1 includes a main body and its control system.
  • the main body includes a column 17 that is an electron optical system and a stage mechanism system 2.
  • the column 17 includes an electron gun 3 for generating an electron beam 9, a condenser lens 4 for focusing the electron beam 9 on a semiconductor wafer (inspection substrate) 8, an objective lens 5, and the electron beam 9 on the semiconductor wafer 8.
  • a deflector 6 to be scanned is provided, and a secondary electron detector 7 for detecting secondary electrons 10 generated from the semiconductor wafer 8 is provided.
  • the control system of the electron beam wafer (substrate) inspection apparatus 1 includes a beam control system 11, a stage control system 12, an image processing unit 13, an operation unit 14, and a recipe setting unit 15.
  • the beam control system 11 transmits a signal to the deflector 6, and the deflector 6 can perform a process of scanning the electron beam 9 on the semiconductor wafer 8 based on this signal.
  • the stage control system 12 transmits a signal to the stage mechanism system 2, and the stage mechanism system 2 can perform a process of moving the semiconductor wafer 8 based on this signal.
  • the signals generated by the beam control system 11 and the stage control system 12 include position information on the irradiation position of the electron beam 9 on the semiconductor wafer 8, so that these signals are received by the image processing unit 13. By receiving, the process which acquires the present irradiation position of the electron beam 9 can be performed.
  • Secondary electrons 10 generated from the semiconductor wafer 8 by the irradiation of the electron beam 9 are detected by the secondary electron detector 7 and converted into a signal, and this signal is transmitted to the image processing unit 13.
  • the signal from the secondary electron detector 7 is visualized by linking with a signal (corresponding to information on the current irradiation position) generated by the beam control system 11 and the stage control system 12. Then, image processing for detecting and visualizing the defect is performed. These processes are controlled by the operation unit 14, and the operation unit 14 controls these processes based on the inspection recipe.
  • a recipe setting unit 15 for creating the inspection recipe is provided along with the operation unit 14.
  • the semiconductor wafer 8 When the surface of the semiconductor wafer 8 is irradiated with the electron beam 9, the semiconductor wafer 8 is charged according to the circuit pattern of the semiconductor device including the defect, and a surface potential distribution according to the circuit pattern including the defect is generated. Defects generated on the semiconductor wafer 8 can be detected using the potential contrast of the surface potential distribution.
  • an electrical defect such as non-conduction of a circuit pattern or a short circuit occurs on the surface or lower layer of the semiconductor wafer 8
  • a potential difference is generated between a portion that leads to the defect and a portion that does not. Since the potential difference appears as a difference in contrast in the secondary electron image, the defect can be visualized (recognized) by comparing adjacent identical patterns. Since the electron beam wafer (substrate) inspection apparatus 1 can obtain a higher resolution image than the optical wafer inspection apparatus, it can detect defects such as minute foreign matters on a fine circuit pattern.
  • the external inspection device / process management database 16 and the design / arrangement database 19 are provided as external devices of the electron beam wafer (substrate) inspection device 1 and are connected so that stored data can be read from the recipe setting unit 15. Yes.
  • the recipe setting unit 15 can read out and input the product name of the semiconductor device, the process name in the manufacturing process, and the inspection result from the external inspection apparatus / process management database 16.
  • the recipe setting unit 15 can read out and input semiconductor device design data and semiconductor device array data on the semiconductor wafer 8 from the design / array database 19.
  • the recipe setting unit 15 is configured to be detachable from the electron beam wafer (substrate) inspection apparatus 1.
  • the recipe setting unit 15 transmits the inspection recipe created by the recipe setting unit 15 to the operation unit 14 and receives the inspection result from the electron beam type wafer (substrate) inspection apparatus 1 from the operation unit 14. In other cases, it may be connected to the operation unit 14, and in other cases, it may be connected or disconnected, and the recipe setting unit 15 can create an inspection recipe without transmitting / receiving to / from the operation unit 14.
  • the flow can be advanced.
  • the recipe setting unit 15 includes an area generation unit 15a, an inspection area setting unit 15b, and an inspection condition setting unit 15c.
  • the area generation unit 15a generates a die area, a logic circuit area, a memory circuit area, and a peripheral circuit area on the layout, details of which will be described later. Although the details of the inspection area setting unit 15b will be described later, the inspection area constituting the inspection recipe is set based on the generated die area, logic circuit area, memory circuit area, and peripheral circuit area. Although the details of the inspection condition setting unit 15c will be described later, the inspection conditions constituting the inspection recipe are set based on the generated die area, logic circuit area, memory circuit area, and peripheral circuit area.
  • FIG. 2 shows a flowchart for creating an inspection recipe to be performed in the electron beam wafer (substrate) inspection apparatus 1 according to the embodiment of the present invention.
  • the area generation unit 15a generates a layout using design data and arrangement data.
  • the inspection area setting unit 15b sets an inspection area using the layout.
  • the inspection condition setting unit 15c sets inspection conditions using the design data and the layout.
  • the recipe setting unit 15 generates an inspection recipe using the inspection area and the inspection conditions, and sets the inspection recipe in the operation unit 14.
  • the operation unit 14 or the like performs a trial inspection according to the inspection recipe.
  • step S6 the inspection area setting unit 15b changes and resets the inspection area based on the inspection result of the trial inspection.
  • the inspection area set in step S6 is used for inspection in the mass production process of the semiconductor device.
  • step S7 the inspection condition setting unit 15c changes and resets the inspection condition based on the inspection result of the trial inspection.
  • the inspection condition setting unit 15c confirms the brightness and contrast of the defect by image analysis of the detected defect, and resets the inspection condition such as the inspection pixel size and the inspection threshold.
  • the inspection conditions set in step S7 are used for inspection in the mass production process of the semiconductor device.
  • step S ⁇ b> 8 the recipe setting unit 15 changes the inspection recipe using the reset inspection area and inspection conditions, and resets the inspection recipe in the operation unit 14. This completes the flow of creating the inspection recipe. In the following, each step will be described in more detail.
  • step S1 the area generation unit 15a generates a layout using design data and array data.
  • the region generation unit 15a reads the product name and process name of the semiconductor device to be inspected from the external inspection apparatus / process management database 16, and displays the list.
  • the area generation unit 15a performs display so as to prompt the operator to select the product name and process name of the semiconductor device for which an inspection recipe is to be created.
  • the operator selects a product name and a process name of the semiconductor device in response to prompting while looking at the list, and inputs them through the GUI or the like.
  • the operator can easily determine the product name and process name of the semiconductor device for which the inspection recipe is to be created, with the list display by the area generation unit 15a, the selection prompt, and the input support by the GUI or the like.
  • the region generation unit 15a uses the selected product name and process name on the semiconductor wafer 8 as shown in FIG. 3 (a) based on the array data of a plurality of semiconductor devices formed on the semiconductor wafer 8.
  • a die region 22 indicating a range where a plurality of semiconductor devices 21 exist is generated and set on the layout, and a so-called layout is generated and completed.
  • the area generation unit 15a based on the array data and the design data of the semiconductor device 21, as shown in FIG. 3B, the logic circuit area 24 indicating the range in which the logic circuit 23 exists in the semiconductor device 21.
  • a memory circuit area 30 indicating the range in which the memory circuit 29 exists and peripheral circuit areas 26 and 28 indicating the range in which the peripheral circuits 25 and 27 exist are generated and set on the layout to generate and complete a so-called layout. To do.
  • the inspection area setting unit 15b uses the generated die area 22, logic circuit area 24, memory circuit area 30, and peripheral circuit areas 26 and 28 to set the inspection area before the trial inspection. Do.
  • the inspection area setting unit 15b displays a display screen 31 as shown in FIG.
  • the display screen 31 displays a layout in which the die area 22 is set, and a layout in which the logic circuit area 24, the memory circuit area 30, and the peripheral circuit areas 26 and 28 are set in the die area 22.
  • the display screen 31 displays “Please select an inspection area”.
  • the operator selects “Manual” below the display screen 31 on which a plurality of die areas 22 are arranged. Can be selected from the display screen 31 by using the GUI.
  • the logic circuit area 24a, the memory circuit area 30a, the peripheral circuit area to be selected as the inspection area are selected.
  • 26a can be set from the display screen 31 by GUI.
  • the operator can easily determine the inspection area by displaying the display screen 31 by the inspection area setting unit 15b, prompting selection of the inspection area, and supporting selection / setting by the GUI or the like.
  • the inspection region setting unit 15b can set the inspection region without the operator selecting the inspection region.
  • sampling ratio indicates the ratio of the number selected from the plurality of die regions 22, the plurality of logic circuit regions 24, the plurality of memory circuit regions 30, and the plurality of peripheral circuit regions 26 and 28.
  • the area of the inspection region can be calculated, and the inspection time can be calculated based on this area.
  • the calculated inspection time is displayed in a text box provided in the vicinity of the display of “inspection time”. In the example of FIG. 4, 25 minutes are displayed as the inspection time. The operator looks at this inspection time, and if this inspection time is far from the target inspection time targeted by the operator, the sampling rate changed so that they match is again checked from the list box. Can be entered.
  • a text box is provided near the “target inspection time” display. Using the text box, the target inspection time targeted by the operator can be input.
  • the inspection area setting unit 15b calculates the inspection time when the sampling ratio is 100% based on the total area of the plurality of die areas 22 and the like. The sampling ratio is calculated based on the ratio of the target inspection time to the inspection time. Based on the calculated sampling ratio, the die region 22a, the logic circuit region 24a, the memory circuit region 30a, the peripheral circuit region 26a, and the like can be selected.
  • the inspection area setting unit 15b reads from the external inspection device / process management database 16 the inspection result of the semiconductor device manufactured in the past that is associated with the same product name and the same process name as the semiconductor device. input. Based on the past inspection result, the inspection area setting unit 15b determines the defect occurrence frequency of defects that have occurred in the past in the die area 22, the logic circuit area 24, the memory circuit area 30, and the peripheral circuit areas 26 and 28. Obtained by statistical processing. The inspection area setting unit 15b extracts a die area, a logic circuit area, a memory circuit area, and a peripheral circuit area whose defect occurrence frequency is higher than a predetermined frequency threshold. Then, as shown in FIG.
  • the inspection area setting unit 15 b displays a layout in which the extracted die areas 22 b, 22 c, and 22 d can be distinguished from other die areas 22.
  • the defect occurrence frequency of the die region 22c is greater than the defect occurrence frequency of the die region 22b
  • the defect occurrence frequency of the die region 22d is greater than the defect occurrence frequency of the die region 22c.
  • the die region 22b and the die region 22c are divided by a boundary value of defect occurrence frequency higher than the frequency threshold.
  • the die region 22c and the die region 22d are separated by a boundary value of defect occurrence frequency higher than the frequency threshold.
  • the inspection area setting unit 15b displays a layout in which the extracted memory circuit area 30b and the peripheral circuit areas 26b and 28b can be distinguished from the other memory circuit areas 30 and the peripheral circuit areas 26 and 28.
  • the operator can select, for example, the die areas 22b, 22c, and 22d that are identified and displayed, the memory circuit area 30b, and the peripheral circuit areas 26b and 28b as inspection areas while viewing these displays. With such a selection, it is possible to easily select the inspection region regardless of the operator's experience, which is effective support.
  • the display screen 31 includes “(required inspection time only for the same hatching as the die region 22d)”, “required inspection time from the same hatching as the die region 22d to the same hatching as the die region 22c”, and “ (Inspection required time from the same hatching as the die area 22d to the same hatching as the die area 22b) is displayed.
  • the inspection region setting unit 15b can calculate the area of the plurality of die regions 22b, the area of the plurality of die regions 22c, and the area of the plurality of die regions 22d. Based on the area of the plurality of die regions 22d, the “required inspection time only for (the same hatching as the die region 22d)” can be calculated.
  • the time required for inspection from the same hatching as the die region 22d to the same hatching as the die region 22c can be calculated.
  • the time required for inspection from (the same hatching as the die region 22d to the same hatching as the die region 22b)” is calculated. It can. The operator sees these inspection required times and satisfies the target inspection time targeted by the operator.
  • the die region to be the inspection region is only the die region 22d, the die regions 22d and 22c, or the die region. It is possible to easily grasp whether 22d, 22c, or 22b, and a die region that satisfies the conditions can be selected.
  • peripheral circuit regions 26b and 28b the entire peripheral circuit regions 26 and 28 including the peripheral circuit regions 26b and 28b may be selected as the inspection region, or some peripheral circuits in the peripheral circuit regions 26 and 28 may be selected.
  • the regions 26b and 28b may be selected.
  • one peripheral circuit area 26, 28 may be divided into a plurality of small areas.
  • the following setting method is effective for setting the inspection area in a so-called auto manner regardless of the selection of the inspection area by the operator.
  • the inspection area setting unit 15b displays and prompts the operator to set the target inspection time.
  • the operator inputs a desired target inspection time using a GUI in a text box for the target inspection time.
  • the inspection area setting unit 15b reads from the external inspection apparatus / process management database 16 the inspection result of the semiconductor device manufactured in the past that is associated with the same product name and the same process name as the semiconductor device. Then, based on the past inspection result, the defect occurrence frequency of defects that have occurred in the past in the die region 22, the logic circuit region 24, the memory circuit region 30, and the peripheral circuit regions 26 and 28 is obtained.
  • the inspection area setting unit 15 b sets a scan range 34.
  • the scan range 34 is an electron beam irradiation region scanned with the electron beam 9 (see FIG. 1) so as to cover the inspection region, and the die region 22, the logic circuit region 24, the defect occurrence frequency is higher than a predetermined frequency threshold,
  • the memory circuit area 30 and the peripheral circuit area 26 are regarded as inspection areas and are set so as to be covered by the scan range 34.
  • the inspection area setting unit 15 b calculates the required time for inspection based on the area of the scan range 34.
  • the inspection area setting unit 15b includes a die area 22, a logic circuit area 24, a memory circuit area 30, and a peripheral circuit area 26 having a defect occurrence frequency that is higher than a frequency threshold value that is maximized within a range where the inspection required time does not exceed the target inspection time. , 28 are extracted. According to this, the die region 22, the logic circuit region 24, the memory circuit region 30, and the peripheral circuit regions 26 and 28 can be extracted as inspection regions so that the inspection required time substantially matches the target inspection time. The extracted die area 22, logic circuit area 24, memory circuit area 30, and peripheral circuit areas 26 and 28 are displayed as a distribution diagram as shown in FIG. The range can be grasped.
  • the scanning path 33 of the electron beam 9 is set with respect to the scanning range 34 as follows. That is, the scan folding width (electron beam irradiation width) W1 is set to coincide with the scan width W2 of the scan range 34. Further, as shown in FIG. 6C, the sum (W1 + W1) of the scan folding width (electron beam irradiation width) W1 of the scanning path 33 of the plurality of electron beams 9 running side by side coincides with the scan width W2 of the scan range 34. It is set to be.
  • the scan interval P when the electron beam 9 is scanned in the inspection area is set as an inspection condition.
  • the semiconductor device 21 (see FIG. 3), the logic circuit 23, and the memory circuit existing in the inspection area. 29, preferably set based on the minimum design size of the design data of the peripheral circuits 25 and 27. This is because the inspection pixel size of the inspection image is determined by the scan interval P, and the size of the detectable defect is determined. Based on the area of the scan range 34 and the inspection pixel size (scan interval P), an accurate inspection required time can be calculated.
  • the scan range 34 is also set in the area between the memory circuit areas 30 that is not the memory circuit area 30.
  • the die region 22e and the die region 22f in FIG. 5 are selected as inspection regions, and the die region between the die region 22e and the die region 22f is not selected as an inspection region, and the die region 22e and the die region 22f are selected.
  • the scan range 34 is set separately for the die region 22e and the die region 22f.
  • the scan range 34 that covers the die region 22e and the scan range 34 that covers the die region 22f are arranged away from each other. Therefore, the scanning of the electron beam 9 is performed by the step-and-repeat method, and in the region between the scan range 34 covering the die region 22e and the scan range 34 covering the die region 22f, the electron beam 9 is scanned. No scanning is performed.
  • the defect occurrence frequency is calculated based on the past inspection results, and the die area 22, the logic circuit area 24, the memory circuit area 30, the peripheral circuit area 26, which should be the inspection area based on the defect occurrence frequency,
  • the present invention is not limited to this. For example, the following two methods can be used.
  • the display (means) of the area ratio is a means for prompting the operator to select the inspection area at the time of the manual operation together with the display “select an inspection area”.
  • an area ratio threshold value is provided, and the die region 22, the logic circuit region 24, the memory circuit region 30, and the peripheral circuit regions 26 and 28 associated with an area ratio equal to or greater than the area ratio threshold value are extracted and used as inspection regions as they are.
  • the inspection area can be set during the auto operation.
  • the second method will be described.
  • the specific circuit pattern is, for example, a circuit pattern in which plugs, wirings, and holes are densely arranged or sparsely arranged.
  • the die area 22, the logic circuit area 24, the memory circuit area 30, and the peripheral circuit areas 26 and 28 where the specific circuit pattern exists are changed into the die area 22, the logic circuit area 24 and the memory where the specific circuit pattern does not exist.
  • the circuit area 30 and the peripheral circuit areas 26 and 28 are displayed on the display screen 31 so as to be distinguishable.
  • the identification display (means) for the presence or absence of a specific circuit pattern is a means for prompting the operator to select an inspection area at the time of the manual operation, together with a display “Please select an inspection area”. If the die area 22, logic circuit area 24, memory circuit area 30, and peripheral circuit areas 26 and 28 in which a specific circuit pattern exists are extracted and set as inspection areas as they are, setting of the inspection area during the auto operation is performed. It can be performed.
  • the inspection condition setting unit 15c displays a list of setting items such as the acceleration voltage, current, and inspection pixel size (corresponding to the scan interval P in FIG. 6) of the electron beam 9, and the operator is set for each setting item. Displays a text box where can be entered. With the support by these displays, the operator can input a desired value to the setting item without omission, and the inspection condition setting unit 15c can set the inspection condition based on this input.
  • the inspection pixel size (scan interval P) the semiconductor device 21, the logic circuit 23, and the memory circuit in the die area 22, the logic circuit area 24, the memory circuit area 30, and the peripheral circuit areas 26 and 28 that are the inspection area. 29, the minimum design dimensions of the peripheral circuits 25 and 27 may be acquired from the design data, and the inspection pixel size (scan interval P) may be set based on the minimum design dimensions.
  • step S4 an inspection recipe from which the set (stored) inspection conditions and inspection area can be read is created (set) and set (stored) in the operation unit 14.
  • the operation unit 14 reads the inspection recipe, and further reads the inspection condition and the inspection area based on the inspection recipe.
  • the operation unit 14 inspects one to several semiconductor wafers (inspection substrates) 8 (see FIG. 3) according to inspection conditions and inspection areas. Since the inspection area is only a part of the total number of the die area 22, logic circuit area 24, memory circuit area 30, and peripheral circuit areas 26 and 28, the inspection area is made smaller and can be inspected in a short time. It is.
  • the operation unit 14 detects defect candidates and acquires a secondary electron image for each detected defect candidate. Then, the operation unit 14 performs image analysis of the secondary electron image, measures the brightness and contrast of the defect candidate, and stores them. Next, the operation unit 14 calculates a detection threshold value based on luminance and contrast for each defect candidate. The operation unit 14 stores defect IDs, defect coordinates, detection thresholds, sizes, luminances, and contrasts of defect candidates whose detection thresholds are equal to or greater than a predetermined acquisition lower limit threshold as a result of inspection. Finally, the operation unit 14 displays a secondary electron image for each defect candidate on the display screen, prompts the operator to determine whether the displayed defect candidate is a defect, and associates the determination result with the defect ID.
  • this defect determination support the operator can easily select defect candidates as defects.
  • step S6 the inspection area is changed using the inspection result of the trial inspection, and the inspection area of the inspection recipe used in the inspection process of the mass production process of the semiconductor device 21 is created. Therefore, in step S6, first, the inspection area setting unit 15b reads the inspection result of the trial inspection of the semiconductor wafer 8. Next, the inspection area setting unit 15b determines each of the die area 22, the logic circuit area 24, the memory circuit area 30, and the peripheral circuit areas 26 and 28 based on the defect ID, defect coordinates, and defect determination result of the inspection result. The number of defects detected in the area is obtained. Next, the inspection area setting unit 15b extracts the die area 22, the logic circuit area 24, the memory circuit area 30, and the peripheral circuit areas 26 and 28 in which the generated number is higher than a predetermined number threshold.
  • the inspection area setting unit 15 b displays a layout in which the extracted die areas 22 b, 22 c and 22 d can be distinguished from other die areas 22.
  • the generated number of die regions 22c is larger than the generated number of die regions 22b, and the generated number of die regions 22d is larger than the generated number of die regions 22c.
  • the die region 22b and the die region 22c are divided by the boundary value of the generated number higher than the number threshold.
  • the die region 22c and the die region 22d are divided by the boundary value of the number of occurrences higher than the number threshold.
  • the inspection area setting unit 15b displays a layout in which the extracted memory circuit area 30b and peripheral circuit areas 26b and 28b can be distinguished from the other memory circuit areas 30 and peripheral circuit areas 26 and 28.
  • the operator can select, for example, the die areas 22b, 22c, and 22d that are identified and displayed, the memory circuit area 30b, and the peripheral circuit areas 26b and 28b as inspection areas while viewing these displays. With such a selection, it is possible to easily select the inspection region regardless of the operator's experience, which is effective support.
  • the display screen 31 includes “(required inspection time only for the same hatching as the die region 22d)”, “required inspection time from the same hatching as the die region 22d to the same hatching as the die region 22c”, and “ (Inspection required time from the same hatching as the die area 22d to the same hatching as the die area 22b) is displayed.
  • the inspection region setting unit 15b can calculate the area of the plurality of die regions 22b, the area of the plurality of die regions 22c, and the area of the plurality of die regions 22d. Based on the area of the plurality of die regions 22d, the “required inspection time only for (the same hatching as the die region 22d)” can be calculated.
  • the time required for inspection from the same hatching as the die region 22d to the same hatching as the die region 22c can be calculated.
  • the time required for inspection from (the same hatching as the die region 22d to the same hatching as the die region 22b)” is calculated. It can. The operator sees the time required for inspection and satisfies the target inspection time targeted by the operator.
  • the die region to be the inspection region is only the die region 22d, the die regions 22d and 22c, or the die region. It can be easily grasped whether 22d, 22c, and 22b, and the die region 22 that satisfies the conditions can be selected.
  • peripheral circuit regions 26b and 28b the entire peripheral circuit regions 26 and 28 including the peripheral circuit regions 26b and 28b may be selected as the inspection region, or some peripheral circuits in the peripheral circuit regions 26 and 28 may be selected.
  • the regions 26b and 28b may be selected.
  • one peripheral circuit area 26, 28 may be divided into a plurality of small areas.
  • the inspection area can be set by so-called auto regardless of the selection of the inspection area by the operator.
  • the inspection area setting unit 15b displays and prompts the operator to set the target inspection time. In response to this prompt, the operator inputs a desired target inspection time using a GUI in a text box for the target inspection time.
  • the inspection area setting unit 15b generates a defect that has occurred in the past in the die area 22, the logic circuit area 24, the memory circuit area 30, and the peripheral circuit areas 26 and 28 based on the inspection result of the trial inspection. Find the frequency.
  • the inspection area setting unit 15b regards the die area 22, the logic circuit area 24, the memory circuit area 30, and the peripheral circuit area 26, where the number of occurrences is higher than a predetermined number threshold, as the inspection area, and scan range 34 ( The range covered in FIG. 6) is set.
  • the inspection area setting unit 15 b calculates the time required for inspection based on the area of the scan range 34.
  • the inspection area setting unit 15b includes a die area 22, a logic circuit area 24, a memory circuit area 30, a peripheral circuit area 26, and the number of occurrences higher than a number threshold value that is maximum within a range where the required inspection time does not exceed the target inspection time. 28 is extracted.
  • the die region 22, the logic circuit region 24, the memory circuit region 30, and the peripheral circuit regions 26 and 28 can be extracted as inspection regions so that the inspection required time substantially matches the target inspection time.
  • the extracted die area 22, logic circuit area 24, memory circuit area 30, and peripheral circuit areas 26 and 28 are displayed as a distribution diagram as shown in FIG. 7, so that the operator can easily check the inspection area.
  • the range can be grasped.
  • step S7 the inspection condition is changed using the inspection result of the trial inspection, and the inspection condition of the inspection recipe used in the inspection process of the mass production process of the semiconductor device 21 is created. Therefore, in step S7, first, the inspection condition setting unit 15c uses a database or the like that can extract an appropriate acceleration voltage and current from the luminance and contrast based on the inspection result of the trial inspection, in particular, the luminance and contrast. Then, the acceleration voltage and current of the electron beam 9 are reset. Further, the inspection pixel size is reset based on the minimum size of the defect candidate determined to be a defect.
  • the acquisition lower limit threshold value is reset based on the minimum detection threshold value of the defect candidate determined as a defect.
  • the acquisition lower limit threshold value may be reset as described later.
  • the defect occurrence frequency is obtained based on the past inspection result.
  • the die region 22, the logic circuit region 24, the memory circuit region 30, and the peripheral circuit regions 26 and 28 whose defect occurrence frequency is higher than a predetermined frequency threshold are extracted.
  • the number of occurrences of defects detected in the die area 22, the logic circuit area 24, the memory circuit area 30, and the peripheral circuit areas 26 and 28 is obtained based on the inspection results of the test inspection, in particular, the defect coordinates. Then, the die region 22, the logic circuit region 24, the memory circuit region 30, and the peripheral circuit regions 26 and 28 whose number of occurrence is higher than a predetermined number threshold are extracted.
  • die regions 22b, 22c, and 22d that are extracted with an occurrence number higher than a predetermined number threshold value and a defect occurrence frequency that is higher than a predetermined frequency threshold value are extracted.
  • the coincidence rate with the die regions 22b, 22c, and 22d is calculated.
  • the coincidence ratio can be calculated, for example, as a ratio of the number of die regions extracted in both to the number of die regions extracted in at least one. This matching rate is 100% at maximum, and it is considered that the sensitivity of the trial inspection matches the past inspection as it approaches 100%. Therefore, as shown in FIG.
  • the coincidence rate is as low as 50%
  • the die region 22b extracted in the test result of the trial inspection is obtained from the number of die regions 22b, 22c, and 22d extracted in the past inspection result.
  • 22c, 22d the acquisition lower limit threshold is lowered by the threshold change tool 35 as shown in FIG. 8B, and the acquisition lower limit threshold when the matching rate is maximized is set as shown in FIG. .
  • step S8 the inspection condition and inspection area that have been reset are changed to an inspection recipe that can be read, and this inspection recipe is set (stored) in the operation unit 14. This completes the preparation of the inspection recipe.
  • the die region 22, the logic circuit region 24, the memory circuit region 30, and the peripheral circuit regions 26 and 28 are used as the inspection regions.
  • the area of the inspection region can be reduced and the inspection time can be shortened.
  • various support means are prepared. Therefore, the operator can make a selection easily and in a short time without depending on his own experience and judgment.
  • Electron Wafer Inspection Device (Electron Beam Substrate Inspection Device) 2 Stage mechanism system 3 Electron gun 4 Condenser lens 5 Objective lens 6 Deflector 7 Secondary electron detector 8 Semiconductor wafer (inspection substrate) 9 Electron beam 10 Secondary electron (signal) DESCRIPTION OF SYMBOLS 11 Beam control system 12 Stage control system 13 Image processing unit 14 Operation unit 15 Recipe setting unit 15a Area generation unit 15b Inspection area setting unit 15c Inspection condition setting unit 16 External inspection apparatus / process management database 17 Column 19 Design / array database 21 Semiconductor Device 22 Die area 23 Logic circuit 24 Logic circuit area 25 Peripheral circuit 26 Peripheral circuit area 27 Peripheral circuit 28 Peripheral circuit area 29 Memory circuit 30 Memory circuit area 31, 32 Display screen 33 Scan path 34 Scan range (electron beam irradiation area) 35 Threshold change tool

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Abstract

　検査基板（８）を短時間で検査可能な電子線式基板検査装置（１）を提供する。 　検査基板（８）上の検査領域内に電子線（９）を走査させる手段（１１）（１２）と、検査基板（８）から発生する信号を検出する手段（７）と、検査基板（８）上の走査位置と信号を対応付けて画像化する手段（１３）と、検査基板（８）上に形成される複数の半導体装置の配列データと設計データ（１９）とに基づいて、検査基板（８）上における複数の半導体装置の存在する範囲を示すダイ領域と、半導体装置における、論理回路の存在する範囲を示す論理回路領域と、メモリ回路の存在する範囲を示すメモリ回路領域と、周辺回路の存在する範囲を示す周辺回路領域との内の少なくとも１つの領域をレイアウト上に生成する手段（１５ａ）と、生成された領域を用いて、検査領域を設定する手段（１５ｂ）とを有する。

Description

電子線式基板検査装置
　本発明は、半導体ウェハや液晶基板等の検査基板の検査を行う電子線式基板検査装置に関する。
　電子線式基板検査装置は、高分解能な電子線画像が得られることから、微細な回路パターン上の微小異物などの欠陥の検査が可能であり、半導体装置やディスプレイ等の歩留まり向上のために活用されている（特許文献１等参照）。
特表２００２－５１５６５０号公報
　半導体ウェハや液晶基板等の検査基板上には、微細な回路パターンが形成されるが、この回路パターンを微細化することで、半導体装置やディスプレイ等の動作不良の原因になる欠陥も微細化している。そのため、微小な欠陥を検出すべく高倍率条件下での検査が必須となり、検査時間が長時間化していた。
　そこで、本発明の課題は、検査基板を短時間で検査可能な電子線式基板検査装置を提供することにある。
　前記課題を解決した本発明は、
　前記検査基板上に形成される複数の半導体装置の配列データと、前記半導体装置の設計データとに基づいて、前記検査基板上における複数の前記半導体装置の存在する範囲を示すダイ領域と、前記半導体装置における、論理回路の存在する範囲を示す論理回路領域と、メモリ回路の存在する範囲を示すメモリ回路領域と、周辺回路の存在する範囲を示す周辺回路領域との内の少なくとも１つの領域をレイアウト上に生成する手段と、
　生成された前記領域を用いて、前記検査領域を設定する手段とを有する電子線式基板検査装置であることを特徴としている。
　本発明によれば、検査基板を短時間で検査可能な電子線式基板検査装置を提供できる。
本発明の実施形態に係る電子線式ウェハ（基板）検査装置のブロック図である。 本発明の実施形態に係る電子線式ウェハ（基板）検査装置において実施される検査レシピ作成のフローチャートである。 （ａ）はウェハ（検査基板）上の半導体装置のレイアウト図であり、（ｂ）は半導体装置上の、論理回路、メモリ回路、周辺回路のレイアウト図である。 本発明の実施形態に係る電子線式ウェハ（基板）検査装置に表示される画面表示（その１）であり、マニュアルモードで検査領域を設定している様子を示している。 本発明の実施形態に係る電子線式ウェハ（基板）検査装置に表示される画面表示（その２）であり、試し検査を行わずに過去の検査結果を用いてオートモードで検査領域を設定している様子を示している。 （ａ）は、メモリ回路領域と、スキャン範囲（電子線照射領域）と、電子線の走査経路との位置関係を示す図であり、（ｂ）は、論理回路領域と、スキャン範囲（電子線照射領域）と、電子線の走査経路との位置関係を示す図であり、（ｃ）は、周辺回路領域と、スキャン範囲（電子線照射領域）と、電子線の走査経路との位置関係を示す図である。 本発明の実施形態に係る電子線式ウェハ（基板）検査装置に表示される画面表示（その３）であり、試し検査の検査結果を用いてオートモードで検査領域を設定している様子を示している。 （ａ）は、本発明の実施形態に係る電子線式ウェハ（基板）検査装置に表示される画面表示（その４）であり、過去の検査結果と試し検査の結果の一致率が低い場合を示しており、（ｂ）は、本発明の実施形態に係る電子線式ウェハ（基板）検査装置に表示される画面表示（その５）であり、取得下限閾値を増減させて試し検査の結果を調整し、過去の検査結果との一致率を高めた場合を示している。
　次に、本発明の実施形態について、適宜図面を参照しながら詳細に説明する。なお、各図において、共通する部分には同一の符号を付し重複した説明を省略する。
　図１に、本発明の実施形態に係る電子線式ウェハ（基板）検査装置１のブロック図を示す。電子線式ウェハ（基板）検査装置１は、本体と、その制御系とからなっている。本体は、電子光学系であるカラム１７と、ステージ機構系２とからなっている。カラム１７は、電子線９を発生させる電子銃３と、電子線９を半導体ウェハ（検査基板）８に対して収束させるためのコンデンサレンズ４と対物レンズ５と、電子線９を半導体ウェハ８に対して走査させるディフレクタ６と、半導体ウェハ８から発生した二次電子１０を検出するための二次電子検出器７とを有している。
　電子線式ウェハ（基板）検査装置１の前記制御系は、ビーム制御系１１と、ステージ制御系１２と、画像処理ユニット１３と、操作ユニット１４と、レシピ設定ユニット１５とを有している。
　ビーム制御系１１は、信号をディフレクタ６に送信し、ディフレクタ６は、この信号に基づいて、電子線９を半導体ウェハ８上に走査させる処理ができる。ステージ制御系１２は、信号をステージ機構系２に送信し、ステージ機構系２は、この信号に基づいて、半導体ウェハ８を移動させる処理ができる。逆に、ビーム制御系１１及びステージ制御系１２とで生成される信号は、半導体ウェハ８上の電子線９の照射位置の位置情報を含むことになるので、これらの信号を画像処理ユニット１３が受信することにより、電子線９の現在の照射位置を取得する処理ができる。
　電子線９の照射によって半導体ウェハ８から発生した二次電子１０は、二次電子検出器７で検出されて信号に変換され、この信号は画像処理ユニット１３へ送信される。画像処理ユニット１３において、二次電子検出器７からの信号は、ビーム制御系１１及びステージ制御系１２とで生成される信号（現在の照射位置の情報に相当）とリンクさせることで、映像化され、欠陥を検出・可視化するための画像処理が行われる。これらの処理は、操作ユニット１４によって制御され、操作ユニット１４は、検査レシピに基づいて、これらの処理の制御を行っている。そして、操作ユニット１４に併設して、その検査レシピを作成するレシピ設定ユニット１５が設けられている。
　電子線９が半導体ウェハ８の表面に照射されると、半導体ウェハ８は、欠陥も含めた半導体装置の回路パターンに応じて帯電し、欠陥も含めた回路パターンに応じた表面電位分布が生じる。この表面電位分布の電位コントラストを利用して、半導体ウェハ８上に発生した欠陥を検出することができる。半導体ウェハ８の表面や下層に回路パターンの非導通やショート等の電気的な欠陥が発生すると、欠陥につながる箇所と、そうでない箇所においては電位差が発生する。電位差は二次電子画像においては、コントラストの差として現れるため、隣接する同一パターン同士で比較を行うことにより、欠陥を可視化（顕在化）することができる。そして、電子線式ウェハ（基板）検査装置１は、光学式ウェハ検査装置よりも高分解能な画像が得られることから、微細な回路パターン上の微小異物等の欠陥の検出ができる。
　外部検査装置／工程管理データベース１６と、設計・配列データベース１９は、電子線式ウェハ（基板）検査装置１の外部装置として設けられ、記憶されたデータがレシピ設定ユニット１５から読み出し可能に接続されている。レシピ設定ユニット１５は、外部検査装置／工程管理データベース１６から、半導体装置の製品名や製造工程における工程名や、検査結果を読み出し入力することができる。レシピ設定ユニット１５は、設計・配列データベース１９から、半導体装置の設計データや、半導体ウェハ８上の半導体装置の配列データを読み出し入力することができる。
　また、レシピ設定ユニット１５は、電子線式ウェハ（基板）検査装置１から着脱可能に構成されている。レシピ設定ユニット１５は、レシピ設定ユニット１５で作成した検査レシピを、操作ユニット１４に送信する場合と、電子線式ウェハ（基板）検査装置１での検査結果を、操作ユニット１４から受信する場合とに、操作ユニット１４に接続されればよく、他の場合は、接続したままでも、接続を切った状態でもよく、レシピ設定ユニット１５は、操作ユニット１４と送受信することなく、検査レシピの作成のフローを進めることができる。レシピ設定ユニット１５は、領域生成ユニット１５ａと、検査領域設定ユニット１５ｂと、検査条件設定ユニット１５ｃとを有している。領域生成ユニット１５ａは、詳細は後記するが、ダイ領域、論理回路領域、メモリ回路領域、周辺回路領域をレイアウト上に生成する。検査領域設定ユニット１５ｂも詳細は後記するが、生成されたダイ領域、論理回路領域、メモリ回路領域、周辺回路領域に基づいて、検査レシピを構成する検査領域を設定する。検査条件設定ユニット１５ｃも詳細は後記するが、生成されたダイ領域、論理回路領域、メモリ回路領域、周辺回路領域に基づいて、検査レシピを構成する検査条件を設定する。
　図２に、本発明の実施形態に係る電子線式ウェハ（基板）検査装置１において実施される検査レシピの作成のフローチャートを示す。検査レシピの作成では、まず、ステップＳ１で、領域生成ユニット１５ａが、設計データと配列データを使用して、レイアウトを生成する。次に、ステップＳ２で、検査領域設定ユニット１５ｂが、レイアウトを用いて検査領域を設定する。ステップＳ３で、検査条件設定ユニット１５ｃが、設計データとレイアウトを用いて検査条件を設定する。ステップＳ４で、レシピ設定ユニット１５が、検査領域と検査条件とを用いて検査レシピを生成し、操作ユニット１４に設定する。ステップＳ５で、操作ユニット１４等が、検査レシピに従って、試し検査を実施する。ステップＳ６で、検査領域設定ユニット１５ｂが、試し検査の検査結果に基づいて検査領域を変更し再設定する。ステップＳ６で設定された検査領域が、半導体装置の量産工程での検査に使用されることになる。ステップＳ７で、検査条件設定ユニット１５ｃが、試し検査の検査結果に基づいて検査条件を変更し再設定する。検査条件設定ユニット１５ｃは、検出された欠陥の画像解析により欠陥の輝度、コントラストを確認し、検査画素サイズ・検査閾値等の検査条件を再設定する。ステップＳ７で設定された検査条件が、半導体装置の量産工程での検査に使用されることになる。ステップＳ８で、レシピ設定ユニット１５が、再設定された検査領域と検査条件とを用いて検査レシピを変更し、操作ユニット１４に再設定する。前記で、検査レシピの作成のフローが終了する。後記では、各ステップをより詳細に説明する。
　まず、ステップＳ１で、領域生成ユニット１５ａが、設計データと配列データを使用してレイアウトを生成させる。このステップＳ１を実施するために、まず、領域生成ユニット１５ａは、外部検査装置／工程管理データベース１６から、検査対象となる半導体装置の製品名と工程名を読み出し、一覧表示する。領域生成ユニット１５ａは、検査レシピの作成対象となる半導体装置の製品名、工程名の、操作者による選択を促すような表示を行う。操作者は、一覧表を見ながら促しに応じて半導体装置の製品名、工程名を選択し、ＧＵＩ等を介して入力する。領域生成ユニット１５ａによる一覧表示と、選択の促しと、ＧＵＩ等による入力の支援により、操作者は容易に検査レシピの作成対象となる半導体装置の製品名、工程名を決定することができる。
　領域生成ユニット１５ａは、選択された製品名、工程名を用いて、半導体ウェハ８上に形成される複数の半導体装置の配列データに基づいて、図３（ａ）に示すような半導体ウェハ８上における複数の半導体装置２１の存在する範囲を示すダイ領域２２をレイアウト上に生成・設定し、いわゆるレイアウトを生成・完成する。また、領域生成ユニット１５ａは、配列データと半導体装置２１の設計データとに基づいて、図３（ｂ）に示すように、半導体装置２１における、論理回路２３の存在する範囲を示す論理回路領域２４と、メモリ回路２９の存在する範囲を示すメモリ回路領域３０と、周辺回路２５、２７の存在する範囲を示す周辺回路領域２６、２８とをレイアウト上に生成・設定し、いわゆるレイアウトを生成・完成する。
　次に、ステップＳ２で、検査領域設定ユニット１５ｂが、生成されたダイ領域２２、論理回路領域２４、メモリ回路領域３０、周辺回路領域２６、２８を用いて、試し検査前の検査領域の設定を行う。このステップＳ２を実施するために、まず、検査領域設定ユニット１５ｂが、図４に示すような表示画面３１を表示する。表示画面３１には、ダイ領域２２が設定されたレイアウトと、ダイ領域２２内に論理回路領域２４、メモリ回路領域３０、周辺回路領域２６、２８が設定されたレイアウトが表示されている。また、表示画面３１には、「検査領域を選択してください」と表示され、操作者は、この表示の促しに応じて、ダイ領域２２が複数配置された表示画面３１の下方の「マニュアル」をＧＵＩ等により選択すると、検査領域として選択したいダイ領域２２ａを、ＧＵＩにより表示画面３１から設定することができる。さらに、操作者は、ダイ領域２２の内部の配置を表示する表示画面３１の下方の「マニュアル」をＧＵＩ等により選択すると、検査領域として選択したい論理回路領域２４ａ、メモリ回路領域３０ａ、周辺回路領域２６ａを、ＧＵＩにより表示画面３１から設定することができる。検査領域設定ユニット１５ｂによる表示画面３１の表示と、検査領域の選択の促しと、ＧＵＩ等による選択・設定の支援により、操作者は容易に検査領域を決定することができる。なお、詳細は後記するが、「マニュアル」に替えて「オート」を選択すると、操作者が検査領域を選択することなく、検査領域設定ユニット１５ｂが、検査領域を設定することができる。
　また、表示画面３１には、「サンプリング」と、「検査時間」と、「目標検査時間」とが表示されている。「サンプリング」の表示の近傍には、リストボックスが設けられており、０％～１００％の比率、例えば、５０％等の選択枝の一覧をリスト表示可能になっている。操作者は、リスト表示された比率の選択枝の中から、ＧＵＩにより所望の比率を選択し検査領域設定ユニット１５ｂに入力することができる。サンプリングの比率は、複数のダイ領域２２、複数の論理回路領域２４、複数のメモリ回路領域３０、複数の周辺回路領域２６、２８から、選択する個数の比率を示す。この比率が入力されると、この比率を満足するように、一定の個数おきにダイ領域２２等を、検査領域に設定（選択）する。検査領域が設定されると、検査領域の面積を算出することができ、この面積に基づいて、検査時間を算出することができる。算出された検査時間は、「検査時間」の表示の近傍に設けられたテキストボックス内に表示される。図４の例では、検査時間として２５分間が表示されている。操作者は、この検査時間を見て、この検査時間が、操作者が目標とする目標検査時間から離れている場合は、それらが一致するように変更したサンプリングの比率を、再度、リストボックスから入力することができる。
　また、「目標検査時間」の表示の近傍にも、テキストボックスが設けられている。テキストボックスを用いて、操作者が目標とする目標検査時間を入力することができる。一方、検査領域設定ユニット１５ｂは、サンプリングの比率が１００％の場合の検査時間を、複数のダイ領域２２等の総面積に基づいて算出する。目標検査時間の検査時間に対する比に基づいて、サンプリングの比率を算出する。算出したサンプリングの比率に基づいて、ダイ領域２２ａ、論理回路領域２４ａ、メモリ回路領域３０ａ、周辺回路領域２６ａ等を選択することができる。
　また、操作者による検査領域の選択を支援するために、次の支援が有効である。
　検査領域設定ユニット１５ｂは、前記半導体装置と同一の製品名、同一の工程名が関係付けられた過去に製造された前記半導体装置の検査結果を、外部検査装置／工程管理データベース１６から、読み出して入力する。検査領域設定ユニット１５ｂは、この過去の検査結果に基づいて、ダイ領域２２、論理回路領域２４、メモリ回路領域３０、周辺回路領域２６、２８において、過去に発生している欠陥の欠陥発生頻度を、統計的な処理により求める。検査領域設定ユニット１５ｂは、欠陥発生頻度が所定の頻度閾値より高いダイ領域、論理回路領域、メモリ回路領域、周辺回路領域を抽出する。そして、図５に示すように、検査領域設定ユニット１５ｂは、抽出したダイ領域２２ｂ、２２ｃ、２２ｄを、他のダイ領域２２と識別可能なレイアウトを表示する。ダイ領域２２ｂの欠陥発生頻度より、ダイ領域２２ｃの欠陥発生頻度は大きく、ダイ領域２２ｃの欠陥発生頻度より、ダイ領域２２ｄの欠陥発生頻度は大きくなっている。ダイ領域２２ｂとダイ領域２２ｃとは、頻度閾値より高い欠陥発生頻度の境界値によって分けられている。同様に、ダイ領域２２ｃとダイ領域２２ｄとは、頻度閾値より高い欠陥発生頻度の境界値によって分けられている。また、検査領域設定ユニット１５ｂは、抽出したメモリ回路領域３０ｂ、周辺回路領域２６ｂ、２８ｂを、他のメモリ回路領域３０、周辺回路領域２６、２８と識別可能なレイアウトを表示する。操作者は、これらの表示を見ながら、例えば、識別表示されているダイ領域２２ｂ、２２ｃ、２２ｄや、メモリ回路領域３０ｂや、周辺回路領域２６ｂ、２８ｂを、検査領域として選択することができる。このような選択であれば、操作者の経験によらず、容易に検査領域を選択することができ、有効な支援となる。
　また、表示画面３１には、「（ダイ領域２２ｄと同じハッチング）のみの検査所要時間」と、「（ダイ領域２２ｄと同じハッチングからダイ領域２２ｃと同じハッチング）までの検査所要時間」と、「（ダイ領域２２ｄと同じハッチングからダイ領域２２ｂと同じハッチング）までの検査所要時間」とが表示されている。検査領域設定ユニット１５ｂは、複数のダイ領域２２ｂの面積と、複数のダイ領域２２ｃの面積と、複数のダイ領域２２ｄの面積とを算出することができる。複数のダイ領域２２ｄの面積に基づいて、「（ダイ領域２２ｄと同じハッチング）のみの検査所要時間」を算出することができる。ダイ領域２２ｄの面積とダイ領域２２ｃの面積の和に基づいて、「（ダイ領域２２ｄと同じハッチングからダイ領域２２ｃと同じハッチング）までの検査所要時間」を算出することができる。ダイ領域２２ｄの面積とダイ領域２２ｃの面積とダイ領域２２ｂの面積の和に基づいて、「（ダイ領域２２ｄと同じハッチングからダイ領域２２ｂと同じハッチング）までの検査所要時間」を算出することができる。操作者は、これらの検査所要時間を見て、操作者が目標とする目標検査時間を満足する、検査領域とすべきダイ領域は、ダイ領域２２ｄのみか、ダイ領域２２ｄと２２ｃとか、ダイ領域２２ｄと２２ｃと２２ｂとなのか、容易に把握することができ、条件を満足するダイ領域を選択することができる。
　なお、周辺回路領域２６ｂ、２８ｂにおいては、周辺回路領域２６ｂ、２８ｂを含む周辺回路領域２６、２８全体を、検査領域として選択してもよいし、周辺回路領域２６、２８の一部の周辺回路領域２６ｂ、２８ｂを選択するようにしてもよい。このためには、例えば、１つの周辺回路領域２６、２８を、複数の小領域に分割すればよい。
　また、操作者による検査領域の選択によらず、いわゆるオートにて検査領域を設定するには、次の設定方法が有効である。
　操作者が、表示画面３１の下方の「オート」をＧＵＩ等により選択すると、検査領域設定ユニット１５ｂは、目標検査時間を操作者に設定するように表示して促す。この促しに応じて、操作者は、目標検査時間のテキストボックスにＧＵＩを用いて所望の目標検査時間を入力する。
　次に、検査領域設定ユニット１５ｂは、半導体装置と同一の製品名と同一の工程名が関係付けられた過去に製造された半導体装置の検査結果を、外部検査装置／工程管理データベース１６から読み出す。そして、この過去の検査結果に基づいて、ダイ領域２２、論理回路領域２４、メモリ回路領域３０、周辺回路領域２６、２８において過去に発生している欠陥の欠陥発生頻度を求める。
　次に、図６（ａ）、（ｂ）、（ｃ）に示すように、検査領域設定ユニット１５ｂは、スキャン範囲３４を設定する。スキャン範囲３４は、検査領域を覆うように電子線９（図１参照）が走査する電子線照射領域であるが、欠陥発生頻度が所定の頻度閾値より高い、ダイ領域２２、論理回路領域２４、メモリ回路領域３０、周辺回路領域２６を、検査領域とみなして、スキャン範囲３４で覆うように設定される。
　検査領域設定ユニット１５ｂは、スキャン範囲３４の面積に基づいて、検査所要時間を算出する。検査領域設定ユニット１５ｂは、検査所要時間が目標検査時間を超えない範囲で最大になる頻度閾値より高い欠陥発生頻度を有する、ダイ領域２２、論理回路領域２４、メモリ回路領域３０、周辺回路領域２６、２８を抽出する。このことによれば、検査所要時間が略目標検査時間に一致するように、ダイ領域２２、論理回路領域２４、メモリ回路領域３０、周辺回路領域２６、２８を検査領域として抽出することができる。そして、抽出されたダイ領域２２、論理回路領域２４、メモリ回路領域３０、周辺回路領域２６、２８は、図５に示すような分布図として表示することで、操作者は、容易に検査領域の範囲を把握することができる。
　なお、図６（ａ）、（ｂ）に示すように、電子線９の走査経路３３は、スキャン範囲３４に対して、次のように設定される。すなわち、スキャン折返し幅（電子線照射幅）Ｗ１は、スキャン範囲３４のスキャン幅Ｗ２に一致するように設定されている。また、図６（ｃ）に示すように、併走する複数の電子線９の走査経路３３のスキャン折返し幅（電子線照射幅）Ｗ１の和（Ｗ１＋Ｗ１）は、スキャン範囲３４のスキャン幅Ｗ２に一致するように設定されている。
　また、電子線９に検査領域内を走査させる際のスキャン間隔Ｐは、検査条件として設定されるものであるが、検査領域に存在する半導体装置２１（図３参照）、論理回路２３、メモリ回路２９、周辺回路２５、２７の設計データの最小設計寸法に基づいて設定することが好ましい。スキャン間隔Ｐによって、検査画像の検査画素サイズが決定され、検出可能な欠陥のサイズが決まるからである。そして、スキャン範囲３４の面積と、検査画素サイズ（スキャン間隔Ｐ）に基づいて、正確な検査所要時間を算出することができる。
　また、図６（ａ）に示すように、複数のメモリ回路領域３０が、列に並んでいる場合は、複数のメモリ回路領域３０にわたるように、１つのスキャン範囲３４が設けられる。このため、メモリ回路領域３０同士の隙間の、メモリ回路領域３０でない領域にも、スキャン範囲３４が設定されることになる。しかし、図５のダイ領域２２ｅと、ダイ領域２２ｆとが検査領域に選択され、ダイ領域２２ｅとダイ領域２２ｆの間のダイ領域が検査領域に選択されておらず、ダイ領域２２ｅとダイ領域２２ｆとが離れている場合は、ダイ領域２２ｅとダイ領域２２ｆとで、別々にスキャン範囲３４を設定する。すなわち、ダイ領域２２ｅをカバーするスキャン範囲３４と、ダイ領域２２ｆをカバーするスキャン範囲３４とは、互いに離れて配置されている。したがって、電子線９の走査は、ステップ・アンド・リピート方式によって行われ、ダイ領域２２ｅをカバーするスキャン範囲３４と、ダイ領域２２ｆをカバーするスキャン範囲３４との間の領域では、電子線９の走査は行われない。
　なお、前記では、過去の検査結果に基づいて欠陥発生頻度を算出し、この欠陥発生頻度に基づいて検査領域にすべきダイ領域２２、論理回路領域２４、メモリ回路領域３０、周辺回路領域２６、２８を抽出することで、検査領域の選択の支援さらには検査領域の設定をしていたが、これに限られないのであり、例えば、後記の２つの方法を用いることができる。
　まず、第１の方法としては、はじめに、半導体装置２１の設計データに基づいて、ダイ領域２２、論理回路領域２４、メモリ回路領域３０、周辺回路領域２６、２８の面積に対する、プラグ、配線、ホールの少なくとも１つの占める面積の面積比率を領域毎に算出する。次に、それらの面積比率を、対応する既に表示画面３１に表示されているダイ領域２２、論理回路領域２４、メモリ回路領域３０、周辺回路領域２６、２８に関係付けて、具体的には重ねて、表示する。最後に、それらの面積比率を参考にして、たとえば、面積比率の大きい論理回路領域２４とメモリ回路領域３０とは、一般的に、欠陥が発生しやすい傾向があるので、検査領域に選択すると、操作者が了解していれば、面積比率の表示を見るだけで、操作者は検査領域の選択の判断が可能になる。すなわち、面積比率の表示（手段）は、「検査領域を選択してください」の表示と共に、前記マニュアル操作時における操作者に検査領域の選択を促す手段になっている。また、面積比率閾値を設け、この面積比率閾値以上の面積比率が対応付けされたダイ領域２２、論理回路領域２４、メモリ回路領域３０、周辺回路領域２６、２８を抽出し、そのまま検査領域とすれば、前記オート操作時における検査領域の設定を行うことができる。
　次に、第２の方法について説明する。第２の方法では、はじめに、半導体装置２１の設計データに基づいて、特定の回路パターンが、前記ダイ領域２２、論理回路領域２４、メモリ回路領域３０、周辺回路領域２６、２８に存在するか否かを判定する。特定の回路パターンとは、例えば、プラグ、配線、ホールが密に配置されていたり、疎に配置されていたりする回路パターンである。次に、特定の回路パターンの存在する、ダイ領域２２、論理回路領域２４、メモリ回路領域３０、周辺回路領域２６、２８を、特定の回路パターンの存在しないダイ領域２２、論理回路領域２４、メモリ回路領域３０、周辺回路領域２６、２８とは識別可能に、表示画面３１に表示する。最後に、この特定の回路パターンの存否の識別表示を参考にして、操作者は検査領域の選択の判断を行う。すなわち、特定の回路パターンの存否の識別表示（手段）は、「検査領域を選択してください」の表示と共に、前記マニュアル操作時における操作者に検査領域の選択を促す手段になっている。また、特定の回路パターンの存在する、ダイ領域２２、論理回路領域２４、メモリ回路領域３０、周辺回路領域２６、２８を抽出し、そのまま検査領域とすれば、前記オート操作時における検査領域の設定を行うことができる。
　前記で、図２におけるステップＳ２の検査領域設定の説明を終了する。次に、ステップＳ３の検査条件設定について説明する。
　検査条件の設定としては、主に、電子線９の照射条件を設定する。具体的には、検査条件設定ユニット１５ｃが、電子線９の加速電圧、電流、検査画素サイズ（図６のスキャン間隔Ｐに相当）等の設定項目の一覧表示をし、設定項目毎に操作者が入力可能なテキストボックスを表示する。これらの表示による支援で、操作者は漏れなく設定項目に所望の値を入力でき、この入力に基づいて検査条件設定ユニット１５ｃは、検査条件を設定することができる。なお、検査画素サイズ（スキャン間隔Ｐ）については、検査領域とされたダイ領域２２、論理回路領域２４、メモリ回路領域３０、周辺回路領域２６、２８における、半導体装置２１、論理回路２３、メモリ回路２９、周辺回路２５、２７の最小設計寸法を、設計データから取得し、最小設計寸法に基づいて検査画素サイズ（スキャン間隔Ｐ）を設定してもよい。
　次に、ステップＳ４のレシピ設定では、設定（記憶）された検査条件と検査領域とが読み出し可能な検査レシピを作成（設定）し、操作ユニット１４に設定（記憶）する。
　次に、ステップＳ５の試し検査では、操作ユニット１４が、検査レシピを読み出し、さらに、検査レシピに基づいて検査条件と検査領域を読み出す。操作ユニット１４は、検査条件と検査領域にしたがって、１枚から数枚程度の半導体ウェハ（検査基板）８（図３参照）の検査を実施する。なお、検査領域は、ダイ領域２２、論理回路領域２４、メモリ回路領域３０、周辺回路領域２６、２８それぞれの総数の一部に過ぎないので、検査領域は小領域化され、短時間に検査可能である。
　検査では、操作ユニット１４は、欠陥候補を検出し、検出された欠陥候補毎に二次電子像を取得する。そして、操作ユニット１４は、この二次電子像の画像解析を行い、欠陥候補の輝度とコントラストの計測を行い、記憶する。次に、操作ユニット１４は、欠陥候補毎に輝度とコントラストに基づいた検出閾値を算出する。操作ユニット１４は、検査結果として、検出閾値が所定の取得下限閾値以上の欠陥候補の欠陥ＩＤと、欠陥座標と、検出閾値と、サイズと、輝度と、コントラストとを互いに関係付けて記憶する。最後に、操作ユニット１４は、欠陥候補毎に二次電子像を表示画面に表示し、表示している欠陥候補が欠陥か否かの操作者による判定を促し、判定結果を欠陥ＩＤと関係付けて記憶する。この欠陥判定の支援により、操作者は、容易に欠陥候補を欠陥として選別することができる。
　次に、ステップＳ６の検査領域の変更では、試し検査の検査結果を用いて、検査領域を変更し、半導体装置２１の量産工程の検査工程で使用される検査レシピの検査領域を作成する。そこで、ステップＳ６では、まず、検査領域設定ユニット１５ｂは、半導体ウェハ８の試し検査の検査結果を読み出す。次に、検査領域設定ユニット１５ｂは、この検査結果の欠陥ＩＤと欠陥座標と欠陥判定結果とに基づいて、ダイ領域２２、論理回路領域２４、メモリ回路領域３０、周辺回路領域２６、２８のそれぞれの領域内において検出された欠陥の発生個数を求める。次に、検査領域設定ユニット１５ｂは、発生個数が所定の個数閾値より高い、ダイ領域２２、論理回路領域２４、メモリ回路領域３０、周辺回路領域２６、２８を抽出する。
　そして、図７に示すように、検査領域設定ユニット１５ｂは、抽出したダイ領域２２ｂ、２２ｃ、２２ｄを、他のダイ領域２２と識別可能なレイアウトを表示する。ダイ領域２２ｂの発生個数より、ダイ領域２２ｃの発生個数は大きく、ダイ領域２２ｃの発生個数より、ダイ領域２２ｄの発生個数は大きくなっている。ダイ領域２２ｂとダイ領域２２ｃとは、個数閾値より高い発生個数の境界値によって分けられている。同様に、ダイ領域２２ｃとダイ領域２２ｄとは、個数閾値より高い発生個数の境界値によって分けられている。また、検査領域設定ユニット１５ｂは、抽出したメモリ回路領域３０ｂ、周辺回路領域２６ｂ、２８ｂを、他のメモリ回路領域３０、周辺回路領域２６、２８と識別可能なレイアウトを表示する。操作者は、これらの表示を見ながら、例えば、識別表示されているダイ領域２２ｂ、２２ｃ、２２ｄや、メモリ回路領域３０ｂや、周辺回路領域２６ｂ、２８ｂを、検査領域として選択することができる。このような選択であれば、操作者の経験によらず、容易に検査領域を選択することができ、有効な支援となる。
　また、表示画面３１には、「（ダイ領域２２ｄと同じハッチング）のみの検査所要時間」と、「（ダイ領域２２ｄと同じハッチングからダイ領域２２ｃと同じハッチング）までの検査所要時間」と、「（ダイ領域２２ｄと同じハッチングからダイ領域２２ｂと同じハッチング）までの検査所要時間」とが表示されている。検査領域設定ユニット１５ｂは、複数のダイ領域２２ｂの面積と、複数のダイ領域２２ｃの面積と、複数のダイ領域２２ｄの面積とを算出することができる。複数のダイ領域２２ｄの面積に基づいて、「（ダイ領域２２ｄと同じハッチング）のみの検査所要時間」を算出することができる。ダイ領域２２ｄの面積とダイ領域２２ｃの面積の和に基づいて、「（ダイ領域２２ｄと同じハッチングからダイ領域２２ｃと同じハッチング）までの検査所要時間」を算出することができる。ダイ領域２２ｄの面積とダイ領域２２ｃの面積とダイ領域２２ｂの面積の和に基づいて、「（ダイ領域２２ｄと同じハッチングからダイ領域２２ｂと同じハッチング）までの検査所要時間」を算出することができる。操作者は、これらの検査所要時間を見て、操作者が目標とする目標検査時間を満足する、検査領域とすべきダイ領域は、ダイ領域２２ｄのみか、ダイ領域２２ｄと２２ｃとか、ダイ領域２２ｄと２２ｃと２２ｂとなのか、容易に把握することができ、条件を満足するダイ領域２２を選択することができる。
　なお、周辺回路領域２６ｂ、２８ｂにおいては、周辺回路領域２６ｂ、２８ｂを含む周辺回路領域２６、２８全体を、検査領域として選択してもよいし、周辺回路領域２６、２８の一部の周辺回路領域２６ｂ、２８ｂを選択するようにしてもよい。このためには、例えば、１つの周辺回路領域２６、２８を、複数の小領域に分割すればよい。
　また、操作者による検査領域の選択によらず、いわゆるオートにて検査領域を設定することもできる。操作者が、表示画面３１の下方の「オート」をＧＵＩ等により選択すると、検査領域設定ユニット１５ｂは、目標検査時間を操作者に設定するように表示して促す。この促しに応じて、操作者は、目標検査時間のテキストボックスにＧＵＩを用いて所望の目標検査時間を入力する。
　次に、検査領域設定ユニット１５ｂは、試し検査の検査結果に基づいて、ダイ領域２２、論理回路領域２４、メモリ回路領域３０、周辺回路領域２６、２８において過去に発生している欠陥の欠陥発生頻度を求める。
　次に、検査領域設定ユニット１５ｂは、発生個数が所定の個数閾値より高い、ダイ領域２２、論理回路領域２４、メモリ回路領域３０、周辺回路領域２６を、検査領域とみなして、スキャン範囲３４（図６参照）で覆う範囲を設定する。
　検査領域設定ユニット１５ｂは、スキャン範囲３４の面積に基づいて、検査所要時間を算出する。検査領域設定ユニット１５ｂは、検査所要時間が目標検査時間を超えない範囲で最大になる個数閾値より高い発生個数を有する、ダイ領域２２、論理回路領域２４、メモリ回路領域３０、周辺回路領域２６、２８を抽出する。このことによれば、検査所要時間が略目標検査時間に一致するように、ダイ領域２２、論理回路領域２４、メモリ回路領域３０、周辺回路領域２６、２８を検査領域として抽出することができる。そして、抽出されたダイ領域２２、論理回路領域２４、メモリ回路領域３０、周辺回路領域２６、２８は、図７に示すような分布図として表示することで、操作者は、容易に検査領域の範囲を把握することができる。
　次に、ステップＳ７の検査条件の変更では、試し検査の検査結果を用いて、検査条件を変更し、半導体装置２１の量産工程の検査工程で使用される検査レシピの検査条件を作成する。そこで、ステップＳ７では、まず、検査条件設定ユニット１５ｃは、試し検査の検査結果の、特に、輝度とコントラストに基づいて、輝度とコントラストから適当な加速電圧と電流を抽出可能なデータベース等を用いて、電子線９の加速電圧と電流を再設定する。また、欠陥と判定された欠陥候補のサイズの最小値に基づいて、検査画素サイズを再設定する。
　また、欠陥と判定された欠陥候補の検出閾値の最小値に基づいて、前記取得下限閾値を再設定する。なお、前記取得下限閾値は後記のように再設定してもよい。まず、ステップＳ３と同様に過去の検査結果に基づいて欠陥発生頻度を求める。次に、欠陥発生頻度が所定の頻度閾値より高いダイ領域２２、論理回路領域２４、メモリ回路領域３０、周辺回路領域２６、２８を抽出する。
　次に、試し検査の検査結果の、特に、欠陥座標に基づいて、ダイ領域２２、論理回路領域２４、メモリ回路領域３０、周辺回路領域２６、２８において検出された欠陥の発生個数を求める。そして、発生個数が所定の個数閾値より高い、ダイ領域２２、論理回路領域２４、メモリ回路領域３０、周辺回路領域２６、２８を抽出する。
　そして、図８（ａ）に示すように、過去の検査結果に基づいて欠陥発生頻度が所定の頻度閾値より高いダイ領域２２ｂ、２２ｃ、２２ｄを識別表示しているレイアウトと、試し検査の検査結果に基づいて発生個数が所定の個数閾値より高いダイ領域２２ｂ、２２ｃ、２２ｄを識別表示しているレイアウトとを、表示画面３２に同時に表示する。
　次に、前記取得下限閾値を仮に増減させた場合に、発生個数が所定の個数閾値より高くて抽出されるダイ領域２２ｂ、２２ｃ、２２ｄと、欠陥発生頻度が所定の頻度閾値より高くて抽出されたダイ領域２２ｂ、２２ｃ、２２ｄとの一致率を算出する。一致率は、例えば、少なくとも一方に抽出されたダイ領域の個数に対する、両方において抽出されたダイ領域の個数の比率として算出することができる。この一致率は、最大で１００％になり、その１００％に近づく程、過去の検査に対して、試し検査の感度が一致していると考えられる。そこで、図８（ａ）のように、一致率が５０％と低く、過去の検査結果において抽出されたダイ領域２２ｂ、２２ｃ、２２ｄの個数より、試し検査の検査結果において抽出されたダイ領域２２ｂ、２２ｃ、２２ｄの個数の方が少ない場合は、図８（ｂ）に示すように、閾値変更ツール３５によって、取得下限閾値を低下させ、一致率が最大になるときの取得下限閾値を設定する。
　最後に、ステップＳ８のレシピ変更では、再設定された検査条件と検査領域とが読み出し可能な検査レシピに変更して、この検査レシピを操作ユニット１４に設定（記憶）する。前記で検査レシピ作成は終了する。
　そして、このように検査レシピが作成できる実施形態に係る電子線式ウェハ検査装置１によれば、ダイ領域２２、論理回路領域２４、メモリ回路領域３０、周辺回路領域２６、２８を検査領域とする一方で、その他の領域は、検査領域から除外できるので、検査領域の面積を小さくでき、検査時間を短縮することができる。また、複数のダイ領域２２、複数の論理回路領域２４、複数のメモリ回路領域３０、複数の周辺回路領域２６、２８から検査領域を、操作者が選択する際には、さまざまな支援手段が用意されているので、操作者は、自分の経験・判断に頼ることなく、容易にかつ短時間に選択することができる。
　１　　　電子線式ウェハ検査装置（電子線式基板検査装置）
　２　　　ステージ機構系
　３　　　電子銃
　４　　　コンデンサレンズ
　５　　　対物レンズ
　６　　　ディフレクタ
　７　　　二次電子検出器
　８　　　半導体ウェハ（検査基板）
　９　　　電子線
　１０　　二次電子（信号）
　１１　　ビーム制御系
　１２　　ステージ制御系
　１３　　画像処理ユニット
　１４　　操作ユニット
　１５　　レシピ設定ユニット
　１５ａ　領域生成ユニット
　１５ｂ　検査領域設定ユニット
　１５ｃ　検査条件設定ユニット
　１６　　外部検査装置／工程管理データベース
　１７　　カラム
　１９　　設計・配列データベース
　２１　　半導体装置
　２２　　ダイ領域
　２３　　論理回路
　２４　　論理回路領域
　２５　　周辺回路
　２６　　周辺回路領域
　２７　　周辺回路
　２８　　周辺回路領域
　２９　　メモリ回路
　３０　　メモリ回路領域
　３１、３２　表示画面
　３３　　走査経路
　３４　　スキャン範囲（電子線照射領域）
　３５　　閾値変更ツール

Claims (13)

  1. 　検査基板上の検査領域内に、電子線を走査させる手段と、
    　前記検査基板から発生する信号を検出する手段と、
    　前記検査基板上の走査位置と前記信号を対応付けて画像化する手段とを有し、前記検査基板上の欠陥を検査をする電子線式基板検査装置において、
    　前記検査基板上に形成される複数の半導体装置の配列データと前記半導体装置の設計データとに基づいて、前記検査基板上における複数の前記半導体装置の存在する範囲を示すダイ領域と、前記半導体装置における、論理回路の存在する範囲を示す論理回路領域と、メモリ回路の存在する範囲を示すメモリ回路領域と、周辺回路の存在する範囲を示す周辺回路領域との内の少なくとも１つの領域をレイアウト上に生成する手段と、
    　生成された前記領域を用いて、前記検査領域を設定する手段とを有することを特徴とする電子線式基板検査装置。
  2. 　前記検査領域を設定する手段では、
    　前記領域を表示し、
    　表示された前記領域を、操作者に検査領域として選択するように促すことを特徴とする請求の範囲第１項に記載の電子線式基板検査装置。
  3. 　前記検査領域を覆うように前記電子線が走査するスキャン範囲を設定する手段と、
    　前記電子線が走査する際のスキャン折返し幅及び複数の前記スキャン折返し幅の和が、
    前記スキャン範囲のスキャン幅に一致するように、前記スキャン折返し幅を設定する手段とを有することを特徴とする請求の範囲第１項に記載の電子線式基板検査装置。
  4. 　前記領域を生成する手段では、
    　前記半導体装置の製造管理に用いる工程管理データベースに基づいて、複数種類の前記半導体装置のそれぞれの製品名の一覧と、前記半導体装置の製造工程を構成する一連の工程名の一覧とを表示し、
    　検査の対象となる前記半導体装置の前記製品名と前記工程名を、操作者に選択するように促し、
    　選択された前記製品名と前記工程名とに基づいて、前記配列データと前記設計データを読み出すことを特徴とする請求の範囲第１項に記載の電子線式基板検査装置。
  5. 　前記電子線に前記検査領域内を走査させる際のスキャン間隔を、前記検査領域に存在する前記半導体装置、前記論理回路、前記メモリ回路、前記周辺回路の前記設計データの最小設計寸法に基づいて設定する手段を有することを特徴とする請求の範囲第１項に記載の電子線式基板検査装置。
  6. 　前記検査領域を設定する手段では、
    　前記設計データに基づいて、生成された前記ダイ領域、前記論理回路領域、前記メモリ回路領域、前記周辺回路領域の面積に対する、プラグ、配線、ホールの少なくとも１つの占める面積の面積比率を算出し、
    　前記面積比率を、対応する前記ダイ領域、前記論理回路領域、前記メモリ回路領域、前記周辺回路領域に関係付けて表示し、
    　前記面積比率に基づいて、生成された前記ダイ領域、前記論理回路領域、前記メモリ回路領域、前記周辺回路領域を、操作者に検査領域として選択するように促すことを特徴とする請求の範囲第１項に記載の電子線式基板検査装置。
  7. 　前記検査領域を設定する手段では、
    　前記設計データに基づいて、特定の回路パターンが、生成された前記ダイ領域、前記論理回路領域、前記メモリ回路領域、前記周辺回路領域に存在するか否かを判定し、
    　前記特定の回路パターンの存在する、前記ダイ領域、前記論理回路領域、前記メモリ回路領域、前記周辺回路領域を、前記特定の回路パターンの存在しない前記ダイ領域、前記論理回路領域、前記メモリ回路領域、前記周辺回路領域とは識別可能に表示し、
    　前記特定の回路パターンの存在する、前記ダイ領域、前記論理回路領域、前記メモリ回路領域、前記周辺回路領域を、操作者に検査領域として選択するように促すことを特徴とする請求の範囲第１項に記載の電子線式基板検査装置。
  8. 　前記検査領域を設定する手段では、
    　目標検査時間を操作者に設定するように促し、
    　前記半導体装置と同一の製品名が関係付けられた過去に製造された前記半導体装置の検査結果に基づいて、前記ダイ領域、前記論理回路領域、前記メモリ回路領域、前記周辺回路領域において過去に発生している欠陥の欠陥発生頻度を求め、
    　前記検査領域を覆うように前記電子線が走査するスキャン範囲で、前記欠陥発生頻度が所定の頻度閾値より高い、前記ダイ領域、前記論理回路領域、前記メモリ回路領域、前記周辺回路領域を覆うように設定し、
    　前記スキャン範囲に基づいて検査所要時間を算出し、
    　前記検査所要時間が前記目標検査時間を超えない範囲で最大になる前記頻度閾値より高い前記欠陥発生頻度を有する、前記ダイ領域、前記論理回路領域、前記メモリ回路領域、前記周辺回路領域を抽出することを特徴とする請求の範囲第１項に記載の電子線式基板検査装置。
  9. 　前記検査領域を設定する手段では、
    　目標検査時間を操作者に設定するように促し、
    　前記検査基板の試し検査の検査結果に基づいて、前記ダイ領域、前記論理回路領域、前記メモリ回路領域、前記周辺回路領域において検出された欠陥の発生個数を求め、
    　前記検査領域を覆うように前記電子線が走査するスキャン範囲で、前記発生個数が所定の個数閾値より高い、前記ダイ領域、前記論理回路領域、前記メモリ回路領域、前記周辺回路領域を覆うように設定し、
    　前記スキャン範囲に基づいて検査所要時間を算出し、
    　前記検査所要時間が前記目標検査時間を超えない範囲で最大になる前記個数閾値より高い前記発生個数を有する、前記ダイ領域、前記論理回路領域、前記メモリ回路領域、前記周辺回路領域を抽出することを特徴とする請求の範囲第１項に記載の電子線式基板検査装置。
  10. 　前記検査領域を設定する手段では、
    　前記半導体装置と同一の製品名が関係付けられた過去に製造された前記半導体装置の検査結果に基づいて、前記ダイ領域、前記論理回路領域、前記メモリ回路領域、前記周辺回路領域において過去に発生している欠陥の欠陥発生頻度を求め、
    　前記欠陥発生頻度が所定の頻度閾値より高い　前記ダイ領域、前記論理回路領域、前記メモリ回路領域、前記周辺回路領域を抽出することを特徴とする請求の範囲第１項に記載の電子線式基板検査装置。
  11. 　前記検査領域を設定する手段では、
    　前記検査基板の試し検査の検査結果に基づいて、前記ダイ領域、前記論理回路領域、前記メモリ回路領域、前記周辺回路領域において検出された欠陥の発生個数を求め、
    　前記発生個数が所定の個数閾値より高い、前記ダイ領域、前記論理回路領域、前記メモリ回路領域、前記周辺回路領域を抽出することを特徴とする請求の範囲第１項に記載の電子線式基板検査装置。
  12. 　前記検査基板の試し検査において、可視化した欠陥の輝度又はコントラストを計測する手段と、
    　前記輝度又はコントラストに基づいて、前記欠陥に固有の検出閾値を算出する手段と、
    　前記検出閾値が所定の取得下限閾値以上の前記検出閾値と対応する欠陥座標を記憶する手段とを有し、
    　前記検査領域を設定する手段では、
    　前記半導体装置と同一の製品名が関係付けられた過去に製造された前記半導体装置の検査結果に基づいて、前記ダイ領域、前記論理回路領域、前記メモリ回路領域、前記周辺回路領域において過去に発生している欠陥の欠陥発生頻度を求め、
    　前記欠陥発生頻度が所定の頻度閾値より高い前記ダイ領域、前記論理回路領域、前記メモリ回路領域、前記周辺回路領域を抽出し、
    　前記欠陥座標に基づいて、前記ダイ領域、前記論理回路領域、前記メモリ回路領域、前記周辺回路領域において検出された欠陥の発生個数を求め、
    　前記発生個数が所定の個数閾値より高い、前記ダイ領域、前記論理回路領域、前記メモリ回路領域、前記周辺回路領域を抽出し、
    　前記取得下限閾値を仮に増減させた場合に、前記発生個数が所定の個数閾値より高くて抽出される前記ダイ領域、前記論理回路領域、前記メモリ回路領域、前記周辺回路領域と、前記欠陥発生頻度が所定の頻度閾値より高いて抽出された前記ダイ領域、前記論理回路領域、前記メモリ回路領域、前記周辺回路領域との一致率を算出し、
    　前記取得下限閾値に、前記一致率が最大になるときの取得下限閾値を設定することを特徴とする請求の範囲第１項に記載の電子線式基板検査装置。
  13. 　前記検査領域を覆うように前記電子線が走査する複数のスキャン範囲を設定する手段を有し、
    　複数の前記スキャン範囲は、ステップ・アンド・リピート方式による前記電子線の走査が可能なように、互いに離れて配置されていることを特徴とする請求の範囲第１項に記載の電子線式基板検査装置。
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