WO2010029620A1 - プラズマディスプレイ装置 - Google Patents

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WO2010029620A1
WO2010029620A1 PCT/JP2008/066359 JP2008066359W WO2010029620A1 WO 2010029620 A1 WO2010029620 A1 WO 2010029620A1 JP 2008066359 W JP2008066359 W JP 2008066359W WO 2010029620 A1 WO2010029620 A1 WO 2010029620A1
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address
switch
plasma display
power recovery
inductor
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PCT/JP2008/066359
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French (fr)
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勲 古川
橋本　康宣
崎田　康一
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日立プラズマディスプレイ株式会社
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    • G09G2330/028—Generation of voltages supplied to electrode drivers in a matrix display other than LCD

Definitions

  • the present invention relates to a plasma display device, and more particularly to a plasma display device having an address driver for driving an address electrode.
  • a display device for displaying a display panel by driving an address electrode having a capacitive load for each line based on display data, a plurality of power lines for supplying a plurality of voltage levels, and an input video
  • a control circuit that creates display data from signals and an address drive circuit that applies a plurality of voltage levels to address electrodes based on the display data.
  • the address drive circuit selects a plurality of voltage levels for a plurality of address electrodes.
  • a charge distribution period is provided between the address drive period of one line of the address electrode and the next address drive period, and the plurality of address electrodes are separated from the power line during the charge distribution period.
  • FIG. 16 is a diagram showing an example of a conventional address driver.
  • the address electrode A1, the address electrode A2, and the address electrode A3 each constitute a capacitive load cell Cp, and an address driver is connected to each of the address electrodes A1 to A3.
  • the address driver includes a high-level supply switch SW8 and a low-level supply switch SW9 as output stages for each bit so that a high-level potential or low-level electricity can be supplied to the capacitive load Cp.
  • the charge share switch SW7 is connected to the capacitive load Cp of each bit, and the switches SW7 are all connected in parallel to the charge share terminal CS.
  • the switches SW8 and SW9 in the output stage are set in total.
  • the charge sharing switch SW7 is turned on after the switch is turned off, the charge remaining in the address electrodes A1 to A3 can be supplied to all the address electrodes A1 to A3 by averaging, and the potential at that time Can be used as the starting point to output the next address driver.
  • FIG. 17 is a diagram showing an example of display data in the address period.
  • FIG. 17A is a diagram showing a staggered display pattern in which lighting (indicated by ⁇ in FIG. 17) and non-lighting (indicated by x in FIG. 17) exist equally in each line.
  • the address electrodes A1 and A3 are at a high level potential
  • the address electrode A2 is at a low level potential, all of which are short-circuited by the switch SW7, and then the address display pattern at time t2.
  • the charges stored in the address electrodes A1 and A3 at the time t1 are averaged and supplied to the address electrodes A1 to A3 before the time t2, and the address electrode A2 is clamped to a high level potential from the potential after the charge is supplied. Then, the address electrodes A1 and A3 are clamped to a low level potential. Therefore, from time t1 to time t2, charges are supplied from the address electrodes A1 and A3 to the address electrode A2, and the charge sharing operation contributes to reduction of power consumption. This operation is similarly performed when the display pattern is switched from time t2 to time t3. Thus, when the balance between lighting and non-lighting is good, the charge sharing operation is performed appropriately.
  • FIG. 17B is a diagram showing an example of display data having a striped pattern.
  • all the address electrodes A1 to A3 are lit at time t1, and all the address electrodes A1 to A3 are not lit at time t2.
  • the address electrodes A1 to A3 remain at a high level potential, and then all are unlit at time t2.
  • the charges remaining in the address charges A1 to A3 all flow to the ground.
  • all the address charges A1 to A3 are all lit display patterns, so that the output stage switches from the low level potential to the high level potential at this time. The operation of discarding all the charges stored at t1 and then supplying the potential from the beginning must be performed.
  • the charge sharing can be efficiently performed and the power can be effectively used.
  • the lighting balance is poor, there is a problem that power consumption cannot be effectively reduced.
  • an object of the present invention is to provide a plasma display device that can reliably perform charge sharing and reduce power consumption even in the case of a display pattern with a poor balance between lighting and non-lighting.
  • a plasma display device includes a plurality of scan electrodes extending in the first direction and a plurality of addresses extending in the second direction so as to intersect the scan electrodes.
  • a plasma display panel including electrodes; An address driver for driving the address electrodes; A power recovery circuit including an inductor and a capacitor; A switch provided in the address driver and configured to switch connection and non-connection between the address electrode and the power recovery circuit.
  • the address electrode can be connected to the power recovery circuit, and when the balance between lighting and non-lighting of the display pattern is poor, LC resonance can be generated and power can be recovered by the capacitor. it can.
  • the 2nd invention is the plasma display apparatus which concerns on 1st invention
  • the address driver includes a plurality of the switches corresponding to the address electrodes
  • the power recovery circuit is provided outside the address driver, A plurality of the switches are connected in parallel to the power recovery circuit.
  • a large capacity element can be used in the power recovery circuit, and the address driver can be made up of small elements, and a space-saving and high power recovery efficiency plasma display device can be obtained.
  • a third invention is the plasma display device according to the second invention, wherein
  • the address driver includes an address driver output stage for supplying a high-level or low-level potential to the address electrode, Control means for controlling an on-time of the switch according to a switching ratio between the high-level potential and the low-level potential of the address driver output stage is provided.
  • a fourth invention is the plasma display device according to the third invention, wherein The control means shortens the ON time when the switching ratio between the high-level potential and the low-level potential of the address driver output stage is small, and lengthens the ON time when the switching ratio is large. .
  • connection time with the power recovery circuit in accordance with the switching ratio between lighting and non-lighting. Therefore, when there is a large amount of charge to be recovered or the amount of power recovered, the connection time with the power recovery circuit Therefore, it is possible to perform control such that the power consumption becomes longer, and appropriate power recovery and effective use of the recovered power can be performed.
  • a fifth invention is the plasma display device according to the fourth invention, wherein: The power recovery circuit is provided corresponding to each address driver.
  • 6th invention is the plasma display apparatus which concerns on 4th invention,
  • the power recovery circuit is provided in common for the plurality of address drivers.
  • the 7th invention is the plasma display apparatus which concerns on 1st invention
  • the switch has a first switch and a second switch connected in parallel to one of the address electrodes
  • the power recovery circuit includes a first inductor, a second inductor, and a capacitor connected in parallel, The first switch and the first inductor, and the second switch and the second inductor are electrically connected to each other.
  • An eighth invention is the plasma display device according to the seventh invention, wherein
  • the address driver has a first branch path including the first switch and a second branch path including the second switch; A first diode inserted and connected in the first branch path so that the address electrode side is a cathode and the first inductor side is an anode, and in the second branch path, the address electrode side is And a second diode inserted and connected at the anode so that the second inductor side becomes a cathode.
  • a ninth invention is the plasma display device according to the eighth invention,
  • the address driver includes an address driver output stage for supplying a high-level or low-level potential to the address electrode,
  • the first switch is turned on before the address driver output stage switches the output to the address electrode from the low level to the high level potential.
  • the second switch is turned on before the address driver output stage switches the output to the address electrode from the high level to the low level.
  • the tenth invention is the plasma display device according to the ninth invention,
  • the timing at which the first switch is turned on is different from the timing at which the second switch is turned on.
  • An eleventh invention is the plasma display device according to the tenth invention, wherein
  • the address driver includes a plurality of sets of the first branch path and the second branch path corresponding to the address electrodes,
  • the power recovery circuit is provided outside the address driver,
  • the plurality of first branch paths are connected in parallel to the first inductor of the power recovery circuit, and the plurality of second branch paths are connected in parallel to the second inductor of the power recovery circuit. It is characterized by being.
  • a twelfth invention is the plasma display apparatus according to the eleventh invention,
  • the power recovery circuit is provided corresponding to each address driver.
  • a thirteenth invention is the plasma display apparatus according to the eleventh invention,
  • the power recovery circuit is provided in common to the plurality of address drivers.
  • a plasma display device is a plasma display panel including a plurality of scan electrodes extending in a first direction and a plurality of address electrodes extending in the second direction so as to intersect the scan electrodes.
  • An address driver for driving by applying an address pulse to the address electrode;
  • a charge share switch provided in the address driver, for applying a voltage obtained by averaging charges remaining in each of the plurality of address electrodes, one end connected to the address electrode and the other end connected in common
  • a power recovery circuit connected to the other end of the switch connected in common and recovering the charge by LC resonance when the averaged voltage is different from a voltage approximately half of the address pulse. It is characterized by that.
  • the power recovery circuit can recover power and use recovered power, and the balance between lighting and non-lighting can be achieved. Even in a bad case, it is possible to reliably save power.
  • a fifteenth invention is the plasma display device according to the fourteenth invention, wherein
  • the switch has a first switch and a second switch connected in parallel to the address electrode,
  • the power recovery circuit includes a first inductor, a second inductor, and a capacitor connected in parallel to a capacitor; The first switch and the first inductor, and the second switch and the second inductor are electrically connected to each other.
  • a sixteenth aspect of the invention is the plasma display device according to the fifteenth aspect of the invention,
  • the address driver has a first branch path including the first switch and a second branch path including the first switch; In the first branch path, a first diode having an anode on the first inductor side and a cathode on the address electrode side is inserted and connected, In the second branch path, a second diode having a cathode on the second inductor side and an anode on the address electrode side is inserted and connected.
  • FIG. 1 is an overall configuration diagram of a plasma display device according to Embodiment 1.
  • FIG. 1 is an exploded perspective view of an example of a plasma display panel 10.
  • FIG. It is the figure which showed the drive voltage waveform applied to each electrode of 1 subfield.
  • FIG. 3A shows a drive waveform of the sustain electrode Xi.
  • FIG. 3B is a diagram showing a drive waveform of the scan electrode Yi.
  • FIG. 3C shows a driving waveform of the address electrode Aj.
  • FIG. 3 is a diagram illustrating an example of a configuration diagram of an address driving circuit 20 according to the first embodiment.
  • 3 is a diagram illustrating an example of an address pulse output circuit 22 and a power recovery circuit 25.
  • FIG. It is the figure which showed an example of the waveform of an address pulse.
  • FIG. 1 is an exploded perspective view of an example of a plasma display panel 10.
  • FIG. It is the figure which showed the drive voltage waveform applied to each electrode of 1 subfield.
  • FIG. 6A is a diagram showing an example of a voltage waveform at the time of rising and falling of the address pulse.
  • FIG. 6B is a diagram showing an example of a voltage waveform when the address pulse falls.
  • FIG. 3 is a diagram illustrating an example of a configuration of an address driver 21 according to the first embodiment.
  • 4 is a diagram illustrating an example of switching timing of an address driver 21.
  • FIG. 5 is a diagram illustrating an example of a method for installing a power recovery circuit 25.
  • FIG. It is the figure which showed an example of the installation method of the electric power recovery circuit 25 different from FIG. It is the figure which showed the example of the installation method of the electric power collection
  • FIG. 2 is a diagram showing an example of a voltage waveform at the time of rising and falling of the address pulse.
  • FIG. 6B is a diagram showing an example of a voltage waveform when the address pulse falls.
  • FIG. 5 is a diagram showing an example in which a plurality of 1-bit address pulse output circuits 22a are provided in an address driver IC 22a.
  • FIG. 6 is a diagram illustrating an example of a voltage waveform of an address pulse according to the second embodiment.
  • FIG. 15A is a diagram showing an example of a voltage waveform having the same phase of rising and falling.
  • FIG. 15B is a diagram illustrating an example of voltage waveforms having different phases at the time of rising and at the time of falling. It is the figure which showed an example of the conventional address driver. It is the figure which showed the example of the display data in an address period.
  • FIG. 17A shows an example of a staggered display pattern.
  • FIG. 17B shows an example of striped display data.
  • FIG. 1 is an overall configuration diagram of a plasma display device according to a first embodiment to which the present invention is applied.
  • the plasma display apparatus according to the present embodiment includes a plasma display panel 10, an address driving circuit 20, a sustain driving circuit 30, a scan driving circuit 40, and a drive control circuit 50.
  • the plasma display panel 10 is a display panel for displaying an image.
  • the plasma display panel 10 includes a plurality of sustain electrodes X1, X2, X3,... And a plurality of scan electrodes Y1, Y2, Y3,.
  • each of the sustain electrodes X1, X2, X3,... Or their generic name is referred to as a sustain electrode Xi, and each of the scan electrodes Y1, Y2, Y3,. It is called Yi. i means a subscript.
  • the plasma display panel 10 includes a plurality of address electrodes A1, A2, A3,... Extending in the vertical direction.
  • discharge cells Cij are formed at positions where the sustain electrodes Xi, the scan electrodes Yi, and the address electrodes Aj intersect.
  • the discharge cells Cij constitute pixels, and the plasma display panel 10 can display a two-dimensional image.
  • the sustain electrode Xi and the scan electrode Yi in the discharge cell Cij have a space between them and constitute a capacitive load.
  • the scan electrode Yi and the address electrode Aj in the discharge cell Cij also constitute a capacitive load.
  • the address drive circuit 20 is a circuit for driving the address electrode Aj, and supplies an address pulse having a predetermined voltage value to the address electrode Aj in the address period Ta to generate an address discharge.
  • the address drive circuit 20 includes a plurality of address drivers 21. For example, in the plasma display panel 10 having horizontal 1920 ⁇ vertical 1080 pixels, there are 1920 pixels in the horizontal (horizontal) direction, which are divided and driven by a plurality of address drivers 21.
  • Each address driver 21 may be configured, for example, as an IC (Integrated Circuit).
  • the scan drive circuit 40 is a circuit for driving the scan electrode Yi, and includes a scan circuit 41, a sustain circuit 42, and a reset circuit 43.
  • the scan circuit 41 supplies a scan pulse having a predetermined voltage value to the scan electrode Yi in accordance with the control of the drive control circuit 50 and the sustain circuit 42 to generate an address discharge.
  • the sustain circuit 42 supplies the sustain pulses having the same voltage to the scan electrodes Yi, and generates a sustain discharge.
  • the reset circuit 43 supplies a reset pulse having a predetermined voltage value to the scan electrode Yi according to the control of the drive control circuit 50, generates a reset discharge, and initializes and arranges the wall charge of the discharge cell Cij.
  • the sustain drive circuit 30 is a circuit for driving the sustain electrode Xi, and supplies a sustain pulse having the same voltage to the sustain electrode Xi to generate a sustain discharge.
  • Each sustain electrode Xi is interconnected and has the same voltage level.
  • the drive control circuit 50 is a circuit that drives and controls the address drive circuit 20, the sustain drive circuit 30, and the scan drive circuit 40.
  • the drive control circuit 50 includes a subfield conversion circuit 51, an address data generation circuit 52, a scan data generation circuit 53, an on time control circuit 54, and a maintenance data generation circuit 55.
  • the subfield conversion circuit 51 subdivides one frame or one field image into a plurality of subfields. Perform conversion. Based on the converted subfield, the address data generation circuit 52 and the scan data generation circuit 53 generate address data and scan data necessary for driving the address drive circuit 20 and the scan circuit 41 of the scan drive circuit 40. The sustain data generation circuit 55 generates sustain data necessary for driving the sustain drive circuit 30 and the sustain circuit 42 of the scan drive circuit 40.
  • the on-time control circuit 54 controls the connection time between the address electrode Aj and the power recovery circuit (not shown in FIG. 1) when performing power recovery of the address driver 21 in the address drive circuit 20 in address discharge. It is a circuit to do.
  • the connection between the address electrode Aj and the power recovery circuit is performed by a switch (not shown in FIG. 1), but the on-time control circuit 54 turns on the switch to connect the address electrode Aj and the power recovery circuit. Control the time.
  • the on-time control circuit 54 detects the lighting / non-lighting state of the address electrode Aj from the address data generating circuit 52 for the line being scanned and the line to be scanned next, and addresses according to the lighting / non-lighting switching ratio. An appropriate time is calculated as the connection time between the electrode Aj and the power recovery circuit, and the ON time of the switch is controlled.
  • the specific contents of the control and details of the specific configuration in the address drive circuit 20 will be described later.
  • FIG. 2 is a diagram showing an example of an exploded perspective view of the plasma display panel 10.
  • the plasma display panel 10 has a front substrate 11 and a back substrate 15 and is configured by bonding them facing each other.
  • the front substrate 11 includes a front glass substrate 12, and a plurality of sustain electrodes Xi and scan electrodes Yi extend on the inner surface of the front substrate 11 in the horizontal direction of the screen and are alternately arranged in the vertical direction.
  • the front substrate 11 is configured by covering the sustain electrode Xi and the scan electrode Yi with the dielectric layer 13 and the protective film 14.
  • the back substrate 15 has a back glass substrate 16 on the outside, and a plurality of address electrodes Aj are formed on the surface of the back glass substrate 16 so as to extend in the vertical direction of the screen, and the dielectric layer 17 is formed thereon. Covered.
  • a raised partition wall (rib) 18 is formed on the dielectric layer 17.
  • a partition 18 forms a partition on the opposing surface of the front substrate 11 and the back substrate 15, thereby forming a plurality of discharge cells Cij.
  • a region in the barrier rib at a position where the sustain electrode Xi and the scan electrode Yi of the front substrate 11 intersect with the address electrode Aj forms one discharge cell Cij.
  • a phosphor 19 is formed on the surface of the discharge cell Cij, that is, between the adjacent barrier ribs 18. There are three types of phosphor 19, red phosphor 19R, green phosphor 19G, and blue phosphor 19B, and these three colors constitute one pixel.
  • the discharge space between the front substrate 11 and the back substrate 15 is filled with a discharge gas such as Ne—Xe, and excites the red phosphor 19R, the green phosphor 19G, and the blue phosphor 19B by ultraviolet rays generated by the discharge. Each color emits light.
  • a discharge gas such as Ne—Xe
  • a scan pulse is sequentially applied from Y1 to Yi to the line of the scan electrode Yi for performing address selection, and an address discharge is applied to the discharge cell Cij to which the on signal is applied according to the on / off signal of the address electrode Aj.
  • the address discharge is not generated in the discharge cell Cij to which the off signal is applied.
  • the period for generating the address discharge and selecting the discharge cell Cij to emit light is called an address period.
  • a sustain pulse is applied to each of the sustain electrodes Xi and the scan electrodes Yi, and the discharge cells Cij that have undergone address discharge store sufficient wall charges, so that sustain discharge occurs and light is emitted.
  • the discharge cell Cij that has not occurred does not emit sustain discharge and does not emit light. Note that a period during which the sustain discharge occurs is called a sustain period.
  • the plasma display panel 10 having the configuration shown in FIG. 2 may be applied to the plasma display device according to the first embodiment. Since the plasma display apparatus according to the present embodiment can be applied to various plasma display panels 10 that perform address discharge, in addition to the plasma display panel 10 of the form shown in FIG. 2, a plasma display that performs address discharge. If it is the panel 10, the plasma display panel 10 of a various aspect is applicable.
  • FIG. 3 is a diagram showing drive voltage waveforms applied to each of the sustain electrode Xi, the scan electrode Yi, and the address electrode Aj in one subfield.
  • 3A is a diagram showing a drive waveform of the sustain electrode Xi
  • FIG. 3B is a diagram showing a drive waveform of the scan electrode Yi
  • FIG. 3C is a diagram showing the address electrode Aj. It is the figure which showed these drive waveforms.
  • the X erase slope wave 60 and the Y erase voltage 70 are applied to the sustain electrode Xi and the scan electrode Yi, respectively.
  • a Y write slope wave 71 and an X negative voltage 61 are applied to the scan electrode Yi and the sustain electrode Xi.
  • the Y compensation slope wave 72 and the X positive voltage 62 are applied to the scan electrode Yi and the sustain electrode Xi in order to erase the charge formed in the discharge cell Cij while leaving a necessary amount.
  • a reset state in which charges are appropriately formed in the discharge cells Cij is obtained.
  • address discharge is performed in order to select and determine the discharge cell Cij that emits light.
  • a scan pulse 73 for determining the scan electrode Yi in the row direction and an address pulse 83 having a high level potential for determining the address electrode Aj to be displayed in the column direction are simultaneously applied to the scan electrode Yi and the address electrode Aj, respectively. Is done.
  • the scanning pulse 73 is sequentially applied as Y1, Y2,... Yi with the timing shifted for each row, and the high-level potential address pulse 83 is matched with the application timing of the scanning pulse 73 applied for each row.
  • the voltage is applied at the timing of generating a discharge in the discharge cell Cij to be displayed located at the intersection of the scan electrode Yi and the address electrode Aj.
  • the light emitting cell is selected according to the output signal of the address pulse 83.
  • a negative voltage is applied to the scanning pulse 73, and a positive voltage is applied to the address pulse 83.
  • an X positive voltage 62 is applied to the sustain electrode Xi as shown in FIG.
  • wall charges are appropriately formed on the sustain electrode Xi and the scan electrode Yi which are display electrodes.
  • the first sustain pulses 65 and 75 are applied to the sustain electrodes Xi and the scan electrodes Yi, and then the sustain pulses 66, 67, 68, 76, 77, and 78 are repeatedly applied to the sustain electrodes Xi and the scan electrodes Yi.
  • the discharge cell Cij that is applied and selected by the address discharge, the sustain discharge continues and an image is displayed on the plasma display panel 10.
  • one subfield includes a reset period Tr, an address period Ta, and a sustain period Ts.
  • the plasma display device according to the present embodiment is configured to reduce power during the address period Ta, and performs control for realizing such power reduction during the address period Ta.
  • FIG. 4 is a diagram illustrating the configuration of the address driving circuit 20 of the plasma display apparatus according to the first embodiment.
  • the address drive circuit 20 of the plasma display device according to the present embodiment includes an address driver 21 and a power recovery circuit 25.
  • the address drive circuit 20 of the plasma display apparatus according to the present embodiment includes a plurality of address drivers 21, and one address driver 21 is shown in FIG. 4.
  • the address driver 21 includes an address pulse output circuit 22 for each of the address electrodes A1, A2,... Aj, Aj + 1.
  • the address pulse output circuit 22 may have the same configuration unless otherwise specified. For example, in the case of the plasma display panel 10 having 1920 pixels in the horizontal direction, one pixel is formed by cells of three colors of red, green, and blue, so that a total of 5760 address pulse output circuits 22 are provided. This is divided by a plurality of address drivers 21 and provided to each address driver 21. For example, several hundreds of address pulse output circuits 22 are accommodated in one integrated circuit (IC), and a plurality of address pulse output circuits 22 are provided in the address drive circuit 20 as address drivers 21. For example, when the address driver 21 having 192 outputs is used for the 1920 pixel plasma display panel 10, the entire address drive circuit 20 is configured by 30 address drivers 21.
  • the address driver 21 includes a power supply voltage supply terminal VDH, a charge share terminal CS, and individual output terminals OUTj corresponding to the address electrodes Aj.
  • the power supply voltage supply terminal VDH and the charge share terminal CS are provided in common one by one for each address driver 21, and a plurality of output terminals OUTj are provided for each address electrode Aj. It is done.
  • Each output terminal OUTj is connected with a corresponding address electrode Aj, and constitutes a capacitive load Cp.
  • the address pulse output circuit 22 is a charge share switch SW1, a high voltage clamping switching element SW2 for supplying a high level potential to the address electrode Aj, and a low level potential for supplying to the address electrode Aj. It has a low voltage clamp switching element SW3, a clamp switching element level shift circuit 23, and a charge share switch level shift circuit 24.
  • the charge sharing switch SW1 is a switch for averaging and sharing the charge remaining in the address electrode Aj with respect to each address pulse output circuit 22 in the address driver 21.
  • the individual charge share switches SW1 in the individual address pulse output circuits 22 are all connected in parallel to the charge share terminal CS.
  • the charge share switch SW1 operates to be used for charging the address pulse generation for the next (i + 1) -th scan electrode Yi + 1. .
  • the ratio of the light emitting cell Cij to the non-light emitting cell Cij is substantially 1: 1 and close to the same, when address discharge is performed on the scan electrode Yi in the i-th row, the address electrodes A1, A2,.
  • Aj and Aj + 1 are states in which the address electrode Aj that outputs the address pulse and the address electrode Aj that does not output the address pulse are mixed, and the average of the entire address electrode Aj is about 1 ⁇ 2 of the total capacitance. It is considered to have a charge. Therefore, at the timing when the address pulse applied voltage is discharged after the address discharge is performed on the i-th scan electrode Yi, the charge share switch SW1 is connected and short-circuited, and the next (i + 1) -th row is short-circuited. If it is used for the charge for generating the address pulse for the scan electrode Yi + 1, the voltage rise to about half of the address voltage Va can be performed by the charge share charge, and the charge generated by the previous address pulse generation is effectively utilized. can do.
  • the power recovery circuit is connected to the charge share terminal CS in order to reduce power consumption even when the ratio of the light emitting cells to the non-light emitting cells is biased. 25 is connected.
  • the power recovery circuit 25 includes an inductor L and a capacitor Cr, and includes an LC series circuit in which these are connected in series.
  • the voltage of the capacitor Cr is maintained at Va / 2, which is substantially half of the voltage Va of the address pulse, and power recovery is performed or not performed due to a potential difference between this voltage and the charge share terminal CS.
  • Va / 2 which is substantially half of the voltage Va of the address pulse
  • power recovery is performed or not performed due to a potential difference between this voltage and the charge share terminal CS.
  • an LC series circuit composed of an inductor L and a capacitor Cr connected in series is configured, and the power recovery circuit 25 including this is connected to the charge share terminal CS, and the power recovery circuit 25 is connected by the charge share switch SW1.
  • the power recovery circuit 25 is provided outside the address driver 21, but may be configured inside the address driver 21.
  • the address driver 21 is configured to save space, and the power recovery circuit 25 is provided with the address driver 21 so that a large capacity element can be applied to the inductor L and the capacitor Cr of the power recovery circuit 25.
  • the power recovery circuit 25 may be configured in the address driver 21 according to the application.
  • the charge sharing switch SW1 may be a semiconductor switching element such as a MOS (metal Oxide Semiconductor) transistor, a bipolar transistor, or an IGBT (Insulated Gate Bipolar Transistor), or another switching element such as a relay. May be.
  • MOS metal Oxide Semiconductor
  • bipolar transistor a bipolar transistor
  • IGBT Insulated Gate Bipolar Transistor
  • the high-voltage clamping switching element SW2 is a switching means for clamping the address electrode Aj to the power supply voltage Va supplied from the power supply terminal VDH and supplying a high-level potential to the address electrode Aj.
  • the low voltage clamp switching element SW3 is a switching means for connecting the address electrode Aj to the circuit ground and clamping it to the ground voltage 0 [V], and supplying a low level potential to the address electrode Aj.
  • the high voltage clamping switching element SW2 and the low voltage clamping switching element SW3 constitute an output stage of the address driver 21.
  • the high voltage clamping switching element SW2 and the low voltage clamping switching element SW3 are shown as bipolar transistors in FIG. 4, but may be other semiconductor switching elements such as MOS transistors and IGBTs. Other types of switching means such as a relay may be used.
  • the level shift circuit 23 for the clamp switching element is an adjustment circuit for supplying a voltage or a current to the gate or the base in order to properly operate the high voltage clamp switching element SW2 and the low voltage clamp switching element SW3. Since the plasma display device is operated at a high voltage of around 100 [V] or higher, high voltage elements are also used as the high voltage clamping switching element SW2 and the low voltage clamping switching element SW3. Since these high voltage elements have a high driving voltage, the clamp switching element level shift circuit 23 is provided to adjust the gate operation and the like.
  • the charge share switch level shift circuit 24 is a circuit provided for adjustment to appropriately operate the charge share switch SW1, and has a function similar to that of the clamp switching element level shift circuit 23.
  • FIG. 5 is a diagram obtained by simplifying FIG. 4 and extracting the address pulse output circuit 22 and the power recovery circuit 25 for one bit.
  • the high-voltage clamping switching element SW2 and the low-voltage clamping switching element SW3 are also simply shown as switches SW2 and SW3 by switch symbols.
  • the designation is simplified, and the high voltage clamping switching element SW2 is referred to as a switch SW2, and the low voltage clamping switching element SW3 is referred to as a switch SW3.
  • the level shift circuits 23 and 24 are omitted in FIG.
  • the on-time control circuit in the control drive circuit 50 is shown in FIG.
  • FIG. 6 is a diagram showing an example of the waveform of the address pulse applied to the address electrode Aj.
  • FIG. 6A is a diagram showing an example of a voltage waveform showing the rising and falling states of the address pulse.
  • FIG. 6B is a diagram showing an example of a voltage waveform when the address pulse falls.
  • the address electrode Aj is connected to the power recovery circuit 25.
  • the switch SW2 is turned off and the charge sharing switch SW1 is turned on
  • the address electrode Aj is connected to the power recovery circuit 25.
  • the operation of charge sharing and power recovery starts at time t1, and the voltage applied to the address electrode Aj decreases due to LC resonance.
  • FIG. 6 shows a case where the switch SW1 is turned off at time t2 and a case where the switch SW1 is turned off at time t3, corresponding to two LC resonance waveforms.
  • the ON time during which the switch SW1 is turned on and the address electrode Aj and the power recovery circuit 25 are connected can be made variable according to the LC resonance waveform.
  • the on-time of the charge sharing switch SW1 may be set by, for example, the on-time control circuit 54 provided in the drive control circuit 50.
  • the on-time control circuit 54 is control means for controlling the time during which the switch SW1 is kept on.
  • the on-time control means 54 compares the display data of the scan electrode that has been scanned with the scan electrode that is to be scanned next, and the high level potential and the low level potential of the output stage are switched. When the ratio is large, control is performed so that the ON time of the switch SW1 is lengthened, and when the ratio of switching is small, control is performed so that the ON time of the switch SW1 is shortened. That is, according to the amount of charge movement, the switch SW1 is controlled to be long when the amount of charge movement is large, and is controlled to be short when the amount of charge movement is small.
  • FIG. 6B is a diagram showing an example of the voltage waveform of the fall due to the LC resonance of the address pulse.
  • the ON time of the switch SW1 is set to be long, after the LC resonance starts to oscillate and reaches the minimum voltage V1, the voltage rises and becomes the voltage V3.
  • the voltage V3 slightly increased from the minimum voltage V1 is clamped to a low level potential. Doing so reduces efficiency.
  • the time for turning off the switch SW1 is preferably the timing at which the LC resonance becomes the minimum voltage V1.
  • the on-time control circuit 54 changes so that the on-time of the switch SW1 is optimized in accordance with the switching switching ratio of the supply potential of the address pulse so as not to be in the broken line state shown in FIG. To control.
  • the switch SW1 After the switch SW1 is turned off at time t2 or t3, the switch SW3 is turned on, and a low level potential is supplied to the address electrode Aj to clamp the address electrode Aj to the low level potential.
  • the low level potential may be, for example, the ground potential 0 [V]. Even if the ratio of lighting and non-lighting of the display data is not uniform and biased to either one, the power recovery circuit 25 recovers the power until the potential of the address electrode Aj drops from Va to the intermediate potential V1. Done and then clamped to a low level, so power consumption can be reduced.
  • the switch SW1 when switching the address pulse to a high level potential, the switch SW1 is first switched from OFF to ON. As a result, the power stored in the capacitor Cr of the power recovery circuit 25 is applied to the address electrode Aj. At this time, the charge moves to the address electrode Aj by LC resonance between the inductor L of the power recovery circuit 25 and the capacitive load Cp of the address electrode Aj. In FIG. 6, the switch SW1 is turned on from time t4 to t5, and the potential of the address electrode Aj rises due to LC resonance.
  • the switch SW1 is turned off, then the switch SW2 is turned on, and a high level potential is supplied from the output stage to the address electrode Aj, thereby clamping the address electrode Aj to the high level voltage Va.
  • the switch SW1 is turned off at the timing when the increase in the potential of the address electrode Aj due to LC resonance reaches the maximum potential V2, and the recovered power is the most. It is preferable to perform control that allows efficient use.
  • the specific control contents of the on-time control circuit 54 are the same as the description contents in FIG.
  • FIG. 7 is a diagram illustrating an example of the configuration of the address driver 21 of the plasma display apparatus according to the first embodiment.
  • FIG. 7 shows an address driver 21 having an address pulse output circuit 22 corresponding to 3 bits corresponding to the address electrodes A1 to A3.
  • the address driver 21 includes a larger number of address pulse output circuits 22. In FIG. 7, only the address pulse output circuit 22 for 3 bits is shown as an example.
  • the address driver 21 includes switches SW2 and SW3 constituting an output stage and a charge sharing switch SW1.
  • the switches SW2 and SW3 at the output stage of the address driver 21 are composed of MOS transistors.
  • the switch SW1 may be composed of a MOS transistor, or may be composed of other switch means.
  • a power recovery circuit 25 is connected to the charge share terminal CS of the address driver.
  • an on-time control circuit 54 for controlling the on-time of the switch SW1 is provided outside the address driver 21.
  • the switch SW1 is turned off, and the address electrode Aj and the power recovery circuit 25 are disconnected.
  • the on-time length of the switch SW1, that is, the timing at which the switch SW1 is turned off may be controlled by the on-time control circuit 54, and as described above, switching between the high level and low level potentials of the output stage. Control may be performed according to the switching ratio. In this case, since the three output stages are all switched on and off, the on-time may be set longer.
  • the on-time of the switch SW1 may be controlled by the on-time control circuit 54.
  • FIG. 8 is a diagram showing an example of switching timing of the address driver 21 shown in FIG.
  • the switch SW1 When switching the potential of the address electrodes Aj from the high level to the low level, when to turn on the switch SW1 is first in time t1, it begins to flow current I L of the inductor L at time t2 a little later. Before the as possible electric current I L flowing through the inductor L, switching off the switch SW1 at time t3, then when turned on immediately switch SW2, to turn on the switch SW2 at a timing completely flowed current I L Therefore, switching can be performed at the timing at which the power can be reduced most.
  • the on-time control circuit 54 controls the on-time of the switch SW1 so as to have such timing.
  • the power recovery circuit 25 can be used to increase the power efficiency.
  • the power recovery circuit 25 is not substantially used, and the power recovery circuit 25 can be used according to the balance between light emission and non-light emission. For any display pattern, Power efficiency can be increased.
  • the on-time control circuit 54 has been described by way of an example provided in the drive control circuit 50, but may be provided in a logic circuit provided in the address driver 21, for example.
  • the logic circuit in the address driver 21 receives the R, G, B pixel data of the three primary colors of light converted by the image signal processing LSI as serial data, converts it into parallel data, and returns it to the image data. Display data may be detected at this stage.
  • FIG. 9 is a diagram illustrating an example in which the power recovery circuit 25 is arranged corresponding to each address driver 21.
  • each address driver 21 drives a multi-bit address electrode Aj.
  • a plurality of address electrodes Aj are collectively shown as one address electrode group AG as address electrode groups AG1, AG2, AG3.
  • a power recovery circuit 25 is installed in a one-to-one correspondence.
  • the power recovery circuits 25 and the address drivers 21 are connected in parallel.
  • one power recovery circuit 25 may be provided corresponding to each address driver 21 and connected in parallel.
  • the effect of power recovery can be reliably exhibited at a position near each address driver 21 and the uniformity of the entire address drive circuit 20 can be provided.
  • FIG. 10 is a diagram showing an example of an installation method of the power recovery circuit 25 different from FIG. 10, the power recovery circuit 25 is the same as the installation method according to FIG. 9 in that the power recovery circuit 25 is provided on a one-to-one basis corresponding to each address driver 21, but in FIG. 25 is not connected.
  • power recovery corresponding to each address driver 21 can be performed completely, and the capability of each power recovery circuit 25 can be effectively exhibited without the influence of connection resistance or the like, and power loss during power recovery can be achieved. Can also be reduced.
  • the power recovery circuit 25 may be installed so as to completely correspond to each address driver 21 including the electrical connection.
  • FIG. 11 is a diagram showing an example of an installation method of the power recovery circuit 25 different from FIGS. 9 and 10.
  • the charge sharing terminals CS of each address driver 21 are connected in parallel, and one power recovery circuit 25 is installed in the plurality of address drivers 21.
  • one power recovery circuit 25 may be provided for a plurality of address drivers 21 instead of individually. If the power recovery circuit 25 has a sufficiently large capacity, such a configuration may be adopted. Thus, charges can be distributed by charge sharing for a large number of address electrodes Aj, and a wide range of display pattern imbalances can be dealt with.
  • the power recovery circuit 25 may be provided with one power recovery circuit 25 in common for the entire horizontal direction of the address driver 21.
  • the address recovery circuit 21 is divided into about 2 to 20 small groups, One power recovery circuit 25 may be provided for each group.
  • the number of installed power recovery circuits 25 can be various in relation to the address driver 21. Further, the power recovery circuit 25 is preferably provided in the address drive circuit 20, but is not limited to this, and the power recovery circuit 25 is provided at any position as long as the wiring with the address driver 21 can be appropriately performed. Also good.
  • FIG. 12 is a diagram showing a schematic configuration of the plasma display device according to the second embodiment to which the present invention is applied.
  • the plasma display device according to the second embodiment is the same as the plasma display device according to the first embodiment except that the on-time control circuit 54 is not required from the plasma display device according to the first embodiment shown in FIG. It is the same.
  • the panel configuration is also the same as that of the plasma display panel 10 according to FIG. Further, the configuration of one subfield is the same as the subfield configuration according to FIG. 3 of the first embodiment, and thus the description of these points is omitted.
  • the plasma display device according to the second embodiment is different from the plasma display device according to the first embodiment in that two switches SW11 and SW12 for charge sharing of the address pulse output circuit 22a are provided, and the power recovery circuit 25a
  • the difference is that two inductors L1 and L2 are provided, and that diodes D1 and D2 are inserted and connected between the switch SW11 and the inductor L1 and between the switch SW12 and the inductor L2.
  • the point that the on-time control circuit 54 is eliminated is different from the plasma display device according to FIG. 5 of the first embodiment.
  • an address pulse output circuit 22a provided in the address driver 21a is provided for each bit corresponding to the address electrode Aj.
  • the output stage in the address pulse output circuit 22a includes a switch SW2 for supplying a high level potential to the address electrode Aj and a switch SW3 for supplying a low level potential to the address electrode Aj. This is the same as the address pulse output circuit 22.
  • one end of the first switch SW11 and one end of the second switch SW12 are connected in parallel to the address electrode Aj.
  • the first switch SW11 is provided in the first branch path B1 in the address driver 21a
  • the second switch SW12 is provided in the second branch path B2 in the address driver 21a.
  • the other end of the first switch SW11 is connected to the cathode side of the first diode D1.
  • the anode side of the first diode is connected to the first inductor L1.
  • the first inductor L1 is connected to a power recovery capacitor Cr.
  • the other end of the second switch SW12 connected to the address electrode Aj is connected to the anode side of the second diode D2, and the cathode side of the second diode S2 is connected to the second inductor.
  • the second inductor L2 is connected to a power recovery capacitor Cr.
  • the first inductor L1 and the second inductor L2 are connected in parallel to the capacitor Cr.
  • the first branch path B1 including the first switch SW11 and the second branch path B2 including the second switch SW12 are provided in the address driver 21a.
  • the path of the rising and falling currents at the time of address pulse output is different. That is, at the rising edge of the address pulse, a voltage is supplied by LC resonance from the power recovery capacitor Cr to the address electrode Aj via the first inductor L1, the first diode D1, and the first switch SW11. Similarly, when the address pulse falls, the charge remaining in the address electrode Aj is recovered in the capacitor Cr via the second switch SW12, the second diode D2, and the second inductor L2.
  • the path between the power recovery circuit 25a and the address electrode Aj is divided into the first branch path B1 and the second branch path B2 to prevent backflow.
  • the first diode D1 and the second diode D2 in the first branch path B1 and the second branch path B2, respectively, it is possible to prevent the occurrence of vibration due to LC resonance.
  • the on-time of the charge share switch SW1 is appropriately set according to the switching switching ratio between the high level potential and the low level potential.
  • the second switch SW12 is turned off, the switch SW3 on the low level potential supply side of the output stage is turned on, and the address electrode Aj is clamped to the ground potential of the low level voltage.
  • the timing at which the second switch SW12 is turned off may be matched with the maximum load time.
  • FIG. 13 is a diagram for explaining a method of setting the ON time of the second switch SW12.
  • FIG. 13 shows an example of a voltage waveform when the address pulse falls.
  • the ON time of the second switch SW12 is set to a length of time that can be handled in the case of the maximum load, the voltage waveform without vibration shown by the solid line in FIG. 13 is obtained in all display patterns. be able to.
  • the on-time control described in the first embodiment can be eliminated, and the power can be reduced while the plasma display device is simply configured.
  • the timing for turning off the first switch SW11 at this time may be set by setting the on-time of the first switch SW11 in accordance with the maximum load. In particular, it is not necessary to perform control to change the on-time according to the display pattern. This is because the current can be prevented from flowing from the address electrode Aj side toward the first inductor L1 due to the vibration of the LC resonance by the first diode D1 for preventing backflow even at the rising edge of the address pulse.
  • the switch SW2 is turned on to supply the high level voltage Va to the address electrode Aj, whereby the potential of the address electrode Aj is clamped to the high level voltage Va. Thereafter, the address discharge can be performed by the same process while improving the power efficiency.
  • the first inductor L1 and the second inductor L2 of the power recovery circuit 25a may use inductors L1 and L2 having the same characteristics, or inductors L1 and L2 having different characteristics. Also good. For example, there are cases where it is desired to shorten the rise time of the address pulse and increase the rise time. That is, if the address pulse has a short fall time and a steep waveform, the application of the address pulse may change the scan pulse or the like when the next address pulse is applied. In such a case, the inductance of the second inductor L2 connected to the second path B2 for falling is increased so that the falling time of the address pulse becomes long, and the first path for rising is increased.
  • the inductance of the first inductor L1 connected to B1 may be set to a normal magnitude.
  • the rise time and the fall characteristic of the LC resonance may be made different to prevent backflow.
  • the first switch SW11 and the first inductor L1 and the second switch SW12 and the second diode D2 are not provided.
  • the inductors L2 may be directly connected to each other.
  • a first diode D1 is inserted and connected between the first switch SW11 and the first inductor L1, and a second switch is connected between the second switch SW12 and the second inductor L2.
  • the diode D2 is inserted and connected has been described, the positions of the first switch SW11 and the first diode D1 and the positions of the second switch SW12 and the second diode SW12 may be reversed. Good.
  • one each of the first diode D1 and the second diode D2 is provided in the 1-bit address pulse output circuit 22a, but this is provided in one address pulse output circuit 22a. You may make it provide in common. Thereby, space saving and cost reduction of the address driver 21a can be achieved.
  • FIG. 14 is a diagram showing an example in which a plurality of 1-bit address pulse output circuits 22a shown in FIG. 12 are provided in the address driver 22a.
  • an address pulse output circuit 22a for driving the address electrodes A1 to A3 is provided for 3 bits in the address driver 21a.
  • the actual address driver 21a is provided with several hundred address pulse output circuits 22a.
  • FIG. 14 shows an address pulse output circuit 22a for 3 bits.
  • Each address pulse output circuit 22a includes an output stage including a switch SW2 and a switch SW3, and includes a first branch path B1 and a second branch path B2 connected in parallel to the address electrode Aj.
  • the first branch path B1 includes a first switch SW11 for switching connection / disconnection between the address electrode Aj and the power recovery circuit 25a, and a first diode D1 having a cathode on the address electrode Aj side.
  • the second branch B2 is provided with a second switch SW11 for switching connection / disconnection between the address electrode Aj and the power recovery circuit 25a, and a first diode whose anode is on the address electrode Aj side. ing.
  • the anode of the first diode D1 of each address pulse output circuit 22a is connected in parallel to the charge share rising terminal CSU.
  • the cathode of the second diode D2 of each address pulse output circuit 22a is connected in parallel to the charge share falling terminal CSD.
  • the first inductor L1 is connected to the charge share rising terminal CSU
  • the second inductor L2 is connected to the charge share falling terminal CSD
  • the first inductor L1 and the second inductor L2 are connected.
  • the inductor L2 is commonly connected in parallel to the power recovery capacitor Cr.
  • the address pulse output circuit 22a provided for each bit in the address driver 21a is transferred to the power recovery circuit 25a provided outside the address driver 21a through the path for rising and falling of the address pulse.
  • the on-time control circuit 54 it is not necessary to control the complicated on-time of the first switch SW11 and the second switch SW12, and the power efficiency is simplified while simplifying the design. Can be achieved.
  • the diodes D1 and D2 are provided in the address pulse output circuit 22a for each bit.
  • the diodes D1 and D2 are connected to the charge share rising terminal CSU and the charge share.
  • a configuration may be adopted in which one piece is provided in common in the vicinity of the falling terminal CSD. Since the number of diodes D1 and D2 can be greatly reduced, cost reduction can be achieved.
  • the diodes D1 and D2 may be provided outside the address driver 21a and configured as a part of the power recovery circuit 25a. Further, the point that the power recovery circuit 25a can be incorporated in the address driver 21a is the same as the description in the first embodiment, and the switches in the first branch path B1 and the second branch path B2 are the same.
  • the arrangement of SW11, SW12 and diodes D1, D2 can be changed as described with reference to FIG.
  • FIG. 15 is a diagram illustrating an example of a voltage waveform of an address pulse of the plasma display device according to the second embodiment.
  • FIG. 15A is a diagram showing an example of a voltage waveform when the rising edge and the falling edge of the address pulse have the same phase.
  • FIG. 15A an example of the voltage waveform of the address pulse applied to the address electrodes Aj and Aj + 1 of adjacent bits is shown with both falling and rising waveforms superimposed.
  • the address electrode Aj that applies the rising waveform and the address electrode Aj that applies the falling waveform at the rising and falling times. are connected simultaneously and charge sharing is performed for twice the capacity.
  • FIG. 15B is a diagram showing a voltage waveform when the phase at the rising edge and the falling edge of the address pulse is made different.
  • FIG. 15B by shifting the phase at the time of rising and falling of the address pulse, it is possible to separately connect the address electrode Aj at the timing of rising and the timing of falling to the power recovery circuit 25a. It becomes.
  • the charge sharing is performed separately for the address electrode Aj to which the rising pulse is applied and the address electrode Aj to which the falling pulse is applied, and the capacity of the address electrode Aj that is the charge sharing target can be reduced. The power efficiency can be further improved.
  • each address driver 21a is provided with two terminals, that is, a charge share rising terminal CSU and a charge share falling terminal CSD, and each includes a first inductor L1 and a second inductor L2 of the power recovery circuit 25a. As the number of power recovery circuits 25a increases, the first inductor L1 and the second inductor L2 of the power recovery circuit 25a may be connected for each line.
  • Example 1 The preferred embodiments of the present invention have been described in detail above. However, the present invention is not limited to the above-described embodiments, and various modifications and substitutions can be made to the above-described embodiments without departing from the scope of the present invention. It is also possible to combine Example 1 and Example 2.
  • the present invention is applicable to a plasma display device that displays an image on a plasma display panel.

Landscapes

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Abstract

本発明のプラズマディスプレイ装置は、第１の方向に延在する複数の走査電極と、該走査電極に交わるように第２の方向に延在する複数のアドレス電極（Ａｊ，Ａｊ＋１）とを含むプラズマディスプレイパネルと、前記アドレス電極（Ａｊ，Ａｊ＋１）を駆動するアドレスドライバ（２１）と、インダクタ（Ｌ）とコンデンサ（Ｃｒ）を含む電力回収回路（２５）と、前記アドレスドライバ（２１）内に備えられ前記アドレス電極（Ａｊ，Ａｊ＋１）と前記電力回収回路（２５）との接続と非接続を切り換えるスイッチ（ＳＷ１）と、を有することを特徴とする。

Description

[規則26に基づく差替え 29.09.2008]　プラズマディスプレイ装置
　本発明は、プラズマディスプレイ装置に関し、特に、アドレス電極を駆動するアドレスドライバを有するプラズマディスプレイ装置に関する。
　従来、表示データに基づき、容量性の負荷を有するアドレス電極をライン毎に駆動して、表示パネルの表示を行う表示装置であって、複数の電圧レベルを供給する複数の電源線と、入力映像信号から表示データを作成する制御回路と、表示データに基づき、複数の電圧レベルをアドレス電極へ印加するアドレス駆動回路とを有し、アドレス駆動回路が、複数の電圧レベルを複数のアドレス電極に選択的に印加するとともに、アドレス電極の１ラインのアドレス駆動期間と次のアドレス駆動期間の間に電荷配分期間を設け、電荷配分期間中に、複数のアドレス電極を電源線から切り離し、複数のアドレス電極間を接続して閉ループ状態とし、アドレス電極に蓄えた電荷を各アドレス電極に配分し、アドレス期間において、消費電力低減を図るようにしたプラズマディスプレイ装置が知られている（例えば、特許文献１参照）。
　このように、アドレス期間において、アドレス電極の電荷を配分するいわゆるチャージシェアを行うことにより、アドレス電極に電圧を印加する際、電荷を配分した状態から電圧を印加することができるため、印加する電圧を低減することができ、消費電力の低減を図ることができる。
特開２００８－１２２９３０
　しかしながら、上述の特許文献１に記載の構成では、アドレス駆動時の走査ラインの点灯と非点灯の割合が均等に近い場合には、効率良くチャージシェアを行うことができ、消費電力低減化を効率的に図ることができるが、点灯と非点灯のバランスが崩れた場合には、効率が減少するという問題があった。
　図１６は、従来のアドレスドライバの一例を示した図である。図１６において、アドレス電極Ａ１、アドレス電極Ａ２及びアドレス電極Ａ３が各々容量性負荷のセルＣｐを構成しており、アドレスドライバが各々のアドレス電極Ａ１～Ａ３に接続されている。アドレスドライバは、ハイレベルの電位又はローレベルの電気を容量性負荷Ｃｐに供給できるように、各ビット毎にハイレベル供給用のスイッチＳＷ８とローレベル供給用のスイッチＳＷ９とを出力段として備える。そして、各ビットの容量性負荷Ｃｐにチャージシェア用のスイッチＳＷ７が接続され、スイッチＳＷ７は、総て並列にチャージシェア用の端子ＣＳに接続されている。
　かかる構成のアドレスドライバにおいて、アドレス電極Ａ１～Ａ３に、表示データに応じてハイレベル又はローレベルの電圧が、出力段のスイッチＳＷ８、ＳＷ９により供給された後、出力段のスイッチＳＷ８、ＳＷ９を総てオフとしてからチャージシェア用のスイッチＳＷ７をオンとすることにより、アドレス電極Ａ１～Ａ３に残存する電荷を、総てのアドレス電極Ａ１～Ａ３に平均化して供給することができ、そのときの電位を出発点として、次のアドレスドライバの出力を行うことができる。
　図１７は、アドレス期間における表示データの例を示した図である。図１７（ａ）は、各ラインにおいて、点灯（図１７中、○で表示）と非点灯（図１７中、×で表示）が均等に存在する千鳥模様の表示パターンを示した図である。このような場合、時刻ｔ１においてはアドレス電極Ａ１、Ａ３がハイレベルの電位となり、アドレス電極Ａ２がローレベルの電位となり、これをスイッチＳＷ７で総て短絡してから時刻ｔ２のアドレス表示のパターンとなるため、時刻ｔ１でアドレス電極Ａ１、Ａ３に蓄えられた電荷が時刻ｔ２の前にアドレス電極Ａ１～Ａ３に平均化して供給され、電荷供給後の電位からアドレス電極Ａ２はハイレベルの電位にクランプされ、アドレス電極Ａ１、Ａ３はローレベルの電位にクランプされる。よって、時刻ｔ１から時刻ｔ２において、アドレス電極Ａ１、Ａ３からアドレス電極Ａ２への電荷の供給がなされ、チャージシェアの動作が消費電力の低減化に寄与している。この動作は、時刻ｔ２から時刻ｔ３の表示パターンに切り替わる際にも、同様に行われる。このように、点灯と非点灯のバランスが良い場合には、チャージシェアの動作は適切に行われる。
　図１７（ｂ）は、縞模様となる表示データの例を示した図である。図１７（ｂ）において、時刻ｔ１でアドレス電極Ａ１～Ａ３は総て点灯となり、時刻ｔ２でアドレス電極Ａ１～Ａ３は総て非点灯となっている。このような表示パターンの場合、時刻ｔ１の後、スイッチＳＷ７をオンとしても、アドレス電極Ａ１～Ａ３はハイレベルの電位のままであり、次いで、時刻ｔ２においては、総てが非点灯であるので、アドレス電荷Ａ１～Ａ３に残存した電荷は、総てグランドに流してしまうことになる。そして、時刻ｔ３においては、総てのアドレス電荷Ａ１～Ａ３が総て点灯の表示パターンであるので、今度は、ローレベルの電位からハイレベルの電位に出力段により切り換えを行うことになり、時刻ｔ１で蓄えた電荷を総て捨ててしまい、その後最初から電位供給を行うという動作を行わなければならない。
　このように、従来のアドレスドライバにおいては、点灯と非点灯のセルがバランスしている場合には、効率よくチャージシェアを行い、電力の有効活用を行うことができるが、表示パターンの点灯と非点灯のバランスが悪い場合には、有効に消費電力の低減化を図ることができないという問題があった。
　そこで、本発明は、点灯を非点灯のバランスが悪い表示パターンの場合においても、チャージシェアを確実に行い、消費電力を低減化することができるプラズマディスプレイ装置を提供することを目的とする。
　上記目的を達成するため、第１の発明に係るプラズマディスプレイ装置は、第１の方向に延在する複数の走査電極と、該走査電極に交わるように第２の方向に延在する複数のアドレス電極とを含むプラズマディスプレイパネルと、
　前記アドレス電極を駆動するアドレスドライバと、
　インダクタとコンデンサを含む電力回収回路と、
　前記アドレスドライバ内に備えられ、前記アドレス電極と前記電力回収回路との接続と非接続を切り換えるスイッチと、を有することを特徴とする。
　これにより、チャージシェアの際には、アドレス電極を電力回収回路に接続することができ、表示パターンの点灯と非点灯のバランスが悪いときには、ＬＣ共振を発生させてコンデンサで電力回収を行うことができる。
　第２の発明は、第１の発明に係るプラズマディスレプレイ装置において、
　前記アドレスドライバは、前記スイッチを前記アドレス電極に対応して複数備え、
　前記電力回収回路は、前記アドレスドライバの外部に設けられ、
　前記電力回収回路に複数の前記スイッチが並列接続されていることを特徴とする。
　これにより、電力回収回路に大容量の素子を用いることができるとともに、アドレスドライバ内は小型の素子で構成し、省スペースで電力回収効率のよいプラズマディスプレイ装置とすることができる。
　第３の発明は、第２の発明に係るプラズマディスプレイ装置において、
　前記アドレスドライバは、ハイレベル又はローレベルの電位を前記アドレス電極に供給するアドレスドライバ出力段を含み、
　該アドレスドライバ出力段の前記ハイレベルの電位と前記ローレベルの電位の切換比率に応じて、前記スイッチのオン時間を制御する制御手段を備えたことを特徴とする。
　これにより、ＬＣ共振の振動開始前の最適なタイミングでクランプに切り換えることができ、電力回収した電荷を有効に活用してアドレス電極を駆動することができる。
　第４の発明は、第３の発明に係るプラズマディスプレイ装置において、
　前記制御手段は、前記オン時間を、前記アドレスドライバ出力段の前記ハイレベルの電位と前記ローレベルの電位の前記切換比率が小さいときには短くし、前記切換比率が大きいときには長くすることを特徴とする。
　これにより、点灯と非点灯の切り換え比率に応じて電力回収回路との接続時間を変化させるため、電力回収すべき電荷又は電力回収した電荷を使用する量が多いときには、電力回収回路との接続時間が長くなるような制御を行うことができ、適切な電力回収及び回収した電力の有効活用を行うことができる。
　第５の発明は、第４の発明に係るプラズマディスレプレイ装置において、
　前記電力回収回路は、前記アドレスドライバ毎に対応して設けられたことを特徴とする。
　これにより、電力回収回路による電力回収の効果をアドレスドライバ毎に確実に発揮させることができる。
　第６の発明は、第４の発明に係るプラズマディスプレイ装置において、
　前記電力回収回路は、複数の前記アドレスドライバに共通して設けられたことを特徴とする。
　これにより、電力回収回路の数を減少させることができ、省スペース化及び低コスト化を図ることができる。
　第７の発明は、第１の発明に係るプラズマディスプレイ装置において、
　前記スイッチは、１つの前記アドレス電極に並列に接続された第１のスイッチと第２のスイッチとを有し、
　前記電力回収回路は、並列に接続された第１のインダクタと第２のインダクタとコンデンサとを有し、
　前記第１のスイッチと前記第１のインダクタ同士及び前記第２のスイッチと前記第２のインダクタ同士が電気的に接続されたことを特徴とする。
　これにより、アドレス電極を駆動させるアドレスパルスの立ち上がりと立ち下がりで回収用のインダクタを使い分けたり、立ち上がりと立ち下がりでタイミングをずらしたりすることが可能となる。
　第８の発明は、第７の発明に係るプラズマディスプレイ装置において、
　前記アドレスドライバは、前記第１のスイッチを含む第１の分岐路と、前記第２のスイッチを含む第２の分岐路とを有し、
　前記第１の分岐路内に、前記アドレス電極側がカソードで、前記第１のインダクタ側がアノードとなるように挿入接続された第１のダイオードと、前記第２の分岐路内に、前記アドレス電極側がアノードで、前記第２のインダクタ側がカソードとなるように挿入接続された第２のダイオードと、を有することを特徴とする。
　これにより、アドレスパルスの立ち上がり用と立ち下がり用の経路を分けることにより、立ち上がり時と立ち下がり時でＬＣ共振の振動が発生するのを確実に防止することができ、最大負荷のタイミングに合わせてクランプタイミングを設定することにより、複雑な制御を行うことなく電力回収の効率を高い状態に保つことができる。
　第９の発明は、第８の発明に係るプラズマディスプレイ装置において、
　前記アドレスドライバは、ハイレベル又はローレベルの電位を前記アドレス電極に供給するアドレスドライバ出力段を含み、
　前記第１のスイッチは、前記アドレスドライバ出力段が前記アドレス電極への出力を前記ローレベルから前記ハイレベルの電位に切り換える前にオンとされ、
　前記第２のスイッチは、前記アドレスドライバ出力段が前記アドレス電極への出力を前記ハイレベルから前記ローレベルに切り換える前にオンとされることを特徴とする。
　これにより、適切なタイミングで立ち上がり時の電力の有効活用と立ち下がり時の電力回収を行うことができる。
　第１０の発明は、第９の発明に係るプラズマディスプレイ装置において、
　前記第１のスイッチがオンとされるタイミングと、前記第２のスイッチがオンとされるタイミングは異なることを特徴とする。
　これにより、消費電力の低減化を更に図ることができる。
　第１１の発明は、第１０の発明に係るプラズマディスレプレイ装置において、
　前記アドレスドライバは、前記第１の分岐路と前記第２の分岐路の組を前記アドレス電極に対応して複数備え、
　前記電力回収回路は、前記アドレスドライバの外部に設けられ、
　複数の前記第１の分岐路は、前記電力回収回路の前記第１のインダクタに並列接続され、複数の前記第２の分岐路は、前記電力回収回路の前記第２のインダクタに並列接続されていることを特徴とする。
　これにより、電力回収回路の素子を大容量にすることができるとともに、アドレスドライバについては、省スペース化を実現できる。
　第１２の発明は、第１１の発明に係るプラズマディスレプレイ装置において、
　前記電力回収回路は、前記アドレスドライバ毎に対応して設けられていることを特徴とする。
　これにより、電力回収回路による電力回収の効果を、アドレスドライバ毎に確実に発揮させることができる。
　第１３の発明は、第１１の発明に係るプラズマディスプレイ装置において、
　前記電力回収回路は、複数の前記アドレスドライバに共通して設けられたことを特徴とする。
　これにより、電力回収回路の数を減少させることができ、省スペース化と低コスト化を図ることができる。
　第１４の発明に係るプラズマディスプレイ装置は、第１の方向に延在する複数の走査電極と、該走査電極に交わるように第２の方向に延在する複数のアドレス電極とを含むプラズマディスプレイパネルと、
　前記アドレス電極にアドレスパルスを印加して駆動するアドレスドライバと、
　該アドレスドライバに備えられ、前記複数のアドレス電極の各々に残存する電荷を平均化した電圧を印加するための、一端が前記アドレス電極に接続され、他端が共通接続されたチャージシェア用のスイッチと、
　前記スイッチの共通接続された前記他端に接続され、前記平均化した電圧が前記アドレスパルスの略半分の電圧と差がある場合に、前記電荷をＬＣ共振により回収する電力回収回路と、を有することを特徴とする。
　これにより、チャージシェアを行った後の電位が、アドレスパルスの略半分の電位と差がある場合に電力回収回路で電力回収や回収電力の利用を行うことができ、点灯と非点灯のバランスが悪い場合であっても、確実に省電力化を図ることができる。
　第１５の発明は、第１４の発明に係るプラズマディスプレイ装置において、
　前記スイッチは、前記アドレス電極に並列に接続された第１のスイッチと第２のスイッチとを有し、
　前記電力回収回路は、コンデンサに並列に接続された第１のインダクタと第２のインダクタとコンデンサとを有し、
　前記第１のスイッチと前記第１のインダクタ同士及び前記第２のスイッチと前記第２のインダクタ同士が電気的に接続されたことを特徴とする。
　これにより、アドレスパルスの立ち上がり時と立ち下がり時で異なる経路を用い、立ち上がり時と立ち下がり時で用いるインダクタやクランプのタイミング等を変えることができ、適切な制御を行うことができる。
　第１６の発明は、第１５の発明に係るプラズマディスプレイ装置において、
　前記アドレスドライバは、前記第１のスイッチを含む第１の分岐路と、前記第のスイッチを含む第２の分岐路とを有し、
　前記第１の分岐路内には、アノードが前記第１のインダクタ側であり、カソードが前記アドレス電極側である第１のダイオードが挿入接続され、
　前記第２の分岐路内には、カソードが前記第２のインダクタ側であり、アノードが前記アドレス電極側である第２のダイオードが挿入接続されていることを特徴とする。
　これにより、ＬＣ共振による振動を防止することができ、全体として効率の良いタイミングで確実に消費電力の低減化を図ることができる。
　本発明によれば、アドレス期間におけるアドレス放電時の消費電力を低減化することができる。
実施例１に係るプラズマディスプレイ装置の全体構成図である。 プラズマディスプレイパネル１０の分解斜視図の一例を示した図である。 １サブフィールドの各電極に印加する駆動電圧波形を示した図である。図３（ａ）は、維持電極Ｘｉの駆動波形を示した図である。図３（ｂ）は、走査電極Ｙｉの駆動波形を示した図である。図３（ｃ）は、アドレス電極Ａｊの駆動波形を示した図である。 実施例１のアドレス駆動回路２０の構成図の一例を示した図である。 アドレスパルス出力回路２２と電力回収回路２５の一例を示した図である。 アドレスパルスの波形の一例を示した図である。図６（ａ）は、アドレスパルスの立ち上がりと立ち下がり時の電圧波形の一例を示した図である。図６（ｂ）は、アドレスパルスの立ち下がり時の電圧波形の一例を示した図である。 実施例１のアドレスドライバ２１の構成の一例を示した図である。 アドレスドライバ２１のスイッチングタイミングの一例を示した図である。 電力回収回路２５の設置方法の一例を示した図である。 図９と異なる電力回収回路２５の設置方法の一例を示した図である。 図９、１０と異なる電力回収回路２５の設置方法の例を示した図である。 実施例２に係るプラズマディスプレイ装置の概略構成を示した図である。 第２のスイッチＳＷ１２のオン時間の設定方法の説明図である。 １ビットのアドレスパルス出力回路２２ａを、アドレスドライバＩＣ２２ａ内に複数設けた一例を示した図である。 実施例２のアドレスパルスの電圧波形の一例について示した図である。図１５（ａ）は、立ち上がりと立ち下がりが同位相の電圧波形の一例を示した図である。図１５（ｂ）は、立ち上がり時と立ち下がり時の位相が異なる電圧波形の一例を示した図である。 従来のアドレスドライバの一例を示した図である。 アドレス期間における表示データの例を示した図である。図１７（ａ）は、千鳥模様の表示パターンの例を示した図である。図１７（ｂ）は、縞模様の表示データの例を示した図である。
符号の説明
１０　　プラズマディスプレイパネル
１１　　前面基板
１２　　前面ガラス基板
１３、１７　　誘電体層
１４　　保護膜
１５　　背面基板
１６　　背面ガラス基板
１８　　隔壁
１９、１９Ｒ、１９Ｇ、１９Ｂ　　蛍光体
２０　　アドレス駆動回路
２１、２１ａ　　アドレスドライバ
２２、２２ａ　　アドレスパルス出力回路
２３、２４　　レベルシフト回路
２５、２５ａ　　電力回収回路
３０　　維持駆動回路
４０　　走査駆動回路
４１　　スキャン回路
４２　　サステイン回路
４３　　リセット回路
５０　　駆動制御回路
５１　　サブフィールド変換回路
５２　　アドレスデータ発生回路
５３　　スキャンデータ発生回路
５４　　オン時間制御回路
ＳＷ１、ＳＷ１１、ＳＷ１２、ＳＷ２、ＳＷ３　　スイッチ
Ａｊ　　アドレス電極
　以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。
　図１は、本発明を適用した実施例１に係るプラズマディスプレイ装置の全体構成図である。図１において、本実施例に係るプラズマディスプレイ装置は、プラズマディスプレイパネル１０と、アドレス駆動回路２０と、維持駆動回路３０と、走査駆動回路４０と、駆動制御回路５０とを有する。
　プラズマディスプレイパネル１０は、画像を表示するための表示パネルである。プラズマディスプレイパネル１０は、横方向に延在する複数の維持電極Ｘ１，Ｘ２，Ｘ３，・・・及び複数の走査電極Ｙ１，Ｙ２，Ｙ３，・・・を備える。以下、維持電極Ｘ１，Ｘ２，Ｘ３，・・・の各々を又はそれらの総称を、維持電極Ｘｉといい、走査電極Ｙ１，Ｙ２，Ｙ３，・・・の各々を又はそれらの総称を、走査電極Ｙｉという。ｉは添え字を意味する。また、プラズマディスプレイパネル１０は、縦方向に延在する複数のアドレス電極Ａ１，Ａ２，Ａ３，・・・を備える。以下、アドレス電極Ａ１，Ａ２，Ａ３，・・・の各々を又はそれらの総称を、アドレス電極Ａｊといい、ｊは添え字を意味する。横方向に延在する維持電極Ｘｉ及び走査電極Ｙｉは、縦方向には交互に配置される。維持電極Ｘｉは、Ｘ電極Ｘｉと呼んでもよく、走査電極Ｙｉは、Ｙ電極Ｙｉと呼んでもよい。平面的に、維持電極Ｘｉ、走査電極Ｙｉ及びアドレス電極Ａｊが交わる位置には、放電セルＣｉｊが形成されている。この放電セルＣｉｊが画素を構成し、プラズマディスプレイパネル１０は２次元画像を表示することができる。放電セルＣｉｊ内の維持電極Ｘｉ及び走査電極Ｙｉは、その間に空間を有し、容量性負荷を構成する。同様に、放電セルＣｉｊ内の走査電極Ｙｉとアドレス電極Ａｊも容量性負荷を構成する。
　アドレス駆動回路２０は、アドレス電極Ａｊを駆動するための回路であり、アドレス期間Ｔａにおいて、アドレス電極Ａｊに所定の電圧値を有するアドレスパルスを供給し、アドレス放電を発生させる。アドレス駆動回路２０は、複数のアドレスドライバ２１を備える。例えば、水平１９２０×垂直１０８０画素を有するプラズマディスプレイパネル１０については、水平（横）方向に画素が１９２０画素存在するが、これを複数のアドレスドライバ２１で分割して駆動するようにする。個々のアドレスドライバ２１は、例えばＩＣ（Integrated Circuit、集積回路）として構成されてよい。
　走査駆動回路４０は、走査電極Ｙｉを駆動するための回路であり、スキャン回路４１と、サステイン回路４２と、リセット回路４３とを有する。
　スキャン回路４１は、駆動制御回路５０及びサステイン回路４２の制御に応じて、走査電極Ｙｉに所定の電圧値を有するスキャンパルスを供給し、アドレス放電を発生させる。
　サステイン回路４２は、走査電極Ｙｉにそれぞれ同一の電圧を有する維持パルスを供給し、維持放電を発生させる。
　リセット回路４３は、駆動制御回路５０の制御に応じて、走査電極Ｙｉに所定の電圧値を有するリセットパルスを供給し、リセット放電を発生させ、放電セルＣｉｊの壁電荷を初期化して整える。
　維持駆動回路３０は、維持電極Ｘｉを駆動するための回路であり、維持電極Ｘｉにそれぞれ同一の電圧を有する維持パルスを供給し、維持放電を発生させる。各維持電極Ｘｉは相互接続され、同一の電圧レベルを有する。
　駆動制御回路５０は、アドレス駆動回路２０、維持駆動回路３０及び走査駆動回路４０を駆動させ、制御する回路である。駆動制御回路５０は、サブフィールド変換回路５１と、アドレスデータ発生回路５２と、スキャンデータ発生回路５３と、オン時間制御回路５４と、維持データ発生回路５５とを有する。
　駆動制御回路５０に一般的な画像信号である１フレーム又は１フィールドの入力信号Ｓが入力されたら、サブフィールド変換回路５１は、１フレーム又は１フィールドの画像を複数のサブフィールドに分割するサブフィールド変換を行う。変換されたサブフィールドにより、アドレスデータ発生回路５２及びスキャンデータ発生回路５３は、アドレス駆動回路２０及び走査駆動回路４０のスキャン回路４１を駆動させるのに必要なアドレスデータ及びスキャンデータを発生させる。維持データ発生回路５５は、維持駆動回路３０及び走査駆動回路４０のサステイン回路４２を駆動させるのに必要な維持データを発生させる。
　オン時間制御回路５４は、アドレス放電において、アドレス駆動回路２０内のアドレスドライバ２１の電力回収を行う際の、アドレス電極Ａｊと電力回収回路（図１には図示せず）との接続時間を制御する回路である。アドレス電極Ａｊと電力回収回路との接続は、スイッチ（図１には図示せず）により行われるが、オン時間制御回路５４は、スイッチをオンさせてアドレス電極Ａｊと電力回収回路とを接続させる時間を制御する。オン時間制御回路５４は、アドレスデータ発生回路５２からアドレス電極Ａｊの点灯・非点灯の状態をスキャン中のラインと、次にスキャンするラインについて検出し、点灯・非点灯の切換比率に応じてアドレス電極Ａｊと電力回収回路との接続時間を適切な時間を算出し、スイッチのオン時間を制御する。なお、制御の具体的内容や、アドレス駆動回路２０内の具体的構成の詳細については後述する。
　図２は、プラズマディスプレイパネル１０の分解斜視図の一例を示した図である。図２において、プラズマディスプレイパネル１０は、前面基板１１と背面基板１５を有し、これらが対向して貼り合わされることにより構成される。
　前面基板１１は、前面ガラス基板１２を備え、その内側表面に複数の維持電極Ｘｉ及び走査電極Ｙｉが画面の横方向に延在し、縦方向に交互に配置されるように形成されている。そして、維持電極Ｘｉ及び走査電極Ｙｉの上を誘電体層１３及び保護膜１４が覆って、前面基板１１が構成される。
　背面基板１５は、外側に背面ガラス基板１６を有し、背面ガラス基板１６の表面上には、複数のアドレス電極Ａｊが画面の縦方向に延在して形成され、その上を誘電体層１７が覆っている。誘電体層１７の上には、隆起した隔壁（リブ）１８が形成されている。隔壁１８により、前面基板１１と背面基板１５の対向面に仕切りが形成され、これにより複数の放電セルＣｉｊが区画して形成される。前面基板１１の維持電極Ｘｉ及び走査電極Ｙｉと、アドレス電極Ａｊが交わる位置の隔壁内の領域が、１つの放電セルＣｉｊを形成することになる。また、放電セルＣｉｊの表面、つまり隣接する隔壁１８間には、表面に蛍光体１９が形成される。蛍光体１９は、赤色蛍光体１９Ｒ、緑色蛍光体１９Ｇ及び青色蛍光体１９Ｂの３種類があり、これら３色で１画素を構成する。
　前面基板１１と背面基板１５との間の放電空間には、Ｎｅ－Ｘｅ等の放電ガスが封入され、放電により生じる紫外線により、赤色蛍光体１９Ｒ、緑色蛍光体１９Ｇ及び青色蛍光体１９Ｂを励起し、各色が発光するようになっている。
　放電セルＣｉｊの放電は、総ての走査電極Ｙｉにリセットパルスが印加されたときに、リセット放電が発生し、放電セルＣｉｊの総てに均一に、制御用の壁電荷が蓄積される。
　次いで、アドレス電極Ａｊと走査電極Ｙｉにパルスが印加されたときに、アドレス放電が発生し、放電セルＣｉｊ内に、アドレス放電による壁電荷が蓄積される。アドレス放電の際には、発光させる放電セルＣｉｊについては、アドレスパルスのオン信号（ハイレベルの電位）が印加され、発光させない非発光セルＣｉｊについては、アドレスパルスのオフ信号（ローレベルの電位）が印加され、Ａ１～Ａｊの総てのアドレス電極に発光・非発光に応じたアドレスパルスが同時に印加される。そして、アドレス選択を行う走査電極Ｙｉのラインについて、Ｙ１～Ｙｉまで、順次スキャンパルスが印加され、アドレス電極Ａｊのオン・オフ信号に応じて、オン信号が印加された放電セルＣｉｊにはアドレス放電が発生し、オフ信号が印加された放電セルＣｉｊには、アドレス放電が発生しない。このアドレス放電を発生させ、発光させる放電セルＣｉｊを選択する期間を、アドレス期間という。
　次いで、維持電極Ｘｉと走査電極Ｙｉには、各々維持パルスが印加され、アドレス放電があった放電セルＣｉｊは、十分な壁電荷を蓄えているので維持放電が発生して発光し、アドレス放電が発生していない放電セルＣｉｊは、維持放電が発生せず非発光となる。なお、この維持放電が発生する期間を、維持期間と呼ぶ。
　実施例１に係るプラズマディスプレイ装置には、例えば、図２に示したような構成のプラズマディスプレイパネル１０が適用されてもよい。なお、本実施例に係るプラズマディスプレイ装置は、アドレス放電を行う種々のプラズマディスプレイパネル１０に適用可能であるので、図２に示した形態のプラズマディスプレイパネル１０以外にも、アドレス放電を行うプラズマディスプレイパネル１０であれば、種々の態様のプラズマディスプレイパネル１０を適用することができる。
　次に、図３を用いて、１サブフィールドＳＦの駆動波形の一例を説明する。図３は、１サブフィールドにおける維持電極Ｘｉ、走査電極Ｙｉ及びアドレス電極Ａｊの各電極に印加する駆動電圧波形を示した図である。図３（ａ）は、維持電極Ｘｉの駆動波形を示した図であり、図３（ｂ）は、走査電極Ｙｉの駆動波形を示した図であり、図３（ｃ）は、アドレス電極Ａｊの駆動波形を示した図である。
　リセット期間Ｔｒにおいては、図３（ａ）、（ｂ）に示すように、直前の維持放電で放電セルＣｉｊ内に形成された電荷を消去するため、Ｘ消去スロープ波６０と、Ｙ消去電圧７０が維持電極Ｘｉ及び走査電極Ｙｉに各々印加される。次いで、全放電セルＣｉｊに電荷を形成するため、Ｙ書き込みスロープ波７１と、Ｘ負電圧６１が走査電極Ｙｉ及び維持電極Ｘｉに印加される。更に続いて、放電セルＣｉｊ内に形成された電荷を必要量残して消去するため、Ｙ補償スロープ波７２とＸ正電圧６２が走査電極Ｙｉ及び維持電極Ｘｉに印加される。これにより、適切に放電セルＣｉｊ内に電荷が形成されたリセット状態となる。
　アドレス期間Ｔａにおいては、発光を行う放電セルＣｉｊを選択して決定するため、アドレス放電が行われる。アドレス放電は、行方向の走査電極Ｙｉを決める走査パルス７３と、列方向の表示するアドレス電極Ａｊを決めるハイレベルの電位を有するアドレスパルス８３が、各々走査電極Ｙｉとアドレス電極Ａｊに同時に印加されることにより行われる。走査パルス７３は、行毎にタイミングをずらして、Ｙ１、Ｙ２・・・Ｙｉというように順次印加され、ハイレベル電位のアドレスパルス８３は、行毎に印加される走査パルス７３の印加タイミングに合わせ、走査電極Ｙｉとアドレス電極Ａｊの交点に位置する表示させたい放電セルＣｉｊに放電を発生させるタイミングで印加される。つまり、行毎に、アドレスパルス８３の出力信号に応じて、発光セルが選択されてゆく。このとき、図３（ｂ）、（ｃ）に示すように、走査パルス７３は負電圧が印加され、アドレスパルス８３は正電圧が印加される。
　アドレス期間Ｔａにおいて、図３（ａ）に示すように、維持電極Ｘｉには、Ｘ正電圧６２が印加されている。走査電極Ｙｉとアドレス電極Ａｊの間でアドレス放電させることにより、表示電極である維持電極Ｘｉ及び走査電極Ｙｉに壁電荷が適切に形成される。
　サステイン期間Ｔｓにおいては、第１の維持パルス６５、７５が維持電極Ｘｉ及び走査電極Ｙｉに印加され、次いで繰り返し維持パルス６６、６７、６８、７６、７７、７８が維持電極Ｘｉ及び走査電極Ｙｉに印加され、アドレス放電にて選択された放電セルＣｉｊにおいて、維持放電が持続してプラズマディスプレイパネル１０に画像表示が行われる。
　このように、１サブフィールドは、リセット期間Ｔｒ、アドレス期間Ｔａ及びサステイン期間Ｔｓから構成される。本実施例に係るプラズマディスプレイ装置においては、アドレス期間Ｔａにおいて電力低減を図る構成となっており、アドレス期間Ｔａにおいて、そのような電力低減を実現する制御を行う。
　次に、図４を用いて、本実施例に係るプラズマディスプレイ装置のアドレス駆動回路２０の構成の詳細について説明する。図４は、実施例１に係るプラズマディスプレイ装置のアドレス駆動回路２０の構成を示した図である。
　本実施例に係るプラズマディスプレイ装置のアドレス駆動回路２０は、アドレスドライバ２１と、電力回収回路２５とを有する。本実施例に係るプラズマディスプレイ装置のアドレス駆動回路２０は、複数のアドレスドライバ２１を備えているが、図４においては、そのうちの１つのアドレスドライバ２１が示されている。
　アドレスドライバ２１は、各々のアドレス電極Ａ１、Ａ２・・Ａｊ、Ａｊ＋１について、個々にアドレスパルス出力回路２２を備えている。アドレスパルス出力回路２２は、特に例外が無い限り、総て同じ構成をしていてよい。例えば、横方向の画素が１９２０画素備えられているプラズマディスプレイパネル１０であれば、赤、緑、青の３色のセルで一画素を形成するため、全体で５７６０個のアドレスパルス出力回路２２が備えられ、これが複数個のアドレスドライバ２１で分割されて各々のアドレスドライバ２１に備えられる。例えば、数１００個分のアドレスパルス出力回路２２が１個の集積回路（ＩＣ）内に収容され、これがアドレスドライバ２１としてアドレス駆動回路２０に複数設けられる。例えば、１９２０画素のプラズマディスプレイパネル１０に対して、１９２出力を有するアドレスドライバ２１を用いる場合には、３０個のアドレスドライバ２１により、全体のアドレス駆動回路２０が構成される。
　アドレスドライバ２１は、電源電圧供給用の端子ＶＤＨと、チャージシェア用の端子ＣＳと、各アドレス電極Ａｊに対応した個別の出力端子ＯＵＴｊ端子を備える。電源電圧供給用端子ＶＤＨ及びチャージシェア用端子ＣＳは、各アドレスドライバ２１に１対１に対応して共通に１個ずつ設けられ、出力端子ＯＵＴｊは、各アドレス電極Ａｊに対応して複数個設けられる。各出力端子ＯＵＴｊには、対応するアドレス電極Ａｊが接続され、容量性負荷Ｃｐを構成している。
　アドレスパルス出力回路２２は、チャージシェア用のスイッチＳＷ１と、ハイレベルの電位をアドレス電極Ａｊに供給するための高電圧クランプ用スイッチング素子ＳＷ２と、ローレベルの電位をアドレス電極Ａｊに供給するための低電圧クランプ用スイッチング素子ＳＷ３と、クランプスイッチング素子用レベルシフト回路２３と、チャージシェアスイッチ用レベルシフト回路２４とを有する。
　チャージシェア用のスイッチＳＷ１は、アドレスドライバ２１内の個々のアドレスパルス出力回路２２に対して、アドレス電極Ａｊに残存した電荷を平均化して共有するためのスイッチである。個々のアドレスパルス出力回路２２内の個々のチャージシェア用スイッチＳＷ１は、チャージシェア用端子ＣＳに総て並列に接続されている。ｉ行目の走査電極Ｙｉに対するアドレスパルス生成の印加電圧を放電する際に、次の（ｉ＋１）行目の走査電極Ｙｉ＋１に対するアドレスパルス生成の充電に利用すべく、チャージシェア用スイッチＳＷ１が動作する。発光セルＣｉｊと非発光セルＣｉｊの割合が略１対１であり、均等に近い場合には、ｉ行目の走査電極Yｉについてアドレス放電を行うとき、アドレス電極Ａ１、Ａ２・・Ａｊ－１、Ａｊ、Ａｊ＋１は、アドレスパルスを出力したアドレス電極Ａｊと、アドレスパルスを出力していないアドレス電極Ａｊが混在している状態であり、アドレス電極Ａｊ全体で平均すると全体容量の略１／２程度の電荷を有している状態と考えられる。よって、ｉ行目の走査電極Ｙｉについてアドレス放電を行なった後にアドレスパルス印加電圧を放電するタイミングで、チャージシェア用スイッチＳＷ１を接続動作させて全体を短絡して、次の（ｉ＋１）行目の走査電極Ｙｉ＋１に対するアドレスパルス生成の充電に利用すれば、アドレス電圧Ｖａの略半分程度までの電圧上昇を、チャージシェアによる充電で行うことができ、前のアドレスパルス生成で発生させた電荷を有効活用することができる。
　しかしながら、例えばｉ行目の走査電極が全点灯であり、（ｉ＋１）番目の走査電極が全消灯の場合には、ｉ行目のアドレス放電の際に発生した放電セルＣｉｊ内の壁電荷を、単純にチャージシェアしただけでは、次の（ｉ＋１）行目では総ての電荷を接地して捨ててしまうだけであるので、消費電力の低減化を図ることができない。このような現象は、完全な縞模様の表示パターンを表示する場合だけでなく、これに近い状態であれば、程度の差こそあれ発生する。
　そこで、本実施例に係るプラズマディスプレイ装置においては、このような発光セルと非発光セルの比率が偏っている場合にも消費電力の低減化を図るべく、チャージシェア用端子ＣＳに、電力回収回路２５を接続している。
　電力回収回路２５は、インダクタＬとキャパシタＣｒを備え、これらが直列接続されたＬＣ直列回路を有して構成されている。かかる電力回収回路２５は、キャパシタＣｒの電圧がアドレスパルスの電圧Ｖａの略半分のＶａ／２に保たれており、これとチャージシェア端子ＣＳとの電位差により、電力回収が行われたり行われなかったりする。つまり、上述の例のように、ｉ行目で放電セルＣｉｊが全点灯の表示パターンであった場合には、出力端子ＯＵＴｊからは総て電位Ｖａが出力され、その後にチャージシェア用のスイッチＳＷ１をオンにして短絡した場合には、チャージシェア用端子ＣＳの電位は略Ｖａとなる。このような場合には、チャージシェア用端子ＣＳとキャパシタＣｒで電位差が生じるので、電荷は回収用のキャパシタＣｒに回収される。このとき、電力回収回路２５のインダクタＬと放電セルＣｉｊの容量性負荷ＣｐとでＬＣ共振が発生し、ＬＣ共振によりキャパシタＣｒに電力が回収されることになる。そして、（ｉ＋１）行目の表示パターンが全消灯の場合には、電力回収回路２５に電力の回収後、電位が中間電位に下がった状態からローレベルへのクランプが行われるので、総ての無効電力が無駄に捨てられることを防ぐことができる。
　一方、表示パターンの点灯と消灯がバランスしている場合には、チャージシェアでスイッチＳＷ１をオンにして全アドレス電極Ａｊを短絡したときに、チャージシェア用端子ＣＳの電位は略Ｖａ／２となるので、電力回収回路２５の電力回収用キャパシタＣｒとの電位差は生じず、電力回収は行われず、通常のチャージシェアの動作が行われる。
　このように、インダクタＬとキャパシタＣｒとの直列接続からなるＬＣ直列回路を構成し、これを含む電力回収回路２５をチャージシェア用端子ＣＳに接続し、チャージシェア用のスイッチＳＷ１により電力回収回路２５との接続と非接続状態を制御することにより、種々の表示パターンに対してアドレス期間Ｔａにおける電力低減化を図ることができる。
　なお、図４においては、電力回収回路２５は、アドレスドライバ２１の外部に設けているが、アドレスドライバ２１の内部に構成するようにしてもよい。本実施例においては、アドレスドライバ２１を省スペース化して構成し、電力回収回路２５のインダクタＬとキャパシタＣｒに大容量の素子を適用することが可能なように、電力回収回路２５をアドレスドライバ２１の外に設けた例を挙げて説明しているが、用途に応じて、アドレスドライバ２１内に電力回収回路２５を構成してもよい。
　また、チャージシェア用のスイッチＳＷ１は、ＭＯＳ（metal Oxide Semiconductor）トランジスタ、バイポーラトランジスタ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等の半導体スイッチング素子が適用されてもよいし、リレー等の他のスイッチング素子が適用されてもよい。
　高電圧クランプ用スイッチング素子ＳＷ２は、アドレス電極Ａｊを電源端子ＶＤＨから供給されている電源電圧Ｖａにクランプし、ハイレベルの電位をアドレス電極Ａｊに供給するためのスイッチング手段である。
　低電圧クランプ用スイッチング素子ＳＷ３は、アドレス電極Ａｊを回路グランドに接続して接地電圧０〔Ｖ〕にクランプし、アドレス電極Ａｊにローレベルの電位を供給するためのスイッチング手段である。
　高電圧クランプ用スイッチング素子ＳＷ２及び低電圧クランプ用スイッチング素子ＳＷ３は、アドレスドライバ２１の出力段を構成する。
　なお、高電圧クランプ用スイッチング素子ＳＷ２及び低電圧クランプ用スイッチング素子ＳＷ３は、図４においては、バイポーラトランジスタが示されているが、ＭＯＳトランジスタやＩＧＢＴ等の他の半導体スイッチング素子であってもよいし、リレー等の他の種類のスイッチング手段であってもよい。
　クランプスイッチング素子用レベルシフト回路２３は、高電圧クランプ用スイッチング素子ＳＷ２及び低電圧クランプ用スイッチング素子ＳＷ３を適切に動作させるために、電圧又は電流をゲート又はベースに供給するための調整回路である。プラズマディスプレイ装置は、１００〔Ｖ〕前後又はそれ以上の高電圧で動作させるため、高電圧クランプ用スイッチング素子ＳＷ２及び低電圧クランプ用スイッチング素子ＳＷ３にも高電圧用の素子が用いられる。そして、これらの高電圧用の素子は駆動電圧が高くなるため、クランプスイッチング素子用レベルシフト回路２３は、ゲート動作等を調整すべく設けられている。
　チャージシェアスイッチ用レベルシフト回路２４は、チャージシェア用スイッチＳＷ１を適切に動作させるための調整用に設けられた回路であり、クランプスイッチング素子用レベルシフト回路２３と同様の機能を有する。
　次に、図５及び図６を用いて、本実施例に係るプラズマディスプレイ装置の動作について説明する。図５は、図４を簡略化し、１ビット分のアドレスパルス出力回路２２と電力回収回路２５を抽出して示した図である。図５においては、高電圧クランプ用スイッチング素子ＳＷ２及び低電圧クランプ用スイッチング素子ＳＷ３も、簡略化してスイッチ記号でスイッチＳＷ２、ＳＷ３として示している。以後、呼称を簡略化して、高電圧クランプ用スイッチング素子ＳＷ２はスイッチＳＷ２、低電圧クランプ用スイッチング素子ＳＷ３はスイッチＳＷ３と呼ぶこととする。また、レベルシフト回路２３、２４は、図５においては省略されている。逆に、制御駆動回路５０内のオン時間制御回路が、図５において示されている。
　また、図６は、アドレス電極Ａｊに印加されるアドレスパルスの波形の一例を示した図である。図６（ａ）は、アドレスパルスの立ち上がりと立ち下がりの状態を示した電圧波形の例を示した図である。図６（ｂ）は、アドレスパルスの立ち下がり時の電圧波形の一例を示した図である。
　かかる図５に示した構成を有するプラズマディスプレイ装置において、アドレス期間Ｔａにおけるアドレス電極へのアドレスパルスの印加の動作を考える。まず、スイッチＳＷ１、ＳＷ２、ＳＷ３が総てオフの状態でスイッチＳＷ２をオンとすると、ハイレベルの電位のアドレスパルスＶａがアドレス電極Ａｊに供給される。図６においては、時刻ｔ０～ｔ１においては、ハイレベルの電位Ｖａにクランプされてアドレスパルスが出力されている。
　次いで、スイッチＳＷ２をオフとし、チャージシェア用のスイッチＳＷ１をオンとすると、アドレス電極Ａｊが電力回収回路２５に接続される。ここで、チャージシェア用端子ＣＳとキャパシタＣｒの電位に差があれば、インダクタＬと容量性負荷ＣｐとのＬＣ共振が発生し、ＬＣ共振によりアドレス電極Ａｊに残存した電荷が電力回収用のキャパシタＣｒに蓄えられて回収される。図６においては、時刻ｔ１においてチャージシェア及び電力回収の動作が開始し、ＬＣ共振によりアドレス電極Ａｊに印加される電圧が減少している。
　次いで、スイッチＳＷ１をオフとすると、ＬＣ共振が停止する。図６においては、２つのＬＣ共振波形に対応して、時刻ｔ２でスイッチＳＷ１をオフとした場合と、時刻ｔ３でスイッチＳＷ１をオフとした場合が示されている。このように、スイッチＳＷ１をオンとしてアドレス電極Ａｊと電力回収回路２５とを接続状態とするオン時間は、ＬＣ共振の波形に応じて、可変とすることができる。チャージシェア用のスイッチＳＷ１のオン時間は、例えば、駆動制御回路５０内に設けられたオン時間制御回路５４で行うようにしてもよい。オン時間制御回路５４は、スイッチＳＷ１のオン状態が継続する時間を制御する制御手段である。オン時間制御手段５４は、アドレス期間Ｔａにおいて、スキャンを行った走査電極と、次にスキャンを行う走査電極との表示データを比較し、出力段のハイレベルの電位とローレベルの電位が切り換わる比率が大きいときには、スイッチＳＷ１のオン時間が長くなるように制御し、切り換わる比率が小さいときには、スイッチＳＷ１のオン時間が短くなるように制御する。つまり、電荷の移動量に応じて、電荷の移動量が多いときにはスイッチＳＷ１のオン時間が長くなるように制御し、電荷の移動量が少ないときにはスイッチＳＷ１のオン時間が短くなるように制御する。
　図６（ｂ）は、アドレスパルスのＬＣ共振による立ち下がりの電圧波形の一例を示した図である。図６（ｂ）において、スイッチＳＷ１のオン時間を長く設定したために、ＬＣ共振が振動を開始して最小電圧Ｖ１となった後、電圧が上昇してしまい、電圧Ｖ３となっている。このような状態となると、電力回収回路２５に蓄えられた電荷をアドレス電極Ａｊに供給して省電力化を図っても、最小電圧Ｖ１からやや上昇した電圧Ｖ３からローレベルの電位へのクランプを行うので、効率が低下してしまう。なるべく、スイッチＳＷ１をオフとする時間は、ＬＣ共振が最小電圧Ｖ１となるタイミングであることが好ましい。
　よって、オン時間制御回路５４は、図６（ａ）に示した破線の状態にならないように、アドレスパルスの供給電位のスイッチング切り換え割合に応じて、スイッチＳＷ１のオン時間が最適となるように変化させる制御を行う。
　なお、アドレスパルス出力回路２２の出力段のハイレベルの電位とローレベルの電位のスイッチング切り換え比率が高くても、図１７（ａ）に示したような千鳥模様の場合のように、チャージシェアに要する時間が短くてよい場合があるが、この場合には、チャージシェア用端子ＣＳと電力回収回路２５のキャパシタＣｒとの電位差が無く、電力回収回路２５が実質的に動作しないので、スイッチＳＷ１のオン時間を長く設定しても、問題は生じない。
　時刻ｔ２又はｔ３でスイッチＳＷ１をオフとした後は、スイッチＳＷ３をオンとし、ローレベルの電位をアドレス電極Ａｊに供給してアドレス電極Ａｊをローレベルの電位にクランプする。ローレベルの電位は、例えば、接地電位０〔Ｖ〕であってもよい。表示データの点灯と非点灯の比率が均等でなくいずれかに偏っている場合であっても、電力回収回路２５で、アドレス電極Ａｊの電位がＶａから中間電位Ｖ１に低下するまで電力の回収を行い、それからローレベルにクランプしているので、電力消費を低減化することができる。
　次いで、アドレスパルスをハイレベルの電位に切り換える場合には、スイッチＳＷ１をまずオフからオンに切り換える。これにより、電力回収回路２５のキャパシタＣｒに蓄えられた電力が、アドレス電極Ａｊに印加される。その際、電力回収回路２５のインダクタＬとアドレス電極Ａｊの容量性負荷ＣｐとのＬＣ共振で、アドレス電極Ａｊに電荷が移動する。図６においては、時刻ｔ４～ｔ５においてスイッチＳＷ１がオンとされ、ＬＣ共振によりアドレス電極Ａｊの電位が上昇している。
　次いで、スイッチＳＷ１をオフとし、次いでスイッチＳＷ２をオンとし、出力段からアドレス電極Ａｊにハイレベルの電位を供給することにより、アドレス電極Ａｊをハイレベルの電圧Ｖａにクランプする。図６においては、時刻ｔ５でハイレベルの電位Ｖａにクランプされている。この場合においても、図６（ｂ）において説明したように、ＬＣ共振によるアドレス電極Ａｊの電位の上昇が最高電位Ｖ２となったタイミングでチャージシェア用のスイッチＳＷ１をオフにし、回収した電力を最も効率的に使用するような制御を行うことが好ましい。オン時間制御回路５４の具体的な制御内容は、図６（ｂ）における説明内容と同様であるので、その説明を省略する。
　次に、図７を用いて、図５のアドレスパルス出力回路２２を、アドレスドライバ２１に組み込んで実現した場合について説明する。図７は、実施例１に係るプラズマディスプレイ装置のアドレスドライバ２１の構成の一例を示した図である。
　図７において、アドレス電極Ａ１～Ａ３に対応して、アドレスパルス出力回路２２を３ビット分備えたアドレスドライバ２１が示されている。アドレスドライバ２１は、もっと多くのアドレスパルス出力回路２２を備えるが、図７においては、３ビット分のアドレスパルス出力回路２２のみを例として示す。アドレスドライバ２１内には、出力段を構成するスイッチＳＷ２、ＳＷ３と、チャージシェア用のスイッチＳＷ１が備えられている。アドレスドライバ２１の出力段のスイッチＳＷ２、ＳＷ３は、ＭＯＳトランジスタで構成されている。スイッチＳＷ１も、スイッチＳＷ２、ＳＷ３と同様にＭＯＳトランジスタで構成されてもよいし、他のスイッチ手段で構成されてもよい。また、アドレスドライバのチャージシェア用端子ＣＳには、電力回収回路２５が接続されている。更に、スイッチＳＷ１のオン時間を制御するオン時間制御回路５４がアドレスドライバ２１の外部に設けられている。
　かかる構成のプラズマディスプレイ装置において、全ラインが点灯、消灯、点灯と縞模様になった、図１７（ｂ）で説明した表示パターンに対応したアドレス放電を行う場合について考える。図７において、ハイレベルの電位Ｖａを供給するスイッチＳＷ２を総てオンからオフとすると、アドレス電極Ａ１～Ａ３には電荷が蓄えられ、その電位は総てＶａである。次いで、スイッチＳＷ１を総てオンとし、アドレス電極Ａ１～Ａ３を電力回収回路２５に総て並列に接続した状態とすると、チャージシェア用端子ＣＳの電位はＶａとなる。電力回収回路２５のキャパシタＣｒの電位は略Ｖａ／２で電位差があるので、インダクタＬとアドレス電極Ａ１～Ａ３の容量性負荷ＣｐとのＬＣ共振によりキャパシタＣｒに向かって電流が流れる。
　次いで、スイッチＳＷ１をオフとし、アドレス電極Ａｊと電力回収回路２５を非接続状態とする。このとき、スイッチＳＷ１のオン時間の長さ、つまりスイッチＳＷ１をオフとするタイミングは、オン時間制御回路５４により制御されてよく、上述のように、出力段のハイレベルとローレベルの電位のスイッチング切り換え比率に応じて、制御してよい。この場合は、３個の出力段が総てオン、オフが切り換わるスイッチングパターンであるので、オン時間は長く設定してよい。
　次いで、スイッチＳＷ３を総てオンとしてアドレス電極Ａｊをローレベルの電位、例えば接地電位にクランプする。これにより、総て非点灯の表示パターンとなる。
　次いで、スイッチＳＷ１を総てオンとすると、アドレス電極Ａｊと電力回収回路２５とが接続状態となる。今度はチャージシェア用端子ＣＳの電位が接地電位となるので、略Ｖａ／２のキャパシタＣｒと電位差が生じ、インダクタＬとアドレス電極Ａｊの容量性負荷ＣｐとのＬＣ共振により、インダクタＬに電流ＩＬが流れ、アドレス電極Ａｊに電流が流れ込み、アドレス電極Ａｊの電位が徐々に上昇する。
　次いで、電流ＩＬを流し切る前にスイッチＳＷ１をオンからオフに切り換え、次いでスイッチＳＷ２をオフからオンに切り換えることにより、最も効率の良いタイミングでスイッチング切り換えを行い、電力低減を図ることができる。スイッチＳＷ１のオン時間は、オン時間制御回路５４により制御されてよい。
　図８は、図７に示したアドレスドライバ２１のスイッチングのタイミングの一例を示した図である。アドレス電極Ａｊの電位をハイレベルからローレベルに切り換える場合、スイッチＳＷ１をまず時刻ｔ１でオンとすると、少し遅れて時刻ｔ２でインダクタＬを電流ＩＬが流れ始める。そして、インダクタＬを流れる電流ＩＬを流しきる前に、時刻ｔ３でスイッチＳＷ１をオフに切り換え、次いですぐスイッチＳＷ２をオンとすると、電流ＩＬを流しきったタイミングでスイッチＳＷ２をオンとすることができ、最も電力を低減化できるタイミングでスイッチングを行うことができる。
　例えば、このようなタイミングとなるように、オン時間制御回路５４は、スイッチＳＷ１のオン時間を制御することが好ましい。
　このように、実施例１に係るプラズマディスプレイ装置によれば、表示パターンの発光と非発光のバランスが悪い場合であっても、電力回収回路２５を用いて、電力効率を高めることができる。そして、バランスが良いときには電力回収回路２５が実質的に使用されず、発光と非発光のバランスの度合いに応じて電力回収回路２５を活用することができ、どのような表示パターンに対しても、電力効率を高めることができる。
　なお、オン時間制御回路５４は、駆動制御回路５０内に設けられている例を挙げて説明したが、例えば、アドレスドライバ２１内に備えられたロジック回路内に設けられてもよい。アドレスドライバ２１内のロジック回路では、画像信号処理ＬＳＩが変換した光の三原色のＲ、Ｇ、Ｂの画素データをシリアルデータで受信し、パラレルデータに変換して画像データに戻す動作を行うため、この段階で表示データを検出するようにしてもよい。
　次に、図９を用いて、電力回収回路２５ａの設置例について説明する。図９は、電力回収回路２５を各アドレスドライバ２１に対応させて配置した一例を示した図である。
　図９において、アドレス駆動回路２０内に、アドレスドライバ２１が複数個配置され、そのうちの３個が示されている。各アドレスドライバ２１は、複数ビットのアドレス電極Ａｊを駆動する。ここでは、各アドレスドライバ２１に対応させて、アドレス電極群ＡＧ１、ＡＧ２、ＡＧ３・・として複数のアドレス電極Ａｊをまとめて１つのアドレス電極群ＡＧとして示している。
　各アドレスドライバ２１には、各々１対１で対応して電力回収回路２５が設置されている。そして、各電力回収回路２５同士及びアドレスドライバ２１同士は、並列的に接続されている。このように、電力回収回路２５は、各アドレスドライバ２１に対応して１個ずつ設け、これらを並列に接続するようにしてもよい。これにより、電力回収の効果を、各アドレスドライバ２１近い位置で確実に発揮できるとともに、アドレス駆動回路２０全体の統一性を持たせることができる。
　図１０は、図９とは異なる電力回収回路２５の設置方法の一例を示した図である。図１０において、電力回収回路２５は、各アドレスドライバ２１に対応して１対１で設けられている点では、図９に係る設置方法と同様であるが、図１０においては、各電力回収回路２５同士の接続を行っていない。これにより、完全に各アドレスドライバ２１に対応した電力回収を行うことができ、各電力回収回路２５の能力を、接続抵抗等の影響なく効果的に発揮させることができ、電力回収時の電力ロスも低減させることができる。
　このように、電力回収回路２５は、電気的接続も含めて各アドレスドライバ２１に完全に１対１に対応させて設置させるようにしてもよい。
　図１１は、図９及び図１０とは異なる電力回収回路２５の設置方法の一例を示した図である。図１１において、各アドレスドライバ２１のチャージシェア用端子ＣＳは並列に接続され、複数のアドレスドライバ２１に１個の電力回収回路２５が設置されている。このように、個別対応ではなく、複数のアドレスドライバ２１に対して１つの電力回収回路２５を設けるようにしてもよい。電力回収回路２５の能力が十分に大きい場合には、このような構成としてもよい。これにより、多数のアドレス電極Ａｊを対象として、チャージシェアにより電荷の配分を行うことができ、広い範囲の表示パターンの不均衡に対応することができる。
　なお、電力回収回路２５は、アドレスドライバ２１の水平方向の全体について共通に１つの電力回収回路２５を設置してもよいし、例えばアドレスドライバ２１を２～２０個程度の小グループに分けて、各グループに電力回収回路２５を共通に１つずつ設けるようにしてもよい。
　図９乃至図１１において説明したように、電力回収回路２５の設置個数は、アドレスドライバ２１との関係で、種々の態様とすることができる。また、電力回収回路２５は、アドレス駆動回路２０内に設けられることが好ましいが、これに限定される訳ではなく、アドレスドライバ２１との配線を適切に行うことができれば、どの位置に設けられてもよい。
　図１２は、本発明を適用した実施例２に係るプラズマディスプレイ装置の概略構成を示した図である。実施例２に係るプラズマディスプレイ装置は、全体構成については、実施例１の図１に係るプラズマディスプレイ装置から、オン時間制御回路５４を不要とした点を除いては、図１に係るプラズマディスプレイ装置と同様である。また、パネル構成についても、実施例１の図２に係るプラズマディスプレイパネル１０と同様である。更に、１サブフィールドの構成についても、実施例１の図３に係るサブフィールド構成と同様であるので、これらの点については、その説明を省略する。
　実施例２に係るプラズマディスプレイ装置は、実施例１に係るプラズマディスプレイ装置とは、アドレスパルス出力回路２２ａのチャージシェア用のスイッチＳＷ１１、ＳＷ１２が２個設けられている点と、電力回収回路２５ａのインダクタＬ１、Ｌ２が２個設けられている点と、スイッチＳＷ１１とインダクタＬ１との間及びスイッチＳＷ１２とインダクタＬ２との間にダイオードＤ１、Ｄ２が挿入接続されている点で異なっている。また、オン時間制御回路５４が無くなった点においても、実施例１の図５に係るプラズマディスプレイ装置とは異なっている。
　図１２において、実施例２に係るプラズマディスプレイ装置は、アドレスドライバ２１ａ内に備えられたアドレスパルス出力回路２２ａが、アドレス電極Ａｊに対応して１ビットずつ設けられている。アドレスパルス出力回路２２ａ内の出力段は、アドレス電極Ａｊにハイレベルの電位を供給するスイッチＳＷ２と、アドレス電極Ａｊにローレベルの電位を供給するスイッチＳＷ３とからなり、この点は実施例１に係るアドレスパルス出力回路２２と同様である。
　実施例２に係るアドレスパルス出力回路２２ａにおいては、第１のスイッチＳＷ１１の一端と、第２のスイッチＳＷ１２に一端がアドレス電極Ａｊに並列に接続されている。第１のスイッチＳＷ１１は、アドレスドライバ２１ａ内の第１の分岐路Ｂ１内に設けられ、第２のスイッチＳＷ１２は、アドレスドライバ２１ａ内の第２の分岐路Ｂ２内に設けられている。第１のスイッチＳＷ１１の他端には、第１のダイオードＤ１のカソード側が接続されている。第１のダイオードのアノード側は、第１のインダクタＬ１に接続されている。第１のインダクタＬ１は、電力回収用のキャパシタＣｒに接続されている。
　同様に、第２のスイッチＳＷ１２のアドレス電極Ａｊと接続されている反対側の他端には、第２のダイオードＤ２のアノード側が接続され、第２のダイオードＳ２のカソード側は、第２のインダクタＬ２に接続されている。第２のインダクタＬ２は、電力回収用のキャパシタＣｒに接続されている。第１のインダクタＬ１と第２のインダクタＬ２は、キャパシタＣｒに並列に接続されていることになる。
　このように、実施例２に係るプラズマディスプレイ装置においては、第１のスイッチＳＷ１１を含む第１の分岐路Ｂ１と、第２のスイッチＳＷ１２を含む第２の分岐路Ｂ２とをアドレスドライバ２１ａ内に設け、アドレスパルス出力時の立ち上がりと立ち下がりの電流の経路を異ならせている。つまり、アドレスパルスの立ち上がり時には、電力回収用キャパシタＣｒから第１のインダクタＬ１、第１のダイオードＤ１及び第１のスイッチＳＷ１１を経由してアドレス電極ＡｊにＬＣ共振による電圧供給がなされる。同様に、アドレスパルスの立ち下がり時には、アドレス電極Ａｊに残存する電荷が、第２のスイッチＳＷ１２を経て、第２のダイオードＤ２、第２のインダクタＬ２を経由してキャパシタＣｒに電力回収される。
　このように、アドレスパルスの立ち上がり時と、立ち下がり時の電力回収回路２５ａとアドレス電極Ａｊとの間の経路を第１の分岐路Ｂ１と第２の分岐路Ｂ２とに分けて、逆流防止用の第１のダイオードＤ１と第２のダイオードＤ２を各々第１の分岐路Ｂ１内と第２の分岐路Ｂ２内に設けることにより、ＬＣ共振による振動の発生を防止することができる。つまり、実施例１に係るプラズマディスプレイ装置においては、ＬＣ共振の振動を防ぐために、ハイレベルの電位とローレベルの電位のスイッチング切り換え比率に応じて、チャージシェア用のスイッチＳＷ１のオン時間を適切に制御する必要があったが、実施例２に係るプラズマディスプレイ装置においては、ＬＣ共振の経路を分けて逆流防止用のダイオードＤ１、Ｄ２を設けることにより、そのような複雑な制御を不要とすることができる。
　次に、実施例２に係るプラズマディスプレイ装置の動作を、引き続き図１２を用いて、より具体的に説明する。図１２において、スイッチＳＷ２がオンになると、アドレス電極Ａｊには、ハイレベルの電圧Ｖａが供給される。
　次いで、スイッチＳＷ２をオフとし、第２のスイッチＳＷ１２をオンに切り換えると、アドレス電極Ａｊは、電力回収回路２５ａの第２のインダクタＬ２に接続される。すると、チャージシェア立ち下がり用端子ＣＳＤの電位はＶａとなり、電力回収用キャパシタＣｒの電位Ｖａ／２と電位差が生じるので、第２のインダクタＬ２とアドレス電極Ａｊの容量性負荷ＣｐとでＬＣ共振が発生し、アドレス電極Ａｊから電力回収回路２５ａに順方向に接続された第２のダイオードＤ２を経て電流が流れ、電力回収用キャパシタＣｒに電力回収がなされる。このとき、逆流防止用の第２のダイオードＤ２が存在するため、電流はアドレス電極ＡｊからキャパシタＣｒの向きにしか流れず、ＬＣ共振による振動は発生しない。
　次いで、第２のスイッチＳＷ１２をオフにし、出力段のローレベル電位供給側のスイッチＳＷ３をオンとしてアドレス電極Ａｊをローレベル電圧の接地電位にクランプする。このとき、第２のスイッチＳＷ１２をオフとするタイミングは、最大負荷の時間に合わせておけばよい。
　図１３は、第２のスイッチＳＷ１２のオン時間の設定方法を説明するための図である。図１３において、アドレスパルスの立ち下がり時の電圧波形の一例が示されている。実施例２に係るプラズマディスプレイ装置においては、図１３の破線に示すようなＬＣ共振の電圧最小値から電圧が上昇するような振動現象が無く、実線に示すような減少のみの波形となる。よって、第２のスイッチＳＷ１２のオン時間を、最大負荷の場合に対応できる時間の長さに設定しておけば、総ての表示パターンにおいて、図１３の実線に示す振動の無い電圧波形とすることができる。これにより、実施例１において説明したオン時間制御を不要とすることができ、プラズマディスプレイ装置を簡素に構成しつつ電力低減化を図ることができる。
　図１２に戻る。スイッチＳＷ３をオンとしてアドレス電極Ａｊを接地電位にクランプした後に、アドレス電極Ａｊにハイレベルの電圧Ｖａを印加する場合には、スイッチＳＷ３をオフとし、次いで、第１のスイッチＳＷ１１をオンに切り換える。第１のスイッチＳＷ１１をオンとすると、アドレス電極Ａｊと電力回収回路２５ａとが接続される。ここで、チャージシェア立ち上がり用端子ＣＳＵの電位は接地電位であり、電力回収回路２５ａのキャパシタＣｒの電位Ｖａ／２とは電位差があるので、第１のインダクタＬ１とアドレス電極Ａｊの容量性負荷ＣｐとでＬＣ共振が発生する。そして、第１のインダクタＬ１からアドレス電極Ａｊに順方向に接続されている第１のダイオードＤ１を経て、ＬＣ共振により電圧がアドレス電極Ａｊに供給される。
　次いで、第１のスイッチＳＷ１１がオフとされるが、このときの第１のスイッチＳＷ１１をオフとするタイミングは、第１のスイッチＳＷ１１のオン時間を最大負荷に合わせて設定しておけばよく、特に表示パターンに合わせてオン時間を変更する制御を行わなくてもよい。アドレスパルスの立ち上がり時においても、逆流防止用の第１のダイオードＤ１により、ＬＣ共振の振動で電流がアドレス電極Ａｊ側から第１のインダクタＬ１に向かって流れることを防止できるからである。
　次いで、スイッチＳＷ２をオンとし、ハイレベルの電圧Ｖａをアドレス電極Ａｊに供給することにより、アドレス電極Ａｊの電位はハイレベル電圧Ｖａにクランプされる。以下、同様のプロセスにより、電力効率化を図りつつ、アドレス放電を行うことができる。
　なお、図１２において、電力回収回路２５ａの第１のインダクタＬ１と第２のインダクタＬ２は、同じ特性のインダクタＬ１、Ｌ２を用いてもよいし、異なる特性のインダクタＬ１、Ｌ２を用いるようにしてもよい。例えば、アドレスパルスの立ち上がり時間は短くし、立ち上がり時間は長くしたいような場合がある。つまり、アドレスパルスの立ち下がり時間が短く急峻な波形であると、アドレスパルスの印加により次のアドレスパルスの印加時に、スキャンパルス等に変動を与える場合がある。このような場合には、アドレスパルスの立ち下がり時間が長くなるように、立ち下がり用の第２の経路Ｂ２に接続された第２のインダクタＬ２のインダクタンスを大きくし、立ち上がり用の第１の経路Ｂ１に接続された第１のインダクタＬ１のインダクタンスは通常の大きさとするようにしてもよい。
　また、図１２において、第１のダイオードＤ１と第２のダイオードＤ２が備えられている例を挙げて説明したが、例えば、ＬＣ共振の立ち上がり時間と立ち下がりの特性を異ならせればよく、逆流防止を考慮する必要がないプラズマディスプレイ装置の場合には、第１のダイオードＤ１と第２のダイオードＤ２を設けず、第１のスイッチＳＷ１１と第１のインダクタＬ１同士及び第２のスイッチＳＷ１２と第２のインダクタＬ２同士を直接接続する構成としてもよい。
　更に、図１２においては、第１のスイッチＳＷ１１と第１のインダクタＬ１との間に第１のダイオードＤ１が挿入接続され、第２のスイッチＳＷ１２と第２のインダクタＬ２との間に第２のダイオードＤ２が挿入接続されている例を挙げて説明したが、第１のスイッチＳＷ１１と第１のダイオードＤ１の位置及び第２のスイッチＳＷ１２と第２のダイオードＳＷ１２の位置は、逆であってもよい。ダイオードＤ１、Ｄ２がアドレス電極Ａｊ側に接続され、スイッチＳＷ１１、ＳＷ１２がインダクタＬ１、Ｌ２側に接続されていても、電気的な接続関係は変わらないので、第１のスイッチＳＷ１１及び第１のダイオードＤ１がアドレスドライバＤ１内の第１の分岐路Ｂ１内に設けられ、第２のスイッチＳＷ１２及び第２のダイオードＤ２がアドレスドライバＤ２内の第２の分岐路Ｂ２内に設けられている限り、両者の配置順序はいずれであってもよい。
　また、図１２においては、第１のダイオードＤ１及び第２のダイオードＤ２は、１ビットのアドレスパルス出力回路２２ａに１個ずつ設けられているが、これを複数のアドレスパルス出力回路２２ａに１個共通に設けるようにしてもよい。これにより、アドレスドライバ２１ａの省スペース化とコストを低減を図ることができる。
　図１４は、図１２に示した１ビットのアドレスパルス出力回路２２ａを、アドレスドライバ２２ａ内に複数設けた例を示した図である。図１４において、アドレスドライバ２１ａ内に、アドレス電極Ａ１～Ａ３を駆動するためのアドレスパルス出力回路２２ａが３ビット分設けられている。実際のアドレスドライバ２１ａでは、数１００個のアドレスパルス出力回路２２ａが備えられるが、紙面の都合で図１４においては、３ビット分のアドレスパルス出力回路２２ａを示している。
　各々のアドレスパルス出力回路２２ａが、スイッチＳＷ２及びスイッチＳＷ３からなる出力段を備え、アドレス電極Ａｊに並列に接続された第１の分岐路Ｂ１と第２の分岐路Ｂ２を備えている。第１の分岐路Ｂ１には、アドレス電極Ａｊと電力回収回路２５ａとの接続又は非接続を切り換えるための第１のスイッチＳＷ１１と、アドレス電極Ａｊ側がカソードの第１のダイオードＤ１が備えられている。同様に、第２の分岐路Ｂ２には、アドレス電極Ａｊと電力回収回路２５ａとの接続又は非接続を切り換えるための第２のスイッチＳＷ１１と、アドレス電極Ａｊ側がアノードの第１のダイオードが備えられている。各アドレスパルス出力回路２２ａの第１のダイオードＤ１のアノードは、チャージシェア立ち上がり用端子ＣＳＵに共通に並列に接続されている。また、各アドレスパルス出力回路２２ａの第２のダイオードＤ２のカソードは、チャージシェア立ち下がり用端子ＣＳＤに共通に並列接続されている。電力回収回路２５ａは、チャージシェア立ち上がり用端子ＣＳＵには第１のインダクタＬ１が接続され、チャージシェア立ち下がり用端子ＣＳＤには第２のインダクタＬ２が接続され、第１のインダクタＬ１及び第２のインダクタＬ２は電力回収用のキャパシタＣｒに共通に並列接続されている。
　このように、アドレスドライバ２１ａ内の各ビット毎に設けられたアドレスパルス出力回路２２ａを、アドレスドライバ２１ａの外部に設けられた電力回収回路２５ａに、アドレスパルス立ち上がり用と立ち下がり用の経路同士で分けて並列接続することにより、アドレスドライバ２１ａの省電力化を図ることができる。また、アドレスドライバ２１ａ全体としてもオン時間制御回路５４を設ける必要が無いので、第１のスイッチＳＷ１１及び第２のスイッチＳＷ１２の複雑なオン時間の制御を必要とせず、設計を簡素化しつつ電力効率化を図ることができる。
　なお、図１４においては、各ビットのアドレスパルス出力回路２２ａ内にダイオードＤ１、Ｄ２が設けられている例を挙げて説明したが、例えば、ダイオードＤ１、Ｄ２をチャージシェア立ち上がり用端子ＣＳＵ及びチャージシェア立ち下がり用端子ＣＳＤの付近に共通に１個ずつ設けるような構成としてもよい。ダイオードＤ１、Ｄ２の数を大幅に削減することができるので、低コスト化を図ることができる。また、この場合、ダイオードＤ１、Ｄ２をアドレスドライバ２１ａの外側に設け、電力回収回路２５ａの一部として構成するようにしてもよい。更に、電力回収回路２５ａを、アドレスドライバ２１ａ内に組み込んで構成することも可能な点は、実施例１における説明と同様であり、第１の分岐路Ｂ１及び第２の分岐路Ｂ２内のスイッチＳＷ１１、ＳＷ１２とダイオードＤ１、Ｄ２の配置の変更も、図１２で説明した通り可能である。
　図１５は、実施例２に係るプラズマディスプレイ装置のアドレスパルスの電圧波形の一例について示した図である。
　図１５（ａ）は、アドレスパルスの立ち上がりと立ち下がりが同じ位相の場合の電圧波形の一例を示した図である。図１５（ａ）において、隣接するビットのアドレス電極Ａｊ、Ａｊ＋１に印加されるアドレスパルスの電圧波形の例が、立ち下がりと立ち上がりの波形が両方重ねて示されている。図１５（ａ）においては、アドレスパルスの立ち上がりと立ち下がりの位相が共通しているため、立ち上がり時及び立ち下がり時において、立ち上がり波形を印加するアドレス電極Ａｊと立ち下がり波形を印加するアドレス電極Ａｊが同時に接続され、２倍の容量に対してチャージシェアを行うような形となってしまう。
　一方、図１５（ｂ）は、アドレスパルスの立ち上がり時と立ち下がり時の位相を異ならせた場合の電圧波形を示した図である。図１５（ｂ）において、アドレスパルスの立ち上がり時と立ち下がり時の位相をずらすことにより、電力回収回路２５ａに立ち上がり時のタイミングと立ち下がり時のタイミングのアドレス電極Ａｊを分けて接続することが可能となる。これにより、チャージシェアが立ち上がりパルスを印加するアドレス電極Ａｊと、立ち下がりパルスを印加するアドレス電極Ａｊで分けて行われることになり、チャージシェア対象のアドレス電極Ａｊの容量を各々減らすことができるので、電力効率を更に向上させることができる。
　また、電力回収回路２５ａの設置個数と位置については、実施例１の図９乃至図１１において説明した内容をそのまま適用することができる。つまり、複数のアドレスドライバ２１ａの各々に対応させて１対１で設けてもよいし、複数のアドレスドライバ２１ａに対して、１つ設ける構成としてもよい。これらの場合、各々のアドレスドライバ２１ａにチャージシェア立ち上がり用端子ＣＳＵ及びチャージシェア立ち下がり用端子ＣＳＤの２つを設け、各々に電力回収回路２５ａの第１のインダクタＬ１と第２のインダクタＬ２を各々接続し、電力回収回路２５ａの個数が増加するにつれて、ライン毎に電力回収回路２５ａの第１のインダクタＬ１と第２のインダクタＬ２を接続して構成すればよい。
　以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができ、実施例１と実施例２を組み合わせることも可能である。
　本発明は、プラズマディスプレイパネルに画像を表示するプラズマディスプレイ装置に適用可能である。

Claims (16)

  1. 　第１の方向に延在する複数の走査電極と、該走査電極に交わるように第２の方向に延在する複数のアドレス電極とを含むプラズマディスプレイパネルと、
    　前記アドレス電極を駆動するアドレスドライバと、
    　インダクタとコンデンサを含む電力回収回路と、
    　前記アドレスドライバ内に備えられ、前記アドレス電極と前記電力回収回路との接続と非接続を切り換えるスイッチと、を有することを特徴とするプラズマディスプレイ装置。
  2. 　前記アドレスドライバは、前記スイッチを前記アドレス電極に対応して複数備え、
    　前記電力回収回路は、前記アドレスドライバの外部に設けられ、
    　前記電力回収回路に複数の前記スイッチが並列接続されていることを特徴とする請求項１に記載のプラズマディスレプレイ装置。
  3. 　前記アドレスドライバは、ハイレベル又はローレベルの電位を前記アドレス電極に供給するアドレスドライバ出力段を含み、
    　該アドレスドライバ出力段の前記ハイレベルの電位と前記ローレベルの電位の切換比率に応じて、前記スイッチのオン時間を制御する制御手段を備えたことを特徴とする請求項２に記載のプラズマディスプレイ装置。
  4. 　前記制御手段は、前記オン時間を、前記アドレスドライバ出力段の前記ハイレベルの電位と前記ローレベルの電位の前記切換比率が小さいときには短くし、前記切換比率が大きいときには長くすることを特徴とする請求項３に記載のプラズマディスプレイ装置。
  5. 　前記電力回収回路は、前記アドレスドライバ毎に対応して設けられたことを特徴とする請求項４に記載のプラズマディスレプレイ装置。
  6. 　前記電力回収回路は、複数の前記アドレスドライバに共通して設けられたことを特徴とする請求項４に記載のプラズマディスプレイ装置。
  7. 　前記スイッチは、１つの前記アドレス電極に並列に接続された第１のスイッチと第２のスイッチとを有し、
    　前記電力回収回路は、並列に接続された第１のインダクタと第２のインダクタとコンデンサとを有し、
    　前記第１のスイッチと前記第１のインダクタ同士及び前記第２のスイッチと前記第２のインダクタ同士が電気的に接続されたことを特徴とする請求項１に記載のプラズマディスプレイ装置。
  8. 　前記アドレスドライバは、前記第１のスイッチを含む第１の分岐路と、前記第２のスイッチを含む第２の分岐路とを有し、
    　前記第１の分岐路内に、前記アドレス電極側がカソードで、前記第１のインダクタ側がアノードとなるように挿入接続された第１のダイオードと、前記第２の分岐路内に、前記アドレス電極側がアノードで、前記第２のインダクタ側がカソードとなるように挿入接続された第２のダイオードと、を有することを特徴とする請求項７に記載のプラズマディスプレイ装置。
  9. 　前記アドレスドライバは、ハイレベル又はローレベルの電位を前記アドレス電極に供給するアドレスドライバ出力段を含み、
    　前記第１のスイッチは、前記アドレスドライバ出力段が前記アドレス電極への出力を前記ローレベルから前記ハイレベルの電位に切り換える前にオンとされ、
    　前記第２のスイッチは、前記アドレスドライバ出力段が前記アドレス電極への出力を前記ハイレベルから前記ローレベルに切り換える前にオンとされることを特徴とする請求項８に記載のプラズマディスプレイ装置。
  10. 　前記第１のスイッチがオンとされるタイミングと、前記第２のスイッチがオンとされるタイミングは異なることを特徴とする請求項９に記載のプラズマディスプレイ装置。
  11. 　前記アドレスドライバは、前記第１の分岐路と前記第２の分岐路の組を前記アドレス電極に対応して複数備え、
    　前記電力回収回路は、前記アドレスドライバの外部に設けられ、
    　複数の前記第１の分岐路は、前記電力回収回路の前記第１のインダクタに並列接続され、複数の前記第２の分岐路は、前記電力回収回路の前記第２のインダクタに並列接続されていることを特徴とする請求項１０に記載のプラズマディスレプレイ装置。
  12. 　前記電力回収回路は、前記アドレスドライバ毎に対応して設けられていることを特徴とする請求項１１に記載のプラズマディスレプレイ装置。
  13. 　前記電力回収回路は、複数の前記アドレスドライバに共通して設けられたことを特徴とする請求項１１に記載のプラズマディスプレイ装置。
  14. 　第１の方向に延在する複数の走査電極と、該走査電極に交わるように第２の方向に延在する複数のアドレス電極とを含むプラズマディスプレイパネルと、
    　前記アドレス電極にアドレスパルスを印加して駆動するアドレスドライバと、
    　該アドレスドライバに備えられ、前記複数のアドレス電極の各々に残存する電荷を平均化した電圧を印加するための、一端が前記アドレス電極に接続され、他端が共通接続されたチャージシェア用のスイッチと、
    　前記スイッチの共通接続された前記他端に接続され、前記平均化した電圧が前記アドレスパルスの略半分の電圧と差がある場合に、前記電荷をＬＣ共振により回収する電力回収回路と、を有することを特徴とするプラズマディスプレイ装置。
  15. 　前記スイッチは、前記アドレス電極に並列に接続された第１のスイッチと第２のスイッチとを有し、
    　前記電力回収回路は、並列に接続された第１のインダクタと第２のインダクタとコンデンサとを有し、
    　前記第１のスイッチと前記第１のインダクタ同士及び前記第２のスイッチと前記第２のインダクタ同士が電気的に接続されたことを特徴とする請求項１４に記載のプラズマディスプレイ装置。
  16. 　前記アドレスドライバは、前記第１のスイッチを含む第１の分岐路と、前記第のスイッチを含む第２の分岐路とを有し、
    　前記第１のスイッチを含む第１の分岐路内には、アノードが前記第１のインダクタ側であり、カソードが前記アドレス電極側である第１のダイオードが挿入接続され、
    　前記第２のスイッチを含む第２の分岐路内には、カソードが前記第２のインダクタ側であり、アノードが前記アドレス電極側である第２のダイオードが挿入接続されていることを特徴とする請求項１５に記載のプラズマディスプレイ装置。
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