WO2009116177A1 - 光マトリックスデバイス - Google Patents

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WO2009116177A1
WO2009116177A1 PCT/JP2008/055314 JP2008055314W WO2009116177A1 WO 2009116177 A1 WO2009116177 A1 WO 2009116177A1 JP 2008055314 W JP2008055314 W JP 2008055314W WO 2009116177 A1 WO2009116177 A1 WO 2009116177A1
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intersection
matrix device
insulating film
optical matrix
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PCT/JP2008/055314
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足立　晋
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株式会社島津製作所
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    • H01L27/14692—Thin film technologies, e.g. amorphous, poly, micro- or nanocrystalline silicon

Definitions

  • the present invention relates to a pixel formed of a thin film transistor (TFT) and a capacitor, such as a thin image device used as a monitor of a television or a personal computer, or a radiation detector provided in a radiation imaging device used in the medical field or industrial field.
  • TFT thin film transistor
  • the present invention relates to an optical matrix device having a structure arranged in a two-dimensional matrix.
  • an optical matrix device in which pixels formed by thin film transistors (TFTs) and capacitors are arranged in a two-dimensional matrix has been widely used. These are broadly classified into devices composed of light receiving elements and devices composed of light emitting elements. Examples of the light receiving element include an optical imaging sensor and a radiation imaging sensor used in the medical field or the industrial field. As a light emitting element, there is a thin image display used as a monitor of a television or a personal computer. In this specification, light refers to infrared rays, visible rays, ultraviolet rays, radiation (X-rays), gamma rays, and the like, and in particular, radiation (X-rays) will be described as an example.
  • the radiation detector shown in FIG. 18 includes an X-ray conversion layer such as a semiconductor layer 31 that is sensitive to X-rays.
  • the X-rays are converted into carriers (charge information) by the X-ray conversion layer, and converted.
  • X-rays are detected by reading the carrier.
  • the semiconductor layer 31 an amorphous amorphous selenium (a-Se) film or the like is used.
  • an a-Se is formed on an insulating substrate 30 (glass substrate) in which switching elements composed of thin film transistors arranged in a two-dimensional matrix and the above-described carrier collection electrodes are patterned. It is obtained by depositing a film.
  • the optical matrix device provided in the above-described radiation detector or thin image display includes a data line 34 for writing or reading data as shown in FIG. 19, and a thin film transistor that functions as a switch for writing or reading data.
  • a gate line 35 connected to the Tr gate electrode is provided.
  • FIG. 19 shows a 3 ⁇ 3 pixel matrix device, in recent years, the number of pixels has increased with the increase in screen size, and longer data lines 34 and gate lines 35 are required.
  • a parasitic capacitance is generated at the intersection of the data line 34 and the gate line 35, and the parasitic capacitance increases as the number of pixels increases. Due to this increase in parasitic capacitance, the speed of data writing or reading is delayed, and the influence of noise generated when data is written or read increases.
  • Patent Document 1 the parasitic capacitance is reduced by making the thickness of the insulating layer in the wiring intersection portion thicker than the thickness of the insulating layer other than the wiring intersection portion. Furthermore, this configuration also reduces short-circuit defects in the upper and lower wiring portions.
  • Patent Document 2 the parasitic capacitance is reduced by reducing the line width of the wiring intersection while maintaining the increase in the wiring resistance at a level that can be ignored.
  • Patent Document 1 even if the thickness of the insulating layer at the wiring intersection is made thicker than the thickness of the insulating layer other than the wiring intersection, the relationship with the lamination pattern of other elements that are simultaneously laminated There is an upper limit. Furthermore, when the TFT is a top gate type, if the insulating layer is too thick, it is difficult to open a contact hole for electrical connection. Further, as disclosed in Patent Document 2, if the line width of the intersection between the data line 34 and the gate line 35 is narrowed, the parasitic capacitance at the intersection is reduced, but in principle the data line 34 at the intersection is The resistance value of the gate line 35 increases. As a result, if the image display or imaging device has a large screen, the increase in wiring resistance cannot be kept at a negligible level. That is, the parasitic capacitance can be reduced, but there is a problem that the parasitic resistance is increased.
  • the present invention has been made in view of such circumstances, and reduces the parasitic capacitance at the intersection of the upper and lower wirings while reducing the parasitic resistance that increases with the light.
  • An object is to provide a matrix device.
  • the present invention has the following configuration. That is, in an optical matrix device in which thin film transistors are arranged in a two-dimensional matrix and receives or emits light using the switching action of the thin film transistor, the first wiring connected to the thin film transistor, the first wiring, and the insulating film are interposed. And a second wiring connected to the thin film transistor while crossing up and down, and a wiring width of the second wiring at the intersection of the first wiring and the second wiring is the second wiring other than the intersection And the wiring thickness of the second wiring at the intersection of the first wiring and the second wiring is thicker than the wiring thickness of the second wiring other than the intersection. .
  • the wiring width of the second wiring at the intersection of the first wiring and the second wiring is narrower than the wiring width of the second wiring other than the intersection of the first wiring and the second wiring. Therefore, the parasitic capacitance can be reduced as compared with the case before the wiring width is reduced. Furthermore, the wiring width is reduced by making the thickness of the second line wiring at the intersection of the first wiring and the second wiring thicker than the wiring thickness of the second wiring other than the intersection of the first wiring and the second wiring. It is possible to suppress an increase in parasitic resistance.
  • the wiring thickness may be increased while reducing the wiring width of the first wiring at the intersection of the first wiring and the second wiring.
  • the width of each of the second wiring and the third wiring at the intersection of the second wiring and the third wiring is reduced.
  • the wiring thickness may be increased. As a result, it is possible to suppress an increase in parasitic resistance due to the narrowing of the wiring width while reducing the parasitic capacitance generated at each wiring intersection.
  • the thin film transistor may be a bottom gate type or a top gate type.
  • the insulating film may be formed of an organic insulator. If an organic insulating material is used, an insulating film can be formed by a printing method such as an inkjet method. An example of the organic insulator is polyimide.
  • the optical matrix device includes a photosensitive semiconductor layer that generates carriers upon incidence of light, a pixel electrode that collects the carriers generated in the semiconductor layer for each pixel, and a carrier collecting capacitor that accumulates the collected carriers.
  • the optical matrix device capable of detecting light can be manufactured.
  • the wiring width is reduced while reducing the parasitic capacitance by increasing the wiring thickness while reducing the wiring width at the intersection of the upper and lower wirings via the insulating film.
  • the parasitic resistance that increases can be reduced. It is possible to provide a light receiving or light emitting matrix device that is faster than this and has reduced noise generation.
  • FIG. 1 is a schematic front view showing a configuration of one pixel in an active matrix substrate according to an embodiment
  • FIG. 2 is a cross-sectional view taken along line AA in FIG. 1
  • FIG. 3 is a wiring intersection C in FIG.
  • FIG. 4 is a schematic longitudinal sectional view showing an enlarged view
  • FIG. 4 is a sectional view taken along the line BB in FIG.
  • a gate line 5 and a ground line (ground line) 7 are laminated on an insulating substrate 3. Further thereon, an insulating film 9 is laminated, and further, a gate channel 15, a data line 11, and a carrier collecting electrode 16 are laminated.
  • the display of the insulating film 9 is omitted for easy understanding of the configuration.
  • the gate line 5 corresponds to the first wiring in the present invention.
  • the data line 11 corresponds to the second wiring in the present invention.
  • the ground line 7 corresponds to the third wiring in the present invention.
  • the insulating film 9 corresponds to the insulating film in the present invention.
  • ⁇ Data line width> The wiring width E of the data line 11 at the intersection of the gate line 5 and the data line 11 is narrower than the wiring width F of the data line 11 other than the intersection of the gate line 5 and the data line 11. That is, E ⁇ F.
  • E the wiring width of the data line 11 at the intersection between the gate line 5 and the data line 11
  • F the wiring width of the data line 11
  • E is about 10 ⁇ m
  • F is about 50 ⁇ m.
  • the present invention is not limited to this as long as there is another suitable design width.
  • the data line 11 includes an amplifier array circuit (not shown) and a data line 11a connected to the gate channel 15, and an intersection of the gate line 5 and the data line 11. And the data line 11b stacked on the data line 11a.
  • the resistance value of the data line 11 is increased by narrowing the wiring width of the data line 11 at the intersection of the gate line 5 and the data line 11, and the cross-sectional area of the conductor is increased by stacking the data line 11b.
  • the increase in resistance value can be reduced.
  • the resistance value of the data line 11 at the intersection can be reduced more than the resistance value when the wiring width is narrowed.
  • the thickness H (see FIG. 4) of the data line 11a is 0.2 to 0.5 ⁇ m
  • the thickness G of the data line 11b is 0.2 to 0. Although it is about 5 micrometers, if there is other suitable design thickness, it will not be restricted to this.
  • the thickness of the insulating film 9 is different from the thickness of the insulating film other than the intersection between the gate line 5 and the data line 11 at the intersection between the gate line 5 and the data line 11.
  • the film thickness of the insulating film 9 on the gate line 5 other than the intersection between the gate line 5 and the data line 11 is J (see FIGS. 3 and 4), and at the intersection between the gate line 5 and the data line 11.
  • the film thickness of the insulating film 9 on the gate line 5 is (J + I). That is, the thickness of the insulating film 9 on the gate line 5 at the intersection of the gate line 5 and the data line 11 is larger than the thickness of the insulating film other than the intersection of the gate line 5 and the data line 11.
  • the thickness of the insulating film 9 is 0.1 to 1 ⁇ m and (J + I) is 2 ⁇ m.
  • the thickness is not limited to this as long as there is another suitable design thickness.
  • FIG. 5 is a flowchart showing the flow of the manufacturing process of a flat panel X-ray detector (FPD) provided with the optical matrix device according to the embodiment.
  • FIGS. 6 (a) to 13 (a) show the embodiment.
  • 6B is a schematic plan view showing a manufacturing process of the flat panel X-ray detector (FPD) according to FIG. 6, and
  • FIGS. 6B to 13B are cross-sectional views of FIGS. 6A to 13A.
  • FIGS. 6 (c) to 13 (c) are cross-sectional views taken along the line BB of FIGS. 6 (a) to 13 (a).
  • FIGS. These are the schematic longitudinal cross-sectional views which show the manufacturing process of the flat panel type X-ray detector (FPD) which concerns on an Example.
  • FPD flat panel type X-ray detector
  • Step S1 First, as shown in FIGS. 6A to 6C, a gate line 5 and a ground line 7 are stacked on the insulating substrate 3.
  • This lamination method may be any method such as a CVD method, a sputtering method, a spin coating method, and an ink jet method.
  • Step S2 Next, as shown in FIGS. 7A to 7C, an insulating film 9 is laminated on the insulating substrate 3 together with the gate line 5 and the ground line 7.
  • This lamination method may be any method of CVD, sputtering, spin coating, and ink jet.
  • the inter-wiring insulating film and the interlayer insulating film of the thin film transistor are formed simultaneously, but they may be formed separately.
  • the insulating film is formed so that the portion where the gate line 5 and the data line 11a intersect is thicker than the other portions. Laminate.
  • the insulating film in the portion of the circle D may be stacked once or may be stacked twice.
  • the insulating film 9 is uniformly laminated by a CVD method, a sputtering method, a spin coating method or the like, it is applied to a portion where the gate line 5 and the data line 11 intersect by a printing method such as an inkjet method.
  • An insulating film may be printed and stacked.
  • the thickness of the insulating film 9 on the lower surface portion of the data line 11a is not limited to the intersection of the gate line 5 and the data line 11, and the film thickness of the insulating film 9 other than the lower surface of the data line 11a is made uniform. It may be thicker.
  • Step S3 Then, as shown in FIGS. 8A and 8C, a gate channel 15 is formed at a predetermined facing position of the gate line 5 with the insulating film 9 interposed therebetween.
  • This lamination method may be any method such as a CVD method, a sputtering method, a spin coating method, and an ink jet method.
  • Step S4 As shown in FIGS. 9A to 9C, the carrier collection electrode 16 and the data line 11a are stacked on the insulating film 9 with the gate channel 15 interposed therebetween.
  • the carrier collection electrode 16 is laminated so as to face the ground line 7 with the insulating film 9 interposed therebetween.
  • a thin film transistor Tr is formed by the insulating film 9 interposed between the line 11a, the gate channel 15 and the carrier collecting electrode 16.
  • the capacitor Ca is configured by the insulating film 9 interposed between the carrier collecting electrode 16 and the ground line 7.
  • This lamination method may be any method such as a CVD method, a sputtering method, a spin coating method, and an ink jet method.
  • the data line 11b is stacked on the data line 11a at the intersection of the gate line 5 and the data line 11a.
  • This lamination method may be any method such as a CVD method, a sputtering method, a spin coating method, and an ink jet method, but an ink jet method is preferable because it is locally laminated.
  • the data line 11b is stacked after the data line 11a is stacked.
  • the ink jet method is used, the data line 11b can be stacked at one time. What is necessary is just to use what can laminate
  • Step S5 As shown in FIGS. 11A to 11C, the insulating film 13 is laminated on the insulating film 9 together with the carrier collecting electrode 16, the data line 11, and the gate channel 15. Thereafter, in order to connect to the pixel electrode 17 to be laminated, there is a portion where the insulating film 13 is not laminated on the carrier collecting electrode 16, and the periphery of the carrier collecting electrode 16 is laminated with the insulating film 13. That is, the insulating film 13 is laminated so as to open a part of the carrier collection electrode 16. The opening may be formed by uniformly laminating the insulating film 13 and then opening the opening, or by printing and applying the insulating film 13 with the opening opened from the beginning by an inkjet method or the like. You may laminate. Further, as shown in FIG. 11B, the data line 11 may protrude from the insulating film 13, or the insulating film 13 may be laminated so as to completely cover the data line 11.
  • Step S6 As shown in FIGS. 12A to 12C, the pixel electrode 17 is laminated on the carrier collection electrode 16 and the insulating film 13.
  • This lamination method may be any of CVD, sputtering, spin coating, and ink jet methods.
  • Step S7 As shown in FIGS. 13A to 13C, an insulating film 18 is stacked on the data line 11, the pixel electrode 17, and the insulating film 13. The data line 11 is completely covered by the insulating film 18. Thereafter, in order to collect the carriers generated by the semiconductor layer 19 to be stacked on the pixel electrode 17, the insulating film 18 is not stacked on the most part of the pixel electrode 17 so as to be in direct contact with the semiconductor layer 19. Only the periphery of the electrode 17 is laminated with the insulating film 18. That is, the insulating film 18 is laminated so as to open the pixel electrode 17 portion. That is, the insulating film 18 is laminated so as to open most of the pixel electrode 17. The opening may be formed by uniformly laminating the insulating film 18 and then opening the opening, or by printing and applying the insulating film 18 with the opening opened from the beginning by an inkjet method or the like. You may laminate.
  • Step S8 As shown in FIGS. 14A and 14B, a semiconductor layer 19 is stacked on the pixel electrode 17 and the insulating film 18. In this embodiment, since a-Se is laminated as the semiconductor layer 19, a vapor deposition method is used. The stacking method may be changed depending on what kind of semiconductor is used for the semiconductor layer 19.
  • Step S9 As shown in FIGS. 15A and 15B, the voltage application electrode 21 is stacked on the semiconductor layer 19. Thereafter, a protective layer (not shown) is further formed on the voltage application electrode 21 to form a flat panel X comprising the carrier collection electrode 16, the capacitor Ca, the thin film transistor Tr, the data line 11, and the gate line 5. A series of production of the line detector is finished.
  • a pattern technique by a photolithography method such as a vapor deposition method, a spin coating method, an electroplating method, or a sputtering method may be adopted.
  • the layers may be formed using print coating. If it is a printing method, it can be easily and thinly laminated in the atmosphere.
  • the printing method may be transfer such as gravure printing or nanoimprint, or may be an ink jet method. Further, the photolithographic method and the ink jet method may be combined to form a stacked layer.
  • the insulating substrate 3 forming the optical matrix device is made of glass or light element plastic.
  • plastic polyphenylene sulfide (PPS) or polyethersulfone (PES) is preferable.
  • PPS polyphenylene sulfide
  • PES polyethersulfone
  • the insulating film 9 and the insulating film 13 may be organic materials such as polyimide and polyvinylphenol, or may be inorganic materials.
  • the conductor forming the gate line 5, the ground line 7, the data line 11, the carrier collection electrode 16, and the voltage application electrode 21 may be a metal such as silver paste, or a thin film made of an inorganic material (for example, ITO or the like).
  • Transparent electrodes PEDOT (polythiophene), PPV (polyphenylene vinylene), and other highly conductive organic thin films.
  • the semiconductor forming the gate channel 15 may be an organic semiconductor made of an organic material such as pentacene, or may be an inorganic semiconductor such as low-temperature polysilicon or zinc oxide (ZnO).
  • the semiconductor forming the semiconductor layer 19 other than the above-described amorphous selenium, any radiation-sensitive substance that generates carriers by the incidence of radiation or a photosensitive substance that generates carriers by the incidence of light can be used.
  • Organic semiconductors may also be used.
  • all of the laminated pattern may be formed of an organic thin film or an inorganic material. At least a part of the organic thin film may be laminated.
  • organic thin films there are organic low molecules and organic polymers, and a specific method for forming a laminate layer is different by selecting one of them.
  • an organic low molecule is selected as the lamination pattern
  • the lamination is formed by vapor deposition.
  • an organic polymer is selected as the lamination pattern
  • the lamination is formed by a printing method (inkjet method or nanoimprint).
  • conductive metal ink made of nano-size (about 10 ⁇ 9 m) is sprayed by an ink jet method to gate line 5, ground line 7, data line 11, carrier collection electrode 16 or The voltage application electrode 21 can be formed.
  • an ink jet method that can be locally stacked can be effectively reduced in man-hours.
  • the data line 11 and the gate line 5 can be laminated by print coating (inkjet method or transfer).
  • the gate line 5 and the data line 11 are stacked by spraying metal ink in which a metal such as silver, gold, platinum, or copper is made into nano-sized (about 10 ⁇ 9 m) particles.
  • the data wiring 11 and the gate wiring 5 are increased by increasing the wiring thickness while reducing the wiring width of the data wiring 11 at the intersection of the data wiring 11 and the gate wiring 5. While reducing the parasitic capacitance at the intersection, the accompanying increase in parasitic resistance can be suppressed. As a result, it is possible to suppress an increase in parasitic resistance while reducing the parasitic capacitance generated in the entire active matrix substrate, thereby reducing noise when reading data from and writing data to the active matrix substrate. can do. Further, since the CR time constant is reduced, the reading speed and writing speed can be increased.
  • optical matrix device is configured as a light receiving matrix device as described above, a more accurate photodetector can be provided. Further, if the above-described optical matrix device is configured as a light emitting matrix device, an image display having a high response speed with respect to changes in image signals can be provided.
  • the present invention is not limited to the above embodiment, and can be modified as follows.
  • the wiring width and wiring thickness of the data line 11 at the intersection between the gate line 5 and the data line 11 and the film thickness of the insulating film 9 are changed from those other than the intersection.
  • the wiring width and the wiring thickness of the data line 11 at the intersection of the ground line 7 and the data line 11 and the thickness of the insulating film 9 are changed. Also good.
  • the wiring width of the data line 11 at the intersection between the ground line 7 and the data line 11 is set to be other than the intersection between the data line 11 and the ground line 7 and other than the intersection between the data line 11 and the gate line 5. It may be narrower than the wiring width of the data line. Further, the wiring thickness of the data line 11 at the intersection between the ground line 7 and the data line 11 is set to be other than the intersection between the data line 11 and the ground line 7 and other than the intersection between the data line 11 and the gate line 5. You may make it thicker than the wiring thickness of a data line.
  • the film thickness of the insulating film 9 at the intersection between the ground line 7 and the data line 11 is set to be other than the intersection between the data line 11 and the ground line 7 and other than the intersection between the data line 11 and the gate line 5.
  • the thickness of the insulating film 9 may be larger.
  • the lower surface of the data line 11 extends along the data line 11 from the intersection of the data line 11 and the gate line 5 to the intersection of the data line 11 and the ground line 7.
  • the thickness of the insulating film 9 may be increased uniformly.
  • the wiring width and wiring thickness of the data line 11 at the intersection between the gate line 5 and the data line 11 and the film thickness of the insulating film 9 are changed from those other than the intersection.
  • a trench or a hole is dug on the insulating substrate 3 at the intersection of the gate line 5 and the data line 11 to increase the wiring thickness of the gate line 5. You can also. Further, if the wiring width of the gate line 5 at the intersection between the gate line 5 and the data line 11 is reduced, the facing area between the gate line 5 and the data line 11 is reduced, and therefore the parasitic capacitance can be further reduced. .
  • the optical matrix device includes a bottom gate type thin film transistor (TFT).
  • the optical matrix device may include a top gate type TFT.
  • the gate (gate line 5) of the thin film transistor is formed closer to the insulating substrate 3 than the source (carrier collection electrode 16) and drain (data wiring 11) of the TFT. It may be formed closer to the insulating substrate 3 than the gate. What is necessary is just to change the formation positions of each electrode etc. suitably according to such a design.
  • the parasitic capacitance can be reduced by reducing the wiring width of the data line, so that the insulating film interposed between the source / drain and the gate of the TFT does not need to be excessively thick. Thus, there is no problem in opening the contact hole.
  • the gate line 5 is the first wiring
  • the data line 11 is the second wiring
  • the ground line 7 is the third wiring.
  • the gate line and the data line may be either the first wiring or the second wiring.
  • the gate line, the data line, and the ground line may be set as appropriate as the first wiring, the second wiring, or the third wiring.

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Abstract

　本発明の光マトリックスデバイスは、ゲート配線とデータ配線との交差部におけるデータ配線の配線幅を細くしつつ、データ配線の厚みを厚くする。さらには、ゲート配線とデータ配線との交差部における、配線間に介在する絶縁膜の膜厚を厚くする。これらにより、ゲート配線とデータ配線との交差部にて発生する寄生容量を低減しつつ、配線を細くすることに伴う寄生抵抗の増加を抑制することができ、書き込み速度または読み込み速度の速い発光または受光マトリックス装置を製造することができる。

Description

光マトリックスデバイス
　本発明は、テレビやパーソナルコンピュータのモニタとして用いられる薄型画像装置、もしくは医療分野や産業分野などに用いられる放射線撮像装置に備わる放射線検出器など、薄膜トランジスタ（ＴＦＴ）とコンデンサとで形成される画素を二次元マトリックス状に配列した構造を有する光マトリックスデバイスに関するものである。
　近年、薄膜トランジスタ（ＴＦＴ）とコンデンサとで形成される画素を二次元マトリックス状に配列した光マトリックスデバイスが汎用されている。これらを大別すると、受光素子で構成されたデバイスと発光素子で構成されたデバイスとに分けられる。受光素子としては、光撮像センサや、医療分野または産業分野などで用いられる放射線撮像センサなどがある。発光素子としては、テレビやパーソナルコンピュータのモニタとして用いられる薄型画像ディスプレイなどがある。なお、本明細書中で光とは、赤外線、可視光線、紫外線、放射線（Ｘ線）、ガンマ線等であり、とくに放射線（Ｘ線）を例に説明する。
　上述した光マトリックスデバイスの中でも、受光マトリックスデバイスとしての放射線検出器（Ｘ線検出器）を例に採って説明する。図１８に示される放射線検出器は、Ｘ線に感応する半導体層３１などのＸ線変換層を備えており、Ｘ線をＸ線変換層によりキャリア（電荷情報）に変換し、その変換されたキャリアを読み出すことでＸ線を検出する。半導体層３１としては非晶質のアモルファスセレン（ａ－Ｓｅ）膜などが用いられる。
　被検体にＸ線を照射して放射線撮像を行う場合には、被検体を透過した放射線像がａ－Ｓｅ膜上に投影されて、像の濃淡に比例したキャリアがａ－Ｓｅ膜内に発生する。その後、ａ－Ｓｅ膜内で生成されたキャリアが、電圧印加電極３２に印加された電圧Ｖａにより２次元マトリックス状に配列された画素電極３３ごとに収集されて、コンデンサＣａに所定時間（『蓄積時間』とも呼ばれる）分だけ蓄積される。その後、ゲートドライバ回路３８からゲート線３５を介して送られるゲート電圧によるスイッチング作用により、蓄積された電荷が、薄膜トランジスタＴｒを経由しデータ配線３４を介して外部に読み出される。
　このようなＸ線検出器を製造するには、２次元マトリックス状に配列された薄膜トランジスタからなるスイッチング素子や上述したキャリア収集電極などをパターン形成した絶縁基板３０（ガラス基板）上に、ａ－Ｓｅ膜を蒸着することで得られる。
　上述した放射線検出器や薄型画像ディスプレイに備えられている光マトリックスデバイスには、図１９に示されるようなデータの書き込みまたは読み込みを行うデータ線３４と、データの書き込みまたは読み込みのスイッチ作用をする薄膜トランジスタＴｒのゲート電極と接続されたゲート線３５が備えられている。図１９は３×３画素のマトリックスデバイスであるが、近年では、画面の大画面化に伴い、画素数も増加し、データ線３４とゲート線３５はより長いものが必要とされている。そして、このデータ線３４とゲート線３５の交差部においては寄生容量が発生し、画素数の増加とともに寄生容量も増加している。この寄生容量の増加により、データの書き込みまたは読み込み速度が遅延化され、また、データの書き込みまたは読み込みを行う際に発生するノイズの影響が増加している。
　そこで、特許文献１では、配線交差部における絶縁層の厚みを配線交差部以外の絶縁層の厚みよりも厚くすることで、寄生容量を低下させている。さらには、この構成により上下配線部のショート不良も低減させている。
　また、特許文献２では、配線抵抗の増加を無視できるレベルに保ちつつ、配線交差部の線幅を細くすることで、寄生容量を低下させている。
特開２００２－０９４０７１号公報 特開２００２－３４３９５３号公報
　しかしながら、特許文献１に開示されるように、配線交差部における絶縁層の厚みを配線交差部以外の絶縁層の厚みよりも厚くするにも、同時に積層される他の素子の積層パターンとの関係上限界がある。さらには、ＴＦＴがトップゲート型の場合、絶縁層の厚みが厚くなりすぎれば電気的接続をとるコンタクトホールを開けにくくなる。また特許文献２に開示されるように、データ線３４とゲート線３５との交差部の線幅を細くすると、交差部の寄生容量が減少する代わりに、原理的に交差部におけるデータ線３４とゲート線３５の抵抗値が増加する。これより、画像ディスプレイや撮像装置が大画面になれば配線抵抗の増加が無視できるレベルに保つことができない。すなわち、寄生容量を減らすことはできるが、寄生抵抗を増加させてしまう問題がある。
　本発明は、このような事情に鑑みてなされたものであって、上下配線の交差部における寄生容量を低減しつつ、それに伴って増加する寄生抵抗を低減させる画像ディスプレイまたは光撮像装置に備わる光マトリックスデバイスを提供することを目的とする。
　この発明は、このような目的を達成するために、次のような構成をとる。
　すなわち、薄膜トランジスタを２次元マトリックス状に配列し、前記薄膜トランジスタのスイッチ作用を利用して受光または発光ずる光マトリックスデバイスにおいて、前記薄膜トランジスタと接続された第１配線と、前記第１配線と絶縁膜を介して上下に交差しつつ前記薄膜トランジスタと接続された第２配線とを備え、前記第１配線と前記第２配線との交差部における前記第２配線の配線幅が前記交差部以外の前記第２配線の配線幅よりも細いとともに、前記第１配線と前記第２配線との交差部における前記第２配線の配線厚みが前記交差部以外の前記第２配線の配線厚みよりも厚いことを特徴とする。
　この発明の光マトリックスデバイスによれば、第１配線と第２配線の交差部における第２配線の配線幅が第１配線と第２配線の交差部以外の第２の配線の配線幅よりも細いので、配線幅を細くする前に比べて寄生容量を低減することができる。さらには、第１配線と第２配線の交差部における第２線配線の厚みを第１配線と第２配線の交差部以外の第２配線の配線厚みより厚くすることで、配線幅を細くすることに伴う寄生抵抗の増加を抑制することができる。
　また、第１配線と第２配線との交差部に介在される絶縁膜の膜厚を厚くすることで、さらに第１配線と第２配線との交差部で発生する寄生容量を低減することができる。
　また、第２配線だけに限らず、第１配線と第２配線の交差部における第１配線の配線幅を細くしつつ、配線厚みを厚くしてもよい。さらに、第２配線と交差する第３配線が備えられている光マトリックスデバイスであれば、第２配線と第３配線の交差部における第２配線および第３配線のそれぞれの配線幅を細くしつつ、配線厚みを厚くしてもよい。これより、各配線交差部において発生する寄生容量を低減しつつ、配線幅を細くすることに伴う寄生抵抗の増加を抑制することができる。
　また、第２配線と第３配線との交差部に介在される絶縁膜の膜厚を厚くすることで、さらに第２配線と第３配線との交差部で発生する寄生容量を低減することができる。
　上記の光マトリックスデバイスにおいて、薄膜トランジスタはボトムゲート型であってもよいし、トップゲート型であってもよい。
　また、光マトリックスデバイスの好ましい一例として、絶縁膜を有機絶縁体で形成してもよい。有機絶縁材料を用いれば、インクジェット法など印刷法による絶縁膜の形成をすることができる。有機絶縁体の一例として、ポリイミドが挙げられる。
　また上記光マトリックスデバイスに、光線の入射によりキャリアを生成する光感応型の半導体層と、半導体層で生成したキャリアを画素ごとに収集する画素電極と、収集されたキャリアを蓄積するキャリア収集用コンデンサとを備えて、光を検出することができる光マトリックスデバイスを製作することができる。
　この発明に係る光マトリックスデバイスによれば、絶縁膜を介して上下配線の交差部における配線幅を細くしつつ配線厚みを厚くすることで、寄生容量を低減しつつ配線幅を細くすることに伴って増加する寄生抵抗を低減させることができる。これより高速かつノイズ発生が低減された受光または発光マトリクスデバイスを提供することができる。
実施例に係るアクティブマトリックス基板における１画素の構成を示す模式的正面図である。 実施例に係るアクティブマトリックス基板における１画素内のデータ線に沿った模式的縦断面図である。 実施例に係るアクティブマトリックス基板における１画素内のデータ線に沿った模式的縦断面図である。 実施例に係るアクティブマトリックス基板における１画素内の模式的縦断面図である。 実施例に係るアクティブマトリックス基板を作製する流れを示すフローチャート図である。 実施例に係るアクティブマトリックス基板の模式的正面図および縦断面図である。 実施例に係るアクティブマトリックス基板の模式的正面図および縦断面図である。 実施例に係るアクティブマトリックス基板の模式的正面図および縦断面図である。 実施例に係るアクティブマトリックス基板の模式的正面図および縦断面図である。 実施例に係るアクティブマトリックス基板の模式的正面図および縦断面図である。 実施例に係るアクティブマトリックス基板の模式的正面図および縦断面図である。 実施例に係るアクティブマトリックス基板の模式的正面図および縦断面図である。 実施例に係るアクティブマトリックス基板の模式的正面図および縦断面図である。 実施例に係るアクティブマトリックス基板の模式的縦断面図である。 実施例に係るアクティブマトリックス基板の模式的縦断面図である。 本発明の他の実施例に係るアクティブマトリックス基板の模式的正面図および断面図である。 本発明の他の実施例に係るアクティブマトリックス基板の模式的正面図および断面図である。 従来例における放射線検出器の構成を示す縦断面図である。 従来例における放射線撮像装置に備わるアクティブマトリックス基板及び周辺回路の構成を示す回路図である。
符号の説明
　３　…　絶縁基板
　５　…　ゲート線
　７　…　グランド線
　９　…　絶縁膜
　１１　…　データ線
　１１ａ　…　データ線１
　１１ｂ　…　データ線２
　Ｃ　…　配線交差部
　以下、図面を参照してこの発明の実施例を説明する。
　図１は実施例に係るアクティブマトリックス基板における１画素の構成を示す模式的正面図であり、図２は図１のＡ－Ａ矢視断面図であり、図３は図２における配線交差部Ｃを拡大して示した模式的縦断面図であり、図４は図１のＢ－Ｂ矢視断面図である。
　図１ないし図４に示されるように、本実施例に係るアクティブマトリックス基板は、絶縁基板３の上にゲート線５およびグランド線（接地線）７が積層されている。さらにその上に、絶縁膜９が積層され、さらに、ゲートチャンネル１５、データ線１１、キャリア収集電極１６が積層されている。なお、図１では構成をわかりやすく表示するために、絶縁膜９の表示を省略している。ゲート線５は本発明における第１配線に相当する。データ線１１は本発明における第２配線に相当する。グランド線７は本発明における第３配線に相当する。絶縁膜９は本発明における絶縁膜に相当する。
＜データ線幅＞
　ゲート線５とデータ線１１との交差部におけるデータ線１１の配線幅Ｅは、ゲート線５とデータ線１１との交差部以外のデータ線１１の配線幅Ｆよりも細い。すなわち、Ｅ＜Ｆの関係である。このように、ゲート線５とデータ線１１との交差部におけるデータ線１１の配線幅を細くすることで、絶縁膜９を挟んでのゲート線５とデータ線１１との対向面積が減少されるので、交差部において発生する寄生容量を低減することができる。データ線１１の配線幅の一例として本実施例では、Ｅが１０μｍ程度に対しＦは５０μｍ程度であるが、他にも適する設計幅があればこれに限られない。
＜データ線厚み＞
　また、図２および図３に示されるように、データ線１１は、アンプアレイ回路（図示省略）とゲートチャンネル１５とに接続されたデータ線１１ａと、ゲート線５とデータ線１１との交差部にだけデータ線１１ａの上に積層されたデータ線１１ｂとで構成される。ゲート線５とデータ線１１との交差部において、データ線１１の配線幅を細くすることでデータ線１１の抵抗値が増加するのを、データ線１１ｂを積層することで導体の断面積を増加させ、抵抗値の増加を低減することができる。これより、交差部におけるデータ線１１の抵抗値は、配線幅を細くしたときだけの抵抗値よりも低減することができる。データ線１１の配線の厚みの一例として本実施例では、データ線１１ａの厚みＨ（図４参照）は０．２～０．５μｍであり、データ線１１ｂの厚みＧは０．２～０．５μｍ程度であるが、他にも適する設計厚みがあればこれに限られない。
＜配線間絶縁膜厚み＞
　さらには、ゲート線５とデータ線１１との交差部では、絶縁膜９の膜厚がゲート線５とデータ線１１との交差部以外の絶縁膜の膜厚と異なる。ゲート線５とデータ線１１との交差部以外でのゲート線５上の絶縁膜９の膜厚はＪ（図３および図４参照）であり、ゲート線５とデータ線１１との交差部でのゲート線５上の絶縁膜９の膜厚は（Ｊ＋Ｉ）である。つまり、ゲート線５とデータ線１１との交差部におけるゲート線５上の絶縁膜９の膜厚の方が、ゲート線５とデータ線１１との交差部以外の絶縁膜の膜厚よりもＩだけ厚い。このように、絶縁膜９の膜厚を厚くすることで、交差部におけるゲート線５とデータ線１１との対向距離が長くなるので、ゲート線５とデータ線１１との交差部において発生する寄生容量を低減することができる。絶縁膜９の膜厚の一例として、Ｊは０．１～１μｍであり、（Ｊ＋Ｉ）は２μｍの厚みであるが他にも適する設計厚みがあればこれに限られない。
＜Ｘ線検出器製造方法＞
　次に、上記光マトリックスデバイスの製造方法として、より具体的に上記光マトリックスデバイスを用いたＸ線検出器の製造方法を例として、図５～図１５を参照して説明する。図５は、実施例に係る光マトリックスデバイスを備えたフラットパネル型Ｘ線検出器（ＦＰＤ）の製造工程の流れを示すフローチャートであり、図６（ａ）～図１３（ａ）は、実施例に係るフラットパネル型Ｘ線検出器（ＦＰＤ）の製造工程を示す概略平面図であり、図６（ｂ）～図１３（ｂ）は、図６（ａ）～図１３（ａ）のＡ－Ａ矢視断面図であり、図６（ｃ）～図１３（ｃ）は、図６（ａ）～図１３（ａ）のＢ－Ｂ矢視断面図であり、図１４、および、図１５は、実施例に係るフラットパネル型Ｘ線検出器（ＦＰＤ）の製造工程を示す概略縦断面図である。
（ステップＳ１）
　まず、図６（ａ）～（ｃ）に示されるように、絶縁基板３にゲート線５およびグランド線７を積層形成する。この積層方法はＣＶＤ法、スパッタリング法、スピンコート法やインクジェット法などのどの方法でもよい。
（ステップＳ２）
　次に、図７（ａ）～（ｃ）に示されるように、ゲート線５およびグランド線７とともに、絶縁基板３上に絶縁膜９を積層形成する。この積層方法は、ＣＶＤ法、スパッタリング法、スピンコート法やインクジェット法のどの方法でもよい。本実施例では、配線間絶縁膜と薄膜トランジスタの層間絶縁膜とを同時に形成しているが、別々に形成してもよい。さらに、図７（ｂ）の円Ｄに示されるように、ゲート線５とデータ線１１ａとの交差部となる部分は、それ以外の部分よりも絶縁膜９の膜厚が厚いように絶縁膜を積層させる。この円Ｄの部分の絶縁膜の積層は、１回で積層してもよいし、２回に分けて積層してもよい。２回に分ける場合、ＣＶＤ法、スパッタリング法、スピンコート法などにより、絶縁膜９を一様に積層した後、インクジェット法などの印刷法によりゲート線５およびデータ線１１の交差部となる部分に絶縁膜を印刷して重ねて積層してもよい。また、ゲート線５とデータ線１１との交差部に限らず、データ線１１ａの下面部の絶縁膜９の膜厚を一様に、データ線１１ａの下面以外の絶縁膜９の膜厚よりも厚くしてもよい。
（ステップＳ３）
　そして、図８（ａ）および（ｃ）に示されるように、絶縁膜９を挟んでゲート線５の所定の対向位置にゲートチャンネル１５を形成する。この積層方法はＣＶＤ法、スパッタリング法、スピンコート法やインクジェット法などのどの方法でもよい。
（ステップＳ４）
　図９（ａ）～（ｃ）に示されるように、ゲートチャンネル１５を挟んで、キャリア収集電極１６およびデータ線１１ａを絶縁膜９上に積層形成する。キャリア収集電極１６は、絶縁膜９を挟んでグランド線７に対向するように積層形成する。なお、ゲートチャンネル１５に対向したゲート線５の一部分と、データ線１１ａのゲートチャンネル１５側の部分と、ゲートチャンネル１５と、キャリア収集電極１６のゲートチャンネル１５側の部分と、ゲート線５／データ線１１ａ・ゲートチャンネル１５・キャリア収集電極１６間に介在する絶縁膜９とで、薄膜トランジスタＴｒを構成する。また、キャリア収集電極１６／グランド線７間に介在する絶縁膜９とで、コンデンサＣａを構成する。この積層方法はＣＶＤ法、スパッタリング法、スピンコート法やインクジェット法などのどの方法でもよい。
　さらに、図１０（ａ）または（ｂ）に示されるように、ゲート線５とデータ線１１ａとの交差部となる部分には、データ線１１ａ上にデータ線１１ｂを積層する。この積層方法もＣＶＤ法、スパッタリング法、スピンコート法やインクジェット法などのどの方法でもよいが、局所的に積層するのでインクジェット法が好ましい。本実施例では、データ線１１ａを積層した後データ線１１ｂを積層したが、インクジェット法であれば、一度に積層することもできる。ゲート線５とデータ線１１との交差部におけるデータ線１１の印刷の際、インクの種類を厚く積層できるものを使えばよい。
（ステップＳ５）
　図１１（ａ）～（ｃ）に示されるように、キャリア収集電極１６、データ線１１およびゲートチャンネル１５とともに、絶縁膜９上に絶縁膜１３を積層形成する。この後積層する画素電極１７と接続するためにキャリア収集電極１６上には絶縁膜１３を積層形成しない部分があり、キャリア収集電極１６の周囲を絶縁膜１３で積層形成する。すなわち、キャリア収集電極１６の一部分を開口するように絶縁膜１３を積層形成する。この開口部の形成は、絶縁膜１３を一様に積層した後、開口部を開けてもよいし、インクジェット法などにより、開口部を始めから開けた状態で絶縁膜１３を印刷塗布することにより積層してもよい。また、図１１（ｂ）に示されるように、データ線１１が絶縁膜１３より突出してもよいし、データ線１１を完全に覆うように絶縁膜１３を積層してもよい。
（ステップＳ６）
　図１２（ａ）～（ｃ）に示されるように、キャリア収集電極１６および絶縁膜１３上に画素電極１７を積層する。この積層方法はＣＶＤ法、スパッタリング法、スピンコート法やインクジェット法のどの方法でもよい。
（ステップＳ７）
　図１３（ａ）～（ｃ）に示されるように、データ線１１、画素電極１７および絶縁膜１３上に絶縁膜１８を積層形成する。この絶縁膜１８により、データ線１１は完全に被膜される。この後積層する半導体層１９によって生成されたキャリアを画素電極１７に収集するために、半導体層１９に直接に接触すべく画素電極１７の大部分には絶縁膜１８を積層形成せずに、画素電極１７の周囲のみを絶縁膜１８で積層形成する。すなわち、画素電極１７の部分を開口するように絶縁膜１８を積層形成する。すなわち、画素電極１７の大部分を開口するように絶縁膜１８を積層形成する。この開口部の形成は、絶縁膜１８を一様に積層した後、開口部を開けてもよいし、インクジェット法などにより、開口部を始めから開けた状態で絶縁膜１８を印刷塗布することにより積層してもよい。
（ステップＳ８）
　図１４（ａ）および（ｂ）に示されるように、画素電極１７および絶縁膜１８上に半導体層１９を積層形成する。本実施例の場合、半導体層１９としてａ－Ｓｅを積層するので蒸着法を用いる。半導体層１９にどのような半導体を用いるかで積層方法を変えてもよい。
（ステップＳ９）
　図１５（ａ）および（ｂ）に示されるように、電圧印加電極２１を半導体層１９上に積層形成する。この後さらに、保護層（図示省略）を電圧印加電極２１に積層形成することで、キャリア収集電極１６、コンデンサＣａ、薄膜トランジスタＴｒ、データ線１１、および、ゲート線５で構成されたフラットパネル型Ｘ線検出器の一連の製造を終了する。
　これら光マトリックスデバイスの積層パターンの形成については、蒸着法、スピンコート法、電界メッキ法、スパッタリング法などのフォトリソグラフィ法によるパターン技術を採用して積層形成してもよい。また、印刷塗布製膜を用いて積層形成してもよい。印刷法であれば、大気中で簡易に、かつ薄く、積層形成することができる。印刷法は、グラビア印刷やナノインプリントなどの転写であってもよいし、インクジェット法であってもよい。さらには、フォトリソグラフィ法とインクジェット法を組み合せて積層形成してもよい。
　光マトリックスデバイスを形成する絶縁基板３はガラスまたは、軽元素のプラスチックを用いる。プラスチックの場合は、ポリフェニレンスルフィド（ＰＰＳ）または、ポリエーテルスルホン（ＰＥＳ）などが好ましい。また、絶縁膜９および絶縁膜１３はポリイミドやポリビニルフェノールなどの有機物であってもよいし、無機物であってもよい。
　ゲート線５、グランド線７、データ線１１、キャリア収集電極１６、および電圧印加電極２１を形成する導伝体は、銀ペースト等の金属であってもよいし、無機物からなる薄膜（例えばＩＴＯなどの透明電極）や、ＰＥＤＯＴ（ポリチオフェン系）やＰＰＶ（ポリフェニレンビニレン）などに代表される高導電性の有機物からなる薄膜であってもよい。
　ゲートチャンネル１５を形成する半導体については、ペンタセンなどの有機物からなる有機半導体であってもよいし、低温ポリシリコンあるいは酸化亜鉛（ＺｎＯ）に代表される酸化半導体などの無機半導体であってもよい。半導体層１９を形成する半導体についても、上述したアモルファスセレン以外にも放射線の入射によりキャリアが生成される放射線感応型の物質、あるいは光の入射によりキャリアが生成される光感応型の物質であれば、有機半導体であってもよい。
　このように、キャリア収集電極１６、コンデンサＣａ、薄膜トランジスタＴｒ、データ線１１、およびゲート線５から構成される積層パターンについて、積層パターンの全てを有機薄膜または無機物で形成してもよいし、積層パターンのすくなくとも一部を有機薄膜で積層形成してもよい。有機薄膜の中でも有機低分子と有機高分子とがあり、両者のうちいずれかを選択することで具体的な積層形成方法が異なる。積層パターンとして有機低分子を選択した場合には蒸着によって積層形成を行い、積層パターンとして有機高分子を選択した場合に印刷法（インクジェット法やナノインプリント）によって積層形成を行う。
　また、有機高分子以外を選択した場合でも、インクジェット法でナノサイズ（１０－９ｍ程度）からなる導電性金属インクを吹き付けてゲート線５、グランド線７、データ線１１、キャリア収集電極１６あるいは電圧印加電極２１を形成することが可能である。とくに本実施例では、ゲート線５とデータ線１１との交差部におけるデータ線１１ｂの形成においては、局所的に積層できるインクジェット法が工数を低減でき有効である。
　したがって、データ線１１およびゲート線５の少なくとも一部を有機薄膜以外の無機薄膜や金属で積層形成する場合でも、印刷塗布製膜（インクジェット法や転写）によって積層形成を行うことが可能である。この場合には、銀、金、白金、銅などの金属をナノサイズ（１０－９ｍ程度）の粒子にした金属インクを吹き付けて、ゲート線５やデータ線１１の積層形成を行う。
　上記のように構成した光マトリックスデバイスは、データ配線１１とゲート配線５との交差部におけるデータ配線１１の配線幅を細くしつつ配線厚みを厚くすることで、データ配線１１とゲート配線５との交差部における寄生容量を低減しつつ、それに伴う寄生抵抗の増加を抑制することができる。これより、アクティブマトリクス基板全体で発生する寄生容量を低減しつつ寄生抵抗の増加を抑制することができるので、アクティブマトリクス基板からのデータの読み込みおよびアクティブマトリクス基板へのデータの書き込み時におけるノイズを低減することができる。また、ＣＲの時定数が低減されるので、読み込み速度および書き込み速度を速くすることができる。
　上述したように光マトリックスデバイスを受光マトリックスデバイスとして構成すれば、より精度の高い光検出器を提供することができる。また、上述した光マトリックスデバイスを発光マトリックスデバイスとして構成すれば、画像信号の変化に対して応答速度の速い画像ディスプレイを提供することができる。
　この発明は、上記実施形態に限られることはなく、下記のように変形実施することができる。
　（１）上述した実施例では、ゲート線５とデータ線１１との交差部におけるデータ線１１の配線幅および配線厚み、さらには絶縁膜９の膜厚を交差部以外のものと変化させていたが、図１６（ａ）～（ｃ）に示されるようにグランド線７とデータ線１１との交差部におけるデータ線１１の配線幅およびの配線厚み、さらには絶縁膜９の厚みを変化させてもよい。
　すなわち、グランド線７とデータ線１１との交差部におけるデータ線１１の配線幅を、データ線１１とグランド線７との交差部以外、および、データ線１１とゲート線５との交差部以外のデータ線の配線幅よりも細くしてもよい。また、グランド線７とデータ線１１との交差部におけるデータ線１１の配線厚みを、データ線１１とグランド線７との交差部以外、および、データ線１１とゲート線５との交差部以外のデータ線の配線厚みよりも厚くしてもよい。さらには、グランド線７とデータ線１１との交差部における絶縁膜９の膜厚を、データ線１１とグランド線７との交差部以外、および、データ線１１とゲート線５との交差部以外の絶縁膜９の膜厚よりも厚くしてもよい。
　これより、データ線１１とグランド線７との交差部にて発生する寄生容量を低減しつつ、寄生容量の低減に伴う寄生抵抗の増加を抑制することができる。
　また、図１６（ｃ）に示されるように、データ線１１とゲート線５との交差部からデータ線１１とグランド線７との交差部までデータ線１１に沿って、データ線１１の下面の絶縁膜９の膜厚を一様に厚くしてもよい。
　（２）上述した実施例では、ゲート線５とデータ線１１との交差部におけるデータ線１１の配線幅および配線厚み、さらには絶縁膜９の膜厚を交差部以外のものと変化させていたが、図１７（ａ）および（ｂ）に示されるように、ゲート線５とデータ線１１との交差部の絶縁基板３上に溝または穴を掘り、ゲート線５の配線厚みを厚くさせることもできる。また、ゲート線５とデータ線１１との交差部におけるゲート線５の配線幅を細くすれば、ゲート線５とデータ線１１との対向面積が減少するので、さらに寄生容量を低減することができる。
　（３）上述した実施例では、ボトムゲート型の薄膜トランジスタ（ＴＦＴ）を備えた光マトリックスデバイスであったが、トップゲート型のＴＦＴを備えた光マトリックスデバイスであってもよい。図４に示されるように、薄膜トランジスタのゲート（ゲート線５）をＴＦＴのソース（キャリア収集電極１６）・ドレイン（データ配線１１）よりも絶縁基板３側に形成したが、ＴＦＴソース・ドレインをＴＦＴゲートよりも絶縁基板３側に形成してもよい。このような設計に応じて各電極等の形成位置を適宜変更すればよい。本願の構成によれば、データ線の配線幅を細くすることで寄生容量の低減ができるので、ＴＦＴのソース・ドレインとゲートの間に介在する絶縁膜を過度に厚くしなくてもよい。これより、コンタクトホールを開ける際に支障をきたすことが無い。
　（４）上述した実施例では、ゲート線５を第１配線、データ線１１を第２配線、グランド線７を第３配線としたが、これは上述したボトムゲート型の受光マトリックスデバイスにおける設定である。よって、トップゲート型の発光マトリックスデバイスであれば、ゲート線およびデータ線は第１配線でも、第２配線でもどちらでもよい。このようにゲート線、データ線、グランド線が第１配線、第２配線、第３配線のどれに設定するかは適宜設計すればよい。

Claims (11)

  1. 　薄膜トランジスタを２次元マトリックス状に配列し、前記薄膜トランジスタのスイッチ作用を利用して受光または発光する光マトリックスデバイスにおいて、前記薄膜トランジスタと接続された第１配線と、前記第１配線と絶縁膜を介して上下に交差しつつ前記薄膜トランジスタと接続された第２配線とを備え、前記第１配線と前記第２配線との交差部における前記第２配線の配線幅が前記交差部以外の前記第２配線の配線幅よりも細いとともに、前記第１配線と前記第２配線との交差部における前記第２配線の配線厚みが前記交差部以外の前記第２配線の配線厚みよりも厚いことを特徴とする光マトリックスデバイス。
  2. 　請求項１に記載の光マトリックスデバイスにおいて、前記第１配線と前記第２配線との交差部に介在される絶縁膜が前記第１配線と前記第２配線との交差部以外に介在される絶縁膜よりも厚いことを特徴とする光マトリックスデバイス。
  3. 　請求項１又は２に記載の光マトリックスデバイスにおいて、前記第１配線と前記第２配線との交差部における前記第１配線の配線幅が前記第１配線と前記第２配線との交差部以外の第１配線の配線幅よりも細いとともに、前記第１配線と前記第２配線との交差部における前記第１配線の配線厚みが前記第１配線と前記第２配線との交差部以外の第１配線の配線厚みよりも厚いことを特徴とする光マトリックスデバイス。
  4. 　請求項１から３いずれか１つに記載の光マトリックスデバイスにおいて、前記第２配線と絶縁膜を介して上下に交差しつつ前記薄膜トランジスタと接続された第３配線をさらに備え、前記第２配線と前記第３配線との交差部における前記第２配線の配線幅が、前記第２配線と前記第３配線との交差部以外および前記第１配線と前記第２配線との交差部以外の前記第２配線の配線幅よりも細いとともに、前記第２配線と前記第３配線との交差部における前記第２配線の配線厚みが、前記第２配線と前記第３配線との交差部以外および前記第１配線と前記第２配線との交差部以外の前記第２配線の配線厚みよりも厚いことを特徴とする光マトリックスデバイス。
  5. 　請求項１から４いずれか１つに記載の光マトリックスデバイスにおいて、前記第２配線と前記第３配線との交差部に介在される絶縁膜が前記第２配線と前記第３配線との交差部以外および前記第１配線と前記第２配線との交差部以外に介在される絶縁膜よりも厚い　ことを特徴とする光マトリックスデバイス。
  6. 　請求項１から５いずれか１つに記載の光マトリックスデバイスにおいて、前記第２配線と前記第３配線との交差部における前記第３配線の配線幅が、前記第２配線と前記第３配線との交差部および、前記第１配線と前記第２配線との交差部以外の前記第３配線の配線幅よりも細いとともに、前記第２配線と前記第３配線との交差部における前記第３配線の配線厚みが、前記第２配線と前記第３配線との交差部および前記第１配線と前記第２配線との交差部以外の前記第３配線の配線厚みよりも厚いことを特徴とする光マトリックスデバイス。
  7. 　請求項１から６いずれか１つに記載の光マトリックスデバイスにおいて、前記薄膜トランジスタがボトムゲート型であることを特徴とする光マトリックスデバイス。
  8. 　請求項１から６いずれか１つに記載の光マトリックスデバイスにおいて、前記薄膜トランジスタがトップゲート型であることを特徴とする光マトリックスデバイス。
  9. 　請求項１から８いずれか1つに記載の光マトリックスデバイスにおいて、前記絶縁膜が有機絶縁膜であることを特徴とする光マトリックスデバイス。
  10. 　請求項９に記載の光マトリックスデバイスにおいて、前記絶縁膜がポリイミドである　ことを特徴とする光マトリックスデバイス。
  11. 　請求項１から１０いずれか１つに記載の光マトリックスデバイスにおいて、光線の入射によりキャリアを生成する光感応型の半導体層と、前記半導体層で生成したキャリアを画素ごとに収集する画素電極と、収集されたキャリアを蓄積するキャリア収集用コンデンサとを備え、前記キャリア収集用コンデンサに蓄積されたキャリアを前記薄膜トランジスタのスイッチ作用により読み出すことで光を検出することを特徴とする光マトリックスデバイス。
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