WO2009099122A1 - 半導体検査装置及び半導体検査方法 - Google Patents

半導体検査装置及び半導体検査方法 Download PDF

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WO2009099122A1
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inspection
semiconductor wafer
semiconductor
probe card
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Yoshio Kameda
Masamoto Tago
Yoshihiro Nakagawa
Koichiro Noguchi
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Nec Corporation
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    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks
    • G01R31/2889—Interfaces, e.g. between probe and tester

Definitions

  • the present invention is based on the priority claim of Japanese patent application: Japanese Patent Application No. 2008-025445 (filed on Feb. 5, 2008), the entire description of which is incorporated herein by reference. Shall.
  • the present invention relates to a semiconductor inspection apparatus and a semiconductor inspection method for inspecting a semiconductor wafer, and more particularly to a semiconductor inspection apparatus and a semiconductor inspection method for inspecting two semiconductor wafers simultaneously.
  • a semiconductor inspection apparatus for inspecting a semiconductor wafer generally uses a contact type in which a probe pin is in contact with a pad on the semiconductor wafer for inspection, but in the contact type, the semiconductor wafer is scratched,
  • a non-contact type in which non-contact inspection is performed by wireless communication or capacitive coupling with a chip to be inspected in a semiconductor wafer has been used because of the difficulty in adjusting the contact pressure.
  • Patent Document 1 as a non-contact signal transmission method by wireless communication, a semiconductor chip on a semiconductor wafer (chip to be inspected) formed with a communication coil is used, and an inspection signal is communicated wirelessly from the head of a semiconductor inspection apparatus.
  • An apparatus is disclosed in which a test is performed by transmitting a test result from a communication coil to a head after the function of a semiconductor chip that has been transmitted to the coil and received the test signal is tested.
  • each semiconductor chip on the semiconductor wafer is inspected by moving the head or the semiconductor wafer.
  • Patent Document 2 as a non-contact signal transmission method using capacitive coupling, a sensor portion is formed in a voltage probe chip so as to face a signal line to be monitored by an LSI chip, and the sensor portion is a dielectric film.
  • a device in which a voltage probe chip detects a change in voltage of a signal line of an LSI chip using a voltage probe chip as an induced voltage due to electrostatic induction is formed in a voltage probe chip so as to face a signal line to be monitored by an LSI chip, and the sensor portion is a dielectric film.
  • the wafer inspection apparatus using non-contact signal transmission includes a data transmission / reception apparatus facing the inspection wafer in a non-contact manner, and a tester connected to the data transmission / reception apparatus.
  • An apparatus is disclosed in which an inspection signal is received from a data transmission / reception device, an inspection is started, and an inspection result is transmitted to the data transmission / reception device after the inspection is completed.
  • Patent Documents 1 to 3 are incorporated herein by reference. The following analysis is given from the perspective of the present invention.
  • One way to reduce the inspection cost is to reduce the inspection time per chip by increasing the number of measurements.
  • the conventional method only one semiconductor wafer can be inspected at a time, and the number of chips exceeding the number of chips formed on one semiconductor wafer cannot be inspected at the same time. There was a limit to shortening the inspection time. Further, the number of chips that can be inspected simultaneously can be increased by operating a plurality of semiconductor inspection apparatuses in parallel, but this increases the cost due to the addition of semiconductor inspection apparatuses.
  • the main problem of the present invention is to reduce the inspection cost per chip without increasing the number of devices.
  • a semiconductor inspection apparatus for inspecting a semiconductor wafer, comprising: a probe card for transmitting a signal or power to a semiconductor wafer on which one or a plurality of chips to be inspected are formed; The first semiconductor wafer faces the first surface of the card, and the second semiconductor wafer faces the second surface opposite to the first surface of the probe card.
  • a semiconductor inspection method for inspecting a semiconductor wafer, wherein a probe card arranged between the first semiconductor wafer and the second semiconductor wafer is formed on the first semiconductor wafer. Simultaneously transmitting an inspection signal to both the first chip to be inspected and the second chip to be inspected formed on the second semiconductor wafer, and the first inspection target having received the inspection signal.
  • the chip and the second chip to be inspected transmit the respective inspection results simultaneously or sequentially to the probe card.
  • a semiconductor inspection method for inspecting a semiconductor wafer wherein the probe card disposed between the first semiconductor wafer and the second semiconductor wafer is disposed on the first semiconductor wafer side.
  • the first inspection chip arranged on the first semiconductor wafer is formed on the first inspection chip formed on the first semiconductor wafer
  • the second inspection chip arranged on the second semiconductor wafer side of the probe card is formed on the first semiconductor wafer.
  • a step of transmitting an inspection signal simultaneously or independently to a second chip to be inspected formed on a second semiconductor wafer; and the first chip to be inspected having received the inspection signal is the first inspection chip.
  • the second chip to be inspected that has received the inspection signal transmits the inspection result to the second inspection chip simultaneously or independently.
  • a method for manufacturing a semiconductor device comprising the steps of the semiconductor inspection method.
  • the present invention by arranging the semiconductor wafers on which the chips to be inspected are formed on both surfaces of the probe card, the number of chips that can be inspected at the same time is increased without increasing the number of inspection apparatuses, and the inspection time per chip is increased. Can be shortened. As a result, inspection costs can be reduced. Further, the inspection apparatus per wafer can be downsized.
  • FIG. 3 is a cross-sectional view taken along the line AA ′ of FIG. 2 schematically showing the configuration of the semiconductor inspection apparatus according to Example 1 of the present invention. It is the top view seen from the 2nd semiconductor wafer side which showed typically the structure of the semiconductor inspection apparatus which concerns on Example 1 of this invention. It is the perspective view which showed typically the structure of the probe card in the semiconductor inspection apparatus which concerns on Example 1 of this invention, and a semiconductor wafer. It is the perspective view which showed typically the structure for the test
  • FIG. 21 is a cross-sectional view taken along the line BB ′ of FIG. 20 schematically showing the configuration of the semiconductor inspection apparatus according to Example 4 of the present invention. It is the top view seen from the 2nd semiconductor wafer side which showed typically the structure of the semiconductor inspection apparatus which concerns on Example 4 of this invention.
  • a signal or power is transmitted to a semiconductor wafer (10 and 20 in FIG. 6) on which one or a plurality of chips to be inspected (11 and 21 in FIG. 6) are formed.
  • a probe card (40 in FIG. 6) is provided, the first semiconductor wafer (10 in FIG. 6) faces the first surface of the probe card (40 in FIG. 6), and the probe card (40 in FIG. 6).
  • the second semiconductor wafer (20 in FIG. 6) faces the second surface opposite to the first surface (mode 1).
  • the following forms are also possible.
  • the probe card includes a first chip to be inspected in the first semiconductor wafer and one or a plurality of inspection chips capable of contactless transmission with the second chip to be inspected in the second semiconductor wafer. Is preferable (Form 1-1).
  • the first chip to be inspected and the second chip to be inspected include one or more non-contact transmission electrodes for transmitting signals or power without contact, and the inspection chip is the first chip to be inspected.
  • the inspection chip is mounted on one side of a substrate (Embodiment 1-3).
  • the non-contact transmission electrode of the inspection chip is disposed on the surface of the inspection chip on the substrate side or the opposite surface (Mode 1-4).
  • the inspection chip is mounted on both surfaces of the substrate (Embodiment 1-5).
  • the non-contact transmission electrode of the first inspection chip mounted on the first surface of the substrate is disposed on the surface of the first inspection chip on the substrate side or the opposite surface thereof, and the first inspection chip has the first contact chip.
  • the non-contact transmission electrode of the second inspection chip mounted on the second surface opposite to the surface is preferably disposed on the substrate-side surface of the second inspection chip or on the opposite surface thereof ( Form 1-6).
  • the substrate preferably incorporates a metal layer that magnetically shields between the first inspection chip and the second inspection chip (Embodiment 1-7).
  • the inspection chip is preferably embedded in a substrate (Mode 1-8).
  • the probe card includes one or more non-contact transmission electrodes that transmit a signal or power without contact with the non-contact transmission electrodes of one or both of the first chip to be inspected and the second chip to be inspected. It is preferable to have a substrate, and the non-contact transmission electrode of the substrate is electrically connected to the inspection chip (Embodiment 1-9).
  • the non-contact transmission electrode of the substrate is preferably disposed on one or both of the surface of the substrate on the first inspected chip side and the surface of the second inspected chip side (Mode 1). 10).
  • the non-contact transmission electrode of the first semiconductor wafer is disposed on the surface of the first semiconductor wafer on the probe card side or the opposite surface, and the non-contact transmission electrode of the second semiconductor wafer is It is preferable that the second semiconductor wafer be disposed on the surface on the probe card side or on the opposite surface (Mode 1-11).
  • the non-contact transmission electrode is preferably a communication coil (Mode 1-12).
  • the contactless transmission electrode is preferably a conductor layer for capacitive coupling (Mode 1-13). It is preferable to provide an insulator interposed between the probe card and the first semiconductor wafer and / or between the probe card and the second semiconductor wafer (Mode 1-14).
  • One or both of the first semiconductor wafer and the second semiconductor wafer are disposed in a region other than the region where the chip to be inspected is arranged, and are electrically connected to the chip to be inspected. And a probe needle that contacts the electrode and supplies power or a signal to the electrode (form 1-15).
  • the probe card is preferably configured such that a plurality of probe pins are disposed on one side or both sides, and the probe pins are in contact with one or both of the first semiconductor wafer and the second semiconductor wafer. (Form 1-16).
  • the first semiconductor wafer and the second semiconductor wafer are preferably the same or different from each other (Mode 1-17).
  • a card support that removably supports the probe card; a first wafer stage that supports the first semiconductor wafer; and a second wafer stage that supports the second semiconductor wafer, It is preferable that at least two of the card support base, the first wafer stage, and the second wafer stage have a positioning mechanism (Mode 1-18).
  • the probe card, the first semiconductor wafer, and the second semiconductor wafer are preferably arranged perpendicular to a horizontal plane (Mode 1-19).
  • the probe card (40 in FIG. 6) disposed between the first semiconductor wafer (10 in FIG. 6) and the second semiconductor wafer (20 in FIG. 6).
  • a step of simultaneously transmitting an inspection signal to both of the chips to be inspected (21 in FIG. 6), and the first chip to be inspected (11 in FIG. 6) and the second chip to be inspected (see FIG. 6) receiving the inspection signal. 6) includes a step of transmitting each inspection result simultaneously or sequentially to the probe card (40 in FIG. 6) (mode 2).
  • a probe card disposed between the first semiconductor wafer and the second semiconductor wafer has a first chip to be inspected formed on the first semiconductor wafer and a second card formed on the second semiconductor wafer.
  • Step 2-1 A first inspection chip disposed on the first semiconductor wafer side of a probe card disposed between the first semiconductor wafer and the second semiconductor wafer is formed on the first semiconductor wafer.
  • a second inspection chip arranged on the second semiconductor wafer side of the probe card is inspected simultaneously or independently on the second inspection chip formed on the second semiconductor wafer.
  • a step of transmitting a signal; the first chip to be inspected receiving the inspection signal is the first inspection chip; the second chip to be inspected receiving the inspection signal is the second inspection chip. It is preferable to include a step of transmitting the inspection result to the chip simultaneously or independently (Mode 2-2).
  • a probe card (40 in FIG. 10) disposed between the first semiconductor wafer (10 in FIG. 10) and the second semiconductor wafer (20 in FIG. 10).
  • a first inspection chip (42A in FIG. 10) arranged on the first semiconductor wafer (10 in FIG. 10) side is formed on the first semiconductor wafer (10 in FIG. 10).
  • a second inspection chip (42B in FIG. 10) arranged on the second semiconductor wafer (20 in FIG. 10) side of the probe card (40 in FIG. 10) is placed on the chip to be inspected (11 in FIG. 10).
  • 1 chip to be inspected (11 in FIG. 10) is the first inspection chip. 10 (42A in FIG. 10), the second chip to be inspected (21 in FIG. 10) that has received the inspection signal becomes the second inspection chip (42B in FIG. 10) simultaneously or independently. (Step 3).
  • FIG. 1 is a cross-sectional view taken along the line AA ′ of FIG. 2 schematically showing the configuration of the semiconductor inspection apparatus according to the first embodiment of the present invention.
  • FIG. 2 is a plan view seen from the second semiconductor wafer side, schematically showing the configuration of the semiconductor inspection apparatus according to the first embodiment of the present invention.
  • the second stage 33 and the head portion of the prober 31 in FIG. 1 are omitted.
  • the semiconductor inspection apparatus 30 is an apparatus capable of inspecting two semiconductor wafers 10 and 20 at the same time.
  • the semiconductor inspection apparatus 30 includes a prober 31, a first stage 32, a second stage 33, a probe card 40, and a probe card support base 43.
  • the prober 31 is a member in which a pedestal portion that holds the first stage 32 and the probe card support base 43 and a head portion that holds the second stage 33 are rotatably connected.
  • the first stage 32 is a stage that holds the first semiconductor wafer 10 disposed below the probe card 40.
  • the first stage 32 is fixed on the pedestal portion of the prober 31.
  • the first stage 32 has movement in the x, y, and z axis directions, rotation of the xy plane, and change in inclination of the xy plane as an alignment mechanism of the first semiconductor wafer 10. If both the probe card support base 43 and the second stage 33 have an alignment mechanism, the first stage 32 may not have the alignment mechanism.
  • the first stage 32 has a vacuum suction means, a gripping means, and the like as means for fixing the first semiconductor wafer 10 on the stage.
  • the second stage 33 is a stage for holding the second semiconductor wafer 20 disposed on the upper side of the probe card 40.
  • the second stage 33 is fixed on the head portion of the prober 31.
  • the second stage 33 has a mechanism capable of moving in the x, y, and z axis directions, rotating the xy plane, and changing the inclination of the xy plane as an alignment mechanism of the second semiconductor wafer 20. If both the probe card support base 43 and the first stage 32 have an alignment mechanism, the second stage 33 may not have an alignment mechanism.
  • the second stage 33 has a vacuum suction means, a gripping means, and the like as means for fixing the second semiconductor wafer 20 on the stage.
  • the probe card 40 is a card-like component having a function of transmitting both or one of the power and signals to the semiconductor wafers 10 and 20 in a non-contact manner.
  • the probe card 40 is supported by the probe card support base 43 so as to be detachable at the outer periphery.
  • the probe card 40 is electrically connected to the tester 50 through the probe card support 43 and the wiring 51 arranged in the prober 31. The detailed configuration of the probe card 40 will be described later.
  • the probe card support base 43 is a base for detachably supporting the probe card 40.
  • the probe card support base 43 is fixed on the pedestal portion of the prober 31.
  • the probe card support base 43 has, as an alignment mechanism for the probe card 40, movement in the x, y, and z axis directions, rotation of the xy plane, and change in inclination of the xy plane. Note that if both the first stage 32 and the second stage 33 have an alignment mechanism, the probe card support base 43 may not have the alignment mechanism.
  • the probe card support base 43 may be configured to be detachable from the pedestal portion of the prober 31.
  • the first semiconductor wafer 10 is a semiconductor wafer disposed below the probe card 40 and is held on the upper surface of the first stage 32.
  • the second semiconductor wafer 20 is a semiconductor wafer disposed on the upper side of the probe card 40 and is held on the lower surface of the second stage 33.
  • the first semiconductor wafer 10 and the second semiconductor wafer 20 may not be the same size.
  • the semiconductor wafers 10 and 20 have a function capable of non-contact communication with the probe card 40. The detailed configuration of the semiconductor wafers 10 and 20 and the operation during inspection will be described later.
  • the tester 50 is a device for testing the semiconductor wafers 10 and 20 via the probe card 40. The operation of the tester 50 will be described later.
  • FIG. 3 is a perspective view schematically showing a configuration of a probe card and a semiconductor wafer in the semiconductor inspection apparatus according to Embodiment 1 of the present invention.
  • FIG. 4 is a perspective view schematically showing configurations of a probe card inspection chip and a semiconductor wafer inspection chip in the semiconductor inspection apparatus according to the first embodiment of the present invention.
  • FIG. 5 is a block diagram schematically showing a circuit configuration of a probe card inspection chip and a semiconductor wafer inspection chip in the semiconductor inspection apparatus according to the first embodiment of the present invention.
  • the first semiconductor wafer 10 has a plurality of chips to be inspected 11.
  • the second semiconductor wafer 20 has a plurality of chips 21 to be inspected.
  • the probe card 40 has a plurality of inspection chips 42.
  • one inspection chip 11 and one inspection chip 21 correspond to one inspection chip 42.
  • the sizes of the chips 11 and 21 to be inspected and the inspection chip 42 are not necessarily the same.
  • the first inspected chip 11 of the first semiconductor wafer 10 and the second inspected chip 21 of the second semiconductor wafer 20 may share part of the inspection vector with a part of the same function. Therefore, the configuration is not necessarily the same.
  • the inspection chip 42 is formed with a non-contact transmission electrode 42a that electrically and non-contactly transmits power and signals at a predetermined position.
  • the chip 11 to be inspected is formed with a non-contact transmission electrode 11a that transmits power and signals in an electrically non-contact manner at a position corresponding to the non-contact transmission electrode 42a of the inspection chip 42.
  • the chip 21 to be inspected is formed with a non-contact transmission electrode 21 a that transmits power and signals in an electrically non-contact manner at a position corresponding to the non-contact transmission electrode 42 a of the inspection chip 42.
  • one noncontact transmission electrode 11a and one noncontact transmission electrode 21a correspond to one noncontact transmission electrode 42a.
  • the non-contact transmission electrode 42a can transmit signals and power simultaneously with both the non-contact transmission electrodes 11a and 21a.
  • the inspection chip 42 includes a non-contact transmission electrode 42a, a non-contact transmission interface circuit 42b, and an inspection support circuit 42c.
  • the non-contact transmission electrode 42a is a communication coil that transmits power and signals in an electrically non-contact manner with respect to the non-contact transmission electrode 11a (and the non-contact transmission electrode 21a in FIG. 4).
  • the non-contact transmission interface circuit 42b converts a power source for outputting from the inspection support circuit 42c to the non-contact transmission electrode 42a and a signal transmission format, and a power source for outputting from the non-contact transmission electrode 42a to the inspection support circuit 42c. And a circuit for converting the transmission format of the signal.
  • the inspection support circuit 42c is a circuit that supports the inspection of the chip 11 to be inspected (and the chip 21 to be inspected in FIG. 4) by the tester 50, and performs a predetermined process on a signal from the tester 50 to perform a contactless transmission interface circuit 42b.
  • the signal from the non-contact transmission interface circuit 42b is subjected to predetermined processing and output to the tester 50.
  • the chip to be inspected 11 includes a non-contact transmission electrode 11a, a non-contact transmission interface circuit 11b, a pad 11c, and a circuit to be inspected 11d.
  • the non-contact transmission electrode 11a is a communication coil that performs power transmission and signal transmission in an electrically non-contact manner with respect to the non-contact transmission electrode 42a.
  • the non-contact transmission interface circuit 11b converts a power source for outputting from the circuit under test 11d to the non-contact transmission electrode 11a and a signal transmission format, and a power source for outputting from the non-contact transmission electrode 11a to the circuit under test 11d. And a circuit for converting the transmission format of the signal.
  • the pad 11c is an input / output electrode pad of the circuit under test 11d.
  • the circuit to be inspected 11d is a circuit to be inspected, and inputs and outputs signals and power between the contactless transmission interface circuit 11b and the pad 11c.
  • FIG. 6 to 8 and 10 are sectional views schematically showing the arrangement of the probe card and the non-contact transmission electrode of the semiconductor wafer in the semiconductor inspection apparatus according to the first embodiment of the present invention.
  • 9 and 11 to 13 are cross-sectional views schematically showing modifications of the probe card in the semiconductor inspection apparatus according to Embodiment 1 of the present invention.
  • the probe card 40 is the first semiconductor wafer of the probe card substrate 41 (wiring substrate).
  • the inspection chip 42 is flip-chip connected to the 10 side surface via the bumps 44, and the non-contact transmission electrode 42 a is disposed on the probe card substrate 41 side surface of the inspection chip 42.
  • the non-contact transmission electrode 11 a is disposed on the surface opposite to the surface on the probe card substrate 41 side of the first semiconductor wafer 10.
  • the non-contact transmission electrode 21 a is disposed on the surface of the second semiconductor wafer 20 on the probe card substrate 41 side.
  • the probe card 40 has bumps 44 on the surface of the probe card substrate 41 (wiring substrate) on the first semiconductor wafer 10 side.
  • the inspection chip 42 is flip-chip connected through the non-contact transmission electrode 42, and the non-contact transmission electrode 42 a is disposed on the surface of the inspection chip 42 on the probe card substrate 41 side.
  • the non-contact transmission electrode 11 a is disposed on the surface of the first semiconductor wafer 10 on the probe card substrate 41 side.
  • the non-contact transmission electrode 21 a is disposed on the opposite surface of the surface of the second semiconductor wafer 20 on the probe card substrate 41 side.
  • the probe card 40 has bumps 44 on the surface of the probe card substrate 41 (wiring substrate) on the first semiconductor wafer 10 side.
  • the inspection chip 42 is flip-chip connected through the non-contact transmission electrode 42, and the non-contact transmission electrode 42 a is disposed on the surface of the inspection chip 42 on the probe card substrate 41 side.
  • the non-contact transmission electrode 11 a is disposed on the surface of the first semiconductor wafer 10 on the probe card substrate 41 side.
  • the non-contact transmission electrode 21 a is disposed on the surface of the second semiconductor wafer 20 on the probe card substrate 41 side.
  • the positional relationship between the inspection chip 42 and the non-contact transmission electrodes 42a, 11a of the first chip 11 to be inspected, and the non-contact transmission electrodes 42a of the inspection chip 42 and the second chip 21 to be inspected Since the positional relationship of 21a is different, the first semiconductor wafer 10 and the second semiconductor wafer 20 need to be plane-symmetric with respect to the positions of the non-contact transmission electrodes 11a and 21a.
  • the probe card 40 is inspected on the lower surface of the probe card board 41 (wiring board) as in FIGS.
  • the non-contact transmission electrode 42a may be disposed on the surface opposite to the surface of the testing chip 42 on the probe card substrate 41 side.
  • the inspection chip 42 in the probe card 40, the inspection chip 42 may be mounted on the upper surface of the probe card substrate 41 (wiring substrate), and the non-contact transmission electrode 42a is connected to the inspection chip 42. It may be arranged on the surface on the probe card substrate 41 side.
  • the inspection chip 42 is mounted on the upper surface of the probe card substrate 41 (wiring substrate), and the non-contact transmission electrode 42a is a probe card of the inspection chip 42. You may arrange
  • the probe card 40 has the inspection chip 42 mounted on both surfaces of the probe card substrate 41 (double-sided type), referring to FIG. 10, the probe card 40 is the first semiconductor wafer of the probe card substrate 41 (wiring substrate).
  • the inspection chip 42A is flip-chip connected to the 10-side surface via bumps 44, and the non-contact transmission electrode 42a is disposed on the surface opposite to the surface on the probe card substrate 41 side of the inspection chip 42.
  • the inspection chip 42B is flip-chip connected to the surface of the probe card substrate 41 on the second semiconductor wafer 20 side via the bumps 44, and the non-contact transmission electrode 42a is connected to the inspection chip 42.
  • the probe card substrate 41 is disposed on the opposite surface of the surface.
  • the non-contact transmission electrode 11 a is disposed on the surface of the first semiconductor wafer 10 on the probe card substrate 41 side.
  • the non-contact transmission electrode 21 a is disposed on the surface of the second semiconductor wafer 20 on the probe card substrate 41 side.
  • a communication coil is used for the non-contact transmission electrodes 11a, 21a, and 42a, and non-contact transmission is performed by magnetic coupling. Therefore, a film (for example, a metal layer 41a) that shields magnetic flux is provided on the probe card substrate 41.
  • the probe card 40 has inspection chips 42A and 42B on both sides of a probe card substrate 41 (wiring substrate), as in FIG. Although mounted, the non-contact transmission electrode 42a of the inspection chip 42A is disposed on the surface of the inspection chip 42 on the probe card substrate 41 side, and the non-contact transmission electrode 42a of the inspection chip 42B is disposed on the inspection chip 42. You may arrange
  • FIG. 11B in the probe card 40, the inspection chips 42A and 42B are mounted on both surfaces of the probe card substrate 41 (wiring substrate), and the non-contact transmission electrode 42a of the inspection chip 42A is used for inspection.
  • the chip 42 may be disposed on the surface opposite to the surface on the probe card substrate 41 side, and the non-contact transmission electrode 42a of the inspection chip 42B may be disposed on the surface of the inspection chip 42 on the probe card substrate 41 side.
  • the inspection chips 42A and 42B are mounted on both surfaces of the probe card substrate 41 (wiring substrate), and the non-contact transmission electrode 42a of the inspection chip 42A is used for inspection.
  • the chip 42 may be disposed on the surface on the probe card substrate 41 side, and the non-contact transmission electrode 42a of the inspection chip 42B may be disposed on the surface opposite to the surface on the probe card substrate 41 side of the inspection chip 42.
  • the probe card 40 embeds the inspection chip 42 in the probe card substrate 41 (embedded type)
  • the probe card 40 is inspected in the probe card substrate 41 (wiring substrate).
  • the chip 42 is embedded, and the non-contact transmission electrode 42 a is disposed on the lower surface of the inspection chip 42.
  • 12B in the probe card 40, the inspection chip 42 is embedded in the probe card substrate 41 (wiring substrate), and the non-contact transmission electrode 42a is arranged on the upper surface of the inspection chip 42. You may set up.
  • the inspection chip 42 is embedded in 41 (wiring substrate), the non-contact transmission electrode 41b is disposed on the lower surface of the probe card substrate 41, and the non-contact transmission electrode 41b and the inspection chip 42 are electrically connected. It is connected to the. 13B, in the probe card 40, the inspection chip 42 is embedded in the probe card substrate 41 (wiring substrate), and the non-contact transmission electrode 41b is the upper surface of the probe card substrate 41. The non-contact transmission electrode 41b and the inspection chip 42 are electrically connected. Referring to FIG.
  • the inspection chip 42 is embedded in the probe card substrate 41 (wiring substrate), and the non-contact transmission electrodes 41b are arranged on both surfaces of the probe card substrate 41.
  • the non-contact transmission electrode 41b and the inspection chip 42 are electrically connected.
  • FIG. 13 shows a form in which the inspection chip 42 is embedded in the probe card substrate 41, a form in which the inspection chip 42 is flip-chip connected to the probe card substrate 41 may be used.
  • FIG. 14 is a diagram schematically illustrating an example of the correctness determination operation of the semiconductor inspection apparatus according to the first embodiment of the present invention.
  • the tester 50 simultaneously transmits a test signal (for example, “0110”) to the first inspected chip 11 and the second inspected chip 21 via the inspection chip 42 when starting the test.
  • a test signal for example, “0110”
  • the first chip to be inspected 11 and the second chip to be inspected 21 start the test and test results (for example, the test of the first chip to be inspected 11).
  • the result “1010” and the test result “1011” of the second chip to be inspected 21 are transmitted to the tester 50 through the inspection chip.
  • the tester 50 receives the test results from the first inspected chip 11 and the second inspected chip 21 and compares the test result with an expected value (for example, an expected value “1011”). . If the test result and the expected value are different as a result of the comparison, the tester 50 determines that the chip to be inspected (the first inspected chip 11 in FIG. 14) corresponding to the test result is NG. On the other hand, when the test result and the expected value are the same, the tester 50 determines the chip to be inspected (second inspected chip 21 in FIG. 14) corresponding to the test result as GOOD. Note that the test support circuit (42c in FIG. 5) itself can generate the test signal or compare the test result with the expected value.
  • an expected value for example, an expected value “1011”.
  • the semiconductor inspection apparatus per wafer can be downsized as compared with the conventional semiconductor inspection apparatus.
  • FIG. 15 is a perspective view schematically showing configurations of a probe card inspection chip and a semiconductor wafer inspection chip in the semiconductor inspection apparatus according to the second embodiment of the present invention.
  • FIG. 16 is a cross-sectional view schematically showing the arrangement of the probe card and the non-contact transmission electrode of the semiconductor wafer in the semiconductor inspection apparatus according to Embodiment 2 of the present invention.
  • FIG. 15 corresponds to FIG. 4 of the first embodiment.
  • the magnetic coupling is used to perform non-contact transmission between the inspection chip (42 in FIG. 4) and the chip to be inspected (11 and 21 in FIG. 4).
  • Non-contact transmission between the chips 62A and 62B and the chips 11 and 21 to be inspected is performed using capacitive coupling.
  • Other configurations are the same as those of the first embodiment.
  • the inspection chips 62A and 62B are formed with non-contact transmission electrodes 62a that electrically and non-contactly transmit power and signals at predetermined positions.
  • the chip 11 to be inspected is formed with a non-contact transmission electrode 11a that transmits power and signals in an electrically non-contact manner at a position corresponding to the non-contact transmission electrode 62a of the inspection chip 62A.
  • the chip 21 to be inspected is formed with a non-contact transmission electrode 21a that transmits power and signals in an electrically non-contact manner at a position corresponding to the non-contact transmission electrode 62a of the inspection chip 62B.
  • the probe card 60 since the non-contact transmission electrode needs to face in capacitive coupling, the probe card 60 has inspection chips 62 ⁇ / b> A and 62 ⁇ / b> B mounted on both surfaces of the probe card substrate 61.
  • the inspection chip 62 ⁇ / b> A is flip-chip connected to the surface of the probe card substrate 61 on the first semiconductor wafer 10 side via bumps 64
  • the non-contact transmission electrode 62 a is a probe card of the inspection chip 62. It is disposed on the surface opposite to the surface on the substrate 61 side.
  • the inspection chip 62B is flip-chip connected to the surface of the probe card substrate 61 on the second semiconductor wafer 20 side via the bumps 64, and the non-contact transmission electrode 62a is connected to the inspection chip 62. Is disposed on the opposite surface of the probe card substrate 61 side.
  • the non-contact transmission electrode 11 a is disposed on the surface of the first semiconductor wafer 10 on the probe card substrate 61 side.
  • the non-contact transmission electrode 21 a is disposed on the surface of the second semiconductor wafer 20 on the probe card substrate 61 side.
  • Conductive layers suitable for capacitive coupling are used for the non-contact transmission electrodes 11a, 21a, and 62a.
  • FIG. 17 is a diagram schematically illustrating an example of the correctness determination operation of the semiconductor inspection apparatus according to the second embodiment of the present invention.
  • the tester 50 transmits a test signal (for example, “0110”) to the first chip 11 to be inspected via the inspection chip 62A and the second signal via the inspection chip 62B. It transmits to the chip 21 to be inspected.
  • a test signal for example, “0110”
  • the first chip to be inspected 11 and the second chip to be inspected 21 start the test after receiving the test signal from the tester 50.
  • the first chip 11 to be inspected transmits the test result (for example, the test result “1010” of the first chip 11 to be inspected) to the tester 50 via the inspection chip 62A.
  • the second chip to be inspected 21 transmits the test result (for example, the test result “1011” of the second chip to be inspected 21) to the tester 50 through the inspection chip 62B.
  • the tester 50 receives the test results from the first inspected chip 11 and the second inspected chip 21 and compares the test result with an expected value (for example, an expected value “1011”). .
  • an expected value for example, an expected value “1011”.
  • the tester 50 determines that the chip to be inspected (first inspected chip 11 in FIG. 17) corresponding to the test result is NG.
  • the tester 50 determines that the chip to be inspected (second inspected chip 21 in FIG. 17) corresponding to the test result is GOOD.
  • the test support circuit (corresponding to 42c in FIG. 5) itself can generate the test signal or compare the test result with the expected value.
  • Example 2 the same effect as Example 1 is produced.
  • FIG. 18 is a cross-sectional view schematically showing a configuration of a semiconductor inspection apparatus according to Embodiment 3 of the present invention.
  • an insulating film 70 having a uniform film thickness is interposed between the probe card 40 and the semiconductor wafers 10 and 20 of the semiconductor inspection apparatus according to the first embodiment (see FIG. 1). It is. Other configurations are the same as those of the first embodiment.
  • the interposition of the insulating film 70 can also be applied to the second embodiment.
  • the same effects as those of the first embodiment can be obtained, and the bending of the probe card 40 can be avoided.
  • FIG. 19 is a cross-sectional view taken along the line BB ′ of FIG. 20 schematically showing the configuration of the semiconductor inspection apparatus according to Example 4 of the present invention.
  • FIG. 20 is a plan view seen from the second semiconductor wafer side, schematically showing the configuration of the semiconductor inspection apparatus relating to Example 4 of the present invention.
  • FIG. 21 is a cross-sectional view schematically showing a configuration of a modified example of the semiconductor inspection apparatus according to Embodiment 4 of the present invention.
  • the second stage 33, the head portion of the prober 31, and the second probe needle 72 of FIG. 19 are omitted.
  • transmission between the inspection chip (42 in FIG. 4) and the chip to be inspected (11 and 21 in FIG. 4) is performed by non-contact transmission only.
  • the probe needles 71 and 72 and the semiconductor wafers 10 and 20 are brought into contact with each other only for the common signals and transmitted to the chips 11 and 21 to be inspected, and other signals are transmitted by non-contact transmission.
  • Other configurations are the same as those of the first embodiment.
  • the contact between the probe needles 71 and 72 and the semiconductor wafers 10 and 20 can be applied to the second and third embodiments.
  • the first semiconductor wafer 10 has a non-contact transmission electrode 11a disposed on the surface opposite to the surface of the first semiconductor wafer 10 on the probe card substrate 41 side.
  • An electrode pad (not shown) in contact with the first probe needle 71 is provided on the surface opposite to the surface on the probe card substrate 41 side of the semiconductor wafer 10.
  • the electrode pad that contacts the first probe needle 71 is disposed in a region other than the region where the chip 11 to be inspected is disposed, and is electrically connected to each chip 11 to be inspected through wiring (not shown). It is connected.
  • the second semiconductor wafer 20 is provided with a non-contact transmission electrode 21a on the surface of the second semiconductor wafer 20 on the probe card substrate 41 side, and on the surface of the second semiconductor wafer 20 on the probe card substrate 41 side. It has an electrode pad (not shown) that contacts the second probe needle 72.
  • the electrode pads that are in contact with the second probe needle 72 are disposed in a region other than the region where the chip 11 to be inspected is disposed, and are electrically connected to each chip 11 to be inspected through wiring (not shown). It is connected.
  • the second semiconductor wafer 20 is arranged so as to have a region that does not overlap with the first semiconductor wafer 10.
  • the first probe needle 71 is a probe needle for supplying a common signal such as a power supply or a clock signal to the first semiconductor wafer 10, and is opposite to the surface of the first semiconductor wafer 10 on the probe card substrate 41 side. It contacts an electrode pad (not shown) disposed on the surface.
  • the first probe needle 71 is fixed to the pedestal portion of the prober 31, and is electrically connected to a tester (corresponding to 50 in FIG. 1) through wiring (not shown).
  • the second probe needle 72 is a probe needle for supplying a common signal such as a power source or a clock signal to the second semiconductor wafer 20, and is arranged on the surface of the second semiconductor wafer 20 on the probe card substrate 41 side. It contacts with the provided electrode pad (not shown).
  • the second probe needle 72 is fixed to the head portion of the prober 31, and is electrically connected to a tester (corresponding to 50 in FIG. 1) through wiring (not shown).
  • the first semiconductor wafer 10 has a non-contact transmission electrode 11a disposed on the surface of the first semiconductor wafer 10 on the probe card substrate 41 side.
  • An electrode pad (not shown) that contacts the first probe needle 71 is provided on the surface of the semiconductor wafer 10 on the probe card substrate 41 side.
  • the electrode pad that contacts the first probe needle 71 is disposed in a region other than the region where the chip 11 to be inspected is disposed, and is electrically connected to each chip 11 to be inspected through wiring (not shown). It is connected.
  • a non-contact transmission electrode 21 a is disposed on the surface opposite to the surface on the probe card substrate 41 side of the second semiconductor wafer 20, and the probe card substrate 41 side of the second semiconductor wafer 20.
  • the electrode pads that are in contact with the second probe needle 72 are disposed in a region other than the region where the chip 11 to be inspected is disposed, and are electrically connected to each chip 11 to be inspected through wiring (not shown). It is connected.
  • the second semiconductor wafer 20 is arranged so as to have a region that does not overlap with the first semiconductor wafer 10.
  • the first probe needle 71 is a probe needle for supplying a common signal such as a power supply or a clock signal to the first semiconductor wafer 10, and is arranged on the surface of the first semiconductor wafer 10 on the probe card substrate 41 side. It contacts with the provided electrode pad (not shown).
  • the first probe needle 71 is fixed to the pedestal portion of the prober 31, and is electrically connected to a tester (corresponding to 50 in FIG. 1) through wiring (not shown).
  • the second probe needle 72 is a probe needle for supplying a common signal such as a power supply or a clock signal to the second semiconductor wafer 20, and is opposite to the surface of the second semiconductor wafer 20 on the probe card substrate 41 side. It contacts an electrode pad (not shown) disposed on the surface.
  • the second probe needle 72 is fixed to the head portion of the prober 31, and is electrically connected to a tester (corresponding to 50 in FIG. 1) through wiring (not shown).
  • the same effects as those of the first embodiment can be obtained, and a common signal such as a power source and a clock signal can be supplied from the probe needles 71 and 72, and non-contact transmission in the chips 11 and 21 to be inspected.
  • the number of electrodes 11a and 21a can be reduced.
  • FIG. 22 is a cross-sectional view schematically showing a configuration of a semiconductor inspection apparatus according to Embodiment 5 of the present invention.
  • transmission between the probe card (40 in FIG. 1) and the semiconductor wafer (10, 20 in FIG. 1) is performed only by non-contact transmission, but in the fifth embodiment, the probe card 40 and the semiconductor wafer 10 are transmitted.
  • 20 is transmitted only by contact transmission using the probe pin 73.
  • the probe pins 73 are arranged on both surfaces of the probe card 40, contact the pads (corresponding to the pads 11 c in FIG. 5) of the semiconductor wafers 10 and 20, and are electrically connected to the tester 50 through the wiring 51. .
  • the same effects as the first embodiment can be obtained, and the non-contact transmission electrodes can be not provided on the semiconductor wafers 10 and 20.
  • FIG. 23 is a diagram schematically showing a configuration of a semiconductor inspection apparatus according to Embodiment 6 of the present invention.
  • the probe card (40 in FIG. 1) and the semiconductor wafer (10, 20 in FIG. 1) are placed horizontally (horizontal placement), but in the sixth embodiment, the probe card 40 and the semiconductor wafers 10, 20 are placed vertically. It is a place (vertical place). Other configurations are the same as those of the first embodiment.
  • the vertical placement of the probe card 40 and the semiconductor wafers 10 and 20 can be applied to the second to fifth embodiments.
  • the same effects as in the first embodiment can be obtained, and the inspection can be performed without the probe card 40 being bent.
  • the disclosures of the aforementioned patent documents and the like are incorporated herein by reference.
  • the embodiments and examples can be changed and adjusted based on the basic technical concept.
  • Various combinations and selections of various disclosed elements are possible within the scope of the claims of the present invention. That is, the present invention of course includes various variations and modifications that could be made by those skilled in the art according to the entire disclosure including the claims and the technical idea.

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Abstract

　本発明は、装置の増設を伴わずに１チップ当たりの検査コストを削減できるようにしたものである。本発明の半導体検査装置は、１又は複数の被検査チップ（１１，２１）が形成された半導体ウェハ（１０，２０）に信号又は電源の伝送を行うプローブカード（４０）を備え、プローブカード（４０）の第１面に第１の半導体ウェハ（１０）が対面し、かつ、プローブカードの第１面の反対側の第２面に第２の半導体ウェハ（２０）が対面するように構成される。プローブカード（４０）は、第１の半導体ウェハ（１０）における第１の被検査チップ（１１）、及び第２の半導体ウェハ（２０）における第２の被検査チップ（２１）と非接触伝送が可能な１又は複数の検査用チップ（４２）を備える。

Description

半導体検査装置及び半導体検査方法
［関連出願の記載］
　本発明は、日本国特許出願：特願２００８－０２５４４５号（２００８年　２月　５日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
　本発明は、半導体ウェハを検査する半導体検査装置及び半導体検査方法に関し、特に、同時に２枚の半導体ウェハを検査する半導体検査装置及び半導体検査方法に関する。
　従来、半導体ウェハを検査する半導体検査装置は、プローブピンを半導体ウェハ上のパッドに接触させて検査する接触式が一般的に用いられているが、接触式では半導体ウェハに傷が発生したり、接触圧力の調整が難しいといった事情から、近年では、半導体ウェハにおける被検査チップと無線通信又は容量結合により非接触で検査する非接触式が用いられるようになっている。
　例えば、特許文献１では、無線通信による非接触信号伝送方式として、半導体ウェハ上の半導体チップ（被検査チップ）に通信コイルを形成したものを用い、半導体検査装置のヘッドから検査信号を無線で通信コイルに送信し、当該検査信号を受信した半導体チップの機能を検査した後、検査結果を通信コイルからヘッドに送信することにより検査を行うものが開示されている。この方式では、ヘッド又は半導体ウェハを移動させることにより、半導体ウェハ上の各半導体チップに対して検査を行う。
　また、特許文献２では、容量結合による非接触信号伝送方式として、電圧プローブチップにおいて、ＬＳＩチップのモニタしようとする信号線に相対向するようにセンサ部が形成され、当該センサ部を誘電体膜で被覆したものを用いて、ＬＳＩチップの信号線の電圧変化を、静電誘導による誘起電圧として電圧プローブチップで検出することによりチップごとに検査を行うものが開示されている。
　さらに、特許文献３では、非接触信号伝送を用いたウェハ検査装置として、被検査ウェハと非接触で対向させたデータ送受信装置と、データ送受信装置に接続されたテスタとを備え、被検査ウェハがデータ送受信装置より検査信号を受信して検査を開始し、検査終了後に検査結果をデータ送受信装置に送信するものが開示されている。
特許第３７９８７１６号公報 特許第３７９３９４５号公報 特開２００４－２５３５６１号公報
　以上の特許文献１～３の全開示内容は、本書に引用をもって繰り込み記載されているものとする。
　以下の分析は、本発明の観点から与えられる。
　ところで、半導体ウェハの検査では、被検査チップの縮小化や複雑化等に伴い検査コストの増加が問題となっている。検査コストを削減する１つの方法として、同測数を増やすことで、１チップ当たりの検査時間を削減することである。しかしながら、従来の手法では、１回で検査できる半導体ウェハが１枚に限られ、１枚の半導体ウェハに形成されたチップ数を超えた数のチップを同時に検査することができないため、１チップ当たりの検査時間を短縮するのに限界があった。また、複数の半導体検査装置を並列に稼動することによって同時に検査できるチップ数を増加させることができるが、これでは半導体検査装置の増設によってコストの増加を招いてしまう。
　本発明の主な課題は、装置の増設を伴わずに１チップ当たりの検査コストを削減できるようにすることである。
　本発明の第１の視点においては、半導体ウェハを検査する半導体検査装置であって、１又は複数の被検査チップが形成された半導体ウェハに信号又は電源の伝送を行うプローブカードを備え、前記プローブカードの第１面に第１の半導体ウェハが対面し、かつ、前記プローブカードの前記第１面の反対側の第２面に第２の半導体ウェハが対面するように構成されることを特徴とする。
　本発明の第２の視点においては、半導体ウェハを検査する半導体検査方法であって、第１の半導体ウェハと第２の半導体ウェハの間に配されたプローブカードが前記第１の半導体ウェハに形成された第１の被検査チップ、及び前記第２の半導体ウェハに形成された第２の被検査チップの両方に同時に検査信号を伝送する工程と、前記検査信号を受けた前記第１の被検査チップ及び前記第２の被検査チップが各々の検査結果を同時又は順次、前記プローブカードに伝送する工程と、を含むことを特徴とする。
　本発明の第３の視点においては、半導体ウェハを検査する半導体検査方法であって、第１の半導体ウェハと第２の半導体ウェハの間に配されたプローブカードの前記第１の半導体ウェハ側に配された第１の検査用チップが前記第１の半導体ウェハに形成された第１の被検査チップに、前記プローブカードの第２の半導体ウェハ側に配された第２の検査用チップが前記第２の半導体ウェハに形成された第２の被検査チップに、同時に又は独立に検査信号を伝送する工程と、前記検査信号を受けた前記第１の被検査チップが前記第１の検査用チップに、前記検査信号を受けた前記第２の被検査チップが前記第２の検査用チップに、同時に又は独立に検査結果を伝送する工程と、を含むことを特徴とする。
　本発明の第４の視点においては、半導体装置の製造方法であって、前記半導体検査方法の工程を含むことを特徴とする。
　本発明によれば、被検査チップを形成した半導体ウェハをプローブカードの両面に配置することにより、検査装置の台数を増やすことなく、同時に検査可能なチップ数を増加させ、１チップ当たりの検査時間を短縮することができる。その結果、検査コストの削減が可能となる。また、１ウェハあたりの検査装置の小型化が可能である。
本発明の実施例１に係る半導体検査装置の構成を模式的に示した図２のＡ－Ａ´間の断面図である。 本発明の実施例１に係る半導体検査装置の構成を模式的に示した第２の半導体ウェハ側から見た平面図である。 本発明の実施例１に係る半導体検査装置におけるプローブカード、及び半導体ウェハの構成を模式的に示した斜視図である。 本発明の実施例１に係る半導体検査装置におけるプローブカードの検査用チップ、及び半導体ウェハの被検査チップの構成を模式的に示した斜視図である。 本発明の実施例１に係る半導体検査装置におけるプローブカードの検査用チップ、及び半導体ウェハの被検査チップの回路構成を模式的に示したブロック図である。 本発明の実施例１に係る半導体検査装置におけるプローブカード、及び半導体ウェハの非接触伝送電極の配置（片面型）を模式的に示した断面図である。 本発明の実施例１に係る半導体検査装置におけるプローブカード、及び半導体ウェハの非接触伝送電極の配置（片面型）の第１の変形例を模式的に示した断面図である。 本発明の実施例１に係る半導体検査装置におけるプローブカード、及び半導体ウェハの非接触伝送電極の配置（片面型）の第２の変形例を模式的に示した断面図である。 本発明の実施例１に係る半導体検査装置におけるプローブカードの片面型の変形例を模式的に示した断面図である。 本発明の実施例１に係る半導体検査装置におけるプローブカード、及び半導体ウェハの非接触伝送電極の配置（両面型）を模式的に示した断面図である。 本発明の実施例１に係る半導体検査装置におけるプローブカードの両面型の変形例を模式的に示した断面図である。 本発明の実施例１に係る半導体検査装置におけるプローブカードの埋込型の変形例を模式的に示した断面図である。 本発明の実施例１に係る半導体検査装置におけるプローブカードの基板電極型の変形例を模式的に示した断面図である。 本発明の実施例１に係る半導体検査装置の正誤判定動作の一例を模式的に示した図である。 本発明の実施例２に係る半導体検査装置におけるプローブカードの検査用チップ、及び半導体ウェハの被検査チップの構成を模式的に示した斜視図である。 本発明の実施例２に係る半導体検査装置におけるプローブカード、及び半導体ウェハの非接触伝送電極の配置を模式的に示した断面図である。 本発明の実施例２に係る半導体検査装置の正誤判定動作の一例を模式的に示した図である。 本発明の実施例３に係る半導体検査装置の構成を模式的に示した断面図である。 本発明の実施例４に係る半導体検査装置の構成を模式的に示した図２０のＢ－Ｂ´間の断面図である。 本発明の実施例４に係る半導体検査装置の構成を模式的に示した第２の半導体ウェハ側から見た平面図である。 本発明の実施例４に係る半導体検査装置の変形例の構成を模式的に示した断面図である。 本発明の実施例５に係る半導体検査装置の構成を模式的に示した断面図である。 本発明の実施例６に係る半導体検査装置の構成を模式的に示した図である。
符号の説明
　１０　第１の半導体ウェハ
　１１　第１の被検査チップ
　１１ａ　非接触伝送電極
　１１ｂ　非接触伝送インタフェース回路
　１１ｃ　パッド
　１１ｄ　被検査回路
　２０　第２の半導体ウェハ
　２１　第２の被検査チップ
　２１ａ　非接触伝送電極
　３０　半導体検査装置
　３１　プローバ
　３２　第１のステージ
　３３　第２のステージ
　４０、６０　プローブカード
　４１、６１　プローブカード基板
　４１ａ　金属層
　４１ｂ　非接触伝送電極
　４２、４２Ａ、４２Ｂ、６２Ａ、６２Ｂ　検査用チップ
　４２ａ、６２ａ　非接触伝送電極
　４２ｂ　非接触伝送インタフェース回路
　４２ｃ　検査支援回路
　４３、６３　プローブカード支持台
　４４、６４　バンプ
　５０　テスタ
　５１　配線
　７０　絶縁膜
　７１　第１のプローブ針
　７２　第２のプローブ針
　７３　プローブピン
　本発明の実施形態１に係る半導体検査装置では、１又は複数の被検査チップ（図６の１１、２１）が形成された半導体ウェハ（図６の１０、２０）に信号又は電源の伝送を行うプローブカード（図６の４０）を備え、前記プローブカード（図６の４０）の第１面に第１の半導体ウェハ（図６の１０）が対面し、かつ、前記プローブカード（図６の４０）の前記第１面の反対側の第２面に第２の半導体ウェハ（図６の２０）が対面するように構成される（形態１）。
　さらに、以下の形態も可能である。
　前記プローブカードは、前記第１の半導体ウェハにおける第１の被検査チップ、及び前記第２の半導体ウェハにおける第２の被検査チップと非接触伝送が可能な１又は複数の検査用チップを備えることが好ましい（形態１－１）。
　前記第１の被検査チップ及び前記第２の被検査チップは、非接触で信号又は電源の伝送を行う非接触伝送電極を１つ以上含み、前記検査用チップは、前記第１の被検査チップ及び前記第２の被検査チップの一方又は両方の前記非接触伝送電極と非接触で信号又は電源の伝送を行う非接触伝送電極を１つ以上含むことが好ましい（形態１－２）。
　前記プローブカードは、基板の片面に前記検査用チップが実装されていることが好ましい（形態１－３）。
　前記検査用チップの前記非接触伝送電極は、前記検査用チップの前記基板側の面又はその反対面に配置されることが好ましい（形態１－４）。
　前記プローブカードは、基板の両面に前記検査用チップが実装されていることが好ましい（形態１－５）。
　前記基板の第１面に実装された第１の検査用チップの非接触伝送電極は、前記第１の検査用チップの前記基板側の面又はその反対面に配置され、前記基板の前記第１面の反対側の第２面に実装された第２の検査用チップの非接触伝送電極は、前記第２の検査用チップの前記基板側の面又はその反対面に配置されることが好ましい（形態１－６）。
　前記基板は、前記第１の検査用チップと前記第２の検査用チップの間を磁気的に遮蔽する金属層を内蔵していることが好ましい（形態１－７）。
　前記プローブカードは、基板に前記検査用チップが埋め込まれていることが好ましい（形態１－８）。
　前記プローブカードは、前記第１の被検査チップ及び前記第２の被検査チップの一方又は両方の前記非接触伝送電極と非接触で信号又は電源の伝送を行う非接触伝送電極を１つ以上含む基板を有し、前記基板の前記非接触伝送電極は、前記検査用チップと電気的に接続されていることが好ましい（形態１－９）。
　前記基板の前記非接触伝送電極は、前記基板の前記第１の被検査チップ側の面、及び前記第２の被検査チップ側の面の一方又は両方に配置されることが好ましい（形態１－１０）。
　前記第１の半導体ウェハの前記非接触伝送電極は、前記第１の半導体ウェハの前記プローブカード側の面又はその反対面に配され、前記第２の半導体ウェハの前記非接触伝送電極は、前記第２の半導体ウェハの前記プローブカード側の面又はその反対面に配されることが好ましい（形態１－１１）。
　前記非接触伝送電極は、通信用コイルであることが好ましい（形態１－１２）。
　前記非接触伝送電極は、容量結合を行うための導体層であることが好ましい（形態１－１３）。
　前記プローブカードと前記第１の半導体ウェハの間、及び前記プローブカードと前記第２の半導体ウェハの間の一方又は両方に介在した絶縁体を備えることが好ましい（形態１－１４）。
　前記第１の半導体ウェハ及び前記第２の半導体ウェハの一方又は両方は、前記被検査チップが配された領域以外の領域に配設されるとともに各前記被検査チップと電気的に接続された電極を有し、前記電極と接触するとともに前記電極に電源又は信号を供給するプローブ針を備えることが好ましい（形態１－１５）。
　前記プローブカードは、片面又は両面に複数のプローブピンが配設され、前記プローブピンが前記第１の半導体ウェハ及び前記第２の半導体ウェハの一方又は両方と接触するように構成されることが好ましい（形態１－１６）。
　前記第１の半導体ウェハと前記第２の半導体ウェハは、互いに同一種又は異種であることが好ましい（形態１－１７）。
　前記プローブカードを着脱可能に支持するカード支持台と、前記第１の半導体ウェハを支持する第１のウェハステージと、前記第２の半導体ウェハを支持する第２のウェハステージと、を備え、前記カード支持台、前記第１のウェハステージ、及び前記第２のウェハステージのうち少なくとも２つは、位置決め機構を有することが好ましい（形態１－１８）。
　前記プローブカード、前記第１の半導体ウェハ、及び前記第２の半導体ウェハは、水平面に対し垂直に配置されることが好ましい（形態１－１９）。
　本発明の実施形態２に係る半導体検査方法では、第１の半導体ウェハ（図６の１０）と第２の半導体ウェハ（図６の２０）の間に配されたプローブカード（図６の４０）が前記第１の半導体ウェハ（図６の１０）に形成された第１の被検査チップ（図６の１１）、及び前記第２の半導体ウェハ（図６の２０）に形成された第２の被検査チップ（図６の２１）の両方に同時に検査信号を伝送する工程と、前記検査信号を受けた前記第１の被検査チップ（図６の１１）及び前記第２の被検査チップ（図６の２１）が各々の検査結果を同時又は順次、前記プローブカード（図６の４０）に伝送する工程と、を含む（形態２）。
　さらに、以下の形態も可能である。
　第１の半導体ウェハと第２の半導体ウェハの間に配されたプローブカードが前記第１の半導体ウェハに形成された第１の被検査チップ、及び前記第２の半導体ウェハに形成された第２の被検査チップの両方に同時に検査信号を伝送する工程と、前記検査信号を受けた前記第１の被検査チップ及び前記第２の被検査チップが各々の検査結果を同時又は順次、前記プローブカードに伝送する工程と、を含むことが好ましい（形態２－１）。
　第１の半導体ウェハと第２の半導体ウェハの間に配されたプローブカードの前記第１の半導体ウェハ側に配された第１の検査用チップが前記第１の半導体ウェハに形成された第１の被検査チップに、前記プローブカードの第２の半導体ウェハ側に配された第２の検査用チップが前記第２の半導体ウェハに形成された第２の被検査チップに、同時に又は独立に検査信号を伝送する工程と、前記検査信号を受けた前記第１の被検査チップが前記第１の検査用チップに、前記検査信号を受けた前記第２の被検査チップが前記第２の検査用チップに、同時に又は独立に検査結果を伝送する工程と、を含むことが好ましい（形態２－２）。
　本発明の実施形態３に係る半導体検査方法では、第１の半導体ウェハ（図１０の１０）と第２の半導体ウェハ（図１０の２０）の間に配されたプローブカード（図１０の４０）の前記第１の半導体ウェハ（図１０の１０）側に配された第１の検査用チップ（図１０の４２Ａ）が前記第１の半導体ウェハ（図１０の１０）に形成された第１の被検査チップ（図１０の１１）に、前記プローブカード（図１０の４０）の第２の半導体ウェハ（図１０の２０）側に配された第２の検査用チップ（図１０の４２Ｂ）が前記第２の半導体ウェハ（図１０の２０）に形成された第２の被検査チップ（図１０の２１）に、同時に又は独立に検査信号を伝送する工程と、前記検査信号を受けた前記第１の被検査チップ（図１０の１１）が前記第１の検査用チップ（図１０の４２Ａ）に、前記検査信号を受けた前記第２の被検査チップ（図１０の２１）が前記第２の検査用チップ（図１０の４２Ｂ）に、同時に又は独立に検査結果を伝送する工程と、を含む（形態３）。
　本発明の実施例１に係る半導体検査装置について図面を用いて説明する。図１は、本発明の実施例１に係る半導体検査装置の構成を模式的に示した図２のＡ－Ａ´間の断面図である。図２は、本発明の実施例１に係る半導体検査装置の構成を模式的に示した第２の半導体ウェハ側から見た平面図である。なお、図２では、図１の第２のステージ３３及びプローバ３１のヘッド部を省略している。
　図１及び図２を参照すると、半導体検査装置３０は、同時に２枚の半導体ウェハ１０、２０を検査することが可能な装置である。半導体検査装置３０は、プローバ３１と、第１のステージ３２と、第２のステージ３３と、プローブカード４０と、プローブカード支持台４３と、を有する。
　プローバ３１は、第１のステージ３２及びプローブカード支持台４３を保持する台座部と、第２のステージ３３を保持するヘッド部とが回動自在に連結された部材である。
　第１のステージ３２は、プローブカード４０の下側に配された第１の半導体ウェハ１０を保持するステージである。第１のステージ３２は、プローバ３１の台座部上に固定されている。第１のステージ３２は、第１の半導体ウェハ１０の位置合わせ機構として、ｘ、ｙ、ｚ軸方向の移動と、ｘｙ平面の回転と、ｘｙ平面の傾き変化を有する。なお、プローブカード支持台４３及び第２のステージ３３の両者に位置合わせ機構があれば、第１のステージ３２に位置合わせ機構を有さなくてもよい。第１のステージ３２は、第１の半導体ウェハ１０をステージ上に固定する手段として、真空吸着手段、把持手段などを有する。
　第２のステージ３３は、プローブカード４０の上側に配された第２の半導体ウェハ２０を保持するステージである。第２のステージ３３は、プローバ３１のヘッド部上に固定されている。第２のステージ３３は、第２の半導体ウェハ２０の位置合わせ機構として、ｘ、ｙ、ｚ軸方向の移動と、ｘｙ平面の回転と、ｘｙ平面の傾き変化が可能な機構を有する。なお、プローブカード支持台４３及び第１のステージ３２の両者に位置合わせ機構があれば、第２のステージ３３に位置合わせ機構を有さなくてもよい。第２のステージ３３は、第２の半導体ウェハ２０をステージ上に固定する手段として、真空吸着手段、把持手段などを有する。
　プローブカード４０は、半導体ウェハ１０、２０に対して電源と信号の両方又は一方を非接触で伝送する機能を有するカード状の部品である。なお、プローブピンを接触させて電源と信号の両方又は一方を伝送する構成については、実施例５（図２２）を参照されたい。プローブカード４０は、外周部にて着脱自在にプローブカード支持台４３に支持されている。プローブカード４０は、プローブカード支持台４３及びプローバ３１内に配された配線５１を通じてテスタ５０と電気的に接続されている。なお、プローブカード４０の詳細な構成については、後述する。
　プローブカード支持台４３は、プローブカード４０を着脱自在に支持するための台である。プローブカード支持台４３は、プローバ３１の台座部上に固定されている。プローブカード支持台４３は、プローブカード４０の位置合わせ機構として、ｘ、ｙ、ｚ軸方向の移動と、ｘｙ平面の回転と、ｘｙ平面の傾き変化を有する。なお、第１のステージ３２及び第２のステージ３３の両者に位置合わせ機構があれば、プローブカード支持台４３に位置合わせ機構を有さなくてもよい。プローブカード支持台４３は、プローバ３１の台座部と着脱自在な構成であってもよい。
　第１の半導体ウェハ１０は、プローブカード４０の下側に配置された半導体ウェハであり、第１のステージ３２の上面に保持されている。第２の半導体ウェハ２０は、プローブカード４０の上側に配置された半導体ウェハであり、第２のステージ３３の下面に保持されている。第１の半導体ウェハ１０と第２の半導体ウェハ２０は、同一サイズでなくてもよい。半導体ウェハ１０、２０は、プローブカード４０に対して非接触で通信可能な機能を有する。なお、半導体ウェハ１０、２０の詳細な構成、及び検査時の動作については、後述する。
　テスタ５０は、プローブカード４０を介して半導体ウェハ１０、２０をテストする装置である。なお、テスタ５０の動作については、後述する。
　次に、本発明の実施例１に係る半導体検査装置におけるプローブカード、及び半導体ウェハの構成について図面を用いて説明する。図３は、本発明の実施例１に係る半導体検査装置におけるプローブカード、及び半導体ウェハの構成を模式的に示した斜視図である。図４は、本発明の実施例１に係る半導体検査装置におけるプローブカードの検査用チップ、及び半導体ウェハの被検査チップの構成を模式的に示した斜視図である。図５は、本発明の実施例１に係る半導体検査装置におけるプローブカードの検査用チップ、及び半導体ウェハの被検査チップの回路構成を模式的に示したブロック図である。
　図３を参照すると、第１の半導体ウェハ１０は、複数の被検査チップ１１を有する。第２の半導体ウェハ２０は、複数の被検査チップ２１を有する。プローブカード４０は、複数の検査用チップ４２を有する。第１の半導体ウェハ１０、第２の半導体ウェハ２０、及びプローブカード４０を位置合わせすることにより、１つの検査用チップ４２に対して１つの被検査チップ１１と１つの被検査チップ２１が対応する。なお、被検査チップ１１、２１と検査用チップ４２の大きさは必ずしも同じでなくてよい。また、第１の半導体ウェハ１０の第１の被検査チップ１１と第２の半導体ウェハ２０の第２の被検査チップ２１とは、機能の一部が同じで検査ベクトルを一部共有する場合があるので、必ずしも同一の構成でなくてもよい。
　図４を参照すると、検査用チップ４２には、所定の位置に電気的に非接触で電源や信号の伝送を行う非接触伝送電極４２ａが形成されている。被検査チップ１１には、検査用チップ４２の非接触伝送電極４２ａと対応する位置に電気的に非接触で電源や信号の伝送を行う非接触伝送電極１１ａが形成されている。被検査チップ２１には、検査用チップ４２の非接触伝送電極４２ａと対応する位置に電気的に非接触で電源や信号の伝送を行う非接触伝送電極２１ａが形成されている。検査用チップ４２に対して被検査チップ１１と被検査チップ２１が対応すると、１つの非接触伝送電極４２ａに対して１つの非接触伝送電極１１ａと１つの非接触伝送電極２１ａが対応する。非接触伝送電極４２ａは、非接触伝送電極１１ａ、２１ａの両方と同時に信号や電源の伝送が可能である。
　図５を参照すると、検査用チップ４２は、非接触伝送電極４２ａと、非接触伝送インタフェース回路４２ｂと、検査支援回路４２ｃと、を有する。非接触伝送電極４２ａは、非接触伝送電極１１ａ（及び図４の非接触伝送電極２１ａ）に対して電気的に非接触で電源や信号の伝送を行う通信用コイルである。非接触伝送インタフェース回路４２ｂは、検査支援回路４２ｃから非接触伝送電極４２ａへ出力するための電源や信号の伝送形式を変換するとともに、非接触伝送電極４２ａから検査支援回路４２ｃへ出力するための電源や信号の伝送形式を変換する回路である。検査支援回路４２ｃは、テスタ５０による被検査チップ１１（及び図４の被検査チップ２１）の検査を支援する回路であり、テスタ５０からの信号を所定の処理を行って非接触伝送インタフェース回路４２ｂに向けて出力するとともに、非接触伝送インタフェース回路４２ｂからの信号を所定の処理を行ってテスタ５０に向けて出力する。
　図５を参照すると、被検査チップ１１は、非接触伝送電極１１ａと、非接触伝送インタフェース回路１１ｂと、パッド１１ｃと、被検査回路１１ｄと、を有する。非接触伝送電極１１ａは、非接触伝送電極４２ａに対して電気的に非接触で電源や信号の伝送を行う通信用コイルである。非接触伝送インタフェース回路１１ｂは、被検査回路１１ｄから非接触伝送電極１１ａへ出力するための電源や信号の伝送形式を変換するとともに、非接触伝送電極１１ａから被検査回路１１ｄへ出力するための電源や信号の伝送形式を変換する回路である。パッド１１ｃは、被検査回路１１ｄの入出力用の電極パッドである。被検査回路１１ｄは、検査の対象となる回路であり、非接触伝送インタフェース回路１１ｂ及びパッド１１ｃとの間で信号や電源の入出力を行う。
　次に、本発明の実施例１に係る半導体検査装置におけるプローブカード、及び半導体ウェハの非接触伝送電極の配置について図面を用いて説明する。図６～図８、図１０は、本発明の実施例１に係る半導体検査装置におけるプローブカード、及び半導体ウェハの非接触伝送電極の配置を模式的に示した断面図である。図９、図１１～図１３は、本発明の実施例１に係る半導体検査装置におけるプローブカードの変形例を模式的に示した断面図である。
　プローブカード４０が検査用チップ４２をプローブカード基板４１の片面に実装した例（片面型）として、図６を参照すると、プローブカード４０は、プローブカード基板４１（配線基板）の第１の半導体ウェハ１０側の面にバンプ４４を介して検査用チップ４２がフリップチップ接続されており、非接触伝送電極４２ａが検査用チップ４２のプローブカード基板４１側の面に配設されている。第１の半導体ウェハ１０は、非接触伝送電極１１ａが第１の半導体ウェハ１０のプローブカード基板４１側の面の反対面に配設されている。第２の半導体ウェハ２０は、非接触伝送電極２１ａが第２の半導体ウェハ２０のプローブカード基板４１側の面に配設されている。
　半導体ウェハ１０、２０の配置関係に係る変形例（片面型）として、図７を参照すると、プローブカード４０は、プローブカード基板４１（配線基板）の第１の半導体ウェハ１０側の面にバンプ４４を介して検査用チップ４２がフリップチップ接続されており、非接触伝送電極４２ａが検査用チップ４２のプローブカード基板４１側の面に配設されている。第１の半導体ウェハ１０は、非接触伝送電極１１ａが第１の半導体ウェハ１０のプローブカード基板４１側の面に配設されている。第２の半導体ウェハ２０は、非接触伝送電極２１ａが第２の半導体ウェハ２０のプローブカード基板４１側の面の反対面に配設されている。
　半導体ウェハ１０、２０の配置関係に係る変形例（片面型）として、図８を参照すると、プローブカード４０は、プローブカード基板４１（配線基板）の第１の半導体ウェハ１０側の面にバンプ４４を介して検査用チップ４２がフリップチップ接続されており、非接触伝送電極４２ａが検査用チップ４２のプローブカード基板４１側の面に配設されている。第１の半導体ウェハ１０は、非接触伝送電極１１ａが第１の半導体ウェハ１０のプローブカード基板４１側の面に配設されている。第２の半導体ウェハ２０は、非接触伝送電極２１ａが第２の半導体ウェハ２０のプローブカード基板４１側の面に配設されている。図８の例では、検査用チップ４２と第１の被検査チップ１１の非接触伝送電極４２ａ、１１ａの位置関係と、検査用チップ４２と第２の被検査チップ２１の非接触伝送電極４２ａ、２１ａの位置関係とが違うので、第１の半導体ウェハ１０と第２の半導体ウェハ２０が非接触伝送電極１１ａ、２１ａの位置に関して面対称にする必要がある。
　片面型のプローブカード４０に係る変形例として、図９（Ａ）を参照すると、プローブカード４０は、図６～図８と同様に、プローブカード基板４１（配線基板）の下側の面に検査用チップ４２が実装されているが、非接触伝送電極４２ａを検査用チップ４２のプローブカード基板４１側の面の反対面に配設してもよい。また、図９（Ｂ）を参照すると、プローブカード４０は、プローブカード基板４１（配線基板）の上側の面に検査用チップ４２を実装してもよく、非接触伝送電極４２ａを検査用チップ４２のプローブカード基板４１側の面に配設してもよい。また、図９（Ｃ）を参照すると、プローブカード４０は、プローブカード基板４１（配線基板）の上側の面に検査用チップ４２を実装し、非接触伝送電極４２ａを検査用チップ４２のプローブカード基板４１側の面の反対面に配設してもよい。
　プローブカード４０が検査用チップ４２をプローブカード基板４１の両面に実装した例（両面型）として、図１０を参照すると、プローブカード４０は、プローブカード基板４１（配線基板）の第１の半導体ウェハ１０側の面にバンプ４４を介して検査用チップ４２Ａがフリップチップ接続されており、非接触伝送電極４２ａが検査用チップ４２のプローブカード基板４１側の面の反対面に配設されている。また、プローブカード４０は、プローブカード基板４１の第２の半導体ウェハ２０側の面にもバンプ４４を介して検査用チップ４２Ｂがフリップチップ接続されており、非接触伝送電極４２ａが検査用チップ４２のプローブカード基板４１側の面の反対面に配設されている。第１の半導体ウェハ１０は、非接触伝送電極１１ａが第１の半導体ウェハ１０のプローブカード基板４１側の面に配設されている。第２の半導体ウェハ２０は、非接触伝送電極２１ａが第２の半導体ウェハ２０のプローブカード基板４１側の面に配設されている。非接触伝送電極１１ａ、２１ａ、４２ａには通信コイルが用いられ、磁気結合により非接触伝送を行うので、プローブカード基板４１において磁束を遮蔽する膜（例えば、金属層４１ａ）を設けている。
　両面型のプローブカード４０に係る変形例として、図１１（Ａ）を参照すると、プローブカード４０は、図１０と同様に、プローブカード基板４１（配線基板）の両面に検査用チップ４２Ａ、４２Ｂが実装されているが、検査用チップ４２Ａの非接触伝送電極４２ａを検査用チップ４２のプローブカード基板４１側の面に配設し、検査用チップ４２Ｂの非接触伝送電極４２ａを検査用チップ４２のプローブカード基板４１側の面に配設してもよい。また、図１１（Ｂ）を参照すると、プローブカード４０は、プローブカード基板４１（配線基板）の両面に検査用チップ４２Ａ、４２Ｂが実装され、検査用チップ４２Ａの非接触伝送電極４２ａを検査用チップ４２のプローブカード基板４１側の面の反対面に配設し、検査用チップ４２Ｂの非接触伝送電極４２ａを検査用チップ４２のプローブカード基板４１側の面に配設してもよい。また、図１１（Ｃ）を参照すると、プローブカード４０は、プローブカード基板４１（配線基板）の両面に検査用チップ４２Ａ、４２Ｂが実装され、検査用チップ４２Ａの非接触伝送電極４２ａを検査用チップ４２のプローブカード基板４１側の面に配設し、検査用チップ４２Ｂの非接触伝送電極４２ａを検査用チップ４２のプローブカード基板４１側の面の反対面に配設してもよい。
　プローブカード４０が検査用チップ４２をプローブカード基板４１に埋め込んだ例（埋込型）として、図１２（Ａ）を参照すると、プローブカード４０は、プローブカード基板４１（配線基板）内に検査用チップ４２が埋め込まれており、非接触伝送電極４２ａが検査用チップ４２の下側の面に配設されている。また、図１２（Ｂ）を参照すると、プローブカード４０は、プローブカード基板４１（配線基板）内に検査用チップ４２が埋め込まれ、非接触伝送電極４２ａを検査用チップ４２の上側の面に配設してもよい。
　検査用チップ４２に非接触伝送電極を設けないでプローブカード基板４１に非接触伝送電極を設けた例（基板電極型）として、図１３（Ａ）を参照すると、プローブカード４０は、プローブカード基板４１（配線基板）内に検査用チップ４２が埋め込まれており、非接触伝送電極４１ｂがプローブカード基板４１の下側の面に配設され、非接触伝送電極４１ｂと検査用チップ４２が電気的に接続されている。また、図１３（Ｂ）を参照すると、プローブカード４０は、プローブカード基板４１（配線基板）内に検査用チップ４２が埋め込まれており、非接触伝送電極４１ｂがプローブカード基板４１の上側の面に配設され、非接触伝送電極４１ｂと検査用チップ４２が電気的に接続されている。また、図１３（Ｃ）を参照すると、プローブカード４０は、プローブカード基板４１（配線基板）内に検査用チップ４２が埋め込まれており、非接触伝送電極４１ｂがプローブカード基板４１の両面に配設され、非接触伝送電極４１ｂと検査用チップ４２が電気的に接続されている。なお、図１３ではプローブカード基板４１内に検査用チップ４２が埋め込まれた形態を示したが、プローブカード基板４１上に検査用チップ４２をフリップチップ接続した形態であってもよい。
　次に、本発明の実施例１に係る半導体検査装置の正誤判定動作について図面を用いて説明する。図１４は、本発明の実施例１に係る半導体検査装置の正誤判定動作の一例を模式的に示した図である。
　まず、テスタ５０は、テスト開始にあたって、テスト信号（例えば、「０１１０」）を、検査用チップ４２を介して第１の被検査チップ１１及び第２の被検査チップ２１に同時に送信する。
　次に、第１の被検査チップ１１及び第２の被検査チップ２１は、テスタ５０からのテスト信号を受信した後、テストを開始し、テスト結果（例えば、第１の被検査チップ１１のテスト結果「１０１０」、第２の被検査チップ２１のテスト結果「１０１１」）を、検査用チップ４２を介してテスタ５０に送信する。
　次に、テスタ５０は、第１の被検査チップ１１及び第２の被検査チップ２１からのテスト結果を受信することにより、当該テスト結果と期待値（例えば、期待値「１０１１」）を比較する。比較の結果、テスト結果と期待値が異なる場合、テスタ５０は、当該テスト結果に対応する被検査チップ（図１４では第１の被検査チップ１１）をＮＧと判定する。一方、テスト結果と期待値が同じ場合、テスタ５０は、当該テスト結果に対応する被検査チップ（図１４では第２の被検査チップ２１）をＧＯＯＤと判定する。なお、検査支援回路（図５の４２ｃ）自体が、テスト信号の生成を行うこと又は、及び検査結果と期待値の比較を行うことも可能である。
　実施例１によれば、被検査チップ１１、２１を形成した半導体ウェハ１０、２０をプローブカード４０の両面に配置することにより、半導体検査装置の台数を増やすことなく、同時に検査可能なチップ数を増加させることができ、１チップ当たりの検査時間を短縮することができる。その結果、検査コストの削減が可能となる。また、従来の半導体検査装置と比較して、１ウェハあたりの半導体検査装置の小型化が可能である。
　本発明の実施例２に係る半導体検査装置について図面を用いて説明する。図１５は、本発明の実施例２に係る半導体検査装置におけるプローブカードの検査用チップ、及び半導体ウェハの被検査チップの構成を模式的に示した斜視図である。図１６は、本発明の実施例２に係る半導体検査装置におけるプローブカード、及び半導体ウェハの非接触伝送電極の配置を模式的に示した断面図である。なお、図１５は、実施例１の図４に対応する。
　実施例１では磁気結合を利用して検査用チップ（図４の４２）と被検査チップ（図４の１１、２１）の間の非接触伝送を行っているが、実施例２では、検査用チップ６２Ａ、６２Ｂと被検査チップ１１、２１の間の非接触伝送を、容量結合を利用して行うようにしている。その他の構成は、実施例１と同様である。
　図１５を参照すると、検査用チップ６２Ａ、６２Ｂには、所定の位置に電気的に非接触で電源や信号の伝送を行う非接触伝送電極６２ａが形成されている。被検査チップ１１には、検査用チップ６２Ａの非接触伝送電極６２ａと対応する位置に電気的に非接触で電源や信号の伝送を行う非接触伝送電極１１ａが形成されている。被検査チップ２１には、検査用チップ６２Ｂの非接触伝送電極６２ａと対応する位置に電気的に非接触で電源や信号の伝送を行う非接触伝送電極２１ａが形成されている。
　図１６を参照すると、容量結合では非接触伝送電極が対面する必要があるので、プローブカード６０は、プローブカード基板６１の両面に検査用チップ６２Ａ、６２Ｂが実装されている。プローブカード６０は、プローブカード基板６１の第１の半導体ウェハ１０側の面にバンプ６４を介して検査用チップ６２Ａがフリップチップ接続されており、非接触伝送電極６２ａが検査用チップ６２のプローブカード基板６１側の面の反対面に配設されている。また、プローブカード６０は、プローブカード基板６１の第２の半導体ウェハ２０側の面にもバンプ６４を介して検査用チップ６２Ｂがフリップチップ接続されており、非接触伝送電極６２ａが検査用チップ６２のプローブカード基板６１側の面の反対面に配設されている。第１の半導体ウェハ１０は、非接触伝送電極１１ａが第１の半導体ウェハ１０のプローブカード基板６１側の面に配設されている。第２の半導体ウェハ２０は、非接触伝送電極２１ａが第２の半導体ウェハ２０のプローブカード基板６１側の面に配設されている。非接触伝送電極１１ａ、２１ａ、６２ａには、容量結合に適した導体層が用いられる。
　次に、本発明の実施例２に係る半導体検査装置の正誤判定動作について図面を用いて説明する。図１７は、本発明の実施例２に係る半導体検査装置の正誤判定動作の一例を模式的に示した図である。
　まず、テスタ５０は、テスト開始にあたって、テスト信号（例えば、「０１１０」）を、検査用チップ６２Ａを介して第１の被検査チップ１１に送信するとともに、検査用チップ６２Ｂを介して第２の被検査チップ２１に送信する。
　次に、第１の被検査チップ１１及び第２の被検査チップ２１は、テスタ５０からのテスト信号を受信した後、テストを開始する。第１の被検査チップ１１は、テスト結果（例えば、第１の被検査チップ１１のテスト結果「１０１０」）を、検査用チップ６２Ａを介してテスタ５０に送信する。第２の被検査チップ２１は、テスト結果（例えば、第２の被検査チップ２１のテスト結果「１０１１」）を、検査用チップ６２Ｂを介してテスタ５０に送信する。
　次に、テスタ５０は、第１の被検査チップ１１及び第２の被検査チップ２１からのテスト結果を受信することにより、当該テスト結果と期待値（例えば、期待値「１０１１」）を比較する。比較の結果、テスト結果と期待値が異なる場合、テスタ５０は、当該テスト結果に対応する被検査チップ（図１７では第１の被検査チップ１１）をＮＧと判定する。一方、テスト結果と期待値が同じ場合、テスタ５０は、当該テスト結果に対応する被検査チップ（図１７では第２の被検査チップ２１）をＧＯＯＤと判定する。なお、検査支援回路（図５の４２ｃに相当）自体が、テスト信号の生成を行うこと又は、及び検査結果と期待値の比較を行うことも可能である。
　実施例２によれば、実施例１と同様な効果を奏する。
　本発明の実施例３に係る半導体検査装置について図面を用いて説明する。図１８は、本発明の実施例３に係る半導体検査装置の構成を模式的に示した断面図である。
　実施例３に係る半導体検査装置では、実施例１に係る半導体検査装置（図１参照）のプローブカード４０と半導体ウェハ１０、２０との間に膜厚が均一な絶縁膜７０を介在させたものである。その他の構成は、実施例１と同様である。なお、絶縁膜７０の介在は、実施例２に適用することも可能である。
　実施例３によれば、実施例１と同様な効果を奏するとともに、プローブカード４０の撓みを回避することができる。
　本発明の実施例４に係る半導体検査装置について図面を用いて説明する。図１９は、本発明の実施例４に係る半導体検査装置の構成を模式的に示した図２０のＢ－Ｂ´間の断面図である。図２０は、本発明の実施例４に係る半導体検査装置の構成を模式的に示した第２の半導体ウェハ側から見た平面図である。図２１は、本発明の実施例４に係る半導体検査装置の変形例の構成を模式的に示した断面図である。なお、図２０では、図１９の第２のステージ３３、プローバ３１のヘッド部、及び第２のプローブ針７２を省略している。
　実施例１では検査用チップ（図４の４２）と被検査チップ（図４の１１、２１）の間の伝送を非接触伝送のみで行っているが、実施例４では、電源やクロック信号などの共通の信号についてのみプローブ針７１、７２と半導体ウェハ１０、２０を接触させて各被検査チップ１１、２１に伝送するようにし、その他の信号については非接触伝送により伝送を行っている。その他の構成は、実施例１と同様である。なお、プローブ針７１、７２と半導体ウェハ１０、２０の接触に関しては、実施例２、３に適用することも可能である。
　図１９及び図２０を参照すると、第１の半導体ウェハ１０は、第１の半導体ウェハ１０のプローブカード基板４１側の面の反対面に非接触伝送電極１１ａが配設されており、第１の半導体ウェハ１０のプローブカード基板４１側の面の反対面に第１のプローブ針７１と接触する電極パッド（図示せず）を有する。第１のプローブ針７１と接触する電極パッドは、被検査チップ１１が配設されている領域以外の領域に配設されており、配線（図示せず）を通じて各被検査チップ１１と電気的に接続されている。第２の半導体ウェハ２０は、第２の半導体ウェハ２０のプローブカード基板４１側の面に非接触伝送電極２１ａが配設されており、第２の半導体ウェハ２０のプローブカード基板４１側の面に第２のプローブ針７２と接触する電極パッド（図示せず）を有する。第２のプローブ針７２と接触する電極パッドは、被検査チップ１１が配設されている領域以外の領域に配設されており、配線（図示せず）を通じて各被検査チップ１１と電気的に接続されている。第２の半導体ウェハ２０は、第１の半導体ウェハ１０と重なり合わない領域ができるように配置される。
　第１のプローブ針７１は、第１の半導体ウェハ１０に電源やクロック信号などの共通の信号を供給するためのプローブ針であり、第１の半導体ウェハ１０のプローブカード基板４１側の面の反対面に配設された電極パッド（図示せず）と接触する。第１のプローブ針７１は、プローバ３１の台座部に固定されており、配線（図示せず）を通じてテスタ（図１の５０に相当）と電気的に接続されている。第２のプローブ針７２は、第２の半導体ウェハ２０に電源やクロック信号などの共通の信号を供給するためのプローブ針であり、第２の半導体ウェハ２０のプローブカード基板４１側の面に配設された電極パッド（図示せず）と接触する。第２のプローブ針７２は、プローバ３１のヘッド部に固定されており、配線（図示せず）を通じてテスタ（図１の５０に相当）と電気的に接続されている。
　図１９の変形例として、図２１を参照すると、第１の半導体ウェハ１０は、第１の半導体ウェハ１０のプローブカード基板４１側の面に非接触伝送電極１１ａが配設されており、第１の半導体ウェハ１０のプローブカード基板４１側の面に第１のプローブ針７１と接触する電極パッド（図示せず）を有する。第１のプローブ針７１と接触する電極パッドは、被検査チップ１１が配設されている領域以外の領域に配設されており、配線（図示せず）を通じて各被検査チップ１１と電気的に接続されている。第２の半導体ウェハ２０は、第２の半導体ウェハ２０のプローブカード基板４１側の面の反対面に非接触伝送電極２１ａが配設されており、第２の半導体ウェハ２０のプローブカード基板４１側の面の反対面に第２のプローブ針７２と接触する電極パッド（図示せず）を有する。第２のプローブ針７２と接触する電極パッドは、被検査チップ１１が配設されている領域以外の領域に配設されており、配線（図示せず）を通じて各被検査チップ１１と電気的に接続されている。第２の半導体ウェハ２０は、第１の半導体ウェハ１０と重なり合わない領域ができるように配置される。
　第１のプローブ針７１は、第１の半導体ウェハ１０に電源やクロック信号などの共通の信号を供給するためのプローブ針であり、第１の半導体ウェハ１０のプローブカード基板４１側の面に配設された電極パッド（図示せず）と接触する。第１のプローブ針７１は、プローバ３１の台座部に固定されており、配線（図示せず）を通じてテスタ（図１の５０に相当）と電気的に接続されている。第２のプローブ針７２は、第２の半導体ウェハ２０に電源やクロック信号などの共通の信号を供給するためのプローブ針であり、第２の半導体ウェハ２０のプローブカード基板４１側の面の反対面に配設された電極パッド（図示せず）と接触する。第２のプローブ針７２は、プローバ３１のヘッド部に固定されており、配線（図示せず）を通じてテスタ（図１の５０に相当）と電気的に接続されている。
　実施例４によれば、実施例１と同様な効果を奏するとともに、電源やクロック信号などの共通の信号をプローブ針７１、７２から供給することができ、被検査チップ１１、２１における非接触伝送電極１１ａ、２１ａの個数を減らすことができる。
　本発明の実施例５に係る半導体検査装置について図面を用いて説明する。図２２は、本発明の実施例５に係る半導体検査装置の構成を模式的に示した断面図である。
　実施例１ではプローブカード（図１の４０）と半導体ウェハ（図１の１０、２０）の間の伝送を非接触伝送のみで行っているが、実施例５では、プローブカード４０と半導体ウェハ１０、２０の間の伝送をプローブピン７３による接触伝送のみで行っている。プローブピン７３は、プローブカード４０の両面に配設されており、半導体ウェハ１０、２０のパッド（図５のパッド１１ｃに相当）と接触し、配線５１を通じてテスタ５０と電気的に接続されている。
　実施例５によれば、実施例１と同様な効果を奏するとともに、半導体ウェハ１０、２０に非接触伝送電極を設けないこともできる。
　本発明の実施例６に係る半導体検査装置について図面を用いて説明する。図２３は、本発明の実施例６に係る半導体検査装置の構成を模式的に示した図である。
　実施例１ではプローブカード（図１の４０）及び半導体ウェハ（図１の１０、２０）を横置き（水平置き）としているが、実施例６では、プローブカード４０及び半導体ウェハ１０、２０を縦置き（垂直置き）としたものである。その他の構成は実施例１と同様である。なお、プローブカード４０及び半導体ウェハ１０、２０の縦置きに関しては、実施例２～５に適用することも可能である。
　実施例６によれば、実施例１と同様な効果を奏するとともに、プローブカード４０が撓むことなく検査を行うことができる。
　なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

Claims (23)

  1. 　１又は複数の被検査チップが形成された半導体ウェハに信号又は電源の伝送を行うプローブカードを備え、
    　前記プローブカードの第１面に第１の半導体ウェハが対面し、かつ、前記プローブカードの前記第１面の反対側の第２面に第２の半導体ウェハが対面するように構成されることを特徴とする半導体検査装置。
  2. 　前記プローブカードは、前記第１の半導体ウェハにおける第１の被検査チップ、及び前記第２の半導体ウェハにおける第２の被検査チップと非接触伝送が可能な１又は複数の検査用チップを備えることを特徴とする請求項１記載の半導体検査装置。
  3. 　前記第１の被検査チップ及び前記第２の被検査チップは、非接触で信号又は電源の伝送を行う非接触伝送電極を１つ以上含み、
    　前記検査用チップは、前記第１の被検査チップ及び前記第２の被検査チップの一方又は両方の前記非接触伝送電極と非接触で信号又は電源の伝送を行う非接触伝送電極を１つ以上含むことを特徴とする請求項２記載の半導体検査装置。
  4. 　前記プローブカードは、基板の片面に前記検査用チップが実装されていることを特徴とする請求項３記載の半導体検査装置。
  5. 　前記検査用チップの前記非接触伝送電極は、前記検査用チップの前記基板側の面又はその反対面に配置されることを特徴とする請求項４記載の半導体検査装置。
  6. 　前記プローブカードは、基板の両面に前記検査用チップが実装されていることを特徴とする請求項３記載の半導体検査装置。
  7. 　前記基板の第１面に実装された第１の検査用チップの非接触伝送電極は、前記第１の検査用チップの前記基板側の面又はその反対面に配置され、
    　前記基板の前記第１面の反対側の第２面に実装された第２の検査用チップの非接触伝送電極は、前記第２の検査用チップの前記基板側の面又はその反対面に配置されることを特徴とする請求項６記載の半導体検査装置。
  8. 　前記基板は、前記第１の検査用チップと前記第２の検査用チップの間を磁気的に遮蔽する金属層を内蔵していることを特徴とする請求項６又は７記載の半導体検査装置。
  9. 　前記プローブカードは、基板に前記検査用チップが埋め込まれていることを特徴とする請求項２記載の半導体検査装置。
  10. 　前記プローブカードは、前記第１の被検査チップ及び前記第２の被検査チップの一方又は両方の前記非接触伝送電極と非接触で信号又は電源の伝送を行う非接触伝送電極を１つ以上含む基板を有し、
    　前記基板の前記非接触伝送電極は、前記検査用チップと電気的に接続されていることを特徴とする請求項９記載の半導体検査装置。
  11. 　前記基板の前記非接触伝送電極は、前記基板の前記第１の被検査チップ側の面、及び前記第２の被検査チップ側の面の一方又は両方に配置されることを特徴とする請求項１０記載の半導体検査装置。
  12. 　前記第１の半導体ウェハの前記非接触伝送電極は、前記第１の半導体ウェハの前記プローブカード側の面又はその反対面に配され、
    　前記第２の半導体ウェハの前記非接触伝送電極は、前記第２の半導体ウェハの前記プローブカード側の面又はその反対面に配されることを特徴とする請求項３乃至１１のいずれか一に記載の半導体検査装置。
  13. 　前記非接触伝送電極は、通信用コイルであることを特徴とする請求項３乃至１２のいずれか一に記載の半導体検査装置。
  14. 　前記非接触伝送電極は、容量結合を行うための導体層であることを特徴とする請求項３乃至１２のいずれか一に記載の半導体検査装置。
  15. 　前記プローブカードと前記第１の半導体ウェハの間、及び前記プローブカードと前記第２の半導体ウェハの間の一方又は両方に介在した絶縁体を備えることを特徴とする請求項１乃至１４のいずれか一に記載の半導体検査装置。
  16. 　前記第１の半導体ウェハ及び前記第２の半導体ウェハの一方又は両方は、前記被検査チップが配された領域以外の領域に配設されるとともに各前記被検査チップと電気的に接続された電極を有し、
    　前記電極と接触するとともに前記電極に電源又は信号を供給するプローブ針を備えることを特徴とする請求項１乃至１５のいずれか一に記載の半導体検査装置。
  17. 　前記プローブカードは、片面又は両面に複数のプローブピンが配設され、前記プローブピンが前記第１の半導体ウェハ及び前記第２の半導体ウェハの一方又は両方と接触するように構成されることを特徴とする請求項１記載の半導体検査装置。
  18. 　前記第１の半導体ウェハと前記第２の半導体ウェハは、互いに同一種又は異種であることを特徴とする請求項１乃至１７のいずれか一に記載の半導体検査装置。
  19. 　前記プローブカードを着脱可能に支持するカード支持台と、
    　前記第１の半導体ウェハを支持する第１のウェハステージと、
    　前記第２の半導体ウェハを支持する第２のウェハステージと、
    を備え、
    　前記カード支持台、前記第１のウェハステージ、及び前記第２のウェハステージのうち少なくとも２つは、位置決め機構を有することを特徴とする請求項１乃至１８のいずれか一に記載の半導体検査装置。
  20. 　前記プローブカード、前記第１の半導体ウェハ、及び前記第２の半導体ウェハは、水平面に対し垂直に配置されることを特徴とする請求項１乃至１９のいずれか一に記載の半導体検査装置。
  21. 　第１の半導体ウェハと第２の半導体ウェハの間に配されたプローブカードが前記第１の半導体ウェハに形成された第１の被検査チップ、及び前記第２の半導体ウェハに形成された第２の被検査チップの両方に同時に検査信号を伝送する工程と、
    　前記検査信号を受けた前記第１の被検査チップ及び前記第２の被検査チップが各々の検査結果を同時又は順次、前記プローブカードに伝送する工程と、
    を含むことを特徴とする半導体検査方法。
  22. 　第１の半導体ウェハと第２の半導体ウェハの間に配されたプローブカードの前記第１の半導体ウェハ側に配された第１の検査用チップが前記第１の半導体ウェハに形成された第１の被検査チップに、前記プローブカードの第２の半導体ウェハ側に配された第２の検査用チップが前記第２の半導体ウェハに形成された第２の被検査チップに、同時に又は独立に検査信号を伝送する工程と、
    　前記検査信号を受けた前記第１の被検査チップが前記第１の検査用チップに、前記検査信号を受けた前記第２の被検査チップが前記第２の検査用チップに、同時に又は独立に検査結果を伝送する工程と、
    を含むことを特徴とする半導体検査方法。
  23. 　請求項２１又は２２記載の工程を含むことを特徴とする半導体装置の製造方法。
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