WO2009092231A1 - 实现数据报错的方法和装置 - Google Patents

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WO2009092231A1
WO2009092231A1 PCT/CN2008/073506 CN2008073506W WO2009092231A1 WO 2009092231 A1 WO2009092231 A1 WO 2009092231A1 CN 2008073506 W CN2008073506 W CN 2008073506W WO 2009092231 A1 WO2009092231 A1 WO 2009092231A1
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PCT/CN2008/073506
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Jing Li
Dongyu Geng
Dongning Feng
Weiguang Liang
Frank Effenberger
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Huawei Technologies Co., Ltd.
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    • H04L1/0078—Avoidance of errors by organising the transmitted data in a format specifically designed to deal with errors, e.g. location
    • H04L1/0079—Formats for control data
    • H04L1/0082—Formats for control data fields explicitly indicating existence of error in data being transmitted, e.g. so that downstream stations can avoid decoding erroneous packet; relays

Definitions

  • the present invention relates to the field of optical network communications, and in particular, to a method and apparatus for implementing data error reporting. Background technique
  • PON passive optical network
  • OLT Optical Line Terminal
  • ONU Optical Network Unit
  • ODN Optical Distribution Network
  • EPON Error Network Passive Optical Network
  • PON Peripheral Component Interconnect
  • Etc The corresponding 802.3 Ethernet data frame structure of EPON in the Ethernet protocol is shown in Figure 1.
  • CRC Cyclic Redundancy Check
  • the 10G EPON system currently being developed by the IEEE (Institute of Electrical and Electronics Engineers) 802.3 av is planned to adopt FEC (forward error control). , forward error correction) coding technology.
  • FEC forward error control
  • the basic working principle of FEC technology is: The sender adds FEC check code words after the transmitted Ethernet frames, and these FEC check code words are related to the verified Ethernet frame data by some established rules ( constraint). After receiving the Ethernet frame sent by the transmitting end, the receiving end checks the relationship between the Ethernet frame data and the FEC check codeword according to the above-mentioned established rule.
  • line coding is another coding related technique introduced by the EPON system at the physical layer.
  • the basic working principle of line coding is: Convert the input raw data into a format that the receiver can receive. At the same time, the line coding must also ensure that there are enough switches available to the clock recovery circuit.
  • the encoder also provides a way to align data to words while the line maintains a good DC balance.
  • the 64B/66B encoding mechanism is based on 64-bit information, and adds 2-bit sync characters (synchronization headers). These 2-bit sync characters are only "01" or "10". Wherein, the synchronization character is "01" to indicate that 64 bits are all data information; the synchronization character is "10" to indicate that the 64-bit information includes data information and control information. A sync character of "00" or "11" indicates that an error occurred during the transfer.
  • the use of the above synchronization characters ensures that the transmission data is transformed at least once every 66 bits, facilitating block synchronization.
  • the 64-bit information is scrambled by a self-synchronizing scrambling mechanism to ensure that the transmitted information has sufficient switching to facilitate clock recovery.
  • the difference is that the 64B/65B encoding uses 1 bit of data/control characters compared to the 64B/66B encoding mechanism. If the data/control character is "0", all 64 bits are data information; "1" means that the 64-bit information includes data information and control information.
  • the IEEE802.3 10G system standard uses the control character / E/ to implement the data error reporting function.
  • /E/ is one byte long.
  • FIG. 2 A schematic diagram of the correspondence between an open system interconnection reference model and an IEEE802.3 10G bit LAN model is shown in Figure 2.
  • the 10G EPON system being developed by the IEEE802.3av working group also adopts this model, and its physical layer transmission rate has reached 10Gbps.
  • the RS Reconciliation Sublayer
  • the RS receives data from the XGMII (10 Gigabit Media Independent Interface, 10 Gbit Media Independent Interface) including the /E/control character
  • it indicates /E/ An error occurred in the received data at the location.
  • the RS can detect the error through the CRC check of the 802.3 Ethernet data frame itself.
  • the RS needs to preprocess the received data.
  • One of the preprocessing methods is to replace the part of the data frame. Data, in order to achieve CRC check error as a criterion.
  • the above control character / E / can be inserted either at the sender or at the receiver.
  • the 66/64b line decoding module at the receiving end typically receives and processes the control character /E/.
  • the 66/64b line decoding module is located in the Physical Coding Sublayer (PCS).
  • 802.3 Ethernet data frames use /S/ and
  • /T/ for identification.
  • /S/ identifies the beginning of the data frame
  • /T/ identifies the end of the data frame.
  • the 66/64b line decoding module in the receiving end PCS layer receives the data, after receiving the control character /S/ indicating the start of the data, the synchronization header is received as "10", including the instruction data end control character /T/ A data block of any control word other than the control block; or, when an invalid data block whose sync header is "00" or "11" is received, the received data block is considered to have an error.
  • the 66/64b line decoding module replaces all 8 bytes in the entire data block with the control character / E/.
  • the above /S/, /T/ and /E/ are all one byte length.
  • the 66/64b line decoding module, XGMII interface and RS in Fig. 3 are also used, and the FEC coding and decoding technology is also adopted in the PCS layer.
  • FEC decoding fails, there is no specific implementation solution for how to implement data error reporting to the line coding module in the EPON system.
  • An object of the embodiments of the present invention is to provide a method and apparatus for implementing data error reporting, thereby solving the problem of how to implement data error reporting through a line decoding module after FEC decoding failure.
  • a method for implementing data error reporting including:
  • the synchronization character of at least one of the error data of the decoding failure is set as the first character
  • a device for implementing data error reporting comprising:
  • a first character setting module configured to perform FEC decoding on the FEC codeword, and obtain error data when detecting FEC decoding failure, and set a synchronization character of at least one of the error data to be the first Character
  • the line decoding module is configured to perform line decoding on the data block corresponding to the first character, and output the decoded data. It can be seen from the technical solutions provided by the foregoing embodiments of the present invention that some or all of the data blocks (Blocks) in the erroneous data (that is, the data portion of the FEC codeword) obtained by decoding the FEC fails in the embodiment of the present invention.
  • the sync character is set to the first character, so that when the data block is line-decoded, it is possible to know that the data block has an error according to the line coding principle and the first character.
  • Figure 1 is a schematic diagram of the structure of the 802.3 Ethernet data frame corresponding to the EP ON in the Ethernet protocol;
  • Figure 2 is the relationship between the open system interconnection reference model and the IEEE802.3 10G bit LAN model;
  • Figure 3 is the receiver of the IEEE802.3 10G standard. 66/64b line decoding module location;
  • FIG. 4 is a structural diagram of a FEC codeword in a 10G EPON system according to Embodiment 1 of the present invention
  • FIG. 5 is a structural diagram of a receiving end of a 10G EPON system according to Embodiment 1 of the present invention
  • FIG. 6 is a flowchart of processing an error of implementing data after a FEC decoding failure of a 10G EPON receiving end according to Embodiment 1 of the present invention
  • FIG. 7 is a schematic diagram of a data structure after setting a synchronization header of any one of the blocks in the data portion to 00" or "11" according to the first embodiment of the present invention
  • FIG. 8 is a schematic diagram of a data structure after setting a synchronization header of any multiple blocks in a data portion to 00" or "11" according to Embodiment 1 of the present invention
  • FIG. 9 is a schematic diagram of a data structure after the first and last block sync heads of the data portion are set to "10" according to the first embodiment of the present invention.
  • FIG. 10 is a schematic diagram of another data structure after the first and last block sync headers of the data portion are set to "10" according to the first embodiment of the present invention
  • FIG. 11 is a schematic diagram of a data structure after setting a synchronization header of a plurality of blocks including two blocks at the beginning and the end of a data portion to "10" according to Embodiment 1 of the present invention
  • FIG. 12 is a schematic diagram of another data structure after setting a synchronization header of a plurality of blocks including two blocks of the first and last blocks to "10" according to the first embodiment of the present invention
  • FIG. 13 is a schematic diagram of a data structure after setting a synchronization header of any one of the data sections to 00" or "11" according to the second embodiment of the present invention
  • FIG. 14 is a schematic diagram of a data structure after setting a synchronization header of any multiple blocks in a data portion to 00" or "11" according to Embodiment 2 of the present invention
  • FIG. 15 is a schematic diagram of a synchronization header of two blocks at the beginning and the end of a data part according to Embodiment 2 of the present invention.
  • FIG. 16 is a schematic diagram of another data structure after setting a synchronization header of a plurality of blocks including two blocks of the first and last blocks to "10" according to the second embodiment of the present invention
  • FIG. 17 is a schematic diagram of a data structure after the synchronization headers of the first and last blocks of the data portion are set to "1" according to Embodiment 3 of the present invention.
  • FIG. 18 is a schematic diagram of another data structure after setting a synchronization header of a plurality of blocks including two blocks of the first and last blocks to "1" according to Embodiment 3 of the present invention
  • FIG. 19 is a structural diagram of an apparatus for implementing data error reporting according to an embodiment of the present invention.
  • the error data after the FEC decoding is obtained, where the erroneous data is the FEC codeword data part before the FEC decoding, and includes multiple blocks, each The block includes a sync header and data information. Then, the sync character of some or all of the blocks in the error data is set as the first character.
  • the first character above is “11” or “00” or “10”.
  • the synchronization character of any one or more of the data portions of the FEC codeword may be set to at least one of "11", "00", and "10".
  • the synchronization character of any one or more of the data portions of the FEC codeword is directly set to at least one of "11" and "00"; for example, the data of the FEC codeword is The synchronization characters of the first and second blocks in the part or the plurality of blocks including the first and last blocks are set to "10"; for example, the synchronization characters of any one or more of the data parts of the FEC codeword are directly Set to "10", the sync character of any other one or more blocks is directly set to at least one of "11” and "00".
  • the first character above is "1".
  • the synchronization characters of the first and last two blocks or the plurality of blocks including the first and last blocks in the data portion of the FEC code word may be set to "1".
  • Block is used as input data, and each block is descrambled. After the block is descrambled, the data information bits in the block change, and the sync header bits in the block do not change.
  • Each of the blocks composed of the synchronization header and the descrambled data information after the descrambling process described above is sent to the line decoder.
  • the line decoder When the line decoder performs line decoding on the respective blocks, according to the synchronization character of part or all of the blocks being "11" or "00", it is known that some or all of the blocks have an error; Alternatively, the sync character of some or all of the blocks is "10" or "1", and the control characters included in the part or all of the blocks do not conform to the line coding rule, and it is known that some or all of the blocks have an error.
  • the line decoder replaces the descrambled data information in the part or all of the blocks, performs line decoding on the part or all of the blocks, and outputs the decoded data.
  • Embodiment 1 of the present invention shows that when the physical layer in the 10G EPON system adopts 64/66b line coding, but only the second bit of the synchronization header participates in FEC coding, once the FEC decoding fails, the decoding is performed.
  • the specific method of setting the synchronization header of the failed data block is performed.
  • the data of the FEC codeword shown in FIG. 4 is used.
  • the sync header of some or all of the blocks in the section is set to control the block sync header "10" or the invalid sync headers "00" and "11" for the purpose of error.
  • FIG. 5 The schematic diagram of the structure of the receiving end in the 10G EPON system provided by this embodiment is shown in FIG. 5, and the processing procedure for implementing the data error reporting after the FEC decoding fails is shown in FIG. 6.
  • the specific processing procedure is as follows: First, the data block passes through After being processed synchronously, it is sent to the FEC codeword module buffer. Since the first bit of the synchronization header of the data portion Block and all the synchronization header bits of the check portion Block do not participate in the FEC encoding, the FEC codeword module is removed from the FEC. After the synchronization header bits of the encoded block, the FEC codeword corresponding to the coding process is formed, and the FEC codeword corresponding to the coding process is input to the FEC decoding module for FEC decoding.
  • the FEC decoding module decodes the FEC codeword corresponding to the above encoding process, and after the decoding fails, sets the sync header of the partial block in the FEC codeword to "10", "00" or "11".
  • One of "00" or "11” corresponds to "0" or "1"
  • the same operation is performed so that the first bit of the sync header is the same as the second bit of the sync header.
  • the second is to set the sync header to be set directly to one of the specified "00" or "11" when performing sync header recovery.
  • Method one is to set the second or first bit of the sync header participating in the FEC encoding only when the FEC decodes the output. It is "0" or "1". Then, when the sync header recovery processing is performed, the sync header default inversion recovery mechanism is used to recover the sync header "10"; the second method is to not replace the sync header in the FEC decoding output. The second or first bit, and when the sync header recovery process is performed, the sync header to be set is directly set to "10".
  • the block sync head operates. If the first method is used, the data structure of the data portion corresponding to the original FEC code word is as shown in FIG. If the above method 2 is adopted, the data structure of the data portion corresponding to the original FEC code word after setting is as shown in FIG.
  • the synchronization headers of the plurality of blocks of the first and second blocks of the data portion including the original FEC codeword may be operated. If the first method is used, the original FEC codeword corresponding to the setting is used. The data structure of the data part is shown in Figure 11. If the above method 2 is used, the data structure of the data portion corresponding to the original original FEC code word is as shown in FIG.
  • Embodiment 2 This embodiment shows that when the physical layer in the 10G EPON system adopts 64/66b line coding, when both bits of the synchronization header participate in FEC coding, once the FEC decoding fails, the decoding fails.
  • the specific method of setting the synchronization header of the data block is the specific method of setting the synchronization header of the data block.
  • the sync header recovery processing is not required, and the sync header operation can be performed only in the FEC decoding module.
  • the sync header of the partial block in the FEC code word shown in FIG. 4 is set as the control block sync header "10" or the invalid sync header "00" and "11", in order to achieve the purpose of the error.
  • the 66/64b line decoding is caused.
  • the module can't really set the /E/ condition.
  • the data structure of the code output is as shown in FIG.
  • Embodiment 3 In the third embodiment, when the physical layer adopts 64/65b line coding and the two bits of the synchronization head participate in the FEC coding, once the FEC decoding fails, the specific method of the synchronization header is set.
  • the synchronization header only has "0" or "1". When it is "0", 64 bits are all data information, and "1" means 64 bits of information including data information and Control information. Therefore, once FEC decoding fails, only "1" can be used as the set sync header.
  • the synchronization provided by this embodiment
  • the block is used as input data, and the original FEC codeword data portion that is operated by the synchronization header is sent to the descrambler, and the descrambler performs descrambling processing on each block.
  • the block is in the block.
  • the data information bits have changed and the sync header bits in the block have not changed.
  • the original FEC codeword data portion subjected to the above descrambling processing is sent to the line decoding module.
  • the synchronization character according to some or all of the blocks in the FEC code word data portion is "1"
  • the control characters included in the part or all of the blocks do not conform to the 64/65b line.
  • the encoding rule knows that some or all of the blocks have an error.
  • the line decoding module replaces all 8 bytes in the part or all of the blocks with / ⁇ to implement an error with / E / to ensure that the MAC layer can detect the error by its own CRC check.
  • the apparatus for implementing data error reporting includes the following modules: a first character setting module and a line decoding module, and may further include a descrambling module, wherein the first character setting module And performing FEC decoding on the FEC codeword, and when detecting FEC decoding failure, obtaining error data, and setting a synchronization character of at least one of the error data as the first character.
  • the first character is an illegal synchronization character specified in a line coding rule of the data block, or the synchronization character including the control information in the identification data block, and specifically includes at least one module of the illegal character setting module and the control character setting module.
  • a descrambling module configured to descramble the data information in the data block before the line decoding module performs line decoding on the data block corresponding to the first character.
  • the line decoding module is configured to perform line decoding on the data block corresponding to the first character, and output decoded data. And according to the predetermined line coding rule and the first character, it is known that the A one-character data block has an error, replacing the descrambled data information in the data block. Specifically, it includes at least one of the first decoding module and the second decoding module.
  • the first character setting module may include an illegal character setting module for setting a synchronization character of part or all of the data blocks to an illegal synchronization character specified in the line coding rule.
  • an illegal character setting module for setting a synchronization character of part or all of the data blocks to an illegal synchronization character specified in the line coding rule.
  • the illegal character is "11" or "00".
  • the first character setting module may further include a control character setting module configured to set a synchronization character of part or all of the data blocks in the error data to a synchronization character in which the data block includes control information.
  • the sync character is "10" when using 64/66b line coding for data blocks, and "1" when 64/65b line coding is used for data blocks.
  • the first character setting module may also include an illegal character setting module and a control character setting module.
  • the line decoding module may include a first decoding module, configured to learn that the synchronization character of some or all of the data blocks in the error data is an illegal synchronization character (ie, "11" or "00")
  • the descrambled data information in part or all of the data blocks, and the replaced data is output; or the entire data block is learned to perform line decoding, and the decoded data is output;
  • the line decoding module may further include a second decoding module, configured to learn that a synchronization character of some or all of the data blocks in the error data is a synchronization character including a control information in the data block (ie, "10" or "1" And if the part or all of the data blocks do not comply with the line coding rule, replacing the descrambled data information in the part or all of the data blocks, and outputting the replaced data; if the part or all of the data blocks meet the line coding The rule then performs line decoding on the part or all of the data blocks, and outputs the decoded data.
  • a second decoding module configured to learn that a synchronization character of some or all of the data blocks in the error data is a synchronization character including a control information in the data block (ie, "10" or "1"
  • a control information in the data block ie, "10" or "1”
  • the line decoding module may also include a first decoding module and a second decoding module.
  • the embodiment of the present invention implements a mechanism for data error reporting to the line decoding module when the FEC decoding fails, and the mechanism is simple and effective. Therefore, the line decoding module can further utilize the /E/controller error reporting function of the original Ethernet system, report an error to the RS layer, and preprocess the error data at the RS layer to ensure that the MAC layer can pass its own CRC school. The test detected an error.

Description

实现数据报错的方法和装置
本申请要求于 2008 年 1 月 14 日提交中国专利局、 申请号为 200810056163.6、 发明名称为"实现数据报错的方法和装置 "的中国专利申请的 优先权， 其全部内容通过引用结合在本申请中。
技术领域
本发明涉及光网络通信领域， 尤其涉及一种实现数据报错的方法和装置。 背景技术
PON ( passive optical network, 无源光网络）技术是点到多点的光纤接入 技术， 具有易维护、 高带宽、 低成本等优点， 是通过单一平台综合接入语音、 数据、 视频等多种业务的理想物理平台。 PON由 OLT ( Optical Line Terminal, 光线路终端）、 ONU ( Opitcal Network Unit, 光纤网络单元）和 ODN ( Optical Distribution Network, 光分配网络）组成， 由于 ODN中包括无源光分 /合路器， 因而 PON不需要使用具有放大和中继功能的元器件。
EPON ( Ethernet Passive Optical Network, 以太网无源光网络）是一种采 用了技术成熟而又经济的以太网络协议的 PON技术，具有维护简单、成本较低、 较高的传输带宽和高性能价格比等优点。 EPON在以太网络协议中对应的 802.3 以太网数据帧结构如图 1所示。 在每个 802.3以太网数据帧的末端， 即扩展部分 之前， 采用了 4字节的 CRC ( Cyclic Redundancy Check, 循环冗余校验）校验 字节，通过该 CRC校验字节，接收端能够在一定程度上检验接收到的数据是否 发生了错误。
为了提高系统物理层的抗干扰能力、 增大系统的功率预算， 目前由 IEEE ( Institute of Electrical and Electronics Engineers,电子电气工程师协会 ) 802.3 av 工作组正在制定的 10G EPON系统计划采用 FEC ( forward error control, 前向纠 错）编码技术。 FEC技术的基本工作原理是： 发送端在被传输的以太网帧后附 加上 FEC校验码字， 这些 FEC校验码字与被校验的以太网帧数据以某种既定的 规则互相关联（约束）。 接收端接收到发送端发送的太网帧后， 按上述既定的 规则检验以太网帧数据与 FEC校验码字的关系， 当发现该关系错误， 出现误码 或译码失败的情况， 则确定太网帧的传输过程中出现错误， 并报告错误。 除了上述编码 FEC技术， 线路编码是 EPON系统在物理层引入的又一编码 相关技术。 线路编码的基本工作原理是： 将输入的原始数据转变成接收器可以 接收的格式。 同时， 线路编码还必须保证有足够的切换提供给时钟恢复电路。 编码器还提供一种将数据对齐到字的方法， 同时线路可以保持良好的直流平 衡。 目前在由 IEEE802.3av工作组正在制定的 10GEPON系统中， 引入了 64b/66b 或 64b/65b等编码效率更高的线路编码机制， 这两种线路编码机制使用了带有 非扰码同步字符和控制字符的扰码方式。 64B/66B编码机制是在 64比特信息的 基础上， 增加了 2比特的同步字符（同步头） , 这 2比特的同步字符只有 "01" 或" 10"这两种方式。 其中， 同步字符为 "01"表示 64比特全部为数据信息； 同步 字符为 "10"表示 64比特信息中包括数据信息和控制信息。 同步字符为" 00"或 "11"表示传输过程中发生了错误。上述同步字符的使用保证了传输数据每隔 66 比特至少变换一次，便于实现块同步。 64比特的信息通过一种自同步加扰机制 进行加扰， 最大程度上保证了所传送信息有足够的切换， 便于时钟恢复。 与 64B/66B编码机制相比， 不同的是， 64B/65B编码使用 1比特的数据 /控制字符。 如果数据 /控制字符为" 0"表示 64比特全部为数据信息；为 "1"则表示 64比特信息 中包括数据信息和控制信息。
为了使已知的数据错误都能够在 MAC ( Mdium Access Control, 媒质接入 控制）层通过 CRC校验检验出来， 目前 IEEE802.3 10G系统的标准中采用控制 符/ E/来实现数据报错功能， /E/为一个字节长度。
一种开放系统互联参考模型和 IEEE802.3 10G比特局域网模型的对应关系 示意图如图 2所示， 目前 IEEE802.3av工作组正在制定的 10G EPON系统也采用 了此模型 , 其物理层传输速率达到了 10Gbps。
如上图 2所示， 当 RS ( Reconciliation Sublayer, 调和子层）接收到的来自 XGMII ( 10 Gigabit Media Independent Interface, 10G比特媒质无关接口）的数 据中包括/ E/控制符时， 则表示 /E/所在位置的接收数据发生了错误。 RS为了确 保数据在到达 MAC层后， 能够通过 802.3以太网数据帧自身的 CRC校验发现错 误， RS需要对接收到的数据进行预处理， 该预处理的方法之一就是替换该数 据帧的部分数据， 以达到 CRC校验出错为准则。 上述控制符/ E/既可以在发送端插入， 也可以在接收端替换进去。 在采用 64/66b线路编码技术的情况下， 通常在接收端的 66/64b线路译码模块对控制符 /E/进行接收及处理。 如图 3所示， 在现有 IEEE802.3 10G以太网标准中， 66/64b 线路译码模块位于 PCS ( Physical Coding Sublayer, 物理编码子层） 。
在现有 IEEE802.3 10G以太网标准的物理层， 802.3以太网数据帧采用 /S/和
/T/进行标识。 /S/标识数据帧的开始， 而 /T/标识数据帧的结束。 接收端 PCS层 中的 66/64b线路译码模块接收数据时， 在接收到指示数据开始的控制符 /S/之 后，接收到同步头为" 10", 包括除指示数据结束控制符 /T/之外的任何控制字的 数据块； 或者， 接收到同步头为" 00"或 "11"的无效数据块时， 即认为此接收的 数据块发生了错误。 此时 66/64b线路译码模块将整个数据块中所有 8个字节置 换为控制符/ E/。 上述 /S/、 /T/和/ E/均为一个字节长度。
在目前 IEEE802.3av工作组正在制定的 10G EPON系统的接收端也采用了 图 3中的 66/64b线路译码模块、 XGMII接口及 RS， 同时在 PCS层还采用了 FEC编译码技术。 但是在 FEC译码失败后 , 如何在 EPON系统中向线路编码 模块实现数据报错还没有具体的实现方案。
发明内容
本发明实施例的目的是提供一种实现数据报错的方法和装置，从而解决了 在 FEC译码失败后， 如何通过线路译码模块实现数据报错的问题。
本发明实施例的目的是通过以下技术方案实现的：
一种实现数据报错的方法， 包括：
当前向纠错译码失败时 ,将所述译码失败的错误数据中的至少一个数据块 的同步字符设为第一字符；
对所述第一字符对应的数据块进行线路译码， 输出译码后数据。
一种实现数据报错的装置， 包括：
第一字符设定模块， 用于对 FEC码字进行 FEC译码， 并在检测到 FEC译码 失败时，获得错误数据，将所述错误数据中的至少一个数据块的同步字符设为 第一字符；
线路译码模块， 用于对所述第一字符对应的数据块进行线路译码，输出译 码后的数据。 由上述本发明实施例提供的技术方案可以看出，本发明实施例通过将 FEC 译码失败后所获得的错误数据（即 FEC码字的数据部分）中的部分或全部数据 块（Block ) 的同步字符设定为第一字符， 使得在对数据块进行线路译码时， 能够根据线路编码原则和上述第一字符， 获知数据块发生了错误。
附图说明
图 1为 EP ON在以太网络协议中对应的 802.3以太网数据帧结构示意图； 图 2为开放系统互联参考模型和 IEEE802.3 10G比特局域网模型的关系； 图 3为 IEEE802.3 10G标准中接收端 66/64b线路译码模块位置；
图 4为本发明实施例一提供的 10G EPON系统中 FEC码字结构图； 图 5为本发明实施例一提供的 10G EPON系统的接收端结构图；
图 6为本发明实施例一提供的 10G EPON接收端 FEC译码失败后的实现数 据报错的处理流程图；
图 7为本发明实施例一提供的将数据部分中任意一个 Block的同步头设定 为 00"或" 11 "后的数据结构示意图；
图 8为本发明实施例一提供的将数据部分中任意多个 Block的同步头设定 为 00"或" 11 "后的数据结构示意图；
图 9为本发明实施例一提供的一种将数据部分的首尾两个 Block同步头设 定为" 10"后的数据结构示意图；
图 10为本发明实施例一提供的另一种将数据部分的首尾两个 Block同步头 设定为 " 10"后的数据结构示意图；
图 11为本发明实施例一提供的一种将数据部分的包括首尾两个 Block的多 个 Block的同步头设定为" 10"后的数据结构示意图；
图 12为本发明实施例一提供的另一种将数据部分的包括首尾两个 Block的 多个 Block的同步头设定为" 10"后的数据结构示意图；
图 13 为本发明实施例二提供的将数据部分中任意一个 Block的同步头设 定为 00"或" 11"后的数据结构示意图；
图 14为本发明实施例二提供的将数据部分中任意多个 Block的同步头设定 为 00"或" 11"后的数据结构示意图；
图 15为本发明实施例二提供的一种将数据部分的首尾两个 Block的同步头 设定为 " 10"后的数据结构示意图；
图 16为本发明实施例二提供的另一种将数据部分的包括首尾两个 Block的 多个 Block的同步头设定为 "10"后的数据结构示意图；
图 17为本发明实施例三提供的一种将数据部分的首尾两个 Block的同步头 设定为 "1 "后的数据结构示意图；
图 18为本发明实施例三提供的另一种将数据部分的包括首尾两个 Block的 多个 Block的同步头设定为 "1"后的数据结构示意图；
图 19为本发明实施例提供的实现数据报错的装置的结构图。
具体实施方式
在本发明实施例中， 在对 FEC码字进行 FEC译码失败后， 获得 FEC译码后 的错误数据， 该错误数据即 FEC译码前的 FEC码字数据部分， 包括多个 Block, 每个 Block中包括同步头和数据信息。 然后， 将所述错误数据中的部分或全部 Block的同步字符设定为第一字符。
当 Block采用了 64/66b线路编码时， 上述第一字符为" 11 "或" 00"或" 10"。 在 实际应用中， 可以将所述 FEC码字的数据部分中任意一个或者多个 Block的同 步字符设定为 "11"、 "00"和" 10"中的至少一项。 比如， 将所述 FEC码字的数据 部分中的任意一个或者多个 Block的同步字符直接设定为" 11"、 "00"中的至少 一项； 又比如， 将所述 FEC码字的数据部分中首尾两个 Block或者包括首尾两 个 Block的多个 Block的同步字符设定为" 10"; 又比如， 将所述 FEC码字的数据 部分中的任意一个或者多个 Block的同步字符直接设定为" 10"， 其它任意一个 或者多个 Block的同步字符直接设定为" 11"、 "00"中的至少一项。
当 Block采用了 64/65b线路编码时， 上述第一字符为" 1"。 在实际应用中， 可以将所述 FEC码字的数据部分中首尾两个 Block或者包括首尾两个 Block的多 个 Block的同步字符设定为" 1"。
之后， 以 Block为输入数据， 对各个 Block进行解扰处理， Block在经过解 扰处理后， Block中的数据信息比特发生了变化， Block中的同步头比特没有发 生变化。 将上述解扰处理后的由同步头和解扰后的数据信息组成的各个 Block 送入线路译码器。 线路译码器对所述各个 Block进行线路译码时， 根据部分或 全部 Block的同步字符为" 11"或" 00", 获知所述部分或全部 Block发生了错误； 或者， 所部分或全部 Block的同步字符为 "10"或" 1"， 并且该部分或全部 Block中包括的控制字符不符合线路编码规则， 获知所述部分或全部 Block发生 了错误。 线路译码器置换所述部分或全部 Block中经过解扰的数据信息， 对所 述部分或全部 Block进行线路译码， 输出译码后的数据。
下面结合附图来伴细描述本发明实施例。
本发明实施例一： 该实施例给出了当 10G EPON系统中物理层采用 64/66b 线路编码，但只有同步头的第二个比特参与 FEC编码时，一旦 FEC译码失败后， 对译码失败的数据块的同步头进行设定的具体方法。
该实施例中， 采用 FEC编码结合 64/66b线路编码后的 FEC码字结构如图 4 所示， 其中前 m个 Block (数据单元） 为 802.3以太网数据 , 后 n个 Block为校验 块。 若采用 RS(255，223)编码， 则 m = 27， n = 4。
该实施例在数据接收过程中， 即接收到指示数据开始的控制符 /S/之后， 当 FEC译码失败时， 为了指示数据输出发生了错误， 将图 4中所示的 FEC码字 的数据部分中的部分或全部 Block的同步头设定为控制块同步头" 10"或无效同 步头" 00"及 "11", 以达到 错的目的。
该实施例提供的 10G EPON系统中接收端的结构示意图如图 5所示， 该接 收端在 FEC译码失败后实现数据报错的处理流程如图 6所示，具体处理过程为： 首先， 数据块经过同步处理后被送入 FEC码字模块緩存， 由于数据部分 Block 的同步头第一个比特和校验部分 Block的全部同步头比特都不参与 FEC编码， 所以， FEC码字模块在去掉未参与 FEC编码的 Block的同步头比特后，组成编码 处理对应的 FEC码字 , 再将该编码处理对应的 FEC码字输入 FEC译码模块进行 FEC译码。
FEC译码模块对上述编码处理对应的 FEC码字进行译码处理， 在译码失败 后， 将 FEC码字中的部分 Block的同步头设定为" 10"、 "00"或 "11"。
本实施例提供的同步头设定的具体方法描述如下：
若采用 "00"或 "11"作为设定后的同步头， 可以有两种具体设定方法： 一是 将需要设定的同步头在进行同步头恢复时， 采用取同操作，使同步头第一个比 特取值与同步头第二个比特相同；二是将需要设定的同步头在进行同步头恢复 时， 直接设定为" 00"或" 11"。 若只采用 "00"或" 11"的其中一个作为设定后的同步头，也对应有两种具体 设定方法： 一是将 FEC译码模块输出的同步头第二个比特置为指定的" 00"或 "11" 的其中一个对应的" 0"或 "1"， 然后， 在同步头恢复时， 采用取同操作， 使同步头第一个比特取值与同步头第二个比特相同；二是将需要设定的同步头 在进行同步头恢复时直接设定为指定的" 00"或 "11" 的其中一个。
在进行上述同步头操作时， 可以只将原 FEC码字的数据部分中任意一个 Block的同步头进行设定， 设定后第一个比特与第二个比特相同， 即 SH[0]=SH[1] , SH[0]表示同步头的第一个比特， SH[1]表示同步头第二个比特。 根据上述操作， 同步头恢复后是" 00"或 "11"。 将数据部分中任意一个 Block的 同步头进行设定后的 FEC码字的结构示意图如图 7所示。
在进行上述同步头操作时， 还可以只将原 FEC码字的数据部分中任意多 个 Block 同步头进行操作， 操作后第一个比特置为与第二个比特相同， 即 SH[0]=SH[1]。 将数据部分中任意多个 Block的同步头进行操作后的 FEC码字 的结构示意图如图 8所示。
若采用 "10"作为设定后的同步头， 同样有两种具体设定方法： 方法一是只 需要在 FEC译码输出时，将参与 FEC编码的同步头第二个或第一个比特置为" 0" 或" 1", 然后， 在进行同步头恢复处理时， 采用同步头默认取反恢复机制， 恢 复出同步头" 10"; 方法二是在 FEC译码输出时不置换同步头的第二个或第一个 比特， 而在进行同步头恢复处理时， 直接将需要设定的同步头设定为" 10"。
在进行上述同步头操作时， 可以只对原 FEC码字的数据部分的首尾两个
Block同步头进行操作， 若采用上述方法一，设定后的原 FEC码字对应的数据 部分的数据结构如图 9所示。 若采用上述方法二， 设定后的原 FEC码字对应 的数据部分的数据结构如图 10所示。
在进行上述同步头操作时， 还可以对包括原 FEC码字的数据部分的首尾 两个 Block的多个 Block的同步头进行操作， 若采用上述方法一， 设定后的原 FEC码字对应的数据部分的数据结构如图 11所示。 若采用上述方法二， 设定 后的原 FEC码字对应的数据部分的数据结构如图 12所示。
实施例二： 该实施例给出了当 10G EPON系统中物理层采用 64/66b线路 编码， 同步头两比特都参与 FEC编码时， 一旦 FEC译码失败后， 对译码失败 的数据块的同步头进行设定的具体方法。
由于只有同步头两比特都参与 FEC编码， 因此， 不需要进行同步头恢复 处理， 可以只需在 FEC译码模块进行同步头操作即可。 当 FEC译码失败时， 为了指示数据输出发生了错误， 将图 4中所示的 FEC码字中的部分 Block的 同步头设定为控制块同步头 "10"或无效同步头 "00"及 "11", 以达到报错的目 的。
本实施例提供的同步头设定的具体方法描述如下：
若采用 "00"或 "11"作为设定后的同步头， FEC译码模块可以只将 FEC码 字中数据部分中任意一个 Block 的同步头设定为" 00"或 "11" , 即 SH=00或 SH=11 , 则设定后 FEC译码输出的数据结构如图 13所示。 FEC译码模块也可 以将数据部分中任意多个 Block 的同步头设定为" 00"或 "11" , 即 SH=00或 SH=11 , 则设定后 FEC译码输出的数据结构如图 14所示。
若采用 "10"作为设定后的同步头， 同理， 为了避免因 FEC错误码字中包 括指示数据结束控制符 /T/或数据开始控制符 /S/， 而导致 66/64b线路译码模块 无法真正设定 /E/的情况， FEC译码模块可以只将 FEC码字中数据部分的首尾 两个 Block的同步头设定为" 10" , 即 SH=10, 则设定后 FEC译码输出的数据 结构如图 15所示。 FEC译码模块还可以将包括首尾两个 Block的多个 Block 的同步头设定为" 10", 即 SH=10, 则设定后 FEC译码输出的数据结构如图 16 所示。
实施例三： 本实施例三给出了当物理层采用 64/65b线路编码， 同步头两 比特都参与 FEC编码时， 一旦 FEC译码失败， 同步头设定的具体方法。
由于采用 64/65b线路编码时， 同步头只存在 "0"或 "1"两种情况， 为" 0"表 示 64比特全部为数据信息， 为 "1"则表示 64比特信息中包括数据信息和控制 信息。 因此， 一旦 FEC译码失败， 只能采用 "1"作为设定后的同步头。
为了避免因 FEC错误码字中包括指示数据结束控制符 /T/或数据开始控制 符 /S/， 而导致 65/64b线路译码模块无法真正替换 /E/的情况， 本实施例提供的 同步头设定的具体方法描述如下： 为" 1" , 即 SH=1， 则设定后 FEC译码输出的数据结构如图 17所示。 FEC译 码模块将 FEC码字中数据部分的包括首尾两个 Block在内的任意多个 Block 的同步头设定为" Γ , 即 SH=1， 则设定后 FEC译码输出的数据结构如图 18 所示。
优选的， 以 Block为输入数据， 将经过上述同步头操作的原 FEC码字数据 部分送入解扰器， 解扰器对各个 Block进行解扰处理， Block在经过解扰处理 后， Block中的数据信息比特发生了变化， Block中的同步头比特没有发生变化。 经过上述解扰处理后的原 FEC码字数据部分被送入线路译码模块。 当 Block采 用了 64/66b线路编码时，根据该 FEC码字数据部分中的部分或全部 Block的同步 字符为 "11"或" 00", 获知所述部分或全部 Block发生了错误； 或者， 根据所述 FEC码字数据部分中的部分或全部 Block的同步字符为" 10", 并且该部分 Block 包括的控制字符不符合 64/66b线路编码规则， 获知所述部分或全部 Block发生 了错误。
当该数据块采用了 64/65b线路编码时， 根据该 FEC码字数据部分中的部分 或全部 Block的同步字符为 "1"， 并且该部分或全部 Block包括的控制字符不符 合 64/65b线路编码规则， 获知所述部分或全部 Block发生了错误。
于是，线路译码模块将该部分或全部 Block中所有 8个字节被置换为/ ΕΛ从 而利用/ E/实现了报错 , 以确保 MAC层能通过自有的 CRC校验检测到该错误的 目的。
本发明实施例提供的实现数据报错的装置的结构如图 19所示，包括如下模 块： 第一字符设定模块和线路译码模块， 还可以进一步包括解扰模块， 其中 第一字符设定模块， 用于对 FEC码字进行 FEC译码， 并在检测到 FEC译码 失败时，获得错误数据，将所述错误数据中的至少一个数据块的同步字符设为 第一字符。该第一字符为数据块的线路编码规则中规定的非法的同步字符，或 者，标识数据块中包括控制信息的同步字符，具体包括非法字符设定模块和控 制字符设定模块中至少一模块。
解扰模块，用于在所述线路译码模块对所述第一字符对应的数据块进行线 路译码前， 对所述数据块中的数据信息进行解扰。
线路译码模块， 用于对所述第一字符对应的数据块进行线路译码，输出译 码后数据。 并且根据预定的线路编码规则和所述第一字符，获知所述包括了第 一字符的数据块发生了错误， 置换所述数据块中经过解扰的数据信息。具体包 括第一译码模块与第二译码模块中的至少一模块。
上述第一字符设定模块可以包括非法字符设定模块，用于将所述错误数据 中的部分或全部数据块的同步字符设定为线路编码规则中规定的非法的同步 字符。 当对数据块采用 64/66b线路编码时， 该非法字符为 "11"或" 00"。
上述第一字符设定模块还可以包括控制字符设定模块，用于将所述错误数 据中的部分或全部数据块的同步字符设定为数据块包括控制信息的同步字符。 当对数据块采用 64/66b线路编码时，该同步字符为 "10"，当对数据块采用 64/65b 线路编码时， 该同步字符为 "1"。
上述第一字符设定模块也可以同时包括非法字符设定模块和控制字符设 定模块。
上述线路译码模块可以包括第一译码模块，用于获知所述错误数据中的部 分或全部数据块的同步字符为非法的同步字符（即 "11"或" 00" )后， 置换所述 部分或全部数据块中经过解扰的数据信息，输出置换后的数据； 或者获知所述 全部数据块进行线路译码， 输出译码后的数据；
上述线路译码模块还可以包括第二译码模块，用于获知所述错误数据中的 部分或全部数据块的同步字符为数据块中包括控制信息的同步字符（即" 10" 或" 1" ) , 若所述部分或全部数据块不符合线路编码规则， 则置换所述部分或 全部数据块中经过解扰的数据信息，输出置换后的数据； 若所述部分或全部数 据块符合线路编码规则， 则对所述部分或全部数据块进行线路译码，输出译码 后的数据。
上述线路译码模块也可以同时包括第一译码模块和第二译码模块。
综上所述， 本发明实施例实现了在 FEC译码失败时， 向线路译码模块进行 数据报错的机制， 并且该机制简单、有效。 从而使得线路译码模块能进一步利 用原有以太网系统的 /E/控制符报错功能， 向 RS层报告错误， 在 RS层对错误数 据进行预处理， 以确保 MAC层能通过自有的 CRC校验检测到错误。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局 限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易 想到的变化或设定， 都应涵盖在本发明的保护范围之内。 因此， 本发明的保护 范围应该以权利要求的保护范围为准。

Claims

权 利 要 求
1、 一种实现数据 错的方法， 其特征在于， 包括：
当前向纠错译码失败时 ,将所述译码失败的错误数据中的至少一个数据块 的同步字符设为第一字符；
对所述第一字符对应的数据块进行线路译码， 输出译码后的数据。
2、根据权利要求 1所述的实现数据报错的方法， 其特征在于， 所述方法还 包括：
对前向纠错编码码字进行前向纠错译码检测到前向纠错译码失败。
3、根据权利要求 1所述的实现数据报错的方法， 其特征在于， 所述方法还 包括： 在对所述第一字符对应的数据块进行线路译码前，对所述数据块进行解 扰。
4、根据权利要求 3所述的实现数据报错的方法， 其特征在于， 所述第一字 符为数据块的线路编码规则中规定的非法同步字符，或者， 包括控制信息的同 步字符。
5、根据权利要求 1所述的实现数据报错的方法， 其特征在于， 将所述错误 数据中的至少一个数据块的同步字符设为第一字符的过程， 具体包括：
当数据块采用了 64/66b线路编码时， 将所述错误数据中的部分或全部数据 块的同步字符设定为 "11"、 "00"和" 10"中的至少一项。
6、根据权利要求 5所述的实现数据报错的方法， 其特征在于， 将所述错误 数据中的部分或全部数据块的同步字符设定为 "11"、 "00"和" 10"中的至少一项 的过程， 具体包括：
将所述错误数据中的任意一个或者多个数据块的同步字符设定为 "11"、 "00"中的至少一项；
或者，
将所述错误数据中的任意一个或者多个数据块的同步字符设定为" 10",其 余的任意一个或者多个数据块的同步字符设定为 "11"、 "00"中的至少一项； 或者，
采用取同操作对所述错误数据中的数据块进行同步字符恢复处理，使所述 错误数据中任意一个或者多个数据块的同步字符的两个比特取值相同； 或者，
将所述错误数据中的任意一个或者多个数据块的同步字符中参与前向纠 错编码的比特取值设为指定的 "1"或" 0", 采用取同操作对所述任意一个或者多 个数据块进行同步字符恢复处理，使所述任意一个或者多个数据块的同步字符 的两个比特取值相同；
或者，
将所述错误数据中的首尾两个数据块或者包括首尾两个数据块的多个数 据块的同步字符设定为 "10";
或者，
将所述错误数据中的首尾两个数据块或者包括首尾两个数据块的多个数 据块的同步字符中参与前向纠错编码的第一个比特取值置为 "1" , 采用取反操 作对所述首尾两个数据块或者包括首尾两个数据块的多个数据块进行同步字 符恢复处理，使所述首尾两个数据块或者包括首尾两个数据块的多个数据块的 第二个比特取值与第一个比特相反；
或者，
将所述错误数据中的首尾两个数据块或者包括首尾两个数据块的多个数 据块的同步字符中参与前向纠错编码的第二个比特取值置为" 0" , 采用取反操 作对所述首尾两个数据块或者包括首尾两个数据块的多个数据块进行同步字 符恢复处理，使所述首尾两个数据块或者包括首尾两个数据块的多个数据块的 第一个比特取值与第二个比特相反。
7、根据权利要求 4所述的实现数据报错的方法， 其特征在于， 将所述错误 数据中的至少一个数据块的同步字符设为第一字符的过程， 具体包括：
当数据块采用了 64/65b线路编码时， 将所述错误数据中的部分或全部数据 块的同步字符设定为 "1"。
8、根据权利要求 7所述的实现数据报错的方法， 其特征在于， 将所述错误 数据中的部分或全部数据块的同步字符设定为 "1"的过程， 具体包括：
将所述错误数据中的首尾两个数据块或者包括首尾两个数据块的多个数 据块的同步字符设定为 "1"。
9、 根据权利要求 5或 6所述的实现数据报错的方法， 其特征在于， 所述对 所述第一字符对应的数据块进行线路译码， 输出译码后的数据， 具体包括： 获知所述错误数据中的部分或全部数据块的同步字符为" 11 "或" 00"后 , 置 换所述部分或全部数据块中经过解扰的数据信息， 输出置换后的数据；
或者，
获知所述错误数据中的部分或全部数据块的同步字符为 "10"，并且所述部 分或全部数据块不符合线路编码规则后，置换所述部分或全部数据块中经过解 扰的数据信息， 输出置换后的数据。
10、根据权利要求 7或 8所述的实现数据报错的方法， 其特征在于， 所述对 所述第一字符对应的数据块进行线路译码， 输出译码后的数据， 具体包括： 获知所述错误数据中的部分或全部数据块的同步字符为 "1", 并且所述部 分或全部数据块不符合线路编码规则后，置换所述部分或全部数据块中经过解 扰的数据信息， 输出置换后的数据。
11、 一种实现数据 错的装置， 其特征在于， 包括：
第一字符设定模块， 用于在前向纠错译码失败时， 获得错误数据， 将所述 错误数据中的至少一个数据块的同步字符设为第一字符；
线路译码模块， 用于对所述第一字符对应的数据块进行线路译码，输出译 码后的数据。
12、根据权利要求 11所述的实现数据报错的装置， 其特征在于， 所述装置 还包括：
解扰模块，用于在所述线路译码模块对所述第一字符对应的数据块进行线 路译码前， 对所述数据块进行解扰。
13、根据权利要求 12所述的实现数据报错的装置， 其特征在于， 所述第一 字符设定模块包括非法字符设定模块与控制字符设定模块中至少一模块； 所述非法字符设定模块，用于将所述错误数据中的部分或全部数据块的同 步字符设定为线路编码规则中规定的非法同步字符；
所述控制字符设定模块，用于将所述错误数据中的部分或全部数据块的同 步字符设定为数据块中包括控制信息的同步字符。
14、根据权利要求 13所述的实现数据报错的装置， 其特征在于， 所述线路 译码模块包括第一译码模块与第二译码模块中至少一模块： 所述第一译码模块，用于获知所述错误数据中的部分或全部数据块的同步 字符为非法同步字符后， 置换所述部分或全部数据块中经过解扰的数据信息， 对所述部分或全部数据块进行线路译码 , 输出译码后的数据；
所述第二译码模块，用于获知所述错误数据中的部分或全部数据块的同步 字符为数据块中包括控制信息的同步字符，并且所述部分或全部数据块不符合 线路编码规则后， 置换所述部分或全部数据块中经过解扰的数据信息，对所述 部分或全部数据块进行线路译码， 输出译码后的数据。
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AT08871524T ATE554552T1 (de) 2008-01-14 2008-12-15 Verfahren und vorrichtung zur realisierung einer datenfehlerberichterstattung
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US12/798,546 US20100199144A1 (en) 2008-01-14 2010-04-06 Method and device for indicating an uncorrectable data block
US13/473,196 US8560914B2 (en) 2008-01-14 2012-05-16 Method and device for indicating an uncorrectable data block
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101278651B1 (ko) * 2012-11-12 2013-06-25 스텝시스템주식회사 인쇄회로기판의 설계오류 검사방법 및 그 시스템
US9148224B2 (en) * 2013-05-15 2015-09-29 Broadcom Corporation Ethernet passive optical network over coaxial (EPoC) system rate mechanism
US10164733B2 (en) 2014-06-30 2018-12-25 International Business Machines Corporation Integrated physical coding sublayer and forward error correction in networking applications
US10108486B2 (en) * 2015-09-11 2018-10-23 Arm Limited Error protection
CN109873683B (zh) 2017-12-01 2023-06-06 华为技术有限公司 数据编译码方法和装置、olt、onu和pon系统
CN114374475A (zh) 2018-03-31 2022-04-19 华为技术有限公司 传输数据的方法和转发设备
TWI757609B (zh) * 2018-08-03 2022-03-11 日商索尼股份有限公司 用於通訊的傳輸設備和方法、接收設備和方法
CN110474718B (zh) * 2019-08-30 2021-10-19 烽火通信科技股份有限公司 一种数据编码方法、同步方法、系统及通信系统
CN113938247A (zh) * 2020-07-14 2022-01-14 中国移动通信有限公司研究院 一种码块处理方法、节点及介质

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1445968A (zh) * 2002-03-15 2003-10-01 汤姆森许可贸易公司 在数据流中插入纠错码和重建数据流的装置和方法
CN1474607A (zh) * 1995-09-25 2004-02-11 华为技术有限公司 临时设备标识符消息通报方法
JP2005175599A (ja) * 2003-12-08 2005-06-30 Sumitomo Electric Ind Ltd Ｐｏｎシステム
US20060098686A1 (en) 2004-11-09 2006-05-11 Makoto Takakuwa Frame transmitting apparatus and frame receiving apparatus
US20070157060A1 (en) * 2006-01-04 2007-07-05 Ganga Ilango S Techniques to perform forward error correction for an electrical backplane

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3518700B2 (ja) * 1995-01-25 2004-04-12 ソニー株式会社 デイジタル信号復号装置
US6496543B1 (en) * 1996-10-29 2002-12-17 Qualcomm Incorporated Method and apparatus for providing high speed data communications in a cellular environment
KR100701767B1 (ko) * 1999-12-31 2007-03-29 주식회사 케이티 이동통신시스템에서 순방향오류정정 복호화기의 동기화 방법
US6650638B1 (en) * 2000-03-06 2003-11-18 Agilent Technologies, Inc. Decoding method and decoder for 64b/66b coded packetized serial data
KR100920736B1 (ko) * 2002-10-08 2009-10-07 삼성전자주식회사 전송신호의 왜곡을 줄일 수 있는 단일반송파 전송시스템및 그 방법
US7284182B2 (en) * 2003-07-30 2007-10-16 Alcatel Error correction on M-bit encoded links
US8966052B2 (en) * 2004-04-05 2015-02-24 Verizon Patent And Licensing Inc. Error detection and reporting
US8054751B2 (en) * 2004-05-10 2011-11-08 Alcatel Lucent Remote access link fault indication mechanism
JP2006121269A (ja) 2004-10-20 2006-05-11 Nec Corp 光伝送装置、受信データ処理回路及び受信データ処理プログラム
CN101026427B (zh) * 2006-02-17 2010-08-18 中兴通讯股份有限公司 实现多路低速信号与一路高速信号双向转换的装置及方法
US8122325B2 (en) * 2006-08-11 2012-02-21 Futurewei Technologies, Inc. Forward error correction for 64b66b coded systems
US8136013B2 (en) * 2006-08-25 2012-03-13 Broadcom Corporation Burst error correction based on fire code
JP2008294511A (ja) 2007-05-22 2008-12-04 Sumitomo Electric Ind Ltd 光信号受信機及び受信方法
CN101345745B (zh) * 2007-07-09 2012-01-04 华为技术有限公司 数据成帧方法及其设备

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1474607A (zh) * 1995-09-25 2004-02-11 华为技术有限公司 临时设备标识符消息通报方法
CN1445968A (zh) * 2002-03-15 2003-10-01 汤姆森许可贸易公司 在数据流中插入纠错码和重建数据流的装置和方法
JP2005175599A (ja) * 2003-12-08 2005-06-30 Sumitomo Electric Ind Ltd Ｐｏｎシステム
US20060098686A1 (en) 2004-11-09 2006-05-11 Makoto Takakuwa Frame transmitting apparatus and frame receiving apparatus
US20070157060A1 (en) * 2006-01-04 2007-07-05 Ganga Ilango S Techniques to perform forward error correction for an electrical backplane

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