CN101488827B - 实现数据报错的方法和装置 - Google Patents

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Abstract

本发明实施例提供了一种实现数据报错的方法和装置。该方法主要包括：对FEC(前向纠错编码)码字进行FEC译码检测到FEC译码失败，将所述译码失败的错误数据中的至少一个数据块的同步字符设为第一字符，对所述第一字符对应的数据块进行线路译码，输出译码后数据。利用本发明，从而实现了在FEC译码失败时，简单、有效地向线路编码模块进行数据报错。

Description

实现数据报错的方法和装置
技术领域
本发明涉及光网络通信领域，尤其涉及一种实现数据报错的方法和装置。
背景技术
PON(passive optical network，无源光网络)技术是点到多点的光纤接入技术，具有易维护、高带宽、低成本等优点，是通过单一平台综合接入语音、数据、视频等多种业务的理想物理平台。PON由OLT(Optical LineTerminal，光线路终端)、ONU(Opitcal Network Unit，光纤网络单元)和ODN(Optical Distribution Network，光分配网络)组成，由于ODN中包括无源光分/合路器，因而PON不需要使用具有放大和中继功能的元器件。
EPON(Ethernet Passive Optical Network，以太网无源光网络)是一种采用了技术成熟而又经济的以太网络协议的PON技术，具有维护简单、成本较低、较高的传输带宽和高性能价格比等优点。EPON在以太网络协议中对应的802.3以太网数据帧结构如图1所示。在每个802.3以太网数据帧的末端，即扩展部分之前，采用了4字节的CRC(Cyclic Redundancy Check，循环冗余校验)校验字节，通过该CRC校验字节，接收端能够在一定程度上检验接收到的数据是否发生了错误。
为了提高系统物理层的抗干扰能力、增大系统的功率预算，目前由IEEE(Institute of Electrical and Electronics Engineers，电子电气工程师协会)802.3av工作组正在制定的10G EPON系统计划采用FEC(forward errorcontrol，前向纠错编码)技术。FEC技术的基本工作原理是：发送端在被传输的以太网帧后附加上FEC校验码字，这些FEC校验码字与被校验的以太网帧数据以某种既定的规则互相关联(约束)。接收端接收到发送端发送的太网帧后，按上述既定的规则检验以太网帧数据与FEC校验码字的关系，当发现该关系错误，出现误码或译码失败的情况，则确定太网帧的传输过程中出现错误，并报告错误。
除了上述编码FEC技术，线路编码是EPON系统在物理层引入的又一编码相关技术。线路编码的基本工作原理是：将输入的原始数据转变成接收器可以接收的格式。同时，线路编码还必须保证有足够的切换提供给时钟恢复电路。编码器还提供一种将数据对齐到字的方法，同时线路可以保持良好的直流平衡。目前在由IEEE802.3av工作组正在制定的10GEPON系统中，引入了64b/66b或64b/65b等编码效率更高的线路编码机制，这两种线路编码机制使用了带有非扰码同步字符和控制字符的扰码方式。64B/66B编码机制是在64比特信息的基础上，增加了2比特的同步字符(同步头)，这2比特的同步字符只有“01”或“10”这两种方式。其中，同步字符为“01”表示64比特全部为数据信息；同步字符为“10”表示64比特信息中包含数据信息和控制信息。同步字符为“00”或“11”表示传输过程中发生了错误。上述同步字符的使用保证了传输数据每隔66比特至少变换一次，便于实现块同步。64比特的信息通过一种自同步加扰机制进行加扰，最大程度上保证了所传送信息有足够的切换，便于时钟恢复。与64B/66B编码机制相比，不同的是，64B/65B编码使用1比特的数据/控制字符。如果数据/控制字符为“0”表示64比特全部为数据信息；为“1”则表示64比特信息中包含数据信息和控制信息。
为了使已知的数据错误都能够在MAC(Mdium Access Control，媒质接入控制)层通过CRC校验检验出来，目前IEEE802.3 10G系统的标准中采用控制符/E/来实现数据报错功能，/E/为一个字节长度。
一种开放系统互联参考模型和IEEE802.3 10G比特局域网模型的对应关系示意图如图2所示，目前IEEE802.3av工作组正在制定的10G EPON系统也采用了此模型，其物理层传输速率达到了10Gbps。
如上图2所示，当RS(Reconciliation Sublayer，调和子层)接收到的来自XGMUII(10 Gigabit Media Independent Interface，10G比特媒质无关接口)的数据中包含/E/控制符时，则表示/E/所在位置的接收数据发生了错误。RS为了确保数据在到达MAC层后，能够通过802.3以太网数据帧自身的CRC校验发现错误，RS需要对接收到的数据进行预处理，该预处理的方法之一就是替换该数据帧的部分数据，以达到CRC校验出错为准则。
上述控制符/E/既可以在发送端插入，也可以在接收端替换进去。在采用64/66b线路编码技术的情况下，通常在接收端的66/64b线路译码模块对控制符/E/进行接收及处理。如图3所示，在现有IEEE802.3 10G以太网标准中，66/64b线路译码模块位于PCS(Physical Coding Sublayer，物理编码子层)。
在现有IEEE802.3 10G以太网标准的物理层，802.3以太网数据帧采用/S/和/T/进行标识。/S/标识数据帧的开始，而/T/标识数据帧的结束。接收端PCS层中的66/64b线路译码模块接收数据时，在接收到指示数据开始的控制符/S/之后，接收到同步头为“10”，包含除指示数据结束控制符/T/之外的任何控制字的数据块；或者，接收到同步头为“00”或“11”的无效数据块时，即认为此接收的数据块发生了错误。此时66/64b线路译码模块将整个数据块中所有8个字节置换为控制符/E/。上述/S/、/T/和/E/均为一个字节长度。
在目前IEEE802.3av工作组正在制定的10G EPON系统的接收端也采用了图3中的66/64b线路译码模块、XGMII接口及RS，同时在PCS层还采用了FEC编译码技术。但是在FEC译码失败后，如何在EPON系统中向线路编码模块实现数据报错还没有具体的实现方案。
发明内容
本发明实施例的目的是提供一种实现数据报错的方法和装置，从而解决了在FEC译码失败后，如何通过线路译码模块实现数据报错的问题。
本发明实施例的目的是通过以下技术方案实现的：
一种实现数据报错的方法，包括：
对前向纠错编码FEC码字进行FEC译码检测到FEC译码失败；
将所述译码失败的错误数据中的至少一个数据块的同步字符设为第一字符；
对所述第一字符对应的数据块进行线路译码，输出译码后数据。
一种实现数据报错的装置，包括：
第一字符设定模块，用于对FEC码字进行FEC译码，检测到FEC译码失败，获得错误数据，将所述错误数据中的至少一个数据块的同步字符设为第一字符；
线路译码模块，用于对所述第一字符对应的数据块进行线路译码，输出译码后数据。
由上述本发明实施例提供的技术方案可以看出，本发明实施例通过将FEC译码失败后所获得的错误数据(即FEC码字的数据部分)中的部分或全部数据块(Block)的同步字符设定为第一字符，使得在对数据块进行线路译码时，能够根据线路编码原则和上述第一字符，获知数据块发生了错误。
附图说明
图1为EPON在以太网络协议中对应的802.3以太网数据帧结构示意图；
图2为开放系统互联参考模型和IEEE802.3 10G比特局域网模型的关系；
图3为IEEE802.3 10G标准中接收端66/64b线路译码模块位置；
图4为本发明实施例一提供的10G EPON系统中FEC码字结构图；
图5为本发明实施例一提供的10G EPON系统的接收端结构图；
图6为本发明实施例一提供的10G EPON接收端FEC译码失败后的实现数据报错的处理流程图；
图7为本发明实施例一提供的将数据部分中任意一个Block的同步头设定为00”或“11”后的数据结构示意图；
图8为本发明实施例一提供的将数据部分中任意多个Block的同步头设定为00”或“11”后的数据结构示意图；
图9为本发明实施例一提供的一种将数据部分的首尾两个Block同步头设定为“10”后的数据结构示意图；
图10为本发明实施例一提供的另一种将数据部分的首尾两个Block同步头设定为“10”后的数据结构示意图；
图11为本发明实施例一提供的一种将数据部分的包含首尾两个Block的多个Block的同步头设定为“10”后的数据结构示意图；
图12为本发明实施例一提供的另一种将数据部分的包含首尾两个Block的多个Block的同步头设定为“10”后的数据结构示意图；
图13为本发明实施例二提供的将数据部分中任意一个Block的同步头设定为00”或“11”后的数据结构示意图；
图14为本发明实施例二提供的将数据部分中任意多个Block的同步头设定为00”或“11”后的数据结构示意图；
图15为本发明实施例二提供的一种将数据部分的首尾两个Block的同步头设定为“10”后的数据结构示意图；
图16为本发明实施例二提供的另一种将数据部分的包含首尾两个Block的多个Block的同步头设定为“10”后的数据结构示意图；
图17为本发明实施例三提供的一种将数据部分的首尾两个Block的同步头设定为“1”后的数据结构示意图；
图18为本发明实施例三提供的另一种将数据部分的包含首尾两个Block的多个Block的同步头设定为“1”后的数据结构示意图；
图19为本发明实施例提供的实现数据报错的装置的结构图。
具体实施方式
在本发明实施例中，在对FEC码字进行FEC译码失败后，获得FEC译码后的错误数据，该错误数据即FEC译码前的FEC码字数据部分，包括多个Block，每个Block中包括同步头和数据信息。然后，将所述错误数据中的部分或全部Block的同步字符设定为第一字符。
当Block采用了64/66b线路编码时，上述第一字符为“11”或“00”或“10”。在实际应用中，可以将所述FEC码字的数据部分中任意一个或者多个Block的同步字符设定为“11”、“00”和“10”中的至少一项。比如，将所述FEC码字的数据部分中的任意一个或者多个Block的同步字符直接设定为“11”、“00”中的至少一项；又比如，将所述FEC码字的数据部分中首尾两个Block或者包含首尾两个Block的多个Block的同步字符设定为“10”；又比如，将所述FEC码字的数据部分中的任意一个或者多个Block的同步字符直接设定为“10”，其它任意一个或者多个Block的同步字符直接设定为“11”、“00”中的至少一项。
当Block采用了64/65b线路编码时，上述第一字符为“1”。在实际应用中，可以将所述FEC码字的数据部分中首尾两个Block或者包含首尾两个Block的多个Block的同步字符设定为“1”。
之后，以Block为输入数据，对各个Block进行解扰处理，Block在经过解扰处理后，Block中的数据信息比特发生了变化，Block中的同步头比特没有发生变化。将上述解扰处理后的由同步头和解扰后的数据信息组成的各个Block送入线路译码器。线路译码器对所述各个Block进行线路译码时，根据部分或全部Block的同步字符为“11”或“00”，获知所述部分或全部Block发生了错误；或者，根据所部分或全部Block的同步字符为“10”或“1”，并且该部分或全部Block中包含的控制字符不符合线路编码规则，获知所述部分或全部Block发生了错误。线路译码器置换所述部分或全部Block中经过解扰的数据信息，对所述部分或全部Block进行线路译码，输出译码后的数据。
下面结合附图来详细描述本发明实施例。
本发明实施例一：该实施例给出了当10G EPON系统中物理层采用64/66b线路编码，但只有同步头的第二个比特参与FEC编码时，一旦FEC译码失败后，对译码失败的数据块的同步头进行设定的具体方法。
该实施例中，采用FEC编码结合64/66b线路编码后的FEC码字结构如图4所示，其中前m个Block(数据单元)为802.3以太网数据，后n个Block为校验块。若采用RS(255，223)编码，则m＝27，n＝4。
该实施例在数据接收过程中，即接收到指示数据开始的控制符/S/之后，当FEC译码失败时，为了指示数据输出发生了错误，将图4中所示的FEC码字的数据部分中的部分或全部Block的同步头设定为控制块同步头“10”或无效同步头“00”及“11”，以达到报错的目的。
该实施例提供的10G EPON系统中接收端的结构示意图如图5所示，该接收端在FEC译码失败后实现数据报错的处理流程如图6所示，具体处理过程为：首先，数据块经过同步处理后被送入FEC码字模块缓存，由于数据部分Block的同步头第一个比特和校验部分Block的全部同步头比特都不参与FEC编码，所以，FEC码字模块在去掉未参与FEC编码的Block的同步头比特后，组成编码处理对应的FEC码字，再将该编码处理对应的FEC码字输入FEC译码模块进行FEC译码。
FEC译码模块对上述编码处理对应的FEC码字进行译码处理，在译码失败后，将FEC码字中的部分Block的同步头设定为“10”、“00”或“11”。
本实施例提供的同步头设定的具体方法描述如下：
若采用“00”或“11”作为设定后的同步头，可以有两种具体设定方法：一是将需要设定的同步头在进行同步头恢复时，采用取同操作，使同步头第一个比特取值与同步头第二个比特相同；二是将需要设定的同步头在进行同步头恢复时，直接设定为“00”或“11”。
若只采用“00”或“11”的其中一个作为设定后的同步头，也对应有两种具体设定方法：一是将FEC译码模块输出的同步头第二个比特置为指定的“00”或“11”  的其中一个对应的“0”或“1”，然后，在同步头恢复时，采用取同操作，使同步头第一个比特取值与同步头第二个比特相同；二是将需要设定的同步头在进行同步头恢复时直接设定为指定的“00”或“11”的其中一个。
在进行上述同步头操作时，可以只将原FEC码字的数据部分中任意一个Block的同步头进行设定，设定后第一个比特与第二个比特相同，即SH[0]＝SH[1]，SH[0]表示同步头的第一个比特，SH[1]表示同步头第二个比特。根据上述操作，同步头恢复后是“00”或“11”。将数据部分中任意一个Block的同步头进行设定后的FEC码字的结构示意图如图7所示。
在进行上述同步头操作时，还可以只将原FEC码字的数据部分中任意多个Block同步头进行操作，操作后第一个比特置为与第二个比特相同，即SH[0]＝SH[1]。将数据部分中任意多个Block的同步头进行操作后的FEC码字的结构示意图如图8所示。
若采用“10”作为设定后的同步头，同样有两种具体设定方法：方法一是只需要在FEC译码输出时，将参与FEC编码的同步头第二个或第一个比特置为“0”或“1”，然后，在进行同步头恢复处理时，采用同步头默认取反恢复机制，恢复出同步头“10”；方法二是在FEC译码输出时不置换同步头的第二个或第一个比特，而在进行同步头恢复处理时，直接将需要设定的同步头设定为“10”。
在进行上述同步头操作时，可以只对原FEC码字的数据部分的首尾两个Block同步头进行操作，若采用上述方法一，设定后的原FEC码字对应的数据部分的数据结构如图9所示。若采用上述方法二，设定后的原FEC码字对应的数据部分的数据结构如图10所示。
在进行上述同步头操作时，还可以对包含原FEC码字的数据部分的首尾两个Block的多个Block的同步头进行操作，若采用上述方法一，设定后的原FEC码字对应的数据部分的数据结构如图11所示。若采用上述方法二，设定后的原FEC码字对应的数据部分的数据结构如图12所示。
实施例二：该实施例给出了当10G EPON系统中物理层采用64/66b线路编码，同步头两比特都参与FEC编码时，一旦FEC译码失败后，对译码失败的数据块的同步头进行设定的具体方法。
由于只有同步头两比特都参与FEC编码，因此，不需要进行同步头恢复处理，可以只需在FEC译码模块进行同步头操作即可。当FEC译码失败时，为了指示数据输出发生了错误，将图4中所示的FEC码字中的部分Block的同步头设定为控制块同步头“10”或无效同步头“00”及“11”，以达到报错的目的。
本实施例提供的同步头设定的具体方法描述如下：
若采用“00”或“11”作为设定后的同步头，FEC译码模块可以只将FEC码字中数据部分中任意一个Block的同步头设定为“00”或“11”，即SH＝00或SH＝11，则设定后FEC译码输出的数据结构如图13所示。FEC译码模块也可以将数据部分中任意多个Block的同步头设定为“00”或“11”，即SH＝00或SH＝11，则设定后FEC译码输出的数据结构如图14所示。
若采用“10”作为设定后的同步头，同理，为了避免因FEC错误码字中包含指示数据结束控制符/T/或数据开始控制符/S/，而导致66/64b线路译码模块无法真正设定/E/的情况，FEC译码模块可以只将FEC码字中数据部分的首尾两个Block的同步头设定为“10”，即SH＝10，则设定后FEC译码输出的数据结构如图15所示。FEC译码模块还可以将包含首尾两个Block的多个Block的同步头设定为“10”，即SH＝10，则设定后FEC译码输出的数据结构如图16所示。
实施例三：本实施例三给出了当物理层采用64/65b线路编码，同步头两比特都参与FEC编码时，一旦FEC译码失败，同步头设定的具体方法。
由于采用64/65b线路编码时，同步头只存在“0”或“1”两种情况，为“0”表示64比特全部为数据信息，为“1”则表示64比特信息中包含数据信息和控制信息。因此，一旦FEC译码失败，只能采用“1”作为设定后的同步头。
为了避免因FEC错误码字中包含指示数据结束控制符/T/或数据开始控制符/S/，而导致65/64b线路译码模块无法真正替换/E/的情况，本实施例提供的同步头设定的具体方法描述如下：
FEC译码模块只将FEC码字中数据部分的首尾两个Block的同步头设定为“1”，即SH＝1，则设定后FEC译码输出的数据结构如图17所示。FEC译码模块将FEC码字中数据部分的包含首尾两个Block在内的任意多个Block的同步头设定为“1”，即SH＝1，则设定后FEC译码输出的数据结构如图18所示。
之后，以Block为输入数据，将经过上述同步头操作的原FEC码字数据部分送入解扰器，解扰器对各个Block进行解扰处理，Block在经过解扰处理后，Block中的数据信息比特发生了变化，Block中的同步头比特没有发生变化。经过上述解扰处理后的原FEC码字数据部分被送入线路译码模块。当Block采用了64/66b线路编码时，根据该FEC码字数据部分中的部分或全部Block的同步字符为“11”或“00”，获知所述部分或全部Block发生了错误；或者，根据所述FEC码字数据部分中的部分或全部Block的同步字符为“10”，并且该部分Block包含的控制字符不符合64/66b线路编码规则，获知所述部分或全部Block发生了错误。
当该数据块采用了64/65b线路编码时，根据该FEC码字数据部分中的部分或全部Block的同步字符为“1”，并且该部分或全部Block包含的控制字符不符合64/65b线路编码规则，获知所述部分或全部Block发生了错误。
于是，线路译码模块将该部分或全部Block中所有8个字节被置换为/E/，从而利用/E/实现了报错，以确保MAC层能通过自有的CRC校验检测到该错误的目的。
本发明实施例提供的实现数据报错的装置的结构如图19所示，包括如下模块：
第一字符设定模块，用于对FEC码字进行FEC译码，检测到FEC译码失败，获得错误数据，将所述错误数据中的至少一个数据块的同步字符设为第一字符。该第一字符为数据块的线路编码规则中规定的非法的同步字符，或者，标识数据块中包含控制信息的同步字符。包括：非法字符设定模块和控制字符设定模块。
解扰模块，用于在对所述第一字符对应的数据块进行线路译码前，对所述数据块中的数据信息进行解扰。
线路译码模块，用于对所述第一字符对应的数据块进行线路译码，输出译码后数据。并且根据预定的线路编码规则和所述第一字符，获知所述包含了第一字符的数据块发生了错误，置换所述数据块中经过解扰的数据信息。包括：第一译码模块和第二译码模块。
上述第一字符设定模块中的非法字符设定模块，用于将所述错误数据中的部分或全部数据块的同步字符设定为线路编码规则中规定的非法的同步字符。当对数据块采用64/66b线路编码时，该非法字符为“11”或“00”。
上述第一字符设定模块中的控制字符设定模块，用于将所述错误数据中的部分或全部数据块的同步字符设定为数据块中包含控制信息的同步字符。当对数据块采用64/66b线路编码时，该同步字符为“10”，当对数据块采用64/65b线路编码时，该同步字符为“1”。
上述线路译码中的第一译码模块，用于获知所述错误数据中的部分或全部数据块的同步字符为非法的同步字符(即“11”或“00”)后，置换所述部分或全部数据块中经过解扰的数据信息，对所述部分或全部数据块进行线路译码，输出译码后的数据；
上述线路译码中的第二译码模块，用于获知所述错误数据中的部分或全部数据块的同步字符为数据块中包含控制信息的同步字符(即“10”或“1”)，并且所述部分或全部数据块不符合线路编码规则后，置换所述部分或全部数据块中经过解扰的数据信息，对所述部分或全部数据块进行线路译码，输出译码后的数据。
综上所述，本发明实施例实现了在FEC译码失败时，向线路译码模块进行数据报错的机制，并且该机制简单、有效。从而使得线路译码模块能进一步利用原有以太网系统的/E/控制符报错功能，向RS层报告错误，在RS层对错误数据进行预处理，以确保MAC层能通过自有的CRC校验检测到错误。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或设定，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (4)

1.一种10G以太网无源光网络EPON中实现数据报错的方法，其特征在于，包括：
对前向纠错编码FEC码字进行FEC译码，其中所述FEC码字包括27个数据块和4个校验块；
检测到FEC译码失败后将包括译码失败的错误数据的FEC码字中全部27个数据块的同步字符设为第一字符，其中当所述数据块采用了64/66b线路编码时，所述第一字符为"00"，则将所述27个全部数据块的同步字符设定为"00″；
之后，对所述全部27个数据块进行解扰处理并在解扰处理后对所述第一字符对应的所述全部27个数据块进行线路译码，输出译码后数据，其中所述全部27个数据块进行解扰处理包括只对数据块中的数据信息进行解扰而不对所述27个数据块中的所述同步字符进行解扰。
2.根据权利要求1所述的实现数据报错的方法，其特征在于，将所述全部数据块的同步字符设定为"00"具体包括：
采用取同操作对所述错误数据中的数据块进行同步字符恢复处理，使所述错误数据中数据块的同步字符的两个比特取值相同并为″00″。
3.一种10G以太网无源光网络EPON中实现数据报错的装置，其特征在于，包括：
第一字符设定模块，用于对FEC码字进行FEC译码，其中所述FEC码字包括27个数据块和4个校验块，检测到FEC译码失败，获得错误数据，将所述包括错误数据的FEC码字中全部27个数据块的同步字符设为第一字符，其中当所述数据块采用了64/66b线路编码时，所述第一字符为″00"，则将所述错误数据中全部27个数据块的同步字符设定为″00″；
线路译码模块，用于对所述第一字符对应的数据块进行线路译码，输出译码后数据；
所述装置还包括：
解扰模块，用于在对所述第一字符对应的所述27个数据块进行线路译码前，对所述27个数据块进行解扰，其中所述全部27个数据块进行解扰处理包括只对数据块中的数据信息进行解扰而不对所述27个数据块中的所述同步字符进行解扰。
4.根据权利要求3所述的实现数据报错的装置，其特征在于，所述第一字符设定模块具体包括：
非法字符设定模块，用于将所述错误数据中的全部27个数据块的同步字符设定为线路编码规则中规定的非法的同步字符；
控制字符设定模块，用于将所述错误数据中的全部27个数据块的同步字符设定为数据块中包含控制信息的同步字符。
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