WO2009039924A1 - Verfahren und vorrichtung zur taktrückgewinnung - Google Patents
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Definitions
- the invention relates to a method for clock recovery according to the preamble of independent claim 1 and an associated device.
- the recovered clock signal is used to decode the transmitted bit sequence by sampling the received signal pulses just in the middle to maximize the signal-to-interference ratio.
- the recovered clock signal is typically used to evaluate signal quality using so-called eye diagrams and mathematical tools for jitter analysis.
- the transmission clock is often determined by means of a PLL (Phase-Locked Loop), a phase-locked loop.
- PLL Phase-Locked Loop
- various standards prescribe a normalized receiver in the form of PLL characteristics.
- the recovered clock signal determines the ideal bit start time in this context.
- the evaluation of the deviations between the zero crossings in the received data stream and in the clock signal forms the basis of the jitter analysis.
- the transmission clock is basically recovered in two different ways:
- the PLL is implemented with blocks in hardware.
- the user feeds the time-continuous data stream into the PLL and receives a continuous-time clock signal and the one around the processing latency delayed data stream back.
- Data stream and clock signal are synchronized with each other. The process works online in real time, the data stream is constantly monitored.
- the PLL is modeled in software with a calculation rule.
- a meter picks up a section of the data stream and uses that
- Clock recovery algorithm on it. From this, the clock signal for the recorded data section is recovered.
- the process usually works offline, because the processing time of the algorithm is higher than the duration of the recorded data section.
- Hardware PLLs known in the art can be classified into three categories: linear PLLs, digital PLLs, and all-digital PLLs. All three PLL types process and generate analog continuous-time signals, with the digital and fully digital PLLs adapted to the processing of binary serial data streams.
- Figure 1 shows the simplified structure of a software PLL according to the last approach according to the prior art.
- the input signal xo (k) is a list with the time position of the zero crossings in the data stream, also referred to below as data edges.
- Y (k) denotes the calculated clock edges.
- the PLL generates only one clock edge per bit period. If one imagines the underlying time-continuous clock signal as a sine wave, then y (k) designates the times with phase equal to 0.
- the xo (k) are sorted chronologically and are processed sequentially. First, the time difference e (k) between data and clock edges is formed in the phase detector. Since there is no signal passing when the transmitter transmits two or more equal bits in succession, the data edge number is usually smaller than the number of transmitted bits.
- the object of the present invention is to provide a method and a device for clock recovery, which determines the clock edge positions by the parallel processing of multiple data edges.
- Parallel processing provides higher throughput than traditional software PLLs.
- the method and the device approximate the theoretical PLL transfer function, whereby the stability of the control loop is always ensured.
- the steps of the clock recovery method according to the invention are:
- control loop of Figure 1 is reshaped so that the PLL core consists only of the loop filter F (q " ), the accumulator ACq “ 1 ) and the adder for detecting the phase error e (k)
- the contribution of the nominal bit period To is replaced by additional auxiliary constructions which provide a linear trend before and after the clock Main control loop, also referred to below as the PLL core, each deduct and then add again.
- the remaining PLL core is given by a conventional linear difference equation.
- Fig. 1 is a block diagram of a hitherto usual, data edge processing software PLL;
- Fig. 2 block diagrams of a software PLL according to two
- FIG. 3 shows the pairing of data and clock edges
- FIG. 8 is a further block diagram of an overall system for
- FIG. 2 shows in block diagram A a first transformation of the block diagram of FIG. 1.
- the assignment of the clock and data edges carried out in the phase detector is shifted outside of the control loop into the block EMPU (Edge Matching and Patching Unit).
- the EMPU supplies an interpolated, gapless data edge sequence x (k) from the raw data edge sequence xo (k), which generally has a plurality of edge gaps.
- the dashed line indicates that the EMPU is coupled to the main loop, for example via the recovered clock edges y (k). Possible embodiments of the block will be explained later in the dependent claims.
- the block diagram B of Figure 2 illustrates the second, based on block diagram A reshaping the structure of a software PLL according to the invention.
- VCO Voltage Controlled Oscillator
- the loop filter F (q ⁇ ⁇ ) and the accumulator A (q ⁇ ⁇ ) define conventional linear difference equations as a function of the delay operator q '1 . For example, describes
- Equation (4) corresponds to the control loop in block diagram B in FIG. 2, where equation (2) describes the preprocessing stage ("trend deduction”) and the postprocessing stage ("trend injection”).
- the slowest basic processing step limits the maximum analyzable data stream bitrate, typically the system clock and not the total processing time of the control loop as in a conventional software PLL.
- the data edge positions of the analyzed data stream represent a straight line of the slope T b over the index k.
- a residual trend of the slope (T b -T 0 ) remains. Consequently, the terms grow and ⁇ y (k) ⁇ is unrestricted over time when the data stream bit period T b deviates from the nominal value T 0 .
- the implementation of all function blocks to increase the operating speed can be done in parallel.
- the resulting clock edge sequence y (k) is theoretically identical to the sequential processing of xo (k) with a conventional software PLL of the prior art.
- the parallel construction of the trend extract block and the trend injection block is straightforward because the nominal clock continues to run with the nominal bit period To known in advance.
- methods known from the literature for recursive block filtering English: pipelined block filtering
- the parallel edge allocation in the EMPU uses a prediction of the clock edges y (k) as the basis. The mode of operation and favorable forms of EMPU are explained below.
- FIG. 3 shows an example of the basic edge allocation problem.
- Data edges xo (k) and clock edges y (k) are each entered with dashed and solid arrows on the time axis.
- the clock edges recovered represent the expected position of the fault-free data edges and are used as the reference point for the edge assignment.
- the time axis is split into contiguous intervals. For the sake of simplification, imagine that each clock edge lies in the middle of an interval of the length of a bit period T b .
- Multiple data edges at the same interval may indicate glitches in the signal, low SNR, or a not yet latched PLL. In this case one can keep one data edge and the others can be discarded (index, k + 2 '). Alternatively, all flanks can be discarded because basically all are the same wrong.
- Conventional software or hardware PLLs basically operate sequentially and determine the clock edge y (k + l) by processing from previous data and clock edges to the time index k.
- y (k + 1), x (k + 2),..., X (k + N) For the parallel edge allocation of the data edge packet [x (k + 1), x (k + 2),..., X (k + N)], a prediction of several clock edges is required, i. the terms [y (k + 1), y (k + 2), ...., y (k + N)] must be estimated from the information up to the time index k.
- the EMPU defines a secondary clock signal, hereinafter referred to as "front clock".
- the front clock represents a prediction of the recovered clock edges y (k) and is used to divide the time axis for the edge assignment.
- the front clock is coupled to the PLL core and consequently to the recovered clock edges y (k), as indicated by the dashed line in the block diagrams of FIG.
- the PLL core starts to process the data edges and to synchronize the clock edges to the received data stream by adjusting 7 ⁇ . From this moment on, the front clock and the recovered clock, hereafter referred to as PLL clock, can work together, because the front clock can use f b to track the deflection of the PLL clock, for example.
- bit period of the data stream the nominal bit period, the latency, measured in system clocks between
- phase offset causes a shift of the time intervals in the case where the PLL clock was used instead of the front clock for edge assignment.
- the data edge is so unfavorable that the EMPU erroneously assigns it to the Interth interval on account of the phase offset. Too much phase offset can significantly affect the latching characteristics and jitter robustness of clock recovery.
- the data stream is constantly monitored. Regularly, such as every system clock, clock recovery provides a lot of new data edges via an external auxiliary device.
- a system clock defines a specific window on the timeline. Against this background, the functioning of the EMPU can be divided into two subtasks. First, with the help of the front clock of the current system clock or current Time window covered clock edges determined. Subsequently, the received data edges are paired with the clock edges.
- Edge allocation are released.
- the data edge already in the interval is stored and evaluated in the next system clock.
- the front clock specifies the position of the clock edges t F (k).
- the effective number of clock edges in the y-th system clock is determined by how many tp (k) fit between the times t ⁇ (j - ⁇ ) and t ⁇ (j).
- FIG. 6 illustrates two possible methods.
- the time window contains four data edges, D0 to D3.
- the effective number of clock edges is also four: CO, Cl, C2 and C3.
- C4 is not processed because its upper time limit / £ (4) is outside the time window.
- Method A combines data with clock edges according to the rule
- Flanking gaps are pre-filtered in the PLL core with an estimate of the
- Stuffed PLL clocks such as a corrected version of the front
- edge assignment can be described in matrix form with the following table:
- the clock and data edges are each sorted chronologically. Assuming at most one data edge per bit period, the calculation of the elements in the lower shaded triangular matrix can be skipped to reduce the computational effort. However, this reduces the robustness of the allocation matrix in the event that multiple data edges occur per bit period, as e.g. when locking the PLL may be the case. Compromise solutions, where only the elements of the lowest diagonal are automatically set to zero (0), are conceivable.
- the method B represents a slight variation of the same approach.
- the time axis over the time points Q b is divided into contiguous intervals.
- the Q b correspond to the , which are calculated to determine the effective number of clock edges. Data and clock edges are now following the rule
- the recognized flank gaps are treated separately.
- the phase or timing error e (k) between the data and clock edges represents the control difference of the PLL control loop.
- the phase error is not defined.
- the phase error e (k) 0 is introduced artificially for each edge gap. This corresponds to the case that the voided edge sequence xo (k) was completed in advance with artificial edges which exactly match the recovered clock edges y (k).
- the EMPU interpolates xo (k) and generates a seamless data edge sequence x (k), which is then processed by the PLL core. The interpolation takes place, for example, by filling the edge gaps with an artificial edge.
- the data and clock edges can be expressed as an offset to the beginning of the current system clock.
- FIG. 7 shows an overview of an overall clock recovery system according to the invention.
- the data edges are provided in a suitable format.
- the timeline becomes low bit rates (ie, large bit rates) Bit periods) additionally normalized, so that the edge timing can be represented with a limited word width.
- the system initially comprises an Edge Matching and Patching Unit (EMPU) 110.
- EMPU Edge Matching and Patching Unit
- the assignment takes place between data edges and clock edges.
- An internal one is an internal one
- Clock signal called front clock, indicates the position of the clock edges approximately.
- Flank gaps are interpolated here in principle in a suitable manner before the block PCU 130 in order to obtain a complete data edge sequence.
- the data edges are sorted and passed on unchanged.
- the system also includes a Trend Extraction Unit (TEU) 120.
- TEU Trend Extraction Unit
- a linear trend is subtracted from the data edges.
- the linear trend is given by the so-called nominal clock, which is driven exclusively by the nominal bit period.
- the output of the TEU consists of the data edge positions with respect to the nominal clock.
- the system includes a PLL Core Unit (PCU) 130.
- the PCU includes the PLL core, which processes a plurality of data edges in parallel.
- the PLL core can be represented according to the invention as a linear filter or linear difference equation.
- the front clock in the EMPU Due to the latency of the processing chain, two clock signals are used, on the one hand the front clock in the EMPU for the assignment of data and clock edges and on the other hand the PLL clock supplied by the PCU, which is used for the calculation of the phase errors in the sense of e (k) in FIG 1 is responsible.
- the PCU estimates from the PLL clock the bit period deviation with respect to the nominal bit period.
- the EMPU determines the front clock, which is basically a prediction of the PCU clock edges to bridge the processing latency.
- the system includes a Trend Injection Unit (TIU) 140.
- TEU Trend Injection Unit
- the clock edges from the PCU are added to the nominal clock to the final To obtain clock flank position.
- the nominal clock describes a linear trend.
- the PCU 140 is capable of processing a plurality of data edges in parallel by a suitable implementation of the linear difference equation from equation (5).
- the number of data edges per unit of time can vary slightly. For example, for a data stream with an average bit period number of 2.5 per
- FIG. 8 shows a further embodiment of the invention.
- the Packetizer Unit (PKU) 150 collects the incoming data edges and outputs them in fixed size packets.
- the packetization causes throughput fluctuations because the PKU occasionally has to introduce a wait cycle to collect a sufficient number of data edges and, in this case, forwards an empty data edge packet to the next function block.
- EPU Edge Publishing Unit
- the clock edge packets are resolved and the clock edges are synchronized with the system time.
- the parallel implementation of the difference equation (5) can be circumvented by first decimating the data edges after suitable low-pass filtering, then processing the resulting data edge stream with a PLL core of lower or even simpler parallelism, and finally recovering the recovered, decimated clock edges are returned via an interpolation step to the original parallelism.
- the decimation can be done by averaging over the elements in a data edge packet.
- the clock edges can be recovered as examples by linear interpolation of the decimated clock edge sequence.
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Abstract
Die Erfindung betrifft ein Verfahren zur Rückgewinnung eines Taktsignals aus einem Datensignal, wobei die Flanken der Signale jeweils als chronologisch geordnete Sequenz von Zeitpunkten repräsentiert sind. Erfindungsgemäß wird in einem Verarbeitungsschritt eine Vielzahl von Zeitpunkten des Datensignals wie folgt parallel verarbeitet: - Bereinigen der Zeitpunkte des Datensignals um einen nominalen Takt; - Schätzen der Bitperiodenabweichungen für die bereinigten Zeitpunkte; und - Hinzufügen des nominalen Takts zu den geschätzten Bitperiodenabweichungen. Die Erfindung betrifft ferner eine entsprechende Vorrichtung.
Description
VERFAHREN UND VORRICHTUNG ZUR TAKTRÜCKGEWINNUNG
Die Erfindung betrifft ein Verfahren zur Taktrückgewinnung gemäß dem Oberbegriff des unabhängigen Patentanspruchs 1 und eine zugehörige Vorrichtung.
TECHNISCHER HINTERGRUND UND STAND DER TECHNIK
In der digitalen Übertragungstechnik werden manche binären Datenströme, insbesondere serielle Datenströme mit hoher Bitrate, ohne begleitendes Taktsignal gesendet. Ziel der Taktrückgewinnung (Englisch: Clock Data Recovery CDR) ist, aus dem empfangenen Datenstrom die Frequenz und Phase des unterliegenden Sendetakts zu ermitteln.
In einem üblichen Empfänger dient das zurück gewonnene Clocksignal zur Dekodierung der gesendeten Bitfolge durch Abtastung der empfangenen Signalpulse genau in der Mitte zur Maximierung des Signal-Stör- Verhältnisses. In der Signalanalyse verwendet man das zurück gewonnene Clocksignal zur Beurteilung der Signalqualität typischerweise anhand so genannter Augendiagramme (Englisch: eye diagram) und mathematischer Werkzeuge zur Jitteranalyse.
Der Sendetakt wird oft mittels einer PLL (Englisch: Phase-Locked Loop), eines phasengekoppelten Regelkreises, ermittelt. Zur Signalqualitätsanalyse schreiben verschiedene Standards einen normierten Empfänger in der Form von PLL- Eigenschaften vor. Das zurück gewonnene Clocksignal bestimmt in diesem Zusammenhang definitionsgemäß den idealen Bitbeginnzeitpunkt. Die Auswertung der Abweichungen zwischen den Nulldurchgängen im empfangenen Datenstrom und im Clocksignal bildet die Grundlage der Jitteranalyse.
Zur Signal- bzw. Jitteranalyse wird der Sendetakt grundsätzlich auf zwei verschiedene Weisen zurück gewonnen:
- Die PLL wird mit Bausteinen in Hardware realisiert. Der Anwender speist den zeitkontinuierlichen Datenstrom in die PLL ein und erhält ein zeitkontinuierliches Clocksignal und den um die Verarbeitungslatenz
verzögerten Datenstrom zurück. Datenstrom und Clocksignal sind miteinander synchronisiert. Das Verfahren arbeitet online in Echtzeit, der Datenstrom wird ständig beobachtet.
- Die PLL wird in Software mit einer Rechenvorschrift nachgebildet. Ein Messgerät nimmt einen Abschnitt des Datenstroms auf und wendet den
Taktrückgewinnungsalgorithmus darauf an. Daraus wird das Clocksignal für den aufgenommenen Datenabschnitt zurück gewonnen. Das Verfahren arbeitet in der Regel offline, denn die Verarbeitungszeit des Algorithmus ist höher als die zeitliche Dauer des aufgenommenen Datenabschnitts.
Im Stand der Technik bekannte Hardware-PLLs können in drei Kategorien gegliedert werden: Lineare PLLs, digitale PLLs und volldigitale PLLs (Englisch: All-Digital PLL). Alle drei PLL-Typen verarbeiten und erzeugen analoge, zeitkontinuierliche Signale, wobei die digitale und volldigitale PLLs an die Verarbeitung von binären seriellen Datenströmen angepasst sind.
Mit Software-PLL bezeichnet man allgemein eine Rechenvorschrift, welche die Funktionsweise einer Hardware-PLL nachbildet. Ein Ansatz besteht darin, die Arbeitsweise der analogen Bausteine mathematisch zu beschreiben und damit eine hoch abgetastete Version des empfangenen Datenstroms zu verarbeiten. Ein zweiter Ansatz basiert auf der Beobachtung, dass nur die Nulldurchgänge im Datenstrom die relevante Information für die Taktrückgewinnung enthalten. In diesem Fall ermittelt man zunächst die Lage der Nulldurchgänge durch Interpolation des gespeicherten Datenabschnitts und berechnet anschließend daraus die Nulldurchgänge des Clock- Signals.
Figur 1 zeigt die vereinfachte Struktur einer Software-PLL nach dem letzten Ansatz gemäß dem Stand der Technik. Das Eingangssignal xo(k) ist eine Liste mit der zeitlichen Position der Nulldurchgänge im Datenstrom, im Folgenden auch Datenflanken genannt. Mit y(k) werden die berechneten Clockflanken bezeichnet. Die PLL generiert nur eine Clockflanke pro Bitperiode. Stellt man sich das zugrunde liegende, zeitkontinuierliche Clocksignal als eine Sinusschwingung vor, dann bezeichnet y(k) die Zeitpunkte mit Phase gleich 0.
Die xo(k) sind chronologisch sortiert und werden sequenziell verarbeitet. Zunächst wird im Phasendetektor die Zeitdifferenz e(k) zwischen Daten- und Clockflanken gebildet. Da kein Signaldurchgang stattfindet, wenn der Sender zwei oder mehr gleiche Bits nacheinander überträgt, ist die Datenflankenanzahl in der Regel kleiner als die Anzahl übertragener Bits. Ist der Zeitdifferenzbetrag größer als eine halbe Bitperiode To, dann schließt man auf eine Flankenlücke zurück und setzt exemplarisch e(k) = 0, andernfalls leitet der Phasendetektor die Zeitdifferenz e(k) unverändert weiter. Der Term e(k) wird mit dem Schleifenfilter (Engl: loop filter) F(q"') gefiltert. F(q'1) beschreibt eine Differenzengleichung als Funktion des Verzögerungsoperators q"1, für den exemplarisch gilt: 2 q"1 e(k) = 2 e(k-l). Das resultierende d(k) zusammen mit der Konstante To, welche die nominale Bitperiode des Datenstroms angibt, liefert eine Schätzung der momentanen Bitperiode des Datenstroms. Der Akkumulator A(q"') ermittelt die Lage der nächsten Clockflanke, indem die momentane Bitperiodenschätzung zur letzten Clockflanke hinzuaddiert wird. Algorithmisch lässt sich die grundlegende Funktionsweise wie folgt beschreiben:
Phasen- bzw. Timing-Fehler: e(k) = xo(k) - y(k)
Gefilterter Fehler: d(k) = FCq-'Xk) Momentane Bitperiodenschätzung: Tb(k) = To + d(k)
Nächste Clockflanke: y(k+l) = q-A(q"1)-Tb(k)
Durch gezielte Wahl der Koeffizienten von F(q'1) und A(q"!) kann die obige Software- PLL, solange sie offline arbeitet, die theoretische PLL-Übertragungsfunktion sehr gut approximieren. Bei einer in Echtzeit arbeitenden Realisierung soll man beachten, dass jeder der obigen Verarbeitungsschritte eine gewisse Verarbeitungszeit erfordert. Die gesamte realisierungsbedingte Verzögerung verfälscht die Übertragungsfunktion des Regelkreises und kann sogar die Stabilität gefährden. Als Faustregel ist eine echzeitfahige Software-PLL gemäß dem Stand der Technik nur zur Analyse von Datenströmen einsetzbar, deren Bitperiode größer als die Verarbeitungszeit zur Berechnung einer neuen Clockflanke ist.
AUFGABE DER ERFINDUNG
Aufgabe der vorliegenden Erfindung ist, ein Verfahren und eine Vorrichtung zur Taktrückgewinnung bereit zu stellen, die die Clockflankenpositionen durch die parallele Verarbeitung mehrerer Datenflanken ermittelt. Die parallele Verarbeitung ermöglicht einen höheren Durchsatz als bei herkömmlichen Software-PLLs. Das Verfahren und die Vorrichtung approximieren die theoretische PLL- Übertragungsfunktion, wobei die Stabilität des Regelkreises immer gewährleistet ist.
KURZE ZUSAMMENFASSUNG DER ERFINDUNG
Diese Aufgabe wird gelöst durch ein Verfahren und eine Vorrichtung zur Taktrückgewinnung gemäß den unabhängigen Patentansprüchen. Vorteilhafte Ausführungsformen sind in den abhängigen Patentansprüchen definiert.
Die Schritte des Verfahrens zur Taktrückgewinnung gemäß der Erfindung sind:
- Prädiktive Zuordnung der Clock- und Datenflanken. Die aufgrund der Übertragung mehrerer gleichen Bits nacheinander entstandenen Flankenlücken werden erkannt und gesondert behandelt. - Abzug eines auf der nominalen Bitperiode To basierenden Clocksignals
(Nominal Clock). Das entspricht der Beseitigung eines linearen Trends aus den Datenflanken.
- Filterung der trendbereinigten Datenflanken zur Rückgewinnung der entsprechend trendbereinigten Clockflanken. - Einfügen des Nominal Clocks zur Ermittlung der endgültigen
Clockflankenpositionen.
Mit anderen Worten wird der Regelkreis aus Figur 1 so umgeformt, dass der PLL- Kern nur aus dem Schleifenfilter F(q''), dem Akkumulator ACq"1) und dem Addierer zur Ermittlung des Phasenfehlers e(k) besteht. Eine Hilfskonstruktion außerhalb des Regelkreises erkennt die Flankenlücken und ordnet dementsprechend Clock- und Datenflanken zu. Der Beitrag der nominalen Bitperiode To wird durch zusätzliche Hilfskonstruktionen ersetzt, die einen linearen Trend vor und nach dem
Hauptregelkreis, im Folgenden auch PLL-Kern genannt, jeweils abziehen und wieder hinzufügen. Der verbleibende PLL-Kern ist durch eine herkömmliche lineare Differenzengleichung gegeben.
Alle Funktionsblöcke und Verarbeitungsschritte können nach Bedarf eine Vielzahl von Flanken parallel verarbeiten. Vorteilhafte Ausfuhrungsformen werden im Folgenden skizziert.
KURZE BESCHREIBUNG DER ZEICHUNGEN In der Zeichnung zeigen
Fig. 1 ein Blockschaltbild einer bisher üblichen, datenflankenverarbeitenden Software-PLL; Fig. 2 Blockschaltbilder einer Software-PLL gemäß zwei
Ausführungsformen der Erfindung; Fig. 3 die Paarung von Daten- und Clockflanken
(Flankenzuordnung);
Fig. 4 den Phasenoffset bei der Flankenzuordnung; Fig. 5 die Bestimmung der effektiven Clockflankenanzahl;
Fig. 6 zwei Methoden zur Flankenzuordnung;
Fig. 7 ein Blockschaltbild eines Gesamtsystems zur
Taktrückgewinnung gemäß einer Ausführungsform der
Erfindung; Fig. 8 ein weiteres Blockschaltbild eines Gesamtsystems zur
Taktrückgewinnung gemäß einer zweiten Ausführungsforrn der Erfindung.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
Die Erfindung hat ihren Ursprung in der Umformung des klassischen Blockschaltbilds einer Software-PLL.
Figur 2 zeigt in Blockschaltbild A eine erste Umformung des Blockschaltbilds aus Figur 1. Die im Phasendetektor durchgeführte Zuordnung der Clock- und Datenflanken wird außerhalb des Regelkreises in den Block EMPU (Edge Matching and Patching Unit) verlagert. Aus der rohen Datenflankefolge xo(k), welche in der Regel mehrere Flankenlücken aufweist, liefert die EMPU eine interpolierte, lückenlose Datenflankenfolge x(k). Die gestrichelte Linie weist darauf hin, dass die EMPU mit dem Hauptregelkreis beispielsweise über die zurück gewonnenen Clockflanken y(k) gekoppelt ist. Mögliche Ausfuhrungsformen des Blocks werden später in den abhängigen Patentansprüchen erläutert.
Das Blockschaltbild B aus Figur 2 stellt die zweite, auf Blockschaltbild A aufbauende Umformung der Struktur einer Software-PLL gemäß der Erfindung. Der Beitrag der nominalen Bitperiode To, welche die PLL bei unterdrücktem Schleifenfilterausgang mit der nominalen Bitperiode laufen lässt und in einer zeitkontinuierlichen PLL die Nominalfrequenz des VCOs (Englisch: Voltage Controlled Oscillator) entspricht, wird im Blockschaltbild B in Figur 2 aus der Schleife beseitigt und durch eine Vor- und eine Nachverarbeitungsstufe ersetzt.
Das Schleifenfilter F(q~ι) und der Akkumulator A(q~ι) definieren herkömmliche lineare Differenzengleichungen als Funktion des Verzögerungsoperators q'1 . Beispielsweise beschreibt
a(k) = GGT>W mit G(q-1) = \ + g2 ' q_]
die Differenzengleichung
a(k)- g> a(k -i) = Kk) + g2 b(k - l) .
Gemäß Blockschaltbild A in Figur 2 gilt
y(k) = A(q-1)-{F(q-ι) (x(k)-y(k))+T0). (1)
Man definiere
x(*) = x(k) - A(q-1)- T0 , y(k) = y(k) - Λfo "') • T0.(2)
Hierbei beobachte man, dass der Term t(k) = A(q']) T0 das Akkumulieren bzw. Integrieren eines konstanten Signals mit wachsendem Flankenindex k beschreibt und funktionell eine Gerade der Steigung To definiert.
Aus Gleichungen (1) und (2) ergibt sich
y(k) = A(q'ι) (F(q-ι) . (χ(k) -y(k)))+ A(q-ι) T0 (3)
= A(Cf' ) • (ffo "ι ) • (*(*) - y(k) + A{q-χ ) - T0 - A^1) - T0 ))+ A(q-1 ) • T0 '
Daraus folgt schließlich
yW = A(q-i) F(q-i)-(x(k)-y(k)) (4)
Gleichung (4) entspricht der Regelschleife in Blockschaltbild B in Figur 2, wobei Gleichung (2) die Vorverarbeitungsstufe (,Trendabzug') und die Nachverarbeitungsstufe (, Trendinjektion') beschreibt.
Konsequenz der Struktur in Blockschaltbild B ist, dass sich die Übertragungsfunktion der Regelschleife als lineares, rationales Filter bzw. lineare Differenzengleichung
ausdrücken lässt. Durch die Umwandlung in eine Differenzengleichung geht die ursprüngliche Struktur der Software-PLL aus Figur 1 größtenteils verloren, beispielsweise werden die Größen e(k) und d(k) nicht mehr explizit berechnet. Der
Vorteil ist, dass Gleichung (5) mit aus der Literatur bekannten Verfahren wie etwa
,Clustered Look-Ahead' oder ,Scattered Look-Ahead' in Pipeline-Form realisierbar ist. Parallele Implementierungen rekursiver Filter werden insbesondere in den beiden Artikeln von K. Parhi und D. Messerschmitt ("Pipeline Interleaving and Parallelism in
Recursive Digital Filters - Part I: Pipelining Using Scattered Look-Ahead and Decomposition" und "Pipeline Interleaving and Parallelism in Recursive Digital Filters - Part II: Pipelined Incremental Block Filtering", IEEE Transactions on Acoustics, Speech and Signal Processing, Vol. 37, No. 7, Juli 1989, Seiten 1099 bis 1117 bzw. Seiten 1118 bis 1134) beschrieben, deren Inhalt im Wege der Bezugnahme vollumfänglich in diese Beschreibung aufgenommen wird. An dieser Stelle beschränkt der langsamste grundlegende Verarbeitungsschritt die maximal analysierbare Datenstrombitrate, typischerweise der Systemtakt und nicht die Gesamtverarbeitungszeit des Regelkreises wie in einer herkömmlichen Software-PLL.
Ein zusätzlicher Aufwand ergibt sich aufgrund der Vor- und Nachverarbeitungsstufen. Der Term t(k) = A(q'i) T0 aus Gleichung (2) beschreibt eine Gerade der konstanten Steigung T0 über den Index k. Der Vorverarbeitungsblock zieht diesen linearen Trend von den ankommenden Datenflanken x(k) ab und der Nachverarbeitungsblock addiert ihn wieder zum PLL- Ausgang.
Grundsätzlich stellen die Datenflankenpositionen des analysierten Datenstroms eine Gerade der Steigung Tb über den Index k dar. Nach Abzug des linearen Trends bleibt ein Resttrend der Steigung (Tb - T0) übrig. Folglich wachsen die Terme
und \y(k)\ mit der Zeit uneingeschränkt, wenn die Datenstrombitperiode Tb vom nominalen Wert T0 abweicht. Damit
und
begrenzt bleiben, müssen beide Größen gelegentlich um einen bestimmten Offset zurückgesetzt werden. Dies kann durch gleichzeitige Erhöhung der Hilfsblöcke und Rücksetzung des Zustande der Hauptregelschleife, im Folgenden auch PLL-Kern genannt, um den gleichen Offsetwert erfolgen. Damit bleibt die Differenz e(k) = x(k) - y(k) erhalten.
Insbesondere kann die Implementierung aller Funktionsblöcke zur Steigerung der Arbeitsgeschwindigkeit parallel erfolgen. Darunter versteht man, dass mehrere aufeinander folgende Elemente der Datenflankenfolge xo(k) im gleichen Arbeitsschritt verarbeitet werden. Die resultierende Clockflankenfolge y(k) ist theoretisch identisch zur sequenziellen Verarbeitung von xo(k) mit einer herkömmlichen Software-PLL nach dem Stand der Technik.
Der parallele Aufbau des Trendabzugsblocks und des Trendinjektionsblocks ist unkompliziert, denn der nominale Clock läuft mit der im Voraus bekannten nominalen Bitperiode To weiter. Zur parallelen Realisierung des linearen Filters bzw. der linearen Differenzengleichung aus Gleichung (5) können beispielsweise aus der Literatur bekannte Verfahren zur rekursiven Blockfilterung (Englisch: pipelined block filtering) verwendet werden. Die parallele Flankenzuordnung in der EMPU nutzt eine Prädiktion der Clockflanken y(k) als Grundlage. Funktionsweise und günstige Ausfuhrungsformen der EMPU werden im Folgenden erläutert.
FUNKTIONSWEISE DER EMPU
Figur 3 zeigt an einem Beispiel das grundlegende Flankenzuordnungsproblem. Die
Datenflanken xo(k) und Clockflanken y(k) sind jeweils mit gestrichelten und durchgezogenen Pfeilen auf der Zeitachse eingetragen. Die zurück gewonnenen Clockflanken stellen definitionsgemäß die erwartete Lage der störungsfreien Datenflanken dar und werden für die Flankenzuweisung als Referenzpunkt genommen. Ausgehend von den Clockflanken wird die Zeitachse in aneinander liegende Intervalle aufgeteilt. Man stelle sich vereinfachend vor, dass jede Clockflanke in der Mitte eines Intervalls der Länge einer Bitperiode Tb liegt.
Theoretisch können drei Fälle unterschieden werden:
1. Liegt eine einzige Datenflanke innerhalb eines bestimmten Intervalls, dann kann sie eindeutig zur entsprechenden Clockflanke zugeordnet werden (Indizes
,k-r und ,k+l' in Figur 3).
2. Liegt keine Datenflanke in einem Intervall, kann eine sog. ,Flankenlücke' (Englisch: missing edge) vorliegen (Index ,k'). Flankenlücken treten beim Übertragen der Folgen „...00..." oder „...11..." auf, denn zwischen den zwei Bits findet keinen Signalübergang statt. Flankenlücken können markiert und gesondert behandelt werden.
3. Mehrere Datenflanken im gleichen Intervall können auf Glitches im Signal, niedriges SNR oder eine noch nicht eingerastete PLL hindeuten. In diesem Fall
kann eine Datenflanke beibehalten und die restlichen verworfen werden (Index ,k+2'). Alternativ können alle Flanken verworfen werden, da im Grunde alle gleich falsch sind.
Herkömmliche Software- oder Hardware-PLLs arbeiten grundsätzlich sequenziell und ermitteln die Clockflanke y(k+l) durch die Verarbeitung von früheren Daten- und Clockflanken bis zum Zeitindex k. Zur parallelen Flankenzuordnung des Datenflankenpaketes [x(k+l), x(k+2), ..., x(k+N)] ist eine Prädiktion mehrerer Clockflanken erforderlich, d.h. die Terme [y(k+l), y(k+2),...., y(k+N)] müssen aus den Informationen bis zum Zeitindex k geschätzt werden.
Zu diesem Zweck definiert die EMPU ein sekundäres Clocksignal, im Folgenden , Front Clock' genannt. Das Front Clock stellt eine Prädiktion der zurück gewonnenen Clockflanken y(k) dar und wird zur Aufteilung der Zeitachse für die Flankenzuordnung genutzt. Der Front Clock ist mit dem PLL-Kern und folglich mit dem zurück gewonnenen Clockflanken y(k) gekoppelt, wie die gestrichelte Linie in den Blockschaltbildern von Figur 2 andeutet.
In einer möglichen Ausführungsform läuft der Front Clock unmittelbar nach der Systeminitialisierung mit der nominalen Bitperiode fb = T0 an. Erst nach L
Zeiteinheiten bzw. Systemtakten Verarbeitungslatenz beginnt der PLL-Kern die Datenflanken zu verarbeiten und die Clockflanken an den empfangenen Datenstrom durch Anpassung von 7^ zu synchronisieren. Ab diesen Moment können Front Clock und der zurück gewonnene Clock, im Folgenden auch PLL-Clock genannt, miteinander gekoppelt arbeiten, denn der Front Clock kann beispielsweise fb nutzen, um die Auslenkung des PLL-Clocks zu verfolgen.
Durch diese Vorgehensweise schätzt der Front Clock die künftigen Werte des PLL- Clocks nach dem Ansatz „der PLL-Clock wird für die nächsten L Systemtakte mit der nominalen Bitperiode fortlaufen". Bei Nichteinhaltung dieser Annahme tritt einen Phasenoffset zwischen beiden Clocks auf. Der Phasenoffset nach Einrasten der PLL auf einen Datenstrom mit konstanter Bitperiode Tb lässt sich wie folgt approximieren
φ = _ τb -τ0 MW-)'1 [UI] (Unit Interval) (6)
wobei die Bitperiode des Datenstroms, die nominale Bitperiode, die Latenzzeit, gemessen in Systemtakten zwischen
Flankenerkennung und Ausgang des linearen Filters bzw. PLL-
Kerns,
/. : den Systemtakt des unterliegenden digitalen Systems
(Bsp: Digitaler Signalprozessor) und
(V/,)-1: die mittlere Anzahl von Bits in einem Systemtakt
bezeichnen.
Der Phasenoffset bewirkt eine Verschiebung der Zeitintervalle in dem Fall, in welchem der PLL-Clock anstelle des Front Clocks zur Flankenzuordnung verwendet wurde. Bei dem in Figur 4 dargestellten Fall liegt die Datenflanke so ungünstig, dass die EMPU sie aufgrund des Phasenoffsets irrtümlich zum Λ-ten Intervall zuordnet. Ein zu großer Phasenoffset kann die Einrasteigenschaften und Jitterrobustheit der Taktrückgewinnung merklich beeinträchtigen.
Ein verbessertes Verhalten erhält man in der Regel, wenn man den Front Clock nach dem Ansatz „der PLL-Clock wird für die nächsten L Systemtakte mit der zuletzt geschätzten momentanen Bitperiode fortlaufen" bestimmt. Andere Prädiktionsansätze sind denkbar.
In einem online arbeitenden System wird der Datenstrom ständig beobachtet. Regelmäßig, wie beispielsweise jeden Systemtakt, werden der Taktrückgewinnung eine Menge neuer Datenflanken über eine externe Hilfsvorrichtung bereitgestellt. Ein Systemtakt definiert ein bestimmtes Fenster auf der Zeitachse. Vor diesem Hintergrund lässt sich die Funktionsweise der EMPU in zwei Unteraufgaben teilen. Zunächst werden mit Hilfe des Front Clocks die vom aktuellen Systemtakt bzw. aktuellen
Zeitfenster gedeckten Clockflanken ermittelt. Anschließend werden die empfangenen Datenflanken mit den Clockflanken gepaart.
Das Beispiel in Figur 5 dient zur Erläuterung. Daten- und Clockflanken liegen jeweils als gestrichelte und durchgezogene Pfeile auf der Zeitachse. Das vom aktuellen Systemtakt definierte Zeitfenster ist mit grauem Hintergrund gekennzeichnet. Man beobachtet:
• Das k-te und (k+l)-te Intervall passen vollständig im Zeitfenster. Die eindeutige Zuordnung von Clock- und Datenflanken ist möglich.
• Der Teil vom (k-l)-ten Intervall, der noch nicht im (j-l)-ten Systemtakt beobachtet wurde, wird vom aktuellen Zeitfenster gedeckt. Nachdem man das (k-l)-XQ Intervall vollständig belichtet hat, ist eine eindeutige Flankenzuordnung auch möglich. • Das (k+2)-te Intervall ist nur teilweise gedeckt und kann nicht zur
Flankenzuordnung freigegeben werden. Die bereits im Intervall liegende Datenflanke wird aufbewahrt und im nächsten Systemtakt ausgewertet.
Der Front Clock gibt die Lage der Clockflanken tF(k) vor. Zur Bestimmung der vom aktuellen Zeitfenster gedeckten Zeitintervalle ist es hilfreich, die obere Grenze des k- ten Intervalls tF{k) , welche aus den Clockflanken beispielsweise gemäß tF +(k) = tF (Ji) + T0 /2 abgeleitet wird, mit der oberen Grenzen des k-ten Systemtakts ts + (J) zu vergleichen. In Bezug auf Figur 5 gilt:
• tF +(k - \) wurde bereits bei der Auswertung des (k-l)-ten Sample Packet berechnet und ist bekannt. • tF(k- \) , tF(k) und tF(k + i) sind alle kleiner als ts +(j) . Die entsprechenden
Intervalle werden für die Flankenzuordnung freigegeben. Die Anzahl verarbeiteter Clockflanken ist drei. • tF(k+2) ist größer als tς (J) . Sowohl tF(k+2) als auch die empfangene
Datenflanke werden bis zum nächsten Systemtakt aufbewahrt.
Zusammenfassend wird die effektive Anzahl von Clockflanken im y-ten Systemtakt dadurch bestimmt, wie viele tp(k) zwischen die Zeitpunkte t^(j -ϊ) und t^(j) passen.
Nach Bestimmung der relevanten Zeitintervalle des aktuellen Zeitfensters findet die Zuordnung der Daten- und Clockflanken statt. Figur 6 stellt zwei mögliche Verfahren dar. Im Zeitfenster sind vier Datenflanken enthalten, DO bis D3. Die effektive Anzahl von Clockflanken ist auch vier: CO, Cl, C2 und C3. C4 wird nicht verarbeitet, da ihre obere Zeitgrenze /£(4) außerhalb des Zeitfensters liegt.
Die Methode A verbindet Daten- mit Clockflanken nach der Regel
Wenn \Da - Cb \ ≤ A , dann passen Da und Q zusammen. ( a, b > 0 ), (7)
wobei Δ so gewählt wird, damit die Zeitachse in sich nicht überlappende Intervalle aufgeteilt wird. Datenflanken, die in die von den Intervallen nicht gedeckten Bereichen fallen, werden einfach ignoriert. Gemäß Figur 6 gilt
CO und C3 bleiben partnerlos und werden als Flankenlücken markiert. Die
Flankenlücken werden vor der Filterung im PLL-Kern mit einer Schätzung des
PLL-Clocks ausgestopft, wie beispielsweise eine korrigierte Version des Front
Clocks.
Cl ist mit DO verbunden.
Dl und D2 kämpfen um die Clockflanke C2. Höchstens ist eine Datenflanke pro Clockflanke zugelassen, deswegen wird z.B. die Flanke mit niedrigstem
Index bevorzugt - in diesem Fall Dl. Das Auftreten einer
DatenflankenkoUision wird eventuell gemeldet.
Formell lässt sich die Flankenzuordnung in Matrixform mit folgender Tabelle beschreiben:
Tabelle 1 : Zuordnungsmatrix für Methode A.
Die Clock- und Datenflanken sind jeweils chronologisch sortiert. Unter der Annahme, dass pro Bitperiode höchstens eine Datenflanke entsteht, kann die Berechnung der Elemente in der unteren schattierten Dreiecksmatrix zum Senken des Rechenaufwandes übersprungen werden. Dies jedoch verringert die Robustheit der Zuordnungsmatrix für den Fall, dass mehrere Datenflanken pro Bitperiode auftreten, wie es z.B. beim Einrasten der PLL der Fall sein kann. Kompromisslösungen, wo nur die Elementen der untersten Diagonalen automatisch auf Null (0) gesetzt werden, sind denkbar.
Die Methode B stellt eine leichte Variation des gleichen Ansatzes dar. In diesem Fall wird die Zeitachse über die Zeitpunkte Qb in aneinanderliegende Intervalle aufgeteilt. Die Qb entsprechen den
, welche zur Ermittlung der effektiven Clockflankenanzahl berechnet werden. Daten- und Clockflanken werden nun nach der Regel
Wenn Q^1 < Da ≤ Qb , dann passen Da und Cb zusammen ( a, b ≥ 0 ), (8)
miteinander verknüpft. Daraus entsteht eine Zuordnungsmatrix wie bei Methode A - im betrachteten Beispiel stimmen beide Matrizen genau überein.
Die erkannten Flankenlücken werden gesondert behandelt. Der Phasen- bzw. Timingfehler e(k) zwischen Daten- und Clockflanken stellt die Regeldifferenz des PLL-Regelkreises dar. Bei Flankenlücken ist der Phasenfehler nicht definiert. In einer herkömmlichen Software-PLL gemäß Figur 1 wird für jede Flankenlücke den Phasenfehler e(k)=0 künstlich eingeführt. Das entspricht dem Fall, dass die lückenbehaftete Flankenfolge xo(k) im Voraus mit künstlichen Flanken vervollständig wurde, die genau mit der zurück gewonnenen Clockflanken y(k) übereinstimmen.
Die EMPU interpoliert xo(k) und erzeugt eine lückenlose Datenflankenfolge x(k), welche dann vom PLL-Kern verarbeitet wird. Die Interpolation erfolgt beispielsweise durch Ausfüllen der Flankenlücken mit einer künstlichen Flanke. Um den Fall e(k) = 0 zu approximieren, nutzt man eine Prädiktion der PLL-Clockflanken wie beispielsweise den Front Clock aus. Andere Ansätze wie e(k) = e(k-l) sind durch geeignete Wahl der interpolierenden Flanken realisierbar. Obwohl das Ausfüllen zu Erläuterungszwecken in der EMPU stattfindet, kann dies implementierungsabhängig an einer oder mehreren Stellen im Verarbeitungspfad zwischen Flankenlückenzuordnung und PLL-Kern realisiert sein.
ZEITDARSTELLUNG
In der Praxis werden alle Zeitpunkten, unter anderem die Daten- und Clockflanken, mit einer endlichen Bitwortbreite ausgedrückt. Die Verwendung einer absoluten Zeitreferenz ist für Systeme, die für lange Zeitabschnitte im Betrieb sind, ungeeignet. In diesem Zusammenhang ist die Verarbeitung relativer Zeitangaben vorteilhaft. Dies kann unter anderem auf zwei miteinander kombinierbaren Weisen erfolgen:
• Periodisches und synchronisiertes Rücksetzten der Zeitreferenz der Datenflanken und der Clockflanken. Damit lassen sich beispielweise die Daten- und Clockflanken als ein Offset zum Beginn des aktuellen Systemtaktes ausdrücken.
• Stauchung der Zeit durch Anwendung eines Normalisierungsfaktors. Das ist insbesondere für die Verarbeitung von Datenströmen mit einer Bitperiode größer als einem Systemtakt geeignet.
GESAMTSYSTEMÜBERBLICK
Figur 7 zeigt einen Überblick über ein Gesamtsystem zur Taktrückgewinnung gemäß der Erfindung.
Es wird angenommen, dass die Datenflanken in einem geeigneten Format bereitgestellt werden. Beispielsweise wird die Zeitachse bei niedrigen Bitraten (d.h. großen
Bitperioden) zusätzlich normiert, damit die Flankenzeitpunkte mit einer begrenzten Wortbreite darstellbar sind.
Das System umfasst zunächst eine Edge Matching and Patching Unit (EMPU) 110. Hier findet die Zuweisung zwischen Daten- und Clockflanken statt. Ein internes
Clocksignal, Front Clock genannt, gibt die Lage der Clockflanken approximativ an.
Auf dieser Grundlage werden die Flankenlücken erkannt und als solche markiert. Die
Flankenlücken werden beispielsweise hier aber grundsätzlich vor dem Block PCU 130 auf geeignete Weise interpoliert, um eine lückenlose Datenflankenfolge zu erhalten. Die Datenflanken werden sortiert und unverändert weitergegeben.
Des Weiteren umfasst das System eine Trend Extraction Unit (TEU) 120. Aus den Datenflanken wird ein linearer Trend abgezogen. Der lineare Trend ist durch das so genannte Nominal Clock gegeben, welches ausschließlich mit der nominalen Bitperiode getrieben wird. Der Ausgang der TEU besteht aus den Datenflankenpositionen bezüglich des Nominal Clocks.
Ferner enthält das System eine PLL Core Unit (PCU) 130. Die PCU beinhaltet den PLL-Kern, der parallel eine Vielzahl von Datenflanken verarbeitet. Der PLL-Kern ist gemäß der Erfindung als lineares Filter bzw. lineare Differenzengleichung darstellbar.
Aufgrund der Latenz der Verarbeitungskette verwendet man zwei Clocksignale, einerseits den Front Clock in der EMPU zur Zuordnung von Daten- und Clockflanken und andererseits das von der PCU gelieferten PLL-Clock, welcher für die Berechnung der Phasenfehler im Sinne von e(k) in Figur 1 zuständig ist. Die PCU schätzt aus dem PLL-Clock die Bitperiodenabweichung bezüglich der nominalen Bitperiode. Mit Information aus der PCU ermittelt die EMPU den Front Clock, welcher im Grunde eine Prädiktion der PCU-Clockflanken zum Überbrücken der Verarbeitungslatenz darstellt.
Schließlich umfasst das System eine Trend Injection Unit (TIU) 140. Hier wird den Clockflanken aus der PCU der Nominal Clock hinzugefügt, um die endgültige
Clockflankenlage zu erhalten. Wie in der TEU 120 beschreibt der Nominal Clock einen linearen Trend.
Die PCU 140 ist in der Lage, eine Vielzahl von Datenflanken durch eine geeignete Implementierung der linearen Differenzengleichung aus Gleichung (5) parallel zu verarbeiten. Im Online-Betrieb, in dem das Datensignal ständig beobachtet wird, kann die Anzahl von Datenflanken pro Zeiteinheit leicht schwanken. Beispielsweise kommt bei einem Datenstrom mit einer durchschnittlichen Bitperiodenanzahl von 2,5 pro
Systemtakt vor, dass abwechselnd 3 und 2 Flanken parallel verarbeitet werden. Der Entwurf der PCU wird vereinfacht, wenn der PLL-Kern mit einer konstanten
Parallelität angesteuert wird.
In Bezug darauf zeigt Figur 8 eine weitere Ausführungsform der Erfindung. Grundsätzlich vor der PCU und beispielsweise unmittelbar nach der EMPU sammelt die Packetizer Unit (PKU) 150 die ankommenden Datenflanken auf und gibt sie in Paketen fester Größe aus. Durch die Paketisierung entstehen Durchsatzschwankungen, denn die PKU muss gelegentlich einen Wartezyklus zum Sammeln einer genügenden Anzahl von Datenflanken einführen und leitet in diesem Fall ein leeres Datenflankenpaket an den nächsten Funktionsblock weiter. Diese Durchsatzschwankungen werden in der Edge Publishing Unit (EPU) 160 kompensiert. Die Clockflanken-Pakete werden aufgelöst und die Clockflanken mit der Systemzeit synchronisiert.
In einer anderen Ausfuhrungsform der PCU kann die parallele Realisierung der Differenzengleichung (5) umgangen werden, indem zunächst die Datenflanken nach geeigneter Tiefpassfilterung dezimiert werden, der resultierende Datenflankenstrom anschließend mit einem PLL-Kern niedriger oder sogar einfacher Parallelität verarbeitet wird und schließlich die zurück gewonnenen, dezimierten Clockflanken über einen Interpolationsschritt auf die ursprüngliche Parallelität zurückgeführt werden. Beispielsweise kann die Dezimation durch Mittelwertbildung über die Elemente in einem Datenflankenpaket erfolgen. Die Clockflanken lassen sich exemplarisch durch lineare Interpolation der dezimierten Clockflankenfolge zurückgewinnen.
Die Erfindung ist nicht auf das dargestellte Ausfuhrungsbeispiel beschränkt. Alle beschriebenen und/oder gezeichneten Merkmale können im Rahmen der Erfindung miteinander kombiniert werden.
Claims
1. Verfahren zur Rückgewinnung eines Taktsignals aus einem Datensignal, wobei die Flanken der Signale jeweils als chronologisch geordnete Sequenz von
Zeitpunkten repräsentiert sind, dadurch gekennzeichnet, dass in einem Verarbeitungsschritt eine Vielzahl von Zeitpunkten des Datensignals wie folgt parallel verarbeitet wird:
Bereinigen der Zeitpunkte des Datensignals um einen nominalen Takt; - Schätzen der Bitperiodenabweichungen für die bereinigten Zeitpunkte; und
Hinzufügen des nominalen Takts zu den geschätzten
Bitperiodenabweichungen.
2. Verfahren nach Anspruch 1, wobei die Bitperiodenabweichungen für die bereinigten Zeitpunkte mittels eines parallelen Filters geschätzt werden.
3. Verfahren nach Anspruch 2, ferner umfassend den Schritt:
- Zuordnen der Datenflanken des Signals zu Takt und Interpolation von erkannten Flankenlücken.
4. Verfahren nach Anspruch 3, wobei die Zuweisung von Datenflanken zu Taktflanken ein eigenes Taktsignal (FRONT CLOCK) verwendet, welches mit dem Taktsignal des parallelen linearen Filters phasengekoppelt ist.
5. Verfahren nach Anspruch 4, wobei eine Datenflanke D3 einer Taktflanke Cb zugeordnet wird, wenn gilt
wobei Δ so gewählt wird, dass die Zeitachse in sich nicht überlappende
Intervalle aufteilt wird.
6. Verfahren nach Anspruch 4, wobei eine Datenflanke Da einer Taktflanke Cb zugeordnet wird, wenn gilt
Qb_χ < Da ≤ Qh a,b ≥ 0 , wobei die Zeitpunkte Qb die Zeitachse in aneinanderliegende Intervalle aufteilen.
7. Verfahren nach Anspruch 4, wobei Phasenabweichungen des eigenen Taktsignal (FRONT CLOCK) und des Taktsignals des parallelen linearen
Filters kumuliert und erst nach Überschreiten einer vorbestimmten Schwelle für das eigene Taktsignal (FRONT CLOCK) übernommen werden.
8. Verfahren nach Anspruch 2, wobei das parallele lineare Filter nach dem ,Clustered Look- Ahead' -Prinzip arbeitet.
9. Verfahren nach Anspruch 2, wobei das parallele lineare Filter nach dem ,Scattered Look- Ahead' -Prinzip arbeitet.
10. Maschinell lesbarer Datenträger, der Instruktionen speichert, welche, ausgeführt durch einen Computer, ein Verfahren nach einem der vorhergehenden Ansprüche durchführen.
11. Vorrichtung zur Rückgewinnung eines Taktsignals aus einem Datensignal, wobei die Signale jeweils als chronologisch geordnete Sequenzen von
Zeitpunkten repräsentiert sind, umfassend:
- Mittel zum Bereinigen der Zeitpunkte um einen nominalen Takt;
- Mittel zum Schätzen der Bitperiodenabweichungen für die bereinigten Zeitpunkte; und - Mittel zum Hinzufügen des nominalen Takts zu den geschätzten
Bitperiodenabweichungen, dadurch gekennzeichnet, dass die Mittel derart angeordnet und miteinander verbunden sind, dass in einem Verarbeitungsschritt eine Vielzahl von Zeitpunkten des Datensignals parallel verarbeitet werden kann.
12. Vorrichtung nach Anspruch 11, wobei das Mittel zum Schätzen der Bitperiodenabweichungen für die bereinigten Zeitpunkte ein paralleles lineares Filter ist.
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