WO2008093854A1 - 薄膜半導体装置の製造方法および薄膜半導体装置 - Google Patents

薄膜半導体装置の製造方法および薄膜半導体装置 Download PDF

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gate insulating
thin film
semiconductor device
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Kazumasa Nomoto
Nobukazu Hirai
Ryoichi Yasuda
Iwao Yagi
Takeo Minari
Kazuhito Tsukagoshi
Yoshinobu Aoyagi
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Sony Corporation
Riken
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    • H10K71/164—Deposition of organic active material using physical vapour deposition [PVD], e.g. vacuum deposition or sputtering using vacuum deposition

Definitions

  • the present invention relates to a method for manufacturing a thin film semiconductor device and a thin film semiconductor device, and more particularly to a method for manufacturing a thin film semiconductor device suitable for bottom-gate fabrication using an organic semiconductor layer, and a thin film semiconductor device obtained thereby.
  • Thin film transistors are widely used as drive elements in thin electronic substrates, particularly active matrix thin display devices.
  • semiconductor devices using organic semiconductors as active layers have attracted attention.
  • a semiconductor device using an organic semiconductor can be formed by coating an active layer made of an organic semiconductor at a low temperature, which is advantageous for cost reduction and a flexible substrate having no heat resistance such as plastic. It can also be formed on top.
  • the gate insulating film, source / drain electrodes, and even the gate electrode can be patterned by printing methods using coating materials, further reducing costs. It is done.
  • a bottom gate / bottom contact type thin film transistor 10 0 1 is formed on a substrate 1 0 3 with a gate electrode 1 0 5, a gate insulating film 1 0 7, a source / drain electrode 1 0 9, and a thin film
  • the semiconductor layers 1 1 1 are stacked in this order.
  • a resist pattern is formed by applying a photolithographic method capable of forming a fine pattern, and the gate electrode 10 5 source / drain electrode 10 is formed by pattern etching using the resist pattern as a mask.
  • Non-Patent Document 1 K Nomoto et. Al., “IEEE Transactions on Electron Devices, (2 0 0 5), vol. 5 2, p. 1 5 1 9—p. 1 5 2 6.
  • FIG. As shown, the bottom-gate / bottom-contact type thin film transistor has a structure in which the source / drain electrodes 10 9 are provided on the gate insulating film 10 7. The influence of this is exerted on the surface of the gate insulating film 10 07.
  • the gate insulating film 10 07 is made of an organic material
  • pattern formation of the source / drain electrodes 10 09 is performed.
  • the gate insulating film 10 7 is exposed to the organic solvent for removing the resist pattern used in the step 1, and it becomes difficult to maintain the film quality of the surface layer that becomes the interface with the thin film semiconductor layer 1 1 1. Degradation of the interface between the gate insulating film 1 0 7 and thin film semiconductor layer 1 1 1 And it becomes a factor that causes problems mobility reduction, and the like. Disclosure of the Invention
  • An object of the present invention is to provide a method for manufacturing a thin film semiconductor device having a bottom gate / bottom contact type thin film transistor structure and a thin film semiconductor device obtained by the manufacturing method. .
  • a method of manufacturing a thin film semiconductor device includes forming a first gate insulating film in a state of covering a gate electrode formed on a base, and After forming a pair of source / drain electrodes on the film, a second gate insulating film is formed only on the first gate insulating film exposed from the source / drain electrodes. Next In contact with the source / drain electrode, the second
  • the second gate insulating film formed after the source / drain electrodes is not affected by the formation of the source / drain electrodes, and the film quality of the second gate insulating film is not affected. Maintained. Then, since the thin film semiconductor layer is formed on the source / drain electrodes and the second gate insulating film, the interface between the second gate insulating film and the thin film semiconductor layer maintaining the film quality is the channel interface. It becomes. Also, the source / drain electrode formation is not affected by the thin film semiconductor layer. Therefore, on the gate insulating film covering the gate electrode, it is possible to obtain a channel portion interface and a thin film semiconductor layer that are kept in a good state without being affected by the formation of the source / drain electrodes.
  • the present invention is also a thin film semiconductor device obtained by the method described above, and has the following configuration. That is, a thin film semiconductor device includes a gate insulating film covering a gate electrode on a substrate, a source / drain electrode provided on the gate insulating film, and a gate insulating film extending from the source / drain electrode to the gate insulating film. And a thin film semiconductor layer continuously covering.
  • the gate insulating film has a laminated structure of a first gate insulating film and an upper second gate insulating film. The first gate insulating film covers the gate electrode and is provided with source / drain electrodes on the top.
  • the second gate insulating film is a film selectively formed only on the first gate insulating film exposed from the source Z drain electrode at least between the source Z drain electrodes.
  • a channel interface and a thin film semiconductor layer that are kept in a good state without being affected by the formation of the source drain electrode on the gate insulating film covering the gate electrode can be obtained. Can do. Therefore, even when an organic material is used for the gate insulating film and the thin film semiconductor layer using an organic material, for example, the resist pattern after forming a fine source / drain electrode by applying the lithography technique is used.
  • the channel interface and the state of the thin film semiconductor layer are not affected by the removal of ions. It is possible to obtain a thin film semiconductor device having a bottom gate / bottom contact type thin film drainage structure that can be maintained well and that is finer but has good characteristics.
  • FIG. 1 is a cross-sectional process diagram illustrating an embodiment of the manufacturing method of the present invention.
  • FIG. 2 is a diagram showing a configuration of an embodiment of the thin film semiconductor device of the present invention.
  • FIG. 3 is a graph showing changes with time in the amount of change in threshold shift in the thin film transistors of the example and the comparative example 1.
  • FIG. 4 is a cross-sectional view showing a configuration of a conventional thin film transistor.
  • a substrate 3 is prepared.
  • a plastic substrate such as polyethylene terephthalate (PET), polyethersulfone (PES) or polyethylene naphtharate (PEN), a glass substrate, or a stainless steel substrate is used.
  • a gate electrode 5 is formed on such a substrate 3.
  • the gate electrode 5 is formed by, for example, forming a metal film and pattern etching of the metal film using a resist pattern formed by a photolithography technique as a mask.
  • the metal film may be formed by applying a film formation method suitable for the material.
  • Sputter deposition can be applied to metal films such as Al, Cu, Au, Ni, W, and Mo. Further, if the metal film is made of Au, Ag Ni, Pd, Cr or the like, a metal film deposition or a vapor deposition film can be applied. In addition, after the metal film is pattern-etched using the resist pattern as a mask, the resist pattern is removed. Do the last. By applying the lithography technique as described above, a finer gate electrode 5 is formed.
  • the gate electrode 5. can be formed by applying a printing method such as a nanoparticle dispersion such as Au or Ag, a metal complex solution, or an inkjet method using a conductive molecule solution, a microcontact method, or a screen printing method. You can do it. '
  • a first gate insulating film 7-1 is formed so as to cover the gate electrode 5 on the substrate 3.
  • the first gate insulating film 7-1 is formed by applying an organic insulating film solution obtained by dissolving an organic insulating film material in an organic solvent by a method such as a spin code or a slit coat.
  • an organic insulating film solution obtained by dissolving an organic insulating film material in an organic solvent by a method such as a spin code or a slit coat.
  • NMP N-methylbidonidone
  • PVP polyvinylphenol
  • PEGMEA polyethylene glycol methyl ether acrylate
  • poly (hy-methylstyrene) poly (hy-methylstyrene). It can be used with an organic insulating film solution.
  • the “first” gate insulating film 7-1 made of an organic material is formed.
  • the first gate insulating film 7-1 formed as described above has high adhesion to the source / drain electrode (9) and has a stable surface, such as polyimide, PVP, or poly (s). It is preferably composed of an organic material such as (methylstyrene).
  • a pair of source / drain electrodes 9 is formed at a position sandwiching the gate electrode 5 on the first gate insulating film 7-1.
  • the source / drain electrode 9 may be formed in the same manner as the gate electrode 5 is formed. In this case, if the lithography technique is applied, finer source / drain electrodes are formed : the same as the gate electrode formation.
  • the step of selectively forming the second gate insulating film 7-2 only on the first gate insulating film 7-1 exposed from the source / drain electrode 9 is performed.
  • the second gate insulating film 7-2 is selectively formed only on the first gate insulating film 7-1 by vapor phase growth.
  • the second gate insulating film 7-2 as described above is used for the source Z drain electrode with respect to the incubation time (including 0) of the gas phase growth on the first gate insulating film 7-1.
  • 9 is formed using a film-forming material that can be grown so that the incubation time for vapor deposition on the substrate 9 is sufficiently long. Then, during the incubation time of vapor deposition of the second gate insulating film 7 -2 on the source / drain electrode 9, the second gate insulating film 7-2 is aired only on the first gate insulating film 7-1. By phase growth, the second gate insulating film 7-2 is selectively formed.
  • the incubation time is a period during which the film thickness is kept at 0 from the start of film formation.
  • the source / drain electrode 9 is made of a metal material and the first gate insulating film 7-1 is made of an organic material
  • polyparachloroxylylene (2) is used as the second gate insulating film 7-2.
  • the second gate insulating film 6-2 is selectively formed on the first gate insulating film 7-1.
  • parylene-C and parylene-N are deposited on Au, Cu, Ni, Pt, and Ag while they are deposited on a substrate with no film incubation time at a thickness of 1 Onm.
  • Literature Kathleen M. Vaeth and Klavs R Jensen, Chem. Mater., 12, 1305-1313 (2000). Therefore, selective film formation on the first gate insulating film 7-1 made of an organic material with the source / drain electrode 9 using Au, Cu, Ni, P "t, or Ag exposed. Is easy.
  • the second gate insulating film 7-2 to be selectively formed by vapor deposition on the first gate insulating film 7-1 made of an organic material can be a fluorine group or Polyparaxylylene derivatives having an amino group (alkylene-phenylene resin) can also be used.
  • the selective vapor deposition of the second gate insulating film 7 -2 on the first gate insulating film 7-1 made of organic material is the so-called chemical vapor deposition (CVD) method. good.
  • CVD chemical vapor deposition
  • Such film formation is performed, for example, by a source gas containing parylene-C or parylene-N pyrolyzed at 600 ° C ⁇ 150 ° C in a reaction chamber containing the substrate 3 and decompressed to 0 IPa or less. To supply. At this time, the substrate is heated and cooled as necessary, but the film can be formed even at room temperature.
  • the thickness of the second gate insulating film 7-2 that is selectively formed only on the first gate insulating film 7-1 as described above is such that the second gate insulating film 7- It is preferable to form the film within a range of the film thickness formed on the first gate insulating film 7-1 before the continuous growth of 2 is started.
  • the film thickness depends on the material of the source / drain electrode 9 and the combination of the first gate insulating film 7-1 and the second gate insulating film 7-2, but is typically l nm or more and 100 nm or less. Range.
  • a thin film semiconductor layer 11 is formed on the source / drain electrode 9 and the second gate insulating film 7-2.
  • the thin film semiconductor layer 1 1 is formed so as to continuously cover the pair of source / drain electrodes 9 and the first gate insulating film 7-1 through the second gate insulating film 7-2.
  • the thin film semiconductor layer 11 is an organic semiconductor film using an organic material, for example.
  • Such a thin-film semiconductor layer 11 is made of an organic semiconductor (acene, acene derivative, polyphyllin, porphyrin derivative, oligothiophene, thiophene polymer, etc.) material, such as vapor deposition or spin coating and ink jet printing. It is formed by a coating method.
  • organic semiconductor acene, acene derivative, polyphyllin, porphyrin derivative, oligothiophene, thiophene polymer, etc.
  • a bottom gate / bottom contact type thin film transistor is formed as the thin film semiconductor device 1 as shown in FIG.
  • the plan view in Fig. 2. (a) is equivalent to the A–A 'cross section in the plan view in Fig. 2 (b).
  • the interlayer insulating film forms a wiring according to the use to integrate the thin film semiconductor device and the multilayer wiring, and further form a sealing film.
  • the sealing film is formed with an alkylene-phenylene-based resin such as polyparachloroxylylene (parylene-C) with a film thickness of several m / m by the CVD method.
  • the sealing film is not limited to an alkylene-phenylene resin, but may be any glass sealing material or epoxy resin, silicon nitride (SiNx), or the like that has a sealing effect. '
  • the thin film semiconductor device 1 thus obtained includes a gate insulating film 7 covering the gate electrode 5 on the substrate 3, a pair of source / drain electrodes 9 provided on the gate insulating film 7, and a source / drain electrode 9 Cover continuously from the top to the gate insulating film 7 A bottom gate / bottom contact type having a thin film semiconductor layer 11.
  • the gate insulating film 7 has a laminated structure of a first gate insulating film 7-1 and a second gate insulating film 7 -2.
  • the first gate insulating film 7 -1 covers the gate electrode 5 and is provided with the source / drain electrode 9 on the top.
  • the second gate insulating film 7 -2 is a film selectively formed only on the first gate insulating film 7-1 exposed from the source / drain electrode 9 between the source / drain electrodes 9.
  • the source / drain electrode 9 is formed with the source / drain electrode 9 formed on the first gate insulating film 7-1.
  • the second gate insulating film 7 -2 is selectively formed on the first gate insulating film 7 -1 exposed from the substrate. Therefore, the second gate insulating film 7 -2 is not affected by the formation of the source / drain electrode 9 and the film quality of the second gate insulating film 7 -2 is maintained.
  • the formation of the source / drain electrode 9 is not affected. For this reason, the interface between the second gate insulating film 7 -2 and the thin film semiconductor layer 11, whose film quality is maintained, becomes the channel interface S.
  • the channel portion interface S and the thin film semiconductor layer 11 which are kept in a good state without being affected by the formation of the source / drain electrode 9.
  • a gate insulating film made of an organic material is used as an organic solvent for the subsequent removal of the resist pattern.
  • the 7 surface (that is, the 2nd gate insulating film 7 -2 surface) and the thin film semiconductor layer 1 1 are not exposed.
  • the first gate insulating film 7 -1 formed in the first embodiment is replaced with an inorganic insulating film such as silicon oxide (S i Ox) or silicon nitride (S i N x),
  • an inorganic insulating film such as silicon oxide (S i Ox) or silicon nitride (S i N x)
  • the inorganic insulating film silicon oxide (S i Ox), silicon nitride (S iNx), etc., which have high reliability particularly against gate leakage and current stress, are preferably used. Such an inorganic insulating film is spattered. The film is formed by laser enhanced CVD (PE CVD: chemical vapor deposition).
  • PE CVD laser enhanced CVD
  • the organic insulating film the organic material constituting the first gate insulating film 7-1 described in the first embodiment is used.
  • the adhesion with the source / drain electrode 9 is high and the surface state is stable. It is also the same that preferred polyimide, PVP, or poly ( ⁇ -methylstyrene) is preferably used.
  • the steps after the formation of the first gate insulating film 7-1 may be performed in the same manner as described in the first embodiment.
  • the first gate insulating film 7-1 includes silicon oxide (S i Ox), silicon nitride (S iNx), and the like.
  • the third embodiment is a method in which the selective film formation of the second gate insulating film 7-2 described with reference to FIG. 1 (4) in the first embodiment is performed by coating film formation.
  • the manufacturing method of the third embodiment will be described with reference to FIG.
  • the steps shown in FIGS. 1 (1) and 1 (2) are performed in the same manner as described in the first embodiment, and the gate electrode 5 is formed on the substrate 3 and this is formed into a first gate insulating material made of an organic material. Cover with membrane 7-1.
  • the organic material constituting the first gate insulating film 7-1 in particular, polyimide, PVP, or poly (polymethylstyrene) that has high adhesion to the source Z drain electrode 9 and has a stable surface state is preferably used. The same can be said.
  • the source / drain electrode 9 is formed using a material having liquid repellency with respect to the material solution of the second gate insulating film (7-2) formed in the next step. .
  • the metal chain for example, Ag nanoparticle
  • the alkyl chain that is the material solution of the second gate insulating film (7-2) is fluorine.
  • a mixed solution in which molecules that repel organic solvents having a substituted alkyl chain and the like are mixed is used.
  • a thiol compound silane coupling agent
  • the pattern of the source / drain electrode 9 is formed by applying a printing method such as an ink jet method, a microcontact method, or a screen printing method using such a mixed solution.
  • the mixed liquid may further be mixed with a polymer material containing an alkanethiol or perfluoro group.
  • the source / drain electrode 9 is formed by coating the mixed solution on the first gate insulating film 7-1, and pattern-etching the coated film using a resist pattern formed by a photolithography technique as a mask. It may be a method. By applying such a lithography technique, a finer source / drain electrode 9 is formed.
  • the organic insulating film solvent a solvent containing a molecular material having an alkyl chain or a perfluoro group is used.
  • Alkyl chain N-fluoro group has low surface energy
  • the organic insulating film solvent is repelled on the source / drain electrode 9, and the film can be formed only on the first gate insulating film 7-1 made of an organic material.
  • an organic insulating film such as a fluororesin obtained by cyclopolymerizing polyimide, polyvinylphenol (PVP), poly (hyrmethylstyrene), or perfluoro (4-vinyloxy-1-butene) is obtained.
  • polyimides with good adhesion to the next thin film semiconductor layer (11), such as PVP, poly (-methylstyrene), and perfluoro (4-vinyloxy-1-butene) are cyclopolymerized. It is preferable to form the second gate insulating film 7-2 made of the prepared fluororesin.
  • the second gate insulating film 7-2 formed here is also preferably formed in the range of 1 nm or more and 10 Onm or less as in the first embodiment, for example, a thin film of 50 nm or less. It is formed. Since the typical thickness of the first gate insulating film in an organic transistor is 300-1000 nm, if the second gate insulating film 7-2 is within the above range, the gate insulating film Even if the gate capacitance is reduced by increasing the film thickness of the transistor, the driving capability of the transistor is reduced due to the effect of improving the mobility by modifying the gate insulating film / organic semiconductor interface by forming the second gate insulating film 7-2. Does not have a big impact. After the above, the process shown in FIG.
  • Insulating film 7-1 A thin film semiconductor layer 11 made of an organic material is formed so as to cover the insulating film 7-1 continuously.
  • the thin film semiconductor device 1 includes a first gate insulating film 7-1 that covers a gate electrode 5 and is provided with a source / drain electrode 9 on the upper side, and a source / drain between the source / drain electrode 9.
  • a gate insulating film 7 composed of a second gate film 7-2 selectively formed only on the first gate insulating film 7-1 exposed from the electrode 9 is provided.
  • the source / drain is formed with the source / drain electrode 9 formed on the first gate insulating film 7-1.
  • the second gate insulating film 7 -2 is selectively formed on the first gate insulating film 7-1 exposed from the fin electrode 9. For this reason, the same effect as that of the first embodiment can be obtained, and it is possible to obtain a thin film semiconductor device having a bottom gate / bottom contact type thin film transistor structure that is finer but has good characteristics.
  • the second gate insulating film 7-1 constituting the surface of the gate insulating film 7 can be formed by using a fluoropolymer obtained by cyclopolymerizing the above, an improvement in device characteristics can be expected.
  • the fourth embodiment is an example in which the first gate insulating film 7-1 formed in the third embodiment is changed to an inorganic insulating film, and the other configuration is the same as that of the second embodiment.
  • the inorganic insulating film silicon oxide (S iOx), silicon nitride (S iNx), etc., which are particularly reliable against gate leakage and current stress, are preferably used.
  • Such an inorganic insulating film is formed by plasma enhanced CVD (chemical vapor deposition).
  • the steps after the formation of the first gate insulating film 7-1 may be performed in the same manner as described in the third embodiment.
  • the first gate insulating film 7-1 is not limited to silicon oxide (S iOx) or silicon nitride (S iNx).
  • SiOx silicon oxide
  • SiNx silicon nitride
  • the first gate insulating film 7-1 formed in the third embodiment is replaced with an inorganic insulating film such as silicon oxide (S iOx) or silicon nitride (S iNx), and an organic insulating film on the upper side.
  • the other structure is the same as that of the third embodiment. It is the same.
  • the organic insulating film constituting the surface layer of the first gate insulating film 7 -1 may be the same as the first gate insulating film 7 -1 of the third embodiment, but in particular, with the source / drain electrode 9
  • Polyimide, PVP, or poly (-methylstyrene) having high adhesion and a stable surface state is preferably used. If necessary, an organic insulating film may be sandwiched between inorganic insulating films constituting the lower layer of the first gate insulating film 7-1.
  • the steps after the formation of the first gate insulating film 7 -1 may be performed in the same manner as described in the third embodiment.
  • the first gate insulating film 7 -1 of the third embodiment has a gate leakage current stress such as silicon oxide (S i Ox) or silicon nitride (S i N x).
  • a gate leakage current stress such as silicon oxide (S i Ox) or silicon nitride (S i N x).
  • the surface layer of the first gate insulating film -1 -1 is made of polyimide, PVP, poly ( ⁇ -methylstyrene) or the like having high adhesion to the source / drain electrode 9 and having a stable surface state. Therefore, the effect of preventing the source / drain electrode 9 from peeling off can be obtained.
  • a thin film semiconductor device was fabricated as follows by applying the first embodiment (see FIG. 1).
  • the purpose of this example is to confirm the effect of forming the second gate insulating film, so that the gate electrode that does not affect this effect is a single crystal that has been doped with impurities at a high concentration to reduce resistance.
  • a substrate 3 made of silicon was prepared, and this was also used as the gate electrode 5.
  • PVP polyvinyl phenol
  • a second gate insulating film 7-2 made of parylene-C was selectively formed on the first gate insulating film 7-1 exposed from the source / drain electrode 9 by CVD.
  • an organic thin film semiconductor layer 11 made of pentacene was formed to a thickness of 100 nm by vapor deposition. At this time, the thin film semiconductor layer 11 was patterned so as to have a channel width of 50 mm.
  • the bottom gate (1) bottom contact type thin film semiconductor device 1 of the example was obtained.
  • Table 1 below shows the carrier mobility and the amount of change in the threshold shift after applying stress measured for the thin film semiconductor device 1 fabricated in the above example and comparative example 1 (- ⁇ Vth: initial value immediately after voltage application) Change amount as a threshold value).
  • Comparative Example 2 As Comparative Example 2, a thin film transistor (so-called ⁇ : —Si TFT) having the same channel length as that of the example 5 m and channel width 50 mm and using amorphous silicon (a-Si) as an active layer was fabricated.
  • ⁇ —Si TFT
  • FIG. 3 shows the change over time of the threshold shift even in the stress applied state, as measured for the thin film semiconductor device 1 fabricated in the above Example and Comparative Example 2.
  • the embodiment in which the second gate insulating film 7 -2 is formed by applying the present invention has much smaller threshold shift and higher reliability than the a-Si TFT of the same specification. confirmed.
  • the amount of change in the threshold shift after 1000 seconds [sec] was ⁇ 0.14 V for the thin film transistor of this example, while ⁇ 1.8 V for the Si TFT.

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Abstract

本発明は、ソース/ドレイン電極の形成に影響されることなくゲート絶縁膜と薄膜半導体層との界面を良好な状態に維持することが可能で、これにより微細でありながらも特性の良好なボトムゲート･ボトムコンタクト型の薄膜トランジスタ構成の薄膜半導体装置の製造方法を提供する。基板(3)上に形成したゲート電極(5)を覆う状態で第1ゲート絶縁膜(7-1)を成膜し、第1ゲート絶縁膜(7-1)上に一対のソース/ドレイン電極(9)を形成する。その後、ソース/ドレイン電極(9)から露出する第1ゲート絶縁膜(7-2)上のみに第2ゲート絶縁膜(7-2)を選択成膜する。次に、ソース/ドレイン電極(9)に接する状態で、ソース/ドレイン電極(9)上から第2ゲート絶縁膜(7-2)を介して第1ゲート絶縁膜(7-1)上に掛けてを連続的に覆う薄膜半導体層(11)を形成することを特徴とする薄膜半導体装置(1)の製造方法。

Description

明 細 書 薄膜半導体装置の製造方法および薄膜半導体装置 技術分野
本発明は、 薄膜半導体装置の製造方法および薄膜半導体装置に関し、 特には有 機半導体層を用いたボトムゲート型の作製に好適な薄膜半導体装置の製造方法お よびこれによって得られる薄膜半導体装置に関する。 背景技術
薄膜トランジスタ （thin film transistor) は、 薄型の電子基板、 特にはァクテ ィブマトリックス型の薄型表示装置における駆動素子として広く用いられている。 近年、 活性層として有機半導体を利用した半導体装置が注目されている。 有機半 導体を用いた半導体装置は、 有機半導体からなる活性層を低温で塗布成膜するこ とが可能であるため、 低コスト化に有利であると共に、 プラスチック等の耐熱性 のないフレキシブルな基板上への形成も可能である。 また、 活性層だけではなく、 ゲート絶縁膜、 ソース/ドレイン電極、 さらにはゲート電極も、 塗布系材料を用 いることにより、 印刷法によるパターン形成が可能となるため、 さらなる低コス ト化が図られる。
ところで、 有機半導体を用いてより微細な薄膜トランジス夕を形成する場合に は、 ボトムゲート ·ボトムコン夕クト型とすることが有利である。 図 4に示すよ うに、 ボトムゲート ·ボトムコンタクト型の薄膜トランジスタ 1 0 1は、 基板 1 0 3上にゲート電極 1 0 5、 ゲート絶縁膜 1 0 7、 ソース/ドレイン電極 1 0 9、 さらには薄膜半導体層 1 1 1がこの順に積層された構成である。 このため、 微細 パターンの形成が可能なフォトリソグラフィ一法を適用してレジス卜パ夕一ンを 形成し、 これをマスクにしたパターンエッチングによってゲート電極 1 0 5ゃソ —ス /ドレイン電極 1 0 9を形成した場合であっても、 その後のレジストパター ンの除去のための有機溶剤に有機半導体からなる薄膜半導体層 1 1 1が晒される ことはない。 したがって、 活性層となる薄膜半導体層 1 1 1の膜質を良好に維持 できるのである （以上、 下記非特許文献 1参照） 。 非特許文献 1 K. Nomoto et. al.、 「IEEE Transactions on Electron Devicesj、 （2 0 0 5 ) 、 v o l . 5 2、 p . 1 5 1 9— p . 1 5 2 6。 しかしながら、 図 4に示したように、 ボトムゲート 'ボトムコンタクト型の薄 膜トランジスタは、 ゲート絶縁膜 1 0 7上にソース/ドレイン電極 1 0 9が設け られる構成であるため、 ソース/ドレイン電極 1 0 9の形成工程の影響がゲート 絶縁膜 1 0 7の表面におよぼされる。 このため、 例えばゲート絶縁膜 1 0 7が有 機材料で構成されている場合には、 ソース/ドレイン電極 1 0 9のパターン形成 に用いたレジストパターン除去のための有機溶剤にゲート絶縁膜 1 0 7が晒され、 薄膜半導体層 1 1 1との界面となる表面層の膜質を維持することが困難になる。 そしてこのようなゲート絶縁膜 1 0 7 —薄膜半導体層 1 1 1間の界面の劣化は、 閾値シフ卜や移動度低下等の問題を引き起こす要因になる。 発明の開示
そこで本発明は、 ソース Zドレイン電極の形成に影響されることなくゲート絶 縁膜と薄膜半導体層との界面を良好な状態に維持することが可能で、 これにより 微細でありながらも特性の良好なボトムゲート ·ボトムコンタクト型の薄膜トラ ンジス夕構成の薄膜半導体装置の製造方法、 および製造方法によって得られる薄 膜半導体装置を提供することを目的とする。 .
以上のような目的を達成するための本発明の薄膜半導体装置の製造方法は、 基 上に形成したゲート電極を覆う状態で第 1ゲ一ト絶縁膜を成膜し、 当該第 1ゲ ト絶縁膜上に一対のソース/ドレイン電極を形成した後に、 ソース/ドレイン 電極から露出する第 1ゲート絶縁膜上のみに第 2ゲート絶縁膜を形成する。 次い で、 ソース/ドレイン電極に接する状態で、 当該ソース/ドレイン電極上から第
2ゲート絶縁膜を介して第 1ゲ一ト絶縁膜上に掛けてを連続的に覆う薄膜半導体 層を形成する。
このような製造方法では、 ソース/ドレイン電極の後に形成される第 2ゲート 絶縁膜に対しては、 ソースノドレイン電極形成の影響が及ぶこどはなく、 第 2ゲ —ト絶縁膜の膜質が維持される。 そして、 これらのソース/ドレイン電極および 第 2ゲ一ト絶縁膜上に薄膜半導体層が形成されるため、 膜質が維持された第 2ゲ ート絶縁膜と薄膜半導体層との界面がチャネル部界面となる。 また、 薄膜半導体 層に対しても、 ソース/ドレイン電極形成の影響が及ぶこともない。 したがって、 ゲート電極を覆うゲート絶縁膜上に、 ソース/ドレイン電極の形成に影響されず に良好な状態に保たれたチャネル部界面、 および薄膜半導体層を得ることができ る
また本発明は上述した方法によって得られる薄膜半導体装置でもあり次のよう な構成となる。 すなわち薄膜半導体装置は、 基板上のゲート電極を覆うゲート絶 縁膜と、 当該ゲート絶縁膜上に設けられたソース/ドレイン電極と、 当該ソース /ドレイン電極上からゲ一ト絶縁膜上に掛けてを連続的に覆う薄膜半導体層とを 備えている。 このうち、 ゲート絶縁膜は、 第 1ゲート絶縁膜と、 この上部の第 2 ゲート絶縁膜との積層構造からなる。 そして、 第 1ゲート絶縁膜は、 ゲート電極 上を覆うと共に上部にソース/ドレイン電極が設けられる。 これに対して、 第 2 ゲート絶縁膜は、 少なくともソース Zドレイン電極間において、 当該ソース Zド レイン電極から露出する第 1ゲート絶縁膜上のみに選択成膜された膜となる。 以上説明したように本発明によれば、 ゲート電極を覆うゲート絶縁膜上に、 ソ —スダドレイン電極の形成に影響されずに良好な状態に保たれたチャネル部界面、 および薄膜半導体層を得ることができる。 したがって、 有機材料を用いてゲート 絶縁膜および薄膜半導体層に有機材料を用いた場合であっても、 例えばりソグラ フィ一技術を適用して微細なソース/ドレイン電極を形成した後のレジストパ夕 ーンの除去に影響されることなく、 チャネル部界面および薄膜半導体層の状態を 良好に維持でき、 より微細でありながらも特性の良好なボトムゲート ，ボトムコ ン夕クト型の薄膜ドランジス夕構成の薄膜半導体装置を得ることが可能になる。 図面の簡単な説明
図 1は、 本発明の製造方法の実施形態を説明する断面工程図である。
図 2は、 本発明の薄膜半導体装置の実施形態の構成を示す図である。
図 3は、 実施例と比較例 1の薄膜トランジスタにおける閾値シフ卜の変化量の 径時変化を示すグラフである。
図 4は、 従来の薄膜トランジスタの構成を示す断面図である。 発明を実施するための最良の形態
次に本発明の実施の形態を図面に基づいて詳細に説明する。 ここでは、 先ず図 1を用いて本発明を適用した薄膜半導体装置の製造方法を説明し、 次にこの製造 方法によって得られる薄膜半導体装置の構成を説明する。
<第 1実施形態 >
先ず、 図 1 (1) に示すように、 基板 3を用意する。 ここでは、 ポリエチレン テレフ夕レート (PET)、 ポリエーテルスルフォン (PES) さらにはポリ エチレンナフ夕レート （PEN) 等のプラスチック基板、 あるいはガラス基板、 あるいはステンレス基板を用いる。
このような基板 3上に、 ゲート電極 5を形成する。 ゲート電極 5の形成は、 例 えば金属膜の成膜と、 フォトリソグラフィ一技術によつて形成したレジストパ夕 —ンをマスクに用いた金属膜のパターンエッチングとによって行う.。 金属膜の成 膜は、 材料によ.つて適する成膜方法を適用して行えば良い。
Al、 Cu、 Au、 Ni、 W、 Mo等の金属膜であれば、 スパッタリング成膜 を適用することができる。 さらに Au、 Ag Ni、 Pd、 Cr等の金属膜であ れば、 メツキ成膜や蒸着成膜を適用することができる。 また、 レジストパターン をマスクにして金属膜をパターンエッチングした後には、 レジストパターンの除 去を行う。 以上のようなリソグラフィ一技術を適用することで、 より微細なゲー ト電極 5の形成が行われる。
またゲート電極 5.の形成は、 Au、 A g等のナノ粒子分散液、 金属錯体溶液、 さらには導電性分子溶液を用いたインクジェット法、 マイクロコンタクト法、 ス クリーン印刷法等の印刷法を適用して行っても良い。 '
次に、 図 1 (2) に示すように、 基板 3上のゲート霉極 5を覆う状態で、 第 1 ゲート絶縁膜 7-1 を成膜する。 第 1ゲート絶縁膜 7-1の成膜は、 ここでは例え ば有機溶媒に有機絶縁膜材料を溶かした有機絶縁膜溶液を、 スピンコード、 スリ ヅ トコ一ト等の方法で塗布成膜する。 例えば N-メチルビ口リ ドン（NMP)に溶 かしたポリイミ ドゃ、 ポリエチレングリコ一ルメチルェ一テルァクリレート（P EGMEA)に溶かしたポリビニルフエノール（PVP)、 さらにはポリ（ひ-メチル スチレン）などの有機絶縁膜溶液と用いることが可能である。 以上により有機材 料からなる第』ゲート絶縁膜 7-1 を成膜する。 尚、 以上のようにして成膜され る第 1ゲート絶縁膜 7-1 は、 ソース/ドレイン電極 （9) との密着性が高く表 面状態の安定なポリイ ミ ド、 PVP、 またはポリ（ひ-メチルスチレン）等の有機 性材料によって構成されることが好ましい。
次いで、 図 1 .(3) に示すように、 第 1ゲート絶縁膜 7-1上のゲート電極 5 を挟む位置に、 一対のソース/ドレイン電極 9を形成する。 これらのソース/ド レイン電極 9の形成は、 ゲート電極 5の形成と同様に行って良い。 この場合、 リ ソグラフィ一技術を適用した方法であれば、 より微細なソース/ドレイン電極の 形成が行われる :ことは、 ゲ一ト電極の形成と同様である。
以上の後、 図 1 (4) に示すように、 ソース/ドレイン電極 9から露出する第 1ゲート絶縁膜 7-1上のみに、 第 2ゲート絶縁膜 7-2 を選択成膜する工程を行 う。 この際、 気相成長により、 第 1ゲ一ト絶縁膜 7-1上のみに第 2ゲート絶縁 膜 7 -2を選択成膜する。
以上のような第 2ゲート絶縁膜 7-2 は、 第 1ゲート絶縁膜 7-1 上における気 相成長のインキュベーション時間 （0も含む） に対して、 ソース Zドレイン電極 9上における気相成長のィンキュぺ一シヨン時間が充分に長くなる成臆が可能な 成膜材料を用いて形成される。 そして、 ソース/ドレイン電極 9上における第 2 ゲート絶縁膜 7 -2 の気相成長のインキュベーション時間の間に、 第 1ゲート絶 縁膜 7-1 上のみに第 2ゲート絶縁膜 7-2 を気相成長させることで、 第 2ゲート 絶縁膜 7-2 の選択成膜を行う。 尚、 インキュベーション時間とは、 成膜開始か ら成膜膜厚が 0に保たれている期間であることとする。
ここでは、 例えばソース/ドレイン電極 9が金属材料で構成され、 第 1ゲート 絶縁膜 7-1 が有機材料で構成されているため、 第 2ゲート絶縁膜 7-2 としてポ リパラクロロキシリレン (parylene-C)あるいはポリパラキシリレン (parylene-N) の気相成長により、 上述した第 1ゲート絶縁膜 7-1 上への第 2ゲート絶縁膜 7- 2の選択成膜が成される。
上記 parylene-Cや parylene-Nは、 気相成長によるィンキュベ一シヨン時間 が無い下地上に膜厚 1 Onmで成膜される間、 Au、 Cu、 Ni、 Pt、 および A g上に成膜されることはない [文献： Kathleen M. Vaeth and Klavs R Jensen, Chem. Mater., 12, 1305-1313 (2000) 参照]。 したがって、 Au、 Cu、 N i、 P"t、 または A gを用いたソース/ドレイン電極 9を露出させた状態で、 有機材 料からなる第 1ゲート絶縁膜 7 -1上への選択成膜が容易である。
また、 有機材料からなる第 1ゲート絶縁膜 7-1 上に気相成長によって選択成 膜させる第 2ゲート絶縁膜 7-2 としては、 parylene-Cや. parylene-N以外にも、 フッ素基やアミノ基を有するポリパラキシリレン誘導体 （アルキレン-フェニレ ン系樹脂） を用いることもできる。
有機材料からなる第 1ゲート絶縁膜 7-1 上への第 2ゲート絶縁膜 7 -2 の選択 的な気相成長は、 いわゆる化学的気相成長法 （chemical vapor deposition： C VD) であって良い。 このような成膜は、 例えば基板 3を収納し 0ノ I P a以下 に減圧された反応室内に、 600°C± 150°Cで熱分解した parylene-C あるい は parylene-N を含む原料ガスを供給して行う。 この際、 必要に応じて基板の過 熱 '冷却を行うが、 室温でも成膜は可能である。 尚、 以上のようにして第 1ゲート絶縁膜 7-1 上のみに選択成膜する第 2ゲ一 ト絶縁膜 7-2 の膜厚は、 ソース/ドレイン電極上に第 2ゲート絶縁膜 7-2 の連 続成長が始まる以前に第 1ゲート絶縁膜 7- 1上に形成される膜厚である範囲で 成膜することが好ましい。 この膜厚は、 ソース/ドレイン電極 9の材料と第 1ゲ ート絶縁膜 7-1、 第 2ゲート絶縁膜 7-2 の組み合わせに依存するが、 典型的に は l nm以上、 100 nm以下の範囲である。
その後、 図 1 (5) に示すように、 ソース/ドレイン電極 9上および第 2ゲ一 ト絶縁膜 7-2 上に薄膜半導体層 1 1を形成する。 ここでは、 —対のソース/ド レイン電極 9上から、 第 2ゲート絶縁膜 7-2 を介して第 1ゲート絶縁膜 7-1 上 に掛けてを連続的に覆う形状の薄膜半導体層 1 1を形成する。 この薄膜半導体層 1 1は、 例えば有機材料を用いた有機半導体膜であることとする。
このような薄膜半導体層 1 1は、 有機半導体 （ァセン、 ァセン誘導体、 ポリフ ィ リン、 ポルフィ リン誘導体、 オリゴチォフェン、 チオフエンポリマ一等） 材料 を用い、 蒸着法、 またはスピンコートおよびインクジェット印刷等などの塗布法 によって形成する。
以上によって図 2に示すような、 ボトムゲート ·ボトムコンタクト型の薄膜ト ランジス夕が薄膜半導体装置 1として形成される。 尚、 図 2. (a) の平面図は、 図 2 (b) の平面図における A— A' 断面に相等する。
また以上の後には、 用途に応じて層間絶縁膜は配線を形成して薄膜半導体装置 の集積化および多層配線化を図り、 さらに封止膜を形成する。 封止膜は、 例えば、 ポリパラクロロキシリレン （parylene-C) などのアルキレン-フエ二レン系樹脂 を CVD法に.よって数// mの膜厚で形成する。 尚、 封止膜としては、 アルキレ ン-フエ二レン系樹脂に限らず、 ガラスゃァクリル系あるいはエポキシ系樹脂、 窒化シリコン （S iNx) など、 封止効果があるものであれば良い。'
このようにして得られた薄膜半導体装置 1は、 基板 3上のゲート電極 5を覆う ゲート絶縁膜 7と、 ゲート絶縁膜 7上に設けられた一対のソース/ドレイン電極 9と、 ソース/ドレイン電極 9上からゲート絶縁膜 7上に掛けてを連続的に覆う 薄膜半導体層 1 1とを備えたボトムゲート ·ボトムコンタクト型となる。 また、 ゲート絶縁膜 7が、 第 1ゲート絶縁膜 7 -1 と、 第 2ゲート絶縁膜 7 -2 との積層 構造になっている。 第 1ゲート絶縁膜 7 -1 は、 ゲート電極 5上を覆うと共に、 上部にソース/ドレイン電極 9が設けられる。 そして特に第 2ゲート絶縁膜 7 -2 は、 ソース/ /ドレイン電極 9間において、 ソース/ドレイン電極 9から露出する 第 1ゲート絶縁膜 7 -1上のみに選択成膜された膜となる。
以上説明した第 1実施形態によれば、 図 1 ( 4 ) を用いて説明したように、 第 1ゲート絶縁膜 7 - 1 上にソース/ドレイン電極 9を形成した状態で、 ソース/ ドレイン電極 9から露出する第 1ゲート絶縁膜 7 -1 上に第 2ゲ一ト絶縁膜 7 -2 を選択成膜する構成である。 このため、 第 2ゲート絶縁膜 7 -2 に対しては、 ソ —ス/ドレイン電極 9形成の影響が及ぶことはなく、 第 2ゲート絶縁膜 7 -2 の 膜質が維持される。 また、 次の図 1 ( 5 ) に示した工程において、 ソース/ドレ イン電極 9および第 2ゲート絶縁膜 7 -2 上に薄膜半導体層 1 1が形成されるた め、 薄膜半導体層 1 1に対してもソース/ドレイン電極 9形成の影響が及ぶこと もない。 このため、 膜質が維持された第 2ゲート絶縁膜 7 -2 と薄膜半導体層 1 1との界面がチャネル部界面 Sとなる。
したがって、 ソース/ドレイン電極 9の形成に影響されずに良好な状態に保た れたチャネル部界面 S、 および薄膜半導体層 1 1を得ることができる。 特に、 リ ソグラフィ一技術を適用することによつて微細なソースノドレイン電極 9の形成 を行ったとしても、 その後のレジストパ夕一ン除去のための有機溶剤に、 有機材 料からなるゲート絶縁膜 7表面 （つまり第 2ゲート絶縁膜 7 -2 表面） や薄膜半 導体層 1 1が晒されることはない。 これにより、 より微細でありながらも特性の 良好なボトムゲート 'ボトムコンタクト型の薄膜トランジスタ構成の薄膜半導体 装置を得ることが可能になる。
<第 2実施形態 >
本第 2実施形態は、 第 1実施形態において形成した第 1ゲート絶縁膜 7 -1 を、 酸化シリコン （S i Ox) ゃ窒化シリコン （S i N x ) 等の無機絶縁膜と、 その 上部の有機絶縁膜との積層構造に変更した例であり、 他の構成は第 1実施形態と 同様である。
無機絶縁膜としては、 特にゲートリークや電流ストレスに対する信頼性の高い 酸化シリコン （S i Ox) ゃ窒化シリコン （S iNx) 等が好ましく用いられる。 このような無機絶縁膜は、 スパヅタリングゃフ。ラズマエンハンスド CVD(PE CVD ： chemical vapor deposition)により成膜される。 また、 有機絶縁膜とし ては、 第 1実施形態で説明した第 1ゲート絶縁膜 7-1 を構成する有機材料が用 いられ、 特にソース/ドレイン電極 9との密着性が高く表面状態の安定なポリイ ミ ド、 PVP、 またはポリ（α-メチルスチレン)等が好ましく用いられることも 同様である。
この場合であっても、 第 1ゲート絶縁膜 7-1の形成以降の工程は、 第 1実施 形態で説明したと同様に行って良い。
本第 2実施形態によれば、 第 1実施形態で得られる効果の他に、 さらに第 1ゲ —ト絶縁膜 7-1 として、 酸化シリコン （S i Ox) ゃ窒化シリコン （S iNx) 等のゲートリークや電流ストレスに対する信頼性の高い無機絶縁膜を用いたこと により、 ゲートリークの低減や電流ストレスに対する信頼性の向上を図ることが できる。
<第 3実施形態 >
本第 3実施形態は、 第 1実施形態において図 1 (4) を用いて説明した第 2ゲ ート絶縁膜 7-2 の選択成膜を、 塗布成膜によって行う方法である。 以下第 3実 施形態の製造方法を、 図 1を用いて説明する。
先ず図 1 (1) 、 図 1 (2) に示す工程を第 1実施形態で説明したと同様に行 い、 基板 3上にゲート電極 5を形成してこれを有機材料からなる第 1ゲート絶縁 膜 7-1 で覆う。 第 1ゲート絶縁膜 7-1 を構成する有機材料として、 特にソース Zドレイン電極 9との密着性が高く表面状態の安定なポリイミ ド、 PVP、 また はポリ（ひ-メチルスチレン)等が好ましく用いられることも同様である。
次に、 図 1 (3) に示す工程において第 1ゲート絶縁膜 7-1上にソース/ド レイン電極 9.を形成する際には、 次の工程で形成する第 2ゲート絶縁膜 （7 -2) の材料溶液に対して撥液性を有する材料を用いてソース/ドレイン電極 9を形成 する。
この場合、 金属ナノ粒子 （例えば A gナノ粒子） 分散液、 金属錯体溶液、 さら には導電性分子溶液などに、 第 2ゲート絶縁膜 （7 -2) の材料溶液であるアルキ ル鎖ゃフッ素置換アルキル鎖等を有する有機溶媒をはじく分子を混合した混合液 を用いる。 アルキル鎖ゃフッ素置換アルキル鎖等を有する有機溶媒をはじく分子 としては、 アルカンチオールやパーフロロ基を含むチ一オル化合物 （いわゆるシ ランカップリング剤） が用いられる。 そして、 このような混合液を用いたインク ジェット法、 マイクロコンタクト法、 スクリーン印刷法等の印刷法を適用してソ —ズ /ドレイン電極 9のパターン形成を行う。
尚、 上記混合液には、 さらにアルカンチオールやパーフロロ基を含むポリマー 材料を混合させても良い。
尚、 ソース/ドレイン電極 9の形成は、 上記混合液を第 1ゲート絶縁膜 7 -1 上に塗布成膜し、 フォトリソグラフィ一技術によって形成したレジストパターン をマスクに用いて塗布膜のパターンエッチングする方法であってもよい。 このよ うなリソグラフィ一技術を適用することで、 より微細なソース/ドレイン電極 9 の形成が行われる。
以上の後、 図 1 ( 4 ) に示す工程において、 ソース/ドレイン電極 9から露出 する第 1ゲート絶縁膜 7 -1 上のみに第 2ゲート絶縁膜 7 -2 を選択成膜するに際 しては、 塗布液として有機絶縁膜溶媒を塗布する。 これにより、 ソース/ドレイ ン電極 9の表面において有機絶縁膜溶媒をはじき、 第 1ゲ一ド絶縁膜 7 -1 のみ に有機絶縁膜溶媒を吸着させ、 ソース/ドレイン電極 9から露出する第 1ゲート 絶縁膜 7 -1 上のみに有機絶縁膜溶媒を選択的に塗布成膜し、 これを第 2ゲート 絶縁膜 7 -2とする。
この際、 有機絶縁膜溶媒としては、 アルキル鎖やパーフロロ基を有する分子材 料を含む溶媒を用いる。 アルキル鎖ゃパ一フロロ基は、 表面エネルギーの小さい 表面状態を形成するために、 ソース ' ドレイン電極 9上では有機絶縁膜溶媒がは じかれ、 有機材料からなる第 1 ゲート絶縁膜 7-1 上のみに成膜することが可能 になる。 これにより、 例えばポリイミ ド、 ポリビニルフエノール （PVP) 、 ポ リ（ひ-メチルスチレン)、 またはペルフルォロ （4-ビニルォキシ -1-ブテン） を環 化重合したフッ素樹脂等の有機絶縁膜を得る。 中でも、 次に形成される薄膜半導 体層 （ 1 1) との密着性の良好なポリイミ ドゃ P VPやポリ（ -メチルスチレ ン）やペルフルォロ （4-ビニルォキシ -1-ブテン） を環化重合したフッ素樹脂から なる第 2ゲート絶縁膜 7 -2を形成することが好ましい。
尚、 ここで形成する第 2ゲート絶縁膜 7-2 も、 第 1実施形態と同様に膜厚 1 nm以上、 10 Onm以下の範囲で成膜することが好ましく、 例えば 50 nm以 下の薄膜で形成される。 有機トランジスタにおいて典型的な第 1ゲート絶縁膜厚 は 300— 1000 nmであるため、 第 2ゲ一絶縁膜 7-2が上記膜厚の範囲が上 記の範囲であれば、 ゲ一ト絶縁膜の厚膜化によるゲート容量の低減が生じても、 第 2ゲート絶縁膜 7-2 の形成によるゲート絶縁膜/有機半導体界面の改質による 移動度の向上の効果のためにトランジスタの駆動能力に大きな影響を与えない。 以上の後には、 図 1 (5) に示す工程を第 1実施形態で説明したと同様に行い、 一対のソース/ドレイン電極 9上から第 2ゲート絶縁膜 7 -2 を介して第 1ゲ一 ト絶縁膜 7-1 上に掛けてを連続的に覆う形状の、 有機材料からなる薄膜半導体 層 11を形成する。
以上により、 第 1実施形態と同様のボトムゲート ·ボトムコンタクト型の薄膜 半導体装置 1が作製される。 この薄膜半導体装置 1は、 ゲート電極 5上を覆うと 共に上部にソース/ドレイン電極 9が設けられた第 1ゲ.マト絶縁膜 7-1 と、 ソ —ス /ドレイン電極 9間においてソース/ドレイン電極 9から露出する第 1ゲ一 ト絶縁膜 7-1 上のみに選択成膜された第 2ゲート膜 7-2 とからなるゲート絶縁 膜 7を備えたものとなる。
以上説明した第 3実施形態では、 図 1 (4) を用いて説明したように、 第 1ゲ —ト絶縁膜 7-1上にソース/ドレイン電極 9を形成した状態で、 ソース/ /ドレ ィン電極 9から露出する第 1ゲ一ト絶縁膜 7 -1上に第 2ゲート絶縁膜 7 -2 を選 択成膜する構成である。 このため、 第 1実施形態と同様の効果が得られ、 より微 細でありながらも特性の良好なボトムゲート ·ボトムコンタクト型の薄膜トラン ジス夕構成の薄膜半導体装置を得ることが可能になる。
また以上の効果の他にも、 有機材料かなる薄膜半導体層 1 1との密着性の良好 なポリイミ ドゃ P VPや poly (ひ-メチルスチレン）やペルフルォロ （4-ビニルォ キシ -1-ブテン） を環化重合したフッ素樹脂を用いて、 ゲ一ト絶縁膜 7の表面を 構成する第 2ゲート絶縁膜 7-1 を形成することが可能であるため、 これによる 素子特性の向上も期待できる。
<第 4実施形態〉
本第 4実施形態は、 第 3実施形態において形成した第 1ゲート絶縁膜 7-1 を、 無機絶縁膜に変更した例であり、 他の構成は第 2実施形態と同様である。 無機絶 縁膜としては、 特にゲートリークや電流ストレスに対する信頼性の高い酸化シリ コン （S iOx) ゃ窒化シリコン （S iNx) 等が好ましく用いられる。 このよ うな無機絶縁膜は、 スパヅ夕リングゃプラズマェンハンス ド C VD(P E C V D ： chemical vapor deposition)により成膜 れ 。
この場合であっても、 第 1ゲート絶縁膜 7-1 の形成以降の工程は、 第 3実施 形態で説明したと同様に行って良い。
本第 4実施形態によれば、 第 3実施形態で得られる効果の他に、 第 1ゲート絶 縁膜 7-1 として、 酸化シリコン （S iOx) ゃ窒化シリコン （S iNx) 等の特 にゲ一トリークや電流ストレスに対する信頼性の高い無機絶縁膜を用いたことに より、 ゲ一ドリークの低減や電流ストレスに対する信頼性の向上を図ることがで ぎる。
<第 5実施形態 >
本第 5実施形態は、 第 3実施形態において形成した第 1ゲート絶縁膜 7-1 を、 酸化シリコン （S iOx) ゃ窒化シリコン （S iNx) 等の無機絶縁膜と、 その 上部の有機絶縁膜との積層構造に変更した例であり、 他の構成は第 3実施形態と 同様である。 第 1ゲート絶縁膜 7 -1 の表面層を構成する有機絶縁膜としては、 第 3実施形態の第 1ゲート絶縁膜 7 -1 と同様であって良いが、 特に、 ソース/ ドレイン電極 9との密着性が高く表面状態の安定なポリイミ ド、 P V P、 または ポリ（ -メチルスチレン)等が好ましく用いられる。 尚、 必要に応じて第 1ゲ一 ト絶縁膜 7 -1 の下層を構成する無機絶縁膜間に有機絶縁膜を挟んだ構成として も良い。
この場合であっても、 第 1ゲート絶縁膜 7 -1 の形成以降の工程は、 第 3実施 形態で説明したと同様に行って良い。
本第 5実施形態によれば、 第 3実施形態の第 1ゲート絶縁膜 7 -1 として、 酸 化シリコン （S i Ox) ゃ窒化シリコン （S i N x ) 等の特にゲートリークゃ電 流ストレスに対する信頼性の高い無機絶縁膜を用いたことにより、 ゲートリーク の低減や電流ストレスに対する信頼性の向上を図ることができる。 しかも、 第 1 ゲ一ト絶縁膜 Ί -1 の表面層としてソース/ドレイン電極 9との密着性が高く表 面状態の安定なポリイミ ド、 P V P、 またはポリ（α -メチルスチレン)等を用レ、 . ることができるため、 さらにソース/ドレイン電極 9の剥がれを防止できる効果 も得られる。
く実施例〉
第 1実施形態を適用して以下のように薄膜半導体装置を作製した （図 1参照） 。 先ず、 本実施例では、 第 2ゲート.絶縁膜形成の効果を確かめることを目的とし ているため、 この効果に影響のないゲート電極は、 高濃度で不純物をドープして 低抵抗化した単結晶シリコンからなる基板 3を用意し、 これをゲート電極 5とし て兼用した。
そして、 ゲート電極を兼用する基板 3上に、 ォク夕デシルトリクロロシラン (Octadecy ltrichloro-silane： 0 T S ) に溶解させたポリビニルフエノール （ P V P ) に架橋剤としてシランカップリング剤を混合させた溶液を、 スピンコート により塗布し第 1ゲート絶縁膜 7 - 1を成膜した。
次に、 第 1ゲート絶縁膜 7 -1 上に、 リソグラフィー技術を適用して膜厚 5 0 nmの Auからなるソース/ドレイン電極 9を形成した。
その後、 CVD法によって、 ソース/ドレイン電極 9から露出する第 1ゲート 絶縁膜 7 -1上に、 parylene-Cからなる第 2ゲート絶縁膜 7 -2を選択成膜した。 次いで、 蒸着法によって、 ペン夕セン （pentacene) からなる有機の薄膜半導 体層 11を、 膜厚 100 nmで形成した。 この際、 チャネル幅 50 mmとなるよ うに薄膜半導体層 1 1をパターン形成した。
以上のようにして実施例のボトムゲート ■ボトムコンタクト型の薄膜半導体装 置 1を得た。
く比較例 1 >
比較例 1として、 上記実施例における第 2ゲート絶縁膜 7-2 の形成を省略し た手順で従来構成のボトムゲート ·ボトムコンタクト型の薄膜半導体装置を得た。 <評価結果一 1 >
下記表 1には、 上記実施例および比較例 1で作製した薄膜半導体装置 1につい て測定した、 キャリア移動度とス トレス印加後の閾値シフ トの変化量 （―△ Vth：電圧印加直後を初期閾値とした変化量） を示す。 印加したストレスは、 ゲ ート電圧 Vg=-30V、 ドレイン電圧 Vd=-5 Vである。
(表 1)
Figure imgf000016_0001
ストレス: Vg=-30V, Vd=— 5V， 1000秒 この結果から、 キャリア移動度および閾値シフト共に、 本発明を適用して第 2 ゲート絶縁膜 7-2 を形成した実施例において、 これを形成しない従来構成の比 較例 1よりも素子特性が改善された効果を確認できた。
く比較例 2 > 比較例 2として、 実施例と同一のチャネル長 5 m、 チャネル幅 50mmで、 アモルファスシリコン （a-Si) を活性層として用いた薄膜トランジスタ （いわゆ る α:— S i TFT) を作製した。
<評価結果一 2 >
図 3には、 上記実施例および比較例 2で作製した薄膜半導体装置 1について測 定した、 ストレス印加状態においても閾値シフトの径時変化を示した。 印加した ストレスは、 ゲート電圧 Vg=-30 V、 ドレイン電圧 Vd=-5 Vであり、 閾値 シフ トの変化量 （一 AVth：電圧印加直後を初期閾値とした変化量） の径時変化 として示した。
この結果から、 本発明を適用して第 2ゲート絶縁膜 7 -2 を形成した実施例の 方が、 同一スペックの a— S iTFTよりも、 大幅に閾値シフトが小さく信頼性 が高くなることが確認された。 特に、 1000秒 [s e c]後の閾値シフ卜の変 化量は、 本実施例の薄膜トランジスタで- 0. 14Vに対して、 ひ— S iTFT は- 1. 8Vであった。

Claims

請 求 の 範 囲
1 . 基板上に形成したゲート電極を aう状態で第 1ゲート絶縁膜を成膜し、 当該 第 1ゲ一ト絶縁膜上に一対のソース/ドレイン電極を形成した後、
前記ソース/ドレイン電極から露出する前記第 1ゲート絶縁膜上のみに第 2ゲ —ト絶縁膜を選択成膜し、
前記ソース/ドレイン電極に接する状態で当該ソース/ドレイン電極上から前 記第 2ゲ一ト絶縁膜を介して前記第 1ゲート絶縁膜上に掛けてを連続的に覆う薄 膜半導体層を形成する
ことを特徴とする薄膜半導体装置の製造方法。
2 . 請求項 1記載の薄膜半導体装置の製造方法において、
前記第 2ゲート絶縁膜の形成を気相成長によって行い、
前記ソース Zドレイン電極上における前記第 2ゲート絶縁膜の気相成長のィン キュぺーシヨン時間の間に、 前記第 1ゲート絶縁膜上のみに当該第 2ゲ一ト絶縁 膜を気相成長させる
ことを特徴とする薄膜半導体装置の製造方法。
3 . 請求項 2記載の薄膜半導体装置の製造方法において、
有機材料を用いて構成された前記第 1ゲート絶縁膜と金属材料を用いて構成さ れた前記ソース/ドレイン電極との露出面に対して、 ポリパラキシリレン誘導体 からなる前記第 2ゲ一ト絶縁膜の気相成長を行う
ことを特徴とする薄膜半導体装置の製造方法。
4 . 請求項 1記載の薄膜半導体装置の製造方法において、
前記第 2ゲート絶縁膜の形成を塗布成膜によって行い、
前記ソース/ドレイン電極表面で塗布液を撥液させた状態で、 前記第 1ゲート 絶縁膜表面のみに当該塗布液を吸着させる
ことを特徴とする薄膜半導体装置の製造方法。
5 . 請求項 4記載の薄膜半導体装置の製造方法において、 有機材料を用いて構成された前記第 1ゲート絶縁膜とシランカヅプリング剤を 含有する前記ソース/ドレイン電極との露出面に対して、 前記塗布液として有機 絶縁膜溶媒を塗布して前記第 2ゲ一ト絶縁膜の塗布成膜を行う
ことを特徴とする薄膜半導体装置の製造方法。
6 . 基板上のゲート電極を覆うゲート絶縁膜と、 当該ゲート絶縁膜上に設けられ た一対のソース/ドレイン電極と、 当該ソース/ドレイン電極上から前記ゲ一ト 絶縁膜上に掛けてを連続的に覆う薄膜半導体層とを備えた薄膜半導体装置におい て、
前記ゲート絶縁膜は、
前記ゲート電極上を覆うと共に上部に前記ソース/ドレイン電極が設けられる 第 1ゲート絶縁膜と、
. 少なくとも前記ソース/ドレイン電極間において当該ソース/ドレイン電極か ら露出する前記第 1ゲート絶縁膜上のみに選択成膜された第 2ゲート絶縁膜とで 構成されている
ことを特徴とする薄膜半導体装置。
7 . 請求項 6記載の薄膜半導体装置において、
前記第 2ゲート絶縁膜の誘電率が第 1ゲート絶縁膜の誘電率よりも小さい ことを特徴とする薄膜半導体装置。
8 . 請求項 6記載の薄膜半導体装置において、
前記第 1ゲート絶縁膜が無機材料からなり、 前記第 2ゲート絶縁膜が有機材料 からなる
ことを特徴とする薄膜半導体装置。
9 . 請求項 6記載の薄膜半導体装置において、
前記薄膜半導体層は有機材料からなる
ことを特徴とする薄膜半導体装置。
1 0 . 請求項 6記載の薄膜半導体装置において、
前記第 1ゲート絶縁膜および前記第 2ゲ一卜絶縁膜が有機材料からなる ことを特徴とする薄膜半導体装置。
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