WO2008072458A1 - プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法 - Google Patents

プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法 Download PDF

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Takahiko Origuchi
Hidehiko Shoji
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Definitions

  • the present invention relates to a plasma display device and a plasma display panel driving method.
  • the present invention relates to a plasma display device used for a wall-mounted television or a large monitor, and a method for driving a plasma display panel.
  • a typical AC surface discharge type panel as a plasma display panel (hereinafter abbreviated as “panel”) has a large number of discharge cells formed between a front plate and a back plate arranged opposite to each other. Yes.
  • a plurality of pairs of display electrodes consisting of a pair of scan electrodes and sustain electrodes are formed on the front glass substrate in parallel with each other, and a dielectric layer and a protective layer are formed so as to cover the display electrode pairs.
  • the back plate is formed with a plurality of parallel data electrodes on the back glass substrate, a dielectric layer so as to cover them, and a plurality of partition walls formed in parallel with the data electrodes on the back side glass substrate.
  • a phosphor layer is formed on the surface and the side surfaces of the barrier ribs. Then, the front plate and the back plate are arranged opposite each other and sealed so that the display electrode pair and the data electrode are three-dimensionally crossed, and a discharge gas containing, for example, 5% xenon in a partial pressure ratio is sealed in the internal discharge space. It has been done.
  • a discharge cell is formed in a portion where the display electrode pair and the data electrode face each other. In the panel having such a configuration, ultraviolet rays are generated by gas discharge in each discharge cell, and phosphors of red (R), green (G) and blue (B) colors are excited and emitted by the ultraviolet rays. Make a display.
  • a subfield method that is, a method of performing gradation display by combining subfields to emit light after dividing one field period into a plurality of subfields is generally used. /!
  • Each subfield has an initialization period, an address period, and a sustain period.
  • an address pulse voltage is selectively applied to the discharge cells to be displayed to generate an address discharge to form wall charges ( Hereinafter, this operation is also referred to as “writing”).
  • a sustain pulse voltage is alternately applied to the display electrode pair consisting of the scan electrode and the sustain electrode, and a sustain discharge is generated in the discharge cell that caused the address discharge, and the phosphor layer of the corresponding discharge cell emits light.
  • the initializing discharge is performed using a slowly changing voltage waveform, and further the initializing discharge is selectively performed on the discharge cells that have been subjected to the sustain discharge, so A novel driving method is disclosed in which light emission not related to display is minimized and the contrast ratio is improved.
  • an initialization operation (hereinafter referred to as “all-cell initialization”) is performed in which all discharge cells generate initialization discharges. (Referred to as “selective initialization operation”), which generates an initializing discharge only in the discharge cells that have undergone a sustain discharge during the initializing period of other subfields. Abbreviated as “)”.
  • selective initialization operation which generates an initializing discharge only in the discharge cells that have undergone a sustain discharge during the initializing period of other subfields.
  • black luminance is the initial value of all cells.
  • Image display with high contrast is possible with only weak light emission in the digitizing operation (for example, see Patent Document 1)
  • the pulse width of the last sustain pulse in the sustain period is made shorter than that of other sustain pulses, and the potential difference due to the wall charges between the display electrode pairs is reduced. It also describes a so-called narrow erase discharge that relaxes. By stably generating this narrow erase discharge, a reliable write operation can be performed in the subsequent sub-field write period, and power S can be achieved to realize a plasma display device with a high contrast ratio.
  • Patent Document 1 Japanese Patent Laid-Open No. 2000-242224
  • a plasma display device of the present invention includes a panel including a plurality of discharge cells each having a display electrode pair composed of a scan electrode and a sustain electrode, an accumulated time measuring circuit for measuring an accumulated time of time when the panel is energized, A plurality of subfields having an initialization period in which a gradually decreasing ramp waveform voltage is applied to the scan electrode, an address period in which a negative scan pulse voltage is applied to the scan electrode, and a sustain period are provided in one field period, and initialization is performed. And a scan electrode drive circuit that generates a ramp waveform voltage for the period V to initialize the discharge cell and generates a scan noise voltage for the address period to drive the scan electrode.
  • the scan electrode drive circuit is configured to change the minimum voltage of the ramp waveform voltage that gradually falls according to the accumulated time measured by the accumulated time measuring circuit.
  • the minimum voltage of the falling ramp waveform voltage generated in the initialization period is changed according to the accumulated time of energizing the panel.
  • the cumulative energization time of the panel is increased, stable address discharge can be generated without increasing the address pulse voltage.
  • FIG. 1 is an exploded perspective view showing a structure of a panel according to Embodiment 1 of the present invention.
  • FIG. 2 is an electrode array diagram of the panel.
  • FIG. 3 is a drive voltage waveform diagram applied to each electrode of the panel.
  • FIG. 4 is a diagram showing a sub-field configuration of the plasma display device in accordance with the first exemplary embodiment of the present invention.
  • FIG. 5A is a diagram showing drive power applied to the scan electrodes when the cumulative energization time of the panel measured by the cumulative time measurement circuit in Embodiment 1 of the present invention is a predetermined time or less. It is a wave form diagram of a pressure waveform.
  • FIG. 5B is a waveform diagram of a drive voltage waveform applied to the scan electrode after the cumulative energization time of the panel exceeds a predetermined time as measured by the cumulative time measurement circuit according to Embodiment 1 of the present invention. It is.
  • Fig. 6 is a diagram showing the relationship between the panel energization cumulative time and the write-in voltage Vd necessary for generating a stable write discharge in the first embodiment of the present invention.
  • FIG. 7 is a diagram showing the relationship between initialization voltage Vi4 and address noise voltage Vd necessary for generating stable address discharge in the first embodiment of the present invention.
  • FIG. 8 is a circuit block diagram of the plasma display device in accordance with the first exemplary embodiment of the present invention.
  • FIG. 9 is a circuit diagram of a scan electrode driving circuit according to the first embodiment of the present invention.
  • FIG. 10 is a timing chart for explaining an example of the operation of the scan electrode driving circuit in the all-cell initializing period in the first embodiment of the present invention.
  • FIG. 11 is a timing chart for explaining another example of the operation of the scan electrode driving circuit in the all-cell initializing period in the first embodiment of the present invention.
  • FIG. 12A shows an example of a subfield configuration in the second embodiment of the present invention.
  • FIG. 12B shows another example of the subfield configuration in Embodiment 2 of the present invention.
  • FIG. 13A shows an example of a subfield configuration having three initialization voltages Vi4 in the second embodiment of the present invention.
  • FIG. 13B is a diagram showing another example of a subfield configuration having three initialization voltages Vi4 in the second embodiment of the present invention.
  • FIG. 1 is an exploded perspective view showing the structure of panel 10 in accordance with the first exemplary embodiment of the present invention.
  • a plurality of display electrode pairs 24 each including a scanning electrode 22 and a sustaining electrode 23 are formed on a glass front plate 21.
  • a dielectric layer 25 is formed so as to cover the scan electrode 22 and the sustain electrode 23, and a protective layer 26 is formed on the dielectric layer 25.
  • the protective layer 26 has been used as a panel material in order to lower the discharge start voltage in the discharge cell, and emits secondary electrons when encapsulating neon (Ne) and xenon (Xe) gas. It is made of a material mainly composed of MgO with a large coefficient and excellent durability.
  • a plurality of data electrodes 32 are formed on the back plate 31, a dielectric layer 33 is formed so as to cover the data electrodes 32, and a grid-like partition wall 34 is further formed thereon. On the side surface of the partition wall 34 and on the dielectric layer 33, a phosphor layer 35 that emits light of each color of red (R), green (G), and blue (B) is provided.
  • the front plate 21 and the back plate 31 are arranged to face each other so that the display electrode pair 24 and the data electrode 32 intersect each other with a minute discharge space interposed therebetween, and the outer peripheral portion thereof is sealed with glass frit or the like. Sealed with material.
  • a mixed gas of neon and xenon is sealed as a discharge gas.
  • a discharge gas with a xenon partial pressure of about 10% is used to improve luminance.
  • the discharge space is partitioned into a plurality of sections by partition walls 34, and discharge cells are formed at the portions where the display electrode pairs 24 and the data electrodes 32 intersect. These discharge cells discharge and emit light to display an image.
  • the structure of the panel 10 is not limited to that described above, and may be, for example, a structure having a stripe-shaped partition wall.
  • the mixing ratio of the discharge gas is limited to that described above. Other mixing ratios may be used.
  • FIG. 2 is an electrode array diagram of panel 10 in accordance with the first exemplary embodiment of the present invention.
  • n scan electrodes SC1 to SCn (scan electrode 22 in FIG. 1) and n sustain electrodes SU1 to SUn (sustain electrode 23 in FIG. 1) arranged in the row direction are arranged.
  • m data electrodes D1 to Dm (data electrodes 32 in FIG. 1) that are long in the column direction are arranged.
  • M x n are formed inside.
  • the plasma display device in this embodiment is divided into subfield methods, that is, one field period is divided into a plurality of subfields, and gradation display is performed by controlling light emission / non-light emission of each discharge cell for each subfield. Do.
  • Each subfield has an initialization period, an address period, and a sustain period.
  • an initializing discharge is generated in the initializing period, and wall charges necessary for the subsequent address discharge are formed on each electrode.
  • the initializing operation at this time includes all-cell initializing operation in which initializing discharge is generated in all discharge cells and selective initializing in which initializing discharge is generated in the discharge cell in which the sustain discharge has been performed in the previous subfield. There is an operation.
  • an address discharge is selectively generated in the discharge cells to emit light in the subsequent sustain period to form wall charges.
  • a number of sustain pulses proportional to the luminance weight are alternately applied to the display electrode pair 24, and a sustain discharge is generated in the discharge cell that generated the address discharge to emit light.
  • the proportionality constant at this time is called “luminance magnification”.
  • one field is divided into 10 subfields (first SF, second SF,...
  • each subfield has a luminance weight of (1, 2, 3, 6, 11, 18, 30, 44, 60, 80), for example. Then, the all-cell initialization operation is performed in the initialization period of the first SF, and the selective initialization operation is performed in the initialization period of the second SF to the tenth SF. In the sustain period of each subfield, each subfield is A number of sustaining noises is applied to each of the display electrode pairs 24 by multiplying the luminance weight of the field by a predetermined luminance magnification.
  • the number of subfields and the luminance weight of each subfield are not limited to the above values, and even if the subfield configuration is switched based on an image signal or the like.
  • scan electrode SC1 to scan electrode SCn generated in the initialization period according to the accumulated time of the time when power is supplied to panel 10 measured by the accumulated time measuring circuit described later. Controls the minimum voltage of the slowly falling ramp waveform voltage to be applied. Specifically, after the cumulative energization time of panel 10 exceeds a predetermined time, the ramp voltage with a gradually decreasing ramp waveform is set to the lowest voltage value during the initialization period of all subfields. A waveform voltage is generated. As a result, it is possible to generate a stable address discharge without increasing the voltage required to generate the address discharge.
  • FIG. 3 is a waveform diagram of drive voltage applied to each electrode of panel 10 according to Embodiment 1 of the present invention.
  • FIG. 3 shows driving voltage waveforms of two subfields, that is, a subfield that performs an all-cell initializing operation (hereinafter referred to as an “all-cell initializing subfield”) and a subfield that performs a selective initializing operation (
  • all-cell initializing subfield a subfield that performs an all-cell initializing operation
  • selective initializing operation hereinafter, the force indicating “selective initialization subfield” and the drive voltage waveforms in the other subfields are substantially the same.
  • 0 (V) is applied to each of the data electrode D1 to the data electrode Dm and the sustain electrode SU1 to the sustain electrode SUn, and the sustain is applied to the scan electrode SC1 to the scan electrode SCn.
  • a ramp waveform voltage (hereinafter referred to as “up-ramp waveform voltage”) that gradually increases from voltage Vil below discharge start voltage to voltage Vi2 exceeding discharge start voltage with respect to electrode SU1 to sustain electrode SUn. Apply.
  • the panel 10 is driven by switching the voltage value of the initialization voltage Vi4 between two different voltage values.
  • the higher voltage value is denoted as Vi4H
  • the lower voltage value is denoted as Vi4L.
  • the voltage value of initialization voltage Vi4 is set to Vi4L in the initialization period of all subfields.
  • the system is configured to perform initialization using the down-ramp waveform voltage. Details of this configuration will be described later. As a result, it is possible to generate a stable address discharge without increasing the address noise voltage Vd when the energized cumulative time increases.
  • voltage Ve2 is applied to sustain electrode SU1 through sustain electrode SUn
  • voltage Vc is applied to scan electrode SC1 through scan electrode SCn.
  • a negative scan pulse voltage Va is applied to the scan electrode SCI in the first row
  • the data electrode D k (k of the discharge cell to be lit in the first row among the data electrodes D1 to Dm.
  • the voltage difference at the intersection between the data electrode Dk and the scan electrode SC1 is the difference between the wall voltage on the data electrode Dk and the scan electrode SC1.
  • the address operation is performed in which the address discharge is caused in the discharge cell to emit light in the first row and the wall voltage is accumulated on each electrode.
  • the voltage at the intersection of data electrode D1 to data electrode Dm and scan electrode SC1 to which address pulse voltage Vd has not been applied does not exceed the discharge start voltage, so address discharge does not occur.
  • the above address operation is performed until the discharge cell in the nth row, and the address period ends.
  • a sustain discharge occurs between scan electrode SCi and sustain electrode SUi, and phosphor layer 35 emits light by the ultraviolet rays generated at this time. Then, a negative wall voltage is accumulated on scan electrode SCi, and a positive wall voltage is accumulated on sustain electrode SUi. In addition, a positive wall voltage is accumulated on the data electrode Dk. In the discharge cells where no address discharge has occurred during the address period, no sustain discharge occurs, and the wall voltage at the end of the initialization period is maintained.
  • the number of sustain pulses obtained by multiplying the brightness weight by the brightness magnification is applied alternately to scan electrode SC1 to scan electrode SCn and sustain electrode SU1 to sustain electrode SUn, and the potential difference between the electrodes of display electrode pair 24 is applied.
  • the sustain discharge is continuously performed in the discharge cells that have caused the address discharge in the address period.
  • the voltage Vel is applied to the sustain electrode SU1 to the sustain electrode SUn, and O (V) is applied to the data electrode D1 to the data electrode Dm. Apply a downward ramp waveform voltage that gradually decreases toward the voltage Vi3 'force initialization voltage Vi4 to the electrode SCn.
  • a weak initializing discharge is generated in the discharge cell that has caused the sustain discharge in the sustain period of the previous subfield, and the wall voltage on scan electrode SCi and sustain electrode SUi is weakened.
  • the wall voltage on scan electrode SCi and sustain electrode SUi is weakened.
  • a sufficient positive wall voltage is accumulated on the data electrode Dk by the last sustain discharge, so that an excessive portion of the wall voltage is discharged and suitable for the write operation. Adjusted to the wall voltage.
  • the selective initializing operation is an operation for selectively performing initializing discharge on the discharge cells that have undergone the sustain operation in the sustain period of the immediately preceding subfield.
  • the all-cell initialization operation is performed even in the selective initialization operation.
  • the initialization voltage Vi4 is switched between Vi4 H, which has a higher voltage value, and Vi4L, which has a lower voltage value!
  • the operation in the subsequent address period is the same as the operation in the address period of the all-cell initializing subfield, and thus the description thereof is omitted.
  • the operation in the subsequent sustain period is the same except for the number of sustain pulses.
  • the initialization period operation is the same selective initialization operation as the 2nd SF
  • the write period write operation is the same as the 2nd SF
  • the sustain period operation is the same as the maintenance SF. The same is true except for the number.
  • FIG. 4 is a diagram showing a subfield configuration of the plasma display device in accordance with the first exemplary embodiment of the present invention.
  • Fig. 4 is a schematic representation of the driving waveform between one field in the subfield method, and the driving voltage waveform in each subfield is equivalent to the driving voltage waveform in Fig. 3.
  • the subfield configuration in this embodiment that is, one field is divided into 10 subfields (first SF, second SF,..., 10th SF), and each subfield is divided. It shows the subfield structure with luminance weights of Finored (each (1, 2, 3, 6, 11, 18, 30, 44, 60, 80), and the first SF is the all-cell initialization subfield.
  • the second SF to the 10th SF are selective initialization subfields, and during the sustaining period of each subfield, the number of sustaining noises obtained by multiplying the luminance weight of each subfield by a predetermined luminance magnification is the number of display electrode pairs. Apply to each of 24.
  • FIG. 5 is a waveform diagram of drive voltage waveforms applied to scan electrode SC1 through scan electrode SCn in the first embodiment of the present invention.
  • FIG. 5A is a waveform diagram when the cumulative energization time of panel 10 measured by the cumulative time measurement circuit is less than a predetermined time (in this embodiment, 500 hours or less), and
  • FIG. 5B is the cumulative energization time. It is a waveform diagram after exceeding a predetermined time (in this embodiment, more than 500 hours).
  • the initialization voltage Vi4 that is the lowest voltage of the down-ramp waveform voltage is set to two different voltages, that is, the higher voltage! / Low / !, Vi4L can be switched to generate down-ramp waveform voltage! / Then, the voltage value of the initialization voltage Vi4 is switched between Vi4L and Vi4H depending on whether or not the cumulative energization time of the panel 10 measured by an accumulation time measuring circuit described later is a predetermined time or less.
  • the cumulative time measurement circuit determines that the cumulative energization time of panel 10 is 500 hours or less, as shown in FIG. 5A, during the initialization period of all subfields! / Then, generate a down-ramp waveform voltage with the initialization voltage Vi4 set to Vi4H to perform initialization.
  • Initialization voltage Vi4 is set to Vi4L to generate a down-ramp waveform voltage for initialization.
  • such a configuration realizes stable address discharge. This is due to the following reason.
  • FIG. 6 is a diagram showing a relationship between the panel energization cumulative time and the address nose voltage Vd necessary for generating a stable address discharge in the first embodiment of the present invention.
  • the vertical axis represents the address pulse voltage Vd required to generate a stable address discharge
  • the horizontal axis represents the cumulative energization time of panel 10.
  • the address pulse voltage Vd necessary for generating a stable write discharge increases as the cumulative energization time of panel 10 increases.
  • the required write pulse voltage Vd is approximately 60 (V)
  • the necessary write pulse voltage Vd is It rises by about 73 (V) and about 13 (V).
  • the required write noise voltage Vd becomes approximately 75 (V), and there is almost no change.
  • the initializing discharge is generated by applying the downward ramp waveform voltage to scan electrode SC1 through scan electrode SCn. Therefore, the state of the wall charge formed on each electrode also changes according to the voltage value of the initialization voltage Vi4 having the lowest down-ramp waveform voltage, and the applied voltage necessary for the subsequent address discharge also changes. And there is the following relationship between them.
  • FIG. 7 is a diagram showing a relationship between initialization voltage Vi4 and address pulse voltage Vd necessary for generating a stable address discharge in Embodiment 1 of the present invention.
  • the vertical axis represents the address noise voltage Vd required to generate a stable address discharge
  • the horizontal axis represents the initialization voltage Vi4.
  • the write-on voltage Vd required to generate a stable write discharge also changes according to the voltage of the initialization voltage Vi4.
  • the address noise voltage Vd required to generate the address discharge is also reduced.
  • the write pulse voltage when the initialization voltage Vi4 is about —90 (V) is about 66 (V)
  • Vd is about 50 (V)
  • the write noise voltage Vd required to generate a stable write discharge is about 16 (V) Lower.
  • the ramp-down waveform voltage is generated with the initialization voltage Vi4 set to Vi4H, and after the energized cumulative time exceeds a predetermined time (in this embodiment, , More than 500 hours), as shown in FIG. 5B, the initialization voltage Vi4 is set to Vi4L having a voltage value lower than Vi4H to generate the down-ramp waveform voltage.
  • Vi4L is set to ⁇ 95 (V) and Vi4H is set to 90 (V), which is 5 (V) higher than Vi4L, in consideration of the amplitude of the necessary pulse voltage.
  • FIG. 8 is a circuit block diagram of the plasma display device in accordance with the first exemplary embodiment of the present invention.
  • Plasma display device 1 is required for panel 10, image signal processing circuit 41, data electrode drive circuit 42, scan electrode drive circuit 43, sustain electrode drive circuit 44, timing generation circuit 45, cumulative time measurement circuit 48, and each circuit block
  • a power supply circuit (not shown) for supplying a proper power supply is provided.
  • the image signal processing circuit 41 converts the input image signal sig into image data indicating light emission / non-light emission for each subfield.
  • the data electrode drive circuit 42 converts the image data for each subfield into signals corresponding to the data electrodes D1 to Dm, and drives the data electrodes D1 to Dm.
  • the accumulated time measuring circuit 48 has a generally known timer 81 having an integration function in which a numerical value increases by a certain amount per unit time during the energization period of the panel 10.
  • the measurement time force is accumulated without being set, so that the accumulated time of the energization time of the panel 10 can be measured.
  • the accumulated time measuring circuit 48 compares the energized accumulated time of the panel 10 measured by the timer 81 with a predetermined threshold value to determine whether or not the accumulated energized time of the panel 10 exceeds a predetermined time, Represents the result of the judgment
  • the signal is output to the timing generation circuit 45.
  • the force that sets this threshold value to 500 hours is not limited to this value, but based on the panel characteristics and the specifications of the plasma display device! / Desirable to set to the optimal value.
  • the timing generation circuit 45 has various timing signals for controlling the operation of each circuit block based on the horizontal synchronization signal H, the vertical synchronization signal V, and the accumulated energization time of the panel 10 measured by the accumulated time measurement circuit 48. Is supplied to each circuit block.
  • the initialization voltage Vi4 of the down-ramp waveform voltage applied to scan electrode SC1 through scan electrode SCn in the initialization period is controlled based on the accumulated energization time. Therefore, a timing signal corresponding thereto is output to the scan electrode drive circuit 43. Thus, control for stabilizing the write operation is performed.
  • Scan electrode drive circuit 43 is an initialization waveform generating circuit for generating an initialization waveform voltage to be applied to scan electrode SC1 through scan electrode SCn in the initialization period, and scan electrode SC1 through scan electrode SCn in the sustain period.
  • Sustain electrode drive circuit 44 includes a sustain noise generation circuit and circuits for generating voltages Vel and Ve2, and drives sustain electrode SU1 through sustain electrode SUn based on a timing signal.
  • FIG. 9 is a circuit diagram of scan electrode drive circuit 43 in the first exemplary embodiment of the present invention.
  • Scan electrode driving circuit 43 includes sustain pulse generating circuit 50 for generating a sustain pulse, initialization waveform generating circuit 53 for generating an initialization waveform, and scan pulse generating circuit 54 for generating a scan pulse.
  • the maintenance noise generation circuit 50 includes a power recovery circuit 51 and a clamp circuit 52.
  • the power recovery circuit 51 includes a power recovery capacitor Cl, a switching element Ql, a switching element Q2, a backflow prevention diode Dl, a diode D2, and a resonance inductor L1.
  • the power recovery capacitor C1 is sufficiently larger than the interelectrode capacitance Cp. It has a capacity and is charged to approximately Vs / 2, which is half of the voltage value Vs, so as to serve as a power source for the power recovery circuit 51.
  • the clamp circuit 52 includes a switching element Q3 for clamping scan electrode SC1 to scan electrode SCn to voltage Vs, and a switching element Q4 for clamping scan electrode SCI to scan electrode SCn to O (V).
  • the sustaining voltage Vs is generated based on the timing signal output from the timing generating circuit 45.
  • the switching element Q1 when raising the sustain noise waveform, the switching element Q1 is turned on to resonate the interelectrode capacitance Cp and the inductor L1, and the switching element Ql and the diode Dl from the capacitor C1 for power recovery Then, power is supplied to scan electrode SCI to scan electrode SCn through inductor L1.
  • switching element Q3 When the voltage of scan electrode SC1 to scan electrode SCn approaches Vs, switching element Q3 is turned on, and scan electrode SC1 to scan electrode SCn are set to voltage V.
  • switching element Q2 Conversely, when the sustain noise waveform falls, switching element Q2 is turned on to resonate interelectrode capacitance Cp and inductor L1, and from interelectrode capacitance Cp to inductor Ll, diode D2, switching element Q2 The power is recovered through the power recovery capacitor C1.
  • switching element Q4 When the voltage of scan electrode SC1 through scan electrode SCn approaches O (V), switching element Q4 is turned on, and scan electrode SC1 through scan electrode SCn are clamped at O (V).
  • the initialization waveform generating circuit 53 includes a switching element Q11, a capacitor C10, and a resistor R10.
  • the initialization waveform generating circuit 53 generates a rising ramp waveform voltage that gradually rises in a ramp shape up to the voltage Vi2, and includes a switching element Q14
  • a mirror integration circuit that has a capacitor C12 and a resistor R11 and generates a ramp voltage waveform that gradually decreases in a ramp shape to a predetermined initialization voltage Vi4, a separation circuit using the switching element Q12, and a switching element Q13 The separation circuit used is provided.
  • the initialization waveform described above is generated based on the timing signal output from the timing generation circuit 45, and the initialization voltage Vi4 is controlled in the all-cell initialization operation.
  • the input terminals of the Miller integrating circuit are shown as input terminal INa and input terminal INb.
  • a predetermined voltage for example, 15 (V)
  • the input terminal INa is set to "Hi”.
  • a direct current flows from the resistor R10 to the capacitor C10, and a constant current flows.
  • the source voltage of the scanning element Ql l rises in a ramp shape, and the output voltage of the scan electrode drive circuit 43 also starts to rise in a ramp shape.
  • a predetermined voltage for example, 15 (V)
  • a constant current flows from the resistor R11 to the capacitor C12, the drain voltage of the switching element Q14 decreases in a ramp shape, and the output voltage of the scan electrode driving circuit 43 also starts to decrease in a ramp shape.
  • the scan pulse generation circuit 54 switches the low voltage side of the switch circuit OUT ;! to OUTn and the switch circuit OUT;! To OUTn, which outputs a scanning pulse voltage to each of the scan electrode SC1 to the scan electrode SCn.
  • Switching element Q21 for clamping to Va and switch circuit UT UT;! ⁇ Control circuit IC for controlling OUTn;! ⁇ ICn, voltage Vc superimposed on voltage Va and voltage Vc on switch circuit OUT ;! ⁇ Diode D21 and capacitor C21 for applying to the high voltage side of OUTn.
  • Each of the switch circuits OUT ;! to OUTn includes switching elements QH;! To QHn for outputting the voltage Vc and switching elements QL;!
  • Scan pulse generating circuit 54 outputs the voltage waveform of initializing waveform generating circuit 53 during the initializing period and the voltage waveform of sustaining pulse generating circuit 50 during the sustaining period.
  • Scanning noise generation circuit 54 includes AND gate AG that performs a logical product operation, and comparator CP that compares the magnitudes of the input signals input to the two input terminals.
  • the comparator CP compares the voltage (Va + Vset2) with the voltage Vset2 superimposed on the voltage Va and the drive waveform voltage, and the drive waveform voltage is higher than the voltage (Va + Vset2)! “0” is output, otherwise “1” is output.
  • Two input signals, that is, the output signal (CEL1) of the comparator CP and the switching signal CEL2 are input to the AND gate AG.
  • the switching signal CEL2 For example, a timing signal output from the timing generation circuit 45 can be used.
  • the AND gate AG outputs “1” if any of the input signals is “1”, and outputs “0” otherwise. If the output of the AND gate AG is input to the control circuit IC ;! to ICn and the output force of the AND gate AG is 0 ”, the drive waveform voltage is output via the switching element QL ;! to QLn, and the output force S of the AND gate AG. If “l”, voltage Vc with voltage Vscn superimposed on voltage Va is output via switching element QH;! To QHn.
  • the sustain pulse generating circuit of sustain electrode driving circuit 44 has the same configuration as sustain pulse generating circuit 50, and collects power when driving sustain electrode SU1 through sustain electrode SUn.
  • the initialization waveform generation circuit 53 employs a Miller integration circuit using a FET that is practical and has a relatively simple configuration.
  • the force S is limited to this configuration. Any circuit can be used as long as it can generate an up-ramp waveform voltage and a down-ramp waveform voltage.
  • the operation of the initialization waveform generation circuit 53 and the method for controlling the initialization voltage Vi4 will be described with reference to the drawings.
  • the operation when the initialization voltage Vi4 is rubbed with Vi4U is explained using FIG. 10, and then the operation when the initialization voltage Vi4 is made Vi4H is explained using FIG. 10 and 11, the drive waveform during the all-cell initialization operation is taken as an example to explain the control method of the initialization voltage Vi4.
  • the initialization voltage Vi4 can be controlled.
  • the drive voltage waveform for performing the all-cell initialization operation is divided into five periods indicated by periods T1 to T5, and each period will be described.
  • voltage Vi1, voltage Vi3, and voltage Vi3 ' are equal to voltage Vs
  • voltage Vi2 is equal to voltage Vr
  • voltage Vi4L is equal to negative voltage Va
  • voltage Vi4H is a negative voltage. It is assumed that it is equal to the voltage (Va + Vset2) obtained by superimposing the voltage Vset2 on Va. Therefore, the voltage Vi4H is higher than the scan noise voltage Va in the writing period, and the voltage The voltage Vi4L is equal to the scan noise voltage Va.
  • the operation for turning on the switching element is indicated as ON, and the operation for interrupting the switching element is indicated as OFF.
  • the signal to turn on the switching element is denoted as “Hi”
  • the signal to be turned off is denoted as “Lo”
  • the input signals CEL1 and CEL2 to the AND gate AG are also denoted as “1” as “Hi”.
  • “0” is expressed as “Lo”.
  • FIG. 10 shows a scan electrode driving circuit in the all-cell initializing period in the first embodiment of the present invention.
  • the switching signal CEL2 is maintained at “0” in the period T1 to the period T5, and the switching element QL;! In other words, the voltage waveform of the initialization waveform generator circuit 53 is output as is.
  • the switching element Q1 of the sustaining noise generating circuit 50 is turned on. Then, the interelectrode capacitance Cp and the inductor L1 resonate, and the voltage of the scan electrode SCI to the scan electrode SCn starts to rise from the capacitor C1 for power recovery through the switching element Ql, the diode Dl, and the inductor L1.
  • switching element Q3 of sustaining noise generating circuit 50 is turned on. Then, voltage Vs is applied to scan electrode SC1 through scan electrode SCn through switching element Q3, and the potential of scan electrode SC1 through scan electrode SCn becomes voltage Vs (in this embodiment, equal to voltage Vil). .
  • the input terminal INa of the Miller integrating circuit that generates the up-ramp waveform voltage is set to “Hi”. Specifically, for example, a voltage of 15 (V) is applied to the input terminal INa. As a result, a constant current flows from the resistor R10 to the capacitor C10, the source voltage of the switching element Q11 increases in a ramp shape, and the output voltage of the scan electrode driving circuit 43 also starts to increase in a ramp shape. This voltage increase continues while the input terminal INa is “Hi”.
  • the voltage Vs (which is equal to the voltage Vil in the present embodiment) which is equal to or lower than the discharge start voltage is changed to a voltage Vr (which is equal to the voltage Vi2 in the present embodiment) exceeding the discharge start voltage.
  • An up-ramp waveform voltage that gradually rises is applied to scan electrode SC1 through scan electrode SCn.
  • the input terminal INb of the Miller integrating circuit that generates the down-ramp waveform voltage is set to “Hi”. Specifically, for example, a voltage of 15 (V) is applied to the input terminal INb. Then, a constant current flows from the resistor R11 force toward the capacitor C12, the drain voltage of the switching element Q14 decreases in a ramp shape, and the output voltage of the scan electrode driving circuit 43 starts to decrease in a ramp shape. After the output voltage reaches a predetermined negative voltage Vi4L, the input terminal INb is set to “Lo”. Specifically, for example, a voltage of 0 (V) is applied to the input terminal INb.
  • the comparator CP compares the down-ramp waveform voltage with the voltage (Va + Vset2) obtained by adding the voltage Vset2 to the voltage Va, and the output signal from the comparator CP At time t4 when the lamp waveform voltage becomes lower than the voltage (Va + Vset2), it switches from “0” to “1”. However, since the switching signal CEL2 is maintained at “0” during the period T1 to the period T5, “0” is output from the AND gate AG. Therefore, the scan pulse generator circuit 54 outputs the down-ramp waveform voltage with the initialization voltage Vi4 set to the negative voltage Va, that is, Vi4L.
  • Vi4L is assumed to be equal to the negative voltage Va, so in FIG. 10, the waveform is such that the down-ramp waveform voltage is held for a certain period after it reaches Vi4L. Is just such a waveform due to the configuration of the circuit shown in FIG.
  • the present embodiment is not limited to this waveform or the circuit configuration shown in FIG. It may be configured to switch to voltage Vc immediately after reaching Vi4L.
  • scan electrode drive circuit 43 gradually increases, from scan electrode SC1 to scan electrode SCn, voltage Vil that is equal to or lower than the discharge start voltage to voltage Vi2 that exceeds the discharge start voltage. Apply an ascending ramp waveform voltage, and then apply a descending ramp waveform voltage that gradually decreases from voltage Vi3 to initialization voltage Vi4L.
  • switching element Q21 is kept on in the subsequent writing period after the end of the initialization period.
  • the output signal CEL1 from the comparator CP is maintained at “1”.
  • the switching signal CEL2 is set to “1”.
  • both inputs of the AND gate AG become “1”, and “1” is output from the AND gate AG.
  • the scanning noise generation circuit 54 outputs the voltage Vc in which the voltage Vscn is superimposed on the negative voltage Va.
  • the output signal of the AND gate AG becomes “0” by setting the switching signal CEL2 to “0” at the timing of generating the negative scanning noise voltage, and the scanning noise is generated.
  • the circuit 54 outputs a negative voltage Va. In this way, a negative scanning noise voltage during the writing period can be generated.
  • FIG. 11 is a timing chart for explaining another example of the operation of scan electrode driving circuit 43 in the all-cell initializing period in the first embodiment of the present invention.
  • the switching signal CEL2 is set to “1” in the period T1 to the period T5 ′.
  • the operation in the period T1 to the period T4 is the same as the operation in the period T1 to the period T4 shown in FIG. 10, so here the period T5 ′ whose operation is different from the period T5 shown in FIG. explain.
  • Miller integrating circuit input terminal INb that generates the down-ramp waveform voltage is set to "Hi". Specifically, for example, a voltage of 15 (V) is applied to the input terminal INb. Then, the resistance R11 force also flows a constant current toward the capacitor C12, the drain voltage of the switching element Q14 decreases in a ramp shape, and the output voltage of the scan electrode drive circuit 43 also starts to decrease in a ramp shape.
  • the switch circuit OUT;! To OUTn is switched based on the comparison result in the comparator CP, in FIG. 11, the voltage immediately switches to the voltage Vc after the down-ramp waveform voltage reaches Vi4H.
  • the force S is a waveform diagram that can be changed. In this embodiment, the voltage is not limited to this waveform. After reaching Vi4H, the voltage is maintained for a certain period. It ’s weird.
  • the scan electrode drive circuit 43 has a circuit configuration as shown in Fig. 9, so that the voltage Vset2 can be lowered gently only by setting it to a desired voltage value. Yes
  • the minimum voltage of the down-ramp waveform voltage that is, the voltage value of the initialization voltage Vi4 can be easily controlled.
  • the control of the initialization voltage Vi4 in the all-cell initialization operation has been described as V.
  • the up-ramp waveform voltage should not be generated in response to the selective initialization operation!
  • the generation of the down-ramp waveform voltage is the same as described above with the only difference, and the initialization voltage Vi4 can be controlled in the same way.
  • Vi4H is set to 5 (V) higher than Vi4L by setting Vset2 to 5 (V).
  • Panel characteristics that are not limited to this voltage value It is desirable to set the optimum value according to the specifications of the plasma display device
  • the initialization voltage Vi4 is switched between Vi4H and Vi4L, which has a lower voltage value than Vi4H, and the initialization voltage Vi4 is set according to the cumulative energization time of panel 10.
  • the configuration is changed. That is, when the cumulative energization time of the panel 10 measured by the cumulative time measuring circuit 48 is less than a predetermined time (in this embodiment, 500 hours or less), the initialization voltage Vi4 is set to Vi4H to generate the down-ramp waveform voltage. After the energization accumulated time exceeds the predetermined time (in this embodiment, more than 500 hours), the initialization voltage Vi4 is set to Vi4L, which is lower than Vi4H, to generate the down-ramp waveform voltage. Suppose that This makes it possible to achieve stable writing without increasing the writing noise voltage Vd when the energization accumulation time increases.
  • the down-ramp waveform voltage in which the initialization voltage Vi4 is set to Vi4H in the initialization period of all subfields as shown in FIG. 5A is used.
  • a configuration that generates a down ramp waveform voltage with the initialization voltage Vi4 set to Vi4L during the initialization period of all subfields as shown in Fig. 5B is used.
  • the present invention is not limited to this configuration, and may have other subfield configurations.
  • FIG. 12A is a diagram showing an example of the subfield configuration in Embodiment 2 of the present invention
  • FIG. 12B is a diagram showing another example of the subfield configuration in Embodiment 2 of the present invention.
  • the second embodiment is different from the first embodiment only in the subfield configuration, and the configuration and operation of each circuit, each drive waveform, and the like are the same as those in the first embodiment.
  • a configuration having a subfield for generating a down-ramp waveform voltage in which the initializing voltage Vi4 is set to Vi4L when the energization accumulation time is equal to or less than a predetermined time is also possible. Absent. As shown in Figure 12A, the ramp-down waveform voltage with the initialization voltage Vi4 set to Vi4H is generated in the initialization period of the first SF, the fifth SF to the 10th SF, and the initial period is set in the initialization period of the second SF to the fourth SF. It is also possible to generate a down-ramp waveform voltage with the activation voltage Vi4 set to Vi4L.
  • a configuration having a sub-field that generates a down-ramp waveform voltage in which the initialization voltage Vi4 is set to Vi4H after the energized cumulative time exceeds a predetermined time is not a problem.
  • the ramp-down waveform voltage with the initialization voltage Vi4 set to Vi4L is generated during the initialization period of the first SF to the ninth SF, and the initialization voltage Vi4 is generated during the initialization period of the tenth SF. It is also possible to generate a down-ramp waveform voltage with Vi4H.
  • the ratio of the subfield that generates the down-ramp waveform voltage in which the initialization voltage Vi4 is set to Vi4L in one field period is calculated. What is necessary is just to comprise so that it may increase more calories than when time is below predetermined time, and this can obtain the same result S as above.
  • the configuration has been described in which Vset2 is set to 5 (V) and the initialization voltage Vi4 is switched between Vi4L and Vi4H whose voltage value is 5 (V) higher than Vi4L.
  • the configuration in which Vi4L is set to a potential equal to the negative voltage Va has been described.
  • the potential difference between Vi4L and Vi4H, the potential of ViL, etc. are not limited to these values, but can be set to optimum values according to the panel characteristics and the specifications of the plasma display device.
  • the force S is configured to switch the initialization voltage Vi4 at two different voltage values Vi4L and Vi4H, and the initialization voltage Vi4 is not limited to this configuration. It is good also as a structure switched by one or more different voltage values.
  • FIG. 13A is a diagram showing an example of a subfield configuration having three initialization voltages Vi4 in Embodiment 2 of the present invention, and FIG. 13B shows three initialization voltages Vi4 in Embodiment 2 of the present invention. It is a figure which shows another example of the subfield structure which has.
  • Vi4M is set between Vi4H and Vi4L (in this example, Vi4H is set to a potential 10 (V) higher than Vi4L and Vi4M is set to a potential 5 (V) higher than Vi4L). I ’m sorry.
  • the configuration having a subfield for generating a down-ramp waveform voltage in which the initialization voltage Vi4 is set to Vi4M is unavoidable. For example, as shown in Fig.
  • the ramp-down waveform voltage with the initialization voltage Vi4 set to Vi4M is generated in the initialization period of the first SF to the fifth SF, and the initialization is performed in the initialization period of the sixth SF to the 10th SF. It is also possible to generate a down-ramp waveform voltage with the voltage Vi4 set to Vi4H. Also, the cumulative energization time is predetermined Even if this time is exceeded, the configuration having a subfield for generating a down-ramp waveform voltage in which the initialization voltage Vi4 is set to Vi4M is unavoidable. For example, as shown in FIG.
  • a down-ramp waveform voltage is generated in which the initialization voltage Vi4 is set to Vi4L equal to the scan noise voltage, and the 10th SF In the initializing period, the down voltage waveform is generated by setting the initializing voltage Vi4 to Vi4M.
  • the initialization voltage Vi4 is set to the lowest level and the voltage value (here, 1 of the sub-field for generating the down-ramp waveform voltage set to Vi4U). Any configuration that increases the ratio in the field period even when the cumulative energization time is equal to or less than the predetermined time is sufficient, and the same effect as described above can be obtained.
  • the configuration in which the initialization voltage Vi4 of the downstream ramp waveform is changed after the energization accumulated time exceeds the predetermined time has been described.
  • the drive with the same drive waveform as before is continued and the initialization voltage V i4 is changed at the next operation start timing.
  • the accumulated time measuring circuit 48 accumulates energization.
  • the timing generation circuit 45 Even if a signal indicating that the time exceeds the predetermined time is output, the timing generation circuit 45 outputs each timing signal for driving the panel 10 as the same timing signal as before. Then, when the power of the plasma display device is turned off and then the plasma display device is turned on and the panel 10 starts to be driven, the timing generation circuit 45 sets the initialization voltage Vi4 to Vi4L and drops it. To generate ramp waveform voltage You may comprise so that an imming signal may be output. According to this configuration, it is possible to prevent a change in brightness that may be caused by changing the initialization waveform during the operation of the plasma display device 1, and to further improve the image display quality.
  • the embodiment of the present invention does not limit the Vi4L voltage value, the Vi4H voltage value, the subfield for switching the initialization voltage Vi4, the subfield configuration, etc. to the above-described values. It is desirable to set the optimal value according to the specifications of the plasma display device.
  • the xenon partial pressure of the discharge gas is set to 10%.
  • the drive voltage corresponding to the panel may be set even for other xenon partial pressures.
  • the minimum voltage of the falling ramp waveform voltage generated in the initialization period is changed according to the cumulative time of energizing the panel.
  • the cumulative energization time of the panel is increased, it is possible to generate a stable address discharge without increasing the voltage required to generate the address discharge. It is useful as a driving method for plasma display devices and panels.

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Abstract

　プラズマディスプレイパネルに通電した時間の累積時間を計測する累積時間計測回路と、緩やかに下降する傾斜波形電圧を走査電極（ＳＣ１～ＳＣｎ）に印加する初期化期間と負の走査パルス電圧（Ｖａ）を走査電極（ＳＣ１～ＳＣｎ）に印加する書込み期間と維持期間とを有するサブフィールド（ＳＦ）を１フィールド期間内に複数設けるとともに初期化期間においては緩やかに下降する傾斜波形電圧を発生して放電セルを初期化し、書込み期間においては走査パルス電圧（Ｖａ）を発生して走査電極（ＳＣ１～ＳＣｎ）を駆動する走査電極駆動回路とを備え、走査電極駆動回路は、累積時間計測回路が計測した累積時間に応じて緩やかに下降する傾斜波形電圧の最低電圧（Ｖｉ４）を変更する。

Description

明 細 書
プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法 技術分野
[0001] 本発明は、壁掛けテレビや大型モニターに用いられるプラズマディスプレイ装置お よびプラズマディスプレイパネルの駆動方法に関する。
背景技術
[0002] プラズマディスプレイパネル (以下、「パネル」と略記する）として代表的な交流面放 電型パネルは、対向配置された前面板と背面板との間に多数の放電セルが形成さ れている。前面板は、 1対の走査電極と維持電極とからなる表示電極対が前面ガラス 基板上に互いに平行に複数対形成され、それら表示電極対を覆うように誘電体層お よび保護層が形成されている。背面板は、背面ガラス基板上に複数の平行なデータ 電極と、それらを覆うように誘電体層と、さらにその上にデータ電極と平行に複数の隔 壁とがそれぞれ形成され、誘電体層の表面と隔壁の側面とに蛍光体層が形成されて いる。そして、表示電極対とデータ電極とが立体交差するように前面板と背面板とが 対向配置されて密封され、内部の放電空間には、例えば分圧比で 5%のキセノンを 含む放電ガスが封入されてレ、る。ここで表示電極対とデータ電極とが対向する部分 に放電セルが形成される。このような構成のパネルにおいて、各放電セル内でガス放 電により紫外線を発生させ、この紫外線で赤色 (R)、緑色（G)および青色（B)の各色 の蛍光体を励起発光させてカラー表示を行ってレ、る。
[0003] パネルを駆動する方法としては、サブフィールド法、すなわち、 1フィールド期間を 複数のサブフィールドに分割した上で、発光させるサブフィールドの組み合わせによ つて階調表示を行う方法が一般に用いられて!/、る。
[0004] 各サブフィールドは、初期化期間、書込み期間および維持期間を有する。初期化 期間では初期化放電を発生し、続く書込み動作に必要な壁電荷を各電極上に形成 するとともに、書込み放電を安定して発生させるためのプライミング粒子（放電のため の起爆剤 =励起粒子）を発生させる。書込み期間では、表示を行うべき放電セルに 選択的に書込みパルス電圧を印加して書込み放電を発生させ壁電荷を形成する（ 以下、この動作を「書込み」とも記す)。そして維持期間では、走査電極と維持電極と からなる表示電極対に交互に維持パルス電圧を印加し、書込み放電を起こした放電 セルで維持放電を発生させ、対応する放電セルの蛍光体層を発光させることにより 画像表示を行う。
[0005] また、サブフィールド法の中でも、緩やかに変化する電圧波形を用いて初期化放電 を行い、さらに維持放電を行った放電セルに対して選択的に初期化放電を行うことで 、階調表示に関係しない発光を極力減らしコントラスト比を向上させた新規な駆動方 法が開示されている。
[0006] この駆動方法では、例えば、複数のサブフィールドのうち、 1つのサブフィールドの 初期化期間においては全ての放電セルで初期化放電を発生させる初期化動作 (以 下、「全セル初期化動作」と略記する）を行い、他のサブフィールドの初期化期間に お!/、ては維持放電を行った放電セルだけで初期化放電を発生させる初期化動作（ 以下、「選択初期化動作」と略記する）を行う。このように駆動することによって、画像 の表示に関係のない発光は全セル初期化動作の放電にともなう発光のみとなり、黒 表示領域の輝度（以下、「黒輝度」と略記する）は全セル初期化動作における微弱発 光だけとなって、コントラストの高い画像表示が可能となる（例えば、特許文献 1参照）
[0007] また、上述の特許文献 1には、維持期間における最後の維持ノ ルスのノ ルス幅を 他の維持ノ ルスのノ ルス幅よりも短くし、表示電極対間の壁電荷による電位差を緩 和する、いわゆる細幅消去放電についても記載されている。この細幅消去放電を安 定して発生させることによって、続くサブフィールドの書込み期間において確実な書 込み動作を行うことができ、コントラスト比の高いプラズマディスプレイ装置を実現する こと力 Sでさる。
[0008] 近年においては、パネルの高精細化、大画面化にともない、プラズマディスプレイ 装置におけるさらなる画像表示品質の向上が望まれている。画像表示品質を向上さ せる手段のひとつに、高輝度化がある。発光輝度を上げるためにはキセノンの分圧 比を上げることが有効である力 そうすると書込みに必要な電圧が上昇し、書込みが 不安定になるという問題があった。加えて、パネルの放電特性は、パネルに通電した 時間の累積時間（以下、「通電累積時間」とも記す）に応じて変化し、通電累積時間 が増大すると、安定した書込み放電を発生させるために必要な書込みノ ルス電圧も 高くなる。したがって、書込みを安定に行うためには、通電累積時間が増大したとき に、書込みノ ルス電圧を高くしなければならな力、つた。
特許文献 1 :特開 2000— 242224号公報
発明の開示
[0009] 本発明のプラズマディスプレイ装置は、走査電極と維持電極とからなる表示電極対 を有する放電セルを複数備えたパネルと、パネルに通電した時間の累積時間を計測 する累積時間計測回路と、緩やかに下降する傾斜波形電圧を走査電極に印加する 初期化期間と負の走査パルス電圧を走査電極に印加する書込み期間と維持期間と を有するサブフィールドを 1フィールド期間内に複数設けるとともに、初期化期間にお Vヽては傾斜波形電圧を発生して放電セルを初期化し、書込み期間にお!/、ては走査 ノ ルス電圧を発生して走査電極を駆動する走査電極駆動回路とを備え、走査電極 駆動回路は、累積時間計測回路が計測した累積時間に応じて緩やかに下降する傾 斜波形電圧の最低電圧を変更するように構成したことを特徴とする。
[0010] これにより、高輝度化されたパネルであっても、初期化期間に発生させる下降する 傾斜波形電圧の最低電圧を、パネルに通電した時間の累積時間に応じて変更して いるので、パネルへの通電累積時間が増大したときに、書込みパルス電圧を高くする ことなく、安定した書込み放電を発生させることが可能となる。
図面の簡単な説明
[0011] [図 1]図 1は、本発明の実施の形態 1におけるパネルの構造を示す分解斜視図である
[図 2]図 2は、同パネルの電極配列図である。
[図 3]図 3は、同パネルの各電極に印加する駆動電圧波形図である。
[図 4]図 4は、本発明の実施の形態 1におけるプラズマディスプレイ装置のサブフィー ルド構成を示す図である。
[図 5A]図 5Aは、本発明の実施の形態 1における累積時間計測回路において計測さ れるパネルの通電累積時間が所定の時間以下のときの走査電極へ印加する駆動電 圧波形の波形図である。
[図 5B]図 5Bは、本発明の実施の形態 1における累積時間計測回路において計測さ れるパネルの通電累積時間が所定の時間を超えた後の走査電極へ印加する駆動電 圧波形の波形図である。
[図 6]図 6は、本発明の実施の形態 1におけるパネルの通電累積時間と安定した書込 み放電を発生させるために必要な書込みノ ルス電圧 Vdとの関係を示す図である。
[図 7]図 7は、本発明の実施の形態 1における初期化電圧 Vi4と安定した書込み放電 を発生させるために必要な書込みノ ルス電圧 Vdとの関係を示す図である。
[図 8]図 8は、本発明の実施の形態 1におけるプラズマディスプレイ装置の回路ブロッ ク図である。
[図 9]図 9は、本発明の実施の形態 1における走査電極駆動回路の回路図である。
[図 10]図 10は、本発明の実施の形態 1における全セル初期化期間の走査電極駆動 回路の動作の一例を説明するためのタイミングチャートである。
[図 11]図 11は、本発明の実施の形態 1における全セル初期化期間の走査電極駆動 回路の動作の他の例を説明するためのタイミングチャートである。
[図 12A]図 12Aは、本発明の実施の形態 2におけるサブフィールド構成の一例を示 す図である。
[図 12B]図 12Bは、本発明の実施の形態 2におけるサブフィールド構成の他の一例を 示す図である。
[図 13A]図 13Aは、本発明の実施の形態 2における 3つの初期化電圧 Vi4を持つサ ブフィールド構成の一例を示す図である。
[図 13B]図 13Bは、本発明の実施の形態 2における 3つの初期化電圧 Vi4を持つサ ブフィールド構成の他の一例を示す図である。
符号の説明
1 プラズマディスプレイ装置
10 パネル
21 (ガラス製の）前面板
22 走査電極 23 維持電極
24 表示電極対
25, 33 誘電体層
26 保護層
31 背面板
32 データ電極
34 隔壁
35 蛍光体層
41 画像信号処理回路
42 データ電極駆動回路
43 走査電極駆動回路
44 維持電極駆動回路
45 タイミング発生回路
48 累積時間計測回路
50 維持パルス発生回路
51 電力回収回路
52 クランプ回路
53 初期化波形発生回路
54 走査パルス発生回路
81 タイマー
Ql, Q2, Q3, Q4, Qll, Q12, Q13, Q14, Q21, QHl~QHn, QLl~QLn スイッチング素子
CI, CIO, Cll, C12, C21 コンデンサ
RIO, R11 抵抗
INa, INb 入力端子
Dl, D2, D10, D21 ダイオード
L1 インダクタ
ICl~ICn 制御回路 CP 比較器
AG アンドゲート
発明を実施するための最良の形態
[0013] 以下、本発明の実施の形態におけるプラズマディスプレイ装置について、図面を用 いて説明する。
[0014] (実施の形態 1)
図 1は、本発明の実施の形態 1におけるパネル 10の構造を示す分解斜視図である 。ガラス製の前面板 21上には、走査電極 22と維持電極 23とからなる表示電極対 24 が複数形成されている。そして走査電極 22と維持電極 23とを覆うように誘電体層 25 が形成され、その誘電体層 25上に保護層 26が形成されている。
[0015] また、保護層 26は、放電セルにおける放電開始電圧を下げるために、パネルの材 料として使用実績があり、ネオン (Ne)およびキセノン (Xe)ガスを封入した場合に 2次 電子放出係数が大きく耐久性に優れた MgOを主成分とする材料から形成されてい
[0016] 背面板 31上にはデータ電極 32が複数形成され、データ電極 32を覆うように誘電 体層 33が形成され、さらにその上に井桁状の隔壁 34が形成されている。そして、隔 壁 34の側面および誘電体層 33上には赤色（R)、緑色（G)および青色（B)の各色に 発光する蛍光体層 35が設けられている。
[0017] これら前面板 21と背面板 31とは、微小な放電空間を挟んで表示電極対 24とデー タ電極 32とが交差するように対向配置され、その外周部をガラスフリット等の封着材 によって封着されている。そして放電空間には、例えばネオンとキセノンの混合ガス が放電ガスとして封入されている。そして、本実施の形態においては、輝度向上のた めにキセノン分圧を約 10%とした放電ガスが用いられている。放電空間は隔壁 34に よって複数の区画に仕切られており、表示電極対 24とデータ電極 32とが交差する部 分に放電セルが形成されている。そしてこれらの放電セルが放電、発光することによ り画像が表示される。
[0018] なお、パネル 10の構造は上述したものに限られるわけではなぐ例えばストライプ状 の隔壁を備えたものであってもよい。また、放電ガスの混合比率も上述したものに限 られるわけではなぐその他の混合比率であってもよい。
[0019] 図 2は、本発明の実施の形態 1におけるパネル 10の電極配列図である。パネル 10 には、行方向に長い n本の走査電極 SC1〜走査電極 SCn (図 1の走査電極 22)およ び n本の維持電極 SU1〜維持電極 SUn (図 1の維持電極 23)が配列され、列方向 に長い m本のデータ電極 D1〜データ電極 Dm (図 1のデータ電極 32)が配列されて いる。そして、 1対の走査電極 SCi (i= l〜n)および維持電極 SUiと 1つのデータ電 極 Dj (j = l〜m)とが交差した部分に放電セルが形成され、放電セルは放電空間内 に m X n個形成されている。
[0020] 次に、パネル 10を駆動するための駆動電圧波形とその動作について説明する。本 実施の形態におけるプラズマディスプレイ装置は、サブフィールド法、すなわち 1フィ 一ルド期間を複数のサブフィールドに分割し、サブフィールド毎に各放電セルの発光 •非発光を制御することによって階調表示を行う。それぞれのサブフィールドは、初期 化期間、書込み期間および維持期間を有する。
[0021] 各サブフィールドにおいて、初期化期間では初期化放電を発生し、続く書込み放 電に必要な壁電荷を各電極上に形成する。加えて、放電遅れを小さくし書込み放電 を安定して発生させるためのプライミング粒子（放電のための起爆剤 =励起粒子）を 発生させるという働きを持つ。このときの初期化動作には、全ての放電セルで初期化 放電を発生させる全セル初期化動作と、 1つ前のサブフィールドで維持放電を行った 放電セルで初期化放電を発生させる選択初期化動作とがある。
[0022] 書込み期間では、後に続く維持期間において発光させるべき放電セルで選択的に 書込み放電を発生し壁電荷を形成する。そして維持期間では、輝度重みに比例した 数の維持パルスを表示電極対 24に交互に印加して、書込み放電を発生した放電セ ルで維持放電を発生させて発光させる。このときの比例定数を「輝度倍率」と呼ぶ。
[0023] なお、本実施の形態では、 1フィールドを 10のサブフィールド（第 1SF、第 2SF、 . .
·、第 10SF)で構成し、各サブフィールドはそれぞれ、例えば（1、 2、 3、 6、 11、 18、 30、 44、 60、 80)の輝度重みを持つものとする。そして、第 1SFの初期化期間では 全セル初期化動作を行い、第 2SF〜第 10SFの初期化期間では選択初期化動作を 行うものとする。そして、各サブフィールドの維持期間においては、それぞれのサブフ ィールドの輝度重みに所定の輝度倍率を乗じた数の維持ノ ルスを表示電極対 24の それぞれに印加する。
[0024] しかし、本実施の形態は、サブフィールド数や各サブフィールドの輝度重みが上記 の値に限定されるものではなぐまた、画像信号等にもとづいてサブフィールド構成を 切換える構成であってもよレ、。
[0025] また、本実施の形態では、後述する累積時間計測回路で計測されるパネル 10に通 電した時間の累積時間に応じて、初期化期間に発生させる走査電極 SC1〜走査電 極 SCnに印加するための緩やかに下降する傾斜波形電圧の最低電圧を制御してい る。具体的には、パネル 10の通電累積時間が所定の時間を超えた後は、全てのサ ブフィールドの初期化期間において、緩やかに下降する傾斜波形電圧の最低電圧 を最も低い電圧値にして傾斜波形電圧を発生させている。これにより、書込み放電を 発生させるために必要な電圧を高くすることなく安定した書込み放電を発生させるこ とを実現している。以下、駆動電圧波形の概要についてまず説明し、続いて、累積時 間計測回路で計測される通電累積時間が所定の時間以下のときと、所定の時間を 超えた後との駆動電圧波形の違いにつ!/、て説明する。
[0026] 図 3は、本発明の実施の形態 1におけるパネル 10の各電極に印加する駆動電圧波 形図である。図 3には、 2つのサブフィールドの駆動電圧波形、すなわち全セル初期 化動作を行うサブフィールド（以下、「全セル初期化サブフィールド」と呼称する）と、 選択初期化動作を行うサブフィールド（以下、「選択初期化サブフィールド」と呼称す る）とを示している力、他のサブフィールドにおける駆動電圧波形もほぼ同様である。
[0027] まず、全セル初期化サブフィールドである第 1SFについて説明する。
[0028] 第 1SFの初期化期間前半部では、データ電極 D1〜データ電極 Dm、維持電極 S U1〜維持電極 SUnにそれぞれ 0 (V)を印加し、走査電極 SC1〜走査電極 SCnに は、維持電極 SU1〜維持電極 SUnに対して放電開始電圧以下の電圧 Vilから、放 電開始電圧を超える電圧 Vi2に向かって緩やかに上昇する傾斜波形電圧（以下、「 上りランプ波形電圧」と呼称する）を印加する。
[0029] この上りランプ波形電圧が上昇する間に、走査電極 SC1〜走査電極 SCnと維持電 極 SU1〜維持電極 SUn、データ電極 D1〜データ電極 Dmとの間でそれぞれ微弱 な初期化放電が持続して起こる。そして、走査電極 SC1〜走査電極 SCn上部に負 の壁電圧が蓄積されるとともに、データ電極 D1〜データ電極 Dm上部および維持電 極 SU1〜維持電極 SUn上部には正の壁電圧が蓄積される。ここで、電極上部の壁 電圧とは電極を覆う誘電体層上、保護層上、蛍光体層上等に蓄積された壁電荷によ り生じる電圧を表す。
[0030] 初期化期間後半部では、維持電極 SU1〜維持電極 SUnに正の電圧 Velを印加 し、データ電極 D1〜データ電極 Dmに O (V)を印加し、走査電極 SC1〜走査電極 S Cnには、維持電極 SU1〜維持電極 SUnに対して放電開始電圧以下となる電圧 Vi 3から放電開始電圧を超える電圧 Vi4に向かって緩やかに下降する傾斜波形電圧（ 以下、「下りランプ波形電圧」と呼称する）を印加する（以下、走査電極 SC1〜走査電 極 SCnに印加する下りランプ波形電圧の最小値を「初期化電圧 Vi4」として引用する )。この間に、走査電極 SC1〜走査電極 SCnと維持電極 SU1〜維持電極 SUn、デ ータ電極 D1〜データ電極 Dmとの間でそれぞれ微弱な初期化放電が持続して起こ る。そして、走査電極 SC1〜走査電極 SCn上部の負の壁電圧および維持電極 SU1 〜維持電極 SUn上部の正の壁電圧が弱められ、データ電極 D1〜データ電極 Dm 上部の正の壁電圧は書込み動作に適した値に調整される。以上により、全ての放電 セルに対して初期化放電を行う全セル初期化動作が終了する。
[0031] ここで、本実施の形態においては、この初期化電圧 Vi4の電圧値を 2つの異なる電 圧値で切換えてパネル 10を駆動する構成としている。図 3には示していないが、以下 、電圧値の高い方を Vi4Hと記し、電圧値の低い方を Vi4Lと記す。
[0032] そして、後述する累積時間計測回路が計測するパネル 10の通電累積時間が所定 の時間を超えてから以降は、全てのサブフィールドの初期化期間において、初期化 電圧 Vi4の電圧値を Vi4Lにした下りランプ波形電圧によって初期化を行うように構 成している。この構成の詳細については、後述する。これにより、通電累積時間が増 大したときに、書込みノ ルス電圧 Vdを高くすることなぐ安定した書込み放電を発生 させることを実現している。
[0033] 続く書込み期間では、維持電極 SU1〜維持電極 SUnに電圧 Ve2を、走査電極 S C1〜走査電極 SCnに電圧 Vcを印加する。 [0034] まず、 1行目の走査電極 SCIに負の走査パルス電圧 Vaを印加するとともに、デー タ電極 D1〜データ電極 Dmのうち 1行目に発光させるべき放電セルのデータ電極 D k (k= l〜m)に正の書込みパルス電圧 Vdを印加する。このときデータ電極 Dk上と 走査電極 SC1上との交差部の電圧差は、外部印加電圧の差 (Vd— Va)にデータ電 極 Dk上の壁電圧と走査電極 SC1上の壁電圧との差が加算されたものとなり放電開 始電圧を超える。そして、データ電極 Dkと走査電極 SC1との間および維持電極 SU 1と走査電極 SC 1との間に書込み放電が起こり、走査電極 SC 1上に正の壁電圧が蓄 積され、維持電極 SU1上に負の壁電圧が蓄積され、データ電極 Dk上にも負の壁電 圧が蓄積される。
[0035] このようにして、 1行目に発光させるべき放電セルで書込み放電を起こして各電極 上に壁電圧を蓄積する書込み動作が行われる。一方、書込みパルス電圧 Vdを印加 しなかったデータ電極 D1〜データ電極 Dmと走査電極 SC1との交差部の電圧は放 電開始電圧を超えないので、書込み放電は発生しない。以上の書込み動作を n行目 の放電セルに至るまで行い、書込み期間が終了する。
[0036] 続く維持期間では、まず走査電極 SC1〜走査電極 SCnに正の維持パルス電圧 Vs を印加するとともに維持電極 SU1〜維持電極 SUnに 0 (V)を印加する。すると書込 み放電を起こした放電セルでは、走査電極 SCi上と維持電極 SUi上との電圧差が維 持パルス電圧 Vsに走査電極 SCi上の壁電圧と維持電極 SUi上の壁電圧との差が加 算されたものとなり放電開始電圧を超える。
[0037] そして、走査電極 SCiと維持電極 SUiとの間に維持放電が起こり、このとき発生した 紫外線により蛍光体層 35が発光する。そして走査電極 SCi上に負の壁電圧が蓄積 され、維持電極 SUi上に正の壁電圧が蓄積される。さらにデータ電極 Dk上にも正の 壁電圧が蓄積される。書込み期間において書込み放電が起きなかった放電セルで は維持放電は発生せず、初期化期間の終了時における壁電圧が保たれる。
[0038] 続いて、走査電極 SC1〜走査電極 SCnには 0 (V)を、維持電極 SU1〜維持電極 SUnには維持ノ ルス電圧 Vsをそれぞれ印加する。すると、維持放電を起こした放電 セルでは、維持電極 SUi上と走査電極 SCi上との電圧差が放電開始電圧を超えるの で再び維持電極 SUiと走査電極 SCiとの間に維持放電が起こり、維持電極 SUi上に 負の壁電圧が蓄積され走査電極 SCi上に正の壁電圧が蓄積される。以降同様に、 走査電極 SC1〜走査電極 SCnと維持電極 SU1〜維持電極 SUnとに交互に輝度重 みに輝度倍率を乗じた数の維持ノ ルスを印加し、表示電極対 24の電極間に電位差 を与えることにより、書込み期間において書込み放電を起こした放電セルで維持放 電が継続して行われる。
[0039] そして、維持期間の最後には走査電極 SC1〜走査電極 SCnと維持電極 SU1〜維 持電極 SUnとの間にいわゆる細幅パルス状の電圧差を与えて、データ電極 Dk上の 正の壁電圧を残したまま、走査電極 SCiおよび維持電極 SUi上の壁電圧を消去して いる。以下、この放電を「消去放電」と呼ぶ。
[0040] このように、最後の維持放電、すなわち消去放電を発生させるための電圧 Vsを走 查電極 SC1〜走査電極 SCnに印加した後、所定の時間間隔の後、表示電極対 24 の電極間の電位差を緩和するための電圧 Velを維持電極 SU1〜維持電極 SUnに 印加する。こうして維持期間における維持動作が終了する。
[0041] 次に、選択初期化サブフィールドである第 2SFの動作について説明する。
[0042] 第 2SFの選択初期化期間では、維持電極 SU1〜維持電極 SUnに電圧 Velを、デ ータ電極 D1〜データ電極 Dmに O (V)をそれぞれ印加したまま、走査電極 SC1〜走 查電極 SCnに電圧 Vi3 '力 初期化電圧 Vi4に向かって緩やかに下降する下りラン プ波形電圧を印加する。
[0043] すると前のサブフィールドの維持期間で維持放電を起こした放電セルでは微弱な 初期化放電が発生し、走査電極 SCi上および維持電極 SUi上の壁電圧が弱められ る。またデータ電極 Dkに対しては、直前の維持放電によってデータ電極 Dk上に十 分な正の壁電圧が蓄積されているので、この壁電圧の過剰な部分が放電され、書込 み動作に適した壁電圧に調整される。
[0044] 一方、前のサブフィールドで維持放電を起こさなかった放電セルについては放電 することはなぐ前のサブフィールドの初期化期間終了時における壁電荷がそのまま 保たれる。このように選択初期化動作は、直前のサブフィールドの維持期間で維持 動作を行った放電セルに対して選択的に初期化放電を行う動作である。
[0045] そして、本実施の形態においては、選択初期化動作においても、全セル初期化動 作における下りランプ波形電圧と同様に、初期化電圧 Vi4を電圧値の高い方の Vi4 Hと電圧値の低!/、方の Vi4Lとで切換える構成として!/、る。
[0046] 続く書込み期間の動作は全セル初期化サブフィールドの書込み期間の動作と同様 であるため説明を省略する。続く維持期間の動作も維持パルスの数を除いて同様で ある。また、第 3SF〜第 10SFにおいて、初期化期間の動作は第 2SFと同様の選択 初期化動作であり、書込み期間の書込み動作も第 2SFと同様であり、維持期間の動 作も維持ノ ルスの数を除レ、て同様である。
[0047] 図 4は、本発明の実施の形態 1におけるプラズマディスプレイ装置のサブフィールド 構成を示す図である。なお、図 4はサブフィールド法における 1フィールド間の駆動波 形を略式に記したもので、それぞれのサブフィールドの駆動電圧波形は図 3の駆動 電圧波形と同等なものである。
[0048] 図 4には、上述したように、本実施の形態におけるサブフィールド構成、すなわち 1 フィールドを 10のサブフィールド（第 1SF、第 2SF、 · · ·、第 10SF)に分割し、各サブ フィーノレド (まそれぞれ（1、 2、 3、 6、 11、 18、 30、 44、 60、 80)の輝度重みを持つサ ブフィールド構成を示している。そして、第 1SFは全セル初期化サブフィールドとし、 第 2SF〜第 10SFは選択初期化サブフィールドとする。また各サブフィールドの維持 期間においては、それぞれのサブフィールドの輝度重みに所定の輝度倍率を乗じた 数の維持ノ ルスが表示電極対 24のそれぞれに印加する。
[0049] そして、走査電極 SC1〜走査電極 SCnへ印加する駆動電圧波形の下りランプ波 形電圧を、パネル 10の通電累積時間によって変更している。次に、その詳細を図 5 を用いて説明する。
[0050] 図 5は、本発明の実施の形態 1における走査電極 SC1〜走査電極 SCnへ印加す る駆動電圧波形の波形図である。そして、図 5Aは累積時間計測回路において計測 されるパネル 10の通電累積時間が所定の時間以下 (本実施の形態では、 500時間 以下）のときの波形図であり、図 5Bは通電累積時間が所定の時間を超えた後（本実 施の形態では、 500時間超）の波形図である。
[0051] 本実施の形態では、上述したように、下りランプ波形電圧の最低電圧である初期化 電圧 Vi4を 2つの異なる電圧直、すなわち電圧 の高!/、方の Vi4Hとそれよりも電圧 値の低!/、Vi4Lとで切換えて下りランプ波形電圧を発生させる構成として!/、る。そして 、後述する累積時間計測回路によって計測されるパネル 10の通電累積時間が所定 の時間以下かどうかで、初期化電圧 Vi4の電圧値を Vi4Lと Vi4Hとで切換えるように 構成している。
[0052] 具体的には、累積時間計測回路によってパネル 10の通電累積時間が 500時間以 下と判定された場合には、図 5Aに示すように、全てのサブフィールドの初期化期間 にお!/、て、初期化電圧 Vi4を Vi4Hにした下りランプ波形電圧を発生させて初期化を 行う。
[0053] また、累積時間計測回路によってパネル 10の通電累積時間が 500時間を超えたと 判定された場合には、図 5Bに示すように、全てのサブフィールドの初期化期間にお V、て、初期化電圧 Vi4を Vi4Lにした下りランプ波形電圧を発生させて初期化を行う。 本実施の形態では、このような構成とすることにより、安定した書込み放電を実現して いる。これは、次のような理由による。
[0054] 放電特性はパネル 10の通電累積時間に依存して変化し、放電遅れ (放電を発生さ せるための電圧を放電セルに印加してから実際に放電が発生するまでの時間遅れ のこと）や、喑電流 (放電とは無関係に放電セル内に生じる電流のこと）とレ、つた放電 を不安定にする要素もパネル 10の通電累積時間に依存して変化する。したがって、 安定した書込み放電を発生させるために必要な印加電圧もパネル 10の通電累積時 間に依存して変化する。
[0055] 図 6は、本発明の実施の形態 1におけるパネルの通電累積時間と安定した書込み 放電を発生させるために必要な書込みノ ルス電圧 Vdとの関係を示す図である。図 6 において、縦軸は安定した書込み放電を発生させるために必要な書込みノ ルス電 圧 Vdを表し、横軸はパネル 10の通電累積時間を表す。
[0056] この図 6に示すように、パネル 10の通電累積時間が長くなるにつれて、安定した書 込み放電を発生させるために必要な書込みパルス電圧 Vdは高くなる。例えば、通電 累積時間が約 0時間の初期状態では、必要な書込みパルス電圧 Vdは約 60 (V)であ るのに対し、通電累積時間が約 500時間になると、必要な書込みパルス電圧 Vdは約 73 (V)と、約 13 (V)も上昇する。また、通電累積時間が約 1000時間に達してから以 降は、必要な書込みノ ルス電圧 Vdは約 75 (V)となり、ほぼ変化がなくなる。
[0057] 一方、書込み放電に必要な壁電荷を各電極上に形成する初期化動作では、下りラ ンプ波形電圧を走査電極 SC1〜走査電極 SCnに印加することによって初期化放電 を発生させる。したがって、下りランプ波形電圧の最も低い初期化電圧 Vi4の電圧値 に応じて各電極上に形成される壁電荷の状態も変化し、続く書込み放電に必要な印 加電圧も変化する。そして、これらの間には、次に示すような関係がある。
[0058] 図 7は、本発明の実施の形態 1における初期化電圧 Vi4と安定した書込み放電を 発生させるために必要な書込みノ ルス電圧 Vdとの関係を示す図である。図 7におい て、縦軸は安定した書込み放電を発生させるために必要な書込みノ ルス電圧 Vdを 表し、横軸は初期化電圧 Vi4を表す。
[0059] この図 7に示すように、初期化電圧 Vi4の電圧に応じて安定した書込み放電を発生 させるために必要な書込みノ ルス電圧 Vdも変化し、初期化電圧 Vi4を低くすると、安 定した書込み放電を発生させるために必要な書込みノ ルス電圧 Vdも低くなる。例え ば、初期化電圧 Vi4が約— 90 (V)のときの書込みパルス電圧 Vdが約 66 (V)である のに対し、初期化電圧 Vi4が約— 95 (V)のときの書込みパルス電圧 Vdは約 50 (V) であり、初期化電圧 Vi4を約 90 (V)から約 95 (V)にすることで、安定した書込み 放電を発生させるために必要な書込みノ ルス電圧 Vdは約 16 (V)低くなる。
[0060] このように、通電累積時間が長くなると、安定した書込み放電を発生させるために必 要な書込みノ^レス電圧 Vdは高くなる力 一方で、初期化電圧 Vi4を低くすることで、 安定した書込み放電を発生させるために必要な書込みノ ルス電圧 Vdは低くなること が確認された。すなわち、通電累積時間に応じて初期化電圧 Vi4を低くすることで、 通電累積時間が増大したときに、安定した書込み放電を発生させるために必要な書 込みパルス電圧 Vdの上昇分を補うことができ、書込みパルス電圧 Vdを高くしなくても 、安定した書込み放電を発生させることができる。
[0061] そこで、本実施の形態では、後述する累積時間計測回路によりパネル 10の通電累 積時間を計測し、通電累積時間が所定の時間以下 (本実施の形態では、 500時間 以下）のときには、図 5Aに示すように初期化電圧 Vi4を Vi4Hにして下りランプ波形 電圧を発生させ、通電累積時間が所定の時間を超えてから以降 (本実施の形態では 、 500時間超）は、図 5Bに示すように初期化電圧 Vi4を Vi4Hよりも電圧値の低い Vi 4Lにして下りランプ波形電圧を発生させる構成とする。これにより、安定した書込み 放電を発生させるために必要な書込みノ ルス電圧 Vdを高くすることなぐ安定した書 込みを実現することができる。
[0062] なお、ここには図示していないが、初期化電圧 Vi4を低くすると、書込みパルス電圧 Vdとは逆に、安定した書込み放電を発生させるために必要な走査ノ ルス電圧の振 幅は大きくなつてしまうことが確認された。したがって、本実施の形態では、必要な走 查パルス電圧の振幅を考慮して、 Vi4Lを— 95 (V)とし、 Vi4Hを Vi4Lよりも 5 (V)高 い 90 (V)とした。
[0063] なお、この実験は表示電極対数 1080の 50インチのパネルを使用して行っており、 上述した数値はそのパネルにもとづくものであって、本実施の形態は何らこれらの数 値に限定されるものではなレ、。
[0064] 次に、本実施の形態におけるプラズマディスプレイ装置の構成について説明する。
図 8は、本発明の実施の形態 1におけるプラズマディスプレイ装置の回路ブロック図 である。プラズマディスプレイ装置 1は、パネル 10、画像信号処理回路 41、データ電 極駆動回路 42、走査電極駆動回路 43、維持電極駆動回路 44、タイミング発生回路 45、累積時間計測回路 48および各回路ブロックに必要な電源を供給する電源回路 (図示せず）を備えている。
[0065] 画像信号処理回路 41は、入力された画像信号 sigをサブフィールド毎の発光'非発 光を示す画像データに変換する。データ電極駆動回路 42はサブフィールド毎の画 像データを各データ電極 D1〜データ電極 Dmに対応する信号に変換し各データ電 極 D1〜データ電極 Dmを駆動する。
[0066] 累積時間計測回路 48は、パネル 10への通電期間中、単位時間毎に数値が一定 量増加する積算機能を有する一般に知られたタイマー 81を有する。タイマー 81では 、その計測時間力 ^セットされることなく累積され、これにより、パネル 10の通電時間 の累積時間を計測することができる。そして、累積時間計測回路 48は、タイマー 81 で計測したパネル 10の通電累積時間をあらかじめ定めたしきい値と比較してパネル 10の通電累積時間が所定の時間を超えたか否かを判定し、その判定の結果を表す 信号をタイミング発生回路 45に出力する。
[0067] なお、本実施の形態では、このしきい値を 500時間に設定している力 何らこの数 値に限定されるものではなぐパネルの特性やプラズマディスプレイ装置の仕様等に もとづ!/、て最適な値に設定することが望ましレ、。
[0068] タイミング発生回路 45は水平同期信号 H、垂直同期信号 Vおよび累積時間計測回 路 48が計測したパネル 10の通電累積時間をもとにして各回路ブロックの動作を制御 する各種のタイミング信号を発生し、それぞれの回路ブロックへ供給する。そして、上 述したように、本実施の形態においては、初期化期間において走査電極 SC1〜走査 電極 SCnに印加する下りランプ波形電圧の初期化電圧 Vi4を、通電累積時間にもと づいて制御しており、それに応じたタイミング信号を走査電極駆動回路 43に出力す る。これにより、書込み動作を安定させる制御を行う。
[0069] 走査電極駆動回路 43は、初期化期間において走査電極 SC1〜走査電極 SCnに 印加する初期化波形電圧を発生するための初期化波形発生回路、維持期間におい て走査電極 SC1〜走査電極 SCnに印加する維持ノ ルス電圧を発生するための維 持パルス発生回路、書込み期間において走査電極 SC1〜走査電極 SCnに印加す る走査ノ ルス電圧を発生するための走査ノ ルス発生回路を有し、タイミング信号にも とづいて各走査電極 SC1〜走査電極 SCnをそれぞれ駆動する。維持電極駆動回路 44は、維持ノ ルス発生回路および電圧 Vel、 Ve2を発生するための回路を備え、タ イミング信号にもとづいて維持電極 SU1〜維持電極 SUnを駆動する。
[0070] 次に、走査電極駆動回路 43の詳細とその動作について説明する。図 9は、本発明 の実施の形態 1における走査電極駆動回路 43の回路図である。走査電極駆動回路 43は、維持パルスを発生させる維持パルス発生回路 50、初期化波形を発生させる 初期化波形発生回路 53、走査パルスを発生させる走査パルス発生回路 54を備えて いる。
[0071] 維持ノ^レス発生回路 50は、電力回収回路 51とクランプ回路 52とを備えている。電 力回収回路 51は、電力回収用のコンデンサ Cl、スイッチング素子 Ql、スイッチング 素子 Q2、逆流防止用のダイオード Dl、ダイオード D2、共振用のインダクタ L1を有し ている。なお、電力回収用のコンデンサ C1は電極間容量 Cpに比べて十分に大きい 容量を持ち、電力回収回路 51の電源として働くように、電圧値 Vsの半分の約 Vs/2 に充電されている。クランプ回路 52は、走査電極 SC1〜走査電極 SCnを電圧 Vsに クランプするためのスイッチング素子 Q3、走査電極 SCI〜走査電極 SCnを O (V)に クランプするためのスイッチング素子 Q4を有している。そして、タイミング発生回路 45 力、ら出力されるタイミング信号にもとづき維持ノ ルス電圧 Vsを発生させる。
[0072] 例えば、維持ノ ルス波形を立ち上げる際には、スイッチング素子 Q1をオンにして電 極間容量 Cpとインダクタ L1とを共振させ、電力回収用のコンデンサ C1からスィッチ ング素子 Ql、ダイオード Dl、インダクタ L1を通して走査電極 SCI〜走査電極 SCn に電力を供給する。そして、走査電極 SC1〜走査電極 SCnの電圧が Vsに近づいた 時点で、スイッチング素子 Q3をオンにして、走査電極 SC1〜走査電極 SCnを電圧 V
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[0073] 逆に、維持ノ ルス波形を立ち下げる際には、スイッチング素子 Q2をオンにして電極 間容量 Cpとインダクタ L1とを共振させ、電極間容量 Cpからインダクタ Ll、ダイオード D2、スイッチング素子 Q2を通して電力回収用のコンデンサ C1に電力を回収する。 そして、走査電極 SC1〜走査電極 SCnの電圧が O (V)に近づいた時点で、スィッチ ング素子 Q4をオンにして、走査電極 SC1〜走査電極 SCnを O (V)にクランプする。
[0074] 初期化波形発生回路 53は、スイッチング素子 Q11とコンデンサ C10と抵抗 R10と を有し電圧 Vi2までランプ状に緩やかに上昇する上りランプ波形電圧を発生するミラ 一積分回路、スイッチング素子 Q14とコンデンサ C12と抵抗 R11とを有し所定の初期 化電圧 Vi4までランプ状に緩やかに低下する下りランプ波形電圧を発生するミラー積 分回路、スイッチング素子 Q 12を用いた分離回路およびスイッチング素子 Q 13を用 いた分離回路を備えている。そして、タイミング発生回路 45から出力されるタイミング 信号にもとづき上述した初期化波形を発生させるとともに、全セル初期化動作におけ る初期化電圧 Vi4の制御を行う。なお、図 9には、ミラー積分回路のそれぞれの入力 端子を入力端子 INa、入力端子 INbとして示している。
[0075] そして、例えば、初期化波形における上りのランプ波形電圧を発生させる場合には 、入力端子 INaに所定の電圧（例えば、 15 (V) )を印加して、入力端子 INaを「Hi」に する。すると、抵抗 R10からコンデンサ C10に向力、つて一定の電流が流れ、スィッチ ング素子 Ql lのソース電圧がランプ状に上昇し、走査電極駆動回路 43の出力電圧 もランプ状に上昇し始める。
[0076] また、全セル初期化動作および選択初期化動作の初期化波形における下りのラン プ波形電圧を発生させる場合には、入力端子 INbに所定の電圧（例えば、 15 (V) ) を印加して、入力端子 INbを「Hi」にする。すると、抵抗 R11からコンデンサ C12に向 力、つて一定の電流が流れ、スイッチング素子 Q14のドレイン電圧がランプ状に下降し 、走査電極駆動回路 43の出力電圧もランプ状に下降し始める。
[0077] 走査パルス発生回路 54は、走査電極 SC1〜走査電極 SCnのそれぞれに走查パ ルス電圧を出力するスィッチ回路 OUT；!〜 OUTnと、スィッチ回路 OUT；!〜 OUTn の低電圧側を電圧 Vaにクランプするためのスイッチング素子 Q21と、スィッチ回路 Ο UT；!〜 OUTnを制御するための制御回路 IC；!〜 ICnと、電圧 Vaに電圧 Vscnを重 畳した電圧 Vcをスィッチ回路 OUT；!〜 OUTnの高電圧側に印加するためのダイォ ード D21およびコンデンサ C21とを備えている。そしてスィッチ回路 OUT；!〜 OUTn のそれぞれは、電圧 Vcを出力するためのスイッチング素子 QH；!〜 QHnと電圧 Vaを 出力するためのスイッチング素子 QL；!〜 QLnとを備えている。そして、タイミング発生 回路 45から出力されるタイミング信号にもとづき、書込み期間において走査電極 SC 1〜走査電極 SCnに印加する走査ノ ルス電圧 Vaを順次発生させる。なお、走査パ ルス発生回路 54は、初期化期間では初期化波形発生回路 53の電圧波形を、維持 期間では維持ノ ルス発生回路 50の電圧波形をそのまま出力する。
[0078] ここで、スイッチング素子 Q3、スイッチング素子 Q4、スイッチング素子 Q12、スイツ チング素子 Q13には非常に大きな電流が流れるために、これらのスイッチング素子 には FET、 IGBT等を複数並列接続してインピーダンスを低下させて!/、る。
[0079] また、走査ノ ルス発生回路 54は、論理積演算を行うアンドゲート AGと、 2つの入力 端子に入力される入力信号の大小を比較する比較器 CPとを備える。比較器 CPは、 電圧 Vaに電圧 Vset2が重畳された電圧（Va + Vset2)と駆動波形電圧とを比較し、 駆動波形電圧の方が電圧 (Va + Vset2)よりも高!/、場合には「0」を、それ以外では「 1」を出力する。アンドゲート AGには、 2つの入力信号、すなわち比較器 CPの出力 信号 (CEL1)と切換え信号 CEL2とが入力される。切換え信号 CEL2としては、例え ば、タイミング発生回路 45から出力されるタイミング信号を用いることができる。そして 、アンドゲート AGは、いずれの入力信号も「1」の場合には「1」を出力し、それ以外の 場合には「0」を出力する。アンドゲート AGの出力は制御回路 IC；!〜 ICnに入力され 、アンドゲート AGの出力力 0」であればスイッチング素子 QL；!〜 QLnを介して駆動 波形電圧を、アンドゲート AGの出力力 S「l」であればスイッチング素子 QH；!〜 QHnを 介して電圧 Vaに電圧 Vscnが重畳された電圧 Vcを出力する。
[0080] なお、図示はしていないが、維持電極駆動回路 44の維持パルス発生回路は維持 パルス発生回路 50と同様の構成であり、維持電極 SU1〜維持電極 SUnを駆動する ときの電力を回収して再利用するための電力回収回路と、維持電極 SU1〜維持電 極 SUnを電圧 Vsにクランプするためのスイッチング素子と、維持電極 SU1〜維持電 極 SUnを 0 (V)にクランプするためのスイッチング素子とを有し、維持パルス電圧 Vs を発生させる。
[0081] なお、本実施の形態では、初期化波形発生回路 53に、実用的であり比較的構成 が簡単な FETを用いたミラー積分回路を採用している力 S、何らこの構成に限定される ものではなぐ上りランプ波形電圧および下りランプ波形電圧を発生することができる 回路であればどのような回路であってもよい。
[0082] 次に、初期化波形発生回路 53の動作と初期化電圧 Vi4を制御する方法について 、図面を用いて説明する。まず、図 10を用いて初期化電圧 Vi4を Vi4Uこする場合の 動作を説明し、次に、図 11を用いて初期化電圧 Vi4を Vi4Hにする場合の動作を説 明する。なお、図 10、図 11では全セル初期化動作時の駆動波形を例にして初期化 電圧 Vi4の制御方法を説明する力 選択初期化動作にお!/、ても同様の制御方法に より、初期化電圧 Vi4を制御することができる。
[0083] また、図 10、図 11では、全セル初期化動作を行う駆動電圧波形を期間 T1〜期間 T5で示した 5つの期間に分割し、それぞれの期間について説明する。また、電圧 Vi 1、電圧 Vi3、電圧 Vi3'は電圧 Vsに等しいものとし、電圧 Vi2は電圧 Vrに等しいもの とし、電圧 Vi4Lは負の電圧 Vaに等しいものとし、また、電圧 Vi4Hは負の電圧 Vaに 電圧 Vset2を重畳させた電圧 (Va + Vset2)に等しいものとして説明する。したがつ て、電圧 Vi4Hは書込み期間における走査ノ ルス電圧 Vaよりも高い電圧値となり、電 圧 Vi4Lは走査ノ ルス電圧 Vaと等しい電圧値となる。また、以下の説明においてスィ ツチング素子を導通させる動作をオン、遮断させる動作をオフと表記する。また、図面 には、スイッチング素子をオンさせる信号を「Hi」、オフさせる信号を「Lo」と表記し、 アンドゲート AGへの入力信号 CEL1、 CEL2も同様に、「1」を「Hi」、「0」を「Lo」と表 記する。
[0084] 図 10は、本発明の実施の形態 1における全セル初期化期間の走査電極駆動回路
43の動作の一例を説明するためのタイミングチャートである。なお、ここでは、初期化 電圧 Vi4を Vi4Uこするために、期間 T1〜期間 T5において切換え信号 CEL2は「0」 に維持されており、走査パルス発生回路 54からは、スイッチング素子 QL；!〜 QLnに 入力される信号、すなわち初期化波形発生回路 53の電圧波形がそのまま出力され
[0085] (期間 T1)
まず、維持ノ ルス発生回路 50のスイッチング素子 Q1をオンにする。すると、電極間 容量 Cpとインダクタ L1とが共振し、電力回収用のコンデンサ C1からスイッチング素 子 Ql、ダイオード Dl、インダクタ L1を通して走査電極 SCI〜走査電極 SCnの電圧 が上がり始める。
[0086] (期間 T2)
次に、維持ノ ルス発生回路 50のスイッチング素子 Q3をオンにする。するとスィッチ ング素子 Q3を介して走査電極 SC1〜走査電極 SCnに電圧 Vsが印加され、走查電 極 SC1〜走査電極 SCnの電位は電圧 Vs (本実施の形態では、電圧 Vilと等しい）と なる。
[0087] (期間 T3)
次に、上りランプ波形電圧を発生するミラー積分回路の入力端子 INaを「Hi」にする 。具体的には入力端子 INaに、例えば電圧 15 (V)を印加する。すると、抵抗 R10か らコンデンサ C10に向力、つて一定の電流が流れ、スイッチング素子 Q11のソース電 圧がランプ状に上昇し、走査電極駆動回路 43の出力電圧もランプ状に上昇し始める 。そしてこの電圧上昇は、入力端子 INaが「Hi」の間継続する。
[0088] この出力電圧が電圧 Vr (本実施の形態では、電圧 Vi2と等しい）まで上昇したら、そ の後、入力端子 INaを「Lo」にする。具体的には入力端子 INaに、例えば電圧 0 (V) を印加する。
[0089] このようにして、放電開始電圧以下となる電圧 Vs (本実施の形態では、電圧 Vilと 等しい）から、放電開始電圧を超える電圧 Vr (本実施の形態では、電圧 Vi2と等しい )に向かって緩やかに上昇する上りランプ波形電圧を走査電極 SC1〜走査電極 SC nに印加する。
[0090] (期間 T4)
入力端子 INaを「Lo」にすると走査電極 SC1〜走査電極 SCnの電圧が電圧 Vs (本 実施の形態では、電圧 Vi3と等しい）まで低下する。そしてその後、スイッチング素子 Q3をオフにする。
[0091] (期間 T5)
次に、下りランプ波形電圧を発生するミラー積分回路の入力端子 INbを「Hi」にす る。具体的には入力端子 INbに、例えば電圧 15 (V)を印加する。すると、抵抗 R11 力、らコンデンサ C12に向かって一定の電流が流れ、スイッチング素子 Q14のドレイン 電圧がランプ状に下降し、走査電極駆動回路 43の出力電圧もランプ状に下降し始 める。そして、出力電圧が所定の負の電圧 Vi4Lに至った後、入力端子 INbを「Lo」と する。具体的には入力端子 INbに、例えば電圧 0 (V)を印加する。
[0092] このとき、比較器 CPでは、この下りランプ波形電圧と、電圧 Vaに電圧 Vset2が加え られた電圧 (Va + Vset2)とが比較されており、比較器 CPからの出力信号は、下りラ ンプ波形電圧が電圧（Va + Vset2)以下となった時刻 t4にお!/、て「0」から「 1」に切 換わる。しかし、期間 T1〜期間 T5において切換え信号 CEL2は「0」に維持されてい るため、アンドゲート AGからは「0」が出力される。したがって、走査パルス発生回路 5 4力、らは、初期化電圧 Vi4を負の電圧 Va、すなわち Vi4Lにした下りランプ波形電圧 がそのまま出力される。
[0093] なお、ここでは Vi4Lを負の電圧 Vaと等しいとしたため、図 10では、下りランプ波形 電圧が Vi4Lに到達した後、その電圧を一定期間保持するような波形図となっている 1S これは、図 9に示した回路の構成上、このような波形になったに過ぎない。本実施 の形態においては何らこの波形や図 9に示した回路構成に限定されるものではなぐ Vi4Lに到達した後、すぐに電圧 Vcに切換わるような構成であってもかまわない。
[0094] 以上のようにして、走査電極駆動回路 43は、走査電極 SC1〜走査電極 SCnに対 して、放電開始電圧以下となる電圧 Vilから放電開始電圧を超える電圧 Vi2に向か つて緩やかに上昇する上りランプ波形電圧を印加し、その後、電圧 Vi3から初期化電 圧 Vi4Lに向かって緩やかに下降する下りランプ波形電圧を印加する。
[0095] なお、初期化期間終了後、続く書込み期間では、スイッチング素子 Q21をオンに維 持したままとする。これにより、比較器 CPからの出力信号 CEL1は「1」に維持される。 また、書込み期間では、切換え信号 CEL2を「1」にする。すると、アンドゲート AGの 入力はともに「1」となって、アンドゲート AGからは「1」が出力される。これにより、走査 ノ ルス発生回路 54からは、負の電圧 Vaに電圧 Vscnが重畳された電圧 Vcが出力さ れる。そして、ここでは図示していないが、負の走査ノ ルス電圧を発生させるタイミン グで切換え信号 CEL2を「0」にすることで、アンドゲート AGの出力信号は「0」となり、 走査ノ ルス発生回路 54からは負の電圧 Vaが出力される。このようにして、書込み期 間における負の走査ノ ルス電圧を発生させることができる。
[0096] 次に、図 11を用いて初期化電圧 Vi4を Vi4Hにする場合の動作を説明する。図 11 は、本発明の実施の形態 1における全セル初期化期間の走査電極駆動回路 43の動 作の他の例を説明するためのタイミングチャートである。なお、ここでは、初期化電圧 Vi4を Vi4Hにするために、期間 T1〜期間 T5'において切換え信号 CEL2を「1」に している。また、図 11において、期間 T1〜期間 T4の動作は図 10に示した期間 T1 〜期間 T4の動作と同様であるので、ここでは、図 10に示した期間 T5と動作の異なる 期間 T5'について説明する。
[0097] (期間 T5' )
期間 T5'では、下りランプ波形電圧を発生するミラー積分回路の入力端子 INbを「 Hi」にする。具体的には入力端子 INbに、例えば電圧 15 (V)を印加する。すると、抵 抗 R11力もコンデンサ C12に向かって一定の電流が流れ、スイッチング素子 Q14の ドレイン電圧がランプ状に下降し、走査電極駆動回路 43の出力電圧もランプ状に下 降し始める。
[0098] このとき、比較器 CPでは、この下りランプ波形電圧と、電圧 Vaに電圧 Vset2が加え られた電圧 (Va + Vset2)とが比較されており、比較器 CPからの出力信号は、下りラ ンプ波形電圧が電圧（Va + Vset2)以下となった時刻 t5にお!/、て「0」から「 1」に切 換わる。そして、このとき切換え信号 CEL2は「1」であるため、アンドゲート AGの入力 はともに「1」となって、アンドゲート AGからは「1」が出力される。これにより、走査パル ス発生回路 54からは、負の電圧 Vaに電圧 Vscnが重畳された電圧 Vcが出力される 。したがって、この下りランプ波形電圧における最低電圧を (Va + Vset2)、すなわち Vi4Hとすること力 Sできる。なお、入力端子 INbは、走査ノ ルス発生回路 54からの出 力が電圧 Vcとなってから初期化期間が終了するまでの間に「Lo」とする。
[0099] なお、ここでは、比較器 CPにおける比較結果でスィッチ回路 OUT；!〜 OUTnを切 換える構成としたため、図 11において、下りランプ波形電圧が Vi4Hに到達した後、 すぐに電圧 Vcに切換わるような波形図となっている力 S、本実施の形態においては何 らこの波形に限定されるものではなぐ Vi4Hに到達した後、その電圧を一定期間保 持するような構成であってもかまわなレ、。
[0100] このように、本実施の形態では、走査電極駆動回路 43を図 9に示したような回路構 成とすることで、電圧 Vset2を所望の電圧値に設定するだけで、緩やかに下降する 下りランプ波形電圧の最低電圧、すなわち初期化電圧 Vi4の電圧値を簡単に制御 することが可能になる。
[0101] なお、本実施の形態では全セル初期化動作における初期化電圧 Vi4の制御につ V、て説明したが、選択初期化動作にぉレ、ては上りランプ波形電圧を発生させな!/、点 が異なるだけで下りランプ波形電圧の発生については上述と同様の動作であり、初 期化電圧 Vi4の制御も同様に行うことができる。
[0102] なお、初期化電圧 Vi4を変化させるには、ここで説明した以外にも様々な方法が考 えられる。例えば、電圧 Vi3から電圧 Vi4へ下降する傾斜の傾きを制御して電圧 Vi4 を高くしたり低くしたりすること等が考えられる。そして、本実施の形態においては、初 期化電圧 Vi4を変化させる方法は上述した方法に限定されるものではなぐそれ以外 の方法であってもかまわなレ、。
[0103] なお、本実施の形態では、 Vset2を 5 (V)にすることで Vi4Hを Vi4Lよりも 5 (V)高 い電圧としている。し力、し、何らこの電圧値に限定されるものではなぐパネルの特性 やプラズマディスプレイ装置の仕様等に合わせて最適な値に設定することが望ましい
[0104] 以上説明したように、本実施の形態では、初期化電圧 Vi4を、 Vi4Hと Vi4Hよりも 電圧値の低い Vi4Lとで切換える構成とし、パネル 10の通電累積時間に応じて初期 化電圧 Vi4を変更する構成とする。すなわち、累積時間計測回路 48により計測され るパネル 10の通電累積時間が所定の時間以下 (本実施の形態では、 500時間以下 )のときには、初期化電圧 Vi4を Vi4Hにして下りランプ波形電圧を発生させ、通電累 積時間が所定の時間を超えた後（本実施の形態では、 500時間超）は、初期化電圧 Vi4を Vi4Hよりも電圧値の低い Vi4Lにして下りランプ波形電圧を発生する構成とす る。これにより、通電累積時間が増大したときに、書込みノ ルス電圧 Vdを高くすること なぐ安定した書込みを実現することができる。
[0105] なお、本実施の形態では、通電累積時間が所定の時間以下のときには、図 5Aに 示すように全てのサブフィールドの初期化期間で初期化電圧 Vi4を Vi4Hにした下り ランプ波形電圧を発生させ、通電累積時間が所定の時間を超えた後は、図 5Bに示 すように全てのサブフィールドの初期化期間で初期化電圧 Vi4を Vi4Lにした下りラ ンプ波形電圧を発生させる構成を説明したが、本発明は何らこの構成に限定される ものではなぐこれ以外のサブフィールド構成であってもよい。
[0106] (実施の形態 2)
図 12Aは、本発明の実施の形態 2におけるサブフィールド構成の一例を示す図で あり、図 12Bは、本発明の実施の形態 2におけるサブフィールド構成の他の一例を示 す図である。なお、実施の形態 2は実施の形態 1とサブフィールド構成が異なるだけ であり、各回路の構成や動作、各駆動波形等は実施の形態 1と同様である。
[0107] 例えば、本実施の形態においては、通電累積時間が所定の時間以下のときに、初 期化電圧 Vi4を Vi4Lにした下りランプ波形電圧を発生させるサブフィールドを有する 構成としても力、まわない。図 12Aに一例を示すように、第 1SF、第 5SF〜第 10SFの 初期化期間では初期化電圧 Vi4を Vi4Hにした下りランプ波形電圧を発生させ、第 2 SF〜第 4SFの初期化期間では初期化電圧 Vi4を Vi4Lにした下りランプ波形電圧を 発生させる構成としてもよい。 [0108] また、本実施の形態においては、通電累積時間が所定の時間を超えた後に、初期 化電圧 Vi4を Vi4Hにした下りランプ波形電圧を発生させるサブフィールドを有する 構成としても力、まわない。例えば、図 12Bに他の一例を示すように、第 1SF〜第 9SF の初期化期間では初期化電圧 Vi4を Vi4Lにした下りランプ波形電圧を発生させ、第 10SFの初期化期間では初期化電圧 Vi4を Vi4Hにした下りランプ波形電圧を発生 させる構成としてもよい。このように、本発明においては、通電累積時間が所定の時 間を超えた後に、初期化電圧 Vi4を Vi4Lにした下りランプ波形電圧を発生させるサ ブフィールドの 1フィールド期間における割合を、通電累積時間が所定の時間以下の ときよりも増カロさせるように構成すればよく、これにより上述と同様の ¾]果を得ること力 S できる。
[0109] なお、実施の形態 1では、 Vset2を 5 (V)に設定し、初期化電圧 Vi4を、 Vi4Lと Vi4 Lよりも電圧値が 5 (V)高い Vi4Hとで切換える構成を説明した。また、 Vi4Lを負の電 圧 Vaと等しい電位に設定する構成を説明した。しかし、 Vi4Lと Vi4Hとの電位差や V iLの電位等は何らこれらの値に限定されるものではなぐパネルの特性やプラズマデ イスプレイ装置の仕様等に合わせて最適な値に設定すればよい。
[0110] また、実施の形態 1では、初期化電圧 Vi4を Vi4Lと Vi4Hとの 2つの異なる電圧値 で切換える構成とした力 S、何らこの構成に限定されるものではなぐ初期化電圧 Vi4を 3つあるいはそれ以上の異なる電圧値で切換える構成としてもよい。図 13Aは、本発 明の実施の形態 2における 3つの初期化電圧 Vi4を持つサブフィールド構成の一例 を示す図であり、図 13Bは、本発明の実施の形態 2における 3つの初期化電圧 Vi4を 持つサブフィールド構成の他の一例を示す図である。例えば、 Vi4Hと Vi4Lとの間に Vi4Mを設定（ここでは、一例として、 Vi4Hを Vi4Lよりも 10 (V)高い電位とし、 Vi4M を Vi4Lよりも 5 (V)高い電位とする）しても力、まわない。そして、通電累積時間が所定 の時間以下のときに、初期化電圧 Vi4を Vi4Mにした下りランプ波形電圧を発生させ るサブフィールドを有する構成としても力、まわない。例えば、図 13Aに一例を示すよう に、第 1SF〜第 5SFの初期化期間では初期化電圧 Vi4を Vi4Mにした下りランプ波 形電圧を発生させ、第 6SF〜第 10SFの初期化期間では初期化電圧 Vi4を Vi4Hに した下りランプ波形電圧を発生させる構成としてもよい。また、通電累積時間が所定 の時間を超えた後に、初期化電圧 Vi4を Vi4Mにした下りランプ波形電圧を発生させ るサブフィールドを有する構成としても力、まわない。例えば、図 13Bに他の一例を示 すように、第 1SF〜第 9SFの初期化期間では初期化電圧 Vi4を走査ノ レス電圧と等 しく Vi4Lにした下りランプ波形電圧を発生させ、第 10SFの初期化期間では初期化 電圧 Vi4を Vi4Mにした下りランプ波形電圧を発生させる構成としてもょレ、。このよう に、本発明においては、通電累積時間が所定の時間を超えた後に、初期化電圧 Vi4 を最も低レ、電圧値 (ここでは Vi4Uにした下りランプ波形電圧を発生させるサブフィ 一ルドの 1フィールド期間における割合を、通電累積時間が所定の時間以下のときょ りも増加させる構成であればよぐこれにより上述と同様の効果を得ることができる。
[0111] なお、本発明の実施の形態では、所定の時間として 500時間を設定し、通電累積 時間が 500時間以下力、 500時間超かで初期化電圧 Vi4を変更する構成を説明した 1S 何らこの値に限定されるものではなぐパネルの特性やプラズマディスプレイ装置 の仕様等に合わせて最適な値に設定すればよい。また、例えば、 500時間、 750時 間、 1000時間といった複数のしきい値を設定し、通電累積時間が各しきい値を超え る毎に、初期化電圧 Vi4を Vi4Lにした下りランプ波形電圧を発生させるサブフィール ドの 1フィールド期間における割合を徐々に増加させる構成としてもよい。
[0112] なお、本発明の実施の形態では、通電累積時間が所定の時間を超えた後で下りラ ンプ波形の初期化電圧 Vi4を変更する構成を説明したが、通電累積時間が所定の 時間を超えた後、一旦プラズマディスプレイ装置が非動作状態となるまでは、それま でと同様の駆動波形による駆動を継続し、次の動作開始のタイミングで初期化電圧 V i4を変更する構成としてもよい。例えば、プラズマディスプレイ装置 1が動作状態のと き、すなわちタイミング発生回路 45が動作状態にあってパネル 10を駆動するための 各タイミング信号を出力している途中で、累積時間計測回路 48から通電累積時間が 所定の時間を超えたことを表す信号が出力されても、タイミング発生回路 45はパネル 10を駆動するための各タイミング信号をそれまでと同様のタイミング信号として出力 する。そして、一旦プラズマディスプレイ装置の電源がオフとなり、次にプラズマデイス プレイ装置の電源がオンされてパネル 10の駆動が開始されるときに、タイミング発生 回路 45は、初期化電圧 Vi4を Vi4Lにして下りランプ波形電圧を発生させるためのタ イミング信号を出力するように構成してもよい。この構成によれば、プラズマディスプレ ィ装置 1の動作途中で初期化波形を変更することにより生じる恐れのある明るさの変 動を防止することができ、さらに画像表示品質を高めることができる。
[0113] なお、本発明の実施の形態は、 Vi4Lの電圧値、 Vi4Hの電圧値、初期化電圧 Vi4 を切換えるサブフィールド、サブフィールド構成等を上述した値に限定するものでは なぐパネルの特性やプラズマディスプレイ装置の仕様等に合わせて最適な値に設 定することが望ましい。
[0114] なお、本発明の実施の形態では、放電ガスのキセノン分圧を 10%としたが、他のキ セノン分圧であってもそのパネルに応じた駆動電圧に設定すればよい。
[0115] また、本発明の実施の形態において用いたその他の具体的な各数 は、単に一例 を挙げたに過ぎず、パネルの特性やプラズマディスプレイ装置の仕様等に合わせて 、適宜最適な値に設定することが望ましい。
産業上の利用可能性
[0116] 本発明は、高輝度化されたパネルであっても、初期化期間に発生させる下降する 傾斜波形電圧の最低電圧を、パネルに通電した時間の累積時間に応じて変更して いるので、パネルへの通電累積時間が増大したときに、書込み放電を発生させるた めに必要な電圧を高くすることなぐ安定した書込み放電を発生させることが可能とな り、画像表示品質のょレ、プラズマディスプレイ装置およびパネルの駆動方法として有 用である。

Claims

請求の範囲
[1] 走査電極と維持電極とからなる表示電極対を有する放電セルを複数備えたプラズマ ディスプレイパネルと、
前記プラズマディスプレイパネルに通電した時間の累積時間を計測する累積時間計 測回路と、
緩やかに下降する傾斜波形電圧を前記走査電極に印加する初期化期間と負の走査 ノ ルス電圧を前記走査電極に印加する書込み期間と維持期間とを有するサブフィー ルドを 1フィールド期間内に複数設けるとともに、前記初期化期間においては前記傾 斜波形電圧を発生して前記放電セルを初期化し、前記書込み期間にお!、ては前記 走査ノ ルス電圧を発生して前記走査電極を駆動する走査電極駆動回路とを備え、 前記走査電極駆動回路は、前記累積時間計測回路が計測した累積時間に応じて緩 やかに下降する前記傾斜波形電圧の最低電圧を変更することを特徴とするプラズマ ディスプレイ装置。
[2] 前記走査電極駆動回路は、前記累積時間に応じて、全てのサブフィールドの前記初 期化期間における緩やかに下降する前記傾斜波形電圧の最低電圧を最も低い電圧 値にして前記傾斜波形電圧を発生させることを特徴とする請求項 1に記載のプラズマ ディスプレイ装置。
[3] 前記走査電極駆動回路は、前記累積時間に応じて前記傾斜波形電圧の最低電圧 を変更する際に、プラズマディスプレイ装置が一旦非動作状態となるまではそれまで と同様の駆動波形による駆動を継続し、その次にプラズマディスプレイ装置が動作状 態となつた時点から前記傾斜波形電圧の最低電圧を変更して発生させることを特徴 とする請求項 1に記載のプラズマディスプレイ装置。
[4] 前記走査電極駆動回路は、緩やかに下降する前記傾斜波形電圧の最低電圧を、少 なくとも 2つの異なる電圧値で切換えて前記傾斜波形電圧を発生させるとともに、前 記少なくとも 2つの異なる電圧値のうちの最も低い電圧値と前記走査ノ ルス電圧とを 等しくして発生させることを特徴とする請求項 1に記載のプラズマディスプレイ装置。
[5] 走査電極と維持電極とからなる表示電極対を有する放電セルを複数備えたプラズマ ディスプレイパネルを、緩やかに下降する傾斜波形電圧を前記走査電極に印加する 初期化期間と負の走査ノ ルス電圧を前記走査電極に印加する書込み期間と維持期 間とを有するサブフィールドを 1フィールド期間内に複数設けて駆動するプラズマディ スプレイパネルの駆動方法であって、
前記プラズマディスプレイパネルに通電した時間の累積時間を計測し、その計測した 累積時間に応じて緩やかに下降する前記傾斜波形電圧の最低電圧を変更すること を特徴とするプラズマディスプレイパネルの駆動方法。
[6] 前記累積時間に応じて、全てのサブフィールドの前記初期化期間における緩やかに 下降する前記傾斜波形電圧の最低電圧を最も低い電圧値にして前記傾斜波形電圧 を発生させることを特徴とする請求項 5に記載のプラズマディスプレイパネルの駆動 方法。
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