WO2008010258A1 - Dispositif de stockage non volatil et son procédé de commande d'effacement - Google Patents

Dispositif de stockage non volatil et son procédé de commande d'effacement Download PDF

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Mitsuhiro Nagao
Masahiro Niimi
Kenji Nagai
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    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups

Definitions

  • Nonvolatile memory device and erase control method thereof are nonvolatile memory devices and erase control method thereof.
  • the present invention relates to a nonvolatile memory device and an erasure control method thereof, and more particularly, a nonvolatile memory device having a function of continuously erasing a plurality of sectors for each sector, and an erasure control method thereof It is about.
  • the latched sector selection information TSAi is input to the exclusive OR circuit 270 as erase sector information LASAi.
  • the exclusive OR circuit 270 also receives the sector selection information ISAi generated by the internal address generation circuit. During the erase operation, the exclusive OR circuit 270 compares the erase sector information LASAi with the sector selection information ISAi. An erase operation is performed in response to the fact that the sector selection information ISAi sequentially generated by the internal address generation circuit matches the erase sector information LASAi latched as the sector to be erased.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2003-36680
  • the present invention has been made in view of the background art described above, and uses a volatile memory cell array to store erasure setting information indicating whether or not power is to be erased for each block which is one unit of erasure operation.
  • the read amplifier for reading the erase setting information stored in the volatile memory cell array separately for the erase operation and the read operation, the erase setting information is high and the storage density is the minimum necessary.
  • An object of the present invention is to provide a non-volatile storage device that can be stored with a storage capacity of the same, and an erase control method thereof.
  • a non-volatile memory device of the present invention made to achieve the above object is a non-volatile memory device including a plurality of blocks which are one unit of an erasing operation and continuously performing a plurality of erasing operations. For each block, a volatile memory cell array that stores erasure setting information indicating whether or not it is an erasure target, a write amplifier that writes erasure setting information to the volatile memory cell array, and a target block according to the erasure operation A first read amplifier for reading out the erasure setting information for the volatile memory cell array, and a second read amplifier for reading out the erasure setting information for the target block according to the read operation. It is characterized by that.
  • a nonvolatile memory device that includes a plurality of blocks that are one unit of an erase operation and performs a plurality of erase operations continuously is erased for each block by a write amplifier.
  • Erase setting information which is information on whether or not there is a certain power, is stored in the volatile memory cell array.
  • the stored erase setting information is read by the first read amplifier for the block specified as the erase target according to the erase operation, and read by the second read amplifier according to the read operation. Specified as Erase setting information for the block is read.
  • the non-volatile memory device erase control method of the present invention is a non-volatile memory device erase control method including a plurality of blocks, which are one unit of the erase operation, and continuously performing a plurality of erase operations. For each block, erasure setting information as to whether or not to erase is stored in the volatile memory cell array, and the erase setting for the target block of the stored erase setting information according to the erase operation. A step of reading out information by the first path, and a step of reading out the erasure setting information of the target block among the stored erasure setting information by the second path in accordance with the read operation. .
  • an erase control method for a nonvolatile memory device including a plurality of blocks which are one unit of an erase operation and performing a plurality of erase operations continuously.
  • the erasure setting information which is the setting information as to whether or not to erase, is stored in the volatile memory cell array, and then the erasure setting information for the block designated as the erasure target is stored in accordance with the erase operation.
  • the erasure setting information for the block specified as the read target is read by the second path according to the read operation.
  • erasure from the volatile memory cell array is performed while erasing setting information indicating whether or not to erase is stored in the volatile memory cell array for each block which is an erasing unit of the nonvolatile memory device.
  • the setting information can be read independently by the first read amplifier in the erase operation and by the second read amplifier in the read operation.
  • data can be read by a dedicated read amplifier, and even if the erase operation and the read operation overlap in time, the block that is the target of each operation is erased. It is possible to simultaneously read from the volatile memory cell array the erasure setting information indicating whether or not it is a target.
  • a volatile memory cell array that can store erase setting information with high density can be shared by an erase operation and a read operation.
  • the erase setting information for the block targeted for each operation can be read from the shared volatile memory cell array. it can.
  • Erase setting information indicating whether or not each block is set as an erase target can be stored with a small occupation area.
  • the volatile memory cell array is stored in each block that is one unit of the erasing operation when storing the erasure setting information indicating whether or not the erasure is performed.
  • the erase setting information has a high storage density and the minimum necessary.
  • a non-volatile storage device that can be stored with the storage capacity and an erasing control method thereof can be provided.
  • FIG. 1 is a circuit block diagram of a nonvolatile memory device according to an embodiment.
  • FIG. 2 is a circuit block diagram showing a main part (1) of an erasure setting information control unit.
  • FIG. 3 is a circuit diagram showing a volatile memory cell.
  • FIG. 4 is a circuit diagram showing a read amplifier.
  • FIG. 5 is a circuit diagram showing a write amplifier.
  • FIG. 6 is a circuit block diagram showing a main part (2) of the erasure setting information control unit.
  • FIG. 7 is a circuit block diagram showing a main part (3) of an erasure setting information control unit.
  • FIG. 8 is a flowchart showing a continuous erase operation.
  • FIG. 9 is a flowchart showing a read operation performed during a continuous erase operation.
  • FIG. 10 is a background art selector latch circuit.
  • FIG. 1 illustrates an exemplary computing environment in accordance with the present invention.
  • FIG. 1 is a circuit block diagram illustrating a nonvolatile memory device according to an embodiment.
  • the non-volatile memory cell array 30 provided in the non-volatile storage device may be composed of a plurality of banks that are controlled in a mutually exclusive manner.
  • FIG. 1 shows an example in which two banks (banks 0 and 1) are provided. Each bank is divided into sectors, which are a unit for performing an erasing operation on the nonvolatile memory cell array 30.
  • the erasure setting information control unit 1 stores erasure setting information indicating whether or not each sector arranged in the nonvolatile memory cell array 30 is an erasure target, and erases the sector. Controls to read the erase setting information of the corresponding sector according to the Z read access.
  • Sector addresses WA and RA, initialization signal RSTB, and set signal SLEN are input.
  • the erase setting signal SLW for the sector designated as the erase target and the erase setting signal SLR for the sector designated as the read target are output.
  • the initialization signal RSTB and the set signal SLEN are provided in the erase setting information control unit 1 and are the initialization signal RSTB and the set signal SLEN of the SRAM array 11 (see FIG. 2) which is an example of the volatile memory cell array. .
  • Each sector in the nonvolatile memory cell array 30 has a sector address RA output from the address buffer 40 at the time of read operation, or a sector address WA at the time of erase operation output from the address counter 50.
  • Decoder (described later) Is decoded and selected.
  • Sector addresses WA and RA are sector addresses for identifying sectors.
  • the address buffer 40 is an input buffer that receives an address signal input from the outside of the nonvolatile storage device via an address terminal (ADS).
  • ADS address terminal
  • the address counter 50 is an internal address generation circuit, and is a counter that generates a sector address WA when performing an erasing operation on the nonvolatile memory cell array 30.
  • the sector address WA is output after sequentially counting up during the erase operation.
  • the erase control circuit 60 controls an erase operation for the nonvolatile memory cell array 30.
  • the set signal SLEN is output to the erase setting information control unit 1.
  • the erasure setting information is stored in the SRAM array 11 (see FIG. 2) in accordance with the sector address RA input together with the erasure command ERC and the address terminal (ADS).
  • the erase command ERC is completed, the erase operation is started.
  • the erase control circuit 60 outputs a counter control signal CCTL to the address counter 50.
  • the address counter 50 starts counting and outputs the sector address WA.
  • the erasure setting information control unit 1 receives an erasure setting signal indicating whether or not the sector is designated as an erasure target for each sector address WA. Receive SLW.
  • the erase pulse signal ERP is output to the nonvolatile memory cell array 30.
  • the sector indicated by the sector addresses WA and RA which are addresses provided in the nonvolatile memory cell array 30 and identifying the sector!
  • the erasing setting information is stored.
  • sector addresses WA and RA are used as memory cell storage addresses.
  • the output control circuit 70 outputs data read from the nonvolatile memory cell array 30 in a normal read operation. In response to the read command input during the erase operation, control is performed to output predetermined status information. The status information is output in response to an erase setting signal SLR indicating whether or not the sector designated as the read target is a sector to be erased. Different status information is output for sectors set as erase targets and sectors set as erase targets.
  • the erasure setting information control unit 1 provided in the non-volatile storage device of FIG. 1 is effective when the erasing operation force performed in units of sectors continues in a plurality of sectors. If the erase operation is to be continued for multiple sectors, the erase command ERC is input continuously along with the sector address RA to be erased. Erase command In accordance with the sector address RA input for each ERC, the erase setting information indicating whether or not the input sector address RA is set as an erasure target can be stored in the erase setting information control unit 1. For example, the sector to be erased or read is set as the erase target in response to the read command input during the erase operation during the erase operation performed in response to the completion of the erase command ERC input. It is possible to confirm whether or not the power of the sector is set.
  • FIG. 2 is a circuit block diagram showing the configuration of the SRAM array 11 for storing the erase setting information and the circuit portion for inputting / outputting the erase setting information to / from the SRAM array 11 in the erase setting information control unit 1.
  • FIG. 2 is a circuit block diagram showing the configuration of the SRAM array 11 for storing the erase setting information and the circuit portion for inputting / outputting the erase setting information to / from the SRAM array 11 in the erase setting information control unit 1.
  • the volatile memory in which the erasure setting information is stored Equipped with SRAM array 11 as a cell array!
  • the memory cells SCOO to SCmn constituting the SRAM array 11 are connected to two bit line pairs via cell selection gates. That is, the memory cells SCOO to SCmO are connected to the bit line pair WBLOZWBLOB and the bit line pair RBLOZRBLOB by the cell selection lines WWLO to WWLm and the cell selection lines RWLO to RWLm.
  • Memory cells SC01 to SCml are connected to bit line pair WBL1 / W BL1B and bit line pair RBL1ZRBL1B by cell selection lines WWLO to WWLm and cell selection lines RWLO to RWLm.
  • the memory cells SC On to SCmn are connected to the bit line pair WBLn / WBLnB and the bit line pair RBLn / RBLnB by the cell selection lines WWLO to WWLm and the cell selection lines RWLO to RWLm.
  • Dxy and DxyB are connected to bit lines WBLy and RBLy and bit lines WBLyB and RB LyB through cell selection gates TWWx and TRWx and cell selection gates TWWxB and TRWxB, respectively.
  • the cell selection line WWLx is connected to the gate terminals of the cell selection gates TWWx and TWWxB
  • the cell selection line RWLx is connected to the gate terminals of the cell selection gates TRWx and TRWxB.
  • the memory cells SCxO to SCxn to which the selected cell selection line WWLx is connected are each a pair of bit lines WBLO , WBLOB to bit lines WBLn, WBLnB.
  • each of the memory cells SCxO to SCxn to which the selected cell selection line RWLx is connected has a pair of bits. Connected to lines RBL 0, RBLOB to bit lines RBLn, RBLnB.
  • Bit lines WBLO, WBLOB to bit lines WBLn, WBLnB, and bit lines RBLO, R BLOB to bit lines RBLn, RBLnB are column selection gates TWCO, TWCOB to column selection gates TWCn, TWCnB, and column selection gates TRCO TRCOB to column selection gates TRCn and TRCnB.
  • Each column selection gate TWCO TWCOB to column selection gates TWCn, TWCnB, and column selection gates TRCO, TRCOB to column selection gates TRCn, TRCnB are connected to column selection lines WCLO to WCLn and column selection lines RCLO to RCLn! RU
  • the column selection gates TWCO and TWCOB to the column selection gates TWCn and TWCnB controlled by the selected column selection line WCLy One set is selected, and any one of the corresponding bit line pair WBLO, W BLOB to bit line pair WBLn, WBLnB is connected to the data line pair 15.
  • the data line pair 15 is composed of data lines Dl and DIB.
  • One of the bit lines WBLO to WBLn is connected to the data line D1
  • one of the bit lines WBLOB to WBLnB is connected to the data line D1B. Connected.
  • the column selection gates TRCO, TRCOB through TRCn controlled by the selected column selection line RCLy One set of TRCnB is selected, and one set of the corresponding bit line pair R BLO, RBLOB to bit line pair RBLn, RBLnB is connected to the data line pair 16.
  • the data line pair 16 includes data lines D2 and D2B.
  • One of the bit lines RBLO to RBLn is connected to the data line D2
  • one of the bit lines RBLOB to RBLnB is connected to the data line D2B. Connected.
  • the data lines 15 and 16 are connected to the read amplifier (1) 13 and the read amplifier (2) 14, respectively.
  • the read amplifiers 13 and 14 respectively receive the erase setting signal SLW and the erase setting original signal. SLRO is output.
  • a write amplifier 12 is connected to the data line 15. This is an amplifier for storing the sector to be erased indicated by the sector address RA input from the address pin (ADS) together with the erase command ERC in the SRAM array 11 as erase setting information.
  • the sector address RA is decoded, the cell selection line WWLx and the column selection line WCLy are selected, and erase setting information is stored in the corresponding memory cells SCOO to SCmn.
  • FIGS. 4 and 5 are circuit diagrams showing specific examples of the read amplifiers 13 and 14 and the write amplifier 12.
  • the read amplifier shown in FIG. 4 has a configuration in which the data line D1B or D2B among the complementary data lines is input.
  • Data line D1B or D2B This is connected to port II and inverted and amplified to output the erase setting signal SLW or the erase setting original signal SLR 0.
  • the PMOS transistor TP1 connected to the data line D1B or D2B has a source terminal connected to the high voltage source and a gate terminal connected to the ground potential. It functions as a pull-up resistor that pulls up the data line D1B or D2B to the noise level.
  • the write amplifier shown in FIG. 5 has a configuration in which the set signal SLEN output from the erase control circuit 60 is input.
  • the set signal SLEN is connected to the gate terminal of the NMOS transistor TN1 and to the inverter gate 12, and the output terminal of the inverter gate 12 is connected to the gate terminal of the PMOS transistor TP2.
  • the source terminals of the PMOS and NMOS transistors TP2 and TNI are connected to the high voltage source and the ground potential, respectively.
  • the data line D1 is set to high level and the data line D1B is set to low level.
  • the erase command ERC is input, the set signal SLEN goes high and the data line D1 / D1B is preset to high / low.
  • the erase setting information is written into the memory cells SC00 to SCmn with respect to the memory cell selected according to the sector address RA input together with the erase command RC.
  • the cell selection lines WWL0 to WWLm and the column selection lines WCL0 to WCLn are signal lines decoded by the sector address WA.
  • the cell selection lines RWL0 to RWLm and the column selection lines RCL0 to RCLn are signal lines decoded by the sector address RA.
  • the nonvolatile memory device shown in FIGS. 1 to 5 it is determined whether or not the sector identified by the sector address WA output from the address counter 50 is an erasure target when executing the erasing operation.
  • Erase setting information is read from the read amplifier (1) 13 via the data line 15 by the cell selection lines WWL0 to WWLm and the column selection lines WCL0 to WCLn.
  • erase setting information indicating whether or not the sector identified by the sector address RA input from the outside is the target of erase is cell selection lines RWL0 to RWLm
  • the data is read from the read amplifier (2) 14 via the data line 16 by the column selection lines RCL0 to RCLn.
  • the erase setting information can be read from the SRAM array 11 at a timing independent from each other.
  • FIG. 6 and FIG. 7 show the circuit part (FIG. 6) for selecting the memory cells SCOO to SCmn for the sector addresses WA and RA in the erase setting information control unit 1 and the read amplifiers 13 and 14.
  • FIG. 8 is a circuit block diagram showing a configuration of a circuit portion (FIG. 7) that outputs an erase setting signal.
  • sector addresses WA and RA are input to row Z column decoders RDWZCD W and RDRZCDR, respectively.
  • the sector addresses WA and RA are input to the coincidence detector 17.
  • the coincidence detection unit 17 outputs a coincidence signal MATCH when the sector addresses WA and RA match.
  • the coincidence detection unit 17 can easily detect if the exclusive OR circuit or the like is used for each bit constituting the sector addresses WA and RA.
  • the decode signal decoded by the row Z column decoder RDWZCDW is input to the NAND gate together with the reset signal RSTB. Cell select lines WWLx and column select lines WCLy are output from each NAND gate.
  • the decode signal decoded by the row Z column decoder RDR ZCDR is input to the selection gate control unit 18 together with the coincidence signal MATCH.
  • the selection gate control unit 18 is configured by a NOR gate, and NOR logic processing is performed between the decode signal output from the row Z column decoder RDRZCDR and the match signal MATCH, and the cell selection line RWLx and the column selection line RCLy are output. It is done.
  • FIG. 7 shows a circuit configuration of the read amplifiers 13 and 14 and the amplifier output control unit 19.
  • the read amplifier (1) 13 connected to the data line pair 15 (D1, DIB) amplifies the erase setting information for the sector specified by the sector address WA.
  • the output signal of read amplifier (1) 13 is the erase setting signal SLW.
  • the erase setting signal SLW indicates whether or not the sector specified by the sector address WA is to be erased in the erase operation.
  • the read amplifier (2) 14 connected to the data line pair 16 (D2, D2B) amplifies the erase setting information for the sector specified by the sector address RA.
  • the output signal of the read amplifier (2) 14 is the erase setting original signal SLRO.
  • the erase setting original signal SLRO is input to the amplifier output control unit 19 together with the erase setting signal SLW.
  • the amplifier output control unit 19 further includes one The match signal MATCH and its complementary signal MATCHB are input.
  • the erasure setting original signal SLRO and the coincidence signal MATCH, and the erasure setting signal SLW and the coincidence signal MATCHB are input to the NOR gate, respectively.
  • the output terminals of these NOR gates are input to the next NOR gate.
  • the erase setting signal SLR is output from the next-stage NOR gate.
  • the reset signal RSTB is at a high level and the match signal MATCH that is not in the reset state is at a low level, and the sector addresses WA and RA are different addresses.
  • sector addresses WA and RA are output according to cell selection line WWLx and column selection line WCLy, cell selection line RWLx and column selection line RCLy output from each row Z column decoder RDWZCD W and RDRZCDR. Erase setting signals SLW and SLR are read out.
  • the reset signal RSTB is input to the NAND gate together with the decode signal decoded by the row Z column decoder RDWZCDW disclosed in FIG.
  • a reset circuit (not shown) controlled by a reset signal RSTB is connected to the data line pair 15 (Dl, DIB) in FIG.
  • the reset signal RSTB becomes the same level
  • the cell selection line WWLx and the column selection line WCLy become high level
  • the data line D1 becomes low level
  • the data line D1B becomes high level by a reset circuit (not shown).
  • the memory cells SCOO to SCmn of the SRAM array 11 store the erasure setting information in which the sector of the corresponding nonvolatile memory is the non-erasure target.
  • the match signal MATCH becomes high level (the match signal MATCHB is low level), and the selection gate control unit 18 causes the cell selection line RWLx and the column selection line RCLy. Is fixed to non-selected. As a result, the memory cell is selected by the cell selection line WWLx and the column selection line WCLy corresponding to the sector address WA.
  • the amplifier output control unit 19 can mask the signal output from the read amplifier (2) 14 and share the signal output from the read amplifier (1) 13 with the erasure setting signals SLW and SLR. [0049] When the selection gate control unit 18 is not provided, the cell selection line WWLx and the column selection line
  • the same memory cell is connected to the two read amplifiers 13 and 14 by RCLy.
  • read amplifiers 13 and 1 When the bit data stored in the memory cell is high level, read amplifiers 13 and 1
  • the data line D1B or D2B connected to 4 is connected to the node DxyB in the memory cell.
  • the node DxyB is at a low level. Since two pull-up resistors (PMOS transistors) are connected to the low-level node DxyB, there is a possibility that the data read characteristics have a poor margin. In the worst case, the data is stored. The data value may be reversed.
  • FIG. 8 is a flowchart showing the flow of the erase operation.
  • the erase command ERC is input together with the sector address RA to be erased (S1)
  • the erase command ERC is input to the erase control circuit 60 (see FIG. 1).
  • the reset signal RSTB goes high, and the reset state of the SRAM array 11 (see Fig. 2) provided in the erase setting information control unit 1 (see Fig. 1) is released (S3). Thereafter, erase setting information is stored in the memory cell of the SRAM array 11 corresponding to the sector address RA (S5).
  • step (S7) If the erase command ERC and sector address RA are further input before the input command ERC input timeout time elapses (S7: NO), the process returns to step (S1) to enter the newly input sector.
  • the erase setting information is stored in the memory cell of the SRAM array 11 corresponding to the address RA.
  • the erase control circuit 60 starts the actual erase operation to apply the erase bias.
  • the erase setting information corresponding to the sector address WA output from the address counter 50 is read from the SRAM array 11 (S11). If the read erasure setting information indicates that it is to be erased (S 13: YE S), an erasure signal ERP is output to the nonvolatile memory cell array 30 (see FIG. 1). An erase operation is executed (S15). The read erase setting information is not to be erased. (S13: NO), or after the erase operation is executed, it is determined whether the count up to the maximum address is completed by the count operation by the address counter 50 (S17).
  • the sector address WA set in the address counter 50 becomes the erasure target. Whether it is a sector or not can be determined.
  • FIG. 9 shows a flow when a read command is input during the erase operation of FIG.
  • a read command is input together with the address to be read (S31)
  • it is determined whether or not the bank to be read is a bank that is executing an erase operation, based on the address that indicates the bank in the input address. (S33). If they are the same bank (S33: YES), the contents of the memory cell in the SRAM array 11 corresponding to the sector address RA indicating the sector of the input addresses are read (S35). If the read erase setting signal SLR indicates that it is to be erased (S37: YES), a status signal (1) indicating that it is a read operation to the sector to be erased is output (S39). .
  • the read erasure setting signal SLR indicates that it is not an erasure target (S37: NO), it is not a read operation to the sector to be erased, but a read operation to the bank where the erase operation is being performed.
  • a status signal (2) indicating the presence is output (S41). If the target bank for the read operation is different from the target bank for the erase operation (S33: NO), it is stored in the non-volatile memory cell array 30 (see Fig. 1) according to the normal read operation. Read out data (S43)
  • the SRAM array 11 is further informed whether or not it is a read operation to the sector to be erased. It is possible to output the status signal (1) or (2) according to the determination result by checking the stored erase setting information.
  • the erase setting information is stored in the SRAM array 11 for each sector, and the erase setting information is read by reading information on the sector to be erased and information on the sector to be read. Can be read simultaneously. Even when the erasing operation and the reading operation are performed at independent timings, it is not necessary to provide the erasing operation and the reading operation separately if the erasing setting information is provided for each sector. Erase Setting information storage area can be made small.
  • the sector arranged in the nonvolatile memory cell array 30 is an example of a block.
  • the SRAM array 11 of the erase setting information control unit 1 is an example of a volatile memory cell array.
  • Read amplifier (1) 13 is an example of the first read amplifier, and read amplifier (2) 14 is an example of the second read amplifier.
  • the sector addresses WA and RA are examples of block addresses, and are examples of addresses for storing erase setting information in the SRAM array 11.
  • the data line pair 15 is an example of the first data line, and the data line pair 16 is an example of the second data line.
  • Steps (S1) to (S7) are an example of steps for storing, in each volatile block, erasure setting information indicating whether or not power is an erasure target.
  • Steps (S31) to (S41) are steps of reading out the erase setting information for the target block among the stored erase setting information through the first path Z and the second path in accordance with the erase operation Z read operation. It is an example.
  • the path via the data line pair 15 and the read amplifier (1) 13 is an example of the first path
  • the path via the data line pair 16 and the read amplifier (2) 14 is an example of the second path. is there.
  • the step of comparing the sector addresses WA and RA by the coincidence detection unit 17 is a block for designating a target block for the erase operation when the erase operation and the read operation are performed at independent independent timings. This block indicates the address and the target block for the read operation. It is an example of a step of performing coincidence detection with a lock address.
  • the step of masking the decode signal of the sector address RA by the selection gate control unit 18 is based on the match detection result of the match detection step, and is selected from the first and second paths selected according to the block address. It is an example of a step in which either one is not selected.
  • the step of outputting the erasure setting signal SLW to the erasure setting signal SLR when the coincidence signal MATCH is output by the amplifier output control unit 19 is the first in which the selected state is maintained according to the coincidence detection result in the coincidence detection step.
  • this is an example of the step of setting the erasure setting information read out by either one of the second paths as the erasure setting information corresponding to the erasing operation and the reading operation.
  • the erasure setting information indicating whether or not the power is the erasure target is stored in the SRA M array 11 for the sector which is the erasure unit of the nonvolatile memory cell array 30.
  • the erase setting information is read from the SRAM array 11 by the read amplifier (1) 13 in the erase operation and by the read amplifier (2) 14 in the read operation. Reading can be performed independently in the erasing operation and the reading operation. Even when the erase operation and read operation overlap in time, the erase setting information for the sector that is the target of each operation can be read from the SRAM array 11 at the same time.
  • the SRAM array 11 that can store the erase setting information with high density can be shared by the erase operation and the read operation.
  • the erase setting information for the sector that is the target of each operation can be read from the shared SRAM array 11.
  • Each sector is set as an erasure target, and erasure setting information indicating whether or not it is powerful can be stored with a small occupation area.
  • the sector has been described as an example of the erase unit.
  • the present invention is not limited to this, and a plurality of sectors, banks, or other memory areas are not limited to this. Needless to say, it can function effectively.
  • the data line pair D1ZD1B, D2ZD2B shown in Fig. 2 is used. It can also be a circuit.
  • the write amplifier 12 may be connected to the data line pair 16.
  • the reset signal RSTB shown in FIG. 6 when the reset signal RSTB shown in FIG. 6 is at a low level, the respective output signals from the selection gate control unit 18 are activated so that the cell selection line RWLx and the column selection line RCLy are activated at a high level.
  • the signal is input to the NAND gate together with the inverted signal of the signal, and the output of the NAND gate is used as the cell selection line RWLx and the column selection line RCLy.
  • the reset circuit (not shown) is connected to the data line pair 16.
  • FIG. 9 shows the flow when a read command is input during the erase operation period, but the read operation is performed after a suspend command is input to pause the erase operation during the erase operation period.
  • the erase setting signal SLR read out indicates that it is not an object to be erased (S37: NO)
  • the nonvolatile memory cell array 30 according to the normal read operation.
  • the data stored in (see Figure 1) is read. This is because the force erase operation, which is a read operation for the bank in which the erase operation is performed, is temporarily stopped and other read operations can be executed.

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Description

明 細 書
不揮発性記憶装置、およびその消去制御方法
技術分野
[0001] 本発明は、不揮発性記憶装置、およびその消去制御方法に関するものであり、特 に、複数のセクタをセクタごとに連続して消去する機能を有する不揮発性記憶装置、 およびその消去制御方法に関するものである。
背景技術
[0002] 特許文献 1に開示されて!、るフラッシュメモリおよびその記憶データ消去方法では、 複数のセクタを消去する場合、消去したいセクタのアドレスを入力すると、対応するセ クタ選択情報 TSAiが Hレベルとなり、図 10に示すセレクタラッチ回路 240に入力さ れる。セレクタラッチ回路 240では、セレクタラッチパルス LACLKがワンショットパル スとして Hレベルとなることにより、セクタ選択情報 TSAiを、インバータ回路 250、 26 0で構成されるラッチ回路〖こラッチする。
[0003] ラッチされたセクタ選択情報 TSAiは、消去セクタ情報 LASAiとして排他的論理和 回路 270に入力される。また、排他的論理和回路 270には、内部アドレス生成回路 で生成されるセクタ選択情報 ISAiも入力される。消去動作時、排他的論理和回路 27 0にお 、て、消去セクタ情報 LASAiとセクタ選択情報 ISAiとの一致比較が行われる 。内部アドレス生成回路により順次生成されるセクタ選択情報 ISAiが、消去したいセ クタとしてラッチされている消去セクタ情報 LASAiに一致することに応じて消去動作 が行われる。
[0004] 特許文献 1 :特開 2003— 36680号公報
発明の開示
発明が解決しょうとする課題
[0005] 特許文献 1では、消去した!/、セクタを識別する 1ビット情報の消去セクタ情報 LASA iは、消去セクタ情報 LASAiごとにインバータ回路 250、 260で構成されるラッチ回路 にラッチされる。ここで、ラッチ回路を構成するインバータ回路 250、 260は、通常の 論理演算処理に使用される論理ゲートであり、十分な負荷駆動能力を有した構成で ある。 1ビット情報を記憶することができるメモリセル等に比して多大な面積を占有す ることとなり問題である。
[0006] 近年の不揮発性記憶装置の大容量化に伴い不揮発性記憶装置に備えられるセク タ数が増大してきている現状では、セクタごとに消去対象である力否かを識別する消 去セクタ情報 LASAiのビット数も増大することとなる。消去セクタ情報 LASAiを記憶 するラッチ回路の回路規模は大きなものとならざるを得ず、更に多大な占有面積を確 保しなければならず問題である。
課題を解決するための手段
[0007] 本発明は前記背景技術に鑑みなされたものであり、消去動作の 1単位であるブロッ クごとに消去対象である力否かの消去設定情報を格納するに当たり、揮発性メモリセ ルアレイを利用すると共に、揮発性メモリセルアレイに格納されている消去設定情報 を読み出す際の読出しアンプを、消去動作と読出し動作とで個別に備えることにより 、消去設定情報を高 、記憶密度であって必要最小限の記憶容量で格納することが できる不揮発性記憶装置、およびその消去制御方法を提供することを目的とする。
[0008] 前記目的を達成するためになされた本発明の不揮発性記憶装置は、消去動作の 1 単位であるブロックを複数備え、複数の消去動作を連続して行なう不揮発性記憶装 置であって、ブロックごとに、消去対象であるか否かの消去設定情報を格納する揮発 性メモリセルアレイと、揮発性メモリセルアレイに消去設定情報を書き込む書込みァ ンプと、消去動作に応じて、対象となるブロックについての消去設定情報を揮発性メ モリセルアレイ力 読み出す第 1読出しアンプと、読出し動作に応じて、対象となるブ ロックについての消去設定情報を揮発性メモリセルアレイ力 読み出す第 2読出しァ ンプとを備えることを特徴とする。
[0009] 本発明の不揮発性記憶装置では、消去動作の 1単位であるブロックを複数備えて、 複数の消去動作を連続して行なう不揮発性記憶装置について、書込みアンプにより 、ブロックごとに消去対象である力否かの設定情報である消去設定情報が揮発性メ モリセルアレイに格納される。格納された消去設定情報は、消去動作に応じて、第 1 読出しアンプにより消去対象として指定されたブロックについての消去設定情報が読 み出され、読出し動作に応じて、第 2読出しアンプにより読出し対象として指定された ブロックについての消去設定情報が読み出される。
[0010] また、本発明の不揮発性記憶装置の消去制御方法は、消去動作の 1単位であるブ ロックを複数備え、複数の消去動作を連続して行なう不揮発性記憶装置の消去制御 方法であって、ブロックごとに、消去対象であるか否かの消去設定情報を揮発性メモ リセルアレイに格納するステップと、消去動作に応じて、格納された消去設定情報の うち対象となるブロックについての消去設定情報を、第 1経路により読み出すステップ と、読出し動作に応じて、格納された消去設定情報のうち対象となるブロックについて の消去設定情報を、第 2経路により読み出すステップとを有することを特徴とする。
[0011] 本発明の不揮発性記憶装置の消去制御方法では、消去動作の 1単位であるブロッ クを複数備えて、複数の消去動作を連続して行なう不揮発性記憶装置の消去制御 方法について、ブロックごとに、消去対象であるか否かの設定情報である消去設定情 報が揮発性メモリセルアレイに格納された後、消去動作に応じて、消去対象として指 定されたブロックについての消去設定情報が第 1経路により読み出され、読出し動作 に応じて、読出し対象として指定されたブロックについての消去設定情報が第 2経路 により読み出される。
発明の効果
[0012] これにより、不揮発性記憶装置の消去単位である個々のブロックについて、消去対 象であるか否かの消去設定情報を揮発性メモリセルアレイに格納しながら、揮発性メ モリセルアレイからの消去設定情報の読出しを、消去動作では第 1読出しアンプによ り、読出し動作では第 2読出しアンプにより、各々独立して行なうことができる。消去動 作および読出し動作の各々で、専用の読出しアンプにより読み出すことができ、消去 動作と読出し動作とが時間的に重なってしまう場合にも、各々の動作の対象であるブ ロックについて、消去の対象になっているか否かを示す消去設定情報を揮発性メモリ セルアレイから同時に読み出すことができる。
[0013] 消去設定情報を高密度に格納することができる揮発性メモリセルアレイを、消去動 作と読出し動作とで共用することができる。しかも、消去動作と読出し動作とを、各々 独立した非同期のタイミングで動作させる場合にも、共用された揮発性メモリセルァレ ィから、各々の動作の対象となるブロックについての消去設定情報を読み出すことが できる。各ブロックが消去の対象として設定されて 、るか否かを示す消去設定情報を 、小さな占有面積で格納することができる。
[0014] 本発明によれば、不揮発性記憶装置において、消去動作の 1単位であるブロックご とに、消去対象であるカゝ否かの消去設定情報を格納するに当たり、揮発性メモリセル アレイを利用すると共に、揮発性メモリセルアレイに格納されている消去設定情報を 読み出す際の読出しアンプを、消去動作と読出し動作とで個別に備えることにより、 消去設定情報を高い記憶密度であって必要最小限の記憶容量で格納することがで きる不揮発性記憶装置、およびその消去制御方法を提供することができる。
図面の簡単な説明
[0015] [図 1]実施形態の不揮発性記憶装置の回路ブロック図である。
[図 2]消去設定情報制御部の主要部（1)を示す回路ブロック図である。
[図 3]揮発性メモリセルを示す回路図である。
[図 4]読出しアンプを示す回路図である。
[図 5]書込みアンプを示す回路図である。
[図 6]消去設定情報制御部の主要部（2)を示す回路ブロック図である。
[図 7]消去設定情報制御部の主要部（3)を示す回路ブロック図である。
[図 8]連続消去動作を示すフロー図である。
[図 9]連続消去動作の期間内に行なわれる読出し動作を示すフロー図である。
[図 10]背景技術のセレクタラッチ回路である。
符号の説明
[0016] 1 消去設定情報制御部
11 SRAMアレイ
12 書込みアンプ
13 読出しアンプ（1)
14 読出しアンプ（2)
15、 16 データ線対
17 一致検出部
18 選択ゲート制御部 19 アンプ出力制御部
30 不揮発性メモリセルアレイ
40 アドレスバッファ
50 アドレスカウンタ
60 消去制御回路
70 出力制御回路
SC00乃至 SCmn メモリセル
D1/D1B, D2/D2B データ線対
WBLn/WBLnB, RBLn/RBLnB ヒ、'ッ卜線対
WWL0乃至 WWLm、 RWL0乃至 RWLm セル選択線
CCTL カウンタ制御信号
ERC 消去コマンド
ERP 消去パルス信号
RA、 WA セクタアドレス
RSTB 初期化信号
SLEN セット信号
SLR 消去設定信号
SLW 消去設定信号
発明を実施するための最良の形態
[0017] 以下、本発明の不揮発性記憶装置、およびその消去制御方法について具体ィ匕し た実施形態を図 1乃至図 9に基づき図面を参照しつつ詳細に説明する。
[0018] 図 1は、実施形態の不揮発性記憶装置を示す回路ブロック図である。不揮発性記 憶装置に備えられて 、る不揮発性メモリセルアレイ 30は、互 、に非排他的に制御さ れる複数のバンクで構成されている場合がある。図 1では、 2つのバンク（バンク 0、 1) を備えている場合を例示している。各バンクは、不揮発性メモリセルアレイ 30に対す る消去動作を行なう際の 1単位であるセクタに分割されている。
[0019] 消去設定情報制御部 1は、不揮発性メモリセルアレイ 30に配置されている個々の セクタが消去対象である力否かを示す消去設定情報を格納し、セクタに対する消去 Z読出しのアクセスに応じて、該当するセクタの消去設定情報を読み出す制御を行 なう。セクタアドレス WA、 RA、初期化信号 RSTB、およびセット信号 SLENが入力さ れる。セクタアドレス WA、 RAに応じて、消去対象として指定されたセクタの消去設定 信号 SLW、および読出し対象として指定されたセクタの消去設定信号 SLRが出力さ れる。また、初期化信号 RSTBおよびセット信号 SLENは、消去設定情報制御部 1に 備えられ、揮発性メモリセルアレイの一例である SRAMアレイ 11 (図 2、参照）の初期 化信号 RSTBおよびセット信号 SLENである。
[0020] 不揮発性メモリセルアレイ 30内の各セクタは、アドレスバッファ 40から出力される読 出し動作時のセクタアドレス RA、またはアドレスカウンタ 50から出力される消去動作 時のセクタアドレス WA力 デコーダ (後述）によりデコードされて選択される。セクタァ ドレス WA、 RAは、セクタを識別するセクタアドレスである。
[0021] アドレスバッファ 40は、不揮発性記憶装置の外部より、アドレス端子 (ADS)を介し て入力されるアドレス信号を受ける入力バッファである。読出し動作において、不揮 発性メモリセルアレイ 30に格納されているデータを読み出す場合、および消去動作 において、消去対象となるセクタを指定する場合に、対象となるアドレスが入力される
[0022] アドレスカウンタ 50は、内部アドレス生成回路であり、不揮発性メモリセルアレイ 30 に対して消去動作を行なう際、セクタアドレス WAを生成するカウンタである。消去動 作において順次カウントアップしてセクタアドレス WAを出力する。
[0023] 消去制御回路 60は、不揮発性メモリセルアレイ 30に対する消去動作を制御する。
コマンド端子 (CMD)を介して消去コマンド ERCが入力されると、消去設定情報制御 部 1に向けてセット信号 SLENが出力される。消去設定情報制御部 1では、消去コマ ンド ERCと共にアドレス端子 (ADS)力 入力されるセクタアドレス RAに応じて、 SR AMアレイ 11 (図 2、参照）に消去設定情報が格納される。消去コマンド ERCの入力 が完了すると消去動作が開始される。消去制御回路 60は、アドレスカウンタ 50に対 してカウンタ制御信号 CCTLを出力する。これにより、アドレスカウンタ 50はカウント動 作を開始し、セクタアドレス WAを出力する。消去設定情報制御部 1からは、セクタァ ドレス WAごとに消去対象として指定されたセクタであるカゝ否かを示す消去設定信号 SLWを受ける。消去設定信号 SLWが消去対象であると判断されることに応じて、不 揮発性メモリセルアレイ 30に対して消去パルス信号 ERPを出力する。
[0024] 消去設定情報制御部 1に備えられて!/、る SRAMアレイ 11では、不揮発性メモリセ ルアレイ 30に備えられて!/、るセクタを識別するアドレスであるセクタアドレス WA、 RA が示すセクタにっ 、ての消去設定情報が格納されて 、る。そして SRAMアレイ 11に おいては、セクタアドレス WA、 RAがメモリセルの格納アドレスとされている。これによ り、不揮発性メモリセルアレイ 30のセクタをアクセスする際のセクタアドレス WA、 RA をそのまま利用して、 SRAMアレイ 11 (図 2、参照)から消去設定情報を読み出すこ とがでさる。
[0025] 出力制御回路 70は、通常の読出し動作において不揮発性メモリセルアレイ 30から 読み出されるデータを出力する。カロえて、消去動作の期間に入力された読出しコマ ンドに対しては、所定のステータス情報を出力する制御を行なう。ステータス情報は、 読出し対象として指定されたセクタが消去対象のセクタである力否かを示す消去設 定信号 SLRに応じて出力される。消去対象に設定されて!ヽるセクタと消去対象に設 定されて 、な 、セクタとで、異なるステータス情報を出力する。
[0026] 図 1の不揮発性記憶装置に備えられている消去設定情報制御部 1は、セクタ単位 で行なわれる消去動作力 複数のセクタで連続する場合に有効である。消去動作を 複数のセクタで連続させる場合には、消去対象とするセクタアドレス RAと共に消去コ マンド ERCを連続して入力する。消去コマンド ERCごとに入力されるセクタアドレス R Aに応じて、入力されたセクタアドレス RAが消去対象として設定されて!、るか否かの 消去設定情報を消去設定情報制御部 1に格納しておけば、消去コマンド ERCの入 力完了に応じて行なわれる消去動作にぉ 、て、また消去動作の期間中に入力される 読出しコマンドに対して、消去対象または読出し対象となるセクタが消去対象として 設定されているセクタである力否かを確認することができる。
[0027] 図 2は、消去設定情報制御部 1のうち、消去設定情報を格納する SRAMアレイ 11 と、 SRAMアレイ 11への消去設定情報の入出力を行なう回路部分についての構成 を示した回路ブロック図である。
[0028] 実施形態の消去設定情報制御部 1では、消去設定情報が格納される揮発性メモリ セルアレイとして SRAMアレイ 11を備えて!/、る。 SRAMアレイ 11を構成するメモリセ ル SCOO乃至 SCmnは、セル選択ゲートを介して 2組のビット線対に接続される。す なわち、メモリセル SCOO乃至 SCmOは、セル選択線 WWLO乃至 WWLm、およびセ ル選択線 RWLO乃至 RWLmにより、ビット線対 WBLOZWBLOB、およびビット線対 RBLOZRBLOBに接続される。メモリセル SC01乃至 SCmlは、セル選択線 WWLO 乃至 WWLm、およびセル選択線 RWLO乃至 RWLmにより、ビット線対 WBL1/W BL1B、およびビット線対 RBL1ZRBL1Bに接続される。以下同様に、メモリセル SC On乃至 SCmnは、セル選択線 WWLO乃至 WWLm、およびセル選択線 RWLO乃至 RWLmにより、ビット線対 WBLn/WBLnB、およびビット線対 RBLn/RBLnBに接 続される。
[0029] メモリセル SCOO乃至 SCmnの回路図を図 3に示す。図 3では、 x=0乃至 m、 y=0 乃至 nである。入力端子と出力端子とを互いに接続したインバータゲート IAxy、 IBxy 力 Sラッチ構成され丄ビットデータを記憶するメモリコアである。メモリコアの各々のノード
Dxy、 DxyBは、それぞれ、セル選択ゲート TWWx、 TRWx、およびセル選択ゲート TWWxB、 TRWxBを介して、ビット線 WBLy、 RBLy、およびビット線 WBLyB、 RB LyBに接続される。ここで、セル選択ゲート TWWx、 TWWxBのゲート端子には、セ ル選択線 WWLxが接続され、セル選択ゲート TRWx、 TRWxBのゲート端子には、 セル選択線 RWLxが接続される。
[0030] セル選択線 WWLxのうち何れ力 1線がハイレベルに選択されると、選択されたセル 選択線 WWLxが接続されているメモリセル SCxO乃至 SCxn力 それぞれ、 1対のビ ット線 WBLO、 WBLOB乃至ビット線 WBLn、 WBLnBに接続される。同様に、セル選 択線 RWLxのうち何れカゝ 1線がハイレベルに選択されると、選択されたセル選択線 R WLxが接続されているメモリセル SCxO乃至 SCxnが、それぞれ、 1対のビット線 RBL 0、 RBLOB乃至ビット線 RBLn、 RBLnBに接続される。
[0031] ビット線 WBLO、 WBLOB乃至ビット線 WBLn、 WBLnB,およびビット線 RBLO、 R BLOB乃至ビット線 RBLn、 RBLnBは、コラム選択ゲート TWCO、 TWCOB乃至コラ ム選択ゲート TWCn、 TWCnB、およびコラム選択ゲート TRCO、 TRCOB乃至コラム 選択ゲート TRCn、 TRCnBに接続されている。それぞれのコラム選択ゲート TWCO 、 TWCOB乃至コラム選択ゲート TWCn、 TWCnB、およびコラム選択ゲート TRCO、 TRCOB乃至コラム選択ゲート TRCn、 TRCnBのゲート端子には、コラム選択線 WC LO乃至 WCLn、およびコラム選択線 RCLO乃至 RCLnが接続されて!、る。
[0032] コラム選択線 WCLyのうち何れか 1線がハイレベルに選択されると、選択されたコラ ム選択線 WCLyにより制御されるコラム選択ゲート TWCO、TWCOB乃至コラム選択 ゲート TWCn、 TWCnBの何れ力 1組が選択されて、対応するビット線対 WBLO、 W BLOB乃至ビット線対 WBLn、 WBLnBの何れ力 1組がデータ線対 15に接続される。 データ線対 15は、データ線 Dl、 DIBで構成されており、ビット線 WBLO乃至 WBLn の何れか 1線がデータ線 D1に接続され、ビット線 WBLOB乃至 WBLnBの何れか 1 線がデータ線 D1Bに接続される。
[0033] 同様に、コラム選択線 RCLyのうち何れか 1線力 Sハイレベルに選択されると、選 択されたコラム選択線 RCLyにより制御されるコラム選択ゲート TRCO、TRCOB乃至 コラム選択ゲート TRCn、 TRCnBの何れか 1組が選択されて、対応するビット線対 R BLO、 RBLOB乃至ビット線対 RBLn、 RBLnBの何れ力 1組がデータ線対 16に接続 される。データ線対 16は、データ線 D2、 D2Bで構成されており、ビット線 RBLO乃至 RBLnの何れか 1線がデータ線 D2に接続され、ビット線 RBLOB乃至 RBLnBの何れ 力 1線がデータ線 D2Bに接続される。
[0034] データ線 15、 16は、それぞれ、読出しアンプ（1) 13、読出しアンプ（2) 14に接続さ れ、各々の読出しアンプ 13、 14からは、消去設定信号 SLW、および消去設定原信 号 SLROが出力される。
[0035] また、データ線 15には書込みアンプ 12が接続されている。消去コマンド ERCと共 にアドレス端子 (ADS)カゝら入力されるセクタアドレス RAが示す消去対象のセクタを、 消去設定情報として SRAMアレイ 11に格納するためのアンプである。セクタアドレス RAがデコードされセル選択線 WWLxおよびコラム選択線 WCLyが選択されて、対 応するメモリセル SCOO乃至 SCmnに消去設定情報が格納される。
[0036] 図 4、図 5は、読出しアンプ 13、 14、および書込みアンプ 12の具体例の一例を示 す回路図である。図 4に示す読出しアンプでは、相補のデータ線のうち、データ線 D 1Bまたは D2Bを入力とする構成である。データ線 D1Bまたは D2Bは、インバータゲ ート IIに接続され反転増幅されて、消去設定信号 SLWまたは消去設定原信号 SLR 0を出力する。データ線 D1Bまたは D2Bに接続されている PMOSトランジスタ TP1は 、ソース端子が高位電圧源に接続されゲート端子が接地電位に接続されている。デ ータ線 D1Bまたは D2Bをノヽィレベルにプルアップするプルアップ抵抗の役割を有し ている。
[0037] 図 5に示す書込みアンプでは、消去制御回路 60から出力されるセット信号 SLEN を入力とする構成である。セット信号 SLENは、 NMOSトランジスタ TN1のゲート端 子に接続されると共に、インバータゲート 12に接続されおり、インバータゲート 12の出 力端子が PMOSトランジスタ TP2のゲート端子に接続されている。 PMOS、 NMOS トランジスタ TP2、 TNIのソース端子は、各々、高位電圧源、および接地電位に接続 されている。ハイレベルのセット信号 SLENに対して、データ線 D1をハイレベルにセ ットし、データ線 D1Bをローレベルにセットする。消去コマンド ERCの入力時に、セッ ト信号 SLENがハイレベルとなり、データ線 D1/D1Bをハイ/ローレベルにプリセッ トする。メモリセル SC00乃至 SCmnへの消去設定情報の書込みは、消去コマンド Έ RCと共に入力されるセクタアドレス RAに応じて選択されるメモリセルに対して行なわ れる。
[0038] ここで、セル選択線 WWL0乃至 WWLm、およびコラム選択線 WCL0乃至 WCLn は、セクタアドレス WAによりデコードされる信号線である。同様に、セル選択線 RWL 0乃至 RWLm、およびコラム選択線 RCL0乃至 RCLnは、セクタアドレス RAによりデ コードされる信号線である。
[0039] 図 1乃至図 5で示した不揮発性記憶装置によれば、消去動作の実行時に、アドレス カウンタ 50から出力されるセクタアドレス WAによって識別されるセクタが消去対象で あるカゝ否かの消去設定情報は、セル選択線 WWL0乃至 WWLm、およびコラム選択 線 WCL0乃至 WCLnにより、データ線 15を介して読出しアンプ（1) 13から読み出さ れる。同様に、消去動作の期間中に行なわれる読出し動作において、外部より入力 されるセクタアドレス RAによって識別されるセクタが消去対象である力否かの消去設 定情報は、セル選択線 RWL0乃至 RWLm、およびコラム選択線 RCL0乃至 RCLn により、データ線 16を介して読出しアンプ（2) 14から読み出される。消去動作と読出 し動作との間で互いに独立したタイミングで、 SRAMアレイ 11から消去設定情報を 読み出すことができる。
[0040] 図 6、図 7は、消去設定情報制御部 1のうち、セクタアドレス WA, RAに対して、メモ リセル SCOO乃至 SCmnを選択する回路部分（図 6)、および読出しアンプ 13、 14か ら消去設定信号を出力する回路部分 (図 7)の構成を示した回路ブロック図である。
[0041] 図 6において、セクタアドレス WA、 RAは、各々、ロウ Zコラムデコーダ RDWZCD W、 RDRZCDRに入力される。また、セクタアドレス WA、 RAは、一致検出部 17に 入力される。一致検出部 17からは、セクタアドレス WA、 RAがー致した場合に、一致 信号 MATCHが出力される。ここで、一致検出部 17は、セクタアドレス WA、 RAを構 成するビットごとに排他的論理和回路等を使用してやれば、容易に検出することがで きる。
[0042] ロウ Zコラムデコーダ RDWZCDWによりデコードされたデコード信号は、リセット信 号 RSTBと共に、ナンドゲートに入力される。それぞれのナンドゲートから、セル選択 線 WWLxおよびコラム選択線 WCLyが出力される。また、ロウ Zコラムデコーダ RDR ZCDRによりデコードされたデコード信号は、一致信号 MATCHと共に、選択ゲート 制御部 18に入力される。選択ゲート制御部 18はノアゲートで構成されており、ロウ Z コラムデコーダ RDRZCDRから出力されるデコード信号と一致信号 MATCHとの間 でノア論理処理が行なわれ、セル選択線 RWLxおよびコラム選択線 RCLyが出力さ れる。
[0043] 図 7では、読出しアンプ 13、 14と、アンプ出力制御部 19との回路構成を示す。デー タ線対 15 (D1、 DIB)に接続されている読出しアンプ（1) 13は、セクタアドレス WA により指定されるセクタについての消去設定情報を増幅する。読出しアンプ（1) 13の 出力信号が消去設定信号 SLWである。消去設定信号 SLWは、消去動作において セクタアドレス WAにより指定されたセクタが消去対象であるか否かを示す。データ線 対 16 (D2、 D2B)に接続されている読出しアンプ（2) 14は、セクタアドレス RAにより 指定されるセクタについての消去設定情報を増幅する。読出しアンプ（2) 14の出力 信号が消去設定原信号 SLROである。消去設定原信号 SLROは、消去設定信号 SL Wと共に、アンプ出力制御部 19に入力される。アンプ出力制御部 19には、更に、一 致信号 MATCHおよびその相補信号 MATCHBが入力される。
[0044] アンプ出力制御部 19では、消去設定原信号 SLROと一致信号 MATCH、および 消去設定信号 SLWと一致信号 MATCHBとが、それぞれノアゲートに入力される。 これらのノアゲートの出力端子は、次段のノアゲートに入力される。次段ノアゲートか ら消去設定信号 SLRが出力される。
[0045] 図 6、図 7で示した不揮発性記憶装置によれば、リセット信号 RSTBがハイレベルで あってリセット状態ではなぐ一致信号 MATCHがローレベルであってセクタアドレス WA、 RAが異なるアドレスである場合には、各々のロウ Zコラムデコーダ RDWZCD W、 RDRZCDRから出力される、セル選択線 WWLxおよびコラム選択線 WCLy、 セル選択線 RWLxおよびコラム選択線 RCLyに応じて、セクタアドレス WA、 RAの各 々に対する消去設定信号 SLW、 SLRが読み出される。
[0046] 図 2、図 6で示した不揮発性記憶装置によれば、リセット信号 RSTBは、図 6に開示 されたロウ Zコラムデコーダ RDWZCDWによりデコードされたデコード信号と共に、 ナンドゲートに入力される。一方、図 2のデータ線対 15 (Dl、 DIB)にはリセット信号 RSTBで制御される図示されないリセット回路が接続される。リセット信号 RSTBが口 一レベルになると、セル選択線 WWLxおよびコラム選択線 WCLyがハイレベルとなり 、図示されないリセット回路によりデータ線 D1がローレベルとなり、データ線 D1Bが ハイレベルとなる。これにより SRAMアレイ 11のメモリセル SCOO乃至 SCmnは、対 応する不揮発性メモリのセクタが非消去対象である消去設定情報が格納される。
[0047] セクタアドレス WA、 RAがー致する場合には、一致信号 MATCHがハイレベル（一 致信号 MATCHBはローレベル）となり、選択ゲート制御部 18により、セル選択線 R WLxおよびコラム選択線 RCLyは非選択に固定される。これにより、メモリセルは、セ クタアドレス WAに応じたセル選択線 WWLxおよびコラム選択線 WCLyにより選択さ れる。
[0048] この場合、データ線対 16 (D2、 D2B)にはメモリセルからのデータは読み出されな い。アンプ出力制御部 19により、読出しアンプ（2) 14から出力される信号をマスクし 、読出しアンプ（1) 13から出力される信号を、消去設定信号 SLW、 SLRで共用する ことができる。 [0049] 選択ゲート制御部 18を備えない場合には、セル選択線 WWLxおよびコラム選択線
WCLyに加えて、セクタアドレス RAに応じたセル選択線 RWLxおよびコラム選択線
RCLyにより、同じメモリセルが 2つの読出しアンプ 13、 14に接続されることとなる。メ モリセルに格納されているビットデータがハイレベルである場合、読出しアンプ 13、 1
4に接続されるデータ線 D1Bまたは D2Bは、メモリセルにおけるノード DxyBに接続 されることとなる。ここで、ノード DxyBはローレベルである。ローレベルのノード DxyB に、 2つのプルアップ抵抗 (PMOSトランジスタ）が接続されてしまうため、データの読 出し特性の余裕が悪ィ匕することが考えられ、最悪の場合には格納されて 、るデータ 値が反転するおそれも考えられる。選択ゲート制御部 18を備えて、セクタアドレス W
A、 RAがー致した場合に、データの読出し経路を一つに制限することで、読出し余 裕ゃデータの誤反転を防止することができる。
[0050] 図 8は消去動作のフローを示すフロー図である。消去コマンド ERCが消去対象とな るセクタアドレス RAと共に入力されると（S1)、消去コマンド ERCが消去制御回路 60 (図 1、参照）に入力される。リセット信号 RSTBがハイレベルに遷移し、消去設定情 報制御部 1 (図 1、参照）〖こ備えられている SRAMアレイ 11 (図 2、参照）のリセット状 態が解除される（S3)。その後、セクタアドレス RAに対応する SRAMアレイ 11のメモ リセルに、消去設定情報が格納される（S5)。
[0051] 消去コマンド ERCの入力タイムアウト時間が経過する前に更に消去コマンド ERCと セクタアドレス RAが入力される場合には（S7 :NO)、ステップ（S1)に戻って、新たに 入力されたセクタアドレス RAに対応する SRAMアレイ 11のメモリセルに消去設定情 報の格納処理を行う。消去コマンド ERCの入力タイムアウト時間が経過すると（S7 :Y ES)、消去制御回路 60により、消去バイアスを印加する実際の消去動作が開始され る。
[0052] アドレスカウンタ 50 (図 1、参照）を初期化した後（S9)、アドレスカウンタ 50から出力 されるセクタアドレス WAに対応する消去設定情報を SRAMアレイ 11から読み出す（ S 11)。読み出された消去設定情報が消去対象であることを示して ヽれば (S 13： YE S)、不揮発性メモリセルアレイ 30 (図 1、参照）に対して消去ノ ルス信号 ERPが出力 され、消去動作が実行される（S15)。読み出された消去設定情報が消去対象ではな いことを示していれば (S13 :NO)、または消去動作が実行された後は、アドレスカウ ンタ 50によるカウント動作で最大アドレスまでのカウントが完了された力否かを判断し (S17)、最大アドレスまでのカウントが完了していれば（S17 : YES)、 SRAMアレイ 1 1の内容を初期化して消去動作を完了する（S 19)。最大アドレスまでのカウントが完 了して 、なければ (S17 : NO)、アドレスカウンタ 50をカウントアップした上で（S21)、 再度、ステップ（S 11)に戻って同様の処理を繰り返す。
[0053] アドレスカウンタ 50を順次カウントアップしていき、出力されるセクタアドレス WAごと に SRAMアレイ 11から消去設定情報を読み出すことにより、アドレスカウンタ 50で設 定されているセクタアドレス WAが消去対象のセクタであるか否かを判定することがで きる。
[0054] 図 9は、図 8の消去動作の期間中に読出しコマンドが入力された場合のフローを示 す。読出しコマンドが読出し対象のアドレスと共に入力されると（S31)、入力されたァ ドレスのうちバンクを指示するアドレスより、読出し対象のバンクが消去動作を実行し ているバンクであるか否かを判定する（S33)。同じバンクであれば（S33 : YES)、入 力されたアドレスのうちセクタを指示するセクタアドレス RAに対応する SRAMアレイ 1 1のメモリセルの内容を読み出す (S35)。読み出された消去設定信号 SLRが消去対 象であることを示していれば (S37 : YES)、消去対象のセクタへの読出し動作である ことを示すステータス信号（1)を出力する（S39)。読み出された消去設定信号 SLR が消去対象ではな 、ことを示して 、れば (S37： NO)、消去対象のセクタへの読出し 動作でないが、消去動作が行なわれているバンクに対する読出し動作であることを示 すステータス信号 (2)を出力する（S41)。ここで、読出し動作の対象バンクが消去動 作の対象バンクとは異なる場合には（S33 : NO)、通常の読出し動作に応じて、不揮 発性メモリセルアレイ 30 (図 1、参照）に格納されているデータが読み出される（S43)
[0055] 図 8、図 9で示した不揮発性記憶装置の消去制御方法によれば、消去動作が行な われている場合に、読出しコマンドが入力された場合には、消去動作の対象バンクと 読出し動作の対象バンクとの異同を判定すると共に、同じバンクへのアクセスの場合 には、更に、消去対象のセクタへの読出し動作であるか否かを、 SRAMアレイ 11に 格納されて 、る消去設定情報を確認することにより判定して、判定結果に応じたステ 一タス信号（1)または（2)を出力することができる。
[0056] この場合、消去設定情報をセクタごとに SRAMアレイ 11に格納しておきながら、消 去設定情報の読み出しは、消去対象とされるセクタに関する情報と読出し対象とされ るセクタに関する情報とを、同時に読み出すことができる。消去動作と読出し動作とが 、それぞれ独立したタイミングで行なわれる場合にも、消去設定情報をセクタごとに一 つ備えていればよぐ消去動作と読出し動作とで個別に備えておく必要はない。消去 設定情報の格納領域を小さな領域とすることができる。
[0057] ここで、不揮発性メモリセルアレイ 30に配置されているセクタは、ブロックの一例で ある。消去設定情報制御部 1の SRAMアレイ 11は、揮発性メモリセルアレイの一例 である。読出しアンプ（1) 13は、第 1読出しアンプの、読出しアンプ（2) 14は、第 2読 出しアンプの一例である。セクタアドレス WA、 RAは、ブロックアドレスの一例であり、 SRAMアレイ 11への消去設定情報の格納アドレスの一例である。データ線対 15は 、第 1データ線の、データ線対 16は、第 2データ線の一例である。セル選択ゲート T WWx、 TRWx (x = 0〜！ n)、およびコラム選択ゲート TWC0、 TWC0B乃至コラム選 択ゲート TWCn、 TWCnBは、第 1選択ゲートの一例である。また、セル選択ゲート T WWxB、 TRWxB (x = 0〜m)、およびコラム選択ゲート TRC0、 TRC0B乃至コラム 選択ゲート TRCn、 TRCnBは、第 2選択ゲートの一例である。
[0058] また、ステップ（S1)〜（S7)は、ブロックごとに、消去対象である力否かの消去設定 情報を揮発性メモリセルアレイに格納するステップの一例である。ステップ (S31)〜（ S41)は、消去動作 Z読出し動作に応じて、格納された消去設定情報のうち対象とな るブロックについての消去設定情報を、第 1経路 Z第 2経路により読み出すステップ の一例である。ここで、データ線対 15を経て読出しアンプ（1) 13を介する経路が第 1 経路の一例であり、データ線対 16を経て読出しアンプ（2) 14を介する経路が第 2経 路の一例である。
[0059] また、一致検出部 17によりセクタアドレス WA、 RAを比較するステップは、消去動 作と読出し動作とが各々独立した非同期のタイミングで行なわれる場合に、消去動作 の対象ブロックを指示するブロックアドレスと読出し動作の対象ブロックを指示するブ ロックアドレスとの一致検出を行なうステップの一例である。選択ゲート制御部 18によ り、セクタアドレス RAのデコード信号をマスクするステップは、一致検出ステップによ る一致検出結果に応じて、ブロックアドレスに応じて選択される第 1および第 2経路の うち何れか一方を非選択とするステップの一例である。アンプ出力制御部 19により、 一致信号 MATCHが出力される場合に消去設定信号 SLRに消去設定信号 SLWを 出力するステップは、一致検出ステップによる一致検出結果に応じて、選択状態が 維持される第 1または第 2経路のうち何れか他方力 読み出される消去設定情報を、 消去動作および読出し動作に応じた消去設定情報とするステップの一例である。
[0060] 以上の説明から明らかなように本実施形態によれば、不揮発性メモリセルアレイ 3 0の消去単位であるセクタについて、消去対象である力否かの消去設定情報を SRA Mアレイ 11に格納しながら、 SRAMアレイ 11からの消去設定情報の読出しを、消去 動作では読出しアンプ（1) 13により行ない、、読出し動作では読出しアンプ（2) 14に より行なう。消去動作と読出し動作とで、独立して読み出しを行なうことができる。消去 動作と読出し動作とが時間的に重なってしまう場合にも、各々の動作の対象であるセ クタについての消去設定情報を、 SRAMアレイ 11から同時に読み出すことができる
[0061] 消去設定情報を高密度に格納することができる SRAMアレイ 11を、消去動作と読 出し動作とで共用することができる。しかも、消去動作と読出し動作とを各々独立した 非同期のタイミングで動作させる場合にも、共用された SRAMアレイ 11から、各々の 動作の対象となるセクタについての消去設定情報を読み出すことができる。各セクタ が消去の対象として設定されて 、る力否かを示す消去設定情報を、小さな占有面積 で格納することができる。
[0062] 尚、本発明は前記実施形態に限定されるものではなぐ本発明の趣旨を逸脱しな い範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、消去単位としてセクタを例にとり説明したが、本発明はこれに限定されるも のではなぐ複数のセクタやバンク、またはその他のメモリ領域などにおいても、消去 動作の 1単位となる領域に対しても有効に機能することができることはいうまでもない また、図 4の読出しアンプでは、図 2に示すデータ線対 D1ZD1B、 D2ZD2Bのう ち、負論理側のデータ線 D1B、 D2Bを入力する力 正論理側のデータ線 Dl、 D2を 入力とする読み出し回路とすることもできる。
また、図 2において、書込みアンプ 12はデータ線対 16に接続されても良い。この場 合、図 6に示されるリセット信号 RSTBがローレベルの際、セル選択線 RWLxおよび コラム選択線 RCLyをハイレベルに活性させるように、選択ゲート制御部 18からのそ れぞれの出力信号の反転信号と共にナンドゲートに入力され、そのナンドゲートの出 力をセル選択線 RWLxおよびコラム選択線 RCLyとする。図示されな ヽリセット回路 はデータ線対 16に接続される。
また図 9にお 、ては、消去動作の期間中に読出しコマンドが入力された場合のフロ 一を示したが、消去動作の期間中に消去動作を一時停止させるサスペンドコマンド が入力された後に読出しコマンドが入力された場合には、読み出された消去設定信 号 SLRが消去対象ではな 、ことを示して ヽれば（S37： NO)、通常の読出し動作に 応じて、不揮発性メモリセルアレイ 30 (図 1、参照）に格納されているデータが読み出 される。消去動作が行なわれているバンクに対する読出し動作である力 消去動作は 一時停止されており、その他の読み出し動作などが実行できるからである。

Claims

請求の範囲
[1] 消去動作の 1単位であるブロックを複数備え、複数の消去動作を連続して行なう不 揮発性記憶装置であって、
前記ブロックごとに、消去対象であるか否かの消去設定情報を格納する揮発性メモ リセルアレイと、
前記揮発性メモリセルアレイに前記消去設定情報を書き込む書込みアンプと、 消去動作に応じて、対象となる前記ブロックにつ!/、ての前記消去設定情報を前記 揮発性メモリセルアレイ力 読み出す第 1読出しアンプと、
読出し動作に応じて、対象となる前記ブロックについての前記消去設定情報を前記 揮発性メモリセルアレイ力も読み出す第 2読出しアンプと
を備えることを特徴とする不揮発性記憶装置。
[2] 前記消去設定情報は、前記消去動作に先立ち、前記揮発性メモリセルアレイに格 納されることを特徴とする請求項 1に記載の不揮発性記憶装置。
[3] 前記読出し動作は、前記消去動作が連続する期間に行われることを特徴とする請 求項 1に記載の不揮発性記憶装置。
[4] 前記揮発性メモリセルアレイは、
前記ブロックを識別するブロックアドレスを、前記消去設定情報の格納アドレスとす ることを特徴とする請求項 1に記載の不揮発性記憶装置。
[5] 前記揮発性メモリセルアレイと前記第 1読出しアンプとを接続する第 1データ線と、 前記揮発性メモリセルアレイと前記第 2読出しアンプとを接続する第 2データ線と を備えることを特徴とする請求項 1に記載の不揮発性記憶装置。
[6] 前記書込みアンプは、前記第 1または第 2データ線の何れか一方に接続されること を特徴とする請求項 5に記載の不揮発性記憶装置。
[7] 前記揮発性メモリセルアレイは、
前記消去動作の対象ブロックを指示するブロックアドレスに応じて選択され、メモリ セルと前記第 1データ線とを接続する第 1選択ゲートと、
前記読出し動作の対象ブロックを指示するブロックアドレスに応じて選択され、前記 メモリセルと前記第 2データ線とを接続する第 2選択ゲートと を備えることを特徴とする請求項 5に記載の不揮発性記憶装置。
[8] 前記消去動作と前記読出し動作とが各々独立したタイミングで行なわれる場合に、 前記消去動作の対象ブロックを指示するブロックアドレスと前記読出し動作の対象ブ ロックを指示するブロックアドレスとの一致検出を行なう一致検出部と、
前記一致検出部による一致検出結果に応じて、前記ブロックアドレスに応じて選択 される前記第 1および第 2選択ゲートのうち何れか一方を非選択とする選択ゲート制 御部と、
前記一致検出部による一致検出結果に応じて、選択状態が維持される前記第 1ま たは第 2選択ゲートのうち何れか他方に接続される前記第 1または第 2読出しアンプ の出力信号を、前記第 1および第 2読出しアンプの出力信号として出力するアンプ出 力制御部と
を備えることを特徴とする請求項 7に記載の不揮発性記憶装置。
[9] 消去動作の 1単位であるブロックを複数備え、複数の消去動作を連続して行なう不 揮発性記憶装置の消去制御方法であって、
前記ブロックごとに、消去対象である力否かの消去設定情報を揮発性メモリセルァ レイに格納するステップと、
消去動作に応じて、格納された前記消去設定情報のうち対象となる前記ブロックに ついての前記消去設定情報を、第 1経路により読み出すステップと、
読出し動作に応じて、格納された前記消去設定情報のうち対象となる前記ブロック についての前記消去設定情報を、第 2経路により読み出すステップと
を有することを特徴とする不揮発性記憶装置の消去制御方法。
[10] 前記読出し動作は、前記消去動作が連続する期間に行われることを特徴とする請 求項 9に記載の不揮発性記憶装置の消去制御方法。
[11] 前記消去設定情報の格納ステップでは、
前記ブロックを識別するブロックアドレスを、前記消去設定情報の格納アドレスとす ることを特徴とする請求項 9に記載の不揮発性記憶装置の消去制御方法。
[12] 前記消去設定情報の格納ステップでは、
前記第 1または第 2経路の何れか一方を介して、前記消去設定情報が格納されるこ とを特徴とする請求項 9に記載の不揮発性記憶装置の消去制御方法。
前記消去動作と前記読出し動作とが各々独立したタイミングで行なわれる場合に、 前記消去動作の対象ブロックを指示するブロックアドレスと前記読出し動作の対象ブ ロックを指示するブロックアドレスとの一致検出を行なうステップと、
前記一致検出ステップによる一致検出結果に応じて、前記ブロックアドレスに応じ て選択される前記第 1および第 2経路のうち何れか一方を非選択とするステップと、 前記一致検出ステップによる一致検出結果に応じて、選択状態が維持される前記 第 1または第 2経路のうち何れか他方から読み出される前記消去設定情報を、前記 消去動作および前記読出し動作に応じた前記消去設定情報とするステップと を有することを特徴とする請求項 9に記載の不揮発性記憶装置の消去制御方法。
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