WO2007141943A1 - シリアルデータ伝送装置 - Google Patents

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WO2007141943A1
WO2007141943A1 PCT/JP2007/054059 JP2007054059W WO2007141943A1 WO 2007141943 A1 WO2007141943 A1 WO 2007141943A1 JP 2007054059 W JP2007054059 W JP 2007054059W WO 2007141943 A1 WO2007141943 A1 WO 2007141943A1
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data
clock
audio data
transmission
sent
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PCT/JP2007/054059
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Inventor
Hirotaka Minato
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Mitsubishi Electric Corporation
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines

Definitions

  • the present invention relates to a serial data transmission apparatus, and more particularly to a technique for serially transmitting audio data.
  • This serial transmission includes at least a transmission clock line for transmitting and receiving a transmission clock called a bit clock, an LR clock line for transmitting and receiving an LR clock indicating a transmission cycle, and a data line for transmitting and receiving audio data.
  • a transmission clock line for transmitting and receiving a transmission clock called a bit clock
  • an LR clock line for transmitting and receiving an LR clock indicating a transmission cycle
  • a data line for transmitting and receiving audio data.
  • Three transmission lines are used for the V and 3-wire systems. Since audio data is transmitted as a stereo signal, it is identified by the LR clock whether it is audio data for the left channel or audio data for the right channel.
  • the frequency of the LR clock matches the sampling frequency (sampling rate) of the audio signal, and the audio data obtained by sampling the analog audio signal at each sampling period is synchronized with the LR clock. Is transmitted.
  • a transmission method for example, the I2S (The Inter-IC Sound bus) method that is widely used as a standard interface is known.
  • the transmission clock line and the LR clock line are shared by each audio data.
  • the force data line is provided independently for each audio signal regardless of the amount of data to be transmitted and received. For this reason, when the number of audio signals to be transmitted increases, there is a problem that the number of signal lines connecting between the transmission circuit and the reception circuit increases, and the wiring becomes complicated. Further, when the number of audio signals that can be transmitted from the transmission circuit or the number of audio signals that can be received by the reception circuit is limited, there is a problem that a desired number of audio signals cannot be transmitted.
  • the digital signal transmission / reception circuit includes a transmission circuit and a reception circuit.
  • the transmission circuit includes data conversion means for converting data input in synchronization with a clock into data having a predetermined time width, and a clock and data conversion.
  • a receiving circuit for extracting data from the received signal based on the clock extracted by the clock extracting means and a clock extracting means for extracting the clock from the received signal. Means.
  • Patent Document 1 Japanese Patent Laid-Open No. 05-14337
  • the present invention has been made to solve the above-described problems, and is an inexpensive serial that can reduce the number of signal lines required for data transmission / reception without performing transmission system conversion or clock speedup. It is to provide a data transmission apparatus.
  • a serial data transmission device includes an LR clock line for transmitting and receiving an LR clock representing a transmission cycle, a transmission clock line for transmitting and receiving a transmission clock that defines data transmission and reception timing within the LR clock,
  • the transmission circuit In a serial data transmission apparatus including a transmission circuit and a reception circuit connected by a data line for transmitting and receiving data, the transmission circuit generates a first input signal input from an external force and is generated by the reception circuit.
  • the first data conversion means for outputting the digital signal obtained by sampling in synchronization with the LR clock sent via the clock line as the first data, and the second input signal input from the outside Digital data obtained by sampling in synchronization with the LR clock generated by the receiver circuit and sent via the LR clock line.
  • the second data conversion means for outputting the signal as the second data, the bit position of the first data from the first data conversion means, and the bit position of the second data of the second data conversion means do not overlap.
  • Data to be superimposed on A data superimposing means and a data output means for serially sending the data superimposed by the data superimposing means to the data line in synchronization with the transmission clock sent from the receiving circuit via the transmission clock line.
  • the data line force also includes data input means for inputting data sent serially in synchronization with the LR clock and transmission clock generated inside itself, and the data input by the data input means for the first data and the first data.
  • Signal separation means for separating the data into two data and data output means for outputting the first data and the second data separated by the signal separation means to the outside.
  • the bit position of the first data and the bit position of the second data do not overlap so that the data lines are serially transmitted so as to overlap each other. Since it is configured, it is possible to reduce the number of signal lines required for data transmission and reception without performing transmission system conversion or clock high-speed switching. In addition, since data can be transmitted and received using unused bit positions in the past, no additional hardware is required, and an inexpensive serial data transmission device can be provided.
  • FIG. 1 is a block diagram showing a configuration of a serial data transmission apparatus according to Embodiment 1 of the present invention.
  • FIG. 2 is a diagram for explaining an operation of transmitting audio data using the I2S format.
  • FIG. 3 is a block diagram showing a configuration of a conventional serial data transmission apparatus.
  • FIG. 4 is a diagram for explaining an operation of a modification of the serial data transmission apparatus according to the first embodiment of the present invention.
  • FIG. 5 is a diagram for explaining the operation of another modification of the serial data transmission device according to the first embodiment of the present invention.
  • serial transmission of audio data involves sending and receiving a bit clock as a transmission clock This is done in a three-wire system using three lines: a transmission clock line that transmits and receives, an LR clock line that transmits and receives an LR clock that indicates the transmission cycle, and a data line that transmits and receives audio data.
  • the serial transmission of audio data is based on the premise that the sending side and receiving side operate in the same manner.
  • a clock having a frequency 64 times that of the LR clock is used in many cases as shown in FIG. 2 (a) so that voices of various qualities can be transmitted.
  • the data line can be used efficiently by superimposing other audio data of the same sampling rate on this unused part. Is possible.
  • such unused portions are effectively utilized.
  • 48 times the frequency of the LR clock may be used as the transmission clock.
  • the unused portion can be used effectively as in the case where the frequency of 64 times the LR clock is used.
  • the serial data transmission apparatus transmits four types of stereo audio data having quality equivalent to a music CD in the I2S format. Since music CDs use the PCM (Pulse-code modulation) method, serial data transmission methods using bit clock lines, LR clock lines, and data lines are also used to transmit audio data recorded on music CDs. It has been adopted.
  • the music data on the music CD is sampled at a sampling frequency of 44. lkHz (44100 times per second), and quantized to 16 bits (expressing audio data in 65536 steps from 0 to 65535). Yes. In other words, it is possible to obtain sound equivalent to a music CD with a data length of 16 bits.
  • a frequency 64 times that of the LR clock as shown in Fig. 2 (a) is used as the transmission clock will be described.
  • FIG. 1 is a block diagram showing the configuration of the serial data transmission apparatus according to Embodiment 1 of the present invention.
  • This serial data transmission apparatus is roughly composed of a transmission circuit 1 and a reception circuit 2.
  • the transmission circuit 1 and the reception circuit 2 are connected by an LR clock line 31, a bit clock line 32, a first data line 33a, and a second data line 33b.
  • the bit clock line 32 corresponds to the transmission clock line of the present invention.
  • the transmission circuit 1 includes clock extraction means 11, timing control means 12, data conversion means 13a, 13b, 13c and 13d, data superimposition means 14a and 14b, and data output means 15a and 15b! / ⁇
  • the transmission circuit 1 includes clock extraction means 11, timing control means 12, data conversion means 13a, 13b, 13c and 13d, data superimposition means 14a and 14b, and data output means 15a and 15b! / ⁇
  • the transmission circuit 1 includes clock extraction means 11, timing control means 12, data conversion means 13a, 13b, 13c and 13d,
  • the clock extraction means 11 extracts the LR clock from the signal power sent from the receiving circuit 2 via the LR clock line 31 and also extracts the bit clock from the signal sent via the bit clock line 32. To do.
  • the LR clock and bit clock extracted by the clock extraction means 11 are sent to the timing control means 12.
  • the timing control means 12 generates a control signal for controlling the transmission timing of the audio data.
  • the control signal generated by the timing control means 12 is sent to the data conversion means 13a, 13b, 13c and 13d, the data superimposing means 14a and 14b, and the data output means 15a and 15b.
  • the data conversion means 13a, 13b, 13c, and 13d are also configured with, for example, an AZD transformation force.
  • the data conversion means 13a (corresponding to the first data conversion means of the present invention) converts the stereo analog audio signal A (corresponding to the first input signal of the present invention) sent from the outside into the timing control means 12 In synchronization with the LR clock included in the control signal sent from the receiver, the data is sampled at 44.1 kHz, for example, and the data A (corresponding to the first data and the first stereo audio data of the present invention) is sent to the data superimposing means 14a. send.
  • the data conversion means 13b (corresponding to the second data conversion means of the present invention) converts the stereo analog audio signal B (corresponding to the second input signal of the present invention) sent from the outside into timing control. In synchronization with the LR clock included in the control signal sent from the means 12, for example, sampling at 44.1 kHz, data superimposition as data B (corresponding to the second data and the second stereo audio data of the present invention) Send to means 14a.
  • the data conversion means 13c (corresponding to the first data conversion means of the present invention) converts the stereo analog audio signal C (corresponding to the first input signal of the present invention) sent from the outside to the timing control.
  • the data is sampled at 44.1 kHz, for example, and the data is superimposed as data C (corresponding to the first data and the first stereo audio data of the present invention).
  • the data conversion means 13d (corresponding to the second data conversion means of the present invention) is sent from the outside.
  • the stereo analog audio signal D (corresponding to the second input signal of the present invention) is sampled at 44.1 kHz, for example, in synchronization with the LR clock included in the control signal sent from the timing control means 12 Then, it is sent to the data superimposing means 14b as data D (corresponding to the second data and the second stereo audio data of the present invention).
  • the data superimposing means 14a includes a 16-bit shift register 14al and an OR circuit (hereinafter referred to as “0 R circuit”) 14a2.
  • the 16-bit shift register 14al is a 16-bit width shifter, shifts the data B sent from the data conversion means 13b by 16 bits, and sends it to the OR circuit 14a2 as data B '.
  • the OR circuit 14a2 performs an OR operation on the data A sent from the data conversion means 13a and the data B 'sent from the 16-bit shift register 14al.
  • the front part of the first half cycle of the data A power LR clock (audio data for the left channel) and the front part of the second half cycle (audio data for the right channel) are located, and data B is the rear part of the first half cycle of the LR clock. (Left channel audio data) and the latter half of the second half cycle (right channel audio data).
  • the data on which data A and data B are superimposed by the data superimposing means 14a is sent to the data output means 15a.
  • the data superimposing means 14b includes a 16-bit shift register 14bl and an OR circuit 14b2.
  • the 16-bit shift register 14bl is a 16-bit width shifter, shifts the data D sent from the data conversion means 13d by 16 bits, and sends the data D ′ to the OR circuit 14b2.
  • the OR circuit 14b2 performs a logical OR operation on the data C sent from the data conversion means 13c and the data D 'sent from the 16-bit shift register 14bl.
  • data C is located at the front part of the first half cycle of the LR clock (audio data for the left channel) and the front part of the second half cycle (voice data for the right channel), and data D is after the first half period of the LR clock.
  • the data on which the data C and the data D are superimposed by the data superimposing means 14b is sent to the data output means 15a.
  • the data output means 15a is the data sent from the OR circuit 14a2 of the data superimposing means 14a in synchronism with the LR clock and the bit clock included in the control signal sent from the timing control means 12. Is sent to the first data line 33a.
  • the data output means 15b is an LR clock and bit clock included in the control signal sent from the timing control means 12. Synchronously with this, the data sent from the OR circuit 14b2 of the data superimposing means 14b is sent to the second data line 33b.
  • the receiving circuit 2 includes clock generation means 21, timing control means 22, data input means 23a and 23b, signal separation means 24a and 24b, and data output means 25a, 25b, 25c and 25d! / Speak.
  • the clock generation means 21 generates a 44.1 kHz LR clock which is a reference for data transmission and sends it to the LR clock line 31 and a bit clock of 282.2 4 kHz, which is 64 times the frequency of the LR clock. Is sent to the bit clock line 32.
  • the clock generation means 21 sends the generated LR clock and bit clock to the timing control means 22.
  • the timing control means 22 generates a control signal for controlling the reception timing of the audio data.
  • the control signal generated by the timing control means 22 is sent to the data input means 23a and 23b, the signal separation means 24a and 24b, and the data output means 25a, 25b, 25c and 25d.
  • the data input means 23a takes in the audio data from the first data line 33a in synchronization with the LR clock and the bit clock included in the control signal sent from the timing control means 22, and the signal separation means 24a Send to.
  • the data input means 23b takes in the audio data from the second data line 33b in synchronization with the LR clock and bit clock included in the control signal sent from the timing control means 22, and sends it to the signal separation means 24b.
  • the signal separation means 24a includes an upper 16-bit extraction means 24al and a lower 16-bit extraction means 24a2.
  • the upper 16-bit extraction means 24al extracts the upper 16 bits of the 32-bit data sent from the data input means 23a in accordance with the control signal sent from the timing control means 12, and the data output means 25a Send to.
  • the lower 16-bit extraction means 2 4a2 extracts the lower 16 bits of the 32-bit data sent from the data input means 23a in response to the control signal sent from the timing control means 12, and outputs the data output means 25 b Send to.
  • the upper 16-bit data separated by the signal separation means 24a corresponds to the first data of the present invention
  • the lower 16-bit data corresponds to the second data of the present invention.
  • the signal separation unit 24b includes an upper 16-bit extraction unit 24bl and a lower 16-bit extraction unit 24b2.
  • the upper 16-bit extraction means 24bl is supplied from the timing control means 12
  • the upper 16 bits of the 32-bit data sent from the data input means 23b are extracted and sent to the data output means 25c.
  • the lower 16-bit extraction means 2 4b2 extracts the lower 16 bits of the 32-bit data sent from the data input means 23b in accordance with the control signal sent from the timing control means 12, and outputs the data output means 25 d Send to.
  • the upper 16-bit data separated by the signal separation means 24b corresponds to the first data of the present invention
  • the lower 16-bit data corresponds to the second data of the present invention.
  • the data output means 25a sends the data sent from the upper 16-bit extraction means 24al of the signal separation means 24a to the outside according to the control signal sent from the timing control means 22.
  • the data output means 25b sends the data sent from the lower 16-bit extraction means 24a2 of the signal separation means 24a to the outside in accordance with the control signal sent from the timing control means 22.
  • the data output means 25c sends the data sent from the upper 16-bit extraction means 24bl of the signal separation means 24b to the outside according to the control signal sent from the timing control means 22.
  • the data output means 25d sends the data sent from the lower 16-bit extraction means 24b2 of the signal separation means 24b to the outside according to the control signal sent from the timing control means 22.
  • the clock generation means 21 of the receiving circuit 2 includes:
  • LR clock and bit clock are generated and sent to the transmission circuit 1 through the LR clock line 31 and the bit clock line 32 respectively, and the timing control means 2 in the reception circuit 2
  • the clock extraction means 11 inside the transmission circuit 1 extracts the LR clock from the reception circuit 2 via the LR clock line 31 and also transmits it through the bit clock line 32.
  • the signal power is also extracted from the bit clock and sent to the timing control means 22.
  • the timing control means 22 generates a control signal for transmitting data in synchronization with the LR clock and bit clock sent from 11 clock extraction means, and the data conversion means 13a, 13b, 13c and 13d. , Data superimposing means 14a and 14b, and data output means 15a and And send to 15b.
  • Stereo analog audio signals A to D are input to data conversion means 13a to 13d, respectively.
  • the data conversion means 13a to 13d respectively sample the analog audio signals A to D in synchronization with the LR clock included in the control signal sent from the timing control means 12, and use it as the bit clock included in the control signal. Convert to synchronized 32-bit serial data. However, the voice quality is 16-bit precision, and only the upper 16 bits are used for the data length of 32 bits.
  • Data A which is 32-bit serial data obtained by the conversion in the data conversion means 13a
  • Data B which is 32-bit serial data obtained by the conversion in the data conversion means 13b
  • Data C which is 32-bit serial data obtained by the conversion in the data conversion means 13c
  • Data D which is 32-bit serial data obtained by the conversion by the data conversion means 13d
  • 16-bit shift register 14bl of the data superimposing means 14b.
  • the 16-bit shift register 14al shifts the data B by 16 bits in the lower direction in synchronization with the bit clock included in the control signal sent from the timing control means 12, and outputs the OR circuit as data B. Send to 14a2.
  • the 16-bit shift register 14bl shifts data D by 16 bits in the lower direction in synchronization with the bit clock included in the control signal sent from the timing control means 12, and sends it to the OR circuit 14b2 as data D. .
  • the OR circuit 14a2 takes a logical sum of the data A sent from the data conversion means 13a and the data B 'also sent with the 16-bit shift register 14al force, and sends it to the data output means 15a.
  • the bit positions of the audio data corresponding to the analog audio signal A and the audio data corresponding to the analog audio signal B do not overlap, in other words, they are superimposed without interfering with each other.
  • the OR circuit 14b2 takes the logical sum of the data C sent from the data conversion means 13c and the data D 'also sent the 16-bit shift register 14bl, and sends it to the data output means 15a.
  • the data output means 15a sends the data A and the data B superimposed on the first data line 33a. Further, the data output means 15b sends the data on which the data C and the data D are superimposed to the second data line 33b.
  • the data input means 23a receives two sounds from the first data line 33a in synchronization with the LR clock and the bit clock included in the control signal sent from the timing control means 22.
  • the multiplexed data is captured and sent to the signal separation means 24a.
  • the data input means 23b is a data in which two sounds are multiplexed from the second data line 33a in synchronization with the LR clock and bit clock included in the control signal sent from the timing control means 22. And is sent to the signal separation means 24b.
  • the upper 16 bits extraction means 24al of the signal separation means 24a extracts the upper 16 bits of the 32-bit data sent from the data input means 23a according to the control signal sent from the timing control means 22. And sent to the data output means 25a.
  • the lower 16-bit extracting means 24a2 extracts the lower 16 bits of the 32-bit data sent from the data input means 23a in accordance with the control signal sent from the timing control means 22, and the data output means 2 Send to 5b.
  • the upper 16-bit extraction unit 24bl of the signal separation unit 24b corresponds to the control signal sent from the timing control unit 12 and the upper 16-bit data sent from the data input unit 23b. 16 bits are extracted and sent to the data output means 25c.
  • the lower 16-bit extracting means 24b2 extracts the lower 16 bits of the 32-bit data sent from the data input means 23b in accordance with the control signal sent from the timing control means 12, and outputs the data output means. Send to 25d.
  • the data output means 25a outputs the data sent from the upper 16-bit extraction means 24al to the outside as sound data corresponding to the analog sound signal A. Further, the data output means 25b outputs the data sent from the lower 16-bit extraction means 24a2 to the outside as audio data corresponding to the analog audio signal B. Similarly, the data output means 25c outputs the data sent from the upper 16-bit extraction means 24bl to the outside as audio data corresponding to the analog audio signal C. The data output means 25d also converts the data sent from the lower 16-bit extraction means 24b2 into audio data corresponding to the analog audio signal D. Output to the outside.
  • the audio data is multiplexed and compared with the conventional serial data transmission device shown in FIG.
  • the serial data transmission device it is possible to transmit twice as much audio data with the same number of communication lines.
  • data can be transmitted and received using unused bit positions in the past, no additional hardware is required, and an inexpensive serial data transmission device can be provided.
  • a single stereo audio signal (stereo audio A ( Left) and stereo audio A (right)) and two monaural audio signals (monaural audio B and monaural audio C) can be transformed and transmitted.
  • Figure 5 shows a single 24-bit stereo audio signal (24-bit stereo audio A (left) and 24-bit stereo audio A (right)) and a single monaural audio signal (monaural audio B (upper 8 bits) and monaural). Indicates the case of transmitting voice B (lower 8 bits))!
  • the serial data transmission device uses the bit positions that have not been used conventionally so that the bit positions of the first data and the second data do not overlap. Since the data line is transmitted serially by superimposing, it is suitable for use in portable communication devices that transmit in the I2S format.

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Abstract

　ＬＲクロック線３１、伝送クロック線３２およびデータ線３３ａで接続された送信回路１と受信回路２を備え、送信回路は、第１および第２入力信号をＬＲクロックに同期してサンプリングして第１および第２データとしてそれぞれ出力する第１および第２データ変換手段１３ａ、１３ｂと、第１および第２データの各ビット位置が重ならないように重畳するデータ重畳手段１４ａと、重畳されたデータを伝送クロックに同期してデータ線に送出するデータ出力手段１５ａを備え、受信回路は、データ線からのデータをＬＲクロックおよび伝送クロックに同期して入力するデータ入力手段２３ａと、入力されたデータを第１データと第２データとに分離する信号分離手段２４ａと、分離されたデータを外部に出力するデータ出力手段２５ａ、２５ｂを備えている。

Description

明 細 書
シリアルデータ伝送装置
技術分野
[0001] この発明は、シリアルデータ伝送装置に関し、特に音声データをシリアル伝送する 技術に関する。
背景技術
[0002] 従来、音声データをシリアル伝送する技術が知られている。このシリアル伝送には、 ビットクロックと呼ばれる伝送クロックを送受するための伝送クロック線、伝送周期を示 す LRクロックを送受するための LRクロック線および音声データを送受信するための データ線と 、つた少なくとも 3本の伝送線を用 V、た 3線式が採用されて 、る。音声デ ータはステレオ信号として伝送されるため、左チャンネル用の音声データであるか右 チャンネル用の音声データであるかの識別は LRクロックによって行われる。
[0003] LRクロックの周波数は音声信号のサンプリング周波数 (サンプリングレート）と一致 しており、サンプリング周期毎にアナログの音声信号をサンプリングすることにより得ら れた音声データは、 LRクロックに同期して伝送される。このような伝送方式として、例 えば、標準的なインタフェースとして広く普及している I2S (The Inter -IC Sound bus) 方式が知られている。
[0004] サンプリングレートと同一の周波数を有する LRクロックを用いて複数の音声信号を 送信回路力 受信回路へ伝送するシリアルデータ伝送装置では、伝送クロック線と L Rクロック線は各音声データで共用されている力 データ線は、送受信すべきデータ 量の如何に拘わらず音声信号毎に独立に設けられている。このため、伝送すべき音 声信号の数が増加すると、送信回路と受信回路との間を接続する信号線が多くなり、 配線が煩雑になるという問題がある。また、送信回路から送信可能な音声信号の数、 または、受信回路で受信可能な音声信号の数に制限がある場合、所望の数の音声 信号を伝送できな 、と 、う問題がある。
[0005] このような問題を解消するために、通信フォーマットを変換し、デジタルデータとクロ ックを重畳して 1本の線で送受信するデジタル信号送受信回路が知られて 、る（例え ば、特許文献 1参照)。このデジタル信号送受信回路は送信回路と受信回路力 構 成されており、送信回路は、クロックに同期して入力されるデータを所定の時間幅の データに変換するデータ変換手段と、クロックとデータ変換手段の出力とを重畳する 重畳手段を備え、受信回路は、受信信号からクロックを抽出するクロック抽出手段と、 クロック抽出手段で抽出したクロックを基準として、受信信号からデータを抽出するデ ータ抽出手段を備えている。
[0006] 特許文献 1：特開平 05— 14337号公報
[0007] し力しながら、上述した特許文献 1に開示されたデジタル信号送受信回路では、伝 送方式を変換するための変換回路を追加する必要があり、コストの増加や追加した 変換回路により装置が小型化できないという問題がある。また、特許文献 1に開示さ れたデジタル信号送受信回路にぉ 、て従来と同等の転送速度を得るためにはクロッ クを高速化する必要があるが、クロックを高速化すると、 EMC (Electro— Magnetic Co mpatibility)性能が低下すると!/、う問題がある。
[0008] この発明は、上述した問題を解消するためになされたものであり、伝送方式の変換 やクロックの高速化を行うことなぐデータの送受信に要する信号線の本数を少なくで きる安価なシリアルデータ伝送装置を提供することにある。
発明の開示
[0009] この発明に係るシリアルデータ伝送装置は、伝送周期を表す LRクロックを送受する ための LRクロック線、 LRクロック内におけるデータの送受タイミングを規定する伝送 クロックを送受するための伝送クロック線およびデータを送受するためのデータ線に よって接続された送信回路と受信回路とを備えたシリアルデータ伝送装置において、 送信回路は、外部力 入力される第 1入力信号を、受信回路で発生されて LRクロッ ク線を介して送られてくる LRクロックに同期してサンプリングすることにより得られたデ ジタル信号を第 1データとして出力する第 1データ変換手段と、外部から入力される 第 2入力信号を、受信回路で発生されて LRクロック線を介して送られてくる LRクロッ クに同期してサンプリングすることにより得られたデジタル信号を第 2データとして出 力する第 2データ変換手段と、第 1データ変換手段からの第 1データのビット位置と、 第 2データ変換手段力 の第 2データのビット位置が重ならな 、ように重畳するデー タ重畳手段と、データ重畳手段で重畳されたデータを受信回路から伝送クロック線を 介して送られてくる伝送クロックに同期してデータ線にシリアルに送出するデータ出 力手段とを備え、受信回路は、データ線力もシリアルに送られてくるデータを、自己の 内部で発生した LRクロックおよび伝送クロックに同期して入力するデータ入力手段と 、データ入力手段により入力されたデータを第 1データと第 2データとに分離する信 号分離手段と、信号分離手段で分離された第 1データおよび第 2データを外部に出 力するデータ出力手段とを備えている。
[0010] この発明に係るシリアルデータ伝送装置によれば、第 1データのビット位置と第 2デ ータのビット位置とが重ならな 、ように重畳してデータ線をシリアルに伝送するように 構成したので、伝送方式の変換やクロックの高速ィ匕を行うことなぐデータの送受信 に要する信号線の本数を少なくできる。また、従来は未使用のビット位置を使用して データを送受信できるので、ハードウェアの追加などは不要であり、安価なシリアル データ伝送装置を提供できる。
図面の簡単な説明
[0011] [図 1]この発明の実施の形態 1に係るシリアルデータ伝送装置の構成を示すブロック 図である。
[図 2]I2Sフォーマットを用いて音声データを伝送する動作を説明するための図である
[図 3]従来のシリアルデータ伝送装置の構成を示すブロック図である。
[図 4]この発明の実施の形態 1に係るシリアルデータ伝送装置の変形例の動作を説 明するための図である。
[図 5]この発明の実施の形態 1に係るシリアルデータ伝送装置の他の変形例の動作 を説明するための図である。
発明を実施するための最良の形態
[0012] 以下、この発明をより詳細に説明するために、この発明を実施するための最良の形 態について、添付の図面に従って説明する。
実施の形態 1.
一般に、音声データのシリアル伝送は、伝送クロックとしてのビットクロックを送受信 する伝送クロック線、伝送周期を示す LRクロックを送受信する LRクロック線および音 声データを送受信するデータ線と 、つた 3本の線を用いる 3線式で行われる。音声デ ータのシリアル伝送は、送信側と受信側は同一方式で動作することが前提である。
[0013] 伝送クロックとしては、様々な品質の音声を伝送できるように、多くの場合は、図 2 (a )に示すように、 LRクロックの 64倍の周波数を有するクロックが用いられる。この場合 において、音楽 CD相当の品質の音声に対応する 16ビットの音声データを伝送する 場合は、データ線で音声データを伝送する時間帯の半分は未使用となる。したがつ て、音楽 CD相当の品質の音声を伝送すれば十分なシステムにおいては、この未使 用部分に同一サンプリングレートの他の音声データを重畳することによりデータ線を 効率的に利用することが可能となる。この発明は、このような未使用部分を有効に活 用するようにしたものである。なお、図 2 (b)に示すように、伝送クロックとして、 LRクロ ックの 48倍の周波数が用いられる場合もある。この場合も、上述した LRクロックの 64 倍の周波数が用いられる場合と同様に、未使用部分を有効に活用することができる。
[0014] この発明の実施の形態 1に係るシリアルデータ伝送装置は、音楽 CD相当の品質を 有する 4種類のステレオ音声データを、 I2Sフォーマットによって伝送する。音楽 CD は PCM (Pulse-code modulation)方式を採用しているため、音楽 CDに記録されてい る音声データの伝送にもビットクロック線、 LRクロック線およびデータ線を利用したシ リアルデータ伝送方式が採用されている。音楽 CDの音楽データは、サンプリング周 波数 44. lkHz (l秒問に 44100回の数値ィ匕）でサンプリングされ、 16ビット（0〜655 35の 65536段階で音声データを表現）に量子化されている。つまり 16ビットのデー タ長で音楽 CD相当の品質の音声を得ることが可能である。以下では、伝送クロックと して、図 2 (a)に示すような、 LRクロックの 64倍の周波数が用いられる場合について 説明する。
[0015] 図 1は、この発明の実施の形態 1に係るシリアルデータ伝送装置の構成を示すプロ ック図である。このシリアルデータ伝送装置は、大きく分けると、送信回路 1と受信回 路 2とから構成されている。これら送信回路 1と受信回路 2との間は、 LRクロック線 31 、ビットクロック線 32、第 1データ線 33aおよび第 2データ線 33bによって接続されて いる。ビットクロック線 32は、この発明の伝送クロック線に対応する。 [0016] 送信回路 1は、クロック抽出手段 11、タイミング制御手段 12、データ変換手段 13a、 13b、 13cおよび 13d、データ重畳手段 14aおよび 14b、ならびに、データ出力手段 15aおよび 15bを備えて!/ヽる。
[0017] クロック抽出手段 11は、受信回路 2から LRクロック線 31を介して送られてくる信号 力も LRクロックを抽出するとともに、ビットクロック線 32を介して送られてくる信号から ビットクロックを抽出する。このクロック抽出手段 11で抽出された LRクロックおよびビッ トクロックはタイミング制御手段 12に送られる。
[0018] タイミング制御手段 12は、音声データの送信タイミングを制御するための制御信号 を生成する。このタイミング制御手段 12で生成された制御信号は、データ変換手段 1 3a、 13b、 13cおよび 13d、データ重畳手段 14aおよび 14b、ならびに、データ出力 手段 15aおよび 15bに送られる。
[0019] データ変換手段 13a、 13b、 13cおよび 13dは、例えば AZD変 ^^力も構成され ている。データ変換手段 13a (この発明の第 1データ変換手段に対応する）は、外部 力 送られてくるステレオのアナログ音声信号 A (この発明の第 1入力信号に対応す る）を、タイミング制御手段 12から送られてくる制御信号に含まれる LRクロックに同期 して、例えば 44. 1kHzでサンプリングし、データ A (この発明の第 1データおよび第 1 ステレオ音声データに対応する）としてデータ重畳手段 14aに送る。
[0020] データ変換手段 13b (この発明の第 2データ変換手段に対応する）は、外部から送 られてくるステレオのアナログ音声信号 B (この発明の第 2入力信号に対応する）を、 タイミング制御手段 12から送られてくる制御信号に含まれる LRクロックに同期して、 例えば 44. 1kHzでサンプリングし、データ B (この発明の第 2データおよび第 2ステレ ォ音声データに対応する）としてデータ重畳手段 14aに送る。
[0021] データ変換手段 13c (この発明の第 1データ変換手段に対応する）は、外部から送 られてくるステレオのアナログ音声信号 C (この発明の第 1入力信号に対応する）を、 タイミング制御手段 12から送られてくる制御信号に含まれる LRクロックに同期して、 例えば 44. 1kHzでサンプリングし、データ C (この発明の第 1データおよび第 1ステレ ォ音声データに対応する）としてデータ重畳手段 14bに送る。
[0022] データ変換手段 13d (この発明の第 2データ変換手段に対応する）は、外部から送 られてくるステレオのアナログ音声信号 D (この発明の第 2入力信号に対応する）を、 タイミング制御手段 12から送られてくる制御信号に含まれる LRクロックに同期して、 例えば 44. 1kHzでサンプリングし、データ D (この発明の第 2データおよび第 2ステ レオ音声データに対応する）としてデータ重畳手段 14bに送る。
[0023] データ重畳手段 14aは、 16ビットシフトレジスタ 14alおよび論理和回路（以下、「0 R回路」という） 14a2を備えている。 16ビットシフトレジスタ 14alは、 16ビット幅のシフ タであり、データ変換手段 13bから送られてくるデータ Bを、 16ビットだけシフトし、デ ータ B'として OR回路 14a2に送る。 OR回路 14a2は、データ変換手段 13aから送ら れてくるデータ Aと、 16ビットシフトレジスタ 14al力 送られてくるデータ B'との論理 和演算を行う。これにより、データ A力LRクロックの前半周期の前部分 (左チャンネル 用音声データ）と後半周期の前部分 (右チャンネル用音声データ）〖こ位置し、データ Bが LRクロックの前半周期の後部分 (左チャンネル用音声データ）と後半周期の後部 分 (右チャンネル用音声データ）〖こ位置するように制御される。このデータ重畳手段 1 4aでデータ Aとデータ Bとが重畳されたデータは、データ出力手段 15aに送られる。
[0024] データ重畳手段 14bは、 16ビットシフトレジスタ 14blおよび OR回路 14b2を備えて いる。 16ビットシフトレジスタ 14blは、 16ビット幅のシフタであり、データ変換手段 13 dから送られてくるデータ Dを、 16ビットだけシフトし、データ D'として OR回路 14b2 に送る。 OR回路 14b2は、データ変換手段 13cから送られてくるデータ Cと、 16ビット シフトレジスタ 14blから送られてくるデータ D'との論理和演算を行う。これにより、デ ータ Cが LRクロックの前半周期の前部分 (左チャンネル用音声データ）と後半周期（ 右チャンネル用音声データ）の前部分に位置し、データ Dが LRクロックの前半周期 の後部分 (左チャンネル用音声データ)と後半周期の後部分 (右チャンネル用音声デ ータ）に位置するように制御される。このデータ重畳手段 14bでデータ Cとデータ Dと が重畳されたデータは、データ出力手段 15aに送られる。
[0025] データ出力手段 15aは、タイミング制御手段 12から送られてくる制御信号に含まれ る LRクロックおよびビットクロック〖こ同期して、データ重畳手段 14aの OR回路 14a2か ら送られてくるデータを第 1データ線 33aに送出する。データ出力手段 15bは、タイミ ング制御手段 12から送られてくる制御信号に含まれる LRクロックおよびビットクロック に同期して、データ重畳手段 14bの OR回路 14b2から送られてくるデータを第 2デー タ線 33bに送出する。
[0026] 受信回路 2は、クロック発生手段 21、タイミング制御手段 22、データ入力手段 23a および 23b、信号分離手段 24aおよび 24b、ならびに、データ出力手段 25a、 25b、 2 5cおよび 25dを備えて!/ヽる。
[0027] クロック発生手段 21は、データ伝送の基準となる 44. 1kHzの LRクロックを発生し て LRクロック線 31に送出するとともに、 LRクロックの 64倍の周波数である 2822. 4k Hzのビットクロックを発生してビットクロック線 32に送出する。また、クロック発生手段 2 1は、発生した LRクロックおよびビットクロックをタイミング制御手段 22に送る。
[0028] タイミング制御手段 22は、音声データの受信タイミングを制御するための制御信号 を生成する。このタイミング制御手段 22で生成された制御信号は、データ入力手段 2 3aおよび 23b、信号分離手段 24aおよび 24b、ならびに、データ出力手段 25a、 25b 、 25cおよび 25dに送られる。
[0029] データ入力手段 23aは、タイミング制御手段 22から送られてくる制御信号に含まれ る LRクロックおよびビットクロックに同期して、第 1データ線 33aから音声データを取り 込み、信号分離手段 24aに送る。データ入力手段 23bは、タイミング制御手段 22から 送られてくる制御信号に含まれる LRクロックおよびビットクロックに同期して、第 2デー タ線 33bから音声データを取り込み、信号分離手段 24bに送る。
[0030] 信号分離手段 24aは、上位 16ビット抽出手段 24alおよび下位 16ビット抽出手段 2 4a2から構成されている。上位 16ビット抽出手段 24alは、タイミング制御手段 12から 送られてくる制御信号に応じて、データ入力手段 23aから送られてくる 32ビットのデ ータの上位 16ビットを抽出し、データ出力手段 25aに送る。下位 16ビット抽出手段 2 4a2は、タイミング制御手段 12から送られてくる制御信号に応じて、データ入力手段 23aから送られてくる 32ビットのデータの下位 16ビットを抽出し、データ出力手段 25 bに送る。この信号分離手段 24aで分離された上位 16ビットのデータは、この発明の 第 1データに対応し、下位 16ビットのデータは、この発明の第 2データに対応する。
[0031] 信号分離手段 24bは、上位 16ビット抽出手段 24blおよび下位 16ビット抽出手段 2 4b2から構成されている。上位 16ビット抽出手段 24blは、タイミング制御手段 12から 送られてくる制御信号に応じて、データ入力手段 23bから送られてくる 32ビットのデ ータの上位 16ビットを抽出し、データ出力手段 25cに送る。下位 16ビット抽出手段 2 4b2は、タイミング制御手段 12から送られてくる制御信号に応じて、データ入力手段 23bから送られてくる 32ビットのデータの下位 16ビットを抽出し、データ出力手段 25 dに送る。この信号分離手段 24bで分離された上位 16ビットのデータは、この発明の 第 1データに対応し、下位 16ビットのデータは、この発明の第 2データに対応する。
[0032] データ出力手段 25aは、信号分離手段 24aの上位 16ビット抽出手段 24alから送ら れてくるデータを、タイミング制御手段 22から送られてくる制御信号に応じて、外部に 送出する。データ出力手段 25bは、信号分離手段 24aの下位 16ビット抽出手段 24a 2から送られてくるデータを、タイミング制御手段 22から送られてくる制御信号に応じ て、外部に送出する。
[0033] データ出力手段 25cは、信号分離手段 24bの上位 16ビット抽出手段 24blから送ら れてくるデータを、タイミング制御手段 22から送られてくる制御信号に応じて、外部に 送出する。データ出力手段 25dは、信号分離手段 24bの下位 16ビット抽出手段 24b 2から送られてくるデータを、タイミング制御手段 22から送られてくる制御信号に応じ て、外部に送出する。
[0034] 次に、上記のように構成される、この発明の実施の形態 1に係るシリアルデータ伝送 装置の動作を説明する。
[0035] 音声データの伝送が行われる場合は、まず、受信回路 2のクロック発生手段 21は、
LRクロックおよびビットクロックを発生し、 LRクロック線 31およびビットクロック線 32を それぞれ介して送信回路 1に送るとともに、受信回路 2の内部のタイミング制御手段 2
2に送る。
[0036] 送信回路 1の内部のクロック抽出手段 11は、受信回路 2から LRクロック線 31を介し て送られてくる信号力も LRクロックを抽出するとともに、ビットクロック線 32を介して送 られてくる信号力もビットクロックを抽出し、タイミング制御手段 22に送る。タイミング制 御手段 22は、クロック抽出手段 11カゝら送られてくる LRクロックおよびビットクロックに 同期してデータを送信するための制御信号を生成し、データ変換手段 13a、 13b、 1 3cおよび 13d、データ重畳手段 14aおよび 14b、ならびに、データ出力手段 15aおよ び 15bに送る。
[0037] ステレオのアナログ音声信号 A〜Dは、データ変換手段 13a〜 13dへそれぞれ入 力される。データ変換手段 13a〜13dは、タイミング制御手段 12から送られてくる制 御信号に含まれる LRクロックに同期して、アナログ音声信号 A〜Dをそれぞれサンプ リングし、制御信号に含まれるビットクロックに同期した 32ビットのシリアルデータに変 換する。ただし 16ビット精度の音声品質とし、データ長 32ビットに対し上位 16ビットの みが使用される。
[0038] データ変換手段 13aでの変換により得られた 32ビットのシリアルデータであるデー タ Aは、データ重畳手段 14aの OR回路 14a2に送られる。データ変換手段 13bでの 変換により得られた 32ビットのシリアルデータであるデータ Bは、データ重畳手段 14a の 16ビットシフトレジスタ 14alに送られる。データ変換手段 13cでの変換により得ら れた 32ビットのシリアルデータであるデータ Cは、データ重畳手段 14bの OR回路 14 b2に送られる。データ変換手段 13dでの変換により得られた 32ビットのシリアルデー タであるデータ Dは、データ重畳手段 14bの 16ビットシフトレジスタ 14blに送られる。
[0039] 16ビットシフトレジスタ 14alは、タイミング制御手段 12から送られてくる制御信号に 含まれるビットクロックに同期して、データ Bを下位方向に 16ビットだけシフトし、デー タ B，として OR回路 14a2に送る。 16ビットシフトレジスタ 14blは、タイミング制御手段 12から送られてくる制御信号に含まれるビットクロックに同期して、データ Dを下位方 向に 16ビットだけシフトし、データ D，として OR回路 14b2に送る。
[0040] OR回路 14a2は、データ変換手段 13aから送られてくるデータ Aと 16ビットシフトレ ジスタ 14al力も送られてくるデータ B'との論理和をとり、データ出力手段 15aに送る 。これにより、アナログ音声信号 Aに対応する音声データとアナログ音声信号 Bに対 応する音声データとのビット位置が重なることなぐ換言すれば、互いに干渉し合うこ となく重畳される。同様に、 OR回路 14b2は、データ変換手段 13cから送られてくる データ Cと 16ビットシフトレジスタ 14bl力も送られてくるデータ D'との論理和をとり、 データ出力手段 15aに送る。これにより、アナログ音声信号 Cに対応する音声データ とアナログ音声信号 Dに対応する音声データとのビット位置が重なることなぐ換言す れば、互いに干渉し合うことなく重畳される。 [0041] データ出力手段 15aは、データ Aとデータ Bとが重畳されたデータを第 1データ線 3 3aに送出する。また、データ出力手段 15bは、データ Cとデータ Dとが重畳されたデ 一タを第 2データ線 33bに送出する。
[0042] 受信回路 2においては、データ入力手段 23aは、タイミング制御手段 22から送られ てくる制御信号に含まれる LRクロックおよびビットクロックに同期して、第 1データ線 3 3aから 2つの音声が多重化されたデータを取り込み、信号分離手段 24aに送る。同 様に、データ入力手段 23bは、タイミング制御手段 22から送られてくる制御信号に含 まれる LRクロックおよびビットクロックに同期して、第 2データ線 33aから 2つの音声が 多重化されたデータを取り込み、信号分離手段 24bに送る。
[0043] 信号分離手段 24aの上位 16ビット抽出手段 24alは、タイミング制御手段 22から送 られてくる制御信号に応じて、データ入力手段 23aから送られてくる 32ビットのデータ の上位 16ビットを抽出し、データ出力手段 25aに送る。また、下位 16ビット抽出手段 24a2は、タイミング制御手段 22から送られてくる制御信号に応じて、データ入力手 段 23aから送られてくる 32ビットのデータの下位 16ビットを抽出し、データ出力手段 2 5bに送る。
[0044] 同様に、信号分離手段 24bの上位 16ビット抽出手段 24blは、タイミング制御手段 12から送られてくる制御信号に応じて、データ入力手段 23bから送られてくる 32ビッ トのデータの上位 16ビットを抽出し、データ出力手段 25cに送る。また、下位 16ビット 抽出手段 24b2は、タイミング制御手段 12から送られてくる制御信号に応じて、デー タ入力手段 23bから送られてくる 32ビットのデータの下位 16ビットを抽出し、データ 出力手段 25dに送る。
[0045] データ出力手段 25aは、上位 16ビット抽出手段 24alから送られてくるデータを、ァ ナログ音声信号 Aに対応する音声データとして外部に出力する。また、データ出力手 段 25bは、下位 16ビット抽出手段 24a2から送られてくるデータを、アナログ音声信号 Bに対応する音声データとして外部に出力する。同様に、データ出力手段 25cは、上 位 16ビット抽出手段 24blから送られてくるデータを、アナログ音声信号 Cに対応す る音声データとして外部に出力する。また、データ出力手段 25dは、下位 16ビット抽 出手段 24b2から送られてくるデータを、アナログ音声信号 Dに対応する音声データ として外部に出力する。
[0046] 以上説明したように、この発明の実施の形態 1に係るシリアルデータ伝送装置によ れば、音声データを多重化することにより、図 3に示す従来のシリアルデータ伝送装 置と比較して、同じ通信線の本数で、 2倍の音声データを伝送することが可能になる 。その結果、伝送方式の変換やクロックの高速ィ匕を行うことなぐデータの送受信に要 する信号線の本数を少なくできる。また、従来は未使用のビット位置を使用してデー タを送受信できるので、ハードウェアの追加などは不要であり、安価なシリアルデータ 伝送装置を提供できる。
[0047] なお、上述した実施の形態 1に係るシリアルデータ伝送装置では、複数のステレオ 音声信号を伝送する場合について説明した力 図 4に示すように、 1系統のステレオ 音声信号 (ステレオ音声 A (左）およびステレオ音声 A (右)）と 2系統のモノラル音声 信号 (モノラル音声 Bおよびモノラル音声 C)とを重畳して伝送するように変形すること ができる。
[0048] また、図 5に示すように、品質の異なる音声信号を重畳して伝送するように変形する こともできる。図 5では、 1系統の 24ビットステレオ音声信号（24ビットステレオ音声 A ( 左）および 24ビットステレオ音声 A (右)）と、 1系統のモノラル音声信号 (モノラル音声 B (上位 8ビット）およびモノラル音声 B (下位 8ビット) )とを伝送する場合を示して!/ヽる 産業上の利用可能性
[0049] 以上のように、この発明に係るシリアルデータ伝送装置は、従来は未使用のビット位 置を使用して、第 1データのビット位置と第 2データのビット位置とが重ならないように 重畳してデータ線をシリアルに伝送するようにしたので、 I2Sフォーマットなどによって 伝送する携帯通信機器などに用いるのに適して ヽる。

Claims

請求の範囲
[1] 伝送周期を表す LRクロックを送受するための LRクロック線、 LRクロック内における データの送受タイミングを規定する伝送クロックを送受するための伝送クロック線およ びデータを送受するためのデータ線によって接続された送信回路と受信回路とを備 えたシリアルデータ伝送装置にお!、て、
前記送信回路は、
外部力も入力される第 1入力信号を、 LRクロックに同期してサンプリングすることに より得られたデジタル信号を第 1データとして出力する第 1データ変換手段と、 外部から入力される第 2入力信号を、前記受信回路で発生されて前記 LRクロック 線を介して送られてくる LRクロックに同期してサンプリングすることにより得られたデジ タル信号を第 2データとして出力する第 2データ変換手段と、
前記第 1データ変換手段からの第 1データのビット位置と、前記第 2データ変換手 段からの第 2データのビット位置が重ならな 、ように重畳するデータ重畳手段と、 前記データ重畳手段で重畳されたデータを前記受信回路から前記伝送クロック線 を介して送られてくる伝送クロックに同期して前記データ線にシリアルに送出するデ ータ出力手段
とを備え、
前記受信回路は、
前記データ線力 シリアルに送られてくるデータを、 LRクロックおよび伝送クロック に同期して入力するデータ入力手段と、
前記データ入力手段により入力されたデータを前記第 1データと前記第 2データと に分離する信号分離手段と、
前記信号分離手段で分離された前記第 1データおよび前記第 2データを外部に出 力するデータ出力手段
とを備えたシリアルデータ伝送装置。
[2] データ重畳手段は、第 1データ変換手段力 の第 1データが LRクロックの前半周期 の前部分と後半周期の前部分に位置し、第 2データ変換手段からの第 2データが LR クロックの前半周期の残余部分と後半周期の残余部分に位置するように重畳する ことを特徴とする請求項 1記載のシリアルデータ伝送装置。
[3] 第 1データは第 1ステレオ音声データ力 成り、第 2データは第 2ステレオ音声デー タから成り、
データ重畳手段は、前記第 1ステレオ音声データの一方のチャンネル用の音声デ ータが LRクロックの前半周期の前半分に位置し、前記第 1ステレオ音声データの他 方のチャンネル用の音声データが LRクロックの後半周期の前半分に位置し、前記第 2ステレオ音声データの一方のチャンネル用の音声データが LRクロックの前半周期 の後半分に位置し、前記第 2ステレオ音声データの他方のチャンネル用の音声デー タが LRクロックの後半周期の後半分に位置するように重畳する
ことを特徴とする請求項 2記載のシリアルデータ伝送装置。
[4] 第 1データはステレオ音声データ力 成り、第 2データは第 1モノラル音声データと 第 2モノラル音声データ力 成り、
データ重畳手段は、前記ステレオ音声データの一方のチャンネル用の音声データ が LRクロックの前半周期の前半分に位置し、前記第 1ステレオ音声データの他方の チャンネル用の音声データが LRクロックの後半周期の前半分に位置し、前記第 1モ ノラル音声データが LRクロックの前半周期の後半分に位置し、前記第 2モノラル音声 データが LRクロックの後半周期の後半分に位置するように重畳する
ことを特徴とする請求項 2記載のシリアルデータ伝送装置。
[5] 第 1データはステレオ音声データ力 成り、第 2データはモノラル音声データ力 成 り、
データ重畳手段は、前記ステレオ音声データの一方のチャンネル用の音声データ が LRクロックの前半周期の前部分に位置し、前記第 1ステレオ音声データの他方の チャンネル用の音声データが LRクロックの後半周期の前部分に位置し、前記モノラ ル音声データの一部が LRクロックの前半周期の残余部分に位置し、前記モノラル音 声データの残余部分が LRクロックの後半周期の残余部分に位置するように重畳する ことを特徴とする請求項 2記載のシリアルデータ伝送装置。
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