WO2007129641A1 - プラズマディスプレイパネルの駆動方法および画像表示装置 - Google Patents

プラズマディスプレイパネルの駆動方法および画像表示装置 Download PDF

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WO2007129641A1
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initialization
pulse
discharge
electrode
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Mitsuhiro Murata
Toshikazu Wakabayashi
Kyohei Yoshino
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Panasonic Corporation
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    • G09G3/2022—Display of intermediate tones by time modulation using two or more time intervals using sub-frames

Definitions

  • the present invention relates to a driving method of a plasma display panel used for image display of a computer, a television or the like, and an image display device.
  • PDPs plasma display panels
  • the current mainstream AC surface discharge type PDP is a front panel in which scan electrodes and sustain electrodes are arranged in stripes on a front glass substrate, and a dielectric layer and a protective film layer are laminated to cover the electrodes. And an address electrode force S stripe pattern on the rear glass substrate, a protective layer is formed so as to cover the address electrode, and a rear panel on which a barrier rib is formed is bonded to the rear electrode substrate. ing.
  • SF When displaying TV images in NTSC format, an image of 60 frames is displayed per second. Since 1S PDP originally expresses only two gradations that are lit or not lit, one frame is displayed in multiple subfields.
  • the system is divided into (hereinafter referred to as “SF”) and the intermediate color is expressed by the combination. For example, the number of sustain nodes that are marked during the discharge sustain period of each SF is weighted in binary mode, such as 1, 2, 4, 8, 16, 32, 64, 128. Each color of green, blue and blue is expressed with 256 gradations.
  • Each SF further emits light only to the cells that have performed the write discharge, the initialization period in which the wall charge necessary to cause the write discharge is accumulated by the weak discharge, the write period in which the cells to be lit by the write discharge are selected, This is divided into a sustain period for maintaining the sustain operation, and an erase period for performing the erase operation for erasing the wall charges by selectively generating an erase discharge only for the cells that have undergone the sustain operation in the last sustain period.
  • Image display through a sequence of initialization, writing, maintaining, and erasing To do.
  • Patent Documents 1 and 2 as an initialization pulse, a weak discharge is generated in a discharge cell by applying an initialization pulse having a ramp waveform portion whose potential changes with a gentle slope.
  • a technique is known in which a desired wall charge is accumulated to thereby stably perform the next write operation.
  • the cell aperture ratio decreases, so that the brightness tends to decrease and the image tends to become dark overall.
  • the total pressure is 180 Torr or more and 750 Torr or less, and the xenon partial pressure it is 10%, 15%, 20%, 30%, 50%, 80%, 90%, 95%, 98%, 100%. It is being considered.
  • Patent Document 1 Japanese Unexamined Patent Publication No. 2000-214823
  • Patent Document 2 JP-A-2005-321680
  • Non-Patent Document 1 IEEJ Technical Report No. 688, page 19, 2. Table 8
  • Non-Patent Document 2 IDW'04 PDP7-2
  • a weak discharge is originally generated in the discharge cell to accumulate a desired wall charge.
  • a strong discharge hereinafter referred to as a strong discharge
  • excess wall charge that cancels the electric field in the discharge cell is accumulated, so that a wall potential higher than the desired wall potential is formed at the end of the initialization period.
  • the sustain display emits light during the sustain period, so that the image display cannot be performed normally, and the image is flickering or rough (see Patent Document 1).
  • the black luminance increases and the contrast ratio decreases remarkably, and the image quality deteriorates significantly when displaying images with many low gradation representations.
  • Non-Patent Document 1 the absolute number of electrons supplied to the protective film surface discharge space is reduced, the threshold voltage required for the start of discharge is increased, a strong electric field is generated in the cell, and a strong discharge is likely to occur.
  • the present invention suppresses the occurrence of strong discharge during the initialization period when driving a PDP, thereby eliminating the flickering of the image and providing a high-definition and high-quality display.
  • the purpose is to make it possible.
  • one TV field is composed of a plurality of subfields, and the subfields constituting the plurality of subfields are included in an initialization period, a write period, and a sustain period.
  • a priming pulse having the same polarity as the initialization pulse is applied to the second electrode facing the first electrode after the sustain period and before the slope of the initialization pulse is started. It was decided to apply.
  • the priming pulse is applied immediately before the slope of the initialization pulse is started.
  • (a) having an initialization period and a writing period means having an initialization period and a writing period but not a sustaining period
  • (b) having an initialization period and a sustaining period means having an initialization period and a sustain period but not a writing period.
  • the case means having an initialization period and a sustain period but not a writing period.
  • taste Therefore, the priming noise is determined after the writing period of the subfield if the subfield preceding the initialization period does not have a sustaining period, and when the subfield preceding the initialization period has a sustaining period. Applied after maintenance period
  • a plurality of subfields constituting one TV field include (a) a subfield having an initialization period and a writing period in the initialization period, the writing period, and the sustaining period, (b ) A subfield having an initialization period and a sustain period, and (c) a subfield having an initialization period, a write period, and a sustain period may be mixed.
  • the “subfield initialization period” may be either an all-cell initialization period or a selective initialization period.
  • the voltage is not limited to a ramp waveform or a blunt wave in which the voltage changes smoothly. Even if is a stepped waveform that changes stepwise, the average voltage change rate falls within the range of 0.1 lVZ / sec to lOVZw sec.
  • the magnitude of the voltage of the priming pulse applied to the second electrode is preferably set to be larger than the threshold voltage at which discharge occurs in the discharge cell by the pulse.
  • the threshold voltage at which discharge occurs in the discharge cell is Vf
  • the priming pulse voltage is 0
  • Vf lVf or more and less than Vf may be set.
  • the voltage of the priming pulse is Vmin or more Vm It is preferable to be below ax.
  • the PDP has a three-electrode structure with a discharge electrode pair and an address electrode
  • a voltage formed between the address electrode and the other of the discharge electrode pair by the priming pulse having the same polarity as the initialization pulse is greater than a threshold voltage at which discharge occurs in the discharge cell, Alternatively, when the threshold voltage at which discharge occurs in the discharge cell is Vf, it is preferably 0.1 to less than Vf.
  • the priming pulse having a polarity opposite to that of the initialization pulse may have a ramp waveform portion.
  • an initial pulse having an inclined portion with a voltage change rate of 0.4 IV / ⁇ sec or more and 10 VZsec or less is applied to the first electrode during the initialization period of the subfield. If the sustain period is not provided in the subfield preceding the reset period, the write pulse period ends.If the sustain period is provided, the ramp period of the initialization pulse starts after the sustain period ends.
  • the second electrode may be floated before starting.
  • the second electrode is floated when a voltage having the same polarity as the initialization pulse is applied to the first electrode.
  • the subfield preceding the initialization period when the subfield preceding the initialization period has (a) an initialization period and a writing period, the subfield preceding the initialization period is (b) after the writing period. ) Initialization period and sustain period or (c) If there is an initialization period, write period and sustain period, a priming pulse having the same polarity as the initialization pulse is applied to the second electrode after the sustain period.
  • the priming pulse having the same polarity as the initialization pulse is applied to the second electrode, the priming discharge is generated by the application of the priming pulse, and the density of charged particles existing in the discharge space is increased. Priming operation ”). Therefore, when the inclined portion of the initialization pulse is applied, a weak discharge is likely to occur, and the occurrence of strong discharge can be suppressed.
  • the first electrode and the first electrode are used in the case of the all-cell initialization operation.
  • the potential difference between the two electrodes is reduced, and the potential difference between the first electrode and the second electrode is increased in the selective initialization operation.
  • the slope of the initialization pulse is applied to the first electrode, the priming pulse has already ended, so the potential difference between the first electrode and the second electrode is the initial value.
  • the potential difference is maintained at a desired value for the conversion operation. Therefore, the wall charge formation in the initialization operation is not prevented by the application of the priming noise.
  • the priming pulse is applied before the slope of the priming norska initialization pulse is started. Therefore, when the slope of the initialization pulse is applied to the first electrode, It ’s already finished.
  • the potential difference between the first electrode and the second electrode is not reduced, and the original wall charge formation is not prevented.
  • the priming operation can be performed reliably.
  • the threshold voltage at which discharge occurs in the discharge cell is set to Vf when the voltage of the priming pulse is set to 0.1 lVf or more and less than Vf, the light emission associated with the priming supply can be suppressed, so the contrast ratio is improved. can do.
  • the voltage of the priming pulse is set to 0.5 Vf or more and less than Vf, both the effect of suppressing the light emission associated with the priming operation and the effect of suppressing the strong discharge by the priming operation can be expected.
  • an initialization pulse is applied to one of the discharge electrode pair, and a priming pulse having the same polarity as the initialization pulse is applied to the address electrode.
  • Priming discharge can be generated between the other electrode of the discharge electrode pair and the address electrode. That is, the electrode to which the initialization pulse is applied is not used for priming discharge, and priming discharge can be performed between the other electrodes. This produces an effect of preventing the priming discharge itself from becoming a strong discharge.
  • a priming pulse having the same polarity as the initialization pulse is applied to the address electrode
  • a priming pulse having the opposite polarity to the initialization pulse is applied to the other of the discharge electrode pair. Even if the voltage of the priming pulse applied to is small, priming discharge can be reliably generated between the other of the discharge electrode pair and the address electrode.
  • a ramp waveform part that gradually changes with respect to the priming pulse having the opposite polarity to the initialization pulse, it is possible to suppress light emission due to priming discharge and erroneous discharge accompanying sudden voltage changes such as a rectangular wave. it can.
  • the subfield preceding the initialization period has (a) an initialization period and a writing period, the subfield preceding the initialization period is (b) the initialization period after the writing period. And (c) If there is an initialization period, a writing period and a sustain period, there are a plurality of first electrodes after the sustain period and before the ramp of the initialization pulse is started, each having a different polarity.
  • a voltage is applied, if the second electrode is allowed to float, the potential of the second electrode changes partially to the same polarity as the voltage applied to one of the first electrodes. Therefore, it is possible to generate a priming discharge between the second electrode portion where the voltage has changed partially and the other one of the first electrodes to which a voltage of the opposite polarity is applied.
  • the second electrode is floated when a voltage having the same polarity as the initialization pulse is applied to the first electrode, the potential force of the second electrode has the same polarity as the voltage applied to the first electrode. Therefore, the priming discharge can be generated by the potential change of the second electrode.
  • the priming discharge occurs, the charged particle density in the discharge space is increased when the inclined portion of the initialization pulse is applied, and a weak discharge is likely to occur. It can be suppressed.
  • the present invention is effective as a technique for suppressing strong discharge in the initialization period.
  • the effect can be expected for high-definition PDP, high brightness PDP with high total pressure ratio or high xenon partial pressure ratio.
  • FIG. 1 is a perspective view showing a main part of a PDP that works according to an embodiment.
  • FIG. 2 is an electrode wiring diagram of a PDP that is useful for an embodiment.
  • FIG. 3 is a block diagram showing the configuration of a PDP device that is relevant to the embodiment.
  • FIG. 4 is a subfield configuration diagram of 1 TV field in the PDP driving method.
  • FIG. 5 is a timing chart of drive voltages applied to each electrode by the drive method according to Example 1.
  • FIG. 6 is a timing chart of drive voltages applied to each electrode by a drive method that is based on the prior art.
  • FIG. 7 is a timing chart and APD waveforms of drive voltages applied to each electrode by the drive method according to Example 1.
  • FIG. 8 is a timing chart of drive voltages applied to each electrode by the drive method according to Example 2.
  • FIG. 9 is a timing chart and APD waveform of a driving voltage applied to each electrode by the driving method according to Example 3.
  • FIG. 10 is a timing chart and APD waveforms of drive voltages applied to each electrode by the drive method according to Example 4.
  • FIG. 11 is a timing chart of drive voltages applied to each electrode by the drive method according to Example 5.
  • FIG. 12 is a timing chart of drive voltages applied to each electrode by the drive method according to Example 6.
  • FIG. 13 Drive waveforms applied to the scan electrodes during the all-cell initialization period and APD output waveforms when a weak discharge is normally generated. [14] The drive waveform applied to the scan electrode during the all-cell initialization period and the APD output waveform when a strong discharge occurs.
  • FIG. 15 is a diagram showing an example of an address electrode drive circuit for outputting drive waveforms according to the first embodiment.
  • FIG. 16 is a diagram illustrating an example of an address electrode drive circuit for outputting drive waveforms according to the first embodiment.
  • FIG. 17 is a diagram illustrating an example of a sustain electrode drive circuit for outputting a drive waveform according to the third embodiment.
  • FIG. 18 is a diagram showing an example of a sustain electrode drive circuit for outputting a drive waveform according to the third embodiment.
  • FIG. 19 is a diagram illustrating an example of a sustain electrode drive circuit for outputting a drive waveform according to the third embodiment.
  • FIG. 20 is a diagram showing the limit slope of the ramp voltage of the initialization operation for each statistical variation time Ts of the discharge start time in the driving methods of Conventional Example 1 and Example 1.
  • FIG. 22 is a diagram showing an example of a circuit for generating a priming pulse.
  • a PDP apparatus that implements the present invention includes a PDP 1 having a region for displaying an image and a drive unit that drives the PDP 1.
  • PDP1 The cell configuration and electrode arrangement of PDP1 will be described.
  • the PDP to which the present invention can be applied is not limited to this, and a general AC surface discharge type PDP can be used.
  • a front panel PA1 and a back panel PA2 are bonded to each other.
  • the front panel PA1 includes a plurality of discharge electrode pairs including scan electrodes 19a and sustain electrodes 19b arranged on the front glass substrate 11 in a stripe shape, and the dielectric layer 17 and the protective layer so as to cover the scan electrodes 19a and the sustain electrodes 19b.
  • the layer 18 is formed by being laminated.
  • the scanning electrode 19a is formed of a transparent electrode 19al and a metal electrode 19a2, and the sustain electrode 19b is also formed of a transparent electrode 19bl and a metal electrode 19b2.
  • the rear panel PA2 has a plurality of stripe-shaped address electrodes 14 on the rear glass substrate 12.
  • the protective layer 13 is formed so as to cover the address electrode 14, and the partition wall 15 is formed on the protective layer 13.
  • the discharge electrode pair and the address electrode 14 are three-dimensionally crossed, and a discharge cell is formed at each intersection.
  • the barrier ribs 15 are formed in stripes along the address electrodes 14 or are formed so as to surround the discharge spaces 20 of the respective discharge cells in a box shape.
  • a phosphor layer 16 is applied to the inner surface of the partition wall 15.
  • phosphor layers of three colors of red, green and blue are arranged in order.
  • Discharge gas is sealed in the discharge space 20 separated by the barrier ribs 15.
  • This discharge gas is a mixed gas in which a force such as helium, neon, argon, krypton, and xenon is selected, and is usually sealed at a pressure of about 67 kPa.
  • FIG. 2 is an overall electrode layout diagram of PDP1.
  • n scan electrodes SCN 1 to n and n sustain electrodes SUS 1 to n are alternately arranged in the row direction, and m address electrodes Dl to m are arranged in the column direction. Yes.
  • the PDP can express only two gradations, which are lit and non-lit, and therefore, the subfield method is generally used to drive the PDP.
  • NTSC video is composed of 60 TV fields per second.
  • SF subfields
  • red, green A method is used in which the lighting time of each blue color is time-divided and intermediate colors are expressed by combinations thereof.
  • one frame is divided into 8 SFs, and it is the number of maintenance nores to be marked in each SF, and weighted in binary mode like 1, 2, 4, 8, 16, 32, 64, 128.
  • 256 gradations are expressed by the combination of the SF that is turned on.
  • FIG. 4 is a diagram for explaining a gradation expression method for driving the PDP 1.
  • each SF is divided into an initializing period, a writing period, a sustaining period, and an erasing period, and image display is performed by a series of sequences.
  • each period will be described in more detail.
  • FIG. 5 is a chart showing drive voltage waveforms applied to each electrode by each drive circuit, and shows the IS. F. and the second S. F. in one TV field.
  • a weak discharge is generated by applying an initialization pulse to all the scan electrodes SCNl to n at once, and wall charges suitable for the operation of the subsequent writing period are accumulated (controlling the writing discharge).
  • an all-cell initializing period 31 is provided, and an all-cell initializing pulse for generating an initializing discharge is applied to all the discharge cells.
  • a selective initializing period 36 is provided, and a selective initializing pulse for generating an initializing discharge is applied only to the discharge cells that have experienced sustain discharge in the preceding SF.
  • the all-cell initialization pulse applied in IS. F. is a portion that changes from ground potential O (V) to positive potential Va (V) in the first half (see Fig. 7).
  • sustain electrodes SUSl to n and address electrodes Dl to m are basically held at ground potential 0 (V).
  • V ground potential
  • the priming pulse is applied to the address electrodes Dl to m.
  • the ramp waveform portion S2 (with a negative slope) in which the potential Vc (V) force gradually decreases toward the potential Vbt (V) (slope 0.1 to 10 VZw sec) ( Figure 7 includes periods t4 to t5).
  • the value of the voltage Vh is equal to or higher than the lowest voltage (threshold voltage) Vf at which discharge starts between the scan electrodes SCN1 to n and any of the sustain electrodes SUS1 to n and the address electrodes D1 to m, and the voltage Vbt is It is below the threshold voltage at which discharge starts between the scan electrode, the sustain electrode, and the address electrode.
  • the charge generated by the weak discharge is accumulated as a wall charge around the address electrode, the scan electrode, and the sustain electrode on the wall surface surrounding the discharge space 20.
  • this wall charge is accumulated, negative charge is generated on the surface of the protective layer 18 near the scan electrodes SCN 1 to n, and the protective layer near the sustain electrodes SUS 1 to n so that the electric field on the discharge space 20 and the electrode surface is weakened.
  • 18 Positive charge is accumulated on the surface of the phosphor layer 16 near the surface 18 and the address electrodes Dl to m.
  • the applied voltage of the scan electrode is switched from a positive voltage to a negative voltage, where a weak discharge is generated, and this weak discharge accumulates on the surface of the protective layer 18 near the scan electrodes SCN1 to n.
  • the negative charges and the positive wall charges accumulated on the surface of the protective layer 18 near the sustain electrodes SUSl to n are weakened.
  • the selective initialization pulse applied to scan electrodes SCNl to n after the second S. F. is directed from voltage Vq (V) to voltage Vbt (V) as shown in Figs. Therefore, it has a ramp waveform portion S3 (period t24 to t25 in Fig. 11) that gradually falls (slope 0.1 to LOVZ w sec).
  • sustain electrodes SUSl to n are held at voltage Vh (V), and address electrodes Dl to m are basically held at ground potential 0 (V).
  • a weak initializing discharge is selectively generated, on scan electrodes SCN1 to n and sustain electrodes SUS 1 to The wall voltage on n is weakened, and the wall voltage on the address electrodes D1 to m is also adjusted to a value suitable for the write operation.
  • the state of the wall voltage at the end of the initializing period of the subfield before the discharge is maintained as it is.
  • the voltage waveform of the initialization pulse is not limited to the one described above, and the potential difference between the scanning electrode and the address electrode is gradual (voltage change rate 0.1 lVZ / sec or more 10V Z It can be implemented in the same way as long as it can realize a state in which weak discharge continuously occurs within a period in which this voltage rises or falls (within (sec) or less), and the voltage changes slowly.
  • a priming pulse to the address electrodes Dl to m prior to the period, a strong discharge can be suppressed during the initialization operation.
  • the initial pulse may be an obtuse wave or a stepped waveform as shown in FIG. 21, or may be a waveform obtained by combining a plurality of ramp waveforms, an obtuse wave, and a stepped wave. It is only necessary to have a ramp with a voltage change rate of 0.1 IV / ⁇ sec or more and 10VZ ⁇ sec or less.
  • Write period 32 :
  • a cell to be lit by the write discharge is selected. That is, the scan electrodes SCN1 to n are applied with scan pulses of a voltage lower than the address electrodes D1 to m and the sustain electrodes SUS1 to SUSn, and are applied only to the address electrodes of the discharge cells to be lit.
  • An address discharge is caused by applying an address noise at a voltage Vw such that a voltage difference of the same sign as the wall potential is generated between the address electrode and the address electrode.
  • a sustain pulse is applied to scan electrodes SCN 1 to n and sustain electrodes SUS 1 to n, and a sustain operation is performed in which light emission is maintained only in the cells that have undergone the write discharge in write period 32. That is, first, a positive sustain pulse is applied to scan electrodes SCN1 to n to cause discharge, and then intermittently by applying sustain pulses so that the polarity is alternately switched between scan electrodes SCN1 to n and sustain electrodes SUS1 to n. To keep the luminescence.
  • Erasure period 34 In the erasing period 34, an erasing operation is performed in which the erasing discharge is selectively generated only in the discharge cells that have undergone the sustaining operation in the immediately preceding sustaining period to erase the wall charges. In the erasing period 34, an incomplete discharge is generated by applying an erasing voltage having a narrow phase difference time width with respect to the scanning electrodes SCN1 to n to the sustain electrodes SUS1 to n, thereby partially eliminating the wall charges. Prepare for SF initialization.
  • FIG. 3 is a block diagram showing the configuration of the display driving unit.
  • This drive unit includes scan electrode drive circuit 21, sustain electrode drive circuit 22, address electrode drive circuit 23, timing generator 24, AZD (AnalogZDigital) converter 25, scan number converter 26, subfield converter 27, APL ( Equipped with an Averaged Picture Level detection unit 28 and the like.
  • the video signal VD is input to the AZD conversion unit 25, and the horizontal synchronization signal H and the vertical synchronization signal V are input to the AZD conversion unit 25, the scan number conversion unit 26, and the subfield conversion unit 27.
  • the vertical sync signal V is also input to the timing generator 24.
  • the AZD conversion unit 25 converts the input video signal VD into digital signal image data, and outputs the converted image data to the scan number conversion unit 26 and the APL detection unit 28.
  • the scanning number conversion unit 26 converts the image data received from the AZD conversion unit 25 into image data corresponding to the number of pixels of the PDP 1 and outputs the image data to the subfield conversion unit 27.
  • the sub-field conversion unit 27 includes a sub-field memory (not shown), and turns on the discharge cells in each sub-field to display the image data transferred from the scanning number conversion unit 26 on the PDP 1 with gradation. It is converted into subfield data, which is a set of binary data indicating non-lighting, and stored in the subfield memory. Then, the subfield data is output to the scan electrode drive circuit 21 based on the timing signal from the timing generator 24.
  • the APL detection unit 28 detects the average luminance level of the image data.
  • the drive unit can be used to control the drive waveform based on the detected average luminance level.
  • the timing generator 24 opens the field when the vertical sync signal V force has reached a certain time. A start signal is generated, and a timing signal for instructing the start of the initialization period, the writing period, and the sustain period of each subfield is generated starting from this field start signal. Furthermore, by counting the clocks starting from the timing signal that instructs the start of each period, a timing signal that indicates the timing of pulse generation is generated for each drive circuit 21 to 23, and these various timing signals are Output to circuits 21-23.
  • the timing generator 24 stores the starting force of each subfield as well as the time until each pulse rising force S and the set time until the pulse falling are converted into the number of clocks CLK. Simultaneously with the start of the subfield, the time counter CT is reset, and when the time counter CT reaches each set time, the drive circuits 21 to 23 are instructed to rise or fall.
  • Each of the drive circuits 21 to 23 includes a known driver IC and the like, and applies a drive pulse to the PDP 1 based on the timing signal sent from the timing generator 24 as follows. Based on the timing signal sent from the timing generator 24, the scan electrode drive circuit 21 applies a scan pulse with an amplitude Vh (V), a sustain pulse with an amplitude Vm (V) to the scan electrodes SCN1 to n. Apply.
  • Sustain electrode drive circuit 22 applies a sustain pulse of amplitude Vm (V) to sustain electrodes SUSl to SUSn based on the timing signal sent from timing generator 24.
  • the address electrode drive circuit 23 applies address pulses to the address electrodes Dl to m selected based on the subfield data in accordance with the timing signal sent from the timing generator 24 during the writing period. Apply.
  • the address electrode driving circuit 23 has a sustain period in the preceding subfield after the writing period of the subfield has ended. If it is provided, after the sustain period ends, the address electrodes Dl to m are applied to the address electrodes Dl to m based on the timing signal sent from the timing generator 24 in advance of the ramp waveform portion S1 in the initialization period. Priming operation is performed by applying priming pulses in a batch. The priming pulse is preferably applied at the beginning of the initialization period or before the initialization period.
  • FIG. 7 shows only the all-cell initializing period 31 of the IS.F.
  • the address pulses Dl to m are the same as the initialization pulse. Apply a polarity priming pulse (voltage Vpr).
  • sustain electrodes SUSl to n are held at ground potential O (V) as described above, sustain electrodes SUSl to n have a negative voltage with respect to address electrodes Dl to m. Therefore, in the vicinity of the sustain electrodes SUSl to n, electrons having a large secondary electron emission coefficient compared to the phosphor layer 16 are emitted from the protective layer 18 to the discharge space 20 to generate a priming discharge.
  • the falling time of the priming pulse is preferably substantially the same as or before the start point t3 of the ramp waveform portion S1. The reason is as follows.
  • the priming noise is applied to the address electrodes D1 to m while the ramp waveform portion S1 of the initialization pulse is applied, the potential difference between the scan electrode and the address electrode becomes small, and the initialization pulse is initialized.
  • the wall charge formation due to the operation cannot be sufficiently performed, and the subsequent writing operation cannot be normally performed.
  • the falling edge of the priming pulse is almost the same as or before the start point t3 of the ramp waveform portion S1, the potential difference between the scan electrode and the address electrode is initialized. It is held at the potential difference desired for operation. Accordingly, the wall charge formation in the initialization operation is not hindered by the application of the priming pulse.
  • the priming discharge itself tends to be a strong discharge
  • the priming discharge is generated between the sustain electrodes SUSl to n and the address electrodes D1 to m, the scan electrodes SCN1 to n are not directly involved in the priming discharge. Therefore, the priming discharge itself is not likely to be a strong discharge.
  • the voltage Vpr of the priming pulse may be set to the same magnitude as the voltage Vw of the address pulse, but is preferably set within a range suitable for priming discharge separately from the voltage Vw.
  • the magnitude of the voltage Vpr of the priming pulse is preferably set to be equal to or higher than the threshold voltage at which discharge starts between the sustain electrodes SUSl to n and the address electrodes Dl to m in order to reliably generate priming discharge. ,.
  • the voltage Vpr of the priming pulse is 0.1 lVf or more and less than Vf (where Vf starts discharge between the scan electrodes SCN1 to n and any of the sustain electrodes SUSl to n and address electrodes D1 to m) Since the light emission associated with the priming discharge can be suppressed, the contrast ratio can be improved. In particular, if the voltage Vpr of the priming pulse is set to 0.5 Vf or more and less than Vf, both the effect of suppressing light emission due to the priming operation and the effect of suppressing the strong discharge by the priming operation can be expected.
  • the magnitude of the priming norse voltage Vpr is less than Vmin when the maximum value of the voltage applied to the scanning electrodes SCN1 to n is Vmax and the minimum value is Vmin during the all-cell initialization period 31.
  • the statistical composition time Ts of the discharge start time during the write operation is changed by changing the material composition and electrode arrangement of the protective layer constituting the panel, and an effect confirmation experiment is performed on the statistical dispersion time Ts. It was.
  • Voltage slope is the time variation of the voltage applied to the electrode, and the slope of this voltage is adjusted by the circuit configuration that combines the p-type semiconductor, MOSFET, and volume resistance.
  • APD near-infrared photodiode
  • Figure 13 shows an example of the APD output waveform when a weak discharge is normally generated during the all-cell initialization period.
  • FIG. 14 shows an example of an APD output waveform when a strong discharge occurs during the all-cell initialization period.
  • Limit slope is an index of the likelihood of a strong discharge. When the limit slope is large, it means that strong discharge is likely to occur when the limit slope that is difficult to generate strong discharge is small.
  • Figure 20 shows the measurement results of the ramp voltage limit slope of the initialization operation in the driving methods of Conventional Example 1 and Example 1, and plots the limit slope for each statistical variation time Ts of the discharge start time. And then.
  • the statistical variation time Ts is related to the probability of causing a strong discharge, and the probability of causing a strong discharge increases as the statistical variation time Ts increases. That is, the statistical variation time Ts of the discharge start time depends on the material surrounding the discharge space 20 and the electrode arrangement, and the surface force of the material surrounding the discharge space 20 is also insufficient when electrons supplied to the discharge space 20 are insufficient. In this case, the electron number density becomes insufficient inside the discharge space 20, and a region where a strong electric field is applied occurs sparsely in time and space. As a result, sudden ionization multiplication tends to occur irregularly, so that the statistical variation time Ts of the discharge start time increases, but the probability of causing a strong discharge is further increased.
  • the electron number density increases in the discharge space 20, and thus there is a probability of causing a strong discharge. It is considered to be kept low.
  • FIG. 22 is a diagram illustrating an example of a circuit for generating a priming noise
  • FIG. 23 is a timing chart for explaining the operation thereof.
  • the timing generator 24 generates priming pulses using the circuit shown in FIG.
  • this circuit includes a one-shot multi-layer Ml that generates pulses with a predetermined time constant, AND circuits Al, A2, A3, counters CT1, CT2, and a flip-flop circuit FF.
  • the vertical sync signal Vsync is input to the one-shot multi Ml.
  • each video field starts from the vertical synchronization signal Vsync, and the one-shot multi-Ml pulse rises by the vertical synchronization signal Vsync.
  • the synchronization signal Vsync may be given to the one-shot multi Ml through a delay circuit corresponding to the delay amount.
  • the time constant of the one-shot multi-Ml should be set to an appropriate time within the time of one field.
  • P1 indicates a pulse generated by the one-shot multi Ml
  • CLK indicates a clock pulse
  • Vsync indicates a vertical synchronization signal.
  • the AND circuits Al and A2 open the gates until the one-shot multi-Ml generates the pulse P1 and the counters CT1 and CT2 count the respective maximum counts.
  • the pulse is supplied to the counters CT1 and CT2.
  • the maximum count number of the counter CT1 (hereinafter referred to as “first set value”) is set to a count number corresponding to the time from the opening of the AND circuit A gate to t2 when the priming norse rises.
  • the maximum CT2 count (hereinafter referred to as “second set value”) is set to the count corresponding to the time from when the gate of AND circuit A2 opens until t3 when the priming pulse falls.
  • an address pulse (voltage Vw) is applied to the address electrodes Dl to m during the writing period, and priming is performed at a voltage Vpr different from the voltage Vw during the priming period.
  • Vw voltage
  • Vpr voltage
  • FIGS. 15 and 16 are diagrams showing the configuration of the address electrode drive circuit 23, in which two types of power supplies P Wl (voltage Vw) and PW2 (voltage Vpr) are provided, and output can be output to the address electrodes Dl to m with the voltage Vw and the voltage Vpr by controlling the output by separate systems.
  • a negative switching element Ta and a low-side switching element Tb are connected in series between the power supply terminal (Vw) and ground 0 (V).
  • a protection diode Db in parallel with the side switching element is removed, and an address electrode drive circuit DD is inserted in which a protection diode Da is inserted to prevent backflow from the power supply PW2 to the power supply PW1.
  • the element Ta is controlled, and the low-side switching element Tb is controlled by the control terminal L1.
  • Address electrode drive circuit DD is similar to the address electrode drive circuit conventionally used for PDP, and receives subfield data from subfield conversion unit 27, and address electrodes D1 to m The address pulse Vw is stamped from the power supply PW1 to the one selected based on the subfield data!
  • the address electrode drive circuit DD has a circuit configuration in which a power supply PW2 for outputting a voltage Vpr for performing a priming operation and a switching element Tc for controlling the output are added before the output terminal Vout. is there.
  • V is applied to the address electrode drive circuit portion DD and the high-side switching element Ta with the switching element Tc turned OFF at the control terminal SW.
  • the address pulse of voltage Vw is applied to the address electrode by the ONZOFF operation of the low-side switching element Tb.
  • the priming pulse of the voltage Vpr is applied by turning on the switching element Tc with the high-side switching element Ta and the low-side switching element Tb turned off.
  • FIG. 16 shows a circuit configuration in which the low side of the address electrode drive circuit unit DD is shelved by the voltage Vw from the ground potential 0 (V).
  • This circuit includes a combination circuit A in which a high-side switching element Ta and a low-side switching element Tb are connected in series between the voltage Vpr and ground 0 (V).
  • the output terminal of the combination circuit A and the power supply PW1 The capacitor C for the charge pump, the switching element Tc for adjusting the timing of the ground potential shelf, and the backflow prevention A combinational circuit B with diode Da is inserted.
  • the charge pump capacitor C is an example, and it may be a circuit that stably outputs the voltage Vw, such as a DC-DC converter.
  • combination circuit A is connected to the low side of address electrode drive circuit DD, and the output of combination circuit B is connected to the other side of address electrode drive circuit DD.
  • the priming is performed by setting the sustain electrodes SUSl to n to the ground potential 0 (V) and applying the positive voltage Vpr to the address electrodes Dl to m.
  • the voltage applied to the address electrodes Dl to m and the sustain electrodes SUS 1 to n is not limited to this, but the address electrodes D1 to m and the sustain electrodes SUSl to If a potential difference that can supply charged particles to the discharge space can be formed with n, the same effect can be obtained.
  • the sustain electrodes SUSl to n may be set to the ground potential 0 (V), and the address electrodes Dl to m may be floated.
  • V ground potential
  • the address electrodes D1 to m that are in the floating state also have a positive potential
  • priming discharge can be generated.
  • a force for applying a priming pulse of the positive voltage Vpr to the address electrodes Dl to m can be set to an arbitrary value existing before the priming period 35.
  • the minimum voltage of the initialization pulse is set low (the absolute value I Vbt I of the negative voltage is increased).
  • FIG. 9 is a timing chart of drive waveforms according to the third embodiment, and shows only the vicinity of the all-cell initializing period 31.
  • the priming period 35 (tl2 to tl2 ⁇ ) is reached from the time til when the previous TV field ends and the 1TV field starts to the start point tl4 of the IS.F.all-cell initialization period. tl3), and during the priming period 35, a positive voltage Vprl priming pulse is applied to the address electrodes Dl to m, and a negative voltage Vpr2 priming pulse is applied to the sustain electrodes SUS1 to SUSn, so A voltage (Vp rl -Vpr2) is formed between SUSl and SUSl to perform priming discharge.
  • a positive voltage (Vp rl) priming pulse is applied to the address electrodes Dl to m, and a negative voltage (Vpr2) priming pulse is applied to the sustain electrodes SUSl to n. Apply ⁇ ⁇ .
  • all the sustain electrodes SUSl to n are lowered from the positive potential Ve to the ground potential O (V) at the field start time til. Then, at the starting time tl2 of the priming period, the potentials of all the address electrodes Dl to m are also raised to the ground potential 0 (V) force to the positive potential Vprl. At the same time, a voltage that drops to the ground potential OV force negative potential Vpr2 is applied to all the sustain electrodes SUSl to n. At the end of the priming period tl3, the potentials of the address electrodes Dl to m and the sustain electrodes SUSl to n are returned to the ground potential 0 (V).
  • the voltage (Vprl ⁇ Vpr2) is generated between the address electrodes D1 to m and the sustain electrodes SUS1 to n. ) Is formed, and priming discharge is generated.
  • the voltage Pr formed between the address electrodes Dl to m and the sustain electrodes SUSl to n during the priming period is (Vprl-Vpr2) and becomes
  • the positive voltage Vprl and the negative voltage Vpr2 of the priming pulse are equal to or higher than the threshold voltage at which discharge starts between the voltage (Vprl-Vpr2) force sustaining electrodes SUS 1 to n and the address electrodes D 1 to m. It is preferable to set so that the priming discharge is generated reliably.
  • the voltage (Vprl-Vpr2) is 0.1 lVf or more and less than Vf (however, Vf starts discharge between the scan electrodes SCN1 to n and any of the sustain electrodes SUSl to n and address electrodes Dl to m) If the threshold voltage is set, the light emission associated with the priming discharge can be suppressed, so that the contrast ratio can be improved.
  • FIG. 17 shows the configuration of the sustain electrode driving circuit 22 for applying the sustain pulse of the positive voltage Vm to the sustain electrodes SUSl to n during the sustain period and the priming pulse of the negative voltage Vpr2 during the priming period.
  • Each of the circuits shown in FIGS. 17 to 19 is a diagram illustrating an example of the sustain electrode drive circuit according to the third embodiment, and each sustain electrode drive circuit is a power source for outputting a positive sustain pulse.
  • PW1 positive voltage Vm
  • PW2 negative voltage Vpr2
  • the circuit shown in FIG. 17 includes a circuit E in which a negative switching element Ta and a low-side switching element Tb are connected in series between the power supply PWl (Vm) and the ground terminal.
  • the output terminal of the circuit E and the power supply PW2 A circuit F in which a high-side switching element Tc and a low-side switching element Td are connected in series is connected to (Vpr2).
  • a negative voltage priming pulse is output by controlling the switching elements Tc and Td of the separation circuit F with the one-side switching element Tb turned on.
  • a positive sustain pulse can be applied to the sustain electrodes SUSl to SUSn in the sustain period, and a negative priming pulse can be applied in the priming period.
  • the circuit shown in FIG. 18 includes a circuit E that outputs a sustain pulse (voltage Vm), and a switching element Tc and a diode Dc are interposed between the output terminal Vout and the power supply Vpr.
  • the negative voltage priming pulse is controlled by controlling the switching elements Tc and Td of the separation circuit F while the non-side switching element Ta and the low-side switching element Tb of the circuit E are turned off. Is output.
  • a positive sustain pulse can be applied to sustain electrodes SUSl to SUSl-n during the sustain period, and a negative priming pulse can be applied during the priming period.
  • the circuit shown in FIG. 19 includes a circuit F in which a high-side switching element Tc and a low-side switching element Td are connected in series between a ground terminal 0 (V) and a power supply PW4 (negative voltage Vpr2).
  • a circuit E in which a high-side switching element Ta and a low-side switching element Tb are connected in series, is connected in series between the power supply Vm and the power supply Vm.
  • the switching element T in the circuit F is turned on in the state in which the negative switching element Tc of the circuit E is turned off and the one-side switching element Td is turned on.
  • a negative voltage priming pulse is output by controlling c and Td.
  • FIG. 10 is a timing chart of drive waveforms according to the fourth embodiment, which is the same as the third embodiment. However, in the priming period 35, the ground potential is 0 with respect to the sustain electrodes SUSl to n.
  • a ramp voltage is also applied that causes the V force to slowly fall.
  • the pulse applied to the sustain electrodes SUSl to n in the priming period is a ramp waveform (the address electrodes Dl to m are set to the positive voltage Vpr
  • the sustain electrodes SUSl to n are gradually lowered to the ground potential OV force negative potential Vpr2 while being held at 1), so that light emission due to priming discharge can be suppressed and the contrast ratio can be kept good.
  • a ramp waveform that gently returns at the end of the priming noise is provided in order to suppress erroneous discharge due to a rapid voltage change after the priming discharge.
  • the address electrodes Dl to m are positively connected. Priming operation is performed by applying a priming pulse of voltage Vpr.
  • FIG. 11 is a timing chart of drive waveforms that are used in the fifth embodiment, and shows from the first IS. F to the second second S. F in the 1TV field.
  • the scan electrodes SCN1 to n are ramps that gradually fall from the voltage Vq (V) to the voltage Vbt (V).
  • a selective initialization pulse having a waveform portion S3 (t24 to t25) is applied, the sustain electrodes SUS1 to SUSn are held at the voltage Vh (V), and the address electrodes D1 to m are held at the ground potential O (V).
  • a weak initializing discharge is selectively generated in the discharge cell that has undergone the sustain discharge in the IS. F., and is adjusted to a wall charge suitable for the address operation.
  • the priming period 35 is set between the time t21 when the second S.F. following the erase period 34 of the IS.F. starts and the ramp waveform portion S3 start time t24 of the selective initialization period 36.
  • a positive voltage Vpr priming pulse is applied to the address electrodes Dl to m, and the potential of the sustain electrodes SUSl to n is lowered from the positive voltage Vr to OV. Accordingly, during the priming period 35, the voltage of the address electrodes Dl to m becomes Vpr with respect to the sustain electrodes SUSl to n, and priming discharge is generated.
  • This embodiment also has basically the same effect as the all-cell initialization described in the first embodiment.
  • the priming discharge is generated before the ramp waveform portion of the selective initialization period 36
  • the charged particles are sufficiently supplied to the discharge space 20 as described in the first embodiment. Therefore, weak discharge is likely to occur during the initialization operation. Therefore, it is possible to suppress the occurrence of a strong discharge between the scan electrode and the sustain electrode, as well as to suppress the occurrence of a strong discharge between the scan electrode and the address electrode.
  • the priming discharge is generated between the address electrodes Dl to m and the sustain electrodes SUSl to n, the scan electrodes SCN1 to n do not directly participate in the priming discharge. Therefore, the priming discharge itself is not likely to be a strong discharge!
  • the magnitude of the voltage Vpr of the priming pulse is the same as that of the sustain electrodes SUSl to n. It is preferable to set the voltage higher than the threshold voltage at which discharge starts between the less electrodes Dl to m, in order to reliably generate priming discharge.
  • the voltage Vpr of the priming pulse is 0.1 lVf or more and less than Vf (where Vf is the threshold voltage at which discharge starts between the scan electrodes SCN1 to n and any of the sustain electrodes SUSl to n and address electrodes D1 to m) ),
  • Vf is the threshold voltage at which discharge starts between the scan electrodes SCN1 to n and any of the sustain electrodes SUSl to n and address electrodes D1 to m
  • the address electrodes Dl to m may be floated in the priming period 35. Since the positive voltage Vq (V) is applied to the scanning electrodes SCN1 to n during the priming period 35, the address electrodes D1 to m that are in the floating state are also set to the positive potential and are connected to the sustain electrodes SUS1 to n. Since a potential difference is formed in, priming discharge can be generated.
  • the priming pulse is applied before the ramp waveform portion S3 of the selected initial pulse is started. Similarly, a strong discharge suppressing effect can be obtained.
  • the priming pulse is not applied to the address electrodes Dl to m in the IS.F., but the priming pulse is also applied in the IS.F. as described in Examples 1 to 4. It is preferable to suppress the occurrence of strong discharge during the all-cell initialization period 31 by applying.
  • the priming period 35 is set after the immediately preceding SF erasing period 34 ends, but during or before the erasing operation for erasing the charge formed in the discharge space 20 by the immediately preceding SF.
  • a priming pulse may be applied.
  • FIG. 12 is a timing chart of drive waveforms according to the sixth embodiment.
  • the ramp waveform disappears before the ramp waveform portion that gradually falls from the voltage Vq (V) to the voltage Vbt (V) in the selective initialization period 36.
  • An erasure period 34 for leaving is provided.
  • a brimming period 35 is provided immediately before the deactivation period 34.
  • a priming discharge between the scan electrodes SCN1 to n to which the initialization pulse is applied that is, between the sustain electrodes SUS1 to n and the address electrodes D1 to m. It is not necessarily limited to between the sustain electrodes SUSl to n and the address electrodes D1 to m, but in addition to mainly generating a priming discharge between the sustain electrodes SUS1 to n and the address electrodes D1 to m. Priming discharge may also be generated between scan electrodes SCN1-n and address electrodes D1-m, and between scan electrodes SCN1-n and sustain electrodes SUS1-n.
  • the form of applying a voltage to the address electrodes Dl to m and the sustain electrodes SUSl to n is not limited to that described in the above embodiment, and in the priming period 35, the address electrodes D1 to m If a potential difference capable of supplying charged particles to the discharge space can be formed between the sustain electrodes SUS1 to SUSn, the same effect can be obtained.
  • the driving method according to the present invention is not limited to the surface discharge type, and can be applied to a counter discharge type PDP in which a counter electrode is formed between partition walls. Similar effects can be expected.
  • the PDP driving method and the driving device it is possible to eliminate the occurrence of strong discharge in the initialization operation by the priming operation before the initialization operation, and to display an image with good image quality. Therefore, it is useful for an image display device such as a television.
  • high-precision PDPs or high xenon partial pressures are highly effective when applied to PDPs, making them suitable for full-spec high-vision PDPs and PDPs with high luminous efficiency.

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Description

明 細 書
プラズマディスプレイパネルの駆動方法および画像表示装置
技術分野
[0001] 本発明は、コンピュータやテレビなどの画像表示に用いるプラズマディスプレイパネ ルの駆動方法および画像表示装置に関する。
背景技術
[0002] 近年、コンピュータやテレビなどの画像表示機器にプラズマディスプレイパネル（以 下、 PDPと略す）が用いられている。現在主流と成っている交流面放電型 PDPは、 前面ガラス基板上に走査電極および維持電極がストライプ状に配設され当該電極を 覆うように誘電体層および保護膜層が積層されてなる前面パネルと、背面ガラス基板 上にアドレス電極力 Sストライプ状に配設され、当該アドレス電極を覆うように保護層が 形成され、保護層上に隔壁が形成された背面パネルとが貼り合わせられて構成され ている。
[0003] 隔壁の内壁には通常、カラー表示のため、赤、緑、青の三色の蛍光体層が塗布さ れている。隔壁で区切られた放電空間には、放電ガスが封入されている。
NTSC方式でテレビ映像を表示する場合、 1秒間に 60フレームの画像を表示する 1S PDPでは元来、点灯あるいは非点灯の 2階調しか階調表現できないため、 1フレ ームを複数のサブフィールド（以下、 S. F.と記載する）に分割し、その組み合わせに よって中間色を表現する方式が用いられている。例えば、各 S. F. の放電維持期間 に印カロする維持ノ ノレス数の itを、 1, 2, 4, 8, 16, 32, 64, 128のように 2進数モー ドで重み付けをおこなうことによって、赤、緑、青の各色を 256階調で表現する。
[0004] 各 S. F.はさらに、書き込み放電を起こすのに必要な壁電荷を弱放電によって蓄 積する初期化期間、書き込み放電によって点灯させるセルの選択を行なう書き込み 期間、書き込み放電をおこなったセルのみ発光を維持させる維持動作をおこなう維 持期間、直前の維持期間において維持動作をおこなったセルに対してのみ選択的 に消去放電を発生させて、壁電荷を消去させる消去動作をおこなう消去期間に分割 されており、初期化、書き込み、維持、消去という一連のシーケンスによって画像表示 を行なう。
[0005] このような PDPにおいて、大型で薄型軽量ィ匕を実現するだけでなぐより高画質を 実現するため高精細化への要望も高まっており、それに応えるための開発がなされ ている。
例えば、初期化パルスとして、特許文献 1, 2に示されるように、緩やかな傾斜で電 位が変化するランプ波形部分を有する初期化パルスを印加することによって、放電セ ル内に微弱放電を発生させて所望の壁電荷を蓄積し、それによつて、次の書き込み 動作を安定して行なう技術が知られて 、る。
[0006] また、特許文献 1, 2に示されるように、すべての放電セルに対して初期化放電を発 生させる全セル初期化と、前の S. F.で維持放電を経験したセルに対して選択的に 初期化放電を発生させる選択初期化とを組み合わせて用いる技術もあり、例えば、 1 TVフィールド内の最初の S. F.では全セル初期化を行い、 2番目以降の S. F.では 選択初期化を行なうことによって、コントラストを良好にすることができる。
[0007] また、 PDPの高精細化に伴って、セル開口率が減少するため、輝度が低下して映 像が全体的に暗くなる傾向がある。そこで、可視光の発光を担うキセノンやクリプトン の分圧比あるいは放電ガスの全圧を高く設定することによって最高輝度を確保して 高画質表示する技術も注目されている。例えば、全圧を 180Torr以上 750Torr以 下とし、キセノン分圧 itを 10%、 15%、 20%、 30%、 50%、 80%、 90%、 95%、 98 %、 100%としたものが検討されている。
特許文献 1：特開 2000— 214823号公報
特許文献 2：特開 2005— 321680号公報
非特許文献 1 :電気学会技術報告 第 688号 第 19頁 2. 8表
非特許文献 2 :IDW'04 PDP7- 2
発明の開示
発明が解決しょうとする課題
[0008] 上記のようにランプ波形部分を有する初期化パルスを印加することによって、本来、 放電セル内に弱放電を発生させて所望の壁電荷を蓄積するのである力 初期化期 間に、電離増倍が時間的に急激に進展する強い放電 (以下、強放電と記載する）が 発生してしまうことがある。強放電が発生すると、放電セル内の電界を打ち消すような 過剰の壁電荷が蓄積されるため、初期化期間終了時に所望の壁電位よりも高い壁 電位が形成される。それによつて、書き込みしない放電セルでも、維持期間において 維持発光してしまうことで画像表示を正常に行なえなくなり、画像にチラツキ、ザラッ キなどが生じる (特許文献 1参照)。また強放電が発生すると、黒輝度が上昇しコント ラスト比が著しく低下し、低階調表現が多い映像を表示する場合には画質が著しく劣 化する。
[0009] このような問題に対して、強放電が起きやすい電極間の電位差を下げることにより、 初期化期間での強放電の発生を低減する技術が知られている (特許文献 2参照)。 例えば、図 6に示す例では、走査電極 SCNl〜mに印加する初期化パルスの電圧 がピークを迎える付近の時間帯において、アドレス電極 Dl〜mに、初期化パルスと同 極性の電圧を印加することにより、強放電が起き易い電極間（走査電極とアドレス電 極間）の電位差を、放電が発生する電位差よりも十分に小さくしており、これによつて 強放電の発生を低減することができる。
[0010] し力しながら、初期化パルス印加時に電極間の電位差を小さくすることは、書き込 み動作を正常に行うためのセル内電圧を十分に確保することができず、正常な画像 表示を行えな 、と 、う課題がある。
次に PDPの高精細化に伴う課題について説明する。 PDPの高精細化にともない、 1放電セルの体積が小さくなり、放電セルの体積に対する表面積の割合が増加する ので、壁面での荷電粒子の再吸収および弾性衝突に起因した発熱によるエネルギ 一損失が増大する結果、初期化期間前に放電セル内部の荷電粒子数が少なくなる 。また、荷電粒子数が少ないと、各期間での駆動電圧を高く設定する必要があるが、 駆動電圧を高くすると電極周辺の放電空間および電極表面での電界強度が強くなる ので、電離増倍が時間的に急激に進む確率が高くなる。その結果、初期化期間にお V、て強放電が発生しやすくなる。
[0011] また、キセノンやクリプトンなどの分圧比が高くなることによつても、強放電が発生し やすくなる。
これは、キセノンやクリプトンなど原子番号の大きい元素は、第一イオン化エネルギ 一が小さいため、第一イオン化エネルギーが大きいヘリウム、ネオン、アルゴンと比べ て、 2次電子放出係数が非常に小さい (非特許文献 1参照)。そのため、保護膜表面 力 放電空間に供給される電子の絶対数が少なくなり、放電開始に必要な閾値電圧 が高くなり、セル内に強い電界が発生し、強放電が発生しやすくなる。
[0012] 従って、高精細な PDPやキセノンやクリプトンなどの分圧比が高い PDPでは、上記 強放電の発生が顕著になるため、従来技術のように電極間の電位差を縮めても、初 期化期間における強放電の発生を抑えることは難しい。
本発明は、上記課題に鑑み、 PDPを駆動する時に、初期化期間に強放電が発生 するのを抑え、それによつて、画像のチラツキゃザラツキなどをなくし、高精細で高画 質な表示を可能とすることを目的とする。
課題を解決するための手段
[0013] 上記目的を達成するため本発明は、 1TVフィールドが複数のサブフィールドで構成 され、当該複数のサブフィールドを構成するサブフィールドは、初期化期間、書き込 み期間、維持期間の中で (a)初期化期間と書き込み期間、（b)初期化期間と維持期 間、（c)初期化期間と書き込み期間と維持期間のいずれか一つを有する方式で駆動 することによって画像表示する駆動方法において、サブフィールドの初期化期間に、 電圧変化率が 0. 1VZ sec以上 10VZ sec以下である傾斜部分を有する初期 化パルスを第 1電極に印加して PDPを駆動するときに、初期化期間に先行するサブ フィールドが (a)初期化期間と書き込み期間を有する場合は当該書き込み期間の後 、当該初期化期間に先行するサブフィールドが (b)初期化期間と維持期間または (c) 初期化期間、書き込み期間と維持期間を有する場合は当該維持期間の後、初期化 パルスの傾斜部が開始される前に、第 1電極と対向する第 2電極に、初期化パルスと 同極性のプライミングパルスを印加することとした。
[0014] このプライミングパルスは、初期化パルスの傾斜部が開始される直前に印加するこ とが好ましい。
ここで、 （a)初期化期間と書き込み期間を有する場合とは、初期化期間と書き込み 期間を有するが維持期間を有さない場合を意味し、（b)初期化期間と維持期間を有 する場合とは、初期化期間と維持期間を有するが書き込み期間を有さない場合を意 味する。従って、プライミングノ ルスは、初期化期間に先行するサブフィールドが維持 期間を有さない場合は当該サブフィールドの書き込み期間の後、当該初期化期間に 先行するサブフィールドが維持期間を有する場合は当該維持期間の後に印加される
[0015] なお、いうまでもなぐ 1TVフィールドを構成する複数のサブフィールドに、初期化 期間、書き込み期間、維持期間の中で、（a)初期化期間と書き込み期間を有するサ ブフィールド、（b)初期化期間と維持期間を有するサブフィールド、（c)初期化期間と 書き込み期間と維持期間を有するサブフィールドが混在されていてもよい。
また「サブフィールドの初期化期間」は、全セル初期化期間、選択初期化期間のいず れでもよい。
[0016] また、「電圧変化率が 0. IV/ μ sec以上 10VZ μ sec以下である傾斜部分」に関 しては、電圧がなめらかに変化するランプ波形や鈍波である場合以外に、電圧が階 段状に変化する階段状波形である場合でも、平均電圧変化率が 0. lVZ/ sec以上 lOVZw sec以下であれば、この傾斜部分に該当する。
第 2電極に印加するプライミングパルスの電圧の大きさとしては、当該パルスによつ て放電セルで放電が生じる閾値電圧よりも大きく設定することが好ましい。あるいは、 放電セルで放電が発生する閾値電圧を Vfとするとき、プライミングパルスの電圧を 0
. lVf以上 Vf未満に設定してもよい。
[0017] また、初期化パルスを印加するときに第 2電極に対して第 1電極に力かる電圧の最 大値を Vmax,最小値を Vminとするとき、プライミングパルスの電圧は、 Vmin以上 Vm ax以下とすることが好まし 、。
PDPが放電電極対とアドレス電極を備えた 3電極構造の場合、放電電極対の一方 に初期化パルスを印加し、アドレス電極に初期化ノ ルスと同極性のプライミングパル スを印加することが好まし 、。
[0018] ここで、初期化パルスと同極性のプライミングパルスによって、アドレス電極と放電電 極対の他方との間に形成される電圧は、放電セルで放電が発生する閾値電圧よりも 大きいこと、あるいは、放電セルで放電が発生する閾値電圧を Vfとするとき、 0. lVf 以上 Vf未満であることが好まし 、。 また、アドレス電極に、初期化ノ《ルスと同極性のプライミングパルスが印加されてい るときに、放電電極対の他方に、初期化パルスと反対極性のプライミングパルスを印 加する。
[0019] この初期化パルスと反対極性のプライミングパルスは、ランプ波形部分を有する場 合があってもよい。
上記目的を達成するため、サブフィールドの初期化期間に、電圧変化率が 0. IV/ μ sec以上 10VZ sec以下である傾斜部分を有する初期ィ匕パルスを第 1電極に印 加し、当該初期化期間に先行するサブフィールドに維持期間を設けていない場合に は書き込み期間が終了した後、維持期間を設けている場合には維持期間が終了し た後、初期化パルスの傾斜部が開始される前に、第 2電極をフローティングにしても よい。
[0020] ここで、第 1電極に初期化パルスと同極性の電圧が印加されているときに第 2電極 をフローティングにすることが好まし 、。 発明の効果
[0021] 上記本発明によれば、初期化期間に先行するサブフィールドが (a)初期化期間と 書き込み期間を有する場合は当該書き込み期間の後、当該初期化期間に先行する サブフィールドが (b)初期化期間と維持期間または (c)初期化期間、書き込み期間と 維持期間を有する場合は当該維持期間の後に、第 2電極に、初期化パルスと同極性 のプライミングパルスを印加する。すなわち、初期化期間に先行するサブフィールド 力 維持期間を有さない場合は当該サブフィールドの書き込み期間の後、当該初期 化期間に先行するサブフィールドが維持期間を有する場合は当該維持期間の後に 、第 2電極に、初期化パルスと同極性のプライミングパルスを印加するので、このプラ イミングパルス印加によってプライミング放電が発生して、放電空間に存在する荷電 粒子密度が高められる（このような動作を「プライミング動作」と記載する)。従って、初 期化パルスの傾斜部が印加されるときに、微弱放電が発生しやすい状態となり、強放 電の発生が抑えられる。
[0022] 強放電の発生が抑えられることによって、画像のチラツキ、ザラツキなどが飛躍的に 改善され高精細の画像表示ができるとともに、コントラスト比が向上する。 上記効果を得るうえで、プライミングパルスを、初期化パルスの傾斜部が開始される 直前に印加することが好ま 、。
従来技術のように、初期化パルスの傾斜部が印加されているときに第 2電極に初期 化パルスと同極性のパルスを印加した場合、全セル初期化動作の場合には第 1電極 と第 2電極との間の電位差が小さくなり、選択初期化動作の場合には第 1電極と第 2 電極との間の電位差が大きくなるので、いずれの場合も初期化動作による壁電荷形 成を過不足なく正常に行うことができず、後続する書き込み動作を正常に行えないと いう不具合が生じ得る。これに対して本発明では、第 1電極に初期化パルスの傾斜 部が印加されているときには、プライミングパルスはすでに終了しているので、第 1電 極と第 2電極との間の電位差は初期化動作に所望の電位差に保持される。従って、 プライミングノ ルスの印加によって初期化動作での壁電荷形成が妨げられることもな い。
[0023] 上記本発明では、プライミングノ ルスカ 初期化パルスの傾斜部が開始される前に 印加されているので、第 1電極に初期化パルスの傾斜部が印加されているときには、 プライミングノ ルスはすでに終了して ヽる。
従って、上記従来技術のように初期化パルスの傾斜部が印加されているときに、第
2電極にパルスが印加されることで、第 1電極と第 2電極との間の電位差が小さくなる ことはなぐ本来の壁電荷形成が妨げられることもない。
[0024] ここで、プライミングパルスの電圧を、当該パルスによって放電セルで放電が生じる 閾値電圧よりも大きく設定すれば、プライミング動作を確実に行うことができる。
一方、プライミングパルスの電圧を、放電セルで放電が発生する閾値電圧を Vfとする とき、 0. lVf以上 Vf未満に設定すれば、プライミング供給に伴う発光が抑えられるの で、コントラスト比を良好にすることができる。
[0025] 特に、プライミングパルスの電圧を 0. 5Vf以上 Vf未満に設定すれば、プライミング 動作に伴う発光を抑える効果と、プライミング動作による強放電抑止効果の両方が期 待できる。
PDPが放電電極対とアドレス電極を備えた 3電極構造の場合、放電電極対の一方 に初期化パルスを印加し、アドレス電極に初期化ノ ルスと同極性のプライミングパル スを印加すれば、放電電極対の他方とアドレス電極との間でプライミング放電を発生 させることができる。すなわち、初期化パルスを印加する電極はプライミング放電には 用いず、それ以外の電極間でプライミング放電を行なうことができる。これによつて、 プライミング放電自体が強放電になるのを防止する効果を奏する。
[0026] ここで、アドレス電極に初期化パルスと同極性のプライミングパルスが印加されてい るときに、放電電極対の他方に、初期化パルスと反対極性のプライミングパルスを印 加すれば、アドレス電極に印加するプライミングパルスの電圧は小さくても、放電電極 対の他方とアドレス電極との間でプライミング放電を確実に発生させることができる。 この初期化パルスと反対極性のプライミングパルスに対して、緩やかに変化するラ ンプ波形部分を設けることにより、プライミング放電に伴う発光や矩形波のような急激 な電圧変化に伴う誤放電を抑えることができる。
[0027] また、初期化期間に先行するサブフィールドが (a)初期化期間と書き込み期間を有 する場合は当該書き込み期間の後、当該初期化期間に先行するサブフィールドが（ b)初期化期間と維持期間または (c)初期化期間、書き込み期間と維持期間を有する 場合は当該維持期間の後、初期化パルスの傾斜部が開始される前に、第 1電極が 複数あり、各々異なる極性の電圧が印加されている場合には、第 2電極をフローティ ングにすれば、第 2電極の電位が第 1電極の一方に印加される電圧と部分的に同極 性に変化する。従って、この部分的に電圧変化した第 2電極部分と反対極性の電圧 が印加されている第 1電極の他方との間でプライミング放電を発生させることが可能 である。
[0028] また、第 1電極に初期化パルスと同極性の電圧が印加されているときに第 2電極を フローティングにすれば、第 2電極の電位力 第 1電極に印加される電圧と同極性の 方向に変化するので、この第 2電極の電位変化によってプライミング放電を発生させ ることが可能である。
プライミング放電が発生すれば、初期化パルスの傾斜部が印加されるときに、放電 空間に存在する荷電粒子密度が高められ、微弱放電が発生しやすい状態となって いるので、強放電の発生が抑えられる。
[0029] また、このように第 2電極をフローティングにすれば、第 2電極にプライミングパルス を印加する必要がないので、電力消費の増加を抑えながらプライミング放電を発生さ せることができる。
本発明は、初期化期間における強放電を抑止する技術として有効である。特に高 精細 PDP、高全圧比あるいは高キセノン分圧比による高輝度高効率 PDPに対して 効果が期待できる。
図面の簡単な説明
[図 1]実施の形態に力かる PDPの要部を示す斜視図である。
[図 2]実施の形態に力かる PDPの電極配線図である。
[図 3]実施の形態に力かる PDP装置構成を示すブロック図である。
[図 4]PDP駆動法における 1TVフィールドのサブフィールド構成図である。
[図 5]実施例 1にかかる駆動方法で各電極に印加する駆動電圧のタイミングチャート である。
[図 6]従来技術に力かる駆動方法で各電極に印加する駆動電圧のタイミングチャート である。
[図 7]実施例 1にかかる駆動方法で各電極に印加する駆動電圧のタイミングチャート および APD波形である。
[図 8]実施例 2にかかる駆動方法で各電極に印加する駆動電圧のタイミングチャート である。
[図 9]実施例 3にかかる駆動方法で各電極に印加する駆動電圧のタイミングチャート および APD波形である。
[図 10]実施例 4にかかる駆動方法で各電極に印加する駆動電圧のタイミングチャート および APD波形である。
[図 11]実施例 5にかかる駆動方法で各電極に印加する駆動電圧のタイミングチャート である。
[図 12]実施例 6にかかる駆動方法で各電極に印加する駆動電圧のタイミングチャート である。
[図 13]全セル初期化期間に走査電極に印加する駆動波形および正常に弱放電が発 生した時の APD出力波形である。 圆 14]全セル初期化期間に走査電極に印加する駆動波形および強放電発生した時 の APD出力波形である。
[図 15]実施例 1にかかる駆動波形を出力するためのアドレス電極駆動回路の一例を 示す図である。
[図 16]実施例 1にかかる駆動波形を出力するためのアドレス電極駆動回路の一例を 示す図である。
圆 17]実施例 3にかかる駆動波形を出力するための維持電極駆動回路の一例を示 す図である。
圆 18]実施例 3にかかる駆動波形を出力するための維持電極駆動回路の一例を示 す図である。
圆 19]実施例 3にかかる駆動波形を出力するための維持電極駆動回路の一例を示 す図である。
圆 20]従来例 1と実施例 1の駆動方法において、放電開始時間の統計的ばらつき時 間 Tsごとに、初期化動作のランプ電圧の限界傾きを示す図である。
圆 21]初期化期間において用いる電圧波形の例を示す図である。
[図 22]プライミングパルスを発生させる回路の一例を示す図である。
圆 23]上記回路の動作を説明するタイミングチャートである。
符号の説明
1 PDP
PA1 前面パネノレ
PA2 背面パネル
SUSl〜n 維持電極
SCNl〜n 走査電極
Dl〜m アドレス電極
11 前面ガラス基板
12 背面ガラス基板
13 保護層
15 隔壁 16 蛍光体層
17 誘電体ガラス層
18 保護層
20 放電空間
21 走査電極駆動回路
22 維持電極駆動回路
23 アドレス電極駆動回路
24 タイミング発生部
31 全セル初期化期間
32 書き込み期間
33 維持期間
34 消去期間
35 プライミング期間
36 選択初期化期間
発明を実施するための最良の形態
[0032] 本発明を実施する PDP装置は、画像を表示する領域を持つ PDP1と、当該 PDP1 を駆動する駆動部とから構成されて!ヽる。
(パネル構成）
PDP1のセル構成，電極配置などを説明する。ただし、本発明を適用できる PDPは これに限定されることはなぐ一般的な交流面放電型 PDPを用いることができる。
[0033] 図 1に示すように、前面パネル PA1と背面パネル PA2とが互いに貼り合わせられて 構成されている。
前面パネル PA1は、前面ガラス基板 11上に、走査電極 19a及び維持電極 19bから なる放電電極対が複数ストライプ状に配設され、走査電極 19aおよび維持電極 19b を覆うように誘電体層 17および保護層 18が積層形成されて構成されて ヽる。走査電 極 19aは、透明電極 19alおよび金属電極 19a2で形成され、維持電極 19bも透明電 極 19bl,金属電極 19b2で形成されている。
[0034] 背面パネル PA2は、背面ガラス基板 12上にアドレス電極 14が複数ストライプ状に 配設され、アドレス電極 14を覆うように保護層 13が形成され、保護層 13上に隔壁 15 が形成されて構成されて 、る。
上記放電電極対とアドレス電極 14とは立体交差しており、各交差箇所に放電セル が形成されている。上記隔壁 15は、アドレス電極 14に沿ってストライプ状に形成され たり、各放電セルの放電空間 20を箱状に囲むように形成されている。
[0035] 隔壁 15の内面には、蛍光体層 16が塗布されている。通常カラー表示のため、赤、 緑、青の三色の蛍光体層が順に配置されている。
隔壁 15で区切られた放電空間 20には放電ガスが封入されている。この放電ガスは 、ヘリウム、ネオン、アルゴン、クリプトン、キセノンなど力も選択される混合ガスであつ て、通常、 67kPa程度の圧力で封入されている。
[0036] 図 2は、 PDP1の全体的な電極配置図である。
PDP 1には、行方向に n本の走査電極 SCN 1〜nおよび n本の維持電極 SUS 1〜n が交互に配設され、列方向に m本のアドレス電極 Dl〜mが配設されている。
(PDP1の駆動方法）
PDP1を駆動する階調表現方式について説明する。
[0037] 元来、 PDPでは点灯ある 、は非点灯の 2階調しか階調表現できな 、ため、 PDPを 駆動するのに一般的にサブフィールド方式が用いられている。例えば、テレビ映像表 示する場合、 NTSC方式における映像は 1秒間 60TVフィールドで構成されており、 1TVフィールドを複数のサブフィールド (以下、「S. F.」と記載する）に分割すること によって、赤、緑、青の各色の点灯時間を時分割し、その組み合わせによって中間 色を表現する方式が用いられている。たとえば、 1フレームを 8つの S. F.に分割し、 各 S. F.で印カロする維持ノ ノレス数の itを、 1, 2, 4, 8, 16, 32, 64, 128のように 2 進数モードで重み付けを行ない、点灯する S. F.の組み合わせにより 256階調を表 現する。
[0038] 図 4は、 PDP1を駆動する階調表現方式を説明する図である。
放電セルの放電動作を制御するために、各 S. F.は、初期化期間，書き込み期間 ,維持期間，消去期間に分割され、一連のシーケンスによって画像表示をおこなう。 以下、各期間についてさらに詳しく説明する。
図 5は、各駆動回路が各電極に印加する駆動電圧波形を示すチャートであって、 1 TVフィールドの中の第 IS. F.と第 2S. F.について示している。
[0039] 初期化期間：
初期化期間においては、すべての走査電極 SCNl〜nに一括して初期化パルスを 印加することによって弱放電を発生させ、後に続く書き込み期間の動作に適した壁 電荷を蓄積する（書き込み放電を制御するのに適した壁電位を形成する。 ) o
本実施形態においては、 1TVフィールド内で先頭の第 IS. F.では、全セル初期 化期間 31が設けられ、すべての放電セルに初期化放電を発生させる全セル初期化 パルスを印加する。一方、第 2S. F.以降では、選択初期化期間 36が設けれ、先行 する S. F.で維持放電を経験した放電セルのみで初期化放電を発生させる選択初 期化パルスを印加する。
[0040] 第 IS. F.で印加する全セル初期化パルスは、図 7に示されるように、前半に、接地 電位 O (V)から正電位 Va (V)に変化する部分（図 7で期間 tl〜t2)、その後、正の傾 きで緩やかに (傾き 0. 1〜： LOVZ μ sec)電位 Vh (V)へと変化するランプ波形部分 S 1 (図 7で期間 t3〜t4)を有する。
このとき、維持電極 SUSl〜nおよびアドレス電極 Dl〜mは基本的に接地電位 0 (V )に保持する。詳しくは、後の実施例で説明するが、ランプ波形部分 S1が開始される 前にアドレス電極 Dl〜mにプライミングパルスを印加することが望ましぐ図 7に示す 実施例では、期間 t2〜t3にお!/、てアドレス電極 Dl〜mにプライミングパルスを印加し ている。
[0041] 全セル初期化パルスの後半には、負の傾きで電位 Vc (V)力も電位 Vbt (V)に向か つて緩やかに (傾き 0. l〜10VZw sec)下降するランプ波形部分 S2 (図 7で期間 t4 〜t5)を備える。
電圧 Vhの値は、走査電極 SCNl〜nと、維持電極 SUSl〜n及びアドレス電極 D1 〜mのいずれかとの間で放電が開始する最低電圧（閾値電圧) Vf以上であり、電圧 V btも、走査電極と維持電極およびアドレス電極との間で放電が開始する閾値電圧以 下である。 [0042] ランプ波形部分 SIでは、放電空間 20内の電位差が放電開始の電位差よりも高くな つて、放電空間 20に微弱な気体放電 (電離増倍が時間的に緩やかに進展する弱放 電）が発生し、当該部弱放電により発生した電荷が、放電空間 20を囲む壁面におけ るアドレス電極、走査電極、維持電極周辺に壁電荷として蓄積される。この壁電荷が 蓄積されるとき、放電空間 20および電極表面の電界を弱めるように、走査電極 SCN 1〜n付近の保護層 18表面には負電荷が、維持電極 SUS 1〜n付近の保護層 18表 面およびアドレス電極 Dl〜m付近の蛍光体層 16表面には正電荷が蓄積される。
[0043] ランプ波形部分 S2では、走査電極の印加電圧が正電圧から負電圧に入れ替わり、 ここでは弱放電が発生し、この弱放電によって、走査電極 SCNl〜n付近の保護層 1 8表面に蓄積された負電荷および維持電極 SUSl〜n付近の保護層 18表面に蓄積 された正壁電荷が弱められる。
このように 2回の微弱放電で全ての放電セルが初期化されて、走査電極とアドレス 電極および維持電極間に書き込み動作に適した壁電位が形成される。
[0044] 一方、第 2S. F.以降において走査電極 SCNl〜nに印加する選択初期化パルス は、図 11, 12に示されるように、電圧 Vq (V)から電圧 Vbt (V)に向力つて緩やかに（ 傾き 0. 1〜： LOVZ w sec)下降するランプ波形部分 S3 (図 11で期間 t24〜t25)を有 する。
このとき、維持電極 SUSl〜nは電圧 Vh (V)に保持し、アドレス電極 Dl〜mは基本 的に接地電位 0 (V)に保持する。
[0045] 実施例 5, 6で後述するが、ランプ波形部分 S3が開始される前にアドレス電極 Dl〜 mにプライミングパルスを印加することが望ましぐ図 11に示す例では、期間 t22〜t23 にお 、てアドレス電極 Dl〜mにプライミングパルスを印加して!/、る。
選択初期ィ匕パルスの印加によって、前のサブフィールドの維持期間で維持放電を 行った放電セルでは、選択的に微弱な初期化放電が発生し、走査電極 SCNl〜n上 および維持電極 SUS 1〜n上の壁電圧が弱められ、アドレス電極 D 1〜m上の壁電圧 も書込み動作に適した値に調整される。一方、前のサブフィールドで書込み放電お よび維持放電を行わなカゝつた放電セルでは、放電することがなぐ前のサブフィール ドの初期化期間終了時における壁電圧の状態がそのまま保たれる。 [0046] なお、初期化パルスの電圧波形は、上記のようなものに限定されることなぐ走査電 極とアドレス電極との間の電位差が緩やかに（電圧変化率 0. lVZ / sec以上 10V Z sec以下で)上昇あるいは下降して、この電圧が緩やかに変化する期間内に微 弱放電が連続的に発生する状態を実現できるものであれば同様に実施可能であつ て、電圧が緩やかに変化する期間に先立って、アドレス電極 Dl〜mにプライミングパ ルスを印加することによって、初期化動作時に強放電が発生するのを抑えることがで きる。
[0047] 例えば初期ィ匕パルスは、図 21に示すように、鈍波あるいは階段状波形であっても、 また、ランプ波形、鈍波、階段状波を複数組み合わせた波形であってもよぐ電圧変 化率が 0. IV/ μ sec以上 10VZ μ sec以下である傾斜部分を備えていればよい。 書き込み期間 32 :
書き込み期間 32では、書き込み放電によって点灯させるセルの選択をおこなう。す なわち、走査電極 SCNl〜nに、アドレス電極 Dl〜mおよび維持電極 SUSl〜nによ りも低 、電圧の走査パルスを印加し、さらに点灯させる放電セルのアドレス電極にの み、走査電極とアドレス電極との間に前記壁電位と同符号の電圧差が生じるような電 圧 Vwでアドレスノ ルスを印加することによって、書き込み放電を起こさせる。
[0048] これにより、点灯させる放電セルでは、蛍光体層 16表面および維持電極付近の保 護層 13表面には負電荷、走査電極付近の保護層 13表面には正電荷が壁電荷とし て蓄積される。そして、書き込み期間 32が終了し、すべての電極が接地された状態 では、壁電荷により走査電極と維持電極間に維持放電を起こすのに必要な壁電位が 形成される。
維持期間 33 :
維持期間 33では、走査電極 SCN 1〜nと維持電極 SUS 1〜nに維持パルスを印加 して、書き込み期間 32で書き込み放電をおこなったセルのみ発光を維持させる維持 動作をおこなう。すなわち、まず走査電極 SCNl〜nに正の維持パルスを印加し放電 を起こし、その後、走査電極 SCNl〜nと維持電極 SUSl〜nに交互に極性が入れ替 わるように維持パルス印加することにより断続的に発光を維持させる。
[0049] 消去期間 34 : 消去期間 34では、直前の維持期間において維持動作をおこなった放電セルのみ に選択的に消去放電を発生させて、壁電荷を消去させる消去動作をおこなう。消去 期間 34では、維持電極 SUSl〜nに走査電極 SCNl〜nとの位相差時間幅の狭い消 去電圧を印加することにより、不完全な放電を発生させ壁電荷を一部消滅させ、次の S. F. の初期化動作に備える。
[0050] (駆動部の構成）
駆動部の構成について説明する。
図 3は、この表示駆動部の構成を示すブロック図である。
この駆動部は、走査電極駆動回路 21、維持電極駆動回路 22、アドレス電極駆動 回路 23、タイミング発生部 24、 AZD (AnalogZDigital)変換部 25、走査数変換部 26、サブフィールド変換部 27、 APL (Averaged Picture Level)検出部 28などを 備えている。
[0051] 駆動部において、映像信号 VDは、 AZD変換部 25に入力され、水平同期信号 H および垂直同期信号 Vは、 AZD変換部 25、走査数変換部 26およびサブフィールド 変換部 27に入力される。また、垂直同期信号 Vはタイミング発生部 24にも入力される
AZD変換部 25は、入力された映像信号 VDをデジタル信号の画像データへと変 換し、変換後の画像データを走査数変換部 26および APL検出部 28へと出力する。
[0052] 走査数変換部 26は、 AZD変換部 25から受け付けた画像データを PDP1の画素 数に応じた画像データへと変換し、サブフィールド変換部 27へと出力する。サブフィ 一ルド変換部 27は、サブフィールドメモリ（不図示）を備え、走査数変換部 26から転 送されてくる画像データを PDP1に階調表示させるための各サブフィールドでの放電 セルの点灯 Z非点灯を示す 2値データの集合であるサブフィールドデータに変換し、 ー且サブフィールドメモリに格納する。そして、タイミング発生部 24からのタイミング信 号に基づきサブフィールドデータを走査電極駆動回路 21へと出力する。
[0053] APL検出部 28は画像データの平均輝度レベルを検出する。駆動部では、検出し た平均輝度レベルに基づいて駆動波形を制御するのに用いることができる。
タイミング発生部 24は、垂直同期信号 V力 一定時間経過した時点でフィールド開 始信号を生成し、このフィールド開始信号を起点に各サブフィールドの初期化期間、 書き込み期間、維持期間の開始を指示するタイミング信号を生成する。さらに、各期 間の開始を指示するタイミング信号を起点としてクロックをカウントすることにより、各 駆動回路 21〜23にパルス発生のタイミングを指示するタイミング信号を生成し、これ ら各種タイミング信号を各駆動回路 21〜23に出力する。
[0054] そのため、タイミング発生部 24には、各サブフィールドの開始力も各パルス立ち上 力 Sりまでの時間及びパルス立下りまでの設定時間がクロック CLKの数に換算されて 格納されていて、サブフィールドの開始と同時に、時間カウンタ CTをリセットして、時 間カウンタ CTが各設定時間になると、各駆動回路 21〜23に、パルスの立ち上がりあ るいは立下りの指示をする。
[0055] 各駆動回路 21〜23は、公知のドライバ ICなどを備え、タイミング発生部 24から送ら れてくるタイミング信号に基づいて以下のように PDP1に駆動パルスを印加する。 走査電極駆動回路 21は、タイミング発生部 24から送られてくるタイミング信号に基 づいて、走査電極 SCNl〜nに、振幅 Vh(V)の走査パルス、振幅 Vm (V)の維持パ ルスなどを印加する。
[0056] 維持電極駆動回路 22は、タイミング発生部 24から送られてくるタイミング信号に基 づいて、維持電極 SUSl〜SUSnに、振幅 Vm (V)の維持パルスなどを印加する。 アドレス電極駆動回路 23は、書き込み期間に、タイミング発生部 24から送られてく るタイミング信号に応じて、アドレス電極 Dl〜mの中から、サブフィールドデータに基 づ 、て選択したものにアドレスパルスを印加する。
[0057] また後述するように、アドレス電極駆動回路 23は、先行するサブフィールドに維持 期間が設けられていない場合には当該サブフィールドの書き込み期間が終了した後 、先行するサブフィールドに維持期間が設けられている場合には当該維持期間が終 了した後に、初期化期間のランプ波形部分 S1に先行して、タイミング発生部 24から 送られてくるタイミング信号に基づいて、アドレス電極 Dl〜mに一括してプライミング パルスを印加することによって、プライミング動作を行なう。このプライミングパルスの 印加は、初期化期間の初期或は初期化期間の前に行うことが好ましい。
このプライミング動作によって初期化動作を安定して行なうことができる。 [0058] 以下、実施例 1〜7で、プライミング動作に関して詳述する。
〔実施例 1〕
図 5,図 7は、実施例 1にかかる駆動波形のタイミングチャートであって、図 7では第 IS. F. の全セル初期化期間 31だけを示している。
本実施例では、第 IS. F. の全セル初期化期間 31の中で、全セル初期化パルスの ランプ波形部分 S1に先行するプライミング期間に、アドレス電極 Dl〜mに初期化パ ルスと同極性のプライミングパルス（電圧 Vpr)を印加する。
このとき維持電極 SUSl〜nは、上述したように接地電位 O (V)に保持されるので、ァ ドレス電極 Dl〜m側に対して維持電極 SUSl〜n側が負電圧となる。従って、維持電 極 SUSl〜n付近で、蛍光体層 16と比べて 2次電子放出係数の大き ヽ保護層 18から 放電空間 20へ電子が放出されてプライミング放電が発生する。
[0059] 上記プライミングパルスの立下り時点は、ランプ波形部分 S1の開始点 t3とほぼ同じ か開始点 t3よりも前にすることが好ましい。この理由は次の通りである。
初期化パルスのランプ波形部分 S1が印加されているときに、アドレス電極 Dl〜mに プライミングノ ルスが印加されて 、ると、走査電極とアドレス電極との間の電位差が小 さくなり、初期化動作による壁電荷形成を十分に行うことができず、後続する書き込み 動作を正常におこなえないという不具合が生じ得る。これに対して、プライミングパル スの立下り時点を、ランプ波形部分 S1の開始点 t3とほぼ同じか開始点 t3よりも前にす れば、走査電極とアドレス電極との間の電位差は初期化動作に所望の電位差に保 持される。従って、プライミングパルスの印加によって初期化動作での壁電荷形成が 妨げられることがない。
[0060] (プライミング放電による効果）
全セル初期化パルスのランプ波形部分で初期化動作がなされるときに、放電空間 2 0に存在する荷電粒子が乏しいと、弱放電が生じにくぐ強放電が生じやすいが、本 実施例では、上記のようにランプ波形部分 S1に先立ってプライミング放電を発生させ ているので、放電空間 20に対して荷電粒子が十分に供給されることで、初期化動作 時に弱放電が発生しやすくなる。従って、走査電極とアドレス電極間に強放電が発生 するのを抑えるだけでなぐ走査電極と維持電極間に強放電が発生するのも抑えるこ とがでさる。
[0061] これによつて、全セル初期化期間 31の終了時には、書き込みに適した壁電荷が蓄 積されるため、書き込み期間での点灯あるいは非点灯セルの選択不良が抑えられ、 画像のチラツキ、ザラツキなどが飛躍的に改善される。
一般的に高精細 PDPでは、放電セルの体積に対する表面積の割合が大きいので 、壁面での荷電粒子の再吸収および弾性衝突が大きくなり、初期化期間前に放電セ ル内部の荷電粒子数が少なくなるため、初期ィ匕パルスを印加するときに走査電極と 維持電極間で強放電が発生しやす 、。またキセノン分圧が高 、PDPにお 、ても強 電界のために強放電が発生しやすくなる。従って特に高精細 PDPやキセノン分圧が 高 、PDPにお 、ては、上記のように強放電を抑えることで画質向上の効果が大き!/ヽ
[0062] また、仮に初期化パルスが印加される走査電極 SCNl〜nと維持電極 SUSl〜nと の間でプライミング放電を発生させた場合には、プライミング放電自体が強放電にな りやすいけれども、本実施例では、維持電極 SUSl〜nとアドレス電極 Dl〜mとの間 でプライミング放電が発生するので、走査電極 SCNl〜nはプライミング放電に直接 関与しない。従って、プライミング放電自体が強放電になりにくい。
[0063] プライミングパルスの電圧 Vprは、アドレスパルスの電圧 Vwと同じ大きさにしてもよ いが、電圧 Vwとは別個に、プライミング放電に適した範囲内に設定することが好まし い。
プライミングパルスの電圧 Vprの大きさとしては、維持電極 SUSl〜nとアドレス電極 Dl〜mとの間で放電が開始する閾値電圧以上に設定することが、プライミング放電を 確実に発生させる上で好ま U、。
[0064] 一方、プライミングパルスの電圧 Vprを 0. lVf以上 Vf未満（ただし Vfは、走査電極 SCNl〜nと、維持電極 SUSl〜n及びアドレス電極 Dl〜mのいずれ力との間で放電 が開始する閾値電圧）に設定すれば、プライミング放電に伴う発光が抑えられるので 、コントラスト比を良好にすることができる。特に、プライミングパルスの電圧 Vprを 0. 5 Vf以上 Vf未満に設定すれば、プライミング動作に伴う発光を抑える効果と、ブライミ ング動作による強放電抑止効果の両方が期待できる。 [0065] また、プライミングノルスの電圧 Vprの大きさは、全セル初期化期間 31に、走査電 極 SCNl〜nに印加される電圧の最大値を Vmax,最小値を Vminとするとき、 Vmin以 上 Vmax以下 (Vmin≤ Vpr≤ Vmax)に設定することが好まし！/ヽ。
ここでは、図 7力もわ力るよう〖こ Vmax=Vh、 Vmin=Vbtであるから、電圧 Vprを Vbt 以上 Vh以下 (Vbt≤Vpr≤Vh)に設定することが好ましい。
[0066] (プライミングパルスによる効果の確認実験）
本実施例のようにプライミングパルスを印加する駆動方法と、プライミングパルスを 印カロしない従来例 1の駆動方法とで、以下のようにして、強放電の発生しやすさを比 較した。
PDP駆動時に、初期化パルスの電圧変化の傾きを変えて、強放電が発生するか否 カゝを APDと目視の両方により判定した。
[0067] パネルを構成する保護層の材料組成や電極配置を変えて、書き込み動作時の放 電開始時間の統計的ばらつき時間 Tsを変化させ、統計的ばらつき時間 Tsに対して 効果確認実験を行った。
「電圧の傾き」は、電極に力かる電圧の時間的変化であって、この電圧の傾きは p型 半導体、 MOSFETおよびボリューム抵抗を組み合わせた回路構成によって調節す る。
[0068] APDによる放電形態の測定は、光信号の受信部として利用されている近赤外線用 のフォトダイオード（以下、 APDを記載する）を用いて、キセノンの励起状態間の遷移 で放射される近赤外線の発生量を測定することによって、初期化期間および消去期 間における放電形態を測定した。
この測定によって、発生する放電の形態が、弱放電か強放電かを確認することがで きる。
[0069] また、消灯時に強放電が発生すると可視光の発光が強くなるので、放電の形態 (強 弱）は目視でも確認できる。
図 13は、全セル初期化期間において正常に弱放電が発生した時の APD出力波 形の一例を示す。
図 13において、全セル初期化期間中の時間帯 T1では、放電空間 20内の電位差 が放電開始の電位差よりも高くなり、また、時間帯 T2では、走査電極の印加電圧が 正電圧から負電圧に入れ替わり、時間帯 T1で蓄積された壁電荷のうち余分な壁電 荷が取り除かれる力 図 13のような APD出力波形によれば、時間的に急激な電離増 倍はなぐ緩やかに進展する弱放電が安定して起こっていることがわかる。
[0070] 図 14は、全セル初期化期間において強放電が発生した時の APD出力波形の一 例を示す。
図 14に示す APD出力波形によれば、全セル初期化期間中の時間帯 T3で、時間 的に急激な電離増倍が進展してしまい、強放電が発生していることがわかる。また、 時間帯 T4でも、時間帯 T3で蓄積された過剰な壁電荷により、走査電極の電圧が最 高電圧から下がったとき、あるいは負電圧が力かったときに強放電が発生して 、るこ とがわかる。
[0071] 上記の方法で、放電の強弱を APDによりモニタリングしながら、ボリューム抵抗によ つて電圧傾きを変化させ、強放電と弱放電の切り替わる傾きを限界傾きとした。
「限界傾き」は、強放電の起こしやすさの指標となり、限界傾きが大きい場合には、 強放電が発生しにくぐ限界傾きが小さい場合には強放電が発生しやすいことを意 味する。
図 20には、従来例 1と実施例 1の駆動方法において、初期化動作のランプ電圧の 限界傾きを測定した結果を示しており、放電開始時間の統計的ばらつき時間 Tsごと に限界傾きをプロットして 、る。
[0072] 図 20の結果から、従来例 1の場合、放電開始時間の統計的ばらつき時間 Tsが大き いものでは、限界傾きは小さいが、一方、実施例 1では、統計的ばらつき時間 Tsに関 わらず、限界傾きは大きぐ従来例 1と比較すると傾き限界が 10倍以上となっているこ とがわかる。
この結果から以下のように考察される。
[0073] 一般的に統計的ばらつき時間 Tsは、強放電を起こす確率と関係があり、統計的ば らつき時間 Tsが大きいと強放電を起こす確率は高くなる。すなわち、放電開始時間 の統計的ばらつき時間 Tsは、放電空間 20を取り囲む材料や電極配置に依存し、放 電空間 20を取り囲む材料の表面力も放電空間 20に供給される電子が不十分な場 合、放電空間 20内部にて電子数密度が不十分となり、強い電界が力かる領域が時 間的にも空間的にもまばらに発生する。それによつて、急激な電離増倍が不規則に 発生しやすくなるので、放電開始時間の統計的ばらつき時間 Tsが大きくなるが、強 放電を起こす確率はさらに高くなる。
[0074] これに対して本実施例の駆動方法では、初期化動作の前にプライミングパルスを印 加することによって、放電空間 20内部にて電子数密度が増えるため、強放電を起こ す確率が低く抑えられて 、ると考えられる。
(プライミングパルスを印加する駆動部の構成）
第 IS. F.で、上記のようにプライミング期間 (t2〜t3)に電圧 Vprのプライミングパル スを発生させる回路部分について、その具体例を説明する。
[0075] 図 22は、プライミングノ ルスを発生させる回路の一例を示す図であり、図 23は、そ の動作を説明するタイミングチャートである。
タイミング発生部 24は、第 IS. F.では、図 22に示す回路を用いて、プライミングパ ルスを発生させる。
図 22に示すように、この回路は、所定の時定数のパルスを発生するワンショットマル チ Ml、アンド回路 Al, A2, A3、カウンタ CT1, CT2、フリップフロップ回路 FFを備 えている。ワンショットマルチ Mlには、垂直同期信号 Vsyncが入力される。ここでは各 映像フィールドは垂直同期信号 Vsyncを起点として開始すると想定し、垂直同期信 号 Vsyncによってワンショットマルチ Mlのパルスが立ち上がることとする。ただし、第 1 S. F. の開始時点が垂直同期信号 Vsyncより遅れる場合、その遅延量に相当する遅 延回路を介して同期信号 Vsyncをワンショットマルチ Mlに与えても良い。ワンショット マルチ Mlの時定数は、 1フィールドの時間以内で適当な時間に設定すればよぐ通 常は第 IS. F.の時間程度に設定する。
[0076] 図 23において、 P1はワンショットマルチ Mlが発生するパルスを示し、 CLKはクロッ クパルスを示し、 Vsyncは垂直同期信号を示している。
このような構成の回路において、アンド回路 Al, A2は、ワンショットマルチ Mlがパ ルス P1を発生しており且つカウンタ CT1, CT2がそれぞれの最大カウント数をカウン トするまではゲートを開き、クロックパルスをカウンタ CT1, CT2に供給する。 [0077] カウンタ CT1の最大カウント数 (以下「第 1設定値」という）は、アンド回路 Aのゲート が開いてから、プライミングノルスの立ち上がり時 t2までの時間に相当するカウント数 に設定され、カウンタ CT2の最大カウント数 (以下「第 2設定値」という）は、アンド回路 A2のゲートが開いてから、プライミングパルスの立ち下がり時 t3までの時間に相当す るカウント数に設定されて 、る。
[0078] カウンタ CT1のカウント数が第 1設定値に達すると、カウンタ CT1の出力が Hレベル に転じ、フリップフロップ FFをセットする。一方、カウンタ CT2のカウント数が第 2設定 値に達すると、カウンタ CT2の出力が Hレベルに転じ、フリップフロップ FFをリセット する。
この結果、フリップフロップ FFの Q端子力もの出力は、カウンタ CT1が第 1の設定値 に達した後、カウンタ CT2が第 2の設定値に達するまでの間だけ立ち上がっているの で、時刻 t2に立ち上がり時刻 t3で立ち下がるプライミングパルス (電圧 Vpr)が形成さ れる。
[0079] カウンタ CT1, CT2のカウント数が各設定値に達して、カウンタ CT1, CT2の出力 が Hレベルに転ずると、アンド回路 Al, A2の入力が Lレベルに転じるため、アンドゲ ートを閉じる。そのため、カウンタ CT1, CT2へのクロック供給は絶たれ、各カウンタ のカウント数は設定値のまま保持される。しかし、やがてプライミングノルスが立ち下 がり、更にワンショットマルチ Mlのパルスが立ち下がると、アンド回路 A3の出力が H レベルに転じ、各カウンタ CT1, CT2のリセット端子にカ卩えられる。この結果、各カウ ンタ CT1, CT2がリセットされ、カウント数をゼロとする。
[0080] この状態は、次の垂直同期信号 Vsyncが立ち上がるまでに完了するので、次の垂 直同期信号 Vsyncが到来すると、再び上記と同様な動作を繰り返し、フリップフロップ FFカゝらプライミングパルスが出力されることとなる
次に図 15, 16を参照しながら、アドレス電極 Dl〜mに対して、書き込み期間にはァ ドレスパルス（電圧 Vw)を印加し、プライミング期間には、電圧 Vwとは別の電圧 Vprで プライミングノ ルスを印加するためのアドレス電極駆動回路 23の構成について説明 する。
[0081] 図 15, 16は、アドレス電極駆動回路 23の構成を示す図であって、 2種類の電源 P Wl (電圧 Vw) , PW2 (電圧 Vpr)を備え、各々別系統で出力を制御することによって 、電圧 Vwと電圧 Vprでアドレス電極 Dl〜mに出力できるようになつている。
図 15に示す回路では、電源端子 (Vw)とグラウンド 0 (V)との間に、ノ、ィサィドスイツ チング素子 Taおよびローサイドスイッチング素子 Tbを直列に接続し、保護用の 2個 のダイオードのうちハイサイドスイッチング素子に並列の保護ダイオード Dbを取り外し 、電源 PW2から電源 PW1への逆流防止用の保護ダイオード Daが介挿されているァ ドレス電極駆動回路部 DDを備え、制御端子 Hで、ハイサイドスイッチング素子 Taを 制御し、制御端子 L1でローサイドスイッチング素子 Tbを制御するようになって 、る。
[0082] アドレス電極駆動回路部 DDは、従来から PDPに用いられているアドレス電極駆動 回路と同様であって、サブフィールド変換部 27からのサブフィールドデータが入力さ れ、アドレス電極 D 1〜mの中からサブフィールドデータに基づ!/、て選択したものにァ ドレスパルス Vwを電源 PW1〖こより印カロする。
そして、このアドレス電極駆動回路部 DDに対して、その出力端子 Voutの前に、プ ライミング動作をおこなう電圧 Vprを出力する電源 PW2と、その出力を制御するスイツ チング素子 Tcを付加した回路構成である。
[0083] このようなアドレス電極駆動回路 23において、書き込み期間においては、制御端子 SWでスイッチング素子 Tcを OFFにした状態で、アドレス電極駆動回路部 DDにお V、て、ハイサイドスイッチング素子 Taとローサイドスイッチング素子 Tbの ONZOFF 動作によって、アドレス電極に電圧 Vwのアドレスパルスを印加する。
一方、プライミング期間には、ハイサイドスイッチング素子 Taとローサイドスィッチン グ素子 Tbを OFFにした状態で、スイッチング素子 Tcを ONすることにより電圧 Vprの プライミングパルスを印加にする。
[0084] 図 16は、アドレス電極駆動回路部 DDのローサイドを、接地電位 0 (V)から電圧 Vw 分だけ棚上げする回路構成である。
この回路では、電圧 Vprとグランド 0 (V)との間に、ハイサイドスイッチング素子 Taお よびローサイドスイッチング素子 Tbを直列に接続した組み合わせ回路 Aを備え、組 み合わせ回路 Aの出力端子と電源 PW1との間に、チャージポンプ用のコンデンサー C、接地電位棚上げのタイミング調整用スイッチング素子 Tcおよび逆流防止用のダ ィオード Daを備えた組み合わせ回路 Bが介挿されて 、る。チャージポンプ用コンデ ンサー Cは一例であり、電圧 Vwを安定して出力するための回路、たとえば DC— DC コンバーターであってもよ ヽ。
[0085] 組み合わせ回路 Aの出力をアドレス電極駆動回路 DDのローサイドへ、組み合わせ 回路 Bの出力をアドレス電極駆動回路 DDのノ、ィサイドに接続する。
このようなアドレス電極駆動回路 23において、書き込み期間には、組み合わせ回路 Aのローサイドスイッチング素子 Tbを ONにした状態で、アドレス電極に電圧 Vwのァ ドレスパルスを印加するための制御をアドレス電極駆動回路部 DDによりおこなう。一 方、プライミング期間には、組み合わせ回路 Aのローサイドスイッチング素子 Tbを OF F、アドレス電極駆動回路部 DDのハイサイドに接続されて 、るスイッチング素子 Tcを OFFした状態で、組み合わせ回路 Aのノ、ィサイドスイッチング素子 Taを ONし、アド レス電極駆動回路部 DDのローサイド接地電位が安定した後に、スイッチング素子 T cを ONすることにより電圧 Vpr分の重畳をおこない、電圧 Vw+Vprのプライミングパ ルスを印加する。
[0086] また、本実施例では、プライミング期間 35にお!/、て、維持電極 SUSl〜nを接地電 位 0 (V)にし、アドレス電極 Dl〜mに正電圧 Vprを印加することによってプライミング 放電を行なつたが、アドレス電極 Dl〜mおよび維持電極 SUS 1〜nに電圧を印加す る形態はこれに限定されることはなぐプライミング期間 35において、アドレス電極 D1 〜mと維持電極 SUSl〜nとの間で、放電空間に荷電粒子を供給できる電位差を形 成することができれば、同様の効果を奏する。
[0087] また、プライミング期間 35において、維持電極 SUSl〜nを接地電位 0 (V)にし、ァ ドレス電極 Dl〜mをフローティングにしてもよい。図 7に示されるようにプライミング期 間 35には走査電極 SCNl〜nに正電圧 Va (V)が印加されているので、フローテイン グ状態になっているアドレス電極 Dl〜mも正電位となり、維持電極 SUSl〜nとの間 に電位差が形成されるので、プライミング放電を発生させることができる。
[0088] このように電極をフローティングにする方法を用いてプライミング放電を発生させれ ば、プライミングパルスを印加しなくてもよいので、消費電力の増加を抑えることがで きる。 〔実施例 2〕
図 8に示すように本実施例では、実施例 1と同様に、プライミング期間 35において、 アドレス電極 Dl〜mに正電圧 Vprのプライミングパルスを印加する力 プライミング期 間 35より前に存在する任意の SF (直前の S. Fでもよいし 2つ前、 3つ前の S. F.でも よい。）において、初期化パルスの最低電圧を低く（負電圧の絶対値 I Vbt Iを大きく )設定している。
[0089] 〔実施例 3〕
図 9は、実施例 3にかかる駆動波形のタイミングチャートであって、全セル初期化期 間 31付近だけを示して 、る。
本実施例の駆動方法では、前の TVフィールドが終了して 1TVフィールドが開始さ れる時点 tilから、第 IS. F.の全セル初期化期間の開始点 tl4までにプライミング期 間 35 (tl2〜tl3)を設け、そのプライミング期間 35に、アドレス電極 Dl〜mに正電圧 Vprlのプライミングパルス、維持電極 SUSl〜nに負電圧 Vpr2のプライミングパルス を印加することによって、アドレス電極 Dl〜mと維持電極 SUSl〜nとの間に電圧（Vp rl -Vpr2)を形成して、プライミング放電を行なう。
[0090] 図 9に示すように、プライミング期間 35において、アドレス電極 Dl〜mに正電圧（Vp rl)のプライミングパルスを印加するとともに、維持電極 SUSl〜nに負電圧 (Vpr2)の プライミングノ ルスを印加してもょ ヽ。
本実施例では、フィールド開始時点 tilにおいて、すべての維持電極 SUSl〜nを 正電位 Veから接地電位 O (V)に下げる。そして、プライミング期間開始時点 tl2で、す ベてのアドレス電極 Dl〜mの電位を接地電位 0 (V)力も正電位 Vprlに上げる。それ とともに、すべての維持電極 SUSl〜nに対して、接地電位 OV力 負電位 Vpr2に下 降する電圧を印加する。そして、プライミング期間終了時点 tl3で、アドレス電極 Dl〜 mと維持電極 SUSl〜nの電位を接地電位 0 (V)にもどす。
[0091] これによつて、走査電極 SCNl〜nに初期化パルスが印加される前のプライミング期 間 35に、アドレス電極 Dl〜mと維持電極 SUSl〜nとの間で、電圧（Vprl— Vpr2)が 形成されて、プライミング放電が発生する。
実施例 3の駆動方法による効果は、実施例 1で説明したとおりであるが、本実施形 態では、プライミング期間にアドレス電極 Dl〜mと維持電極 SUSl〜nとの間に形成さ れる電圧 Prは（Vprl— Vpr2)であって、 | Pr | = | Vprl | + | Vpr2 |となるので、 アドレス電極と維持電極の各々に印加するプライミングパルスの電圧は小さくても、ァ ドレス電極と維持電極との間に大きな電圧を形成できる。
[0092] プライミングパルスの正電圧 Vprlおよび負電圧 Vpr2は、電圧（Vprl— Vpr2)力 維 持電極 SUS 1〜nとアドレス電極 D 1〜mとの間で放電が開始する閾値電圧以上にな るように設定することが、プライミング放電を確実に発生させる上で好ま 、。
一方、電圧 (Vprl— Vpr2)が 0. lVf以上 Vf未満（ただし Vfは、走査電極 SCN1〜 nと、維持電極 SUSl〜n及びアドレス電極 Dl〜mのいずれ力との間で放電が開始す る閾値電圧）となるように設定すれば、プライミング放電に伴う発光が抑えられるので 、コントラスト比を良好にすることができる。
(プライミングノ ルスを印加する駆動部の構成）
維持電極 SUSl〜nに対して、維持期間に正電圧 Vmの維持パルスを印加し、プラ イミング期間には、負電圧 Vpr2のプライミングパルスを印加するための維持電極駆動 回路 22の構成について、図 17〜19を参照しながら説明する。
[0093] 図 17〜19に示す回路はいずれも、実施例 3にかかる維持電極駆動回路の一例を 示す図であって、各維持電極駆動回路は、正極製の維持パルスを出力するための 電源 PW1 (正電圧 Vm)と、負極性のプライミングパルスを出力するための電源 PW2 ( 負電圧 Vpr2)を備えている。
図 17に示す回路では、電源 PWl (Vm)とグラウンド端子との間に、ノ、ィサィドスイツ チング素子 Taおよびローサイドスイッチング素子 Tbを直列に接続した回路 Eを備え、 この回路 Eの出力端子と電源 PW2 (Vpr2)との間に、ハイサイドスイッチング素子 Tc およびローサイドスイッチング素子 Tdを直列に接続した回路 Fが接続されている。
[0094] この維持電極駆動回路において、維持期間には、分離回路 Fのハイサイドスィッチ ング素子 Tcを ON、ローサイドスイッチング素子 Tdを OFFにした状態で、回路 Eのハ ィサイドスイッチング素子 Taとローサイドスイッチング素子 Tbを交互に ONZOFFす ること〖こよって、振幅 Vm (V)の維持パルスを印加する。
一方、プライミング期間 35には、回路 Eのノ、ィサイドスイッチング素子 Taを OFF、口 一サイドスイッチング素子 Tbを ONにした状態で、分離回路 Fのスイッチング素子 Tc , Tdを制御することによって、負電圧プライミングパルスを出力する。
[0095] この動作によって、維持電極 SUSl〜nに対して、維持期間には正極性の維持パル スを印加し、プライミング期間には負極性のプライミングパルスを印加することができ る。
図 18に示す回路は、維持パルス (電圧 Vm)を出力する回路 Eを備え、その出力端 子 Voutと電源 Vprとの間にスイッチング素子 Tcとダイオード Dcを介挿させた構成で ある。
[0096] この維持電極駆動回路では、維持期間には、スイッチング素子 Tcを OFFにした状 態で、回路 Eのハイサイドスイッチング素子 Taとローサイドスイッチング素子 Tbを交互 に ONZOFFすることによって、振幅 Vm (V)の維持パルスを印加する。
一方、プライミング期間 35には、回路 Eのノ、ィサイドスイッチング素子 Ta、ローサイ ドスイッチング素子 Tbとも OFFにした状態で、分離回路 Fのスイッチング素子 Tc, Td を制御することによって、負電圧プライミングパルスを出力する。
[0097] この動作によって、維持電極 SUSl〜nに対して、維持期間には正極性の維持パル スを印加し、プライミング期間には負極性のプライミングパルスを印加することができ る。
図 19に示す回路は、グラウンド端子 0 (V)と電源 PW4 (負電圧 Vpr2)との間に、ハ ィサイドスイッチング素子 Tcおよびローサイドスイッチング素子 Tdを直列に接続した 回路 Fを備え、その出力端子と電源 Vmとの間に、ハイサイドスイッチング素子 Taおよ びローサイドスイッチング素子 Tbを直列に接続した回路 Eを直列接続させた構成で ある。
[0098] この維持電極駆動回路において、維持期間には、回路 Fのハイサイドスイッチング 素子 Taを ON、ローサイドスイッチング素子 Tbを OFFにした状態で、回路 Eのハイサ イドスイッチング素子 Tcとローサイドスイッチング素子 Tdを交互に ONすることによつ て、振幅 Vm (V)の維持パルスを印加する。
一方、プライミング期間 35には、回路 Eのノ、ィサイドスイッチング素子 Tcを OFF、口 一サイドスイッチング素子 Tdを ONにした状態で、回路 Fにおけるスイッチング素子 T c, Tdを制御することによって、負電圧プライミングパルスを出力する。
[0099] この動作によって、維持電極 SUSl〜nに対して、維持期間には正極性の維持パル スを印加し、プライミング期間には負極性のプライミングパルスを印加することができ る。
〔実施例 4〕
図 10は実施例 4にかかる駆動波形のタイミングチャートであって、上記実施例 3と同 様であるが、プライミング期間 35において、維持電極 SUSl〜nに対して、接地電位 0
V力も緩やかに下降するランプ電圧を印加している。
[0100] 図は省略する力 プライミング期間 35にランプ電圧を印加するために、上記図 17の 回路 Fにおいて、ランプ波形で負電圧 Vpr2まで出力を下降させるために、制御端子
L2にランプ回路を接続しておけばよい。
本実施例では、上記実施例 3の効果に加えて、プライミング期間において、維持電 極 SUSl〜nに印加するパルスをランプ波形とする（アドレス電極 Dl〜mを正電圧 Vpr
1に保持しながら、維持電極 SUSl〜nを接地電位 OV力 負電位 Vpr2まで緩やかに 下降させている）ことによって、プライミング放電による発光が抑えられ、コントラスト比 を良好に保つことができる。
[0101] また、プライミングノ ルスの開始時にランプ波形を設けるだけでなぐプライミング放 電後の急激な電圧変化による誤放電を抑制するために、プライミングノ ルスの終了 時に緩やかに戻るランプ波形を設けてもょ 、。
〔実施例 5〕
本実施例では、 2番目以降の S. F.において、直前の S. F.の書き込み期間が終 了した後、当該 S. F.の選択初期化パルスのランプ波形部分が開始する前に、アド レス電極 Dl〜mに、正電圧 Vprのプライミングパルスを印加することによって、プライミ ング動作を行なう。
[0102] 図 11は実施例 5に力かる駆動波形のタイミングチャートであって、 1TVフィールドの 中で、 1番目の第 IS. Fから 2番目の第 2S. Fの途中までを示している。
図 11に示される実施例 5では、第 2S. Fの選択初期化期間 36において、走査電極 SCNl〜nには、電圧 Vq (V)から電圧 Vbt (V)に向かって緩やかに下降するランプ 波形部分 S3 (t24〜t25)を有する選択初期化パルスが印加され、維持電極 SUS1〜 nは電圧 Vh (V)に、アドレス電極 Dl〜mは接地電位 O (V)に保持される。
[0103] この選択初期化パルスによって、第 IS. F.で維持放電を行った放電セルでは、選 択的に微弱な初期化放電が発生して、書込み動作に適した壁電荷に調整される。 さらに、第 IS. F.の消去期間 34に続く第 2S. F.が始まる時点 t21から、選択初期 化期間 36のランプ波形部分 S3開始時点 t24までの間に、プライミング期間 35が設定 されており、そのプライミング期間 35には、アドレス電極 Dl〜mに、正電圧 Vprのプラ イミングパルスを印加するとともに、維持電極 SUSl〜nの電位を、正電圧 Vrから OV に下げる。これによつて、プライミング期間 35には、維持電極 SUSl〜nに対してアド レス電極 Dl〜mの電圧が Vprとなり、プライミング放電が発生する。
[0104] なお、本実施例に力かるプライミングパルスを印加する駆動部には、上記実施例 1 で説明したものと同様のものを用 ヽればよ 、。
(本実施例の駆動方法による効果）
本実施例でも、基本的には実施例 1で説明した全セル初期化の場合と同様の効果 を奏する。
[0105] すなわち、選択初期化期間 36のランプ波形部分の前に、プライミング放電を発生さ せると、上記実施例 1で説明したのと同様、放電空間 20に対して荷電粒子が十分に 供給されるので、初期化動作時に弱放電が発生しやすくなる。従って、走査電極とァ ドレス電極間に強放電が発生するのを抑えるだけでなぐ走査電極と維持電極間に 強放電が発生するのも抑えることができる。
[0106] それによつて、選択初期化期間 36の終了時には、各放電セルに書き込みに適した 壁電荷が蓄積されるため、書き込み期間での点灯あるいは非点灯セルの選択不良 が抑えられ、画像のチラツキ、ザラツキなどが飛躍的に改善される。特に高精細 PDP にお 、ては、強放電を抑えることで得られる効果は大き 、。
また、本実施例では、アドレス電極 Dl〜mと維持電極 SUSl〜nとの間でプライミン グ放電が発生するので、走査電極 SCNl〜nはプライミング放電に直接関与しな 、。 従って、プライミング放電自体も強放電になりにく!/、。
[0107] 本実施例でも、プライミングパルスの電圧 Vprの大きさは、維持電極 SUSl〜nとアド レス電極 Dl〜mとの間で放電が開始する閾値電圧以上に設定すること力 プライミン グ放電を確実に発生させる上で好まし 、。
一方、プライミングパルスの電圧 Vprを 0. lVf以上 Vf未満（ただし Vfは、走査電極 SCNl〜nと、維持電極 SUSl〜n及びアドレス電極 Dl〜mのいずれ力との間で放電 が開始する閾値電圧）に設定すれば、プライミング放電に伴う発光が抑えられるので 、コントラスト比を良好にすることができる。
[0108] また、プライミングノルスの電圧 Vprの大きさは、選択初期化期間 36に、走査電極 S CNl〜nに印加される電圧の最大値を Vmax,最小値を Vmin (=Vbt)とするとき、 Vm in以上 Vmax以下 ( Vmin≤ Vpr≤ Vmax)に設定することが好まし！/、。
なお、本実施例でも、上記実施例 1で説明したように、プライミング期間 35において 、アドレス電極 Dl〜mをフローティングにしてもよい。プライミング期間 35には走查電 極 SCNl〜nに正電圧 Vq (V)が印加されているので、フローティング状態になってい るアドレス電極 Dl〜mも正電位となり、維持電極 SUSl〜nとの間に電位差が形成さ れるので、プライミング放電を発生させることができる。
[0109] また、ここでは第 2S. F.について説明した力 2番目以降のいずれの S. F.におい ても、選択初期ィ匕パルスのランプ波形部分 S3が開始する前に、プライミングパルスを 印加することによって、同様に強放電抑制効果が得られる。
また図 11のチャートでは、第 IS. F.においてアドレス電極 Dl〜mにプライミングパ ルスが印加されていないが、実施例 1〜4で説明したように第 IS. F.においても、プ ライミングパルスを印加することよって、全セル初期化期間 31に強放電が発生するの を抑えることが好ましい。
[0110] 〔実施例 6〕
上記実施例 5では、プライミング期間 35は、直前の S. F.の消去期間 34が終了し た後に設定したが、直前の S. F.で放電空間 20に形成された電荷を消去する消去 動作中あるいは消去動作前にプライミングパルスを印加してもよい。
図 12は実施例 6にかかる駆動波形のタイミングチャートである。
[0111] 本実施例では、第 2S. F.において、選択初期化期間 36における電圧 Vq (V)から 電圧 Vbt (V)に向かって緩やかに下降するランプ波形部分の前に、ランプ波形で消 去を行なう消去期間 34が設けられている。そして、この消極期間 34の直前にブライミ ング期間 35が設けられている。そのプライミング期間 35に、アドレス電極 Dl〜mに、 正電圧 Vprのプライミングパルスを印加することによって、維持電極 SUSl〜nに対し てアドレス電極 Dl〜mの電圧が Vprとなり、プライミング放電が発生する。
[0112] これによつて、上記実施例 5で説明したのと同様の効果を奏する。
〔変形例など〕
上記実施例 1〜6のように、初期化パルスが印加される走査電極 SCNl〜n以外、 すなわち維持電極 SUSl〜nとアドレス電極 Dl〜mとの間でプライミング放電を発生 させることが望ましいが、必ずしも維持電極 SUSl〜nとアドレス電極 Dl〜mとの間だ けに限られるのではなく、維持電極 SUS 1〜nとアドレス電極 D 1〜mとの間に主として プライミング放電を発生させるのに加えて、走査電極 SCNl〜nとアドレス電極 Dl〜m との間、走査電極 SCN 1〜nと維持電極 SUS 1〜nとの間にもプライミング放電を発生 させてちょい。
このように放電に関与する電極が異なっても、放電空間に荷電粒子を供給できる電 位差を形成してプライミング放電を発生させれば、同様の効果が期待できる。
[0113] また、アドレス電極 Dl〜mおよび維持電極 SUSl〜nに電圧を印加する形態は上記 実施例で説明したものに限定されることはなぐプライミング期間 35において、ァドレ ス電極 D 1〜mと維持電極 SUS 1〜nとの間で、放電空間に荷電粒子を供給できる電 位差を形成することができれば、同様の効果を奏する。
以上、面放電型 PDPを駆動する方法について説明したが、本発明にかかる駆動方 法は、面放電型に限らず、隔壁間に対向電極を形成した対向放電型 PDPに対して も適用でき、同様の効果が期待できる。
産業上の利用可能性
[0114] 本発明は、 PDP駆動方法および駆動装置において、初期化動作の前のプライミン グ動作よつて、初期化動作での強放電発生をなくすことができ、良好な画質で画像 表示させることができるので、テレビなどの画像表示装置に有用である。特に、高精 細の PDPあるいはキセノン分圧の高 、PDPに適用するときに得られる効果が大き ヽ ので、フルスペックハイビジョン用の PDPや高発光効率の PDPに適している。

Claims

請求の範囲
[1] 1本以上の第 1電極を有する第 1基板と、 1本以上の第 2電極を有する第 2基板とが 、前記両電極どうしが対向するよう配置され、対向する電極間に放電ガスが封入され たプラズマディスプレイパネルを、
1TVフィールドが複数のサブフィールドで構成され、当該複数のサブフィールドを 構成するサブフィールドは、初期化期間、書き込み期間、維持期間の中で (a)初期 化期間と書き込み期間、（b)初期化期間と維持期間、（c)初期化期間と書き込み期 間と維持期間のいずれか一つを有する方式で駆動することによって画像表示する駆 動方法であって、
前記複数のサブフィールドの少なくとも 1つにおいて、
初期化期間に、前記第 1電極に、電圧変化率が 0. lVZ w sec以上 lOVZ w sec 以下である傾斜部分を有する初期化パルスを印加し、
当該初期化期間に先行するサブフィールドが (a)初期化期間と書き込み期間を有 する場合は当該書き込み期間の後、当該初期化期間に先行するサブフィールドが（ b)初期化期間と維持期間または (c)初期化期間、書き込み期間と維持期間を有する 場合は当該維持期間の後、
前記初期化パルスの傾斜部が開始される前に、
前記第 2電極に、前記初期化パルスと同極性のプライミングパルスを印加する。
[2] 請求項 1記載のプラズマディスプレイパネルの駆動方法にぉ ヽて、
前記プライミングパルスの電圧は、
当該ノ ルスによって前記放電セルで放電が起こる閾値電圧よりも大き!/、。
[3] 請求項 1記載のプラズマディスプレイパネルの駆動方法にぉ ヽて、
前記プライミングパルスの電圧は、
当該パルスによって前記放電セルで放電が発生する閾値電圧を Vfとするとき、 0. lVf以上 Vf未満である。
[4] 請求項 1記載のプラズマディスプレイパネルの駆動方法にぉ ヽて、
前記プライミングパルスの電圧は、
前記初期ィ匕パルスを印加するときに第 2電極に対して第 1電極に力かる電圧の最 大値を Vmax,最小値を Vminとするとき、
Vmin以上 Vmax以下である。
[5] 1本以上の第 1電極を有する第 1基板と、 1本以上の第 2電極を有する第 2基板とが 、前記両電極どうしが対向するよう配置され、対向する電極間に放電ガスが封入され たプラズマディスプレイパネルを、
1TVフィールドが複数のサブフィールドで構成され、当該複数のサブフィールドを 構成するサブフィールドは、初期化期間、書き込み期間、維持期間の中で (a)初期 化期間と書き込み期間、（b)初期化期間と維持期間、（c)初期化期間と書き込み期 間と維持期間のいずれか一つを有する方式で駆動することによって画像表示する駆 動方法であって、
前記複数のサブフィールドの少なくとも 1つにおいて、
初期化期間に、前記第 1電極に、電圧変化率が 0. lVZw sec以上 lOVZw sec 以下である傾斜部分を有する初期化パルスを印加し、
当該初期化期間に先行するサブフィールドが (a)初期化期間と書き込み期間を有 する場合は当該書き込み期間の後、当該初期化期間に先行するサブフィールドが（ b)初期化期間と維持期間または (c)初期化期間、書き込み期間と維持期間を有する 場合は当該維持期間の後、
前記初期化パルスの傾斜部が開始される前に、前記第 2電極をフローティングにす る。
[6] 請求項 5記載のプラズマディスプレイパネルの駆動方法にお!ヽて、
前記第 1電極に初期化パルスと同極性の電圧が印加されているときに前記第 2電 極をフローティングにする。
[7] 1対以上の放電電極対と、当該放電電極対に対して立体交差するように放電空間 を挟んで対向配置された 1本以上のアドレス電極とを有し、前記放電電極対とアドレ ス電極との各立体交差部分に放電セルが形成されたプラズマディスプレイパネルを、 1TVフィールドが複数のサブフィールドで構成され、当該複数のサブフィールドを 構成するサブフィールドは、初期化期間、書き込み期間、維持期間の中で (a)初期 化期間と書き込み期間、（b)初期化期間と維持期間、（c)初期化期間と書き込み期 間と維持期間のいずれか一つを有する方式で駆動することによって画像表示する駆 動方法であって、
前記複数のサブフィールドの少なくとも 1つにぉ 、て、
初期化期間に、前記放電電極対の一方に、電圧が 0. lVZ / sec以上 sec 以下で変化する傾斜部分を有する初期化パルスを印加し、
当該初期化期間に先行するサブフィールドが (a)初期化期間と書き込み期間を有 する場合は当該書き込み期間の後、当該初期化期間に先行するサブフィールドが（ b)初期化期間と維持期間または (c)初期化期間、書き込み期間と維持期間を有する 場合は当該維持期間の後、
前記初期化パルスの傾斜部が開始される前に、
前記アドレス電極に、前記初期化パルスと同極性のプライミングパルスを印加する。
[8] 請求項 7記載のプラズマディスプレイパネルの駆動方法にぉ ヽて、
前記プライミングパルスの印加によって、前記アドレス電極と、前記放電電極対の他 方との間に形成される電圧は、
前記放電セルで放電が発生する閾値電圧よりも大きい。
[9] 請求項 7記載のプラズマディスプレイパネルの駆動方法にぉ ヽて、
前記プライミングパルスの印加によって、前記アドレス電極と、前記放電電極対の他 方との間に形成される電圧は、
前記放電セルで放電が発生する閾値電圧を Vfとするとき、 0. lVf以上 Vf未満であ る。
[10] 請求項 7記載のプラズマディスプレイパネルの駆動方法にお!ヽて、
前記アドレス電極に、前記初期化パルスと同極性のプライミングパルスが印加され ているときに、
前記放電電極対の他方に、前記初期化パルスと反対極性のプライミングパルスを 印加する。
[11] 請求項 10記載のプラズマディスプレイパネルの駆動方法にお!ヽて、
前記初期ィ匕パルスと反対極性のプライミングパルスは、ランプ波形部分を有する。
[12] 請求項 10または 11記載のプラズマディスプレイパネルの駆動方法にお!ヽて、 前記初期ィ匕パルスと同極性のプライミングパルスと反対極性のプライミングパルスに よって、前記アドレス電極と前記放電電極対の他方との間に形成される電圧は、 当該ノ ルスによって放電セルで放電が起こる閾値電圧よりも大き!/、。
[13] 請求項 10または 11記載のプラズマディスプレイパネルの駆動方法にお!ヽて、 前記初期ィ匕パルスと同極性のプライミングパルスと反対極性のプライミングパルスに よって、前記アドレス電極と前記放電電極対の他方との間に形成される電圧は、 放電セルで放電が発生する閾値電圧を Vfとするとき、 0. lVf以上 Vf未満である。
[14] 1本以上の第 1電極を有する第 1基板と、 1本以上の第 2電極を有する第 2基板とが 、前記両電極どうしが対向するよう配置され、対向する電極間に放電ガスが封入され たプラズマディスプレイパネルと、
1TVフィールドが複数のサブフィールドで構成され、当該複数のサブフィールドを 構成するサブフィールドは、初期化期間、書き込み期間、維持期間の中で (a)初期 化期間と書き込み期間、（b)初期化期間と維持期間、（c)初期化期間と書き込み期 間と維持期間のいずれか一つを有する方式で駆動することによって画像表示する駆 動部とを備える画像表示装置であって、
前記駆動部は、
前記複数のサブフィールドの少なくとも 1つにぉ 、て、
初期化期間に、前記第 1電極に、電圧変化率が 0. lVZ / sec以上 sec以 下である傾斜部分を有する初期化パルスを印加し、
当該初期化期間に先行するサブフィールドが (a)初期化期間と書き込み期間を有 する場合は当該書き込み期間の後、当該初期化期間に先行するサブフィールドが（ b)初期化期間と維持期間または (c)初期化期間、書き込み期間と維持期間を有する 場合は当該維持期間の後、
前記初期化パルスの傾斜部が開始される前に、
前記第 2電極に、前記初期化パルスと同極性のプライミングパルスを印加する画像 表示装置。
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