WO2007122844A1 - 直流オフセット補正装置および直流オフセット補正方法 - Google Patents

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WO2007122844A1
WO2007122844A1 PCT/JP2007/052743 JP2007052743W WO2007122844A1 WO 2007122844 A1 WO2007122844 A1 WO 2007122844A1 JP 2007052743 W JP2007052743 W JP 2007052743W WO 2007122844 A1 WO2007122844 A1 WO 2007122844A1
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signal
level
amplitude
offset
positive
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PCT/JP2007/052743
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Inventor
Kiyoshi Yanagisawa
Noriaki Matsuno
Original Assignee
Nec Corporation
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    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers
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    • H04B1/30—Circuits for homodyne or synchrodyne receivers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
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    • H04B1/04—Circuits
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
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    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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    • H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
    • H04L25/061—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection providing hard decisions only; arrangements for tracking or suppressing unwanted low frequency components, e.g. removal of dc offset
    • H04L25/063—Setting decision thresholds using feedback techniques only

Definitions

  • the present invention relates to a DC offset correction apparatus that corrects a DC offset of a signal processing circuit, and more particularly to background art relating to detection and correction of a DC offset in a DC offset correction apparatus.
  • a transmitter used in a communication terminal of a communication system includes a signal processing circuit such as a mixer that performs frequency conversion and an amplifier that performs power amplification.
  • the transmitter then processes the input modulated signal (baseband signal) using a signal processing circuit and transmits it.
  • FIG. 1 is a graph showing an ideal high-frequency signal transmission spectrum
  • FIG. 2 is a graph showing a high-frequency signal transmission spectrum including carrier leakage.
  • the waveform of the carrier leaked signal differs from the ideal waveform (FIG. 1). This difference degrades the EVM (Error Vector Magnitude: modulation accuracy) of the high frequency output signal transmitted from the transmitter.
  • EVM Error Vector Magnitude: modulation accuracy
  • FIG. 3 is a block diagram showing a configuration of a general transmitter.
  • the transmitter includes a signal generation unit 91, a frequency conversion unit 92, an amplitude detection unit 93, and an offset adjustment unit 94.
  • the signal generation unit 91 is a baseband circuit, generates a baseband signal, and sends the baseband signal to the frequency conversion unit 92.
  • the frequency conversion unit 92 is a mixer, which converts the baseband signal input from the signal generation unit 91 into an RF (radio frequency) signal, and further amplifies or reduces the signal. It fades and outputs. The output of the frequency converter 92 becomes the output of the transmitter.
  • the amplitude detector 93 is, for example, a spectrum analyzer that detects RF amplitude, detects the amplitude of the RF signal output from the frequency converter 92, and notifies the offset adjuster 94 of the amplitude value.
  • the offset adjustment unit 94 generates a DC offset correction signal for correcting the DC offset based on the amplitude value notified from the amplitude detection unit 93 and causes the signal generation unit 91 to feed-knock.
  • the transmitter shown in FIG. 3 monitors whether or not the carrier leak is recognized in the frequency spectrum of the high-frequency signal from the mixer. If carrier leak is recognized in the spectrum, the transmitter uses a circuit such as a DAC (Digital Analog Converter) provided in the signal generator 91 (baseband circuit) to carry the carrier. The DC level was adjusted to cancel the leak so that the DC offset component was minimized.
  • DAC Digital Analog Converter
  • the mixer generates an output signal of the transmitter by power-amplifying a high-frequency output signal obtained by mixing the baseband signal and the local signal.
  • the transmission output Pout of the transmitter in an ideal state with no DC offset can be expressed as in equation (1).
  • a (t) represents the baseband signal input to the mixer
  • sin (cot) represents the local signal
  • the horizontal axis indicates the frequency
  • the vertical axis indicates the intensity of the signal component SGNL (generally called the frequency spectrum) at each frequency.
  • the signal component SGNL with respect to the frequency can be obtained.
  • the baseband signal A (t) input to the mixer is an IZQ (In-phase / Quadrature—phase) signal, and there is a DC offset B in this iZQ signal
  • the transmission output Pout can be expressed as shown in equation (2).
  • the transmission output Pout A (t) ⁇ s (ot) + B sin (ot) (2) As shown in Eq. (2), the transmission output Pout has a carrier leak Bsin (co t ) Will appear.
  • Fig. 2 shows the frequency spectrum when carrier leak appears in the transmission output Pout. In Fig. 2, the horizontal axis indicates the frequency, and the vertical axis indicates the intensity of the signal component SGNL at each frequency.
  • a carrier leak CRLK due to DC offset B occurs in addition to the normal signal component SGNL.
  • the carrier leak caused by the DC offset component causes the EVM of the high-frequency output signal to deteriorate in the communication system, thereby degrading the communication quality.
  • the magnitude of the DC offset is a sufficiently small value compared to the size of the transmission signal at the time of transmission.
  • the amplitude detector 93 In order to compensate the DC offset with high accuracy, the amplitude detector 93 must be able to detect such a small signal.
  • the detection circuit for detecting the intensity of the DC offset component actually has variations in circuit parameters, it cannot be detected accurately unless the DC offset signal has a certain intensity or more.
  • the residual offset of I and Q in the frequency converter 92 is assumed to be I, respectively.
  • the gain of the circuit from the frequency converter 92 to the amplitude detector 93 is G. Then, the magnitude of the DC offset component that the amplitude detector 93 should detect is GX (I 2 + Q 2 )
  • the amplitude detector 93 detects this amplitude level GX (I 2 + Q 2 ) and detects it.
  • GX (I 2 + Q) using a detection circuit that can only detect a DC offset signal of a certain strength or higher.
  • the high frequency signal input to the detection circuit of the amplitude detector 93 may be amplified.
  • the amplification requires a high-gain RF amplifier, which increases the circuit scale of the transmitter and increases the power consumption.
  • An object of the present invention is to provide a DC offset correction apparatus and method for adjusting a DC offset with high accuracy by a small-scale and low power consumption configuration.
  • the DC offset correction apparatus of the present invention includes:
  • a DC offset correction apparatus for correcting a DC offset of a frequency conversion circuit, comprising: a positive signal having a predetermined amplitude in a positive direction from a reference voltage; and a negative signal having the same amplitude as the positive signal in the negative direction from the reference voltage.
  • a test signal including a DC offset correction signal is generated, a DC level of the test signal is corrected based on the DC offset correction signal, and the corrected test signal is sent to the frequency conversion circuit.
  • the amplitude of the positive signal of the test signal processed by the frequency conversion circuit and the negative An amplitude detector for detecting the amplitude of the signal;
  • a level compression unit for level-converting the amplitude of the positive signal and the amplitude of the negative signal detected by the amplitude detection unit with a gain that varies depending on an input level
  • a comparison unit that compares the amplitude of the positive signal and the amplitude of the negative signal that have been level-converted by the level compression unit;
  • An offset adjustment unit that generates the DC offset correction signal according to the comparison result by the comparison unit and applies the signal to the signal generation unit.
  • FIG. 1 is a graph showing an ideal high-frequency signal transmission spectrum.
  • FIG. 2 is a graph showing a transmission spectrum of a high-frequency signal including carrier leak.
  • FIG. 3 is a block diagram showing a configuration of a general transmitter.
  • FIG. 4 is a block diagram showing a configuration of a DC offset correction apparatus of the present embodiment.
  • FIG. 5 is a diagram showing an example of a test signal.
  • FIG. 6 is a diagram showing a state when the amplitude detector 13 detects the amplitude of a test signal.
  • FIG. 7 is a graph showing an example of the relationship between the input of the level compression unit 14 and the gain G.
  • FIG. 8 is a diagram for explaining the relationship between the output signal of the frequency converter 12 and the gain G characteristic.
  • FIG. 9 is a diagram showing an example of a circuit constituting the amplitude detector 13 and the level compressor 14.
  • FIG. 10 is a diagram showing another example of a circuit constituting the amplitude detector 13 and the level compressor 14.
  • FIG. 11 is a diagram showing another example of a circuit constituting the amplitude detector 13 and the level compressor 14.
  • FIG. 12 is a diagram for explaining the operation of the DC offset correction circuit when correcting the offset in the negative direction.
  • FIG. 13 is a diagram for explaining the operation of the DC offset correction circuit when correcting the offset in the positive direction.
  • FIG. 14 is a flowchart showing an example of an operation of DC offset correction by the DC offset correction apparatus of the present embodiment.
  • FIG. 15 is a flowchart showing another example of the DC offset correction operation by the DC offset correction apparatus of the present embodiment.
  • FIG. 16 is a flowchart showing still another example of the DC offset correction operation by the DC offset correction apparatus of the present embodiment.
  • FIG. 17 is a block diagram illustrating a configuration example of a comparison unit 15
  • FIG. 18 is a block diagram showing another configuration example of the comparison unit 15.
  • FIG. 19 is a block diagram showing still another configuration example of the comparison unit 15;
  • FIG. 20 is a block diagram showing still another configuration example of the comparison unit 15.
  • FIG. 20 is a block diagram showing still another configuration example of the comparison unit 15.
  • FIG. 21 is a diagram for explaining an example of a differential circuit that cancels nonlinearity.
  • FIG. 22 is a diagram showing another example of a circuit constituting the amplitude detector 13 and the level compressor 14.
  • FIG. 23 is a diagram showing another example of a circuit constituting the amplitude detector 13 and the level compressor 14.
  • FIG. 24 is a diagram showing another example of a circuit constituting the amplitude detector 13 and the level compressor 14.
  • FIG. 25 is a graph showing another example of the relationship between the input of the level compression unit 14 and the gain G.
  • FIG. 26 is a diagram for explaining the relationship between the output signal of the frequency converter 12 and the gain G characteristic.
  • FIG. 27 is a graph showing another example of the relationship between the input of the level compression unit 14 and the gain G.
  • FIG. 28 is a diagram for explaining the relationship between the output signal of the frequency converter 12 and the gain G characteristic.
  • FIG. 29 is a diagram illustrating an example of a circuit constituting the signal generation unit 11.
  • FIG. 30 is a block diagram showing a configuration of a DC offset correction apparatus according to a sixteenth embodiment.
  • FIG. 31 is a timing chart showing signals at various parts before DC offset correction.
  • FIG. 32 is a timing chart showing signals at various parts after DC offset correction.
  • FIG. 4 is a block diagram showing a configuration of the DC offset correction apparatus of the present embodiment.
  • the DC offset correction apparatus includes a signal generation unit 11, a frequency conversion unit 12, an amplitude detection unit 13, a level compression unit 14, a comparison unit 15, and an offset adjustment unit 16. Yes.
  • the signal generation unit 11 generates a test signal and gives it to the frequency conversion unit 12. At that time, signal Upon receiving the DC offset correction signal from the offset adjustment unit 16, the generation unit 11 combines the DC offset correction signal with the test signal.
  • the frequency conversion unit 12 converts the frequency of the signal input from the signal generation unit 11 into RF, and further amplifies or attenuates the output.
  • the output of the frequency converter 11 becomes the output of the transmitter.
  • the amplitude detector 13 detects the amplitude of the signal output from the frequency converter 12 and sends the amplitude level signal to the level compressor 14. The amplitude detected by the amplitude detector 13 never takes a negative value.
  • the level compression unit 14 performs level compression on the signal output from the amplitude detection unit 13 and sends the obtained level signal to the comparison unit 15.
  • the comparison unit 15 compares the level signals output from the level compression unit 14 in time series.
  • the comparison result is sent to the offset adjustment unit 16.
  • the level signal from the amplitude detector 13 does not become a negative value, and the level signal does not become a negative value even if the level is compressed by the level compressor 14.
  • the offset adjustment unit 16 generates a DC offset correction signal for correcting the DC offset in the signal generation unit 11 based on the comparison result output from the comparison unit 15, and feeds it back to the signal generation unit 16.
  • the test signal generated by the signal generation unit 11 includes a positive signal in the positive direction and a negative signal in the negative direction with respect to the reference potential or the reference current force.
  • the positive and negative signals have the same amplitude.
  • FIG. 5 is a diagram illustrating an example of a test signal.
  • the test signal shown in Fig. 5 includes a positive signal consisting of a square wave in the positive direction and a negative signal consisting of a rectangular wave in the negative direction.
  • the order in which the positive signal and the negative signal appear does not matter.
  • the interval between the positive signal and the negative signal and the signal state between the positive signal and the negative signal do not matter.
  • the amplitude detector 13 detects the positive signal amplitude and the negative signal amplitude of the test signal.
  • the amplitude of the positive signal is V and the amplitude of the negative signal is V.
  • pi nl p and v are equal.
  • FIG. 6 is a diagram showing a state when the amplitude detector 13 detects the amplitude of the test signal.
  • a test signal including a positive signal and a negative signal having the same amplitude is input to the frequency converter 12.
  • the DC level shift and baseband signals that the frequency converter 12 has Due to the influence of the DC offset due to the existing DC component the level of the signal sent from the frequency converter 12 to the amplitude detector 13 is a level different from the original level.
  • the DC offset correction apparatus of the present embodiment adjusts the level of the output signal so that the DC offset is canceled by feeding back the residual offset.
  • the test signal given to the signal generator 11 and the frequency converter 12 is an IZQ signal and the offset of Q is adjusted.
  • the residual offset of I in the frequency converter 12 is I
  • the residual offset of Q is ofrset
  • the gain of the circuit from the frequency converter 12 to the amplitude detector 13 is set to G ′ and offset
  • the gain of the circuit from the subsequent stage to the comparison unit 15 including the level compression unit 14 is G.
  • the test signal is a square wave composed of positive and negative signals with amplitude A that is sufficiently larger than the allowable residual offset.
  • the amplitude detector 13 detects the amplitudes of the positive signal and the negative signal.
  • the detected positive signal amplitude is expressed by equation (3), and the negative signal amplitude is expressed by equation (4).
  • the level compression unit 14 performs level compression on the amplitudes of the positive signal and the negative signal detected by the amplitude detection unit 13 with the gain G, the amplitude of the positive signal output from the level compression unit 14 is expressed by the formula (
  • Equation (6) The amplitude of the negative signal is expressed by Equation (6).
  • the level compression unit 14 depends on the signal level for the gain G used for level compression.
  • the comparison unit 15 compares the positive signal and the negative signal output from the level compression unit 14.
  • the residual offsets I and Q are smaller than the amplitude A of the test signal.
  • the level difference D is expressed by equation (7).
  • the comparison unit 15 cannot accurately detect a signal unless the strength of the circuit variation power is a predetermined value or more. In order for the comparison unit 15 to perform an accurate comparison, the level difference D must be greater than or equal to this predetermined value. Therefore, it is necessary to increase the gain G in the Q force and dice area.
  • the level compression unit 14 increases the gain G when the signal level is small.
  • FIG. 7 is a graph showing an example of the relationship between the input of the level compression unit 14 and the gain G.
  • Fig 8
  • FIG. 4 is a diagram for explaining the relationship between the output signal of the frequency converter 12 and the gain G characteristic
  • the input level of the level compression unit 14 is a transistor.
  • the gain G is small in the weak region below the threshold. In that region, the gain G is the input
  • the gain G is set to monotonically decrease from a large input level region to a small input level region that does not require high accuracy but approaches the saturation of the transistor.
  • FIG. 8 shows a test signal with a large DC offset
  • (B) shows a test signal with the DC offset removed.
  • input level 2 is set to be within the range of 50% (half) to 150% (1.5 times) of input level 1.
  • the amplitude detection with the highest accuracy is required when the DC offset is removed. If the input level 2 is set to be within the range of 50% to 150% of the input level 1, when a test signal from which DC offset is removed is input to the frequency converter 12, a large value near the gain G force peak is obtained. Value. The result is the highest accuracy amplitude detection.
  • a large gain G can be obtained when output is required.
  • the level compression unit 14 that performs level compression of the gain characteristic shown in FIG. 7 and the amplitude detection unit 13 that gives a level signal to the level compression unit 14 can be configured by a very simple circuit.
  • it can be composed of a very simple emitter-grounded transistor circuit. It can also be composed of a very simple source grounded transistor circuit. It can also be configured with a diode circuit.
  • FIG. 9 is a diagram illustrating an example of a circuit configuring the amplitude detection unit 13 and the level compression unit 14.
  • Figure 9 shows an example of a field-effect transistor circuit with emitter grounding.
  • the DC component is removed from the RF signal from the frequency converter 12 by the capacitor C1.
  • Source grounded transformer The register Tl is biased so that a gain G peak is obtained near the input levels G and XA.
  • FIG. 10 is a diagram illustrating another example of a circuit constituting the amplitude detection unit 13 and the level compression unit 14.
  • FIG. 10 shows an example of a common source bipolar transistor circuit.
  • the DC component is removed from the RF signal from the frequency converter 12 by the capacitor C2.
  • the emitter-grounded transistor T2 is designed to provide a gain G peak near the input levels G and XA.
  • FIG. 11 is a diagram illustrating another example of a circuit constituting the amplitude detection unit 13 and the level compression unit 14.
  • FIG. 11 shows an example of a diode circuit.
  • the RF signal from the frequency converter 12 is DC component removed by the capacitor C3 and detected by the detection circuit using the diode D1.
  • the source-grounded transistor T3 has a gain G pin near the input levels G and XA.
  • Level compression is performed by the non-linearity of the transistor circuit.
  • the comparison unit 15 compares the positive signal and the negative signal level-compressed by the level compression unit 14, and the offset adjustment unit 10 makes the amplitudes of the positive signal and the negative signal equal based on the comparison result.
  • a correct DC offset correction signal is generated and provided to the signal generator 11.
  • the offset adjustment unit 10 sets the offset in the negative direction. To correct.
  • the offset adjustment unit 10 sets the offset in the positive direction. To correct.
  • the level compression unit 14 converts the level with a gain that changes in accordance with the input level
  • the comparison unit 15 compares the amplitude of the positive signal subjected to the level conversion with the amplitude of the negative signal. Compare. Therefore, DC offset correction can be accurately performed with appropriate accuracy without using a large-scale and high-power consumption circuit in the operation of comparing the amplitude of DC offset correction that requires different accuracy depending on the input level.
  • the gain G is increased, and the high accuracy is not required for the comparison unit 15, and the circuit approaches saturation.
  • the gain G can be reduced.
  • FIG. 12 is a diagram for explaining the operation of the DC offset correction circuit when correcting the offset in the negative direction.
  • FIG. 12 shows a test signal input from the signal generation unit 11 to the frequency conversion unit 12 as (a), and a level signal input from the amplitude detection unit 13 to the level compression unit 14 as (b). Have been!
  • the offset adjustment unit 16 adjusts the DC offset of the signal generation unit 11 in the negative direction. Then, as shown in (a), the DC offset is reduced, and as shown in (b), the level difference between the level signal for the positive signal and the level signal for the negative signal is reduced.
  • FIG. 13 is a diagram for explaining the operation of the DC offset correction circuit when correcting the offset in the positive direction.
  • (a) shows a test signal input from the signal generation unit 11 to the frequency conversion unit 12, and
  • (b) shows a level signal input from the amplitude detection unit 13 to the level compression unit 14.
  • the offset adjustment unit 16 adjusts the DC offset of the signal generation unit 11 in the positive direction. Then, as shown in (a), the DC offset is reduced, and as shown in (b), the level difference between the level signal for the positive signal and the level signal for the negative signal is reduced.
  • FIG. 14 is a flowchart showing an example of an operation of DC offset correction by the DC offset correction apparatus of the present embodiment.
  • the DC offset correction apparatus inputs a test signal including a positive signal and a negative signal to the signal processing unit (frequency conversion unit 12) (step 101).
  • the comparison unit 15 determines whether or not the level signal indicating the amplitude of the positive signal is lower than the level signal indicating the amplitude of the negative signal (step 102). If the level signal indicating the amplitude of the positive signal is lower than the level signal indicating the amplitude of the negative signal, the offset adjustment unit 16 corrects the offset of the signal generation unit 11 in the positive direction (step 103). If the level signal indicating the amplitude of the positive signal is not lower than the level signal indicating the amplitude of the negative signal, the offset adjustment unit 16 corrects the offset of the signal generation unit 11 in the negative direction (step 104).
  • FIG. 15 is a flowchart showing another example of the DC offset correction operation by the DC offset correction apparatus of the present embodiment.
  • the offset is corrected by a fixed correction value ⁇ .
  • the DC offset correction apparatus inputs a test signal including a positive signal and a negative signal to the signal processing unit (frequency conversion unit 12) (step 201).
  • the comparing unit 15 determines whether or not the level signal indicating the amplitude of the positive signal is lower than the level signal indicating the amplitude of the negative signal (step 202).
  • the offset adjustment unit 16 corrects the offset of the signal generation unit 11 in the positive direction by the correction value ⁇ (step 203). If the level signal indicating the amplitude of the positive signal is not lower than the level signal indicating the amplitude of the negative signal, the offset adjustment unit 16 corrects the offset of the signal generation unit 11 in the negative direction by the correction value ⁇ (step 204). ).
  • the DC offset correction apparatus determines whether or not the force is satisfied when a predetermined end condition is satisfied (step 205).
  • the DC offset correction apparatus ends the process if the end condition is satisfied, and returns to step 201 to repeat the correction if the end condition is not satisfied.
  • the end condition may be that the number of offset correction iterations reaches a predetermined number.
  • FIG. 16 is a flowchart showing another example of the operation of the DC offset correction by the DC offset correction apparatus of the present embodiment.
  • the correction value ⁇ gradually decreases.
  • the DC offset correction apparatus inputs a test signal including a positive signal and a negative signal to the signal processing unit (frequency conversion unit 12) (step 301).
  • the comparison unit 15 determines whether the level signal indicating the amplitude of the positive signal is lower than the level signal indicating the amplitude of the negative signal. (Step 302).
  • the offset adjustment unit 16 corrects the offset of the signal generation unit 11 in the positive direction by the correction value ⁇ (step 303). ). If the level signal indicating the amplitude of the positive signal is not lower than the level signal indicating the amplitude of the negative signal, the offset adjustment unit 16 corrects the offset of the signal generation unit 11 in the negative direction by the correction value ⁇ (step 304). ).
  • the DC offset correction apparatus updates the correction value ⁇ to a small value (step 305).
  • the correction value ⁇ may be set to the previous 1Z2.
  • the DC offset correction apparatus determines whether the force is satisfied when a predetermined end condition is satisfied (step 306).
  • the DC offset correction apparatus ends the process if the end condition is satisfied, and returns to step 301 to repeat the correction if the end condition is not satisfied.
  • the end condition may be that the number of offset correction iterations reaches a predetermined number.
  • the end condition may be that the correction value ⁇ is below a certain value.
  • FIG. 17 is a block diagram illustrating a configuration example of the comparison unit 15.
  • the comparison unit 15 includes a positive signal level holding unit 21, a negative signal level holding unit 22, and a difference signal output unit 2
  • the positive signal level holding unit 21 holds the level of the positive signal in response to a positive signal trigger indicating the timing of the positive signal.
  • the negative signal level holding unit 22 holds the level of the negative signal in response to a negative signal trigger indicating the timing of the negative signal.
  • the difference signal output unit 23 generates a signal indicating a level difference between the level of the positive signal held in the positive signal level holding unit 21 and the level of the negative signal held in the negative signal level holding unit 22. Depending on the polarity of the signal indicated by this level difference, it can be determined which of the positive signal level and the negative signal level is greater.
  • the difference signal output device 23 can be constituted by an operational amplifier, for example.
  • FIG. 18 is a block diagram showing another configuration example of the comparison unit 15. Referring to FIG. 18, the comparison unit 15 includes an analog-digital conversion unit (ADC) 31, a positive signal level register 32, a negative signal level register 33, and a subtractor 34.
  • ADC analog-digital conversion unit
  • the ADC 31 digitally converts the signal from the level compression unit 14.
  • the positive signal level register 32 holds a value indicating the level of the positive signal output from the ADC 31.
  • the negative signal level register 33 holds a value indicating the level of the negative signal output from the ADC 31.
  • the subtracter 34 subtracts the value held in the negative signal level register 33 from the value held in the positive signal level register 32. Alternatively, you can subtract the value of positive signal level register 32 from the value of negative signal level register 33! /. Depending on the polarity of this subtraction result, you can see which of the positive signal level and negative signal level is greater.
  • a comparator may be arranged in place of the subtractor 34, and the comparator may determine whether the difference between the positive signal level and the negative signal level is large. Then, the comparison unit 15 and the offset adjustment unit 16 can be configured simply.
  • FIG. 19 is a block diagram showing still another configuration example of the comparison unit 15.
  • the comparison unit 15 has sample and hold circuits (SZH) 41 and 42 and a comparator 43.
  • the SZH 41 holds the level of the positive signal in response to a positive signal trigger indicating the timing at which the amplitude of the positive signal is detected.
  • the SZH 42 holds the level of the negative signal in response to the negative signal trigger indicating the timing at which the amplitude of the negative signal is detected.
  • the comparator 43 compares the level held in S ZH42 with the level held in SZH42.
  • FIG. 20 is a block diagram showing still another configuration example of the comparison unit 15.
  • one SZH is omitted from the configuration in Figure 19.
  • the comparison unit 15 includes an S / H 51 and a comparator 52! /.
  • the SZH 51 holds the level of the positive signal in response to a positive signal trigger indicating the timing of the positive signal. Since the positive signal and the negative signal appear in time series, the comparator 52 determines the level of the positive signal held in the SZH51 and the level of the negative signal at the timing when the level of the negative signal appears. Compare the size with. In this case, the positive signal and the negative signal may be reversed.
  • the comparison unit 15 can be simply configured by the sample-and-hold circuit and the comparator.
  • FIG. 21 is a diagram for describing an example of a differential circuit that cancels nonlinearity.
  • a signal having the same amplitude as the reference level force is input to the nonlinear circuit, the amplitudes of the positive signal and the negative signal differ at the output end due to nonlinearity.
  • the signal generator 11 has non-linearity, the positive signal and the negative signal of the test signal have different amplitudes, and the accuracy of DC offset correction decreases.
  • the influence of positive and negative amplitude errors due to non-linearity can be offset.
  • the positive and negative amplitudes can be made equal to improve the accuracy of DC offset correction.
  • a transmitter with good communication quality can be realized by using a differential circuit for the signal generator 11.
  • the DC offset correction apparatus is composed of the amplitude detection unit 13 and the level compression unit 14 shown in FIG. 4 and the common source transistor circuit shown in FIG.
  • the circuit in Fig. 9 also removes the DC component from the RF signal from the frequency converter 12 due to the capacitance C1.
  • the transistor T1 is biased by an RF choke using a resistor, an inductor, or the like.
  • the bias point has a large gain G with respect to the amplitude of the signal output from the frequency converter 12 when a positive or negative signal of the test signal from which the DC offset is removed is input to the frequency converter 12.
  • the level compression unit 14 of the present embodiment has a peak input level 1 such that the gain G monotonously decreases with respect to an input level greater than a certain value. Also, DC offset
  • test signal from which noise is removed is input to the frequency converter 12 and the level of the signal input to the level compressor 14 is input level 2, as shown in FIG. It is set to be within the range of 50% to 150% of input level 1. This setting is done by adjusting the level of the test signal or adjusting the bias of the MOS transformer.
  • test signals can be compared with high accuracy with a simple configuration without using a circuit having a large circuit size and high power consumption such as a VGA. can do.
  • the DC offset of the transmitter can be adjusted with a small-scale and low power consumption configuration.
  • the DC offset correction apparatus includes the amplitude detector 13 and the level compressor 14 shown in FIG. 4 and the emitter-grounded transistor circuit shown in FIG.
  • the circuit in Fig. 10 also removes the DC component from the RF signal from the frequency converter 12 due to the capacitance C2.
  • transistor T2 is biased by an RF choke using a resistor or inductor!
  • the bias point has a large gain G with respect to the amplitude of the signal output from the frequency converter 12 when a positive signal or a negative signal of the test signal from which the DC offset is removed is input to the frequency converter 12.
  • the level compression unit 14 of the present embodiment has a peak input level 1 such that the gain G monotonously decreases with respect to an input level of a certain value or more. Also, DC offset
  • test signal from which noise is removed is input to the frequency converter 12 and the level of the signal input to the level compressor 14 is input level 2, as shown in FIG. It is set to be within the range of 50% to 150% of input level 1. This is done by adjusting the test signal level or adjusting the bias of the neuropolar transistor.
  • test signals can be compared with high accuracy with a simple configuration without using a circuit having a large circuit size and high power consumption such as a VGA. can do.
  • the DC offset of the transmitter can be adjusted with a small-scale and low power consumption configuration.
  • the amplitude detection unit 13 and the level compression unit 14 shown in FIG. 4 are configured by the circuit shown in FIG. In FIG. 11, the amplitude detection unit 13 is configured by a diode circuit, and the level compression unit 14 is configured by a source-grounded transistor circuit.
  • the amplitude detection unit 13 of the present embodiment performs detection by the diode D1, and provides the detected level signal to the level compression unit 14.
  • the level compression unit 14 When the positive or negative signal of the test signal from which the DC offset is removed is input to the frequency conversion unit 12, the level compression unit 14 has a large value with respect to the amplitude of the RF signal output from the frequency conversion unit 12.
  • the characteristic of gain G is
  • the level compression unit 14 of the present embodiment has a peak input level 1 such that the gain G monotonously decreases with respect to an input level greater than a certain value. Also, DC offset
  • test signal from which noise is removed is input to the frequency converter 12 and the level of the signal input to the level compressor 14 is input level 2, as shown in FIG. It is set to be within the range of 50% to 150% of input level 1. This is done by adjusting the test signal level or adjusting the MOS transistor bias.
  • the test signals can be compared with high accuracy with a simple configuration without using a circuit having a large circuit size and high power consumption such as a VGA. can do.
  • the DC offset of the transmitter can be adjusted with a small-scale and low power consumption configuration.
  • the force illustrated in the configuration of FIG. 11 is the same as the configuration of FIG. 22 as another example.
  • the amplitude detection unit 13 and the level compression unit 14 shown in FIG. 4 are configured by the circuit shown in FIG.
  • the amplitude detection unit 13 is configured by a diode circuit
  • the level compression unit 14 is configured by a transistor circuit with an emitter grounded.
  • the amplitude detector 13 of the present embodiment performs detection by the diode D2, and provides the detected level signal to the level compressor 14.
  • the level compression unit 14 is a When the positive signal or negative signal of the strike signal is input to the frequency converter 12, the characteristics of the gain G are set so that the value is larger than the amplitude of the RF signal output from the frequency converter 12.
  • the level compression unit 14 of the present embodiment has a peak input level 1 such that the gain G monotonously decreases with respect to an input level of a certain value or more. Also, DC offset
  • test signal from which noise is removed is input to the frequency converter 12 and the level of the signal input to the level compressor 14 is input level 2, as shown in FIG. It is set to be within the range of 50% to 150% of input level 1. This is done by adjusting the test signal level or adjusting the bias of the neuropolar transistor.
  • the test signals can be compared with high accuracy with a simple configuration without using a circuit with a large circuit scale and high power consumption such as VGA. can do.
  • the DC offset of the transmitter can be adjusted with a small-scale and low power consumption configuration.
  • the DC offset correction apparatus includes the amplitude detection unit 13 and the level compression unit 14 shown in FIG. 4 and the common source transistor circuit shown in FIG.
  • the circuit in Fig. 9 also removes the DC component from the RF signal from the frequency converter 12 due to the capacitance C1.
  • the transistor T1 is biased by an RF choke using a resistor, an inductor, or the like.
  • the bias point has a large gain G with respect to the amplitude of the signal output from the frequency converter 12 when a positive signal or negative signal of the test signal from which the DC offset is removed is input to the frequency converter 12.
  • the level compression unit 14 of the present embodiment has an input level 1 at the change start point of the gain G such that the gain G monotonously decreases with respect to an input level greater than a certain value.
  • Fig. 25 shows As shown, the input level 2 force is set to be within the range of 50% to 150% of input level 1. This setting is done by adjusting the test signal level or adjusting the MOS transistor bias.
  • the input level that greatly contributes to saturation is compressed in the circuit subsequent to the level compression unit 14.
  • test signals can be compared with high accuracy with a simple configuration without using a circuit having a large circuit size and high power consumption such as a VGA. can do.
  • the DC offset of the transmitter can be adjusted with a small-scale and low power consumption configuration.
  • the amplitude detection unit 13 and the level compression unit 14 shown in FIG. 4 are configured by the circuit shown in FIG. In FIG. 11, the amplitude detection unit 13 is configured by a diode circuit, and the level compression unit 14 is configured by a source-grounded transistor circuit.
  • the amplitude detector 13 of the present embodiment performs detection by the diode D1, and provides the detected level signal to the level compressor 14.
  • the level compression unit 14 When the positive or negative signal of the test signal from which the DC offset is removed is input to the frequency conversion unit 12, the level compression unit 14 has a large value with respect to the amplitude of the RF signal output from the frequency conversion unit 12.
  • the characteristic of gain G is
  • the level compression unit 14 of the present embodiment has an input level 1 at the change start point of the gain GIF such that the gain G monotonously decreases with respect to an input level of a certain value or more.
  • the level of the signal input to the level compression unit 14 when the test signal from which the DC offset has been removed is input to the frequency conversion unit 12 is input level 2, as shown in FIG. It is set to be within the range of 50% to 150% of input level 1. This setting is done by adjusting the test signal level or adjusting the MOS transistor bias.
  • the level compression unit 14 is compressed by compressing a level greater than the input level 2. In the latter circuit, the input level that greatly contributes to saturation is compressed.
  • the test signals can be compared with high accuracy with a simple configuration without using a circuit having a large circuit size and high power consumption such as a VGA. can do.
  • the DC offset of the transmitter can be adjusted with a small-scale and low power consumption configuration.
  • the force illustrated in the configuration of FIG. 11 is the same as the configuration of FIG. 22 as another example.
  • the amplitude detection unit 13 and the level compression unit 14 shown in FIG. 4 are configured by the circuit shown in FIG.
  • the amplitude detection unit 13 is configured by a diode circuit
  • the level compression unit 14 is configured by a transistor circuit with an emitter grounded.
  • the amplitude detection unit 13 of the present embodiment performs detection by the diode D2, and provides the detected level signal to the level compression unit 14.
  • the level compression unit 14 When the positive or negative signal of the test signal from which the DC offset has been removed is input to the frequency conversion unit 12, the level compression unit 14 has a large value with respect to the amplitude of the RF signal output from the frequency conversion unit 12.
  • the characteristic of gain G is
  • the level compression unit 14 of the present embodiment has an input level 1 at the starting point of the change of the gain G such that the gain G monotonously decreases with respect to an input level of a certain value or more.
  • the level of the signal input to the level compression unit 14 when the test signal from which the DC offset has been removed is input to the frequency conversion unit 12 is input level 2, as shown in FIG. It is set to be within the range of 50% to 150% of input level 1. This is done by adjusting the test signal level or by adjusting the bipolar transistor bias.
  • the input level that greatly contributes to saturation is compressed in the circuit subsequent to the level compression unit 14.
  • the test signals can be compared with high accuracy with a simple configuration without using a circuit having a large circuit size and high power consumption such as VGA. can do. And as a result, a small and low power consumption configuration Can adjust the DC offset of the transmitter.
  • the DC offset correction apparatus includes the amplitude detection unit 13 and the level compression unit 14 shown in FIG. 4 and the source-grounded transistor circuit shown in FIG.
  • the circuit in Fig. 9 also removes the DC component from the RF signal from the frequency converter 12 due to the capacitance C1.
  • the transistor T1 is biased by an RF choke using a resistor, an inductor, or the like.
  • the bias point is set so that the gain G force decreases as the amplitude of the RF signal output from the frequency converter 12 increases. According to this, D
  • the input level to the level compression unit 14 when the test signal from which the C offset is removed is input to the frequency conversion unit 12 is the input level 2
  • a gain for input levels below that is required as shown in Fig. 28. If the input level that finally contributes to saturation is large, the gain is lowered and level compression is performed.
  • the test signals can be compared with high accuracy with a simple configuration without using a circuit with a large circuit size and high power consumption such as VGA. can do.
  • the DC offset of the transmitter can be adjusted with a small-scale and low power consumption configuration.
  • the DC offset correction apparatus includes the amplitude detection unit 13 and the level compression unit 14 shown in FIG. 4 and the source-grounded transistor circuit shown in FIG.
  • the amplitude detection unit 13 is configured by a diode circuit
  • the level compression unit 14 is configured by a source grounded transistor circuit.
  • the amplitude detection unit 13 of the present embodiment performs detection by the diode D1, and provides the detected level signal to the level compression unit 14.
  • the bias point of the transistor T1 of the level compressing unit 14 is set so that the gain G force decreases as the amplitude of the RF signal output from the frequency converting unit 12 increases. This eliminates the DC offset. If the input level to the level compression unit 14 when the test signal is input to the frequency conversion unit 12 is input level 2, the gain for input levels below that level is larger than the necessary minimum, as shown in Fig. 28. In the end, however, the input level that greatly contributes to saturation is large. When the input level is reduced, level compression is performed.
  • the test signals can be compared with high accuracy with a simple configuration without using a circuit with a large circuit size and high power consumption such as VGA. can do.
  • the DC offset of the transmitter can be adjusted with a small-scale and low power consumption configuration.
  • the force illustrated in the configuration of FIG. 11 is the same as the configuration of FIG. 22 as another example.
  • the amplitude detection unit 13 and the level compression unit 14 shown in FIG. 4 are configured by the circuit shown in FIG.
  • the amplitude detection unit 13 is configured by a diode circuit
  • the level compression unit 14 is configured by a transistor circuit grounded at the emitter.
  • the amplitude detector 13 of this embodiment performs detection by the diode D2, and provides the detected level signal to the level compressor 14. As shown in FIG. 27, the bias point of the transistor T4 of the level compression unit 14 is gain G as the amplitude of the RF signal output from the frequency conversion unit 12 increases.
  • IF power is set to be small. According to this, assuming that the input level to the level compression unit 14 when the test signal from which the DC offset has been removed is input to the frequency conversion unit 12 is input level 2, as shown in FIG. However, the input level that greatly contributes to saturation is large, and the gain is lowered and level compression is performed.
  • test signals can be compared with high accuracy with a simple configuration without using a circuit with a large circuit size and high power consumption such as a VGA. can do.
  • the DC offset of the transmitter can be adjusted with a small-scale and low power consumption configuration.
  • the signal generation unit 11 shown in FIG. 4 is configured by a circuit as shown in FIG. Referring to FIG. 29, the signal generation unit 11 includes a signal source for generating a positive signal and a negative signal that generate both a positive signal and a negative signal whose amplitude from the reference voltage is equal to A [V], and a DC offset correction signal. Apply V [V] to the reference voltage
  • a signal source for applying an offset The output terminal of the signal source for offset correction is connected to the reference potential of the signal source for generating positive and negative signals. Then, the signal generation unit 11 selects a frequency from V + A, V, V — A and outputs it via a switch that outputs the frequency offset offset offset
  • the switch is positive signal V + A, negative signal V
  • test signal is not limited to the pulse signal illustrated in FIG.
  • the test signal may be in any order of positive and negative signals as long as the positive and negative signal amplitudes are equal from the reference voltage (or reference current).
  • the interval between the positive signal and the negative signal and the signal waveform between the positive signal and the negative signal do not matter.
  • the signal generator 11 having a simple configuration as in the present embodiment can appropriately correct the DC offset of the test signal having a positive signal and a negative signal power having the same amplitude.
  • the comparison unit 15 shown in FIG. 4 is configured by a circuit as shown in FIG.
  • the comparison unit 15 includes a positive signal level holding unit 21, a negative signal level holding unit 22, and a difference signal output unit 23.
  • the positive signal level holding unit 21 holds the detection level of the positive signal of the level-compressed detection signal by the level compression unit 14.
  • the negative signal level holding unit 22 holds the detection level of the negative signal of the level-compressed detection signal from the level compression unit 14.
  • the difference signal output unit 23 compares the detection level by the positive signal level holding unit 21 with the detection level by the negative signal level holding unit 22 and outputs the comparison result as a difference signal.
  • the level-compressed detection signal from the level compression unit 14 is supplied to the positive signal level holding unit 21. And the negative signal level holding unit 22.
  • the positive signal level holding unit 21 holds the level of the positive signal according to the positive signal trigger indicating the timing of the positive signal.
  • a positive signal input from the signal generator 11 may be used as a positive signal trigger, and a signal generated while the positive signal is generated from the signal generator 11 may be used as a positive signal trigger.
  • the negative signal level holding unit 22 holds the level of the negative signal according to the negative signal trigger indicating the timing of the negative signal.
  • the negative signal input from the signal generator 11 can be used as a negative signal trigger, and the test signal input from the signal generator 11 can be generated as a negative signal trigger. .
  • the detection level of the detection positive signal held in the positive signal level holding unit 21 and the detection level of the detection negative signal held in the negative signal level holding unit 22 are respectively input to the difference signal output unit 23.
  • the signal output from the positive signal level holding unit 21 is a DC voltage output. Further, the signal output from the negative signal level holding unit 22 is a DC voltage output.
  • the difference signal output unit 23 compares the input detection positive signal detection level and detection negative signal detection level, and outputs the comparison result.
  • the comparison result output from the difference signal output unit 23 may be, for example, a signal indicating which detection level is higher, or indicates a level difference between the former detection level and the latter detection level. It may be a differential signal.
  • a circuit for determining which detection level is high there is a circuit using a comparator.
  • the comparison result shows that, for example, if the former detection level is lower than the latter detection level, an inverted output signal is output, and if the former detection level is higher than the latter detection level, non-inversion is output.
  • the output signal should be output, and the comparison result should be shown in binary with the inverted output signal and the non-inverted output signal.
  • circuits that outputs a level difference as a differential signal there is a circuit that uses an operational circuit such as an operational amplifier or a subtractor.
  • the offset adjustment unit 16 can change the DC offset according to the comparison result. Correction signal can be generated and fed back to the signal generator 11.
  • the comparison unit 15 shown in FIG. 4 is configured with a circuit as shown in FIG.
  • the comparison unit 15 includes a sample Z hold circuit 41, a sample Z hold circuit 42, and a comparator 43.
  • the sample Z hold circuit 41 captures and holds the detection level of the positive signal from the level compression unit 14.
  • the sample Z hold circuit 42 captures and holds the detection level of the negative signal from the level compression unit 14.
  • the comparator (comparator) 43 compares the detection level held by the sample / hold circuit 41 with the detection level held by the sample Z hold circuit 42, and outputs the comparison result as a difference signal.
  • the present embodiment is an example in which a comparator (comparator) is used as the difference signal output device 23 shown in the twelfth embodiment.
  • the detection signal level-compressed by the level compression unit 14 is input to the sample Z hold circuit 41 and the sample Z hold circuit 42.
  • the sample Z hold circuit 41 holds the level of the positive signal according to the positive signal trigger indicating the timing of the positive signal.
  • a positive signal input from the signal generator 11 may be used as a positive signal trigger, and a signal generated while a positive signal is generated from the signal generator 11 may be used as a positive signal trigger.
  • the sample Z hold circuit 42 holds the level of the negative signal in response to the negative signal trigger indicating the timing of the negative signal.
  • a negative signal input from the signal generation unit 11 may be used as a negative signal trigger, and a test signal input from the signal generation unit 11 may be generated and a signal generated in between may be used as a negative signal trigger. Oh ,.
  • the detection level of the detection positive signal held in the sample Z hold circuit 41 and the detection level of the detection negative signal held in the sample Z hold circuit 42 are input to the comparator 43, respectively.
  • the signal output from the sample Z hold circuit 41 is a DC voltage output.
  • the signal output from the sample Z hold circuit 42 is a DC voltage output.
  • the comparator 43 compares the detection levels and outputs the comparison result. This comparison result shows that the DC offset of the test signal is shifted in the positive direction or negative Indicates whether the shift is in the opposite direction.
  • an inverted output signal is output if the former detection level is lower than the latter detection level, and a non-inverted output signal is output if the former detection level is higher than the latter detection level. Show the comparison result with binary values of inverted output signal and non-inverted output signal.
  • the difference amount indicating which detection level is higher is not necessarily required.
  • the shift direction of the DC offset of the test signal is indicated by the binary values of the inverted output signal and the non-inverted output signal as described above, it is possible to determine which direction to perform the DC offset correction.
  • the comparator 43 of a simple circuit as in this embodiment is used, information indicating the direction of the DC shift can be easily given to the offset adjustment unit 16, and the comparison unit 15 and the offset adjustment unit 16 in the subsequent stage can be provided.
  • the circuit configuration can be simplified.
  • the detection levels appearing in the time series may be input to the comparator 43 in parallel by the sample Z hold circuits 41 and 42.
  • the comparison unit 15 of this embodiment can compare the detection levels with a simple circuit.
  • the comparison unit 15 shown in FIG. 4 is configured by a circuit as shown in FIG.
  • the comparator 15 has a sample Z hold circuit 51 and a comparator 52.
  • the sample Z hold circuit 51 captures and holds the detection level of the positive signal (or negative signal) from the level compression unit 14.
  • the comparator 52 compares the detection level held in the sample Z-hold circuit 51 with the detection level of the negative signal (or positive signal) from the level compression unit 14 and outputs the comparison result as a difference signal. To do.
  • the trigger used in the sample / hold circuit 51 is the same as that in the twelfth and thirteenth embodiments.
  • the positive signal input from the signal generator 11 can be used as a positive signal trigger.
  • a positive signal is generated from part 11, and the signal generated in the meantime can be used as a positive signal trigger !
  • the negative signal input from the signal generator 11 can be used as a negative signal trigger.
  • a signal generated between the occurrence of a negative signal of the test signal input from section 11 may be used as a negative signal trigger.
  • the detection level of the detection positive signal (or negative signal) held in the sample Z hold circuit 51 and the detection level of the detection negative signal from the level compression unit 14 are input to the comparator 52, respectively.
  • the signal output from the sample Z hold circuit 51 is a DC voltage output.
  • the comparator 52 compares the detection levels at the timing of the negative signal (or positive signal) and outputs the comparison result. The result of this comparison shows whether the DC offset of the test signal is shifted in the positive or negative direction.
  • this comparison result shows that, for example, if the former detection level is lower than the latter detection level, an inverted output signal is output, and the former detection level is the latter detection level. If it is higher than that, output a non-inverted output signal, and show the comparison result between the inverted output signal and the non-inverted output signal.
  • the comparison unit 15 can be realized by a simple circuit of one sample Z hold circuit and a comparator.
  • the detection level of the detection positive signal (or detection negative signal) from the level-compressed detection signal where the detection level of the positive signal and the detection level of the negative signal appear in time series is held by the sample hold circuit. Compare the DC detection level of the positive signal (or detection negative signal) with the detection level of the detection negative signal (or detection positive signal) of the level-compressed detection signal at the timing of the negative signal (or positive signal). Can simplify the circuit.
  • the comparison unit 15 shown in FIG. 4 is configured by a circuit as shown in FIG.
  • the comparison unit 15 includes an AZD converter 31, a positive signal level register 32, a negative signal level register 33, and a subtracter 34.
  • the AZD converter 31 detects the level-compressed analog signal from the level compression unit 14. An analog value indicating the signal detection level is converted to a digital value (digital signal).
  • the positive signal level register 32 receives a digitally converted level-compressed detection signal as an input, and records a digital value corresponding to the detection level of the detection positive signal.
  • the negative signal level register 33 receives the digitally converted level-compressed detection signal and records a digital value corresponding to the detection level of the detection negative signal.
  • the subtracter 34 subtracts the digital value recorded in the negative signal level register 33 from the digital value recorded in the positive signal level register 32.
  • the level-compressed detection signal from the level compression unit 14 is input to the AZD converter 31.
  • the detection level of the detection signal subjected to level compression is subjected to analog Z digital conversion by the AZD converter 31 and then input to the positive signal level register 32 and the negative signal level register 33.
  • the positive signal level register 32 records the digital value of the positive signal in response to a positive signal trigger indicating the timing of the positive signal.
  • a positive signal input from the signal generation unit 11 may be used as a positive signal trigger, and a signal generated while the positive signal is generated from the signal generation unit 11 may be used as a positive signal trigger.
  • the negative signal level register 33 records the digital value of the negative signal in response to the negative signal trigger indicating the timing of the negative signal.
  • a negative signal input from the signal generator 11 may be used as a negative signal trigger, and a signal generated while a negative signal is generated from the signal generator 11 may be used as a negative signal trigger.
  • the digital value recorded in the positive signal level register 32 and the digital value recorded in the negative signal level register 33 are respectively input to the subtractor 34.
  • the subtractor 34 subtracts the digital value of the negative signal level register 33 from the digital value of the positive signal level register 32, for example, and outputs the subtraction result.
  • the subtraction result from the subtractor 34 is input to the offset adjustment unit 16.
  • the offset adjustment unit 16 generates a DC offset correction signal for performing DC offset according to the subtraction result.
  • the 12th force is also compared with the level of the analog processing as shown in the 14th embodiment. And the result can be given to the offset adjustment unit 16.
  • FIG. 30 is a block diagram showing a configuration of a DC offset correction apparatus according to the sixteenth embodiment.
  • the DC offset correction apparatus according to the sixteenth embodiment includes a baseband unit 61, a signal generation unit 62, a mixer 63, an amplitude detection unit 64, a level compression unit 65, a comparison unit 66, an offset adjustment unit 67, And a local oscillator 68.
  • the frequency converter 12 in FIG. 4 includes a mixer 63 and a local oscillator 68 in FIG. 30, and a baseband unit 61 is connected to the mixer 63 in addition to the signal generator 62.
  • the baseband signal from the baseband unit 61 is input to the mixer 63, mixed with the local oscillation signal (local signal) from the local oscillator 68 by the mixer 63, and frequency-converted by the mixing.
  • the frequency of the local oscillation signal output from the local oscillator 68 is predetermined.
  • the RF signal frequency-converted by the mixer 63 is output after high-frequency signal processing such as power amplification is performed as necessary.
  • test signal from the signal generation unit 62 is input to the mixer 63, mixed with the local oscillation signal from the local oscillator 68 by the mixer 63, and frequency-converted by the mixing.
  • the frequency of the local oscillation signal output from the local oscillator 68 is determined in advance.
  • the RF signal frequency-converted by the mixer 63 is output after high-frequency signal processing such as power amplification is performed as necessary.
  • the signal sent from the mixer 63 to the amplitude detector 64 becomes a signal having a specific high-frequency component that is not a direct-current signal or a low-frequency signal due to frequency conversion.
  • the amplitude detector 64 has an envelope detector (envelope detector)
  • envelope detector envelope detector
  • the high-frequency signal from the mixer 63 is transmitted to a desired partner via, for example, an antenna.
  • the signal generation unit 62, amplitude detection unit 64, level compression unit 65, comparison unit 66, and offset adjustment unit 67 are the same as the signal generation unit 11, level compression unit 14, comparison unit 15, and offset adjustment unit 16 shown in FIG. The configuration can be adopted.
  • FIG. 31 is a timing chart showing signals at various parts before DC offset correction.
  • FIG. 32 is a timing chart showing signals at various parts after DC offset correction.
  • 31 and 32 (a) shows a local oscillation signal input to the mixer 63 by the local oscillator 68.
  • FIG. (B) The test signal or baseband signal input to the mixer 63 is shown.
  • (C) shows a high-frequency signal output from the mixer 63.
  • (D) shows a signal obtained by level-compressing the detection signal detected by the envelope detection output from the level compression unit 65.
  • the detection level of the signal output from the level compression unit 65 changes, and the detection level of the detection positive signal does not match the detection level of the detection negative signal.
  • this change is eliminated by performing DC offset correction, the detection level of the detection positive signal obtained by the envelope detection can be matched with the detection level of the detection negative signal.
  • the state where the detection level of the detection positive signal and the detection level of the detection negative signal match is a state in which DC offset correction is performed well and there is no DC level shift. Good communication is possible.
  • the signal generation unit 11 shown in FIG. 4 is configured by an operating circuit.
  • the signal generator 11 shown in FIG. 4 When outputting the test signal as shown in FIG. 5, the signal generator 11 shown in FIG. 4 amplifies the pulse signal generated by the pulse signal generation circuit to a desired amplitude with a power amplifier. It is considered that a configuration in which a test signal is generated by the above is common. [0191] Here, let us consider a case where the test signal is generated with the amplitude from the reference level (reference voltage) equal to the positive signal and the negative signal, and the power is amplified and input to the frequency converter 12. If the power amplifier is a nonlinear circuit with the characteristics shown in Fig. 21 (a), the amplified test signal is a signal with different amplitudes between the positive and negative signals due to the nonlinearity of the power amplifier. End up.
  • the signal generator 11 of the present embodiment has a configuration using a differential circuit (or a differential amplifier circuit) as an example. With this configuration, it is possible to generate a test signal in which the positive signal and the negative signal have the same amplitude.
  • the pulse signal generation circuit outputs a test signal force in which the amplitude of the positive signal from the reference level (reference voltage) is equal to the amplitude of the negative signal.
  • a power amplifier which is a non-linear circuit. Since the power amplifier of the present embodiment is a differential circuit, an in-phase signal and a negative-phase signal are input to each of the two transistors constituting the differential circuit.
  • the comparison unit 15 can perform comparison including no error, accurately detect the DC shift of the test signal, and accurately correct the DC offset. Monkey.

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Abstract

　信号生成部は、同じ振幅を有する正信号と負信号を含むテスト信号を生成する。また、信号生成部は、直流オフセット補正信号を与えられると、その直流オフセット補正信号に基づいてテスト信号の直流レベルを補正し、補正したテスト信号を周波数変換回路に送る。振幅検出部は、周波数変換回路で処理されたテスト信号の正信号と負信号の振幅を検出する。レベル圧縮部は、振幅検出部で検出された正信号の振幅および負信号の振幅を、入力レベルによって変化する利得でレベル変換する。比較部は、レベル圧縮部でレベル変換された正信号の振幅と負信号の振幅とを比較する。オフセット調整部は、比較部による比較結果に応じた直流オフセット補正信号を信号生成部に与える。

Description

明 細 書
直流オフセット補正装置および直流オフセット補正方法
技術分野
[0001] 本発明は、信号処理回路の直流オフセットを補正する直流オフセット補正装置に係 り、特に、直流オフセット補正装置における直流オフセットの検出とその補正に関する 背景技術
[0002] 通信システムの通信端末などに用いられる送信機は、周波数変換を行うミキサゃ電 力増幅を行うアンプなどの信号処理回路を備えている。そして、送信機は、入力され た変調信号 (ベースバンド信号)を、信号処理回路を用いて処理して送信する。
[0003] ここでは、信号処理回路の一例として、ミキサによる周波数変換の動作を説明する
[0004] ミキサの特性に DC (Direct Current：直流）レベルのシフトが存在して!/、る力 も しくはミキサに入力するベースバンド信号に DC成分が存在して 、る場合、ミキサから 出力される高周波信号は送信スペクトラム中に DCオフセットに起因するキャリアリー クを含む。図 1は、理想的な高周波信号の送信スペクトラムを示すグラフであり、図 2 は、キャリアリークを含む高周波信号の送信スペクトラムを示すグラフである。
[0005] 図 1と図 2を比較すると分力るように、キャリアリークの発生した信号の波形（図 2)に は理想的な波形（図 1)と相違している。この相違により、送信機から送信される高周 波出力信号の EVM (Error Vector Magnitude：変調精度）が劣化する。
[0006] 図 3は、一般的な送信機の構成を示すブロック図である。図 3を参照すると、送信機 は、信号生成部 91、周波数変換部 92、振幅検出部 93、およびオフセット調整部 94 を有している。
[0007] 信号生成部 91はベースバンド回路であり、ベースバンド信号を発生して周波数変 換部 92に送る。
[0008] 周波数変換部 92はミキサであり、信号生成部 91から入力したベースバンド信号を RF (radio frequency:無線周波数)信号に周波数変換し、さらに増幅あるいは減 衰して出力する。周波数変換部 92の出力が送信機の出力となる。
[0009] 振幅検出部 93は、例えば RF振幅を検出するスペクトラムアナライザ力 なり、周波 数変換部 92から出力された RF信号の振幅を検出し、その振幅値をオフセット調整 部 94に通知する。
[0010] オフセット調整部 94は、振幅検出部 93より通知された振幅値に基づいて、 DCオフ セットを補正するための DCオフセット補正信号を生成し、信号生成部 91にフィード ノックさせる。
[0011] この構成により、図 3に示した送信機は、ミキサからの高周波信号の周波数スぺタト ラムにキャリアリークが認められる力否かを監視していた。そして、スペクトラム中にキ ャリアリークが認められた場合、送信機は、信号生成部 91 (ベースバンド回路）内に 設けられた D AC (Digital Analog Converter:デジタルアナログ変換器）などの 回路を用いてキャリアリークを相殺するように DCレベルを調整し、 DCオフセット成分 が最小になるようにして 、た。
[0012] ここで、 DCオフセットと RF送信出力におけるキャリアリークとの関係について、さら に詳しく説明する。
[0013] ミキサは、ベースバンド信号とローカル信号をミキシングして得られた高周波出力信 号を電力増幅することで送信機の出力信号を生成する。 DCオフセットが無い理想的 な状態における送信機の送信出力 Poutは式（1)のように表すことができる。
[0014] [数 1]
Figure imgf000004_0001
ここで、 A (t)はミキサに入力されるベースバンド信号を示し、 sin ( co t)はローカル 信号を示している。
[0015] また、この理想的な送信出力 Poutの送信スペクトラムは、図 1に示したようになる。
図 1では横軸が周波数を示し、縦軸が各周波数における信号成分 SGNL (—般的に 、周波数スペクトラムと称される）の強度を示している。図 1によれば、周波数に対する 信号成分 SGNLを得ることができる。 [0016] ここで、ミキサに入力されるベースバンド信号 A (t)が IZQ (In -phase/Quadrat ure— phase :同相 Z直交位相）信号であり、この iZQ信号に DCオフセット Bが存在 すれば、送信出力 Poutは式（2)のように表すことができる。
[0017] [数 2]
Pout = A{t) · s (ot) + B sin(ot) (2) 式（2)から分力るように、送信出力 Poutには DCオフセット Bにより生じたキャリアリ ーク Bsin ( co t)が現われることになる。送信出力 Poutに、キャリアリークが現われた状 態では、周波数スペクトルは図 2に示したようになる。図 2では横軸が周波数を示し、 縦軸が各周波数における信号成分 SGNLの強度を示している。
[0018] 図 2から分力るように、通常の信号成分 SGNL以外に、 DCオフセット Bによるキヤリ ァリーク CRLKが生じて 、る。
[0019] この DCオフセット成分により生じたキャリアリークは、通信システムにおいて高周波 出力信号の EVMを劣化させ、通信品質を劣化させることが分力つて 、る。
[0020] また、通信システムでは、ミキサ以外に、ミキサの前段に置かれるベースバンド電力 増幅器など他の回路でも DCオフセット成分によってキャリアリークが発生することが 分力つている。そして、これらのキャリアリークも通信システムの通信品質を劣化させ ていた。
[0021] 通信システムにおいては DCオフセット成分に起因する通信品質の劣化を最小に 抑制することが好ましぐ理想的には DCオフセット成分をゼロにすることが望ましい。 そのために、従来の送信機は、キャリアリークの強度をスペクトラムアナライザで検出 し、キャリアリークの強度を最小にする方向に信号の DCレベルを調節して 、た。
[0022] DCレベルを調整する構成としては、直交変調器に入力する DCオフセットを調整す るカーテシアンループ方式の負帰還増幅器が提案されている（例えば、特開平 10— 136048号公報参照)。
発明の開示
[0023] DCオフセットを最小にするような調整をすれば、 DCオフセットの大きさは、情報を 送信するときの送信信号の大きさと比較して十分小さな値となる。高精度で DCオフ セットを補償するためには、振幅検出部 93は、そのような小さな信号を検出できなく てはならない。
[0024] ところが、 DCオフセット成分の強度を検出する検出回路は、実際には回路パラメ一 タにばらつきがあるので、ある一定以上の強度の DCオフセット信号でなければ正確 に検出できない。
[0025] ここで、周波数変換部 92における I、 Qの残留オフセットをそれぞれ I とし
offset、Q
offset
、周波数変換部 92から振幅検出部 93までの回路のゲインを Gとする。そうすると振幅 検出部 93が検出すべき DCオフセット成分の大きさは G X (I 2+Q 2)となる
offset offset
。そのため、振幅検出部 93は、この振幅レベル G X (I 2+Q 2)を検出し、そ
offset offset
れ同士を比較することとなる。
[0026] 上述したように、 DCオフセットを高精度で補償し、補償後に残留する DCオフセット I
Q
offset、 offsetを十分に小さな値にすることが要求される。ある一定以上の強度の DCォ フセット信号でなければ正確に検出できない検出回路を用いて、 G X (I 2+Q
offset of
2)同士を高い精度で比較するにはゲイン Gを大きくすればよい。そして、ゲイン Gを fset
大きくするには、振幅検出部 93の検出回路に入力する高周波信号を増幅すればよ い。しかし、その増幅には高ゲインの RFアンプが必要であり、送信機の回路規模が 増大し、また消費電力も増大するという問題があった。
[0027] 本発明の目的は、小規模かつ低消費電力の構成によって高い精度で直流オフセ ットを調整する直流オフセット補正装置および方法を提供することである。
[0028] 上記目的を達成するために、本発明の直流オフセット補正装置は、
周波数変換回路の直流オフセットを補正する直流オフセット補正装置であって、 基準電圧から正方向に所定の振幅を有する正信号と前記基準電圧から負方向に 前記正信号と同じ振幅を有する負信号とを含むテスト信号を生成し、直流オフセット 補正信号を与えられると、該直流オフセット補正信号に基づ 、て前記テスト信号の直 流レベルを補正し、補正した前記テスト信号を前記周波数変換回路に送る信号生成 部と、
前記周波数変換回路で処理された前記テスト信号の前記正信号の振幅と前記負 信号の振幅とを検出する振幅検出部と、
前記振幅検出部で検出された前記正信号の振幅および前記負信号の振幅を、入 カレベルによって変化する利得でレベル変換するレベル圧縮部と、
前記レベル圧縮部でレベル変換された前記正信号の振幅と前記負信号の振幅と を比較する比較部と、
前記比較部による比較結果に応じた前記直流オフセット補正信号を生成し、前記 信号生成部に与えるオフセット調整部と、を有している。
図面の簡単な説明
[図 1]理想的な高周波信号の送信スペクトラムを示すグラフである。
[図 2]キャリアリークを含む高周波信号の送信スペクトラムを示すグラフである。
[図 3]—般的な送信機の構成を示すブロック図である。
[図 4]本実施形態の DCオフセット補正装置の構成を示すブロック図である。
[図 5]テスト信号の一例を示す図である。
[図 6]振幅検出部 13がテスト信号の振幅を検出するときの様子を示す図である。
[図 7]レベル圧縮部 14の入力とゲイン G の関係の一例を示すグラフである。
IF
[図 8]周波数変換部 12の出力信号とゲイン G 特性の関係を説明するための図であ
IF
る。
[図 9]振幅検出部 13とレベル圧縮部 14を構成する回路の一例を示す図である。
[図 10]振幅検出部 13とレベル圧縮部 14を構成する回路の他の例を示す図である。
[図 11]振幅検出部 13とレベル圧縮部 14を構成する回路の他の例を示す図である。
[図 12]オフセットを負方向に補正するときの DCオフセット補正回路の動作を説明する ための図である。
[図 13]オフセットを正方向に補正するときの DCオフセット補正回路の動作を説明する ための図である。
[図 14]本実施形態の DCオフセット補正装置による DCオフセット補正の動作の一例 を示すフローチャートである。
[図 15]本実施形態の DCオフセット補正装置による DCオフセット補正の動作の他の 例を示すフローチャートである。 [図 16]本実施形態の DCオフセット補正装置による DCオフセット補正の動作のさらに 他の例を示すフローチャートである。
[図 17]比較部 15の一構成例を示すブロック図である。
[図 18]比較部 15の他の構成例を示すブロック図である。
[図 19]比較部 15のさらに他の構成例を示すブロック図である。
[図 20]比較部 15のさらに他の構成例を示すブロック図である。
[図 21]非線形性を相殺する差動回路の一例を説明するための図である。
[図 22]振幅検出部 13とレベル圧縮部 14を構成する回路の他の例を示す図である。
[図 23]振幅検出部 13とレベル圧縮部 14を構成する回路の他の例を示す図である。
[図 24]振幅検出部 13とレベル圧縮部 14を構成する回路の他の例を示す図である。
[図 25]レベル圧縮部 14の入力とゲイン G の関係の他の例を示すグラフである。
IF
[図 26]周波数変換部 12の出力信号とゲイン G 特性の関係を説明するための図であ
IF
る。
[図 27]レベル圧縮部 14の入力とゲイン G の関係の他の例を示すグラフである。
IF
[図 28]周波数変換部 12の出力信号とゲイン G 特性の関係を説明するための図であ
IF
る。
[図 29]信号生成部 11を構成する回路の一例を示す図である。
[図 30]第 16の実施例による DCオフセット補正装置の構成を示すブロック図である。
[図 31]DCオフセット補正前の各部の信号を示すタイミングチャートである。
[図 32]DCオフセット補正後の各部の信号を示すタイミングチャートである。
発明を実施するための最良の形態
[0030] 本発明を実施するための形態について図面を参照して詳細に説明する。ここでは
DCオフセット補正装置を送信機に適用した例を示す。
[0031] 図 4は、本実施形態の DCオフセット補正装置の構成を示すブロック図である。図 4 を参照すると、本実施形態の DCオフセット補正装置は、信号生成部 11、周波数変 換部 12、振幅検出部 13、レベル圧縮部 14、比較部 15、およびオフセット調整部 16 を有している。
[0032] 信号生成部 11は、テスト信号を発生し、周波数変換部 12に与える。その際、信号 生成部 11は、オフセット調整部 16から DCオフセット補正信号を受けると、その DCォ フセット補正信号をテスト信号に合成する。
[0033] 周波数変換部 12は、信号生成部 11から入力した信号を RFに周波数変換し、さら に増幅あるいは減衰して出力する。周波数変換部 11の出力は送信機の出力となる。
[0034] 振幅検出部 13は、周波数変換部 12から出力された信号の振幅を検出し、その振 幅のレベル信号をレベル圧縮部 14に送る。なお、振幅検出部 13で検出される振幅 は負の値となることはない。
[0035] レベル圧縮部 14は、振幅検出部 13から出力された信号をレベル圧縮し、得られた レベル信号を比較部 15に送る。
[0036] 比較部 15は、レベル圧縮部 14から時系列に出力されたレベル信号同士を比較し
、比較結果をオフセット調整部 16に送る。振幅検出部 13からのレベル信号は負の値 とならず、そのレベル信号はレベル圧縮部 14でレベル圧縮されても負の値となること はない。
[0037] オフセット調整部 16は、比較部 15から出力された比較結果に基づいて、信号生成 部 11における DCオフセットを補正するための DCオフセット補正信号を発生し、信号 生成部 16にフィードバックさせる。
[0038] 以上のような構成の送信機において、信号生成部 11の生成するテスト信号は、基 準電位もしくは基準電流力 みて正方向の正信号と負方向の負信号とを含む。正信 号と負信号の振幅は等しい。図 5は、テスト信号の一例を示す図である。図 5に示した テスト信号には、正方向の矩形波からなる正信号と、負方向の矩形波からなる負信 号が含まれている。なお、正信号と負信号の現れる順序は問わない。また、正信号と 負信号の間隔、正信号と負信号の間の信号の状態は問わない。図 5に示したテスト 信号を受けると、振幅検出部 13は、そのテスト信号の正信号の振幅と負信号の振幅 とを検出する。図 5において、正信号の振幅が V で、負信号の振幅が V である。 V
pi nl p と v は等しい。
1 nl
[0039] 図 6は、振幅検出部 13がテスト信号の振幅を検出するときの様子を示す図である。
周波数変換部 12には振幅の等しい正信号と負信号を含むテスト信号が入力される。 しかし、周波数変換部 12の特性が有する DCレベルのシフトやベースバンド信号に 存在する DC成分による DCオフセットの影響で、周波数変換部 12から振幅検出部 1 3に送られる信号のレベルは、本来とは異なったレベルとなる。
[0040] 本実施形態の DCオフセット補正装置は、残留オフセットをフィードバックさせて DC オフセットを相殺するように出力信号のレベルを調整する。本実施形態では、一例と して信号生成部 11力も周波数変換部 12に与えられるテスト信号が IZQ信号であり、 その Qのオフセットを調整する場合を考える。
[0041] ここでは周波数変換部 12での Iの残留オフセットを I とし、 Qの残留オフセットを ofrset
Q とする。また、周波数変換部 12から振幅検出部 13までの回路のゲインを G'と offset
し、その後段からレベル圧縮部 14を含み比較部 15までの回路のゲインを G とする。
IF
テスト信号は、許容される残留オフセットの大きさと比べて十分に大きな振幅 Aの正 信号および負信号からなる矩形波である。
[0042] 振幅検出部 13は、正信号および負信号のそれぞれの振幅を検出する。検出される 正信号の振幅は式（3)で表され、負信号の振幅は式 (4)で表される。
[0043] [数 3]
Figure imgf000010_0001
G'x loffsel 2 + {Qoffset + Af (4)
レベル圧縮部 14は、振幅検出部 13で検出された正信号および負信号の振幅をゲ イン G でレベル圧縮するので、レベル圧縮部 14から出力される正信号の振幅は式（
IF
5)で表され、負信号の振幅は式 (6)で表される。
[0044] [数 4]
Figure imgf000010_0002
GIF x G' 。 + [Qoffsel + Af (6)
レベル圧縮部 14は、レベル圧縮を行う際に用いるゲイン G を信号レベルに依存し
IF
て変化させる。以下、その変化について説明する。 [0045] 比較部 15は、レベル圧縮部 14から出力される正信号と負信号を比較する。残留ォ フセット I 、Q はテスト信号の振幅 Aに比べて小さいので、比較部 15で得られ offset offset
るレベル差 Dは式（7)で表される。
[0046] [数 5]
D = G1F x G' x ^QOFFSET + Aj - GIF x G' ^QOFFSET - Af
= GIF x G' x + A\ - GIF X G' X \QOFFSEL一 A\
= GIF X G' x
Figure imgf000011_0001
+ A) + GIF x x {g一 - A)
= GIF G' x 2 x Qoffset (7) 比較部 15は、回路のばらつき力 強度が所定値以上の信号でなければ正確に検 出できない。比較部 15において正確な比較を行うには、レベル差 Dがこの所定値以 上で無ければならない。そのため、 Q 力 、さい領域ではゲイン G を大きくする必 offset IF
要がある。
[0047] 一方、近年の微細 CMOSプロセスでは電源の低電圧化が進み、回路の動作レン ジが狭くなつている。レベル差 Dを所定値以上とするための増幅において、 Q 力 S offset 大きい領域でゲインを大きくとろうとすると、出力が動作レンジを超えて飽和し、 DCォ フセット補正装置は誤動作する。そのため、 Q が大きい領域では、ゲイン G を大 offset IF きくすることは好ましくない。
[0048] 特に、振幅 Aの等しい正信号と負信号力 なる矩形波をテスト信号として用いる場 合、 DCオフセットが完全に補償されるとき、すなわち I 、 Q が最も小さくなると offset offset
きに、最も高い精度の比較が要求される。逆に、 DCオフセットが完全に相殺された 状態力も離れるに従って、すなわち I 、Q
offset offsetが大きくなるに従って、要求される精 度は低くなる。
[0049] これらのことから、レベル圧縮部 14は、信号レベルが小さいときにゲイン G を大きく
IF
し、信号レベルが大きいときにゲイン G を小さくする。
IF
[0050] 図 7は、レベル圧縮部 14の入力とゲイン G の関係の一例を示すグラフである。図 8
IF
は、周波数変換部 12の出力信号とゲイン G 特性の関係を説明するための図である
IF [0051] 図 7に示すゲイン G 特性において、レベル圧縮部 14の入力レベルがトランジスタ
IF
の閾値以下と微弱な領域ではゲイン G は小さい。その領域では、ゲイン G は、入力
IF IF
レベルが大きくなるに従って単調増加している。それを除ぐ入力レベルが閾値より大 きい領域では、ゲイン G は入力レベルが大きくなるに従って単調減少し、入カレべ
IF
ルが電源電圧付近となる領域ではゲイン G 力 、さくなつている。高い精度が要求さ
IF
れる入力レベルの大きな領域から、高い精度は要求されないがトランジスタの飽和に 近づく入力レベルの小さな領域に向けてゲイン G が単調減少するように設定されて
IF
いるので、それぞれの入力レベルで要求される精度に応じた適切なゲイン G を設定
IF
することができる。
[0052] 図 8では、（A)は DCオフセットが大きい状態のテスト信号を示し、（B)は DCオフセ ットが除去されたテスト信号を示している。一例として、（B)に示すような DCオフセット が除去されたテスト信号を周波数変換部 12に入力したときにレベル圧縮部 14へ入 力される信号のレベルを入力レベル 2とすると、図 8に示したように、入力レベル 2が、 入力レベル 1の 50% (半分)から 150% (1. 5倍）の範囲内になるように設定されてい る。
[0053] 上述したように、 DCオフセットが除去された状態のときに最も高い精度の振幅検出 が必要とされる。入力レベル 2が入力レベル 1の 50%から 150%の範囲内となるよう に設定すれば、 DCオフセットが除去されたテスト信号を周波数変換部 12に入力した ときにゲイン G 力ピークの付近の大きな値となる。その結果、最も高い精度の振幅検
IF
出が要求される状態で大きなゲイン G をとることができる。
IF
[0054] 図 7に示したゲイン特性のレベル圧縮を行うレベル圧縮部 14と、そのレベル圧縮部 14にレベル信号を与える振幅検出部 13とは非常に単純な回路で構成することがで きる。例えば、それを非常に単純なェミッタ接地のトランジスタ回路で構成することが できる。また、それを非常に単純なソース接地のトランジスタ回路で構成することもで きる。また、それをダイオード回路で構成することもできる。
[0055] 図 9は、振幅検出部 13とレベル圧縮部 14を構成する回路の一例を示す図である。
図 9にはェミッタ接地の電界効果型トランジスタ回路の例が示されて 、る。周波数変 換部 12からの RF信号は容量 C1によって DC成分を除去される。ソース接地のトラン ジスタ Tlは、入力レベル G， XAの付近でゲイン G のピークが得られるようにバイァ
IF
スされている。図 9の一体的な回路による検波（振幅検出）と、その回路の非線形性 によるレベル圧縮が行われる。
[0056] 図 10は、振幅検出部 13とレベル圧縮部 14を構成する回路の他の例を示す図であ る。図 10にはソース接地のバイポーラトランジスタ回路の例が示されている。周波数 変換部 12からの RF信号は容量 C2によって DC成分を除去される。ェミッタ接地のト ランジスタ T2は、入力レベル G， XAの付近でゲイン G のピークが得られるようにバ
IF
ィァスされている。図 10の回路による検波と、その回路の非線形性によるレベル圧縮 が行われる。
[0057] 図 11は、振幅検出部 13とレベル圧縮部 14を構成する回路の他の例を示す図であ る。図 11にはダイオード回路の例が示されている。周波数変換部 12からの RF信号 は容量 C3によって DC成分を除去され、ダイオード D1による検波回路で検波される 。さらに、ソース接地のトランジスタ T3は、入力レベル G， XAの付近でゲイン G のピ
IF
ークが得られるようにバイアスされている。このトランジスタ回路の非線形性によってレ ベル圧縮が行われる。
[0058] 比較部 15は、レベル圧縮部 14によってレベル圧縮された正信号と負信号を比較し 、オフセット調整部 10は、その比較結果に基づいて、正信号と負信号の振幅を等しく するような DCオフセット補正信号を生成して信号生成部 11に与える。そのとき、オフ セット調整部 10は、レベル圧縮部 14から出力される正信号についてのレベル信号が 、レベル圧縮部 14から出力される負信号についてのレベル信号よりレベルが高けれ ば、オフセットを負方向に補正する。逆に、レベル圧縮部 14から出力される正信号に ついてのレベル信号が、レベル圧縮部 14から出力される負信号についてのレベル 信号よりレベルが低ければ、オフセット調整部 10は、オフセットを正方向に補正する。
[0059] これらの回路によれば、レベル圧縮部 14は、入力レベルに応じて変化する利得で レベルを変換し、比較部 15が、レベル変換された正信号の振幅と負信号の振幅を比 較する。そのため、入力レベルに応じて要求される精度が異なる DCオフセット補正 の振幅比較の動作において、大規模で消費電力の大きな回路を用いることなく適切 な精度で正確に DCオフセット補正を行うことができる。 [0060] また、比較部 15に高い精度が要求されるような残留オフセットが小さい領域ではゲ イン G を大きくし、比較部 15にそれほど高い精度が要求されず、回路の飽和に近づ
IF
くような、残留オフセットが大きい領域ではゲイン G を小さくすることができる。これに
IF
より大規模で消費電力の高い回路を用いることなぐ高い精度で DCオフセットを調整 することが可能になる。
[0061] 図 12は、オフセットを負方向に補正するときの DCオフセット補正回路の動作を説 明するための図である。図 12には、（a)として、信号生成部 11から周波数変換部 12 に入力されるテスト信号と、（b)として、振幅検出部 13からレベル圧縮部 14に入力さ れるレベル信号とが示されて!/ヽる。
[0062] (a)に示すように正方向の DCオフセットが存在して 、る状態では、 (b)に示すように 正信号についてのレベル信号が負信号のレベル信号より高くなる。そのため、オフセ ット調整部 16は、信号生成部 11の DCオフセットを負方向に調整する。そうすると、（ a)に示すように、 DCオフセットが低減され、（b)に示すように、正信号についてのレ ベル信号と、負信号にっ 、てのレベル信号とのレベル差が減少する。
[0063] 図 13は、オフセットを正方向に補正するときの DCオフセット補正回路の動作を説 明するための図である。図 13には、（a)として、信号生成部 11から周波数変換部 12 に入力されるテスト信号と、（b)として、振幅検出部 13からレベル圧縮部 14に入力さ れるレベル信号とが示されて!/ヽる。
[0064] (a)に示すように負方向の DCオフセットが存在して 、る状態では、 (b)に示すように 正信号についてのレベル信号が負信号のレベル信号より低くなる。そのため、オフセ ット調整部 16は、信号生成部 11の DCオフセットを正方向に調整する。そうすると、（ a)に示すように、 DCオフセットが低減され、（b)に示すように、正信号についてのレ ベル信号と、負信号にっ 、てのレベル信号とのレベル差が減少する。
[0065] 図 14は、本実施形態の DCオフセット補正装置による DCオフセット補正の動作の 一例を示すフローチャートである。図 14を参照すると、 DCオフセット補正装置は、正 信号および負信号を含むテスト信号を信号処理部 (周波数変換部 12)に入力する（ ステップ 101)。次に、比較部 15は、正信号の振幅を示すレベル信号が、負信号の 振幅を示すレベル信号より低 ヽか否か判定する (ステップ 102)。 [0066] 正信号の振幅を示すレベル信号が負信号の振幅を示すレベル信号より低ければ、 オフセット調整部 16は、信号生成部 11のオフセットを正方向に補正する (ステップ 10 3)。また、正信号の振幅を示すレベル信号が負信号の振幅を示すレベル信号より低 くなければ、オフセット調整部 16は、信号生成部 11のオフセットを負方向に補正する (ステップ 104)。
[0067] 図 15は、本実施形態の DCオフセット補正装置による DCオフセット補正の動作の 他の例を示すフローチャートである。この例では、オフセットが一定の補正値 Δずつ 補正される。図 15を参照すると、 DCオフセット補正装置は、正信号および負信号を 含むテスト信号を信号処理部 (周波数変換部 12)に入力する (ステップ 201)。次に、 比較部 15は、正信号の振幅を示すレベル信号が、負信号の振幅を示すレベル信号 より低いか否力判定する (ステップ 202)。
[0068] 正信号の振幅を示すレベル信号が負信号の振幅を示すレベル信号より低ければ、 オフセット調整部 16は、信号生成部 11のオフセットを正方向に補正値 Δだけ補正す る (ステップ 203)。また、正信号の振幅を示すレベル信号が負信号の振幅を示すレ ベル信号より低くなければ、オフセット調整部 16は、信号生成部 11のオフセットを負 方向に補正値 Δだけ補正する (ステップ 204)。
[0069] そして、 DCオフセット補正装置は、所定の終了条件が満たされて 、る力否力判定 する (ステップ 205)。 DCオフセット補正装置は、終了条件が満たされていれば処理 を終了し、終了条件が満たされていなければステップ 201に戻って補正を繰り返す。 一例として、オフセット補正の繰り返し回数が所定回に達したことを終了条件としても よい。
[0070] 図 15に示すように、オフセット調整部 16から信号生成部 11におけるオフセットの補 正を繰り返すことにより最終的に DCオフセットを高い精度で補正することができる。
[0071] 図 16は、本実施形態の DCオフセット補正装置による DCオフセット補正の動作のさ らに他の例を示すフローチャートである。この例では、補正値 Δが徐々に小さくなる。 図 16を参照すると、 DCオフセット補正装置は、正信号および負信号を含むテスト信 号を信号処理部 (周波数変換部 12)に入力する (ステップ 301)。次に、比較部 15は 、正信号の振幅を示すレベル信号が、負信号の振幅を示すレベル信号より低いか否 か判定する (ステップ 302)。
[0072] 正信号の振幅を示すレベル信号が負信号の振幅を示すレベル信号より低ければ、 オフセット調整部 16は、信号生成部 11のオフセットを正方向に補正値 Δだけ補正す る (ステップ 303)。また、正信号の振幅を示すレベル信号が負信号の振幅を示すレ ベル信号より低くなければ、オフセット調整部 16は、信号生成部 11のオフセットを負 方向に補正値 Δだけ補正する (ステップ 304)。
[0073] ステップ 303またはステップ 304の次に、 DCオフセット補正装置は、補正値 Δを小 さな値に更新する (ステップ 305)。例えば、このとき補正値 Δを前回の 1Z2にするこ ととしてもよ 、。
[0074] そして、 DCオフセット補正装置は、所定の終了条件が満たされて 、る力否力判定 する (ステップ 306)。 DCオフセット補正装置は、終了条件が満たされていれば処理 を終了し、終了条件が満たされていなければステップ 301に戻って補正を繰り返す。 一例として、オフセット補正の繰り返し回数が所定回に達したことを終了条件としても よい。また、他の例として、補正値 Δが一定値以下になったことを終了条件としてもよ い。
[0075] 図 16に示すように、オフセット調整部 16から信号生成部 11におけるオフセットの補 正を、補正値 Δを小さくしながら繰り返すことにより最終的に DCオフセットを高い精 度で補正することができる。
[0076] 図 17は、比較部 15の一構成例を示すブロック図である。図 17を参照すると、比較 部 15は、正信号レベル保持部 21、負信号レベル保持部 22、および差信号出力器 2
3を有している。
[0077] 正信号レベル保持部 21は、正信号のタイミングを示す正信号トリガに応じて、正信 号のレベルを保持する。負信号レベル保持部 22は、負信号のタイミングを示す負信 号トリガに応じて、負信号のレベルを保持する。差信号出力器 23は、正信号レベル 保持部 21に保持された正信号のレベルと、負信号レベル保持部 22に保持された負 信号のレベルとのレベル差を示す信号を生成する。このレベル差の示す信号の極性 によって正信号のレベルと負信号のレベルのどちらが大きいかが分かる。差信号出 力器 23は例えばオペアンプによって構成することができる。 [0078] 図 18は、比較部 15の他の構成例を示すブロック図である。図 18を参照すると、比 較部 15は、アナログデジタル変換部 (ADC) 31、正信号レベルレジスタ 32、負信号 レベルレジスタ 33、および減算器 34を有している。
[0079] ADC31は、レベル圧縮部 14からの信号をデジタル変換する。正信号レベルレジ スタ 32は、 ADC31から出力される正信号のレベルを示す値を保持する。負信号レ ベルレジスタ 33は、 ADC31から出力される負信号のレベルを示す値を保持する。 減算器 34は、正信号レベルレジスタ 32に保持された値から、負信号レベルレジスタ 33に保持された値を減算する。あるいは、負信号レベルレジスタ 33の値力ゝら正信号 レベルレジスタ 32の値を減算してもよ!/、。この減算結果の極性によって正信号のレべ ルと負信号のレベルのどちらが大きいかが分かる。ここでは減算器 34を用いる例を 示したが、正信号のレベルと負信号のレベルのどちらがどれだけ大きいかといぅレべ ル差は必ずしも必要でない。そのため減算器 34の代わりにコンパレータを配置し、コ ンパレータが正信号のレベルと負信号のレベルの 、ずれが大き 、かを判定すること としてもよい。そうすれば、比較部 15およびオフセット調整部 16を単純な構成とする ことができる。
[0080] 図 19は、比較部 15のさらに他の構成例を示すブロック図である。図 19を参照する と、比較部 15は、サンプルホールド回路（SZH) 41、 42およびコンパレータ 43を有 している。
[0081] SZH41は、正信号の振幅が検出されているタイミングを示す正信号トリガに応じて 、正信号のレベルを保持する。 SZH42は、負信号の振幅が検出されているタイミン グを示す負信号トリガに応じて、負信号のレベルを保持する。コンパレータ 43は、 S ZH42に保持されたレベルと、 SZH42に保持されたレベルの大小を比較する。
[0082] 図 20は、比較部 15のさらに他の構成例を示すブロック図である。この例では、図 1 9の構成から SZHが 1つ省かれている。図 20を参照すると、比較部 15は、 S/H51 およびコンパレータ 52を有して!/、る。
[0083] SZH51は、正信号のタイミングを示す正信号トリガに応じて、正信号のレベルを保 持する。正信号と負信号は時系列で現れるので、コンパレータ 52は、負信号のレべ ルが現れたタイミングで、 SZH51に保持された正信号のレベルと、負信号のレベル との大小を比較する。この場合、正信号と負信号が逆であってもよい。
[0084] 図 19あるいは図 20の構成によれば、サンプルホールド回路とコンパレータとで比 較部 15を単純に構成できる。
[0085] なお、ここでテスト信号の正信号および負信号の振幅に誤差があれば DCオフセッ ト補正に悪影響を及ぼす。
[0086] 図 21は、非線形性を相殺する差動回路の一例を説明するための図である。例えば 、図 21 (a)のように非線形回路に基準レベル力も等振幅の信号を入力したとすると、 出力端では非線形性により正信号と負信号の振幅が異なってしまう。信号生成部 11 に非線形性があると、テスト信号の正信号と負信号が互いに振幅の異なる信号となり 、 DCオフセット補正の精度が低下する。非線形性を有する回路を差動回路で構成 することで非線形性による正負の振幅の誤差の影響を相殺することができる。その結 果として正負の振幅を等しくし、 DCオフセット補正の精度を高めることができる。本実 施形態の DCオフセット補正装置において、信号生成部 11に差動回路を使用するこ とで通信品質の良い送信機を実現することができる。
[0087] 次に、本実施形態の様々な実施例について説明する。
[0088] (第 1の実施例）
第 1の実施例の DCオフセット補正装置では、図 4に示した振幅検出部 13およびレ ベル圧縮部 14力 図 9に示したソース接地のトランジスタ回路で構成されている。図 9 の回路は、容量 C1により周波数変換部 12からの RF信号力も DC成分を除去する。 また、図 9の回路では、抵抗やインダクタ等を用いた RFチョークによってトランジスタ T1がバイアスされている。
[0089] そのバイアス点は、 DCオフセットが除かれたテスト信号の正信号あるいは負信号を 周波数変換部 12に入力したとき、周波数変換部 12から出力される信号の振幅に対 するゲイン G が大きな値となるように設定されて！、る。
IF
[0090] 本実施例のレベル圧縮部 14は、図 7に示したように、ある値以上の入力レベルに対 してゲイン G が単調減少となるようなピーク入力レベル 1を有する。また、 DCオフセ
IF
ットが除かれたテスト信号を周波数変換部 12に入力したときにレベル圧縮部 14へ入 力される信号のレベルを入力レベル 2とすると、図 8に示したように、入力レベル 2が、 入力レベル 1の 50%から 150%の範囲内になるように設定されている。この設定は、 テスト信号のレベルを調整すること、あるいは MOSトランスタのバイアスを調整するこ とによって行われる。
[0091] 本実施例の振幅検出部 13およびレベル圧縮部 14の構成によれば、 VGAのような 回路規模が大きく消費電力の高い回路を用いることなぐ単純な構成でテスト信号を 高精度で比較することができる。そして、その結果、小規模かつ低消費電力の構成 によって送信機の DCオフセットを調整することができる。
[0092] (第 2の実施例）
第 2の実施例の DCオフセット補正装置では、図 4に示した振幅検出部 13およびレ ベル圧縮部 14力 図 10に示したェミッタ接地のトランジスタ回路で構成されている。 図 10の回路は、容量 C2により周波数変換部 12からの RF信号力も DC成分を除去 する。また、図 10の回路では、抵抗やインダクタ等を用いた RFチョークによってトラン ジスタ T2がバイアスされて!/、る。
[0093] そのバイアス点は、 DCオフセットが除かれたテスト信号の正信号あるいは負信号を 周波数変換部 12に入力したとき、周波数変換部 12から出力される信号の振幅に対 するゲイン G が大きな値となるように設定されて！、る。
IF
[0094] 本実施例のレベル圧縮部 14は、図 7に示したように、ある値以上の入力レベルに対 してゲイン G が単調減少となるようなピーク入力レベル 1を有する。また、 DCオフセ
IF
ットが除かれたテスト信号を周波数変換部 12に入力したときにレベル圧縮部 14に入 力される信号のレベルを入力レベル 2とすると、図 8に示したように、入力レベル 2が、 入力レベル 1の 50%から 150%の範囲内になるように設定されている。この設定は、 テスト信号のレベルを調整すること、あるいはノイポーラトランジスタのバイアスを調整 すること〖こよって行われる。
[0095] 本実施例の振幅検出部 13およびレベル圧縮部 14の構成によれば、 VGAのような 回路規模が大きく消費電力の高い回路を用いることなぐ単純な構成でテスト信号を 高精度で比較することができる。そして、その結果、小規模かつ低消費電力の構成 によって送信機の DCオフセットを調整することができる。
[0096] (第 3の実施例） 第 3の実施例の DCオフセット補正装置では、図 4に示した振幅検出部 13およびレ ベル圧縮部 14が、図 11に示した回路で構成されている。図 11において、振幅検出 部 13はダイオード回路で構成され、レベル圧縮部 14はソース接地のトランジスタ回 路で構成されている。
[0097] 本実施例の振幅検出部 13は、ダイオード D1により検波を行い、検波されたレベル 信号をレベル圧縮部 14に与える。レベル圧縮部 14は、 DCオフセットが除かれたテ スト信号の正信号または負信号が周波数変換部 12に入力されたとき、周波数変換 部 12から出力される RF信号の振幅に対して大きな値となるようにゲイン G の特性が
IF
設定されている。
[0098] 本実施例のレベル圧縮部 14は、図 7に示したように、ある値以上の入力レベルに対 してゲイン G が単調減少となるようなピーク入力レベル 1を有する。また、 DCオフセ
IF
ットが除かれたテスト信号を周波数変換部 12に入力したときにレベル圧縮部 14へ入 力される信号のレベルを入力レベル 2とすると、図 8に示したように、入力レベル 2が、 入力レベル 1の 50%から 150%の範囲内になるように設定されている。この設定は、 テスト信号のレベルを調整すること、あるいは MOSトランジスタのバイアスを調整する こと〖こよって行われる。
[0099] 本実施例の振幅検出部 13およびレベル圧縮部 14の構成によれば、 VGAのような 回路規模が大きく消費電力の高い回路を用いることなぐ単純な構成でテスト信号を 高精度で比較することができる。そして、その結果、小規模かつ低消費電力の構成 によって送信機の DCオフセットを調整することができる。
[0100] なお、ここでは図 11の構成を例示した力 他の例として図 22の構成も同様である。
[0101] (第 4の実施例）
第 4の実施例の DCオフセット補正装置では、図 4に示した振幅検出部 13およびレ ベル圧縮部 14が、図 23に示した回路で構成されている。図 23において、振幅検出 部 13はダイオード回路で構成され、レベル圧縮部 14はェミッタ接地のトランジスタ回 路で構成されている。
[0102] 本実施例の振幅検出部 13は、ダイオード D2により検波を行い、検波されたレベル 信号をレベル圧縮部 14に与える。レベル圧縮部 14は、 DCオフセットが除かれたテ スト信号の正信号または負信号が周波数変換部 12に入力されたとき、周波数変換 部 12から出力される RF信号の振幅に対して大きな値となるようにゲイン G の特性が
IF
設定されている。
[0103] 本実施例のレベル圧縮部 14は、図 7に示したように、ある値以上の入力レベルに対 してゲイン G が単調減少となるようなピーク入力レベル 1を有する。また、 DCオフセ
IF
ットが除かれたテスト信号を周波数変換部 12に入力したときにレベル圧縮部 14へ入 力される信号のレベルを入力レベル 2とすると、図 8に示したように、入力レベル 2が、 入力レベル 1の 50%から 150%の範囲内になるように設定されている。この設定は、 テスト信号のレベルを調整すること、あるいはノイポーラトランジスタのバイアスを調整 すること〖こよって行われる。
[0104] 本実施例の振幅検出部 13およびレベル圧縮部 14の構成によれば、 VGAのような 回路規模が大きく消費電力の高い回路を用いることなぐ単純な構成でテスト信号を 高精度で比較することができる。そして、その結果、小規模かつ低消費電力の構成 によって送信機の DCオフセットを調整することができる。
[0105] なお、ここでは図 23の構成を例示した力 他の例として図 24の構成も同様である。
[0106] (第 5の実施例）
第 5の実施例の DCオフセット補正装置では、図 4に示した振幅検出部 13およびレ ベル圧縮部 14力 図 9に示したソース接地のトランジスタ回路で構成されている。図 9 の回路は、容量 C1により周波数変換部 12からの RF信号力も DC成分を除去する。 また、図 9の回路では、抵抗やインダクタ等を用いた RFチョークによってトランジスタ T1がバイアスされている。
[0107] そのバイアス点は、 DCオフセットが除かれたテスト信号の正信号あるいは負信号を 周波数変換部 12に入力したとき、周波数変換部 12から出力される信号の振幅に対 するゲイン G が大きな値となるように設定されて！、る。
IF
[0108] 本実施例のレベル圧縮部 14は、図 25に示したように、ある値以上の入力レベルに 対してゲイン G が単調減少となるような、ゲイン G の変化開始点の入力レベル 1を
IF IF
有する。また、 DCオフセットが除かれたテスト信号を周波数変換部 12に入力したとき にレベル圧縮部 14へ入力される信号のレベルを入力レベル 2とすると、図 25に示し たように、入力レベル 2力 入力レベル 1の 50%から 150%の範囲内になるように設 定されている。この設定は、テスト信号のレベルを調整すること、あるいは MOSトラン ジスタのバイアスを調整することによって行われる。
[0109] この例では、入力レベル 2より大きいレベルを圧縮することにより、レベル圧縮部 14 より後段の回路にぉ 、て飽和に大きく寄与する入力レベルを圧縮して 、る。
[0110] 本実施例の振幅検出部 13およびレベル圧縮部 14の構成によれば、 VGAのような 回路規模が大きく消費電力の高い回路を用いることなぐ単純な構成でテスト信号を 高精度で比較することができる。そして、その結果、小規模かつ低消費電力の構成 によって送信機の DCオフセットを調整することができる。
[0111] なお、ここでは図 9の構成を例示した力 他の例として図 10の構成も同様である。
[0112] (第 6の実施例）
第 6の実施例の DCオフセット補正装置では、図 4に示した振幅検出部 13およびレ ベル圧縮部 14が、図 11に示した回路で構成されている。図 11において、振幅検出 部 13はダイオード回路で構成され、レベル圧縮部 14はソース接地のトランジスタ回 路で構成されている。
[0113] 本実施例の振幅検出部 13は、ダイオード D1により検波を行い、検波されたレベル 信号をレベル圧縮部 14に与える。レベル圧縮部 14は、 DCオフセットが除かれたテ スト信号の正信号または負信号が周波数変換部 12に入力されたとき、周波数変換 部 12から出力される RF信号の振幅に対して大きな値となるようにゲイン G の特性が
IF
設定されている。
[0114] 本実施例のレベル圧縮部 14は、図 25に示したように、ある値以上の入力レベルに 対してゲイン G が単調減少となるような、ゲイン GIFの変化開始点の入力レベル 1を
IF
有する。また、 DCオフセットが除かれたテスト信号を周波数変換部 12に入力したとき にレベル圧縮部 14へ入力される信号のレベルを入力レベル 2とすると、図 26に示し たように、入力レベル 2力 入力レベル 1の 50%から 150%の範囲内になるように設 定されている。この設定は、テスト信号のレベルを調整すること、あるいは MOSトラン ジスタのバイアスを調整することによって行われる。
[0115] この例では、入力レベル 2より大きいレベルを圧縮することにより、レベル圧縮部 14 より後段の回路にぉ 、て飽和に大きく寄与する入力レベルを圧縮して 、る。
[0116] 本実施例の振幅検出部 13およびレベル圧縮部 14の構成によれば、 VGAのような 回路規模が大きく消費電力の高い回路を用いることなぐ単純な構成でテスト信号を 高精度で比較することができる。そして、その結果、小規模かつ低消費電力の構成 によって送信機の DCオフセットを調整することができる。
[0117] なお、ここでは図 11の構成を例示した力 他の例として図 22の構成も同様である。
[0118] (第 7の実施例）
第 7の実施例の DCオフセット補正装置では、図 4に示した振幅検出部 13およびレ ベル圧縮部 14が、図 23に示した回路で構成されている。図 23において、振幅検出 部 13はダイオード回路で構成され、レベル圧縮部 14はェミッタ接地のトランジスタ回 路で構成されている。
[0119] 本実施例の振幅検出部 13は、ダイオード D2により検波を行い、検波されたレベル 信号をレベル圧縮部 14に与える。レベル圧縮部 14は、 DCオフセットが除かれたテ スト信号の正信号または負信号が周波数変換部 12に入力されたとき、周波数変換 部 12から出力される RF信号の振幅に対して大きな値となるようにゲイン G の特性が
IF
設定されている。
[0120] 本実施例のレベル圧縮部 14は、図 25に示したように、ある値以上の入力レベルに 対してゲイン G が単調減少となるような、ゲイン G の変化開始点の入力レベル 1を
IF IF
有する。また、 DCオフセットが除かれたテスト信号を周波数変換部 12に入力したとき にレベル圧縮部 14へ入力される信号のレベルを入力レベル 2とすると、図 26に示し たように、入力レベル 2力 入力レベル 1の 50%から 150%の範囲内になるように設 定されている。この設定は、テスト信号のレベルを調整すること、あるいはバイポーラト ランジスタのバイアスを調整することによって行われる。
[0121] この例では、入力レベル 2より大きいレベルを圧縮することにより、レベル圧縮部 14 より後段の回路にぉ 、て飽和に大きく寄与する入力レベルを圧縮して 、る。
[0122] 本実施例の振幅検出部 13およびレベル圧縮部 14の構成によれば、 VGAのような 回路規模が大きく消費電力の高い回路を用いることなぐ単純な構成でテスト信号を 高精度で比較することができる。そして、その結果、小規模かつ低消費電力の構成 によって送信機の DCオフセットを調整することができる。
[0123] なお、ここでは図 23の構成を例示した力 他の例として図 24の構成も同様である。
[0124] (第 8の実施例）
第 8の実施例の DCオフセット補正装置では、図 4に示した振幅検出部 13およびレ ベル圧縮部 14力 図 9に示したソース接地のトランジスタ回路で構成されている。図 9 の回路は、容量 C1により周波数変換部 12からの RF信号力も DC成分を除去する。 また、図 9の回路では、抵抗やインダクタ等を用いた RFチョークによってトランジスタ T1がバイアスされている。
[0125] そのバイアス点は、図 27に示すように、周波数変換部 12から出力された RF信号の 振幅が大きくなるほどゲイン G 力 、さくなるように設定されている。これによれば、 D
IF
Cオフセットが除かれたテスト信号を周波数変換部 12に入力したときのレベル圧縮部 14への入力レベルを入力レベル 2とすると、図 28に示すように、それ以下の入カレ ベルに対するゲインは必要最小限より大きくなつてしまうが、最終的に飽和に大きく寄 与する入力レベルが大き 、ときのゲインを下げてレベル圧縮を行って 、る。
[0126] 本実施例の振幅検出部 13およびレベル圧縮部 14の構成によれば、 VGAのような 回路規模が大きく消費電力の高い回路を用いることなぐ単純な構成でテスト信号を 高精度で比較することができる。そして、その結果、小規模かつ低消費電力の構成 によって送信機の DCオフセットを調整することができる。
[0127] なお、ここでは図 9の構成を例示した力 他の例として図 10の構成も同様である。
[0128] (第 9の実施例）
第 9の実施例の DCオフセット補正装置では、図 4に示した振幅検出部 13およびレ ベル圧縮部 14力 図 11に示したソース接地のトランジスタ回路で構成されている。図 11において、振幅検出部 13はダイオード回路で構成され、レベル圧縮部 14はソー ス接地のトランジスタ回路で構成されている。
[0129] 本実施例の振幅検出部 13は、ダイオード D1により検波を行い、検波されたレベル 信号をレベル圧縮部 14に与える。レベル圧縮部 14のトランジスタ T1のバイアス点は 、図 27に示すように、周波数変換部 12から出力された RF信号の振幅が大きくなるほ どゲイン G 力 、さくなるように設定されている。これによれば、 DCオフセットが除かれ たテスト信号を周波数変換部 12に入力したときのレベル圧縮部 14への入力レベル を入力レベル 2とすると、図 28に示すように、それ以下の入力レベルに対するゲイン は必要最小限より大きくなつてしまうが、最終的に飽和に大きく寄与する入力レベル が大き 、ときのゲインを下げてレベル圧縮を行って 、る。
[0130] 本実施例の振幅検出部 13およびレベル圧縮部 14の構成によれば、 VGAのような 回路規模が大きく消費電力の高い回路を用いることなぐ単純な構成でテスト信号を 高精度で比較することができる。そして、その結果、小規模かつ低消費電力の構成 によって送信機の DCオフセットを調整することができる。
[0131] なお、ここでは図 11の構成を例示した力 他の例として図 22の構成も同様である。
[0132] (第 10の実施例）
第 10の実施例の DCオフセット補正装置では、図 4に示した振幅検出部 13および レベル圧縮部 14が、図 23に示した回路で構成されている。図 23において、振幅検 出部 13はダイオード回路で構成され、レベル圧縮部 14はェミッタ接地のトランジスタ 回路で構成されている。
[0133] 本実施例の振幅検出部 13は、ダイオード D2により検波を行い、検波されたレベル 信号をレベル圧縮部 14に与える。レベル圧縮部 14のトランジスタ T4のバイアス点は 、図 27に示すように、周波数変換部 12から出力された RF信号の振幅が大きくなるほ どゲイン G
IF力 、さくなるように設定されている。これによれば、 DCオフセットが除かれ たテスト信号を周波数変換部 12に入力したときのレベル圧縮部 14への入力レベル を入力レベル 2とすると、図 28に示すように、それ以下の入力レベルに対するゲイン は必要最小限より大きくなつてしまうが、最終的に飽和に大きく寄与する入力レベル が大き 、ときのゲインを下げてレベル圧縮を行って 、る。
[0134] 本実施例の振幅検出部 13およびレベル圧縮部 14の構成によれば、 VGAのような 回路規模が大きく消費電力の高い回路を用いることなぐ単純な構成でテスト信号を 高精度で比較することができる。そして、その結果、小規模かつ低消費電力の構成 によって送信機の DCオフセットを調整することができる。
[0135] なお、ここでは図 23の構成を例示した力 他の例として図 24の構成も同様である。
[0136] (第 11の実施例） 第 11の実施例の DCオフセット補正装置では、図 4に示した信号生成部 11が、図 2 9に示すような回路で構成されている。図 29を参照すると、信号生成部 11は、基準 電圧からの振幅が共に A[V]と等しい正信号および負信号と基準電圧を生成する正 負信号生成用の信号源と、 DCオフセット補正信号 V [V]を基準電圧に印加する
offset
オフセット印加用の信号源とを有している。オフセット補正用の信号源の出力端子は 、正負信号生成用の信号源の基準電位に接続されている。そして、信号生成部 11 は、 V +A、V 、V — Aのいずれかを選択して出力するスィッチを介し周波 offset offset offset
数変換部 12に接続されている。テスト信号はスィッチが正信号 V +A、負信号 V
ofrset of
—Aの電位を出力することにより発生する。このテスト信号により適切な DCオフセ fset
ット補正が可能となる。そして、適切な DCオフセット補正が行われた後に基準電位 V を出力すれば、キャリアリークを抑圧した状態とすることができる。図 29の回路によ ffset
つて生成されたテスト信号の一例が図 5に示されている。
[0137] なお、テスト信号は、図 5に例示したパルス信号に限定されるものではない。テスト 信号は、正信号の振幅と負信号の振幅とが基準電圧 (もしくは基準電流)から等振幅 であればよぐ正信号と負信号の順序は問わない。また、正信号と負信号の間隔や、 正信号と負信号の間の信号波形は問わない。
[0138] 本実施例のような単純な構成の信号生成部 11により、振幅の等しい正信号と負信 号力もなるテスト信号の DCオフセットを適切に補正することができる。
[0139] (第 12の実施例）
第 12の実施例の DCオフセット補正装置では、図 4に示した比較部 15が図 17に示 すような回路で構成されている。比較部 15は、正信号レベル保持部 21、負信号レべ ル保持部 22、および差信号出力器 23を有している。
[0140] 正信号レベル保持部 21は、レベル圧縮部 14力ゝらのレベル圧縮された検波信号の 正信号の検出レベルを保持する。負信号レベル保持部 22は、レベル圧縮部 14から のレベル圧縮された検波信号の負信号の検出レベルを保持する。差信号出力器 23 は、正信号レベル保持部 21による検出レベルと、負信号レベル保持部 22による検 出レベルとを比較し、比較結果を差信号として出力する。
[0141] レベル圧縮部 14からのレベル圧縮された検波信号は、正信号レベル保持部 21お よび負信号レベル保持部 22に入力される。
[0142] 正信号レベル保持部 21は、正信号のタイミングを示す正信号トリガに応じて正信号 のレベルを保持する。信号生成部 11から入力された正信号を正信号トリガとしてもよ ぐまた、信号発生部 11から正信号が発生している間に発生する信号を正信号トリガ としてちよい。
[0143] 負信号レベル保持部 22は、負信号のタイミングを示す負信号トリガに応じて負信号 のレベルを保持する。信号発生部 11から入力された負信号を負信号トリガとしてもよ ぐまた、信号発生部 11から入力されたテスト信号の負信号が発生して間に発生する 信号を負信号トリガとしてもょ 、。
[0144] 正信号レベル保持部 21に保持された検波正信号の検出レベルと、負信号レベル 保持部 22に保持された検波負信号の検出レベルは各々に差信号出力器 23に入力 される。正信号レベル保持部 21から出力される信号は直流的な電圧出力となってい る。また、負信号レベル保持部 22からの出力される信号は直流的な電圧出力となつ ている。
[0145] 差信号出力器 23は、入力された検波正信号の検出レベルと検波負信号の検出レ ベルとを比較し、比較結果を出力する。
[0146] 差信号出力器 23の出力する比較結果は、例えば、いずれの検出レベルが高いか を示す信号であってもよぐまた、前者の検出レベルと後者の検出レベルとのレベル 差を示す差分信号であってもよ ヽ。
[0147] いずれの検出レベルが高いかを判定する回路の具体的な例として比較器 (コンパ レータ）を用いるものがある。比較器を用いた場合の比較結果は、例えば前者の検出 レベルが後者の検出レベルよりも低ければ反転出力信号を出力し、前者の検出レべ ルが後者の検出レベルよりも高い場合に非反転出力信号を出力することとし、反転 出力信号と非反転出力信号と 2値で比較結果を示せばよい。
[0148] また、レベル差を差分信号として出力する回路の具体的な例として、演算増幅器や 減算器などの演算回路を用いるものがある。
[0149] 以上説明したような単純な構成の本実施例の比較部 15により、オフセット調整部 1
6に比較結果を与えることで、オフセット調整部 16が比較結果に応じて直流オフセッ ト補正信号を発生し、信号生成部 11にフィードバックさせることができる。
[0150] (第 13の実施例）
第 13の実施例の DCオフセット補正装置では、図 4に示した比較部 15が、図 19に 示すような回路で構成されている。比較部 15は、サンプル Zホールド回路 41、サン プル Zホールド回路 42、およびコンパレータ 43を有して!/、る。
[0151] サンプル Zホールド回路 41は、レベル圧縮部 14からの正信号の検波レベルを取り 込んで保持する。サンプル Zホールド回路 42は、レベル圧縮部 14からの負信号の 検波レベルを取り込んで保持する。比較器 (コンパレータ） 43は、サンプル/ホール ド回路 41で保持された検波レベルと、サンプル Zホールド回路 42で保持された検波 レベルとを比較し、比較結果を差信号として出力する。
[0152] 本実施例は、第 12の実施例に示した差信号出力器 23として比較器 (コンパレータ )を用いた例である。
[0153] レベル圧縮部 14でレベル圧縮された検波信号は、サンプル Zホールド回路 41お よびサンプル Zホールド回路 42に入力される。
[0154] サンプル Zホールド回路 41は、正信号のタイミングを示す正信号トリガに応じて正 信号のレベルを保持する。信号生成部 11から入力された正信号を正信号トリガとし てもよく、また、信号発生部 11から正信号が発生している間に発生する信号を正信 号トリガとしてもよい。
[0155] サンプル Zホールド回路 42は、負信号のタイミングを示す負信号トリガに応じて負 信号のレベルを保持する。信号発生部 11から入力された負信号を負信号トリガとし てもよく、また、信号発生部 11から入力されたテスト信号の負信号が発生して間に発 生する信号を負信号トリガとしてもょ 、。
[0156] サンプル Zホールド回路 41に保持された検波正信号の検出レベルと、サンプル Z ホールド回路 42に保持された検波負信号の検出レベルは各々にコンパレータ 43に 入力される。サンプル Zホールド回路 41から出力される信号は直流的な電圧出力と なっている。また、サンプル Zホールド回路 42からの出力される信号は直流的な電 圧出力となっている。コンパレータ 43は、それらの検出レベルを比較し、比較結果を 出力する。この比較結果は、テスト信号の DCオフセットが正方向へのシフトか、負方 向へのシフトかを示す。
[0157] 例えば、前者の検出レベルが後者の検出レベルよりも低ければ反転出力信号を出 力し、前者の検出レベルが後者の検出レベルよりも高い場合に非反転出力信号を出 力することとし、反転出力信号と非反転出力信号と 2値で比較結果を示せばょ 、。
[0158] ここでは、どちらの検出レベルがどれだけ大きいかという差分量は必ずしも必要で はない。例えば、上述したような反転出力信号と非反転出力信号の 2値でテスト信号 の DCオフセットのシフト方向を示せば、どちらの方向に DCオフセット補正を行えばよ いかが分かる。
[0159] 本実施例のように単純な回路のコンパレータ 43を用いれば容易に直流シフトの方 向を示す情報をオフセット調整部 16に与えることができ、比較部 15およびその後段 のオフセット調整部 16の回路構成を単純ィ匕できる。
[0160] レベル圧縮部 14からの検波信号において検波レベルは時系列に現れるので、そ れら時系列で現れる検波レベルをサンプル Zホールド回路 41、 42で並列にしてコン パレータ 43に入力すればよぐ本実施例の比較部 15は、単純な回路で検波レベル の比較を行うことができる。
[0161] (第 14の実施例）
第 14の実施例の DCオフセット補正装置では、図 4に示した比較部 15が、図 20に 示すような回路で構成されている。比較部 15は、サンプル Zホールド回路 51および コンパレータ 52を有して!/、る。
[0162] サンプル Zホールド回路 51は、レベル圧縮部 14からの正信号 (あるいは負信号） の検波レベルを取り込んで保持する。比較器 (コンパレータ） 52は、サンプル Zホー ルド回路 51で保持された検波レベルと、レベル圧縮部 14からの負信号 (あるいは正 信号)の検波レベルとを比較し、比較結果を差信号として出力する。
[0163] サンプル/ホールド回路 51にて用いられるトリガは、第 12、 13の実施例と同様のも のである。
[0164] サンプル Zホールド回路 51は、正信号トリガに応じて正信号のレベルを保持しょう とするとき、信号生成部 11から入力された正信号を正信号トリガとしてもよぐまた、信 号発生部 11から正信号が発生して 、る間に発生する信号を正信号トリガとしてもよ!、 [0165] サンプル Zホールド回路 42は、負信号トリガに応じて負信号のレベルを保持しょう とするとき、信号発生部 11から入力された負信号を負信号トリガとしてもよぐまた、信 号発生部 11から入力されたテスト信号の負信号が発生して間に発生する信号を負 信号トリガとしてもよい。
[0166] サンプル Zホールド回路 51に保持された検波正信号 (あるいは負信号)の検出レ ベルと、レベル圧縮部 14からの検波負信号の検出レベルは各々にコンパレータ 52 に入力される。サンプル Zホールド回路 51から出力される信号は直流的な電圧出力 となっている。
[0167] コンパレータ 52は、負信号（あるいは正信号）のタイミングで、それらの検出レベル を比較し、比較結果を出力する。この比較結果は、テスト信号の DCオフセットが正方 向へのシフトか、負方向へのシフトかを示す。
[0168] この比較結果は、第 13の実施例と同様に、例えば、前者の検出レベルが後者の検 出レベルよりも低ければ反転出力信号を出力し、前者の検出レベルが後者の検出レ ベルよりも高い場合に非反転出力信号を出力することとし、反転出力信号と非反転 出力信号と 2値で比較結果を示せばょ 、。
[0169] 本実施例によれば、 1つのサンプル Zホールド回路と比較器の簡単な回路で比較 部 15を実現できる。すなわち、正信号の検出レベルと負信号の検出レベルが時系列 に現れる、レベル圧縮された検波信号から検波正信号 (あるいは検波負信号)の検 出レベルをサンプルホールド回路にて保持し、この検波正信号 (あるいは検波負信 号)の直流的な検出レベルと、レベル圧縮された検波信号の検波負信号 (あるいは 検波正信号)の検出レベルを負信号 (あるいは正信号)のタイミングで比較することで 回路を単純ィ匕することができる。
[0170] (第 15の実施例）
第 15の実施例の DCオフセット補正装置では、図 4に示した比較部 15が図 18に示 すような回路で構成されている。比較部 15は、 AZDコンバータ 31、正信号レベルレ ジスタ 32、負信号レベルレジスタ 33、および減算器 34を有している。
[0171] AZDコンバータ 31は、レベル圧縮部 14からのレベル圧縮されたアナログの検波 信号の検出レベルを示すアナログ値をデジタル値 (デジタル信号）に変換する。正信 号レベルレジスタ 32は、デジタル変換された、レベル圧縮された検波信号を入力とし 、その中から検波正信号の検出レベルに相当するデジタル値を記録する。負信号レ ベルレジスタ 33は、デジタル変換された、レベル圧縮された検波信号を入力とし、そ の中から検波負信号の検出レベルに相当するデジタル値を記録する。減算器 34は 、正信号レベルレジスタ 32に記録されたデジタル値から、負信号レベルレジスタ 33 に記録されたデジタル値を減算する。
[0172] レベル圧縮部 14からのレベル圧縮された検波信号は、 AZDコンバータ 31に入力 される。レベル圧縮された検波信号の検出レベルは、 AZDコンバータ 31でアナログ Zデジタル変換された後、正信号レベルレジスタ 32および負信号レベルレジスタ 33 に入力される。
[0173] 正信号レベルレジスタ 32は、正信号のタイミングを示す正信号トリガに応じて正信 号のデジタル値を記録する。信号生成部 11から入力された正信号を正信号トリガと してもよく、また、信号発生部 11から正信号が発生している間に発生する信号を正信 号トリガとしてもよい。
[0174] 負信号レベルレジスタ 33は、負信号のタイミングを示す負信号トリガに応じて負信 号のデジタル値を記録する。信号生成部 11から入力された負信号を負信号トリガと してもよく、また、信号発生部 11から負信号が発生している間に発生する信号を負信 号トリガとしてもよい。
[0175] 正信号レベルレジスタ 32に記録されたデジタル値と、負信号レベルレジスタ 33に 記録されたデジタル値とは、各々に減算器 34に入力される。
[0176] 減算器 34は、例えば正信号レベルレジスタ 32のデジタル値から、負信号レベルレ ジスタ 33のデジタル値を減算し、減算結果を出力する。減算器 34からの減算結果は 、オフセット調整部 16に入力される。オフセット調整部 16は、その減算結果に応じて DCオフセットを行うための DCオフセット補正信号を生成する。
[0177] 本実施例によれば、デジタル回路で比較部 15の回路を構成することにより、第 12 力も 14の実施例に示したようなアナログ処理のレベル比較と同様に、デジタル処理 によるレベル比較を行い、その結果をオフセット調整部 16に与えることができる。 [0178] (第 16の実施例）
図 30は、第 16の実施例による DCオフセット補正装置の構成を示すブロック図であ る。図 30を参照すると、第 16の実施例による DCオフセット補正装置は、ベースバン ド部 61、信号生成部 62、ミキサ 63、振幅検出部 64、レベル圧縮部 65、比較部 66、 オフセット調整部 67、および局部発振器 68を有して 、る。
[0179] 図 4の周波数変換部 12が図 30ではミキサ 63と局部発振器 68で構成されており、ミ キサ 63には信号生成部 62にカ卩えてベースバンド部 61が接続されている。
[0180] ベースバンド部 61からのベースバンド信号はミキサ 63に入力され、ミキサ 63にて局 部発振器 68からの局部発振信号 (ローカル信号)とミキシングされ、そのミキシングに より周波数変換される。局部発振器 68から出力される局部発振信号の周波数は予 め定められている。ミキサ 63で周波数変換された RF信号は、必要に応じて電力増幅 などの高周波信号処理が行われた後に出力される。
[0181] 同様に、信号生成部 62からのテスト信号は、ミキサ 63に入力され、ミキサ 63にて局 部発振器 68からの局部発振信号とミキシングされ、そのミキシングにより周波数変換 される。局部発振器 68から出力される局部発振信号の周波数は予め定められている 。ミキサ 63で周波数変換された RF信号は、必要に応じて電力増幅などの高周波信 号処理が行われた後に出力される。
[0182] ミキサ 63から振幅検出部 64に送られる信号は、周波数変換により、直流信号や低 周波信号ではなぐ特定の高周波成分を有する信号になる。振幅検出部 64は、例え ば包絡線検波器 (エンベロープディテクタ）を有する構成とすれば、包絡線検波によ る振幅検出を容易に実現することができる。
[0183] ミキサ 63からの高周波信号は、例えば空中線を介して所望の相手に送信される。
信号生成部 62、振幅検出部 64、レベル圧縮部 65、比較部 66、オフセット調整部 67 は、図 4に示した信号生成部 11、レベル圧縮部 14、比較部 15、オフセット調整部 16 と同様の構成を採用することができる。
[0184] 図 31は、 DCオフセット補正前の各部の信号を示すタイミングチャートである。図 32 は、 DCオフセット補正後の各部の信号を示すタイミングチャートである。図 31、 32に おいて、（a)は、局部発振器 68がミキサ 63に入力する局部発振信号を示す。（b)は 、ミキサ 63に入力されるテスト信号もしくはベースバンド信号を示す。（c)は、ミキサ 6 3から出力される高周波信号を示す。（d)は、レベル圧縮部 65から出力される包絡線 検波された検波信号をレベル圧縮した信号を示す。
[0185] 図 31の（b)を見ると、 DCオフセット補正が行われていないため、正方向にテスト信 号（あるいはベースバンド信号）の DCレベルがシフトして!/、ることが分かる。このため 、図 31の (c)に示したように、正信号で変調された高周波信号の振幅と、負信号で変 調された高周波信号の振幅とが異なっている。この結果、図 31の（d)を見ると、この 高周波信号を包絡線検波したとき、検波信号が一定でなく振幅がゆらいでいる。
[0186] これに対して、図 32の（b)を見ると、 DCオフセット補正が行われているため、テスト 信号（あるいはベースバンド信号）に DCレベルのオフセットがなくなつている。このた め、正信号の振幅と負信号の振幅が等しくなつており、図 32の（c)に示したように、正 信号で変調された高周波信号の振幅と、負信号で変調された高周波信号の振幅と が等しくなる。この結果、図 32の（d)を見ると、この高周波信号を包絡線検波したとき 、検波信号の振幅が一定になっている。
[0187] 以上のように、 DCシフトがあれば、レベル圧縮部 65から出力される信号の検波レ ベルが変化し、検波正信号の検出レベルと検波負信号の検出レベルとがー致しない 。しかし、 DCオフセット補正を行うことにより、この変化を除去すれば、包絡線検波し て得られる検波正信号の検出レベルと検波負信号の検出レベルとを一致させること ができる。
[0188] 検波正信号の検出レベルと検波負信号の検出レベルとがー致した状態は、 DCォ フセット補正が良好に行われて DCレベルのシフトがない状態であり、キャリアリークの な ヽ品質の良好な通信が可能である。
[0189] (第 17の実施例）
第 17の実施例の DCオフセット補正装置では、図 4に示した信号生成部 11が作動 回路で構成されている。
[0190] 図 4に示した信号発生部 11は、図 5に示したようなテスト信号を出力する場合、パル ス信号発生回路で発生させたパルス信号を電力増幅器で所望の振幅まで増幅する ことでテスト信号を生成するという構成が一般的であると考えられる。 [0191] ここで、基準レベル (基準電圧)からの振幅が正信号と負信号とで等 ヽテスト信号 を生成し、電力増幅して周波数変換部 12に入力しょうとするときを考える。その電力 増幅器が図 21 (a)に示すような特性の非線形回路であったとすると、増幅されたテス ト信号は、電力増幅器の非線形性により正信号と負信号とで振幅の異なる信号にな つてしまう。
[0192] このテスト信号は正信号の振幅と負信号の振幅とが異なるため、比較部 15におけ る検波正信号と検波負信号とのレベル比較で誤差が生じる。そして、その結果、 DC オフセットの補正が正確に行えなくなってしまう。
[0193] そこで、本実施例の信号生成部 11は、一例として差動回路 (あるいは差動増幅回 路)を用いた構成である。この構成により、正信号と負信号の振幅が等しいテスト信号 を生成することができる。
[0194] 図 21 (b)を参照すると、パルス信号発生回路からは、基準レベル (基準電圧)から の正信号の振幅と負信号の振幅とが等しいテスト信号力から出力され、その同相信 号と逆相信号が非線形回路である電力増幅器に入力される。本実施例の電力増幅 器は差動回路なので、その差動回路を構成する 2つのトランジスタの各々に同相信 号と逆相信号が入力される。
[0195] トランジスタの非線形性により、同相信号の正信号と負信号の振幅は異なるものとな り、また、逆相信号の正信号と負信号の振幅も異なるものとなる。しかし、これらは差 動回路で相殺され、電力増幅器力 出力されるテスト信号は正信号と負信号の振幅 が等し 、理想的なテスト信号となる。
[0196] このようなテスト信号を用いることで、比較部 15において、誤差を含まない比較が可 能となり、テスト信号の DCシフトを正確に検出し、 DCオフセットを正確に補正するこ とがでさる。

Claims

請求の範囲
[1] 周波数変換回路の直流オフセットを補正する直流オフセット補正装置であって、 基準電圧から正方向に所定の振幅を有する正信号と前記基準電圧から負方向に 前記正信号と同じ振幅を有する負信号とを含むテスト信号を生成し、直流オフセット 補正信号を与えられると、該直流オフセット補正信号に基づ 、て前記テスト信号の直 流レベルを補正し、補正した前記テスト信号を前記周波数変換回路に送る信号生成 部と、
前記周波数変換回路で処理された前記テスト信号の前記正信号の振幅と前記負 信号の振幅とを検出する振幅検出部と、
前記振幅検出部で検出された前記正信号の振幅および前記負信号の振幅を、入 カレベルによって変化する利得でレベル変換するレベル圧縮部と、
前記レベル圧縮部でレベル変換された前記正信号の振幅と前記負信号の振幅と を比較する比較部と、
前記比較部による比較結果に応じた前記直流オフセット補正信号を生成し、前記 信号生成部に与えるオフセット調整部と、を有する直流オフセット補正装置。
[2] 前記レベル圧縮部の前記利得は、前記入力レベルが所定の範囲内において、前 記入カレベルの増加に伴って単調減少する、請求項 1に記載の直流オフセット補正 装置。
[3] 前記レベル圧縮部の前記利得は、所定値より大きな利得の得られる第 1の入カレ ベルより大きな入力レベルの範囲で単調減少し、前記直流オフセットが除去された状 態のテスト信号を前記周波数変換回路に入力したときに前記振幅検出部力 前記レ ベル圧縮部に送られる前記テスト信号の前記正信号および前記負信号の振幅であ る第 2の入力レベルが前記第 1の入力レベルの 50%以上 150%以下の範囲内にあ る、請求項 2に記載の直流オフセット補正装置。
[4] 前記レベル圧縮部の前記利得は、前記第 1の入力レベルにピークがあり、該第 1の 入力レベルより小さな入力レベルの範囲で単調増加する、請求項 3に記載の直流ォ フセット補正装置。
[5] 前記オフセット調整部は、前記比較部において前記正信号の振幅と前記負信号の 振幅を等しくするような前記オフセット調整信号を生成する、請求項 1に記載の直流 オフセット補正装置。
[6] 前記振幅検出部と前記レベル圧縮部は一体的なトランジスタ回路で構成される、請 求項 1に記載の直流オフセット補正装置。
[7] 前記振幅検出部がダイオード回路で構成され、前記レベル圧縮部がトランジスタ回 路で構成される、請求項 1に記載の直流オフセット補正装置。
[8] 前記トランジスタ回路はソース接地の電解効果型トランジスタ回路である、請求項 6 または 7に記載の直流オフセット補正装置。
[9] 前記トランジスタ回路はェミッタ接地のバイポーラトランジスタ回路である、請求項 6 または 7に記載の直流オフセット補正装置。
[10] 前記比較部は、
前記レベル圧縮部でレベル変換された前記正信号の振幅のレベルを保持する正 信号レベル保持回路と、
前記レベル圧縮部でレベル変換された前記負信号の振幅のレベルを保持する負 信号レベル保持回路と、
前記正信号レベル保持部で保持された前記正信号の振幅のレベルと前記負信号 レベル保持部で保持された前記負信号の振幅のレベルとの差分を示す差信号を出 力する差信号出力回路と、を有する、請求項 1に記載の直流オフセット補正装置。
[11] 前記比較部は、
前記振幅検出部で前記正信号の振幅が検出されている間に、該正信号の振幅の レベルを保持する正信号サンプルホールド回路と、
前記振幅検出部で前記負信号の振幅が検出されている間に、該負信号の振幅の レベルを保持する負信号サンプルホールド回路と、
前記正信号サンプルホールド回路で保持された前記正信号の振幅のレベルと、前 記負信号サンプルホールド回路で保持された前記負信号の振幅のレベルとを比較 するコンパレータと、を有する、請求項 1に記載の直流オフセット補正装置。
[12] 前記比較部は、
前記正信号の振幅のレベルまたは前記負信号の振幅のレベルのいずれか一方を 保持するサンプルホールド回路と、
前記サンプルホールド回路の保持した前記正信号または前記負信号のいずれか 一方の前記レベルと、前記レベル圧縮部でレベル変換された他方のレベルとを比較 するコンパレータと、を有する、請求項 1に記載の直流オフセット補正装置。
[13] 前記比較部は、
前記レベル圧縮部でレベル変換された前記正信号の振幅と前記負信号の振幅を デジタル値に変換するアナログデジタル変換器と、
前記アナログデジタル変換器で得られた前記正信号の振幅を示すデジタル値を保 持する正信号レベルレジスタと、
前記アナログデジタル変換器で得られた前記負信号の振幅を示すデジタル値を保 持する負信号レベルレジスタと、
前記正信号レベルレジスタに保持された前記正信号の振幅を示すデジタル値と前 記負信号レベルレジスタに保持された前記負信号の振幅を示すデジタル値との差を 演算する減算器と、を有する請求項 1に記載の直流オフセット補正装置。
[14] 前記信号生成部は差動回路で構成されている、請求項 1に記載の直流オフセット 補正装置。
[15] 前記振幅検出部は、前記テスト信号の振幅を包絡線検波で検出する、請求項 1カゝ ら 14のいずれか 1項に記載の直流オフセット補正装置。
[16] 周波数変換回路の直流オフセットを補正するための直流オフセット補正方法であつ て、
基準電圧から正方向に所定の振幅を有する正信号と前記基準電圧から負方向に 前記正信号と同じ振幅を有する負信号とを含むテスト信号を生成して前記周波数変 換回路に送り、
前記周波数変換回路で処理された前記テスト信号の前記正信号の振幅と前記負 信号の振幅とを検出し、
検出された前記正信号の振幅および前記負信号の振幅を、入力レベルによって変 化する利得でレベル変換し、
レベル変換された前記正信号の振幅と前記負信号の振幅とを比較し、 前記比較の結果に応じた直流オフセット補正信号を生成し、
前記直流オフセット補正信号に基づいて、前記周波数変換回路に送る前記テスト 信号の直流レベルを補正する、直流オフセット補正方法。
[17] 前記利得は、前記入力レベルが所定の範囲内において、前記入力レベルの増加 に伴って単調減少する、請求項 16に記載の直流オフセット補正方法。
[18] 前記利得は、所定値より大きな利得の得られる第 1の入力レベルより大きな入カレ ベルの範囲で単調減少し、前記直流オフセットが除去された状態のテスト信号を前 記周波数変換回路に入力したときのレベル変換前の前記テスト信号の前記正信号 および前記負信号の振幅である第 2の入力レベルが前記第 1の入力レベルの 50% 以上 150%以下の範囲内にある、請求項 17に記載の直流オフセット補正方法。
[19] 前記利得は、前記第 1の入力レベルにピークがあり、該第 1の入力レベルより小さな 入力レベルの範囲で単調増加する、請求項 18に記載の直流オフセット補正方法。
[20] レベル変換された前記正信号の振幅と前記負信号の振幅を等しくするような前記 オフセット調整信号を生成する、請求項 16に記載の直流オフセット補正方法。
PCT/JP2007/052743 2006-04-21 2007-02-15 直流オフセット補正装置および直流オフセット補正方法 WO2007122844A1 (ja)

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