WO2007099666A1 - 半導体集積回路、検査プログラムの検証方法、及び冗長メモリセルによる救済結果の検証方法 - Google Patents

半導体集積回路、検査プログラムの検証方法、及び冗長メモリセルによる救済結果の検証方法 Download PDF

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WO2007099666A1
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WO
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semiconductor integrated
integrated circuit
signal
pseudo
memory cell
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PCT/JP2006/319874
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Inventor
Kenichi Tsunogaki
Takashi Ohtori
Takeo Suzuki
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices

Definitions

  • the present invention relates to a semiconductor integrated circuit and an inspection technique thereof.
  • a defect in a semiconductor integrated circuit occurs accidentally.
  • the generated defects are analyzed and the cause of the defect is investigated.
  • the inspection program must definitely be able to discriminate between good and defective products, and occupies an important position for investigating the cause of defects.
  • a semiconductor integrated circuit including a defect is required. Although it is easy to obtain a semiconductor integrated circuit that does not include a defect, it is difficult to obtain a semiconductor integrated circuit that includes a desired defect because a defect occurs accidentally.
  • the above method (a) is used.
  • the method (b) may be used.
  • FIB processing itself is difficult. Some types cannot be processed. Even if processing is possible, the number of combinations of defective parts is enormous, and it is impossible to make all of them by FIB processing.
  • Patent Document 1 Japanese Unexamined Patent Publication No. 2005-63529
  • a defect is relieved by a redundant memory cell.
  • a remedial action is performed as intended, the same applies.
  • a semiconductor integrated circuit including a defect is required.
  • An object of the present invention is to enable efficient verification of an inspection program for inspecting a semiconductor integrated circuit.
  • Another object of the present invention is to enable efficient verification of a repair result by a redundant memory cell.
  • a first semiconductor integrated circuit includes a logic circuit, a pseudo-defective signal that is a signal different from a signal output when the logic circuit is normal, and a signal output from the logic circuit. And a selector that selects any one of them according to a control signal.
  • a second semiconductor integrated circuit includes a memory cell array having a plurality of memory cells, a row decoder for driving one designated by a row address among a plurality of word lines of the memory cell array, A column decoder for inputting / outputting a signal to / from a data address input / output line of the memory cell array, a plurality of selectors corresponding to each of the plurality of data bit input / output lines; Each of the plurality of selectors according to a selector control signal, when reading data, whichever of the corresponding ones of the plurality of data bit input / output lines and the input pseudo-defective signal One of these is selected and the selected signal is output to the column decoder, or when the data is written, the column deco One of the signal received from the reader and the pseudo-defective signal is selected, and the selected signal is output to the corresponding one of the plurality of data bit input / output lines.
  • a third semiconductor integrated circuit includes a memory cell array having a plurality of memory cells, a row decoder for driving one designated by a row address among a plurality of word lines of the memory cell array, A column decoder for inputting / outputting a signal to / from a data bit input / output line of the memory cell array, and a plurality of selectors corresponding to each of the plurality of word lines; Each of the plurality of selectors selects one of the received signal of the row decoder force and the input pseudo-defective signal according to the selector control signal, and selects the selected signal from the plurality of selectors. Output to the corresponding one of the word lines.
  • a fourth semiconductor integrated circuit includes a memory cell array having a plurality of memory cells, a row decoder for driving one designated by a row address among a plurality of word lines of the memory cell array, A column decoder for inputting / outputting signals to / from a data bit input / output line of the memory cell array, which is designated by a column address;
  • Each of the first and second memory blocks provided, and one of the signals output from the first and second memory blocks and the input pseudo failure signal is selected according to the selector control signal.
  • Output selector is selected according to the selector control signal.
  • the inspection program verification method includes a step of setting a semiconductor integrated circuit having a selector for selecting a pseudo failure signal according to a control signal so that the pseudo failure signal is not selected, and executing the inspection program.
  • a first inspection step of inspecting the semiconductor integrated circuit a step of determining whether the semiconductor integrated circuit is a non-defective product from the inspection result in the first inspection step, and the semiconductor integrated circuit
  • the semiconductor integrated circuit is set to select the pseudo-defective signal, and the inspection program is executed to select the pseudo-defective signal.
  • a second inspection step for inspecting the semiconductor integrated circuit and a step of determining whether or not the inspection result in the second inspection step is correct, the second inspection step If the inspection result is determined to be correct, it is determined that the inspection program has passed, and if the inspection result in the second inspection step is determined to be incorrect, the inspection program is It is determined to be a failure.
  • a method for verifying a repair result using a redundant memory cell includes a memory cell array having a plurality of memory cells, a redundant memory cell array having a plurality of redundant memory cells, and a plurality of word lines of the memory cell array.
  • a signal is input between a port decoder that drives the one specified by the row address and a plurality of data bit input / output lines of the memory cell array and the redundant memory cell array specified by the column address. It corresponds to each of the column decoder to output, the user box for operating the memory cell by replacing the memory cell with the redundant memory cell, and the plurality of data bit input / output lines.
  • the plurality of data bits in and out Select one of the signal of the corresponding one of the force lines and the input pseudo-defective signal, and output the selected signal to the column decoder or write the data to the column decoder
  • One of the plurality of selectors is selected for a semiconductor integrated circuit including a plurality of selectors that select one and output the selected signal to a corresponding one of the plurality of data bit input / output lines.
  • An inspection step and a step of judging whether the semiconductor integrated circuit is a good product from the inspection result in the second inspection step, and from the inspection result in the second inspection step, the semiconductor When it is determined that the integrated circuit is a non-defective product, it is determined that the remedy process is correctly performed. When it is determined that the semiconductor integrated circuit is not a non-defective product, the remedy process is not performed correctly. It is determined that
  • the present invention since a defect is generated in a pseudo manner in a semiconductor integrated circuit, a semiconductor integrated circuit including a desired defect is obtained or a physical analysis is performed on the semiconductor integrated circuit including a defect. There is no need. Further, since the pseudo failure signal is selected according to the control signal, it is possible to easily switch between the state in which the pseudo failure has occurred and the state in which it does not occur. Therefore, it is possible to efficiently perform verification of an inspection program for inspecting a semiconductor integrated circuit, verification of a repair result using a redundant memory cell, and the like.
  • FIG. 1 is a block diagram showing a configuration of a semiconductor integrated circuit according to an embodiment of the present invention.
  • FIG. 2 is a block diagram showing another configuration example of the semiconductor integrated circuit according to the embodiment of the present invention.
  • FIG. 3 is a flowchart showing a process flow of the inspection program verification method according to the embodiment of the present invention.
  • FIG. 4 is a flowchart showing a process flow of the defect repair verification method using redundant cells according to the embodiment of the present invention.
  • FIG. 5 is a block diagram showing a configuration of a modified example of the semiconductor integrated circuit of FIG.
  • FIG. 6 is a block diagram showing a configuration of another modified example of the semiconductor integrated circuit of FIG.
  • FIG. 7 is a block diagram showing a configuration of still another modified example of the semiconductor integrated circuit of FIG. 1.
  • FIG. 8 is a block diagram showing a configuration of still another modified example of the semiconductor integrated circuit of FIG.
  • FIG. 9 is a block diagram showing a configuration of still another modified example of the semiconductor integrated circuit of FIG. 1.
  • FIG. 10 is a block diagram showing a configuration of a modification of the semiconductor integrated circuit of FIG.
  • FIG. 11 is a block diagram showing a configuration of another modification of the semiconductor integrated circuit of FIG.
  • FIG. 12 is a block diagram showing a configuration of still another modification of the semiconductor integrated circuit of FIG.
  • FIG. 13 is a block diagram showing a configuration of still another modified example of the semiconductor integrated circuit of FIG. 1.
  • FIG. 14 is a block diagram showing a configuration of a modification of the semiconductor integrated circuit of FIG.
  • FIG. 15 is a block diagram showing a configuration of another modified example of the semiconductor integrated circuit of FIG.
  • FIG. 16 is a block diagram showing a configuration of still another modified example of the semiconductor integrated circuit of FIG.
  • FIG. 1 is a block diagram showing a configuration of a semiconductor integrated circuit according to the embodiment of the present invention.
  • the semiconductor integrated circuit of FIG. 1 includes flip-flops 11, 12, 13, 14, an AND gate 22, a selector 24, a buffer 26, an OR gate 28, and a pseudo defective circuit 32.
  • the semiconductor integrated circuit of FIG. 1 further includes a selector 24 and a pseudo defect circuit 32 that generates a pseudo defect in a semiconductor integrated circuit that performs normal operation.
  • the flip-flops 11 to 14 latch and output the signals input to the flip-flops 11 to 14 in accordance with the clock signal CLK.
  • the AND gate 22 outputs the logical product of the signals output from the flip-flops 12 and 13 to the terminal a of the selector 24.
  • the pseudo failure circuit 32 is a logic circuit including a pseudo generated failure, and outputs a pseudo failure signal D1 to the terminal b of the selector 24.
  • the selector 24 selects the output of the AND gate 22 or the pseudo failure signal D1 in accordance with the selector control signal SC and outputs it to the buffer 26.
  • OR gate 28 is a logical sum of the output of flip-flop 11 and the output of buffer 26. Is output to the flip-flop 14.
  • the AND gate 22 that operates normally outputs a signal indicating data “0” (that is, a low logic level signal) to the terminal a of the selector 24.
  • the pseudo failure circuit 32 outputs a signal in a state different from the signal output from the AND gate 22 as the pseudo failure signal D1.
  • the pseudo defect circuit 32 is configured to output data “1” (that is, a high logic level signal) as the pseudo defect signal D1.
  • the flip-flop 14 When the selector 24 selects the signal at the terminal a according to the selector control signal SC and the pulse of the clock CLK is input once, the flip-flop 14 receives the normal data “0” and is normal as the signal SO. Data "0" is output. On the other hand, when the selector 24 selects the signal at the terminal b in accordance with the selector control signal SC, the pseudo failure signal D1 is output to the buffer 26. When a clock CLK pulse is input once, the flip-flop 14 receives data “1” and outputs data “1” indicating that the signal SO is in a defective state.
  • the pseudo defect circuit 32 may be configured to output data “0”.
  • the pseudo failure circuit 32 may be configured so that the pseudo failure signal D1 is in an open state.
  • FIG. 2 is a block diagram showing another configuration example of the semiconductor integrated circuit according to the embodiment of the present invention.
  • the semiconductor integrated circuit of FIG. 2 includes a memory block 60 and a fuse box 82.
  • the memory block 60 includes a memory cell array 62, a redundant memory cell array 64, a row decoder 66, a column decoder 68, and selectors 72A, 72B, ..., 72Y, 72Z!
  • the memory cell array 62 includes a plurality of memory cells such as DRAM (dynamic random-access memory) and SRAM (static random-access memory) arranged in an array.
  • the mouth decoder 66 decodes the input row address and outputs a plurality of memory addresses in the memory array 62. Drive the line designated by the row address.
  • the column decoder 68 decodes the input column address, and inputs / outputs signals to / from the data bit input / output lines of the memory array 62 and the redundant memory cell array 64 specified by the column address. .
  • the selectors 72A to 72Y each correspond to each column in the memory cell array 62, and the selector 72Z corresponds to a column in the redundant memory cell array 64.
  • the selectors 72A to 72Z select either the data output to the data bit input / output line of the corresponding column or the pseudo failure signal ES given to the memory block 60 in accordance with the selector control signal SCB.
  • the pseudo failure signal ES is a multi-bit signal in which different values can be set in the selectors 72A to 72Z depending on conditions.
  • the selector control signal SCB is a multi-bit signal that can control each of the selectors 72A to 72Z independently according to conditions.
  • the pseudo failure signal ES and the selector control signal SCB are configured so that the external force of the memory block 60 can be controlled.
  • the redundant memory cell array 64 has a plurality of redundant memory cells to be used in place of the memory cells related to the defect when the memory cell array 62 includes the defect.
  • the semiconductor integrated circuit shown in FIG. 2 performs repair using redundant memory cells when the memory cell array 62 includes a defect and can be repaired. That is, by operating the fuse box 82, a defective memory cell or a memory cell connected to a defective data bit input / output line is replaced with a normal redundant memory cell in the redundant memory cell array 64. Since such cell replacement is a technique well known as a defect repair technique, a detailed description is omitted here.
  • the redundant memory cell array 64 may have a plurality of columns.
  • a read operation of the semiconductor integrated circuit in FIG. 2 will be described. For example, consider a case where “1” is written in a memory cell at a certain address in the memory cell array 62, and “0” is set as the pseudo failure signal ES.
  • the data read from the memory cell array 62 can be manipulated by the selector control signal SCB. If the data written to the memory cell and the data to be read are set differently, it will behave as if the memory cell array 62 operates abnormally when reading the data. That is, it is possible to artificially create a memory cell defect (bit defect) and a data bit input / output line defect.
  • the semiconductor integrated circuit of FIG. 2 does not include the redundant memory cell array 64 and the fuse box 82! /.
  • FIG. 3 is a flowchart showing a processing flow of the inspection program verification method according to the embodiment of the present invention.
  • an inspection program to be verified is created, and a semiconductor integrated circuit that can be operated abnormally is obtained.
  • the semiconductor integrated circuit of FIG. 1 or 2 is used.
  • the CPU performs the following steps.
  • step S12 settings are made so as not to cause a pseudo defect in the semiconductor integrated circuit, and normal operation is performed.
  • the selector 24 selects the signal at the terminal a.
  • the selector control signal SCB is applied so that the selectors 72A to 72Z select data output from the memory cell array 62 or the redundant memory cell array 64 when reading data.
  • step S 14 an inspection program is executed to inspect the semiconductor integrated circuit.
  • step S16 it is determined whether or not the semiconductor integrated circuit is a non-defective product. If it is determined that the semiconductor integrated circuit is a non-defective product, the process proceeds to step S20. Otherwise, step S20 is performed. Proceed to 18. If it does not contain true defects, the semiconductor integrated circuit should be judged as a good product. In step S18, it is determined that the semiconductor integrated circuit is defective, and the process ends.
  • step S20 settings are made so as to cause a pseudo defect in the semiconductor integrated circuit.
  • the selector 24 selects the signal at the terminal b.
  • the selector control signal SCB is selected so that the selector 72A to 72Z corresponding to the memory cell from which data is to be read selects the pseudo defect signal ES. give. For example, when data “1” is written in the memory cell, data “0” is set as the pseudo failure signal ES.
  • the types of defects that are generated in a pseudo manner and their positions have a strong effect.
  • the type of defect is a defect in which data “0” is read even though data “1” is written, and the position is specified at that time. It helps from the address.
  • step S22 the inspection program is executed again, and the semiconductor integrated circuit is inspected to identify the type of defect and its position.
  • step S24 it is determined whether the inspection result by the inspection program is correct. If it is determined to be correct, the process proceeds to step S26, and if it is determined to be incorrect, the process proceeds to step S28. In other words, the type and position of the pseudo-generated defect and the type and position of the defect indicated by the inspection result are compared. Is determined to be positive.
  • step S26 it is determined that the inspection program is passed. With regard to the inspection of the circuit or memory cell that is the subject of the inspection, it has the power to confirm that the results are reasonable and that there is no mistake in the inspection program. In step S28, the inspection program is determined to have failed.
  • FIG. 3 is a flowchart showing the processing flow of the defect remedy verification method using redundant cells.
  • FIG. 4 is a flowchart showing the processing flow of the defect remedy verification method using redundant cells.
  • step S10 an inspection program verification flow is executed. In this step, it is assumed that the processing in Fig. 3 has been performed and that the semiconductor integrated circuit is a non-defective product and that the inspection program is correct.
  • step S42 as in step S20 of FIG. 3, setting is performed so that a pseudo defect is generated in the semiconductor integrated circuit.
  • the setting is made so that the data to be read is different from the data that should be read out in the column where it is desired to confirm that the defect is remedied.
  • the redundant memory cell array is set so as not to cause a pseudo defect, that is, to operate normally.
  • an inspection program is executed to inspect the semiconductor integrated circuit.
  • step S46 the position of the defect is identified from the inspection result. It is confirmed that the column set to generate a pseudo defect is defective. For example, when the semiconductor integrated circuit is SRAM, the position where the defect has occurred can be easily known.
  • step S48 it is determined whether or not the force can repair the defect. If the relief is possible, the process proceeds to step S50. If the relief is impossible, the process returns to step S42.
  • step S50 defect repair is performed using redundant cells. That is, by performing an operation such as cutting the fuse box 82 fuse, the memory cell in the column set to generate a pseudo defect and the memory cell in the redundant memory cell array 64 are replaced.
  • step S52 an inspection program is executed to re-inspect the semiconductor integrated circuit without changing the setting.
  • step S54 it is determined from the inspection result whether the semiconductor integrated circuit is a non-defective product. If it is determined that the semiconductor integrated circuit is a non-defective product, the process proceeds to step S56; otherwise, the process proceeds to step S58. If the memory cell in the column set to generate the pseudo defect and the memory cell in the redundant memory cell array 64 are correctly replaced, the semiconductor integrated circuit should be judged as a good product. In step S56, it is determined that the semiconductor integrated circuit is a non-defective product, and in step S58, the semiconductor integrated circuit is determined to be a defective product. If it is determined that the semiconductor integrated circuit is defective, the redundant memory cell array 64 originally contained a defect, or the failure relief operation by the redundant cell in step S50 is not performed correctly. It is thought that it was.
  • a defect caused by redundant cells inspecting an enormous number of samples and searching for a repairable defect caused by an accidentally generated redundant cell. It can be easily verified that the relief has been performed normally.
  • the column has a selector as shown in FIG. 2, it can be verified in the same manner, and a repair for a large number of pseudo defect combinations should be verified. You can also.
  • the target semiconductor integrated circuits are shown in FIGS.
  • the semiconductor integrated circuit is not limited to this, and a semiconductor integrated circuit as described below may be used.
  • a semiconductor integrated circuit capable of causing a stuck-at fault as a pseudo defect as described below may be used.
  • the semiconductor integrated circuit in step S12 of FIG. 3, the semiconductor integrated circuit is set not to generate a stuck-at fault as a pseudo defect, and in step S20, the semiconductor integrated circuit is caused to generate a stuck-at fault as a pseudo fault. Make settings.
  • FIG. 5 is a block diagram showing a configuration of a modification of the semiconductor integrated circuit of FIG.
  • the semiconductor integrated circuit of FIG. 5 does not include the pseudo-defective circuit 32 in the semiconductor integrated circuit of FIG. 1, receives the pseudo-defective signal ES from the outside of the semiconductor integrated circuit of FIG. It is something to give.
  • the pseudo failure signal ES When the selector 24 selects the signal at the terminal b in accordance with the selector control signal SC, the pseudo failure signal ES given from the outside is output to the buffer 26. At this time, if the pseudo failure signal ES is data “1” and the pulse of the clock CLK is input once, the flip-flop 14 Receives data "1” and outputs data "1” indicating that the signal SO is in a defective state.
  • the other points are the same as those of the semiconductor integrated circuit of FIG.
  • the pseudo failure signal ES may be data “0”, or a terminal to which the pseudo failure signal ES is input may be in an open state.
  • FIG. 6 is a block diagram showing a configuration of another modification of the semiconductor integrated circuit of FIG.
  • the semiconductor integrated circuit of FIG. 6 is the same as the semiconductor integrated circuit of FIG. 1 except that a selector 224 is provided instead of the selector 24, and pseudo defective circuits 34 and 36 are further provided.
  • the pseudo failure circuits 32, 34, and 36 output pseudo failure signals Dl, D2, and D3, respectively.
  • the selector 224 selects and outputs one of the output of the AND gate 22 and the pseudo failure signals Dl, D2, and D3 according to the selector control signals SCI and SC2.
  • the selector 224 selects and outputs the signal at the terminal a.
  • the flip-flop 14 receives normal data “0” and outputs normal data “0” as the signal SO.
  • the selector 224 selects and outputs the pseudo failure signal D1.
  • the selector control signals SCI and SC2 are “1” and “0”, respectively, the selector 224 selects and outputs the pseudo failure signal D2.
  • the selector control signals SCI and SC2 are both “1”, the selector 224 selects and outputs the pseudo failure signal D3.
  • the flip-flop 14 receives the output of the selector 224 and outputs it as a signal SO to the outside.
  • the pseudo failure signals Dl, D2, and D3 indicate, for example, data “1”, data “0”, an open state, and the like.
  • FIG. 7 is a block diagram showing a configuration of still another modified example of the semiconductor integrated circuit of FIG.
  • the semiconductor integrated circuit of FIG. 7 is a block diagram showing a configuration of still another modified example of the semiconductor integrated circuit of FIG. The semiconductor integrated circuit of FIG.
  • the redundant transistor region RA is a region having redundant transistors inserted in advance in the semiconductor integrated circuit for use in circuit correction of the semiconductor integrated circuit.
  • the selector 324 and the pseudo failure circuit 332 are the same as the selector 24 and the pseudo failure circuit 32 of FIG. 1 except that the selector 324 and the pseudo failure circuit 332 are configured by using transistors in the redundant transistor region RA, and thus description thereof is omitted. To do.
  • the semiconductor integrated circuit of FIG. 7 even if the selector 324 and the pseudo defective circuit 332 are provided, since the transistors in the redundant transistor region RA are used, the circuit area does not increase and the cost can be suppressed.
  • FIG. 8 is a block diagram showing a configuration of still another modified example of the semiconductor integrated circuit of FIG.
  • the semiconductor integrated circuit of FIG. 8 includes a pseudo defective circuit 432 in the peripheral area CA in place of the pseudo defective circuit 32 in the semiconductor integrated circuit of FIG.
  • the peripheral area CA is an area (for example, a scribe lane) around the chip 100 of the semiconductor integrated circuit on the wafer.
  • the pseudo-fault circuit 432 is the same as the pseudo-fault circuit 32 of FIG. 1 except that it is configured in the peripheral area CA, and a description thereof will be omitted.
  • the semiconductor integrated circuit of FIG. 8 even if the pseudo defective circuit 332 is provided, since it is configured in the peripheral area CA, the circuit area does not increase and the cost can be suppressed.
  • FIG. 9 is a block diagram showing a configuration of still another modified example of the semiconductor integrated circuit of FIG.
  • the semiconductor integrated circuit of FIG. 9 includes a register 42 in place of the pseudo defective circuit 32 in the semiconductor integrated circuit of FIG.
  • the register 42 outputs the held data to the selector 24 as a pseudo failure signal D1.
  • the selector 24 selects the signal at the terminal b in accordance with the selector control signal SC
  • the data held in the register 42 is output to the buffer 26 as the pseudo failure signal D1.
  • the flip-flop 14 receives the data “1” and indicates that the signal SO is in a defective state. Outputs the indicated data "1”.
  • the register 42 can output the data “0” to the buffer 26 as the pseudo failure signal D1.
  • the value set in the register 42 can be changed to easily change the value of the pseudo failure signal D1.
  • FIG. 10 is a block diagram showing a configuration of a modification of the semiconductor integrated circuit of FIG.
  • the semiconductor integrated circuit of FIG. 10 is different from the semiconductor integrated circuit of FIG. 6 in that registers 42 and 44 are provided in place of the pseudo defective circuits 32 and 34, respectively, and the pseudo defective circuit 36 is not provided.
  • the registers 42 and 44 output the data held by the registers 42 and 44 to the selector 224 as pseudo failure signals Dl and D2, respectively.
  • the registers 42 and 44 hold, for example, data “1” and data “0”, respectively.
  • the selector 224 selects and outputs the pseudo failure signal D1.
  • the selector control signals SCI and SC2 are “1” and “0”, respectively, the selector 224 selects and outputs the pseudo failure signal D2.
  • the selector control signals SCI and SC2 are both “1”, the selector 224 selects the terminal d (open state).
  • the flip-flop 14 receives the output of the selector 224 and outputs it as the signal SO to the outside.
  • a plurality of pseudo defects can be easily generated, and one of them can be selected according to the selector control signals SCI and SC2.
  • FIG. 11 is a block diagram showing a configuration of another modification of the semiconductor integrated circuit of FIG.
  • the semiconductor integrated circuit shown in FIG. 11 is the same as the semiconductor integrated circuit shown in FIG. 6, except that the pseudo-defective circuit 32, 34, 36 is not provided, the terminal b of the selector 224 is connected to the power source, and the terminal c is grounded. is there.
  • the selector 224 selects and outputs the pseudo defect signal D1 (that is, data “1”) input to the terminal b. To do.
  • the selector control signals SCI and SC2 are “1” and “0”, respectively, the selector 224 selects and outputs the pseudo failure signal D2 (that is, data “0”) input to the terminal c.
  • the selector control signals SCI and SC2 are both “1”, the selector 224 selects the terminal d (open state).
  • the flip-flop 14 receives the output of the selector 224 and outputs it as a signal SO to the outside.
  • 1 stuck-at fault and 0 stuck-at fault can be easily generated as pseudo defects. Note that it is only possible to connect the terminal b of the selector 224 to the power source or to ground the terminal c.
  • FIG. 12 is a block diagram showing a configuration of still another modified example of the semiconductor integrated circuit of FIG.
  • the semiconductor integrated circuit of FIG. 12 includes an inverter 52 instead of the pseudo defective circuit 32 in the semiconductor integrated circuit of FIG.
  • the inverter 52 inverts the logic level of the output of the AND gate 22 and outputs it to the terminal b of the selector 24.
  • the selector 24 selects the signal at the terminal b in accordance with the selector control signal SC, the output of the inverter 52 is output to the buffer 26.
  • the other points are the same as those of the semiconductor integrated circuit of FIG.
  • FIG. 13 is a block diagram showing a configuration of still another modified example of the semiconductor integrated circuit of FIG.
  • the semiconductor integrated circuit of FIG. 13 includes a timing adjustment circuit 54 in place of the pseudo defective circuit 32 in the semiconductor integrated circuit of FIG.
  • the timing adjustment circuit 54 adjusts the timing of the output of the AND gate 22 and outputs it to the terminal b of the selector 24.
  • the selector 24 selects the signal at the terminal b according to the selector control signal SC
  • the output of the timing adjustment circuit 54 is output to the notch 26.
  • the other points are the same as those of the semiconductor integrated circuit of FIG.
  • the timing adjustment circuit 54 gives a delay to the input signal. If the edge of the clock signal CLK is input to the flip-flop 14 before the data to be latched when it is normal, the selector 24 selects the signal at the terminal b, thereby causing a timing violation ( Setup error) occurs.
  • the selector 24 Assume that the signal level changes to terminal b earlier than terminal a. When the edge of the clock signal CLK is input to the flip-flop 14 after the data to be latched in the normal state is changed to the next data, the selector 24 selects the signal at the terminal b. Timing violation (hold error) occurs.
  • the timing adjustment circuit 54 can generate a timing violation fault as a pseudo defect.
  • FIG. 14 is a block diagram showing a configuration of a modified example of the semiconductor integrated circuit of FIG.
  • the semiconductor integrated circuit of FIG. 14 includes a memory block 260 and a fuse box 82.
  • the memory block 260 includes the selectors 74A, 74B,..., 74Y, 74Z instead of the selectors 72A, 72B,. Yes.
  • the selectors 74A to 74Y each correspond to each column in the memory cell array 62, and the selector 74Z corresponds to a column in the redundant memory cell array 64.
  • the selectors 74A to 74Z select either the data output from the column decoder 68 or the pseudo failure signal ES given to the memory block 260 according to the selector control signal SCC, and input / output data bits of the corresponding column. Output to line.
  • the pseudo failure signal ES is a multi-bit signal in which different values can be set in the selectors 74A to 74Z depending on conditions.
  • the selector control signal SCC is a multi-bit signal that can control each of the selectors 74A to 74Z independently according to conditions.
  • the pseudo failure signal ES and the selector control signal SCC are configured to be controlled from outside the memory block 260.
  • a write operation of the semiconductor integrated circuit of FIG. 14 will be described. For example, considering the case where “1” should be written to a memory cell at a certain address, “0” is set as the pseudo failure signal ES.
  • the selector control signal SCC is applied so as to select the force pseudo-defective signal ES corresponding to the memory cell to which data is to be written among the selectors 74A to 74Z, the meas- urement is performed.
  • the value “0” of the pseudo failure signal ES is written in the memory cell.
  • the circuit in FIG. 14 operates abnormally as a memory circuit. That is, the memory cell array 62 is in a state of including a pseudo defect.
  • the data written in the memory cell array 62 can be manipulated by the selector control signal SCC. If the data to be originally written in the memory cell is set to be different from the data actually written, the output also behaves as if the memory cell array 62 operates abnormally when data is written. In other words, a memory cell defect (bit defect) or a data bit input / output line defect can be created in a pseudo manner.
  • step S12 the selector control signal SCC is applied so that the selectors 74A to 74Z select the data output from the column decoder 68 at the time of data writing.
  • step S20 the selector 74A to 74Z corresponding to the memory cell to which data is to be written provides the selector control signal SCC so as to select the pseudo failure signal ES.
  • the selector control signal SCC so as to select the pseudo failure signal ES.
  • the type of defect is a defect in which data “0” is written even though data “1” is to be written, and the position is known from the address designated at that time.
  • step S42 as in step S20 in FIG. 3, the data to be written is set differently from the data to be originally written in the column where it is desired to confirm that the defect is to be remedied.
  • step S20 as in step S20 in FIG. 3
  • step S20 in FIG. 3 the data to be written is set differently from the data to be originally written in the column where it is desired to confirm that the defect is to be remedied.
  • step S20 in FIG. 3 the data to be written is set differently from the data to be originally written in the column where it is desired to confirm that the defect is to be remedied.
  • the other steps are the same as in Figure 4.
  • FIG. 15 is a block diagram showing a configuration of another modification of the semiconductor integrated circuit of FIG.
  • the semiconductor integrated circuit of FIG. 15 includes a memory block 360 and a fuse box 82.
  • Memory block 360 or memory block 60 in Fig. 2 is not provided with selectors 72 ⁇ , 72 ⁇ , ⁇ , 72 ⁇ , 72 ⁇ , and with selectors 76 ⁇ , 76 ⁇ , ⁇ , 76 ⁇ . It is what
  • Each of the selectors 76 ⁇ to 76 ⁇ ⁇ corresponds to each row in the memory cell array 62.
  • the selectors 76 to 76 select either the data output from the row decoder 66 or the pseudo failure signal ES given to the memory block 360 according to the selector control signal SCD, and output it to the corresponding word line of the row.
  • the pseudo failure signal ES is a multi-bit signal in which different values can be set in the selectors 76 to 76 according to the conditions.
  • the selector control signal SCD is a multi-bit signal that can control each of the selectors 76 to 76 independently according to conditions.
  • the pseudo failure signal ES and the selector control signal SCD are configured so that the external force of the memory block 360 can also be controlled.
  • the selector control signal SCD is applied so as to select the pseudo false signal ES that corresponds to the row to be activated among the selectors 76 to 76
  • the memory cell at the input address is displayed.
  • the circuit in Fig. 15 operates abnormally as a memory circuit because it is not normally referenced. That is, the memory cell array 62 is in a state of including a pseudo defect.
  • the address given to the memory cell array 62 can be manipulated by the selector control signal SCD. If the data that should be given to the word line is set differently from the data that is actually given, it will look as if it is The semiconductor integrated circuit behaves as if it operates abnormally with respect to address selection. That is, it is possible to artificially create a defect in the row decoder 66 or a defect in the word line.
  • the semiconductor integrated circuit of FIG. 15 does not include the redundant memory cell array 64 and the fuse bot 82! /.
  • FIG. 16 is a block diagram showing a configuration of still another modified example of the semiconductor integrated circuit of FIG.
  • the semiconductor integrated circuit of FIG. 16 includes memory blocks 460 and 560 and a selector 78.
  • the memory blocks 460 and 560 are configured such that the memory block 60 does not include the selectors 72A to 72Z, and each data bit input / output line of the memory cell array 62 is connected to the column decoder 68.
  • the selector 78 selects and outputs one of the output MD1 of the memory block 460, the output MD2 of the memory block 560, and the pseudo defect signal ES input from the outside according to the selector control signal SCE.
  • the pseudo failure signal ES and the selector control signal SCE are configured so that the external force of the semiconductor integrated circuit of FIG. 16 can also be controlled.
  • the pseudo failure signal ES and the selector control signal SCE are multi-bit signals that can control the selector 78 according to conditions. Note that the semiconductor integrated circuit of FIG. 16 may include a plurality of selectors 78.
  • the circuit of FIG. 16 operates in the same manner as a normal memory circuit.
  • the circuit of FIG. 16 operates abnormally as a memory circuit. That is, the circuit of FIG. 16 is in a state of including a pseudo defect.
  • the output data can be manipulated by the selector control signal SCE. If the data output from the memory blocks 460 and 560 and the pseudo-defective signal ES are set differently, the applied force behaves as if the semiconductor integrated circuit in FIG. 16 operates abnormally. That is, a defect can be created in a pseudo manner. Also, it is not necessary to have one selector for each of multiple memory blocks. Since the selector is shared by multiple memory blocks, the circuit area can be reduced compared to the semiconductor integrated circuit of FIG.
  • a selector for writing data and a selector for address control may be provided for each of a plurality of memory blocks as shown in FIG. That is, according to the selector control signal, when data is written, one of the input data signal and the pseudo failure signal ES is selected, and the selected signal is output to one of the plurality of memory blocks.
  • a selector may be provided, or one of the input address signal and the pseudo failure signal ES is selected according to the selector control signal, and the selected signal is selected from the plurality of memory blocks. You may make it provide the selector which outputs to one.
  • the semiconductor integrated circuit of FIG. 15 or 16 is used in the inspection program verification method described with reference to FIG. 3 and the defect remedy verification method using redundant cells described with reference to FIG. You may do it.
  • the present invention is useful for a semiconductor integrated circuit, a test program verification method, a repair result verification method using redundant memory cells, and the like.

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Abstract

　検査プログラムの検証を効率よく行う。検査プログラムの検証方法であって、擬似不良信号を制御信号に従って選択するセレクタを有する半導体集積回路に、擬似不良信号を選択しないように設定する工程と、検査プログラムを実行して半導体集積回路に検査を行う第１の検査工程と、第１の検査工程における検査結果から、半導体集積回路が良品であるか否かを判断する工程と、半導体集積回路が良品であると判定された場合に、半導体集積回路に擬似不良信号を選択するように設定する工程と、検査プログラムを実行して、擬似不良信号を選択するように設定された半導体集積回路に検査を行う第２の検査工程と、第２の検査工程における検査結果が正しいか否かを判断する工程とを備える。第２の検査工程における検査結果が正しいと判断された場合には検査プログラムが合格であると判定する。

Description

明 細 書
半導体集積回路、検査プログラムの検証方法、及び冗長メモリセルによる 救済結果の検証方法
技術分野
[0001] 本発明は、半導体集積回路及びその検査技術に関する。
背景技術
[0002] 半導体集積回路の不良は偶発的に発生する。発生した不良に対しては解析が行 われ、不良原因の調査が行われる。不良原因を調査するためには、検査プログラム を実行して半導体集積回路を検査し、不良種類や不良位置を特定する必要がある。 検査プログラムは、間違いなく良品と不良品とを判別できることが必要であり、不良原 因の調査にぉ 、て重要な位置を占めて 、る。
[0003] 検査プログラムを作成した後に、その検査プログラムの妥当性を検証するためには 、不良を含む半導体集積回路が必要である。不良を含まない半導体集積回路を入 手することは容易であるが、不良は偶発的に発生するので、所望の不良を含む半導 体集積回路を入手することは難 、。
[0004] 所望の不良を含む半導体集積回路を入手する方法として、以下の方法がある。
(a)多数の半導体集積回路を検査し、偶発的に発生する不良を含む半導体集積回 路の中から所望の不良を含む半導体集積回路を見つける方法。
(b) FIB (Focused Ion Beam)等で物理的にトランジスタや配線を破壊し、半導体集積 回路に所望の不良を作り込む方法。
[0005] 一般的には、前記 (a)の方法が用いられている。しかし、不良は偶発的に発生する ので、所望の不良を有する半導体集積回路を入手することは難しぐそのような半導 体集積回路を確実に見つけられるという保障もない。また、種々の不良やその組み 合わせを有する半導体集積回路を見つけるためには、膨大な数の半導体集積回路 を検査しなければならない。更に、検査プログラムの妥当性を検証するためには、不 良を有する半導体集積回路に対して物理的な解析を行って、不良の種類やその位 置を調べる必要がある。 [0006] 重要度の高い不良の検証を行うために、前記 (b)の方法を用いる場合もある力 微 細プロセスや多層配線を有する半導体集積回路では、 FIB加工自身が難しぐまた ノ ッケージの種類によっては加工できない場合もある。加工が可能であったとしても、 不良箇所の組み合わせの数は膨大であり、すべてを FIB加工で作り込むことは、到 底不可能である。
[0007] そこで、特定の場所に不良を有することができるようにした半導体集積回路が知ら れている（例えば、特許文献 1参照)。
特許文献 1 :特開 2005— 63529号公報
発明の開示
発明が解決しょうとする課題
[0008] このように、所望の不良を含む半導体集積回路を入手することは容易ではないので
、検査プログラムの妥当性を検証する際の効率を高めるためには、意図的な不良 (擬 似不良）を発生可能なように構成された半導体集積回路を用いる必要がある。更に、 検査プログラムの妥当性を検証するためには、不良を含む半導体集積回路だけでは なぐ不良を含まない半導体集積回路も必要である。
[0009] また、メモリセルを有する半導体集積回路において、冗長メモリセルによる欠陥の救 済が行われて 、るが、救済が意図した通りに行われた力否かを検証するためにも、 同様に、不良を含む半導体集積回路が必要である。
[0010] 本発明は、半導体集積回路に対する検査を行う検査プログラムの検証を効率よく 行うことができるようにすることを目的とする。
[0011] また、本発明は、冗長メモリセルによる救済結果の検証を効率よく行うことができるよ うにすることを目的とする。
課題を解決するための手段
[0012] 本発明に係る第 1の半導体集積回路は、論理回路と、前記論理回路が正常な場合 に出力する信号とは異なる状態の信号である擬似不良信号と前記論理回路が出力 する信号とのうちのいずれか 1つを制御信号に従って選択するセレクタとを備える。
[0013] これによると、半導体集積回路に擬似的に不良を発生させることが可能であり、力 つ、セレクタ制御信号に従って、擬似不良を発生させた状態と発生させない状態とを 容易に切り替えることができる。
[0014] 本発明に係る第 2の半導体集積回路は、複数のメモリセルを有するメモリセルァレ ィと、前記メモリセルアレイの複数のワード線のうち、ロウアドレスで指定されたものを 駆動するロウデコーダと、前記メモリセルアレイの複数のデータビット入出力線のうち 、カラムアドレスで指定されたものとの間で信号を入出力するカラムデコーダと、前記 複数のデータビット入出力線のそれぞれに対応する複数のセレクタとを備え、前記複 数のセレクタは、それぞれ、セレクタ制御信号に従って、データ読み出し時に、前記 複数のデータビット入出力線のうちの対応するものの信号と入力された擬似不良信 号とのうちのいずれか 1つを選択して、選択された信号を前記カラムデコーダに出力 する、又は、データ書き込み時に、前記カラムデコーダから受け取った信号と前記擬 似不良信号とのうちのいずれか 1つを選択して、選択された信号を前記複数のデー タビット入出力線のうちの対応するものに出力するものである。
[0015] これによると、セレクタ制御信号に従って、メモリセル又はデータビット入出力線に つ!、ての擬似不良を発生させることができる。
[0016] 本発明に係る第 3の半導体集積回路は、複数のメモリセルを有するメモリセルァレ ィと、前記メモリセルアレイの複数のワード線のうち、ロウアドレスで指定されたものを 駆動するロウデコーダと、前記メモリセルアレイの複数のデータビット入出力線のうち 、カラムアドレスで指定されたものとの間で信号を入出力するカラムデコーダと、前記 複数のワード線のそれぞれに対応する複数のセレクタとを備え、前記複数のセレクタ は、それぞれ、セレクタ制御信号に従って、前記ロウデコーダ力 受け取った信号と 入力された擬似不良信号とのうちのいずれ力 1つを選択して、選択された信号を前 記複数のワード線のうちの対応するものに出力するものである。
[0017] これによると、セレクタ制御信号に従って、ワード線についての擬似不良を発生させ ることがでさる。
[0018] 本発明に係る第 4の半導体集積回路は、複数のメモリセルを有するメモリセルァレ ィと、前記メモリセルアレイの複数のワード線のうち、ロウアドレスで指定されたものを 駆動するロウデコーダと、前記メモリセルアレイの複数のデータビット入出力線のうち 、カラムアドレスで指定されたものとの間で信号を入出力するカラムデコーダとをそれ ぞれ備える第 1及び第 2のメモリブロックと、セレクタ制御信号に従って、前記第 1及び 第 2のメモリブロックから出力された信号、並びに入力された擬似不良信号のうちの いずれか 1つを選択して出力するセレクタとを備えるものである。
[0019] これによると、複数のメモリブロックに対して 1つのセレクタを備えることによって、擬 似不良の発生の有無を制御することができる。
[0020] 本発明に係る検査プログラムの検証方法は、擬似不良信号を制御信号に従って選 択するセレクタを有する半導体集積回路に、前記擬似不良信号を選択しないように 設定する工程と、検査プログラムを実行して前記半導体集積回路に検査を行う第 1の 検査工程と、前記第 1の検査工程における検査結果から、前記半導体集積回路が良 品であるか否かを判断する工程と、前記半導体集積回路が良品であると判定された 場合に、前記半導体集積回路に前記擬似不良信号を選択するように設定する工程 と、前記検査プログラムを実行して、前記擬似不良信号を選択するように設定された 前記半導体集積回路に検査を行う第 2の検査工程と、前記第 2の検査工程における 検査結果が正し ヽか否かを判断する工程とを備え、前記第 2の検査工程における検 查結果が正 、と判断された場合には前記検査プログラムが合格であると判定し、前 記第 2の検査工程における検査結果が正しくないと判断された場合には前記検査プ ログラムが不合格であると判定するものである。
[0021] これによると、所望の不良を含む半導体集積回路を入手する必要がなぐ擬似不良 を発生させた状態と発生させな 、状態とを容易に切り替えることができるので、検査 プログラムの検証を容易に効率よく行うことができる。
[0022] 本発明に係る冗長メモリセルによる救済結果の検証方法は、複数のメモリセルを有 するメモリセルアレイと、複数の冗長メモリセルを有する冗長メモリセルアレイと、前記 メモリセルアレイの複数のワード線のうち、ロウアドレスで指定されたものを駆動する口 ゥデコーダと、前記メモリセルアレイ及び前記冗長メモリセルアレイの複数のデータビ ット入出力線のうち、カラムアドレスで指定されたものとの間で信号を入出力するカラ ムデコーダと、前記メモリセルを前記冗長メモリセルで置き換えて動作させるためのヒ ユーズボックスと、前記複数のデータビット入出力線のそれぞれに対応し、それぞれ 1S セレクタ制御信号に従って、データ読み出し時に、前記複数のデータビット入出 力線のうちの対応するものの信号と入力された擬似不良信号とのうちのいずれか 1つ を選択して、選択された信号を前記カラムデコーダに出力、又は、データ書き込み時 に、前記カラムデコーダ力 受け取った信号と前記擬似不良信号とのうちのいずれか
1つを選択して、選択された信号を前記複数のデータビット入出力線のうちの対応す るものに出力する複数のセレクタとを備える半導体集積回路に対して、前記複数のセ レクタのいずれかが前記擬似不良信号を選択するように設定する工程と、検査プログ ラムを実行して前記半導体集積回路に検査を行う第 1の検査工程と、前記第 1の検 查工程における検査結果から、検出された不良に係るメモリセルを救済することが可 能であるか否かを判断する工程と、救済することが可能であると判断された場合に、 前記ヒューズボックスを操作することによって、前記検出された不良に係るメモリセル を前記複数の冗長メモリセルで置き換える救済工程と、前記救済工程後に、前記検 查プログラムを実行して前記半導体集積回路に再検査を行う第 2の検査工程と、前 記第 2の検査工程における検査結果から、前記半導体集積回路が良品である力否 かを判断する工程とを備え、前記第 2の検査工程における検査結果から、前記半導 体集積回路が良品であると判断された場合には前記救済工程が正しく行われたと判 定し、前記半導体集積回路が良品ではないと判断された場合には前記救済工程が 正しく行われな力つたと判定するものである。
[0023] これによると、所望の不良を含む半導体集積回路を入手する必要がないので、冗 長メモリセルによる救済結果の検証を容易に効率よく行うことができる。
発明の効果
[0024] 本発明によれば、半導体集積回路に擬似的に不良を発生させるので、所望の不良 を含む半導体集積回路を入手したり、不良を含む半導体集積回路に対して物理的 な解析を行う必要がない。また、擬似不良信号を制御信号に従って選択するので、 擬似不良を発生させた状態と発生させない状態とを容易に切り替えることができる。 したがって、半導体集積回路に対する検査を行う検査プログラムの検証や、冗長メモ リセルによる救済結果の検証等を効率よく行うことができる。
図面の簡単な説明
[0025] [図 1]図 1は、本発明の実施形態に係る半導体集積回路の構成を示すブロック図であ る。
[図 2]図 2は、本発明の実施形態に係る半導体集積回路の他の構成例を示すブロッ ク図である。
[図 3]図 3は、本発明の実施形態に係る検査プログラムの検証方法の処理の流れを 示すフローチャートである。
[図 4]図 4は、本発明の実施形態に係る冗長セルによる不良救済の検証方法の処理 の流れを示すフローチャートである。
[図 5]図 5は、図 1の半導体集積回路の変形例の構成を示すブロック図である。
[図 6]図 6は、図 1の半導体集積回路の他の変形例の構成を示すブロック図である。
[図 7]図 7は、図 1の半導体集積回路の更に他の変形例の構成を示すブロック図であ る。
[図 8]図 8は、図 1の半導体集積回路の更に他の変形例の構成を示すブロック図であ る。
[図 9]図 9は、図 1の半導体集積回路の更に他の変形例の構成を示すブロック図であ る。
[図 10]図 10は、図 6の半導体集積回路の変形例の構成を示すブロック図である。
[図 11]図 11は、図 6の半導体集積回路の他の変形例の構成を示すブロック図である
[図 12]図 12は、図 1の半導体集積回路の更に他の変形例の構成を示すブロック図で ある。
[図 13]図 13は、図 1の半導体集積回路の更に他の変形例の構成を示すブロック図で ある。
[図 14]図 14は、図 2の半導体集積回路の変形例の構成を示すブロック図である。
[図 15]図 15は、図 2の半導体集積回路の他の変形例の構成を示すブロック図である
[図 16]図 16は、図 2の半導体集積回路の更に他の変形例の構成を示すブロック図で ある。
符号の説明 [0026] 24, 224, 324, 72 A, · ··, 72Z, 74A, · ··, 74Z, 76A, · ··, 76Z, 78 セレクタ 32, 34, 36, 332, 432 擬似不良回路
42, 44 レジスタ
52 インバータ
54 タイミング調整回路
62 メモリセルアレイ
64 冗長メモリセルアレイ
66 ロウデ n—ダ
68 カラムデコーダ
82 ヒューズボックス
Dl, D2, D3, ES 擬似不良信号
SC, SCI, SC2, SCB, SCC, SCD, SCE セレクタ制御信号（制御信号） RA 冗長トランジスタ領域
CA 周辺領域
発明を実施するための最良の形態
[0027] 以下、本発明の実施の形態について、図面を参照しながら説明する。
[0028] 図 1は、本発明の実施形態に係る半導体集積回路の構成を示すブロック図である。
図 1の半導体集積回路は、フリップフロップ 11, 12, 13, 14と、 ANDゲート 22と、セ レクタ 24と、バッファ 26と、 ORゲート 28と、擬似不良回路 32とを備えている。図 1の 半導体集積回路は、正常な動作を行う半導体集積回路に、セレクタ 24と、擬似不良 を発生させる擬似不良回路 32とを更に備えたものである。
[0029] フリップフロップ 11〜14は、それぞれに入力された信号をクロック信号 CLKに従つ てラッチして出力する。 ANDゲート 22は、フリップフロップ 12, 13から出力された信 号の論理積をセレクタ 24の端子 aに出力する。
[0030] 擬似不良回路 32は、擬似的に生成された不良を含んだ論理回路であって、擬似 不良信号 D1をセレクタ 24の端子 bに出力している。セレクタ 24は、セレクタ制御信号 SCに従って ANDゲート 22の出力又は擬似不良信号 D1を選択して、バッファ 26に 出力する。 ORゲート 28は、フリップフロップ 11の出力とバッファ 26の出力との論理和 を求めてフリップフロップ 14に出力する。
[0031] 例えば、フリップフロップ 11〜13のいずれにもデータ" 0"が保持されているとする。
正常な動作をする ANDゲート 22は、セレクタ 24の端子 aにデータ" 0"を示す信号（ すなわち、低論理レベルの信号)を出力する。擬似不良回路 32は、 ANDゲート 22 が出力する信号とは異なる状態の信号を擬似不良信号 D1として出力する。ここでは 、擬似不良回路 32は、擬似不良信号 D1としてデータ "1 " (すなわち、高論理レベル の信号)を出力するように構成しておく。
[0032] セレクタ制御信号 SCに従ってセレクタ 24が端子 aの信号を選択し、クロック CLKの パルスが 1回入力されると、フリップフロップ 14は、正常なデータ" 0"を受け取り、信号 SOとして正常なデータ" 0"を出力する。一方、セレクタ制御信号 SCに従ってセレクタ 24が端子 bの信号を選択すると、擬似不良信号 D1がバッファ 26に出力される。クロ ック CLKのパルスが 1回入力されると、フリップフロップ 14は、データ" 1"を受け取り、 信号 SOとして不良状態であることを示すデータ" 1"を出力する。
[0033] このように、図 1の半導体集積回路によれば、セレクタ制御信号 SCによって、擬似 不良を発生させない正常な状態と擬似不良を発生させた状態とを容易に切り替える ことができる。
[0034] なお、擬似不良回路 32がデータ" 1"を出力するように構成されている場合につい て説明したが、擬似不良回路 32がデータ" 0"を出力するように構成されていてもよい し、擬似不良信号 D1がオープン状態となるように擬似不良回路 32が構成されてい てもよい。
[0035] 図 2は、本発明の実施形態に係る半導体集積回路の他の構成例を示すブロック図 である。図 2の半導体集積回路は、メモリブロック 60と、ヒューズボックス 82とを備えて いる。メモリブロック 60は、メモリセルアレイ 62と、冗長メモリセルアレイ 64と、ロウデコ ーダ 66と、カラムデコーダ 68と、セレクタ 72A, 72B, · · ·, 72Y, 72Zとを備えて!/、る
[0036] メモリセルアレイ 62は、 DRAM (dynamic random-access memory)や SRAM (static random-access memory)等の複数のメモリセルをアレイ状に配列したものである。口 ゥデコーダ 66は、入力されたロウアドレスをデコードし、メモリアレイ 62の複数のヮー ド線のうち、ロウアドレスで指定されたものを駆動する。カラムデコーダ 68は、入力さ れたカラムアドレスをデコードし、メモリアレイ 62及び冗長メモリセルアレイ 64の複数 のデータビット入出力線のうち、カラムアドレスで指定されたものとの間で信号を入出 力する。
[0037] セレクタ 72A〜72Yはそれぞれ、メモリセルアレイ 62内の各カラムに対応し、セレク タ 72Zは、冗長メモリセルアレイ 64内のカラムに対応している。セレクタ 72A〜72Zは 、対応するカラムのデータビット入出力線に出力されたデータと、メモリブロック 60に 与えられた擬似不良信号 ESとのいずれかを、セレクタ制御信号 SCBに従って選択し 、カラムデコーダ 68に出力する。擬似不良信号 ESは、セレクタ 72A〜72Zに条件に 応じて異なる値を設定できる多ビット信号である。セレクタ制御信号 SCBは、セレクタ 72A〜72Zのそれぞれを条件に応じて独立に制御できる多ビット信号である。擬似 不良信号 ESとセレクタ制御信号 SCBとは、メモリブロック 60の外部力 制御できるよ うに構成されている。
[0038] 冗長メモリセルアレイ 64は、メモリセルアレイ 62が不良を含む場合に、その不良に 関係するメモリセルと置き換えて用いるための冗長メモリセルを複数有して 、る。図 2 の半導体集積回路は、メモリセルアレイ 62が不良を含む場合であって、かつ、救済 可能であるときに、冗長メモリセルによる救済を行う。すなわち、ヒューズボックス 82を 操作することによって、不良なメモリセルや不良なデータビット入出力線に接続された メモリセルを冗長メモリセルアレイ 64の正常な冗長メモリセルに置き換える。このような セルの置き換えは、欠陥救済技術としてよく知られている技術であるので、ここでは 詳細な説明は省略する。冗長メモリセルアレイ 64は、複数のカラムを有していてもよ い。
[0039] 図 2の半導体集積回路の読み出し動作について説明する。例えば、メモリセルァレ ィ 62内のあるアドレスのメモリセルに" 1"が書き込まれている場合を考え、擬似不良 信号 ESとして" 0"を設定しておく。
[0040] セレクタ 72A〜72Zのうちデータが読み出されるべきメモリセルに対応するものが、 メモリセルアレイ 62又は冗長メモリセルアレイ 64から出力されたデータを選択するよう に、セレクタ制御信号 SCBを与えると、そのメモリセルに書き込まれている" 1"が読み 出されて、図 2の回路は正常なメモリ回路の読み出し動作と同じ動作をする。
[0041] 一方、セレクタ 72A〜72Zのうちデータが読み出されるべきメモリセルに対応するも の力 擬似不良信号 ESを選択するように、セレクタ制御信号 SCBを与えると、図 2の 回路は擬似不良信号 ESの値" 0"を出力する。この場合、書き込まれたデータとは異 なるデータが読み出されるので、図 2の回路はメモリ回路としては異常な動作をするこ とになる。すなわち、このメモリセルアレイ 62は擬似的に不良を含んでいる状態となる
[0042] このように図 2の半導体集積回路によれば、セレクタ制御信号 SCBによって、メモリ セルアレイ 62から読み出されるデータを操作することができる。メモリセルに書き込ま れているデータと、読み出されるデータとが異なるように設定すれば、あたかもメモリ セルアレイ 62がデータの読み出し時に異常動作するかのように振舞う。すなわち、メ モリセルの不良（ビット不良）や、データビット入出力線不良を擬似的に作り出すこと ができる。
[0043] なお、図 2の半導体集積回路において、冗長メモリセルアレイ 64及びヒューズボック ス 82を備えな!/、ようにしてもよ!、。
[0044] 図 3は、本発明の実施形態に係る検査プログラムの検証方法の処理の流れを示す フローチャートである。まず、検証対象である検査プログラムを作成し、更に、異常動 作させることができる半導体集積回路を入手する。ここでは、図 1又は図 2の半導体 集積回路を用いることとする。また、特に図示しないが、 CPUが以下の各ステップの 処理を行う。
[0045] ステップ S12では、半導体集積回路に擬似不良を発生させないように設定を行い、 正常な動作をさせる。例えば、図 1の半導体集積回路の場合は、セレクタ 24に端子 a の信号を選択させる。また、図 2の半導体集積回路の場合は、データ読み出し時に、 セレクタ 72A〜72Zがメモリセルアレイ 62又は冗長メモリセルアレイ 64から出力され るデータを選択するように、セレクタ制御信号 SCBを与える。
[0046] ステップ S 14では、検査プログラムを実行して、半導体集積回路の検査を行う。ステ ップ S16では、半導体集積回路が良品であるカゝ否かを判断する。半導体集積回路が 良品であると判断された場合にはステップ S20に進み、その他の場合にはステップ S 18に進む。真の不良を含んでいない場合には、半導体集積回路は良品であると判 断されるはずである。ステップ S18では、半導体集積回路は不良品であると判定し、 処理を終了する。
[0047] ステップ S20では、半導体集積回路に擬似不良を発生させるように設定を行う。例 えば、図 1の半導体集積回路の場合は、セレクタ 24に端子 bの信号を選択させる。ま た例えば、図 2の半導体集積回路の場合は、セレクタ 72A〜72Zのうちデータが読 み出されるべきメモリセルに対応するものが、擬似不良信号 ESを選択するように、セ レクタ制御信号 SCBを与える。例えば、そのメモリセルにデータ" 1"が書き込まれて いる場合には、擬似不良信号 ESとしてデータ" 0"を設定する。
[0048] 擬似的に発生させた不良の種類と、その位置とは、あら力じめわ力つている。以上 のように設定した場合には、不良の種類は、データ" 1"が書き込まれているにもかか わらずデータ" 0"が読み出されるという不良であり、その位置はそのときに指定された アドレスからわ力る。
[0049] ステップ S22では、検査プログラムを再び実行して、半導体集積回路の検査を行つ て、不良の種類とその位置とを特定する。ステップ S24では、検査プログラムによる検 查結果が正しいか否かを判断する。正しいと判断された場合にはステップ S26に進 み、正しくないと判断された場合にはステップ S28に進む。すなわち、擬似的に発生 させた不良の種類及び位置と、検査結果が示す不良の種類及び位置とを比較し、一 致して 、ると!/、う結果が得られた場合には、検査結果が正 、と判断する。
[0050] ステップ S26では、検査プログラムは合格であると判定される。検査の対象とされた 回路やメモリセルの検査については、妥当な結果が得られていて、検査プログラムに 間違いがないということがわ力る力もである。ステップ S28では、検査プログラムは不 合格であると判定される。
[0051] このように、図 3の検査プログラムの検証方法によれば、膨大なサンプルを検査し偶 発的に発生する不良を探すことなぐ容易に検査プログラムの検証をすることができ る。メモリセルアレイを有する半導体集積回路において、カラムに図 2のようなセレクタ を有していれば同様に検証することが可能であり、多数の擬似的な不良の組み合わ せも自在に実現することができる。 [0052] 半導体集積回路における冗長セルによる不良救済 (欠陥救済)の検証方法につい て説明する。図 4は、冗長セルによる不良救済の検証方法の処理の流れを示すフロ 一チャートである。ここでは、図 2の半導体集積回路を対象にして処理を行う場合に ついて説明する。
[0053] ステップ S10では、検査プログラム検証フローを実行する。このステップでは、図 3 の処理が行われ、半導体集積回路が良品であることと、検査プログラムが正しいこと とが確認されたものとする。
[0054] ステップ S42では、図 3のステップ S20と同様に、半導体集積回路に、擬似不良を 発生させるように設定を行う。ここでは、不良が救済されることを確認したいカラムに ぉ 、て、読み出されるデータが本来読み出されるべきデータとは異なるように設定を 行う。ただし、冗長メモリセルアレイには擬似不良を発生させないように、すなわち、 正常動作をするように設定しておく。ステップ S44では、検査プログラムを実行して、 半導体集積回路の検査を行う。ステップ S46では、検査結果から不良の位置を特定 する。擬似不良を発生させるように設定されたカラムが不良となっていることが確認さ れる。例えば、半導体集積回路が SRAMである場合には、不良が発生した位置を容 易に知ることができる。
[0055] ステップ S48では、不良を救済可能である力否かを判断する。救済可能である場合 には、ステップ S50に進み、救済不可能である場合には、ステップ S42に戻る。ステツ プ S50では、冗長セルによる不良救済を行う。すなわち、ヒューズボックス 82のヒユー ズを切断する等の操作することにより、擬似不良を発生するように設定されたカラムの メモリセルと、冗長メモリセルアレイ 64内のメモリセルとを置き換える。ステップ S52で は、検査プログラムを実行して、半導体集積回路に対して設定を変えずに再検査を 行う。
[0056] ステップ S54では、検査結果から、半導体集積回路が良品であるカゝ否かを判断す る。半導体集積回路が良品であると判断された場合にはステップ S56に進み、その 他の場合にはステップ S58に進む。擬似不良を発生するように設定されたカラムのメ モリセルと、冗長メモリセルアレイ 64内のメモリセルとが正しく置き換わっていれば、半 導体集積回路は良品であると判断されるはずである。 [0057] ステップ S56では、半導体集積回路は良品であると判定され、ステップ S58では、 半導体集積回路は不良品であると判定される。半導体集積回路は不良品であると判 定された場合には、冗長メモリセルアレイ 64がもともと不良を含んでいた、又は、ステ ップ S50における冗長セルによる不良救済の操作が正しく行われていな力つたと考 えられる。
[0058] このように、図 4の冗長セルによる不良救済の検証方法によれば、膨大なサンプル を検査して、偶発的に発生する冗長セルによる救済可能な不良を探すことなぐ冗長 セルによる不良救済が正常に行われて 、ることの検証を容易に行うことができる。メモ リセルアレイを有する半導体集積回路において、カラムに図 2のようなセレクタを有し ていれば同様に検証することが可能であり、多数の擬似的な不良の組み合わせに対 する救済の検証を行うこともできる。
[0059] 図 3を参照して説明した検査プログラムの検証方法、及び、図 4を参照して説明した 冗長セルによる不良救済の検証方法において、対象とする半導体集積回路は、図 1 及び図 2の半導体集積回路には限られず、以下で説明するような半導体集積回路を 用いるようにしてもよい。
[0060] また、以下で説明するような、縮退故障を擬似不良として発生させることができる半 導体集積回路を用いるようにしてもよい。この場合には、図 3のステップ S12では、半 導体集積回路に縮退故障を擬似不良として発生させないように設定を行い、ステツ プ S20では、半導体集積回路に縮退故障を擬似不良として発生させるように設定を 行う。
[0061] 図 5は、図 1の半導体集積回路の変形例の構成を示すブロック図である。図 5の半 導体集積回路は、図 1の半導体集積回路において、擬似不良回路 32を備えないよう にし、図 2の半導体集積回路の外部から擬似不良信号 ESを受け取って、セレクタ 24 の端子 bに与えるようにしたものである。
[0062] 例えば、フリップフロップ 11〜13のいずれにもデータ" 0"が保持されているとする。
セレクタ制御信号 SCに従ってセレクタ 24が端子 bの信号を選択すると、外部から与 えられた擬似不良信号 ESがバッファ 26に出力される。このとき、擬似不良信号 ESが データ" 1"であるとし、クロック CLKのパルスが 1回入力されると、フリップフロップ 14 は、データ" 1"を受け取り、信号 SOとして不良状態であることを示すデータ" 1"を出 力する。その他の点は、図 1の半導体集積回路と同様である。なお、擬似不良信号 E Sは、デーダ '0"であってもよいし、擬似不良信号 ESが入力される端子がオープン状 態となつていてもよい。
[0063] 図 6は、図 1の半導体集積回路の他の変形例の構成を示すブロック図である。図 6 の半導体集積回路は、図 1の半導体集積回路において、セレクタ 24に代えてセレク タ 224を備え、擬似不良回路 34, 36を更に備えたものである。擬似不良回路 32、 34 , 36は擬似不良信号 Dl, D2, D3をそれぞれ出力する。セレクタ 224は、セレクタ制 御信号 SCI, SC2に従って、 ANDゲート 22の出力、及び擬似不良信号 Dl, D2, D3のうちのいずれ力 1つを選択して出力する。
[0064] 例えば、フリップフロップ 11〜13のいずれにもデータ" 0"が保持されているとする。
セレクタ制御信号 SCI, SC2がいずれも" 0"である場合には、セレクタ 224は端子 a の信号を選択して出力する。クロック CLKのパルスが 1回入力されると、フリップフロッ プ 14は、正常なデータ" 0"を受け取り、信号 SOとして正常なデータ" 0"を出力する。
[0065] セレクタ制御信号 SCI, SC2がそれぞれ" 0", "1"である場合には、セレクタ 224は 擬似不良信号 D1を選択して出力する。セレクタ制御信号 SCI, SC2がそれぞれ" 1" , "0"である場合には、セレクタ 224は擬似不良信号 D2を選択して出力する。セレク タ制御信号 SCI, SC2がいずれも" 1"である場合には、セレクタ 224は擬似不良信 号 D3を選択して出力する。クロック CLKのパルスが 1回入力されると、フリップフロッ プ 14は、セレクタ 224の出力を受け取り、信号 SOとして外部に出力する。擬似不良 信号 Dl, D2, D3は、例えば、データ" 1",データ" 0",オープン状態等を示すもの である。
[0066] 図 1の半導体集積回路には、ある 1つの固定の不良状態を作り込むことしかできな いので、予め回路内に作り込まれた不良状態が正常な動作時と同じ状態であれば、 外部出力端子で不良状態を観測することができない。一方、図 6の半導体集積回路 によれば、擬似不良を発生させる回路を複数有するので、容易に複数の擬似不良を 発生させ、そのうちの 1つをセレクタ制御信号 SCI, SC2に応じて選択することができ る。なお、擬似不良を発生させる回路の数は 4以上であってもよい。 [0067] 図 7は、図 1の半導体集積回路の更に他の変形例の構成を示すブロック図である。 図 7の半導体集積回路は、図 1の半導体集積回路において、セレクタ 24及び擬似不 良回路 32に代えて、セレクタ 324及び擬似不良回路 332のそれぞれを冗長トランジ スタ領域 RAに備えている。冗長トランジスタ領域 RAは、半導体集積回路の回路修 正等に用いるために半導体集積回路内に予め挿入されている冗長トランジスタを有 する領域である。セレクタ 324及び擬似不良回路 332は、冗長トランジスタ領域 RA 内のトランジスタを用いて構成されている点の他は図 1のセレクタ 24及び擬似不良回 路 32と同様であるので、これらについての説明は省略する。
[0068] 図 7の半導体集積回路によると、セレクタ 324及び擬似不良回路 332を備えるよう にしても、冗長トランジスタ領域 RA内のトランジスタを用いるので回路面積が増大せ ず、コストを抑えることができる。
[0069] 図 8は、図 1の半導体集積回路の更に他の変形例の構成を示すブロック図である。
図 8の半導体集積回路は、図 1の半導体集積回路において、擬似不良回路 32に代 えて擬似不良回路 432を周辺領域 CAに備えている。周辺領域 CAは、ウェハ上であ つて、半導体集積回路のチップ 100の周囲の領域 (例えば、スクライブレーン)である 。擬似不良回路 432は、周辺領域 CAに構成されている点の他は図 1の擬似不良回 路 32と同様であるので、これについての説明は省略する。
[0070] 図 8の半導体集積回路によると、擬似不良回路 332を備えるようにしても、周辺領 域 CAに構成されて 、るので回路面積が増大せず、コストを抑えることができる。
[0071] 図 9は、図 1の半導体集積回路の更に他の変形例の構成を示すブロック図である。
図 9の半導体集積回路は、図 1の半導体集積回路において、擬似不良回路 32に代 えてレジスタ 42を備えている。レジスタ 42は、保持しているデータを擬似不良信号 D 1としてセレクタ 24に出力する。
[0072] セレクタ制御信号 SCに従ってセレクタ 24が端子 bの信号を選択すると、レジスタ 42 が保持しているデータが擬似不良信号 D1としてバッファ 26に出力される。このとき、 レジスタ 42がデータ" 1"を保持しているとし、クロック CLKのパルスが 1回入力される と、フリップフロップ 14は、データ" 1"を受け取り、信号 SOとして不良状態であること を示すデータ" 1"を出力する。 [0073] また、レジスタ 42にデータ" 0"を保持させておけば、レジスタ 42は、データ" 0"を擬 似不良信号 D1としてバッファ 26に出力することができる。その他の点は、図 1の半導 体集積回路と同様である。
[0074] このように、図 9の半導体集積回路によると、レジスタ 42に設定する値を変えて、擬 似不良信号 D1の値を簡単に変更することができる。
[0075] 図 10は、図 6の半導体集積回路の変形例の構成を示すブロック図である。図 10の 半導体集積回路は、図 6の半導体集積回路において、擬似不良回路 32, 34に代え てレジスタ 42, 44をそれぞれ備え、擬似不良回路 36を備えないようにしたものである 。レジスタ 42, 44は、それぞれが保持しているデータを擬似不良信号 Dl, D2として セレクタ 224に出力する。レジスタ 42, 44は、例えばデータ" 1",データ" 0"をそれぞ れ保持する。
[0076] セレクタ制御信号 SCI, SC2がそれぞれ" 0", "1"である場合には、セレクタ 224は 擬似不良信号 D1を選択して出力する。セレクタ制御信号 SCI, SC2がそれぞれ" 1" , "0"である場合には、セレクタ 224は擬似不良信号 D2を選択して出力する。セレク タ制御信号 SCI, SC2がいずれも" 1"である場合には、セレクタ 224は端子 d (ォー プン状態）を選択する。クロック CLKのパルスが 1回入力されると、フリップフロップ 14 は、セレクタ 224の出力を受け取り、信号 SOとして外部に出力する。その他の点は、 図 6の半導体集積回路と同様である。
[0077] 図 10の半導体集積回路によると、容易に複数の擬似不良を発生させ、そのうちの 1 つをセレクタ制御信号 SCI, SC2に応じて選択することができる。
[0078] 図 11は、図 6の半導体集積回路の他の変形例の構成を示すブロック図である。図 1 1の半導体集積回路は、図 6の半導体集積回路において、擬似不良回路 32, 34, 3 6を備えないようにし、セレクタ 224の端子 bを電源に接続し、端子 cを接地したもので ある。
[0079] セレクタ制御信号 SCI, SC2がそれぞれ" 0", "1"である場合には、セレクタ 224は 端子 bに入力された擬似不良信号 D1 (すなわち、データ" 1")を選択して出力する。 セレクタ制御信号 SCI, SC2がそれぞれ" 1", "0"である場合には、セレクタ 224は 端子 cに入力された擬似不良信号 D2 (すなわち、データ" 0")を選択して出力する。 セレクタ制御信号 SCI, SC2がいずれも" 1"である場合には、セレクタ 224は端子 d ( オープン状態）を選択する。クロック CLKのパルスが 1回入力されると、フリップフロッ プ 14は、セレクタ 224の出力を受け取り、信号 SOとして外部に出力する。その他の 点は、図 6の半導体集積回路と同様である。
[0080] このように、図 11の半導体集積回路によると、容易に 1縮退故障及び 0縮退故障を 擬似不良として発生させることができる。なお、セレクタ 224の端子 bの電源への接続 、又は端子 cの接地の 、ずれかのみを行うようにしてもょ 、。
[0081] 図 12は、図 1の半導体集積回路の更に他の変形例の構成を示すブロック図である 。図 12の半導体集積回路は、図 1の半導体集積回路において、擬似不良回路 32に 代えてインバータ 52を備えている。インバータ 52は、 ANDゲート 22の出力の論理レ ベルを反転して、セレクタ 24の端子 bに出力する。セレクタ制御信号 SCに従ってセレ クタ 24が端子 bの信号を選択すると、インバータ 52の出力がバッファ 26に出力される 。その他の点は、図 1の半導体集積回路と同様である。
[0082] 図 12の半導体集積回路によると、インバータ 52の出力は ANDゲート 22の出力と は常に異なるので、正常な論理状態に対して論理レベルが反転した故障状態を擬 似不良として発生させることができる。
[0083] 図 13は、図 1の半導体集積回路の更に他の変形例の構成を示すブロック図である 。図 13の半導体集積回路は、図 1の半導体集積回路において、擬似不良回路 32に 代えてタイミング調整回路 54を備えている。タイミング調整回路 54は、 ANDゲート 2 2の出力を、そのタイミングを調整して、セレクタ 24の端子 bに出力する。セレクタ制御 信号 SCに従ってセレクタ 24が端子 bの信号を選択すると、タイミング調整回路 54の 出力がノ ッファ 26に出力される。その他の点は、図 1の半導体集積回路と同様であ る。
[0084] 例えば、タイミング調整回路 54は、入力された信号に遅延を与えるものであるとす る。フリップフロップ 14に、正常な場合にラッチされるべきデータが到達する前にクロ ック信号 CLKのエッジが入力される場合には、セレクタ 24が端子 bの信号を選択する ことにより、タイミング違反 (セットアップエラー）が発生する。
[0085] また例えば、タイミング調整回路 54の駆動能力が十分に大きいとし、セレクタ 24の 端子 bには端子 aよりも早く信号レベルの変化が到達するとする。フリップフロップ 14 に、正常な場合にラッチされるべきデータが次のデータに変化した後にクロック信号 CLKのエッジが入力される場合には、セレクタ 24が端子 bの信号を選択することによ り、タイミング違反 (ホールドエラー）が発生する。
[0086] このように、図 13の半導体集積回路によると、タイミング調整回路 54によって、タイミ ング違反故障を擬似不良として発生させることができる。
[0087] 図 14は、図 2の半導体集積回路の変形例の構成を示すブロック図である。図 14の 半導体集積回路は、メモリブロック 260と、ヒューズボックス 82とを備えている。メモリ ブロック 260は、図 2のメモリブロック 60にお!/、て、セレクタ 72A, 72B, · ··, 72Y, 72 Zに代えてセレクタ 74A, 74B, · ··, 74Y, 74Zをそれぞれ備えている。
[0088] セレクタ 74A〜74Yはそれぞれ、メモリセルアレイ 62内の各カラムに対応し、セレク タ 74Zは、冗長メモリセルアレイ 64内のカラムに対応している。セレクタ 74A〜74Zは 、カラムデコーダ 68から出力されたデータと、メモリブロック 260に与えられた擬似不 良信号 ESとのいずれかを、セレクタ制御信号 SCCに従って選択し、対応するカラム のデータビット入出力線に出力する。擬似不良信号 ESは、セレクタ 74A〜74Zに条 件に応じて異なる値を設定できる多ビット信号である。セレクタ制御信号 SCCは、セ レクタ 74A〜74Zのそれぞれを条件に応じて独立に制御できる多ビット信号である。 擬似不良信号 ESとセレクタ制御信号 SCCとは、メモリブロック 260の外部から制御で きるように構成されている。
[0089] 図 14の半導体集積回路の書き込み動作について説明する。例えば、あるアドレス のメモリセルに" 1"を書き込むべき場合を考え、擬似不良信号 ESとして" 0"を設定し ておく。
[0090] セレクタ 74A〜74Zのうちデータが書き込まれるべきメモリセルに対応するものが、 カラムデコーダ 68から出力されたデータを選択するように、セレクタ制御信号 SCCを 与えると、そのメモリセルには" 1"が書き込まれて、図 14の回路は正常なメモリ回路の 書き込み動作と同じ動作をする。
[0091] 一方、セレクタ 74A〜74Zのうちデータが書き込まれるべきメモリセルに対応するも の力 擬似不良信号 ESを選択するように、セレクタ制御信号 SCCを与えると、そのメ モリセルには擬似不良信号 ESの値" 0"が書き込まれる。この場合、本来書き込まれ るべきデータとは異なるデータが書き込まれるので、図 14の回路はメモリ回路として は異常な動作をすることになる。すなわち、このメモリセルアレイ 62は擬似的に不良 を含んでいる状態となる。
[0092] このように図 14の半導体集積回路によれば、セレクタ制御信号 SCCによって、メモ リセルアレイ 62に書き込まれるデータを操作することができる。メモリセルに本来書き 込まれるべきデータと、実際に書き込まれるデータとが異なるように設定すれば、あた 力もメモリセルアレイ 62がデータの書き込み時に異常動作するかのように振舞う。す なわち、メモリセルの不良（ビット不良）や、データビット入出力線不良を擬似的に作り 出すことができる。
[0093] 図 3を参照して説明した検査プログラムの検証方法において、図 14の半導体集積 回路を用いる場合には、次のようにする。すなわち、ステップ S12では、データ書き込 み時に、セレクタ 74A〜74Zがカラムデコーダ 68から出力されたデータを選択するよ うに、セレクタ制御信号 SCCを与える。
[0094] ステップ S20では、セレクタ 74A〜74Zのうちデータが書き込まれるべきメモリセル に対応するものが、擬似不良信号 ESを選択するように、セレクタ制御信号 SCCを与 える。例えば、データ" 1"が書き込まれるべきである場合には、擬似不良信号 ESとし てデータ" 0"を設定する。この場合、不良の種類は、データ" 1"を書き込もうとしてい るにもかかわらずデータ" 0"が書き込まれるという不良であり、その位置はそのときに 指定されたアドレスからわかる。その他のステップの処理は、図 3と同様である。
[0095] 図 4を参照して説明した冗長セルによる不良救済の検証方法において、図 14の半 導体集積回路を用いる場合には、次のようにする。すなわち、ステップ S42では、図 3 のステップ S20と同様に、不良が救済されることを確認したいカラムにおいて、書き込 まれるデータが本来書き込まれるべきデータとは異なるように設定を行う。その他のス テツプの処理は、図 4と同様である。
[0096] なお、図 14の半導体集積回路において、冗長メモリセルアレイ 64及びヒューズボッ タス 82を備えないようにしてもよい。この場合も、いま説明したように、図 3の検査プロ グラムの検証方法とほぼ同様の処理を行う。 [0097] 図 15は、図 2の半導体集積回路の他の変形例の構成を示すブロック図である。図 1 5の半導体集積回路は、メモリブロック 360と、ヒューズボックス 82とを備えている。メ モリブロック 360ίま、図 2のメモリブロック 60【こお!ヽて、セレクタ 72Α, 72Β, · ··, 72Υ, 72Ζを備えないようにし、セレクタ 76Α, 76Β, · ··, 76Ζを備えるようにしたものである
[0098] セレクタ 76Α〜76Ζはそれぞれ、メモリセルアレイ 62内の各ロウに対応している。セ レクタ 76Α〜76Ζは、ロウデコーダ 66から出力されたデータと、メモリブロック 360に 与えられた擬似不良信号 ESとのいずれかを、セレクタ制御信号 SCDに従って選択 し、対応するロウのワード線に出力する。擬似不良信号 ESは、セレクタ 76Α〜76Ζに 条件に応じて異なる値を設定できる多ビット信号である。セレクタ制御信号 SCDは、 セレクタ 76Α〜76Ζのそれぞれを条件に応じて独立に制御できる多ビット信号である 。擬似不良信号 ESとセレクタ制御信号 SCDとは、メモリブロック 360の外部力も制御 できるように構成されている。
[0099] 図 15の半導体集積回路の動作について説明する。例えば、あるロウのワード線を 活性ィ匕すべき場合を考え、ロウデコーダ 66からの出力のうちそのロウに対応するもの 力 1"であるとし、擬似不良信号 ESとして" 0"を設定しておく。
[0100] セレクタ 76Α〜76Ζのうち活性化されるべきロウに対応するもの力 ロウデコーダ 66 力 出力されたデータを選択するように、セレクタ制御信号 SCDを与えると、入力さ れたアドレスのメモリセルが正常に参照され、図 15の回路は正常なメモリ回路と同じ 動作をする。
[0101] 一方、セレクタ 76Α〜76Ζのうち活性ィ匕されるべきロウに対応するもの力 擬似不 良信号 ESを選択するように、セレクタ制御信号 SCDを与えると、入力されたアドレス のメモリセルが正常に参照されな 、ので、図 15の回路はメモリ回路としては異常な動 作をする。すなわち、このメモリセルアレイ 62は擬似的に不良を含んでいる状態とな る。
[0102] このように図 15の半導体集積回路によれば、セレクタ制御信号 SCDによって、メモ リセルアレイ 62に与えるアドレスを操作することができる。ワード線に本来与えられる べきデータと、実際に与えられるデータとが異なるように設定すれば、あたかも図 15 の半導体集積回路がアドレスの選択に関して異常動作するかのように振舞う。すなわ ち、ロウデコーダ 66の不良や、ワード線不良を擬似的に作り出すことができる。
[0103] なお、図 15の半導体集積回路において、冗長メモリセルアレイ 64及びヒューズボッ タス 82を備えな!/、ようにしてもよ!/、。
[0104] 図 16は、図 2の半導体集積回路の更に他の変形例の構成を示すブロック図である 。図 16の半導体集積回路は、メモリブロック 460, 560と、セレクタ 78とを備えている 。メモリブロック 460, 560は、メモリブロック 60において、セレクタ 72A〜72Zを備え ないようにし、メモリセルアレイ 62の各データビット入出力線がカラムデコーダ 68に接 続されるようにしたものである。
[0105] セレクタ 78は、メモリブロック 460の出力 MD1、メモリブロック 560の出力 MD2、及 び外部から入力された擬似不良信号 ESのうちの 1つを、セレクタ制御信号 SCEに従 つて選択して出力する。擬似不良信号 ESとセレクタ制御信号 SCEとは、図 16の半 導体集積回路の外部力も制御できるように構成されている。また、擬似不良信号 ES 及びセレクタ制御信号 SCEは、セレクタ 78を条件に応じて制御できる多ビット信号で ある。なお、図 16の半導体集積回路は、セレクタ 78を複数個備えていてもよい。
[0106] 図 16の半導体集積回路の動作について説明する。例えば、メモリブロック 460の出 力力 1"である場合を考え、擬似不良信号 ESとして" 0"を設定しておく。
[0107] セレクタ 78がメモリブロック 460又は 560の出力 MD1又は MD2を選択するように、 セレクタ制御信号 SCEを与えると、図 16の回路は正常なメモリ回路と同じ動作をする
[0108] 一方、セレクタ 78が擬似不良信号 ESを選択するように、セレクタ制御信号 SCEを 与えると、図 16の回路はメモリ回路としては異常な動作をする。すなわち、図 16の回 路は擬似的に不良を含んでいる状態となる。
[0109] このように図 16の半導体集積回路によれば、セレクタ制御信号 SCEによって、出力 されるデータを操作することができる。メモリブロック 460, 560が出力するデータと、 擬似不良信号 ESとが異なるように設定すれば、あた力も図 16の半導体集積回路が 異常動作するかのように振舞う。すなわち、不良を擬似的に作り出すことができる。ま た、複数のメモリブロックの各々に対して 1つずつセレクタを備えるのではなぐ 1つの セレクタを複数のメモリブロックで共用するので、図 2の半導体集積回路に比べて回 路面積を抑えることができる。
[0110] また、データ書き込み用のセレクタや、アドレス制御用のセレクタを、図 16のように 複数のメモリブロック毎に備えるようにしてもよい。すなわち、セレクタ制御信号に従つ て、データ書き込み時に、入力されたデータ信号と擬似不良信号 ESとのうちの 1つを 選択し、選択された信号を複数のメモリブロックのうちの 1つに出力するセレクタを備 えるようにしてもよいし、セレクタ制御信号に従って、入力されたアドレス信号と擬似不 良信号 ESとのうちの 1つを選択し、選択された信号を複数のメモリブロックのうちの 1 つに出力するセレクタを備えるようにしてもよい。
[0111] なお、図 3を参照して説明した検査プログラムの検証方法、及び図 4を参照して説 明した冗長セルによる不良救済の検証方法において、図 15又は図 16の半導体集積 回路を用いるようにしてもよい。
産業上の利用可能性
[0112] 以上説明したように、本発明は、半導体集積回路、検査プログラムの検証方法、及 び冗長メモリセルによる救済結果の検証方法等について有用である。

Claims

請求の範囲
[1] 論理回路と、
前記論理回路が正常な場合に出力する信号とは異なる状態の信号である擬似不 良信号と前記論理回路が出力する信号とのうちのいずれ力 1つを制御信号に従って 選択するセレクタとを備える
半導体集積回路。
[2] 請求項 1に記載の半導体集積回路において、
前記擬似不良信号を出力する擬似不良回路を更に備える
ことを特徴とする半導体集積回路。
[3] 請求項 2に記載の半導体集積回路において、
前記擬似不良回路を複数個備え、
前記複数の擬似不良回路は、
互いに異なる状態の信号を前記擬似不良信号として出力するものであり、 前記セレクタは、
前記複数の擬似不良回路の出力と前記論理回路の出力とのうちのいずれか 1つを 選択するものである
ことを特徴とする半導体集積回路。
[4] 請求項 2に記載の半導体集積回路において、
前記擬似不良回路は、
冗長トランジスタ領域のトランジスタ、又はチップ切り離し後に当該半導体集積回路 外になる周辺領域のトランジスタによって構成されている
ことを特徴とする半導体集積回路。
[5] 請求項 1に記載の半導体集積回路において、
前記擬似不良信号が当該半導体集積回路の外部力 与えられている ことを特徴とする半導体集積回路。
[6] 請求項 1に記載の半導体集積回路において、
前記セレクタは、
通常は使用されない冗長トランジスタ領域のトランジスタによって構成されている ことを特徴とする半導体集積回路。
[7] 請求項 1に記載の半導体集積回路において、
所定の値を格納し、前記擬似不良信号として出力するレジスタを更に備える ことを特徴とする半導体集積回路。
[8] 請求項 7に記載の半導体集積回路において、
前記レジスタを複数個備え、
前記複数のレジスタは、
互いに異なる値を格納するものであり、
前記セレクタは、
前記複数のレジスタの出力と前記論理回路の出力とのうちのいずれか 1つを選択 するものである
ことを特徴とする半導体集積回路。
[9] 請求項 1に記載の半導体集積回路において、
前記擬似不良信号として、電源電圧及び接地電圧のうちの少なくとも一方が与えら れている
ことを特徴とする半導体集積回路。
[10] 請求項 1に記載の半導体集積回路において、
前記論理回路が出力する信号の論理レベルを反転させて前記擬似不良信号とし て出力するインバータを更に備える
ことを特徴とする半導体集積回路。
[11] 請求項 1に記載の半導体集積回路において、
前記論理回路が出力する信号とは異なるタイミングで前記セレクタに到達するよう に、前記論理回路が出力する信号を前記擬似不良信号として出力するタイミング調 整回路を更に備える
ことを特徴とする半導体集積回路。
[12] 複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイの複数のワード線のうち、ロウアドレスで指定されたものを駆動 するロウデコーダと、 前記メモリセルアレイの複数のデータビット入出力線のうち、カラムアドレスで指定さ れたものとの間で信号を入出力するカラムデコーダと、
前記複数のデータビット入出力線のそれぞれに対応する複数のセレクタとを備え、 前記複数のセレクタは、それぞれ、セレクタ制御信号に従って、
データ読み出し時に、前記複数のデータビット入出力線のうちの対応するものの信 号と入力された擬似不良信号とのうちのいずれか 1つを選択して、選択された信号を 前記カラムデコーダに出力する、又は、データ書き込み時に、前記カラムデコーダか ら受け取った信号と前記擬似不良信号とのうちのいずれ力 1つを選択して、選択され た信号を前記複数のデータビット入出力線のうちの対応するものに出力するものであ る
半導体集積回路。
[13] 請求項 12に記載の半導体集積回路において、
複数の冗長メモリセルを有する冗長メモリセルアレイと、
前記メモリセルを前記冗長メモリセルで置き換えて動作させるためのヒューズボック スと、
前記冗長メモリセルアレイのデータビット入出力線に対応したセレクタとを更に備え 前記カラムデコーダは、
前記冗長メモリセルアレイのデータビット入出力線との間でも信号を入出力するもの であり、
前記冗長メモリセルアレイのデータビット入出力線に対応したセレクタは、 セレクタ制御信号に従って、データ読み出し時に、前記冗長メモリセルアレイのデ ータビット入出力線の信号と前記擬似不良信号とのうちのいずれか 1つを選択して前 記カラムデコーダに出力する、又は、データ書き込み時に、前記カラムデコーダから 受け取った信号と前記擬似不良信号とのうちのいずれか 1つを選択して前記冗長メ モリセルアレイのデータビット入出力線に出力するものである
ことを特徴とする半導体集積回路。
[14] 複数のメモリセルを有するメモリセルアレイと、 前記メモリセルアレイの複数のワード線のうち、ロウアドレスで指定されたものを駆動 するロウデコーダと、
前記メモリセルアレイの複数のデータビット入出力線のうち、カラムアドレスで指定さ れたものとの間で信号を入出力するカラムデコーダと、
前記複数のワード線のそれぞれに対応する複数のセレクタとを備え、
前記複数のセレクタは、それぞれ、セレクタ制御信号に従って、前記ロウデコーダか ら受け取った信号と入力された擬似不良信号とのうちのいずれか 1つを選択して、選 択された信号を前記複数のワード線のうちの対応するものに出力するものである 半導体集積回路。
[15] 複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイの複数のワード 線のうち、ロウアドレスで指定されたものを駆動するロウデコーダと、前記メモリセルァ レイの複数のデータビット入出力線のうち、カラムアドレスで指定されたものとの間で 信号を入出力するカラムデコーダとをそれぞれ備える第 1及び第 2のメモリブロックと、 セレクタ制御信号に従って、前記第 1及び第 2のメモリブロックから出力された信号 、並びに入力された擬似不良信号のうちのいずれか 1つを選択して出力するセレクタ とを備える
半導体集積回路。
[16] 擬似不良信号を制御信号に従って選択するセレクタを有する半導体集積回路に、 前記擬似不良信号を選択しな 、ように設定する工程と、
検査プログラムを実行して前記半導体集積回路に検査を行う第 1の検査工程と、 前記第 1の検査工程における検査結果から、前記半導体集積回路が良品であるか 否かを判断する工程と、
前記半導体集積回路が良品であると判定された場合に、前記半導体集積回路に 前記擬似不良信号を選択するように設定する工程と、
前記検査プログラムを実行して、前記擬似不良信号を選択するように設定された前 記半導体集積回路に検査を行う第 2の検査工程と、
前記第 2の検査工程における検査結果が正しいか否かを判断する工程とを備え、 前記第 2の検査工程における検査結果が正しいと判断された場合には前記検査プ ログラムが合格であると判定し、前記第 2の検査工程における検査結果が正しくない と判断された場合には前記検査プログラムが不合格であると判定する
検査プログラムの検証方法。
複数のメモリセルを有するメモリセルアレイと、
複数の冗長メモリセルを有する冗長メモリセルアレイと、
前記メモリセルアレイの複数のワード線のうち、ロウアドレスで指定されたものを駆動 するロウデコーダと、
前記メモリセルアレイ及び前記冗長メモリセルアレイの複数のデータビット入出力線 のうち、カラムアドレスで指定されたものとの間で信号を入出力するカラムデコーダと 前記メモリセルを前記冗長メモリセルで置き換えて動作させるためのヒューズボック スと、
前記複数のデータビット入出力線のそれぞれに対応し、それぞれが、セレクタ制御 信号に従って、データ読み出し時に、前記複数のデータビット入出力線のうちの対応 するものの信号と入力された擬似不良信号とのうちのいずれか 1つを選択して、選択 された信号を前記カラムデコーダに出力、又は、データ書き込み時に、前記カラムデ コーダ力 受け取った信号と前記擬似不良信号とのうちのいずれか 1つを選択して、 選択された信号を前記複数のデータビット入出力線のうちの対応するものに出力す る複数のセレクタとを備える半導体集積回路
に対して、前記複数のセレクタのいずれかが前記擬似不良信号を選択するように設 定する工程と、
検査プログラムを実行して前記半導体集積回路に検査を行う第 1の検査工程と、 前記第 1の検査工程における検査結果から、検出された不良に係るメモリセルを救 済することが可能であるか否かを判断する工程と、
救済することが可能であると判断された場合に、前記ヒューズボックスを操作するこ とによって、前記検出された不良に係るメモリセルを前記複数の冗長メモリセルで置 き換える救済工程と、
前記救済工程後に、前記検査プログラムを実行して前記半導体集積回路に再検 查を行う第 2の検査工程と、
前記第 2の検査工程における検査結果から、前記半導体集積回路が良品であるか 否かを判断する工程とを備え、
前記第 2の検査工程における検査結果から、前記半導体集積回路が良品であると 判断された場合には前記救済工程が正しく行われたと判定し、
前記半導体集積回路が良品ではないと判断された場合には前記救済工程が正しく 行われなかったと判定する
冗長メモリセルによる救済結果の検証方法。
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JP2005078431A (ja) * 2003-09-01 2005-03-24 Toshiba Corp 半導体装置

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