WO2007083530A1 - 光記録媒体の再生装置およびその再生方法 - Google Patents

光記録媒体の再生装置およびその再生方法 Download PDF

Info

Publication number
WO2007083530A1
WO2007083530A1 PCT/JP2007/050035 JP2007050035W WO2007083530A1 WO 2007083530 A1 WO2007083530 A1 WO 2007083530A1 JP 2007050035 W JP2007050035 W JP 2007050035W WO 2007083530 A1 WO2007083530 A1 WO 2007083530A1
Authority
WO
WIPO (PCT)
Prior art keywords
count value
value
unit
code
address
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2007/050035
Other languages
English (en)
French (fr)
Inventor
Yoshimi Tomita
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Pioneer Corp
Original Assignee
Pioneer Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Pioneer Corp filed Critical Pioneer Corp
Publication of WO2007083530A1 publication Critical patent/WO2007083530A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/12—Formatting, e.g. arrangement of data block or words on the record carriers
    • G11B20/1217—Formatting, e.g. arrangement of data block or words on the record carriers on discs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/14—Digital recording or reproducing using self-clocking codes
    • G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/12—Formatting, e.g. arrangement of data block or words on the record carriers
    • G11B2020/1264—Formatting, e.g. arrangement of data block or words on the record carriers wherein the formatting concerns a specific kind of data
    • G11B2020/1265—Control data, system data or management information, i.e. data used to access or process user data
    • G11B2020/1277—Control data, system data or management information, i.e. data used to access or process user data for managing gaps between two recordings, e.g. control data in linking areas, run-in or run-out fields, guard or buffer zones
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/12—Formatting, e.g. arrangement of data block or words on the record carriers
    • G11B2020/1264—Formatting, e.g. arrangement of data block or words on the record carriers wherein the formatting concerns a specific kind of data
    • G11B2020/1265—Control data, system data or management information, i.e. data used to access or process user data
    • G11B2020/1287—Synchronisation pattern, e.g. VCO fields

Definitions

  • the present invention relates to a technique for reproducing optical recording medium force information such as an optical disc, and more particularly to a technique for detecting a linking area recorded on an optical recording medium.
  • Each ECC block is divided into a plurality of sectors, and each sector is composed of a plurality of sync frames to which a synchronization code having a predetermined bit pattern, that is, a sync pattern is added at the head of each sector. Further, it is possible to detect a sync code sync pattern and specify a sync frame including address information of each sector based on the sync pattern.
  • the sync pattern detection method is disclosed in, for example, Patent Document 1 (Japanese Patent Laid-Open No. 2004-335045) and Patent Document 2 (Japanese Patent Laid-Open No. 2005-100646).
  • a linking area indicating a link (link) between code blocks can be recorded in an information recording area of the optical disk.
  • the data format of write-once optical discs (optical discs on which data can be written) and rewritable optical discs (optical discs on which data can be rewritten) there is a gap between the recorded code blocks on the optical disc and the added code blocks.
  • Linking area can be provided
  • Patent Document 2 discloses a data structure in which a linking area is provided at the boundary between adjacent ECC blocks.
  • the waveform of the reproduction signal is distorted due to a defect in the recording area of the optical recording medium, dust adhering to the surface of the medium, or noise mixed in the read signal, and shows a linking area. Detection of a specific bit pattern may fail. In particular, it is possible to improve the recording density of the optical recording medium by shortening the wavelength of the light beam and increasing the resolution of the objective lens.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2004-335045
  • Patent Document 2 JP 2005-100646
  • one of the objects of the present invention is to provide an optical recording medium reproducing apparatus and its reproducing method capable of detecting a linking area with high reliability.
  • a reproduction device includes a plurality of code blocks arranged continuously and a plurality of linking regions arranged periodically, and each of the code blocks includes the linking region. And each of the sectors includes a plurality of sync frames, each of the linking areas includes at least one sync frame, and a sync frame included in the sectors and the linking areas.
  • An optical recording medium force information each comprising a synchronization code and a data portion, wherein the sync frame force is detected by the synchronization detection unit for detecting the synchronization code and providing a detection signal;
  • a first counter unit that counts the synchronization code included in each of the code blocks and gives a first numerical value, and the first counter unit includes: Serial first count value use the V, Te and detects the linking area.
  • a reproduction method includes a plurality of code blocks arranged continuously and a plurality of linking regions arranged periodically, and each of the code blocks includes the linking region. And each of the sectors includes a plurality of sync frames, each of the linking areas includes at least one sync frame, and a sync frame included in the sectors and the linking areas.
  • An optical recording medium force each comprising a synchronization code and a data portion is also a method for reproducing information, and (a) Sync frame force detecting the synchronization code and providing a detection signal; (b) counting the synchronization code included in each of the code blocks according to the detection signal and providing a first numerical value; and c) detecting the linking region using the first count value.
  • FIG. 1 is a block diagram schematically showing a configuration of a recording / reproducing apparatus according to an embodiment of the present invention.
  • FIG. 2 is a diagram schematically showing an example of a data format of a signal recorded in an information recording area of an optical recording medium.
  • FIG. 3 is a functional block diagram schematically showing a configuration of an address acquisition unit according to the first embodiment of the present invention.
  • FIG. 4 is a functional block diagram schematically showing a configuration of a synchronization detection unit.
  • FIG. 5 is a timing chart for explaining the operation of the synchronization detection unit.
  • FIG. 6 is a flowchart schematically showing a procedure of address detection processing by the address acquisition unit according to the first embodiment.
  • FIG. 7 is a flowchart schematically showing a procedure of address detection processing by the address acquisition unit according to the first embodiment.
  • FIG. 8 is a timing chart showing the correspondence between the frame number and the second count value when the linking area signal is not used.
  • FIG. 9 is a timing chart showing a correspondence relationship between a frame number and a second count value when a linking area signal is used.
  • FIG. 10 is a functional block diagram schematically showing a configuration of an address acquisition unit according to the second embodiment of the present invention.
  • FIG. 11 is a functional block diagram schematically showing a configuration of an address acquisition unit according to the third embodiment of the present invention.
  • FIG. 12 is a flowchart schematically showing a procedure of address detection processing by an address acquisition unit according to the third embodiment.
  • FIG. 13 is a flowchart showing an address detection process performed by the address acquisition unit according to the third embodiment. It is a flowchart shown schematically.
  • FIG. 14 is a functional block diagram schematically showing a configuration of an address acquisition unit according to the fourth example of the present invention.
  • FIG. 15 is a functional block diagram schematically showing a configuration of an address acquisition unit according to the fifth example of the present invention.
  • FIG. 16 is a timing chart for explaining the operation of the synchronization detecting unit according to the first embodiment.
  • FIG. 17 is a timing chart for explaining the operation of the synchronization detector according to the fifth embodiment.
  • FIG. 18 is a timing chart for explaining an example of the operation of the address acquisition unit according to the fifth embodiment.
  • FIG. 19 is a timing chart for explaining another example of the operation of the address acquisition unit according to the fifth embodiment.
  • FIG. 20 is a functional block diagram schematically showing a configuration of a Dinterleaver according to a sixth example of the present invention.
  • FIG. 21 is a diagram for explaining Dinter Leave executed by the memory control unit according to the sixth embodiment.
  • FIG. 22 is a functional block diagram schematically showing a configuration of a dintarever according to a seventh embodiment of the present invention.
  • FIG. 23 is a diagram for explaining Dinter Leave executed by the memory control unit according to the seventh embodiment.
  • FIG. 1 is a block diagram schematically showing the configuration of a recording / reproducing apparatus 1 according to an embodiment of the present invention.
  • the recording / playback device 1 includes an optical pickup (PU) 10, a controller 11, a first buffer memory 12, an interleaver 13, a modulation circuit 14, a preamplifier 20, an equalizer (EQ) 21, a PLL circuit 22, an address acquisition unit 23 ( 23A to 23E), a demodulation circuit 24, a Dinterleaver 25, a second buffer memory 26, a servo control unit 30, a spindle servo control unit 31, and a spindle motor 32.
  • PU optical pickup
  • controller 11 includes an optical pickup (PU) 10, a controller 11, a first buffer memory 12, an interleaver 13, a modulation circuit 14, a preamplifier 20, an equalizer (EQ) 21, a PLL circuit 22, an address acquisition unit 23 ( 23A to 23E), a demodulation circuit 24, a Dinterleaver 25, a second buffer memory 26, a servo control unit 30,
  • the recording / reproducing apparatus 1 reproduces information from an optical recording medium 2 such as a CD (Compact Disc), a DVD (Digital Versatile Disc), a BD (Blu-ray Disc), or an AOD (Advanced Optical Disc), or the optical recording medium.
  • Information can be recorded on the recording medium 2.
  • the optical pickup 10 includes a laser light source (not shown), a light source driving circuit for driving the laser light source, an optical system, an objective lens, an actuator for adjusting the position of the objective lens, a photodetector, and the like.
  • the light beam emitted from the laser light source enters the objective lens through the optical system, and is condensed on the signal recording surface of the optical recording medium 2 by the objective lens.
  • the return light reflected by the signal recording surface of the optical recording medium 2 is guided to the photodetector by the optical system.
  • the photodetector detects the return light and supplies the detection signal to the preamplifier 20.
  • the preamplifier 20 generates an RF signal, a focus error signal, and a tracking error signal from a detection signal supplied from the photodetector of the optical pickup 10, and also generates a preformat signal such as a wobble signal or a prepit signal. .
  • the servo control unit 30 generates a control signal for focus servo based on the focus error signal from the preamplifier 20, and supplies the control signal to the focus servo actuator in the optical pickup 10 to thereby generate the corresponding actuator.
  • the objective lens can be driven to adjust the condensing position of the light beam applied to the optical recording medium 2.
  • the servo control unit 30 generates a control signal for tracking servo based on the tracking error signal from the preamplifier 20, and supplies the control signal to the tracking servo actuator to drive the objective lens to the actuator.
  • the position of the light spot is changed to a disc-shaped optical recording medium. It can be adjusted in the radial direction of the body 2.
  • the spindle servo control unit 31 generates a signal for controlling the rotational speed of the spindle motor 32 based on the preformat signal from the preamplifier 20 and supplies this signal to the spindle motor 32.
  • the error correction processing unit 11a of the controller 11 uses an RS code or the like from a data signal transferred from an external signal source via an interface (not shown). Calculate the error correction code (parity bit).
  • the error correction processing unit 11 a further configures code data by adding an error correction code to the data signal and stores the code data in the first buffer memory 12.
  • the interleaver 13 interleaves the code data read from the first buffer memory 12 and supplies the interleaved code data to the modulation circuit 14. Interleaving makes it possible to convert burst errors that occur when reading information (continuous errors) into random errors in order to improve error correction capability.
  • the modulation circuit 14 modulates the output of the interleaver 13 and adds a synchronization code or a code for a linking area to the modulated signal to form a series of code blocks. Then, the optical pickup 10 converts the series of code blocks that are the output of the modulation circuit 14 into optical signals and records them on the signal recording surface of the optical recording medium 2.
  • FIGS. 2 (a), (b), and (c) are diagrams schematically showing an example of the data format of signals recorded in the information recording area of the optical recording medium 2.
  • the recording data consists of a series of code blocks EB, EB,.
  • each code block EB is added to m sectors (m is an integer greater than or equal to 3) sectors SB (0) to SB (m-1), and appended to the end of these sectors. It is composed of the linked area LA.
  • the linking area LA indicates the connection (linking) between two adjacent code blocks EB and EB.
  • each sector SB (j) (j is one of 0 to m-1) consists of n consecutive (n is an integer of 2 or more) sync frames.
  • F (0) to F (n—1), and each sync frame F (k) (k is one of 0 to n—1) is synchronized at the head of the sync frame F (k). It consists of a code Sc and a data portion following the synchronization code Sc.
  • the code length of the sync frame F (k) is constant.
  • the linking area LA includes two consecutive sync frames F.
  • each of these sync frames F (X), F (Y) is composed of a synchronization code Sc and a data portion following the synchronization code Sc.
  • the code length of each of the sync frames F (X) and F (Y) can be made constant.
  • the code length of each of the sync frames F (X) and F (Y) can be variable by SPS (Start Position Shift) described later. .
  • the number of sync frames constituting the linking area LA is two, and the number is not limited to this, and may be three or more.
  • the sync codes Sc at the heads of the sync frames F (k), F (X), and F (Y) each have a unique bit pattern, and an identifier (sync ID) corresponding to each bit pattern is set. Assigned.
  • the equalizer 21 shapes the waveform of the RF signal from the preamplifier 20, and the shaped RF signal is converted into the waveform.
  • PLL circuit 22 Apply to PLL circuit 22.
  • a PLL (Phase-Locked Loop circuit) 22 generates a binary signal BS by AZD-converting the analog signal from the equalizer 21 and extracts the reference clock CLK from the analog signal.
  • the demodulating circuit 24 demodulates the binarized signal BS to generate a demodulated signal IS, and supplies this signal IS to the Dinterleaver 25.
  • the address acquisition unit 23 detects address information such as a sector address included in the demodulated signal IS having as many as 24 demodulator circuits.
  • the Dinterleaver 25 uses the address information detected by the address acquisition unit 23 to perform a Dinterleave that returns the data array of the demodulated signal IS that has been interleaved! / To the original array.
  • the second signal is stored in the second buffer memory 26.
  • the error correction processing unit 11a performs error correction on the data read from the second buffer memory 26.
  • FIG. 3 is a functional block diagram schematically illustrating the configuration of the address acquisition unit 23A according to the first embodiment.
  • the address acquisition unit 23A includes a synchronization detection unit 40, a first counter unit 41, a second force counter unit 42, and an address detection unit 45.
  • the synchronization detection unit 40 detects each synchronization code Sc shown in FIG. 2 (c) from the binary signal BS supplied from the PLL circuit 22, and the detection result It has a function of generating a sync pulse SP.
  • FIG. 4 is a functional block diagram schematically showing a specific configuration of the synchronization detection unit 40.
  • the synchronization detector 40 includes a detector 50, an AND gate (logical product gate) 51, an OR gate (logical product gate) 52, a delay circuit 53, a clock counter 54, a comparison circuit 55, a gate Generator 56 and OR gate (OR gate) 57.
  • the detector 50 detects the synchronization code Sc from the binary signal BS, and generates a synchronization pulse DP as the detection result.
  • the AND gate 51 performs an AND operation on the synchronization pulse DP and the gate signal GP from the gate generator 56, and gives the operation result to the delay circuit 53 and the OR gate 52.
  • the delay circuit 53 delays the synchronization pulse DP input via the AND gate 51 by a delay time ⁇ and applies the delayed pulse to one input terminal of the OR gate 57. Note that the controller 11 can appropriately adjust the delay time ⁇ by giving the control signal CTL to the synchronization detection unit 40.
  • the clock counter 54 counts the reference clock CLK supplied from the PLL circuit 22 and generates a numerical value Cv.
  • the OR gate 52 performs a logical OR operation on the signal from the AND gate 51 and the signal from the comparison circuit 55, and gives the operation result to the reset terminal SR of the clock counter 54.
  • the clock counter 54 resets the count value Cv to the initial value in accordance with the edge of the noise (rising edge or falling edge) input to the reset terminal SR.
  • the comparison circuit 55 compares the count value Cv supplied from the clock counter 54 with the set value Cmax, and when the count value Cv reaches the set value Cmax, the pulse signal to be substituted for the synchronization pulse DP is output to the other of the OR gate 57. To the input terminal.
  • the gate generator 56 generates a high-level enable signal corresponding to the logical value “1” when the count value Cv supplied from the clock counter 54 is within the setting range (gate range) ⁇ .
  • the low level mask signal corresponding to the logical value “0” is supplied as the gate signal G as the gate signal GP.
  • P is supplied to one input terminal of the AND gate 51 as P. Therefore, the AND gate 51 masks the output of the detector 50 while the mask signal is supplied to one input terminal of the AND gate 51.
  • controller 11 supplies the control signal CTL to the synchronization detector 40 according to the type of the optical recording medium 2 (reproduction-only type, write-once type, or rewritable type), for example, in the gate generator 56
  • the setting range ⁇ and the setting value Cmax in the comparison circuit 55 can be changed as appropriate.
  • the setting range ⁇ ⁇ in the gate generator 56 is set in the range of “N—8” to “N—1”, and the setting value Cmax in the comparison circuit 55 is “N—1”. It is assumed that the delay time ⁇ in the delay circuit 53 is set to 4 periods (4 clocks) of the reference clock CLK.
  • clock counter 54 clocks at time t according to sync pulse DP input to reset terminal SR.
  • Count counter Cv value Cv is reset to “0”.
  • the gate signal GP changes to a high level signal (enable signal) or a low level signal (mask signal).
  • the delay circuit 53 delays the synchronization pulse DP from the AND gate 51 by a delay time ⁇ corresponding to 4 clocks, and gives a delay pulse at time t as shown in FIG. 5 (e).
  • the This delayed pulse is output as a synchronization pulse SP via the OR gate 57.
  • the detector 50 synchronizes the sync frame F (p + 1) within the period (time window) in which the count value Cv of the clock counter 54 is in the setting range of “N—8” to “N—1”.
  • the comparison circuit 55 gives an alternative pulse to the OR gate 57 at time t in response to the count value Cv reaching the value “N ⁇ 1”. This alternative pulse is the sync pulse SP and
  • each code block EB consists of m sectors SB (0) to 3 (! 11 1) and one linking area 1 ⁇ ⁇ .
  • Each sector SB (j) It consists of n sync frames F (0) to F (n-1), and the linking area LA also has 2 sync frames F (X) and F (Y), so the synchronization included in each code block EB
  • the total number of codes Sc is “m X n + 2”.
  • the first count value Cx can take a value within the range of “0” to “! N X n + 1”.
  • the first count value Cx is reset to the initial value “0” in response to the synchronization pulse SP after reaching the maximum value “m X n + 1”.
  • the first counter unit 41 detects the linking area LA when the first count value Cx takes the value of “m X n” corresponding to the linking area LA, and the linking area signal that is the detection result.
  • the signal LS is given to the second counter unit 42. That is, the first counter unit 41 sets the linking area LA when the first count value Cx reaches a set value “m X nj” corresponding to the arrangement period of the periodically arranged linking areas LA, LA,. Can be detected.
  • the second counter unit 42 counts the synchronization code Sc included in each sector SB (j) shown in FIG. 2B according to the synchronization pulse SP, and gives the second count value Cy. .
  • each sector 30) has 11 sync frames (0) to (11 1), so the total number of synchronization codes Sc included in each sector SB (j) is " n ”. Therefore, the second count value Cy can take a value within the range of “0” to “n ⁇ 1”.
  • the second count value Cy is reset to the initial value “0” according to the synchronization pulse SP after reaching the maximum value “n ⁇ 1”.
  • the second count value Cy is a force that takes the same value as the sector number “, but is not limited to this.
  • the second counter unit 42 masks the synchronization pulse SP according to the linking area signal LS and at the same time temporarily stops the counting operation of the synchronization code Sc. As a result, the second counter unit 42 skips (jumps over) the synchronization code Sc included in the linking area LA and counts the synchronization code Sc included in the sync frame F (k) other than the linking area LA. It will be.
  • the address detection unit 45 can identify a sync frame including the address information of the sector SB (j) based on the second count value Cy supplied from the second counter unit 42.
  • the address detection unit 45 also acquires the address information of the data partial power of the sync frame specified as such, and detects the address (sector address) of the sector SB (j) based on the acquired address information.
  • the detection signal DS indicating the result is output.
  • step S10 first counter unit 41 resets first count value Cx to an initial value, and second counter unit 42 resets second count value Cy to an initial value.
  • each of the first counter unit 41 and the second counter unit 42 determines whether or not the synchronization code Sc is detected by the synchronization detection unit 40 in accordance with the presence / absence of the synchronization pulse SP (step S11).
  • the first counter unit 41 increments the first count value Cx (step S12), and the incremented first count value Cx is a set value corresponding to the linking area LA (FIG. 2). Is determined (step S13).
  • the first counter unit 41 When it is determined that the first count value Cx has reached the set value (step S13), the first counter unit 41 generates a linking area signal LS (step S14), and this signal LS is output to the second counter. Supply to part 4 2. At this time, the second counter unit 42 detects the linking area signal LS, determines that the signal LS exists (step S15), and skips the increment of the second count value Cy. On the other hand, when the first counter unit 41 determines that the first count value Cx has not reached the set value (step S13), the second counter unit 42 determines that the linking area signal LS does not exist (step S13). 15) The second count value Cy is incremented (step S16).
  • the address detector 45 determines the sync frame (current frame) power of the currently input demodulated signal IS based on the second count value Cy. It is determined whether it is a frame (address frame) (FIG. 7; step SI7). For example, if the second count value Cy matches the frame number of the address frame, the address detector 45 can determine that the current frame is an address frame.
  • step S17 When it is determined that the current frame is not an address frame (step S17), the address detector 45 shifts the processing to steps S21 and S23. On the other hand, when it is determined that the current frame is an address frame (step S17), the address detecting unit 45 acquires address information from the data portion of the address frame (step S18). Next, the address detection unit 45 determines whether or not the acquired address information is all the address information necessary for determining the sector address (step S19). This is because address information is not included only in the first sync frame F (0) in each sector SB (j)! /, But address information is distributed over multiple sync frames! / This is because there may be cases.
  • the address detection unit 45 detects the sector address based on the acquired address information (step S 20). .
  • the address detector 45 shifts the processing to steps S21 and S23.
  • step S21 the first counter unit 41 determines whether or not the first count value Cx has reached the upper limit value. When the first count value Cx has reached the upper limit value, the first counter unit 41 resets the first count value Cx to the initial value (step S22), but the first count value Cx has not reached the upper limit value. If so, the first counter unit 41 shifts the processing to step S25.
  • step S23 the second counter unit 42 determines whether or not the second count value Cy has reached the upper limit value. When the second count value Cy has reached the upper limit value, the second counter unit 42 resets the second count value Cy to the initial value (step S24), but the first count value Cx has not reached the upper limit value. The first power counter 41 shifts the processing to step S25.
  • step S25 it is determined whether or not to end the address detection process. If the controller 11 determines that the address detection process is to be terminated upon receipt of an instruction such as an interrupt, the controller 11 terminates the address detection process. If the controller 11 determines not to terminate the address detection process, the process proceeds to step S11 in FIG. Will return. [0045]
  • the first counter unit 41 counts the synchronization code Sc included in each code block EB, and uses the first count value Cx. Since the linking area LA is detected and the linking area signal LS is generated as a result of the detection, the linking area LA can be detected without detecting the specific bit pattern of the synchronization code Sc. Therefore, even when it is difficult to detect a specific bit pattern due to a defect in the recording area, the linking area LA can be detected.
  • the address detection unit 45 can detect a sector address using the second count value Cy that is the output of the second counter unit 42. Since the second counter unit 42 temporarily stops the counting operation in response to the linking area signal LS from the first counter unit 41, the second counter unit 42 resets the second count value Cy. ) Address frame including address information can be identified with certainty.
  • the second count value Cy of the second counter section 42 is reset after reaching the upper limit value “n ⁇ l” as shown in FIGS. 8 (a) and 8 (b).
  • the second count values Cy corresponding to the frame numbers “” and “Y” of the sync frames F (X) and ( ⁇ ) in the linking area LA are “0” and “1”, respectively. Therefore, the correspondence between the frame numbers of the sync frames F (O), F (l),... Following the linking area LA and the second count value Cy becomes inaccurate.
  • the second counter unit 42 responds to the linking area signal LS as shown in FIGS. 9 (a) and 9 (b). Only during time t to t
  • the address detection unit 45 can accurately specify the address frame based on the second count value Cy.
  • the address acquisition unit 23A uses the synchronization detection unit 40 shown in FIG. 4, an error occurs in the reproduction signal due to a defect in the recording area of the optical recording medium 2, and the synchronization code Sc Even when detection is impossible, an alternative pulse indicating the synchronization code Sc can be generated as the synchronization pulse SP. Therefore, the first counter unit 41 can reliably count the synchronization code Sc, and can detect the linking area LA with high reliability.
  • the second counter unit 42 employs a process of resetting the second count value Cy after temporarily stopping the counting operation according to the linking area signal LS.
  • a process of resetting the second count value Cy after a lapse of a predetermined time without temporarily stopping the counting operation according to the linking area signal LS may be employed.
  • the second count value Cy may be reset at the falling edge of the linking area signal LS without temporarily stopping the counting operation.
  • FIG. 10 is a functional block diagram schematically showing the configuration of the address acquisition unit 23B of the second embodiment.
  • the constituent elements denoted by the same reference numerals as those shown in FIG. 3 have the same functions as the constituent elements shown in FIG. 3, and detailed descriptions thereof are omitted. .
  • the address acquisition unit 23B of the second embodiment has a test block 60 in addition to the configuration of the address acquisition unit 23A of the first embodiment.
  • the check block 60 includes an ID detection unit (identifier detection unit) 61, a shift register 62, a number detection unit 63, and a comparison unit 64.
  • the ID detection unit 61 detects an identifier (identification number) assigned to the bit pattern of the synchronization code Sc based on the binary signal BS in synchronization with the synchronization pulse SP from the synchronization detection unit 40. is there.
  • the shift register 62 stores two or more identifiers S (k), ..., S (kr) (r is an integer of 1 or more) given from the ID detection unit 61, and detects the combination of these identifiers by number. Give to part 63.
  • the number detector 63 detects the frame number Cn of the current frame based on the combination of these identifiers.
  • the comparison unit 64 compares the frame number Cn from the number detection unit 63 with the second count value Cy from the second counter unit 42, and only when the frame number Cn matches the second count value Cy.
  • the frame number Cn is given to the address detector 45.
  • the comparison unit 64 gives the second count value Cy to the address calculation unit 45 instead of the frame number Cn.
  • the address acquisition unit 23B of the second embodiment as described above can check the correctness of the frame number Cn using the second count value Cy that is the output of the second counter unit 42.
  • FIG. 11 is a functional block diagram schematically showing the configuration of the address acquisition unit 23C of the third embodiment.
  • the constituent elements denoted by the same reference numerals as the constituent elements shown in FIG. 3 have the same functions as the constituent elements shown in FIG. .
  • the address acquisition unit 23C of the third embodiment includes a synchronization detection unit 40, a first counter unit 41C, a second counter unit 42, an address detection unit 45, a calculation unit 70, and an inspection unit 71.
  • the first counter unit 41C generates the first count value Cx in the same manner as the first counter unit 41 (FIG. 3) of the first embodiment, detects the linking area LA using the first count value Cx, The linking area signal LS that is the detection result is generated.
  • the first counter unit 41C further has a function of replacing the first count value Cx with the value Cp supplied from the detection unit 71.
  • the calculation unit 70 is a value that specifies the position of the sync frame F (k) in the code block EB (FIG. 2) based on the sector address detected by the address detection unit 45 (hereinafter referred to as “check value”). .) Calculate Cp. As the check value Cp, for example, in the code block EB, from the first sync frame F (O) of the first sector SB (0) to the address frame F) of the sector SB (j) specified by the sector address. The number of sync frames can be used. At this time, the inspection value Cp is given by the following equation (1).
  • j is the number of the sector SB (j) specified by the sector address
  • n is the total number of sync frames included in each sector
  • ⁇ is an offset value. If the number of address frames required to determine the sector address is 1, the offset value ⁇ can be set to “1”, and the number of address frames required to determine the sector address is q ( If q is an integer greater than or equal to 2, the offset value a can be set to a value of “q”.
  • the inspection unit 71 compares the inspection value Cp with the first count value Cx, and if the inspection value Cp does not match the first count value CX, the inspection unit 71 holds the inspection value Cp in the first counter unit 41C. Replace the first count value Cx with the test value CP.
  • the inspection unit 71 performs the K times
  • K is an integer of 2 or more
  • K is 3 or more times It is desirable.
  • Probability of errors in the sector address is on the order of 10 5, because the probability of errors in the sector address three consecutive times of the order of 10 15, Tsu on one optical recording medium 2, Therefore, no sector address error will occur for 3 consecutive times. Therefore, if K is set to 3 or more, the effects of errors occurring in the sector address can be virtually eliminated.
  • steps S10 to S20 of the first embodiment are executed.
  • the address detecting unit 45 checks the correctness of the sector address using an error correction code (parity bit) (step S40). When it is determined that the sector address is not correct (step S40), the address detector 45 returns the process to step S11. On the other hand, when it is determined that the sector address is correct (step S40), the calculation unit 70 calculates the inspection value Cp based on the sector address as described above (FIG. 13; step S41).
  • the inspection unit 71 compares the inspection value Cp with the first counter value CX to which the first counter unit 41C is also supplied (step S42), and whether the inspection value Cp matches the first counter value Cx. It is determined whether or not (step S43). When the inspection value Cp matches the first count value Cx, the inspection unit 71 sets a value of “0” to the integer variable Z (step S44), and then shifts the processing to steps S21 and S23.
  • the inspection unit 71 increments the variable Z by “1” (step S45), and then continues to the variable It is determined whether Z is the force more than a predetermined number of times (for example, 3 times) (step S46).
  • the inspection unit 71 replaces the first count value Cx held in the first counter unit 41C with the inspection value Cp (step S47), and then step S11 (FIG. 12).
  • the inspection unit 71 shifts the processing to step S 11 (FIG. 12).
  • step S25 After the inspection unit 71 sets the integer variable Z to a value of "0" in step S44, the first Steps S21 to S25 of the embodiment (FIG. 7) are executed. If it is determined in step S25 that the address detection process is to be terminated, the controller 11 will end the address detection process. If the controller 11 determines not to terminate the address detection process, the process proceeds to step S11 shown in FIG. Will return.
  • the address acquisition unit 23C of the third embodiment does not perform the first calculation even when an error occurs in the counting operation of the first counter unit 41C and an incorrect first count value Cx is generated.
  • the numerical value Cx can be replaced with an accurate inspection value Cp calculated based on the sector address. For this reason, the detection accuracy of the linking area LA can be improved.
  • FIG. 14 is a functional block diagram schematically showing the configuration of the address acquisition unit 23D of the fourth embodiment.
  • the components given the same reference numerals as the components shown in FIG. 11 have the same functions as the components shown in FIG. 11, and a detailed description thereof will be omitted. .
  • the address acquisition unit 23D includes the synchronization detection unit 40, the first counter unit 41C, the address detection unit 45, the calculation unit 70, and the inspection unit 71 of the third embodiment.
  • the address acquisition unit 23D further determines the position of the sync frame F (k) in each sector SB (j) (hereinafter simply referred to as ⁇ It is called “converted value.”) It has a converter 72 for converting to Cr.
  • the conversion value Cr is, for example, a force that can be the frame number “k” of the sync frame F (k), but is not limited to this.
  • the address detection unit 45 can specify a sync frame including the address information of the sector SB (j) based on the conversion value Cr supplied from the conversion unit 72.
  • the address acquisition unit 23D of the fourth embodiment does not require the second counter unit 42 used in the first to third embodiments, so that a simple configuration can be realized. Is possible.
  • FIG. 15 is a functional block diagram schematically showing the configuration of the address acquisition unit 23E of the fifth embodiment.
  • the components shown in FIG. 15 the components given the same reference numerals as those shown in FIG. Have the same functions as those shown in FIG.
  • the address acquisition unit 23E includes a synchronization detection unit 40, a first counter unit 41E, a second counter unit 42, an address detection unit 45, an ID detection unit 61, and a delay pulse generator 73.
  • the first counter unit 41E generates the first count value Cx in the same manner as the first counter unit 41 (FIG. 3) of the first embodiment, detects the linking area LA using the first count value Cx, The linking area signal LS that is the detection result is generated.
  • the first counter unit 41E further has a function of setting the first count value Cx held in the first counter unit 41E to a predetermined value in accordance with the delay pulse DDP supplied from the delay pulse generator 73.
  • the synchronization detection unit 40 has the same configuration as that of the synchronization detection unit 40 (FIG. 4) of the first embodiment, and in accordance with the linking area signal LS from the first counter unit 41E, FIG. It has a function to expand the setting range ⁇ ⁇ in the gate generator 56 shown (Fig. 4).
  • the gate generator 56 supplies a high-level enable signal to the AND gate 51 as the gate signal GP when the count value Cv from the clock counter 54 is within the setting range ⁇ .
  • the low level mask signal is supplied to the AND gate 51 as the gate signal GP.
  • the data formats in the first to fourth embodiments are based on the assumption that the recording start positions of the sync frames F (X) and F (Y) in the linking area LA are periodically arranged. And.
  • the sync frame F (Y is defined in the linking area LA indicating the connection between the recorded code block and the added code block.
  • SPS Start Position Shift
  • the setting range ⁇ ⁇ in the gate generator 56 shown in FIG. Is constant.
  • the operation of the address acquisition unit 23A of the first embodiment in this case will be described below with reference to the timing chart of FIG.
  • the setting range ⁇ ⁇ force is set in the range of “N-8” to “N-1”
  • the setting value Cmax in the comparison circuit 55 is set to the value of “N-1”
  • the delay circuit 53 The delay time ⁇ is set to 4 periods (4 clocks) of the reference clock CLK.
  • the detector 50 shown in Fig. 4 has the sync frame F () when the count value Cv reaches the value of "N-5" (time t).
  • This synchronization pulse DP is delayed by the delay circuit 53 and then ORed at time t.
  • the sync code Sc of the sync frame F (Y) whose start position is shifted is detected, and the sync pulse DP is given to the AND gate 51. However, since this synchronization pulse DP is generated outside the setting range ⁇ of the count value Cv, the AND gate 51 masks the synchronization pulse DP.
  • the comparison circuit 55 determines whether the count value Cv reaches the value “N ⁇ 1” (time output pulse S at t)
  • the time gap between 3 and 4 increases.
  • the count value Cv of the clock counter 54 is reset to the initial value “0” at time t which is greatly delayed from the time t when the synchronization pulse DP occurs.
  • the linking region signal LS is supplied to the synchronization detection unit 40, and the gate generator 56 shown in FIG. Since the setting range ⁇ ⁇ is variable according to the linking area signal LS, the time lag between the generation time t of the synchronization pulse DP and the generation time t of the output pulse SP can be reduced.
  • the first counter unit 41E shown in FIG. 15 In response to the delayed pulse SP, the first counter unit 41E shown in FIG. 15 generates a high-level linking region signal LS and supplies this signal LS to the gate generator 56 (FIG. 4) of the synchronization detection unit 40. .
  • the gate generator 56 is set according to the high level linking area signal LS. T ⁇ can be expanded from the range of “N-8” to “N-1” to the range of “N-11” to “N-1”.
  • the signal is transmitted to the delay circuit 53 without being masked by 51. Then, as shown in FIG. 17 (e), the delay circuit 53 is delayed at time t, which is delayed by 4 clock cycles of time t force reference clock CLK.
  • the address acquisition unit 23E in the fifth embodiment outputs the generation time t of the synchronization pulse DP and the output time t.
  • the ID detection unit 61 has the same function as the ID detection unit 61 (FIG. 10) of the second embodiment, and the ID detection unit 61 is synchronized with the synchronization noise SP from the synchronization detection unit 40.
  • an identifier (identification number) assigned to the bit pattern of the synchronization code Sc is detected.
  • the delay noise generator 73 sets a delay time T corresponding to the identifier supplied from the ID detection unit 61, and delays the delay.
  • a delayed pulse DDP is generated, and this pulse DDP is supplied to the first counter unit 41E.
  • the first counter unit 41E sets the first count value Cx to a predetermined value according to the delay pulse DDP, and then restarts the counting operation of the synchronization pulse SP.
  • the synchronization detector 40 detects the sync frames F (n ⁇ 2), F (n ⁇ l), F (X), F ( Y), F (O), F (l), ... are detected in sequence Sc, Sc,.
  • the first counter unit 41E increments the first count value Cx according to the input detection pulse SP.
  • the values “m X n ⁇ 2”, “m X n ⁇ 1”, “m X n”, etc. shown in Fig. 18 (c) represent the first count value Cx.
  • the synchronization detector 40 detects the synchronization code of the sync frame F (X) in the linking area LA.
  • the signal Sc is detected and the synchronization pulse SP is supplied to the first counter unit 41E.
  • the first counter unit 41E increments the first count value Cx in accordance with the synchronization pulse SP, and generates a high-level link area signal LS based on the incremented first count value Cx. appear.
  • the first counter unit 41E temporarily stops the counting operation of the first count value Cx after time t. Delay pulse generator
  • the total time T is based only on the identifier of the first sync frame F (X) in the linking area LA.
  • the first counter unit 41E sets the first count value Cx to the upper limit value “mXn + l”. At the subsequent time t, the first counter unit 41E
  • the first count value Cx is reset to the initial value “0” according to the synchronization noise SP from the synchronization detector 40.
  • the first counter unit 41E restarts the counting operation of the synchronization pulse SP and switches the signal level of the linking area signal LS between the high level and the low level.
  • the address acquisition unit 23E of the fifth embodiment temporarily stops the counting operation of the synchronization pulse SP in response to the detection of the linking area LA, and delays from the time when the predetermined synchronization pulse SP is generated. After T, the first count value Cx is set to the predetermined upper limit value “mXn + l”. Yotsu
  • the first count value Cx can be corrected at an appropriate timing and reset to the value.
  • the linking area LA is composed of two sync frames F (X) and F (Y).
  • the linking area LA is composed of three or more sync frames. May also exist.
  • An example of the operation of the address acquisition unit 23E when it works is described below with reference to the timing charts of FIGS. 19 (a) to (e).
  • the linking area LA is composed of four sync frames F (X), F (Y), F (P), and F (Q).
  • the synchronization detector 40 detects the sync frame F (n ⁇ 2), F (nl), F (X), F (Y), F (P ), F (Q), F (0), F (l),... Are sequentially detected, and detection pulses SP are sequentially generated.
  • the first counter unit 41E increments the first count value Cx according to the input detection pulse SP.
  • the values “mXn-2”, “mXn-1”, “mXn”, etc. shown in Fig. 19 (c) represent the first numerical value Cx.
  • the synchronization detector 40 detects the first sync frame F (X) of the linking area LA.
  • the synchronization code Sc is detected, and the synchronization pulse SP is supplied to the first counter unit 41E.
  • the first counter unit 41E increments the first count value Cx in accordance with the synchronization pulse SP, and sets the high-level link based on the incremented first count value Cx. Generate king area signal LS.
  • the first counter unit 41E temporarily stops the counting operation of the first count value Cx after time t. Delayed pulse emission
  • the living unit 73 generates a delayed pulse DDP at time t after the delay time T from that time t.
  • the delay time T is used only for the identifier of the first sync frame F (X) in the linking area LA.
  • the first counter unit 41E that has received the delay noise DDP sets the first count value Cx to the upper limit value “m X n + 1”. Thereafter, at time t, the first counter unit 41E counts the first count in accordance with the synchronization norse SP from the synchronization detection unit 40.
  • the value Cx is reset to the initial value “0”.
  • the first counter unit 41E restarts the counting operation of the synchronization pulse SP and switches the signal level of the linking area signal LS from the high level to the low level.
  • the address acquisition unit 23E of the fifth embodiment corrects the first count value Cx at an appropriate timing even when the linking area LA is composed of three or more sync frames. Can be reset to the value.
  • FIG. 20 is a functional block diagram schematically showing the configuration of the dintarever 25 according to the sixth embodiment of the present invention.
  • the Dinterleaver 25 of the sixth embodiment includes a symbol counter 80 and a memory control unit 81.
  • the symbol counter 80 counts the interleaved code symbols included in each sync frame of the demodulated signal IS to which the demodulating circuit 24 power is supplied in synchronization with the sync pulse SP from the sync detector 40. Generate count Cb.
  • the code length of each code symbol may be a predetermined unit (for example, 1 byte) that is referred to during the Dinterleave.
  • the memory control unit 81 performs the dithering by writing the code symbol of the demodulated signal IS into the second buffer memory 26 while performing addressing according to a predetermined memory map. At this time, the memory control unit 81 and the first count value Cx from the first counter unit 41 and the sign symposium. Each code symbol in the demodulated signal IS can be specified using the count value Cb
  • FIGS. 21 (A) and (B) are diagrams for explaining the Dinter Leave executed by the memory control unit 81.
  • FIG. FIG. 21 (A) shows a data map of the demodulated signal IS
  • FIG. 21 (B) shows a memory map of the second buffer memory 26 after the Dinter leave.
  • one unit of the data to be deinterleaved consists of (m + 1) columns X n rows (m and n are integers of 2 or more), and m X n code symbols It is composed of A (i, j) (i is 0 to n ⁇ l; j is 0 to ml) and n synchronization codes Sc. Each row represents a sync frame.
  • the i-th row is composed of one synchronization code Sc and m code symbols A (i, 0) to A (i, m ⁇ 1).
  • the count value Cb of the code symbol takes a value in the range of “0” to “m ⁇ 1” and designates the code symbol in the row direction.
  • the first count value Cx takes a value in the range of “0” to “n ⁇ 1” and designates a code symbol in the column direction.
  • the memory control unit 81 can perform the interleaving while specifying each code symbol of the demodulated signal IS using the two count values Cx and Cb.
  • FIG. 22 is a functional block diagram schematically showing the configuration of the dintarever 25 according to the seventh embodiment of the present invention.
  • the Dinterleaver 25 of the seventh embodiment includes a symbol counter 82, an inspection unit 83, a memory control unit 84, and a calculation unit 85.
  • the symbol counter 82 counts the interleaved code symbols included in each sync frame of the demodulated signal IS to which the demodulating circuit 24 power is supplied in synchronization with the sync pulse SP from the sync detector 40. Generate count Cs.
  • the code length of each code symbol may be a predetermined unit (for example, 1 byte) that is referred to during the Dinterleave.
  • the inspection unit 83 has a function of inspecting the count value Cs from the symbol counter 82 using the value calculated by the arithmetic unit 85.
  • the memory control unit 84 executes the Dinter leave by writing the code symbol of the demodulated signal IS in the second buffer memory 26 while designating the address according to a predetermined memory map. At this time, the memory control unit 84 can specify each code symbol in the demodulated signal IS using only the value Cs checked by the check unit 83.
  • FIGS. 23A and 23B are diagrams for explaining the Dinterleave executed by the memory control unit 84.
  • FIG. FIG. FIG. 23 (A) shows a data map of the demodulated signal IS
  • FIG. 23 (B) shows a memory map of the second buffer memory 26 after the diverging.
  • one unit of the data to be deinterleaved consists of (m + 1) columns X n rows (m and n are integers of 2 or more). (1 111 + _)) (i is 0 to n ⁇ l; j is 0 to ml) and n synchronization codes Sc. Each row represents a sync frame.
  • the i-th row consists of one synchronization code Sc and m code symbols A (i X m) to A (i X m + m— 1). .
  • the count value Cs of the code symbol is a serial value that takes a value in the range from “0” to “n X m ⁇ 1”.
  • the arithmetic unit 85 is a value indicating the position of each code symbol based on the first count value Cx from the first counter unit 41, for example, the code symbol A (0 at the head of each row shown in FIG. 23 (A). ), A (m), ⁇ , A ((n— 1) X m) number “0”, “m”,..., “(N— 1) X m” can be calculated The calculated value is given to the inspection unit 83.
  • the check unit 83 compares the value calculated by the calculation unit 85 with the count value Cs of the code symbol. When the count value Cs does not match the calculated value, the check value Cs is calculated. Replace with the specified value. In this way, the inspection unit 83 can inspect the correctness of the serial count value Cs using the value calculated by the calculation unit 85. Therefore, even if an error occurs in the count value Cs, this error can be corrected.

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Optical Recording Or Reproduction (AREA)

Abstract

　高い信頼性をもってリンキング領域を検出し得る再生装置が開示される。再生装置は、連続的に配列された複数の符号ブロックと周期的に配列された複数のリンキング領域とが記録された情報記録領域を有する光記録媒体から情報を再生する。符号ブロックの各々は、１つのリンキング領域と複数のセクタとを含み、前記セクタの各々が複数のシンクフレームを含み、前記リンキング領域の各々が少なくとも１つのシンクフレームを含む。再生装置は、シンクフレームから同期符号を検出して検出信号ＳＰを生成する同期検出部と、検出信号ＳＰに応じて前記符号ブロック各々に含まれる前記同期符号を計数して第１計数値Ｃｘを生成する第１カウンタ部とを備える。第１カウンタ部は、第１計数値Ｃｘを用いてリンキング領域を検出する。

Description

明 細 書
光記録媒体の再生装置およびその再生方法
技術分野
[0001] 本発明は、光ディスクなどの光記録媒体力 情報を再生する技術に関し、特に、光 記録媒体に記録されたリンキング領域を検出する技術に関する。
背景技術
[0002] DVD (Digital Versatile Disc) , BD (Blu— ray Disc)ある ヽは AOD (Advanced Optic al Disc)といった光記録媒体力も情報を読み出すとき、光記録媒体の記録領域の欠 陥やその媒体表面に付着した埃に起因して、光記録媒体から読み出された信号に エラー (誤り）が発生することがある。かかるエラーを訂正する目的で、光記録媒体に 記録すべきデータは複数のブロックに分割され、各ブロックには、 RS符号 (リードソロ モン符号)などの誤り訂正符号を用いた誤り訂正が施されるのが一般的である。誤り 訂正を施される符号ブロックの一単位は ECC (Error Correcting Code)ブロックと呼 ばれている。各 ECCブロックは複数のセクタに分割されており、各セクタは、各々の 先頭に所定のビットパターンすなわちシンクパターンを持つ同期符号が付加された 複数のシンクフレームで構成されている。また、同期符号のシンクパターンを検出し、 このシンクパターンに基づいて各セクタのアドレス情報を含むシンクフレームを特定 することが可能である。シンクパターンの検出方法は、たとえば、特許文献 1 (特開 20 04— 335045号公報）および特許文献 2 (特開 2005— 100646号公報）に開示され ている。
[0003] 再生専用光ディスクのデータフォーマットでは、符号ブロック間のつながり（リンキン グ）を示すリンキング領域を光ディスクの情報記録領域に記録することができる。また 、追記型光ディスク (データの追記が可能な光ディスク)や書換型光ディスク (データ の書き換えが可能な光ディスク）のデータフォーマットでは、光ディスク上の記録済み の符号ブロックと追記された符号ブロックとの間にリンキング領域を設けることができる
。リンキング領域には、当該リンキング領域を表す特定ビットパターンの信号を記録す ることができるので、このビットパターンを検出することによりリンキング領域を識別す ることが可能である。たとえば、特許文献 2には、隣接する ECCブロック間の境界部 分にリンキング領域が設けられるデータ構造が開示されている。
[0004] し力しながら、光記録媒体の記録領域の欠陥、媒体表面に付着した埃あるいは読 み出された信号に混入したノイズなどに起因して再生信号の波形が歪み、リンキング 領域を示す特定ビットパターンの検出に失敗する場合がある。特に、光ビームの短波 長化と対物レンズの高分解能化とにより光記録媒体の記録密度の向上が可能になる 反面、リンキング領域の検出に失敗する確率が高くなる。
特許文献 1：特開 2004— 335045号公報
特許文献 2 :特開 2005— 100646号公報
発明の開示
[0005] 上記に鑑みて本発明の目的の 1つは、高い信頼性をもってリンキング領域を検出し 得る光記録媒体の再生装置およびその再生方法を提供することである。
[0006] 本発明の一態様による再生装置は、連続的に配列された複数の符号ブロックと周 期的に配列された複数のリンキング領域とを有し、前記符号ブロックの各々が前記リ ンキング領域の 1つと複数のセクタとを含み、前記セクタの各々が複数のシンクフレー ムを含み、前記リンキング領域の各々が少なくとも 1つのシンクフレームを含み、且つ 前記セクタおよび前記リンキング領域に含まれるシンクフレームの各々が同期符号と データ部分とで構成される光記録媒体力 情報を再生する再生装置であって、前記 シンクフレーム力 前記同期符号を検出して検出信号を与える同期検出部と、前記 検出信号に応じて前記符号ブロック各々に含まれる前記同期符号を計数して第 1計 数値を与える第 1カウンタ部と、を備え、前記第 1カウンタ部は、前記第 1計数値を用 V、て前記リンキング領域を検出するものである。
[0007] 本発明の一態様による再生方法は、連続的に配列された複数の符号ブロックと周 期的に配列された複数のリンキング領域とを有し、前記符号ブロックの各々が前記リ ンキング領域の 1つと複数のセクタとを含み、前記セクタの各々が複数のシンクフレー ムを含み、前記リンキング領域の各々が少なくとも 1つのシンクフレームを含み、且つ 前記セクタおよび前記リンキング領域に含まれるシンクフレームの各々が同期符号と データ部分とで構成される光記録媒体力も情報を再生する方法であって、 (a)前記 シンクフレーム力 前記同期符号を検出して検出信号を与えるステップと、 (b)前記 検出信号に応じて前記符号ブロック各々に含まれる前記同期符号を計数して第 1計 数値を与えるステップと、（c)前記第 1計数値を用いて前記リンキング領域を検出する ステップと、を備免るものである。
図面の簡単な説明
[図 1]図 1は、本発明の実施例に係る記録再生装置の構成を概略的に示すブロック 図である。
[図 2]図 2は、光記録媒体の情報記録領域に記録される信号のデータフォーマットの 一例を概略的に示す図である。
[図 3]図 3は、本発明の第 1実施例に係るアドレス取得部の構成を概略的に示す機能 ブロック図である。
[図 4]図 4は、同期検出部の構成を概略的に示す機能ブロック図である。
[図 5]図 5は、同期検出部の動作を説明するためのタイミングチャートである。
[図 6]図 6は、第 1実施例に係るアドレス取得部によるアドレス検出処理の手順を概略 的に示すフローチャートである。
[図 7]図 7は、第 1実施例に係るアドレス取得部によるアドレス検出処理の手順を概略 的に示すフローチャートである。
[図 8]図 8は、リンキング領域信号を利用しない場合のフレーム番号と第 2計数値との 対応関係を示すタイミングチャートである。
[図 9]図 9は、リンキング領域信号を利用する場合のフレーム番号と第 2計数値との対 応関係を示すタイミングチャートである。
[図 10]図 10は、本発明の第 2実施例に係るアドレス取得部の構成を概略的に示す機 能ブロック図である。
[図 11]図 11は、本発明の第 3実施例に係るアドレス取得部の構成を概略的に示す機 能ブロック図である。
[図 12]図 12は、第 3実施例に係るアドレス取得部によるアドレス検出処理の手順を概 略的に示すフローチャートである。
[図 13]図 13は、第 3実施例に係るアドレス取得部によるアドレス検出処理の手順を概 略的に示すフローチャートである。
[図 14]図 14は、本発明の第 4実施例に係るアドレス取得部の構成を概略的に示す機 能ブロック図である。
[図 15]図 15は、本発明の第 5実施例に係るアドレス取得部の構成を概略的に示す機 能ブロック図である。
[図 16]図 16は、第 1実施例に係る同期検出部の動作を説明するためのタイミングチ ヤートである。
[図 17]図 17は、第 5実施例に係る同期検出部の動作を説明するためのタイミングチ ヤートである。
[図 18]図 18は、第 5実施例に係るアドレス取得部の動作の一例を説明するためのタ イミングチャートである。
[図 19]図 19は、第 5実施例に係るアドレス取得部の動作の他の例を説明するための タイミングチャートである。
[図 20]図 20は、本発明の第 6実施例に係るディンターリーバの構成を概略的に示す 機能ブロック図である。
[図 21]図 21は、第 6実施例に係るメモリ制御部により実行されるディンターリーブを説 明するための図である。
[図 22]図 22は、本発明の第 7実施例に係るディンターリーバの構成を概略的に示す 機能ブロック図である。
[図 23]図 23は、第 7実施例に係るメモリ制御部により実行されるディンターリーブを説 明するための図である。
符号の説明
1 記録再生装置
2 光記録媒体
40 同期検出部
41 第 1カウンタ咅
42 第 2カウンタ咅
45 アドレス検出部 発明を実施するための形態
[0010] 本出願は、日本国特許出願第 2006— 009705号を優先権主張の基礎とするもの であり、当該基礎出願の内容は本願に援用されるものとする。
[0011] 以下、本発明に係る種々の実施例について説明する。
[0012] 図 1は、本発明の実施例に係る記録再生装置 1の構成を概略的に示すブロック図 である。記録再生装置 1は、光ピックアップ (PU) 10,コントローラ 11,第 1バッファメ モリ 12,インターリーバ 13,変調回路 14,プリアンプ 20,等化器（EQ) 21, PLL回路 22,アドレス取得部 23 (23A〜23E) ,復調回路 24,ディンターリーバ 25,第 2バッ ファメモリ 26,サーボ制御部 30,スピンドルサーボ制御部 31およびスピンドルモータ 32を有している。この記録再生装置 1は、 CD (Compact Disc) , DVD (Digital Versat ile Disc) , BD (Blu- ray Disc)または AOD (Advanced Optical Disc)などの光記録媒 体 2から情報を再生しあるいは当該光記録媒体 2に情報を記録することができる。
[0013] 光ピックアップ 10は、図示されないレーザ光源，当該レーザ光源を駆動する光源駆 動回路，光学系，対物レンズ，当該対物レンズの位置を調整するァクチユエータおよ び光検出器などを含む。レーザ光源から出射した光ビームは、光学系を経て対物レ ンズに入射し、この対物レンズによって光記録媒体 2の信号記録面に集光される。光 記録媒体 2の信号記録面で反射した戻り光は、光学系によって光検出器に導かれる 。光検出器は戻り光を検出し、その検出信号をプリアンプ 20に供給することとなる。
[0014] プリアンプ 20は、光ピックアップ 10の光検出器が供給する検出信号から、 RF信号 ,フォーカスエラー信号およびトラッキングエラー信号を生成するとともに，ゥォブル信 号またはプリピット信号などのプリフォーマット信号を生成する。サーボ制御部 30は、 プリアンプ 20からのフォーカスエラー信号に基づいてフォーカスサーボ用の制御信 号を生成し、この制御信号を光ピックアップ 10の中のフォーカスサーボ用ァクチユエ ータに供給することで当該ァクチユエータに対物レンズを駆動させ、光記録媒体 2に 照射される光ビームの集光位置を調整することができる。また、サーボ制御部 30は、 プリアンプ 20からのトラッキングエラー信号に基づいてトラッキングサーボ用の制御信 号を生成し、この制御信号をトラッキングサーボ用ァクチユエータに供給することで当 該ァクチユエータに対物レンズを駆動させ、光スポットの位置をディスク状光記録媒 体 2の半径方向において調整することができる。一方、スピンドルサーボ制御部 31は 、プリアンプ 20からのプリフォーマット信号に基づいて、スピンドルモータ 32の回転速 度を制御する信号を生成し、この信号をスピンドルモータ 32に供給する。
[0015] 光記録媒体 2に情報を記録する際、コントローラ 11の誤り訂正処理部 11aは、イン ターフェース（図示せず)を介して外部信号源から転送されたデータ信号から、 RS符 号などの誤り訂正符号 (パリティビット）を算出する。誤り訂正処理部 11aは、さらにデ ータ信号に誤り訂正符号を付加するなどして符号データを構成し、この符号データを 第 1バッファメモリ 12に記憶させる。インターリーバ 13は、第 1バッファメモリ 12から読 み出した符号データをインターリーブし、当該インターリーブされた符号データを変 調回路 14に与える。インターリーブは、誤り訂正能力の向上のため、情報の読み出し 時に発生し得るバーストエラー (連続的に発生するエラー）のランダムエラーへの変 換を可能にするものである。
[0016] 変調回路 14はインターリーバ 13の出力を変調し、その変調信号に同期符号やリン キング領域用の符号を付加して一連の符号ブロックを構成する。そして、光ピックアツ プ 10は、変調回路 14の出力である一連の符号ブロックを光信号に変換して光記録 媒体 2の信号記録面に記録することとなる。
[0017] 図 2 (a) , (b)]および (c)は、光記録媒体 2の情報記録領域に記録される信号のデ ータフォーマットの一例を概略的に示す図である。図 2 (a)に示すように、記録データ は、一連の符号ブロック EB, EB,…で構成されている。図 2 (b)に示すように、各符 号ブロック EBは、 m個（mは 3以上の整数）のセクタ SB (0)〜SB (m— 1)と、これらセ クタ群の末尾に付加されたリンキング領域 LAとで構成されて ヽる。リンキング領域 LA は、隣接する 2つの符号ブロック EB, EB間のつながり（リンキング）を示すものである
[0018] また、図 2 (c)に示すように、各セクタ SB (j) (jは 0〜m— 1のいずれか）は、連続する n個（nは 2以上の整数）のシンクフレーム F (0)〜F (n— 1)からなり、各シンクフレーム F (k) (kは 0〜n— 1のいずれか）は、当該シンクフレーム F (k)の先頭に配置された同 期符号 Scと、当該同期符号 Scに続くデータ部分とで構成されている。本実施例では 、シンクフレーム F (k)の符号長は一定である。また、各セクタ SB (j)のアドレス情報が 、先頭の 1個または連続する複数個のシンクフレームのデータ部分に記録されている
[0019] さらに、図 2 (c)に示すように、リンキング領域 LAは連続する 2つのシンクフレーム F
(X) , F (Y)力 なり、これらシンクフレーム F (X) , F (Y)の各々が同期符号 Scと当該 同期符号 Scに続くデータ部分とで構成されている。光記録媒体 2が再生専用光ディ スクの場合、これらシンクフレーム F (X) , F (Y)の各々の符号長を一定にすることが できる。他方、光記録媒体 2が追記型光ディスクや書換型光ディスクの場合は、後述 する SPS (Start Position Shift)により、シンクフレーム F (X) , F (Y)の各々の符号長 は可変長になり得る。なお、図 2 (c)の例では、リンキング領域 LAを構成するシンクフ レームの個数は 2個である力 これに限らず 3個以上でもよい。
[0020] 前記シンクフレーム F (k) , F (X) , F (Y)の先頭部分の同期符号 Scはそれぞれ固 有のビットパターンを有し、各ビットパターンに対応する識別子 (シンク ID)が割り当て られている。
[0021] 図 1を参照すると、記録再生装置 1が光記録媒体 2から情報を再生する際、等化器 21は、プリアンプ 20からの RF信号の波形を整形し、当該整形された RF信号を PLL 回路 22に与える。 PLL回路（Phase- Locked Loop circuit) 22は、等化器 21からのァ ナログ信号を AZD変換して 2値ィ匕信号 BSを生成すると同時に、そのアナログ信号 から基準クロック CLKを抽出する。復調回路 24は、 2値化信号 BSを復調して復調信 号 ISを生成し、この信号 ISをディンターリーバ 25に供給する。アドレス取得部 23は、 復調回路 24力もの復調信号 ISに含まれるセクタアドレスなどのアドレス情報を検出 するものである。
[0022] 他方、ディンターリーバ 25は、アドレス取得部 23で検出されたアドレス情報を用い て、インターリーブされて!/、る復調信号 ISのデータ配列を元の配列に戻すディンター リーブを実行し、ディンターリーブされた信号を第 2バッファメモリ 26に記憶させる。そ して、誤り訂正処理部 11aは、第 2バッファメモリ 26から読み出したデータに誤り訂正 を施すこととなる。
第 1実施例
[0023] 上記構成を有する記録再生装置 1のアドレス取得部 23の構成について以下に説 明する。図 3は、第 1実施例に係るアドレス取得部 23Aの構成を概略的に示す機能 ブロック図である。アドレス取得部 23Aは、同期検出部 40,第 1カウンタ部 41,第 2力 ゥンタ部 42およびアドレス検出部 45を有する。
[0024] 図 3を参照すると、同期検出部 40は、 PLL回路 22から供給された 2値ィ匕信号 BSか ら、図 2 (c)に示される各同期符号 Scを検出し、その検出結果である同期パルス SP を生成する機能を有する。図 4は、同期検出部 40の具体的な構成を概略的に示す 機能ブロック図である。
[0025] 図 4を参照すると、同期検出部 40は、検出器 50, ANDゲート (論理積ゲート） 51, ORゲート（論理和ゲート） 52,遅延回路 53,クロックカウンタ 54,比較回路 55,ゲー ト生成器 56および ORゲート (論理和ゲート） 57を有して 、る。
[0026] 検出器 50は、 2値ィ匕信号 BSから同期符号 Scを検出し、その検出結果として同期 パルス DPを発生する。 ANDゲート 51は、同期パルス DPとゲート生成器 56からのゲ ート信号 GPとを論理積演算し、その演算結果を遅延回路 53と ORゲート 52とに与え る。遅延回路 53は、 ANDゲート 51を介して入力された同期パルス DPを遅延時間 δ だけ遅延させて ORゲート 57の一方の入力端子に与える。なお、コントローラ 11は、 同期検出部 40に制御信号 CTLを与えて遅延時間 δを適宜調整することができる。
[0027] クロックカウンタ 54は、 PLL回路 22から供給される基準クロック CLKを計数して計 数値 Cvを生成する。 ORゲート 52は、 ANDゲート 51からの信号と比較回路 55から の信号とを論理和演算し、その演算結果をクロックカウンタ 54のリセット端子 SRに与 える。また、クロックカウンタ 54は、リセット端子 SRに入力されるノ ルスのエッジ（立ち 上がりエッジまたは立ち下がりエッジ）に応じて、計数値 Cvを初期値にリセットする。 比較回路 55は、クロックカウンタ 54から供給される計数値 Cvを設定値 Cmaxと比較 し、計数値 Cvが設定値 Cmaxに達したときに同期パルス DPに代わるべきパルス信 号を ORゲート 57の他方の入力端子に与える。
[0028] ゲート生成器 56は、クロックカウンタ 54から供給される計数値 Cvが設定範囲（ゲー ト範囲) Τ Δ内にあるときに、論理値「1」に対応した高レベルのィネーブル信号をゲ ート信号 GPとして ANDゲート 51の一方の入力端子に供給し、計数値 Cvが設定範 囲の外にあるときには、論理値「0」に対応した低レベルのマスク信号をゲート信号 G Pとして ANDゲート 51の一方の入力端子に供給する。よって、マスク信号が ANDゲ ート 51の一方の入力端子に供給される期間、 ANDゲート 51は検出器 50の出力を マスクすることとなる。
[0029] なお、コントローラ 11は、たとえば光記録媒体 2の種別（再生専用型、追記型または 書換型）に応じて、同期検出部 40に制御信号 CTLを供給してゲート生成器 56にお ける設定範囲 Τ Δと比較回路 55における設定値 Cmaxとを適宜変更することができ る。
[0030] 図 4に示した同期検出部 40の動作の一例を図 5のタイミングチャートを参照しつつ 以下に説明する。図 5の例では、説明の便宜上、ゲート生成器 56における設定範囲 Τ Δは「N— 8」から「N— 1」の範囲に設定され、比較回路 55における設定値 Cmax は「N— 1」の値に設定され、遅延回路 53における遅延時間 δは基準クロック CLKの 4周期（4クロック分）に設定されるものとする。
[0031] クロックカウンタ 54の計数値 Cvが「N— 8」から「N— 1」の設定範囲内にある期間（ 時間窓）には、 ANDゲート 51の一方の入力端子に高レベルのィネーブル信号が入 力される。かかる期間（時間窓）内に、図 5 (b)に示されるように検出器 50が時刻 tで
0 シンクフレーム F (p)の同期符号 Scを検出して同期パルス DPを出力した場合、クロッ クカウンタ 54は、リセット端子 SRに入力された同期パルス DPに応じて、時刻 tでクロ
1 ックカウンタ 54の計数値 Cvを「0」にリセットする。またこのリセット動作に応じて、ゲー ト信号 GPは高レベル信号 (イネ一ブル信号)力 低レベル信号 (マスク信号）に変化 する。他方、遅延回路 53は、 ANDゲート 51からの同期パルス DPを 4クロック分の遅 延時間 δだけ遅延させて、図 5 (e)に示されるように時刻 tのときに遅延パルスを与え
2
る。この遅延パルスは、 ORゲート 57を介して同期パルス SPとして出力される。
[0032] その後、クロックカウンタ 54の計数値 Cvが「N— 8」から「N— 1」の設定範囲にある 期間（時間窓）内に、検出器 50がシンクフレーム F (p+ 1)の同期符号 Scの検出に失 敗した場合、比較回路 55は、計数値 Cvが「N— 1」の値に達したときにこれに応じて 、時刻 tで代替パルスを ORゲート 57に与える。この代替パルスは、同期パルス SPと
4
して出力される。また、時刻 tでクロックカウンタ 54は計数値 Cvを「0」の値にリセット
5
する。したがって、光記録媒体 2の記録領域の欠陥や、媒体表面に付着した埃あるい はノイズの混入に起因して信号波形が歪み、これにより同期符号 Scの検出が困難な 場合でも、同期符号 Scを示す代替パルスを生成することが可能である。
[0033] 次に図 3を参照すると、第 1カウンタ部 41は、同期検出部 40からの同期パルス SP に応じて、図 2 (a)に示した各符号ブロック EBに含まれる同期符号 Scを計数して第 1 計数値 Cxを生成する。図 2 (c)に示される通り、各符号ブロック EBは m個のセクタ SB (0)〜3 （!11 1)と1っのリンキング領域1^\とからなり、各セクタ SB (j)は n個のシン クフレーム F (0)〜F (n- 1)からなり、リンキング領域 LAは 2個のシンクフレーム F (X ) , F (Y)力もなるので、各符号ブロック EBに含まれる同期符号 Scの総数は「m X n+ 2」個である。よって、第 1計数値 Cxは、「0」〜「！ n X n+ l」の範囲内の値をとり得る。 第 1計数値 Cxは、最大値「m X n+ l」に達した後は、同期パルス SPに応じて初期値 「0」にリセットされる。
[0034] また、第 1カウンタ部 41は、第 1計数値 Cxがリンキング領域 LAに対応する「m X n」 の値をとるときにリンキング領域 LAを検出し、その検出結果であるリンキング領域信 号 LSを第 2カウンタ部 42に与える。すなわち、第 1カウンタ部 41は、第 1計数値 Cxが 、周期的に配列されたリンキング領域 LA, LA, …の配列周期に対応する設定値「m X njに達したときにリンキング領域 LAを検出することができる。
[0035] 他方、第 2カウンタ部 42は、同期パルス SPに応じて、図 2 (b)に示した各セクタ SB ( j)に含まれる同期符号 Scを計数して第 2計数値 Cyを与える。図 2 (c)に示される通り 、各セクタ3 0)は11個のシンクフレーム （0)〜 （11 1)カらなるので、各セクタ SB ( j)に含まれる同期符号 Scの総数は「n」個である。よって、第 2計数値 Cyは、「0」〜「n —1」の範囲内の値をとり得る。第 2計数値 Cyは、最大値「n— 1」に達した後、同期パ ルス SPに応じて初期値「0」にリセットされる。なお、本実施例では、第 2計数値 Cyは セクタ番号「 と同じ値をとる力 これに限定されるものではな 、。
[0036] また、第 2カウンタ部 42は、リンキング領域信号 LSに応じて、同期ノ ルス SPをマス クすると同時に同期符号 Scの計数動作を一時的に停止する。これにより、第 2カウン タ部 42は、リンキング領域 LAに含まれる同期符号 Scをスキップして (飛び越して）、リ ンキング領域 LA以外のシンクフレーム F (k)に含まれる同期符号 Scを計数することと なる。 [0037] アドレス検出部 45は、第 2カウンタ部 42から供給された第 2計数値 Cyに基づいて、 セクタ SB (j)のアドレス情報を含むシンクフレームを特定することができる。たとえば、 各セクタ SB (j)内の先頭のシンクフレーム F (0)のデータ部分にアドレス情報が含ま れている場合はその先頭のシンクフレーム F (O)を特定でき、各セクタ SB (j)内の 1番 目〜 3番目のシンクフレーム F (O) , F (l) , F (2)のデータ部分にそれぞれアドレス情 報が含まれている場合はそれらシンクフレーム F (O) , F (l) , F (2)を特定できる。ァ ドレス検出部 45は、そのように特定されたシンクフレームのデータ部分力もアドレス情 報を取得し、取得されたアドレス情報に基づ 、てセクタ SB (j)のアドレス (セクタァドレ ス)を検出し、その結果を示す検出信号 DSを出力する。
[0038] 上記構成を有するアドレス取得部 23Aの動作を図 6および図 7のフローチャートを 参照しつつ以下に説明する。図 6と図 7との間は接続子 CI, C2を介して相互接続さ れている。
[0039] 図 6を参照すると、ステップ S10では、第 1カウンタ部 41は第 1計数値 Cxを初期値 にリセットし、第 2カウンタ部 42は第 2計数値 Cyを初期値にリセットする。次いで、第 1 カウンタ部 41および第 2カウンタ部 42は、それぞれ、同期パルス SPの有無に応じて 、同期検出部 40によって同期符号 Scが検出された力否かを判定する (ステップ S11 )。同期符号 Scが検出されたとき、第 1カウンタ部 41は第 1計数値 Cxをインクリメント し (ステップ S12)、さらにインクリメントされた第 1計数値 Cxがリンキング領域 LA (図 2 )に対応する設定値に達しているか否かを判定する (ステップ S 13)。
[0040] 第 1計数値 Cxが設定値に達していると判定したとき (ステップ S13)、第 1カウンタ部 41はリンキング領域信号 LSを発生し (ステップ S 14)、この信号 LSを第 2カウンタ部 4 2に供給する。このとき第 2カウンタ部 42は、リンキング領域信号 LSを検出してこの信 号 LSが存在すると判定し (ステップ S 15)、第 2計数値 Cyのインクリメントをスキップす る。他方、第 1カウンタ部 41が第 1計数値 Cxが設定値に達していないと判定したとき (ステップ S13)は、第 2カウンタ部 42は、リンキング領域信号 LSが存在しないと判定 し (ステップ S 15)、第 2計数値 Cyをインクリメントする (ステップ S 16)。
[0041] その後、アドレス検出部 45は、第 2計数値 Cyに基づいて、現在入力中の復調信号 ISのシンクフレーム（カレントフレーム）力 セクタ SB (j)のアドレス†青報を含むシンクフ レーム（アドレスフレーム）か否かを判定する（図 7 ;ステップ SI 7)。たとえば、第 2計数 値 Cyがアドレスフレームのフレーム番号と一致すれば、アドレス検出部 45はカレント フレームをアドレスフレームであると判定することができる。
[0042] カレントフレームがアドレスフレームでないと判定したとき（ステップ S 17)、アドレス 検出部 45はステップ S21, S23に処理を移行させる。他方、カレントフレームがァドレ スフレームであると判定したとき (ステップ S17)は、アドレス検出部 45は、当該アドレ スフレームのデータ部分からアドレス情報を取得する（ステップ S18)。次いで、ァドレ ス検出部 45は、取得したアドレス情報がセクタアドレスの確定に必要な全てのァドレ ス情報であるか否かを判定する (ステップ S 19)。これは、アドレス情報は各セクタ SB ( j)の中の先頭のシンクフレーム F (0)のみに含まれて!/、るとは限らず、アドレス情報が 複数のシンクフレームに分散して!/、る場合があり得るからである。セクタアドレスの確 定に必要な全てのアドレス情報を取得したと判定したとき (ステップ S 19)、アドレス検 出部 45は、取得されたアドレス情報に基づいてセクタアドレスを検出する (ステップ S 20)。他方、セクタアドレスの確定に必要な全てのアドレス情報を取得していないと判 定したとき (ステップ S 19)は、アドレス検出部 45はステップ S21, S23に処理を移行 させる。
[0043] ステップ S21では、第 1カウンタ部 41は、第 1計数値 Cxが上限値に達した力否かを 判定する。第 1計数値 Cxが上限値に達しているとき、第 1カウンタ部 41は第 1計数値 Cxを初期値にリセットする (ステップ S22)が、第 1計数値 Cxが上限値に達していな いときは、第 1カウンタ部 41はステップ S25に処理を移行させる。他方、ステップ S23 では、第 2カウンタ部 42は、第 2計数値 Cyが上限値に達した力否かを判定する。第 2 計数値 Cyが上限値に達しているとき、第 2カウンタ部 42は第 2計数値 Cyを初期値に リセットする (ステップ S24)が、第 1計数値 Cxが上限値に達していないときは、第 1力 ゥンタ部 41はステップ S25に処理を移行させる。
[0044] ステップ S25では、アドレス検出処理を終了させるカゝ否かが判定される。割り込みな どの命令を受けてアドレス検出処理を終了すると判定した場合、コントローラ 11はァ ドレス検出処理を終了させる力 コントローラ 11がアドレス検出処理を終了させないと 判定した場合、図 6のステップ S 11に処理が戻る。 [0045] 上記の如ぐ第 1実施例のアドレス取得部 23Aによれば、第 1カウンタ部 41は、各 符号ブロック EBに含まれる同期符号 Scを計数し、その第 1計数値 Cxを用いてリンキ ング領域 LAを検出し、その検出結果としてリンキング領域信号 LSを発生するので、 同期符号 Scの特定ビットパターンを検出せずにリンキング領域 LAを検出できる。よ つて、記録領域の欠陥などに起因して特定ビットパターンの検出が困難な場合でも、 リンキング領域 LAの検出が可會である。
[0046] また、アドレス検出部 45は、第 2カウンタ部 42の出力である第 2計数値 Cyを用いて セクタアドレスを検出し得る。第 2カウンタ部 42は、第 1カウンタ部 41からのリンキング 領域信号 LSに応じて計数動作を一時的に停止した後に第 2計数値 Cyをリセットする ので、アドレス検出部 45は、セクタ SB (j)のアドレス情報を含むアドレスフレームを確 実に特定できる。
[0047] リンキング領域信号 LSを利用しない場合、図 8 (a) , (b)に示すように、第 2カウンタ 部 42の第 2計数値 Cyは上限値「n—l」に達した後にリセットされる力 このとき、リン キング領域 LAのシンクフレーム F (X) , （丫）のフレーム番号「 」， 「Y」に対応する 第 2計数値 Cyはそれぞれ「0」， 「1」になる。よって、リンキング領域 LAに続くシンクフ レーム F (O) , F (l) ,…のフレーム番号と第 2計数値 Cyとの間の対応関係が不正確 になる。
[0048] 一方、図 9 (c)に示すリンキング領域信号 LSを利用する場合は、図 9 (a) , (b)に示 すように、第 2カウンタ部 42は、リンキング領域信号 LSに応じて時刻 t〜tの間だけ
0 1 計数動作を一時的に停止した後に第 2計数値 Cyをリセットするので、リンキング領域 LAに続ぐンンクフレーム F (O) , F (l) ,…のフレーム番号と第 2計数値 Cyとの間の対 応関係は正確となる。よって、アドレス検出部 45は、第 2計数値 Cyに基づきアドレス フレームを正確に特定することが可能である。
[0049] さらに、アドレス取得部 23Aは、図 4に示した同期検出部 40を用いるので、光記録 媒体 2の記録領域の欠陥などに起因して再生信号にエラーが発生し、同期符号 Sc の検出が不可能な場合でも、当該同期符号 Scを示す代替パルスを同期パルス SPと して発生することができる。よって、第 1カウンタ部 41は同期符号 Scを確実に計数す ることができ、高い信頼性をもってリンキング領域 LAを検出することが可能である。 [0050] なお、上記第 1実施例では、第 2カウンタ部 42は、リンキング領域信号 LSに応じて 計数動作を一時的に停止した後に第 2計数値 Cyをリセットする処理を採用している 1S この処理の代わりに、リンキング領域信号 LSに応じて、計数動作を一時的に停 止することなく所定時間経過後に第 2計数値 Cyをリセットする処理を採用してもよい。 また、計数動作を一時的に停止することなくリンキング領域信号 LSの立ち下がりエツ ジで第 2計数値 Cyをリセットしてもよ 、。
第 2実施例
[0051] 次に、第 2実施例に係るアドレス取得部 23について以下に説明する。図 10は、第 2 実施例のアドレス取得部 23Bの構成を概略的に示す機能ブロック図である。図 10に 示される構成要素のうち、図 3に示した構成要素と同一符号を付された要素は、図 3 に示した構成要素と同一機能を有するものであり、その詳細な説明を省略する。
[0052] 図 10を参照すると、第 2実施例のアドレス取得部 23Bは、上記第 1実施例のァドレ ス取得部 23Aの構成に加えて検査ブロック 60を有する。この検査ブロック 60は、 ID 検出部 (識別子検出部） 61,シフトレジスタ 62,番号検出部 63および比較部 64を有 している。
[0053] ID検出部 61は、同期検出部 40からの同期パルス SPに同期し、 2値化信号 BS 基づいて、同期符号 Scのビットパターンに割り当てられた識別子 (識別番号)を検出 するものである。シフトレジスタ 62は、 ID検出部 61から与えられた識別子 S (k) , · ··, S (k-r) (rは 1以上の整数)を 2個以上記憶し、これら識別子の組み合わせを番号検 出部 63に与える。番号検出部 63は、これら識別子の組み合わせに基づいてカレント フレームのフレーム番号 Cnを検出する。そして、比較部 64は、番号検出部 63からの フレーム番号 Cnを第 2カウンタ部 42からの第 2計数値 Cyと比較し、当該フレーム番 号 Cnが第 2計数値 Cyと一致したときにのみ、フレーム番号 Cnをアドレス検出部 45に 与える。フレーム番号 Cnが第 2計数値 Cyと一致しないときは、比較部 64は、フレー ム番号 Cnに代えて第 2計数値 Cyをアドレス算出部 45に与える。
[0054] 上記の如ぐ第 2実施例のアドレス取得部 23Bは、第 2カウンタ部 42の出力である 第 2計数値 Cyを用いてフレーム番号 Cnの正否を検査することができる。
第 3実施例 [0055] 次に、第 3実施例に係るアドレス取得部 23について以下に説明する。図 11は、第 3 実施例のアドレス取得部 23Cの構成を概略的に示す機能ブロック図である。図 11に 示される構成要素のうち、図 3に示した構成要素と同一符号を付された要素は、図 3 に示した構成要素と同一機能を有するものであり、その詳細な説明を省略する。
[0056] 図 11を参照すると、第 3実施例のアドレス取得部 23Cは、同期検出部 40,第 1カウ ンタ部 41C,第 2カウンタ部 42,アドレス検出部 45,演算部 70および検査部 71を有 する。第 1カウンタ部 41Cは、上記第 1実施例の第 1カウンタ部 41 (図 3)と同様に第 1 計数値 Cxを生成し、この第 1計数値 Cxを用いてリンキング領域 LAを検出し、その検 出結果であるリンキング領域信号 LSを生成する。第 1カウンタ部 41Cは、さらに、検 查部 71から供給された値 Cpで第 1計数値 Cxを置換する機能を有する。
[0057] 演算部 70は、アドレス検出部 45で検出されたセクタアドレスに基づいて符号ブロッ ク EB (図 2)におけるシンクフレーム F (k)の位置を特定する値（以下「検査値」と呼ぶ 。）Cpを算出する。検査値 Cpとしては、たとえば、符号ブロック EBにおいて、先頭セ クタ SB (0)の先頭のシンクフレーム F (O)から、当該セクタアドレスで指定されるセクタ SB (j)のアドレスフレーム F )までのシンクフレーム数を使用できる。このとき、検査 値 Cpは以下の式（1)で与えられる。
[0058] Cp=j X n+ α . …ひ）
ここで、 jは、セクタアドレスで指定されるセクタ SB (j)の番号であり、 nは、各セクタに 含まれるシンクフレームの総数であり、 αは、オフセット値である。セクタアドレスの確 定に必要なアドレスフレームの数が 1個の場合は、オフセット値 αを「1」の値に設定 することができ、セクタアドレスの確定に必要なアドレスフレームの数が q個（qは 2以 上の整数)の場合は、オフセット値 aを「q」の値に設定することができる。
[0059] 検査部 71は、検査値 Cpを第 1計数値 Cxと比較して当該検査値 Cpが第 1計数値 C Xと一致しな 、ときは、第 1カウンタ部 41 Cに保持されて ヽる第 1計数値 Cxを検査値 C Pで置換する。
[0060] ここで、セクタアドレスにエラーが発生し得る場合を考慮すれば、検査部 71は、 K回
(Kは 2以上の整数)連続して検査値 Cpが第 1計数値 Cxと一致しないときに限り、第 1計数値 Cxを検査値 Cpで置換することが好ましい。さらに、 Kは 3以上の回数である ことが望ましい。セクタアドレスにエラーが発生する確率は 10— 5のオーダーであり、 3 回連続してセクタアドレスにエラーが発生する確率は 10— 15のオーダーであるから、光 記録媒体 2の 1枚にっ 、て 3回連続したセクタアドレスのエラーは発生しな ヽと 、える 。よって、 Kを 3以上の回数に設定すれば、セクタアドレスに発生するエラーの影響を 実質的に排除することができる。
[0061] 上記構成を有するアドレス取得部 23Cの動作を図 12および図 13のフローチャート を参照しつつ以下に説明する。図 12と図 13との間は接続子 C3, C4を介して相互接 続されている。
[0062] 図 12を参照すると、上記第 1実施例のステップ S10〜S20の手順（図 6および図 7) が実行される。ステップ S20でセクタアドレスが検出された後、アドレス検出部 45は、 誤り訂正符号 (パリティビット）を用いてセクタアドレスの正否を検査する (ステップ S40 )。セクタアドレスが正しくないと判定したとき (ステップ S40)、アドレス検出部 45はス テツプ S 11に処理を戻す。他方、セクタアドレスが正しいと判定したとき (ステップ S40 )、演算部 70が、上記の通りにセクタアドレスに基づいて検査値 Cpを算出する（図 13 ；ステップ S41)。
[0063] 続いて、検査部 71は、検査値 Cpを第 1カウンタ部 41C力も供給された第 1計数値 C Xと比較し (ステップ S42)、検査値 Cpが第 1計数値 Cxと一致するか否かを判定する（ ステップ S43)。検査値 Cpが第 1計数値 Cxと一致するときは、検査部 71は整数変数 Zに「0」の値を設定し (ステップ S44)、その後、ステップ S21, S23に処理を移行させ る。
[0064] 他方、検査値 Cpが第 1計数値 Cxと一致しな 、と判定したとき (ステップ S43)、検査 部 71は、変数 Zを「1」だけインクリメントし (ステップ S45)、続けて変数 Zが所定回数（ たとえば、 3回）以上力否かを判定する (ステップ S46)。変数 Zが所定回数以上のとき 、検査部 71は、第 1カウンタ部 41Cに保持されている第 1計数値 Cxを検査値 Cpで置 換し (ステップ S47)、その後、ステップ S 11 (図 12)に処理を移行させる。他方、変数 Zが所定回数未満のとき、セクタアドレスにエラーが発生した場合を考慮して、検査部 71はステップ S 11 (図 12)に処理を移行させる。
[0065] 上記ステップ S44で検査部 71が整数変数 Zに「0」の値を設定した後は、上記第 1 実施例のステップ S21〜S25の手順（図 7)が実行される。ステップ S25で、アドレス 検出処理を終了すると判定した場合、コントローラ 11はアドレス検出処理を終了させ る力 コントローラ 11がアドレス検出処理を終了させないと判定した場合、図 12に示 されるステップ S 11に処理が戻る。
[0066] 以上の通り、第 3実施例のアドレス取得部 23Cは、第 1カウンタ部 41Cの計数動作 にエラーが発生して不正確な第 1計数値 Cxが生じた場合でも、この第 1計数値 Cxを 、セクタアドレスに基づいて算出された正確な検査値 Cpで置換することができる。こ のため、リンキング領域 LAの検出精度の向上が可能になる。
第 4実施例
[0067] 次に、第 4実施例に係るアドレス取得部 23について以下に説明する。図 14は、第 4 実施例のアドレス取得部 23Dの構成を概略的に示す機能ブロック図である。図 14に 示される構成要素のうち、図 11に示した構成要素と同一符号を付された要素は、図 11に示した構成要素と同一機能を有するものであり、その詳細な説明を省略する。
[0068] 図 14を参照すると、アドレス取得部 23Dは、上記第 3実施例の同期検出部 40,第 1 カウンタ部 41C,アドレス検出部 45,演算部 70および検査部 71を有する。アドレス 取得部 23Dは、さらに、第 1カウンタ部 41C力も供給された第 1計数値 Cxを、各セク タ SB (j)内におけるシンクフレーム F (k)の位置を特定する値 (以下、単に「変換値」と 呼ぶ。）Crへ変換する変換部 72を有している。変換値 Crは、たとえばシンクフレーム F (k)のフレーム番号「k」にすることができる力 これに限定されるものではない。アド レス検出部 45は、変換部 72から供給された変換値 Crに基づいてセクタ SB (j)のアド レス情報を含むシンクフレームを特定することができる。
[0069] このように、第 4実施例のアドレス取得部 23Dは、上記第 1実施例〜第 3実施例で 使用されている第 2カウンタ部 42を必要としないので、簡易構成を実現することが可 能である。
第 5実施例
[0070] 次に、第 5実施例に係るアドレス取得部 23について以下に説明する。図 15は、第 5 実施例のアドレス取得部 23Eの構成を概略的に示す機能ブロック図である。図 15に 示される構成要素のうち、図 3に示した構成要素と同一符号を付された要素は、図 3 に示した構成要素と同一機能を有するものであり、その詳細な説明を省略する。
[0071] 図 15を参照すると、アドレス取得部 23Eは、同期検出部 40,第 1カウンタ部 41E, 第 2カウンタ部 42, アドレス検出部 45, ID検出部 61および遅延パルス発生器 73を 有する。第 1カウンタ部 41Eは、上記第 1実施例の第 1カウンタ部 41 (図 3)と同様に 第 1計数値 Cxを生成し、この第 1計数値 Cxを用いてリンキング領域 LAを検出し、そ の検出結果であるリンキング領域信号 LSを生成する。第 1カウンタ部 41Eは、さらに 、遅延パルス発生器 73から供給された遅延パルス DDPに応じて、当該第 1カウンタ 部 41Eに保持される第 1計数値 Cxを所定値に設定する機能を有する。
[0072] また、同期検出部 40は、上記第 1実施例の同期検出部 40 (図 4)と同じ構成を有し 、第 1カウンタ部 41Eからのリンキング領域信号 LSに応じて、図 4に示したゲート生成 器 56 (図 4)における設定範囲 Τ Δを拡大させる機能を有している。上記の通り、ゲー ト生成器 56は、クロックカウンタ 54からの計数値 Cvが設定範囲 Τ Δ内にあるときには 高レベルのイネ一ブル信号をゲート信号 GPとして ANDゲート 51に供給する一方で 、計数値 Cvが設定範囲 Τ Δの外にあるときには、低レベルのマスク信号をゲート信号 GPとして ANDゲート 51に供給するものである。
[0073] 上記第 1実施例〜第 4実施例でのデータフォーマットは、リンキング領域 LAのシン クフレーム F (X) , F (Y)の記録開始位置が周期的に配置されていることを前提とする 。書換型光ディスクのデータフォーマットでは、図 16 (a)に示されるように、記録済み の符号ブロックと追記された符号ブロックとの間のつながりを示すリンキング領域 LA にお 、て、シンクフレーム F (Y)の記録開始位置をランダムにシフトさせるデータフォ 一マットも存在する。このような記録開始位置のシフトは SPS (Start Position Shift)と 呼ばれて 、る。光記録媒体 2の情報記録領域上の同じ位置に同じビットパターンを 繰り返し記録すれば媒体材料は劣化して繰り返し記録性能が低下するが、 SPSは、 このような媒体材料の劣化を低減させるものである。以下に説明する通り、符号ブロッ ク F (Y)の記録開始位置がシフトしても、図 4に示した同期検出部 40は、当該符号ブ ロック F (Y)の同期符号 Scを確実に検出できる。
[0074] 上記第 1実施例のアドレス取得部 23A (図 3)では、同期検出部 40にはリンキング 領域信号 LSが供給されないので、図 4に示されるゲート生成器 56での設定範囲 Τ Δ は一定である。この場合の第 1実施例のアドレス取得部 23Aの動作を図 16のタイミン グチャートを参照しつつ以下に説明する。図 16の例では、設定範囲 Τ Δ力「N— 8」 から「N— 1」の範囲に設定され、比較回路 55における設定値 Cmaxは「N— 1」の値 に設定され、遅延回路 53における遅延時間 δは基準クロック CLKの 4周期（4クロッ ク分）に設定されるものとする。
[0075] 図 16 (a)〜（e)を参照すると、図 4に示される検出器 50は、計数値 Cvが「N— 5」の 値になった時点（時刻 t )でシンクフレーム F (X)の同期符号 Scを検出して同期パル
0
ス DPを出力する。この同期パルス DPは、遅延回路 53で遅延した後、時刻 tで ORゲ
2 ート 57からパルス SPとして出力される。その後、検出器 50は、時刻 tで、その記録開
3
始位置がシフトしたシンクフレーム F (Y)の同期符号 Scを検出して同期パルス DPを ANDゲート 51に与える。しかしながら、この同期パルス DPは計数値 Cvの設定範囲 Τ Δの外で発生したので、 ANDゲート 51は同期パルス DPをマスクすることとなる。
[0076] よって、検出器 50がシンクフレーム F (Y)同期符号 Scの検出に失敗したときと同様 に、比較回路 55は、計数値 Cvが「N— 1」の値になった時点（時刻 t )で出力パルス S
4
Pを発生する。このため、同期パルス DPの発生時刻 tと出力パルス SPの発生時刻 t
3 4 との間の時間的なズレが大きくなる。また、クロックカウンタ 54の計数値 Cvは、同期パ ルス DPの発生時刻 tから大きく遅れた時刻 tで初期値「0」にリセットされるので、これ
3 5
より後、シンクフレーム F (0) , F (l) , …の同期符号 Sc, Sc,…を検出するための高 レベルのゲート信号 GPの発生期間が所望の位置力 シフトしてしまう。よって、計数 値 Cvの設定範囲 Τ Δと同期符号 Scの位置との対応関係も不正確になる。
[0077] し力しながら、図 15に示される第 5実施例のアドレス取得部 23Eでは、同期検出部 40にリンキング領域信号 LSが供給されており、図 4に示されるゲート生成器 56での 設定範囲 Τ Δはリンキング領域信号 LSに応じて可変であるから、同期パルス DPの 発生時刻 tと出力パルス SPの発生時刻 tとの間の時間的なズレを小さくすることがで
3 4
きる。たとえば、図 17 (a)〜(f)のタイミングチャートを参照すると、時刻 tで発生した
2
遅延パルス SPに応じて、図 15に示される第 1カウンタ部 41Eは高レベルのリンキング 領域信号 LSを生成し、この信号 LSを同期検出部 40のゲート生成器 56 (図 4)に供 給する。ゲート生成器 56は、高レベルのリンキング領域信号 LSに応じて、設定範囲 T Δを「N— 8」〜「N— 1」の範囲から「N— 11」〜「N— 1」の範囲へ拡大することがで きる。このとき、図 17 (b)に示される時刻 tで発生した同期パルス DPは、 ANDゲート
3
51でマスクされずに遅延回路 53に伝達する。そして、図 17 (e)に示されるように遅延 回路 53は、時刻 t力 基準クロック CLKの 4クロック周期だけ遅延した時刻 tで遅延
3 5 パルス SPを出力することとなる。
[0078] したがって、第 5実施例のアドレス取得部 23Eは、同期パルス DPの発生時刻 tと出
3 力パルス SPの発生時刻 tとの間の時間的なズレを小さくすることができ、これにより、
5
計数値 Cvの設定範囲 Τ Δと同期符号 Scの位置との対応関係すなわち同期関係を 正確なものにすることができる。
[0079] 次に、図 15を参照しつつアドレス取得部 23Eの全体の動作を説明する。第 1カウン タ部 41Eは、第 1計数値 Cxに基づいてリンキング領域 LAを検出したとき、同期検出 部 40からの同期ノ ルス SPの計数動作を一時的に停止する。 ID検出部 61は、上記 第 2実施例の ID検出部 61 (図 10)と同じ機能を有しており、この ID検出部 61は、同 期検出部 40からの同期ノ ルス SPに同期し、 2値ィ匕信号 BSに基づいて、同期符号 S cのビットパターンに割り当てられた識別子 (識別番号)を検出する。遅延ノ ルス発生 器 73は、 ID検出部 61から供給された識別子に対応する遅延時間 Tを設定し、遅延
D
時間 Tの後に遅延パルス DDPを生成し、このパルス DDPを第 1カウンタ部 41Eに与
D
える。第 1カウンタ部 41Eは、遅延パルス DDPに応じて第 1計数値 Cxを所定値に設 定した後、同期パルス SPの計数動作を再開する。
[0080] 上記アドレス取得部 23Eの動作の一例を図 18 (a)〜（e)のタイミングチャートを参 照しつつ以下に説明する。図 18 (a) , (b)に示されるように、同期検出部 40は、 2値 化信号 BSのシンクフレーム F (n—2) , F (n- l) , F (X) , F (Y) , F (O) , F (l) , …の 同期符号 Sc, Sc,…を順次検出し、検出ノ ルス SPを順次生成する。第 1カウンタ部 41Eは、入力される検出パルス SPに応じて第 1計数値 Cxをインクリメントする。図 18 (c)で示した値「m X n—2」， 「m X n—l」， 「m X n」，…は、第 1計数値 Cxを表すも のである。
[0081] 時刻 tでは、同期検出部 40は、リンキング領域 LAのシンクフレーム F (X)の同期符
0
号 Scを検出し、その同期パルス SPを第 1カウンタ部 41Eに与える。図 18 (e)に示さ れるように、第 1カウンタ部 41Eは、当該同期パルス SPに応じて第 1計数値 Cxをイン クリメントし、当該インクリメントされた第 1計数値 Cxに基づいて、高レベルのリンキン グ領域信号 LSを発生する。同時に、図 18(c)に示されるように第 1カウンタ部 41Eは 、時刻 tより後、第 1計数値 Cxの計数動作を一時的に停止する。遅延パルス発生器
0
73は、その時刻 tから遅延時間 Tの後の時刻 tで遅延パルス DDPを発生する。遅
0 D 2
延時間 Tは、リンキング領域 LAの先頭のシンクフレーム F(X)の識別子のみに基づ
D
いて決定されてもよいし、あるいはシンクフレーム F(X), F(Y)の 2つの識別子に基 づいて決定されてもよい。遅延パルス DDPを受けた第 1カウンタ部 41Eは、第 1計数 値 Cxを上限値「mXn+l」に設定する。その後の時刻 tで、第 1カウンタ部 41Eは、
3
同期検出部 40からの同期ノ ルス SPに応じて第 1計数値 Cxを初期値「0」にリセットす る。同時に、第 1カウンタ部 41Eは、同期パルス SPの計数動作を再開するとともに、リ ンキング領域信号 LSの信号レベルを高レベル力 低レベルに切り換える。
[0082] 以上のように第 5実施例のアドレス取得部 23Eは、リンキング領域 LAの検出に応じ て同期パルス SPの計数動作を一時的に停止し、所定の同期パルス SPの発生時点 から遅延時間 Tの後に第 1計数値 Cxを所定の上限値「mXn+l」に設定する。よつ
D
て、第 1計数値 Cxを適切なタイミングで正し 、値にリセットすることができる。
[0083] 上記の例では、リンキング領域 LAは 2個のシンクフレーム F (X) , F (Y)で構成され ているが、リンキング領域 LAが 3個以上のシンクフレームで構成されるデータフォー マットも存在し得る。力かる場合のアドレス取得部 23Eの動作の一例を図 19 (a)〜（e )のタイミングチャートを参照しつつ以下に説明する。
[0084] 図 19(a)に示されるように、リンキング領域 LAは、 4個のシンクフレーム F(X) , F(Y ), F(P), F(Q)で構成されている。図 19(b)に示されるように、同期検出部 40は、 2 値化信号 BSのシンクフレーム F(n—2), F(n-l), F(X), F(Y), F(P), F(Q), F (0), F(l),…の同期符号 Sc, Sc,…を順次検出し、検出パルス SPを順次生成す る。第 1カウンタ部 41Eは、入力される検出パルス SPに応じて第 1計数値 Cxをインク リメントする。図 19(c)で示した値「mXn— 2」， 「mXn— 1」, 「mXn」，…は、第 1計 数値 Cxを表したものである。
[0085] 時刻 tでは、同期検出部 40は、リンキング領域 LAの先頭のシンクフレーム F (X)の 同期符号 Scを検出し、その同期パルス SPを第 1カウンタ部 41Eに与える。図 19 (e) に示されるように、第 1カウンタ部 41Eは、当該同期パルス SPに応じて第 1計数値 Cx をインクリメントし、当該インクリメントされた第 1計数値 Cxに基づいて高レベルのリン キング領域信号 LSを生成する。同時に、図 19 (c)に示されるように第 1カウンタ部 41 Eは、時刻 tより後、第 1計数値 Cxの計数動作を一時的に停止する。遅延パルス発
0
生器 73は、その時刻 tから遅延時間 Tの後の時刻 tで遅延パルス DDPを発生する
0 D 4
。遅延時間 Tは、リンキング領域 LAの先頭のシンクフレーム F (X)の識別子のみに
D
基づいて決定されてもよいし、あるいはシンクフレーム F(X) , F (Y) , F (P) , F (Q)の うちの 2つ以上の識別子に基づ 、て決定されてもよ!、。遅延ノ ルス DDPを受けた第 1カウンタ部 41Eは、第 1計数値 Cxを上限値「m X n+ l」に設定する。その後の時刻 tで、第 1カウンタ部 41Eは、同期検出部 40からの同期ノルス SPに応じて第 1計数
5
値 Cxを初期値「0」にリセットする。同時に、第 1カウンタ部 41Eは、同期パルス SPの 計数動作を再開するとともに、リンキング領域信号 LSの信号レベルを高レベルから 低レベルに切り換える。
[0086] 以上のように第 5実施例のアドレス取得部 23Eは、リンキング領域 LAが 3個以上の シンクフレームで構成されて ヽる場合でも、第 1計数値 Cxを適切なタイミングで正し V、値にリセットすることができる。
第 6実施例
[0087] 図 20は、本発明の第 6実施例に係るディンターリーバ 25の構成を概略的に示す機 能ブロック図である。第 6実施例のディンターリーバ 25は、シンボルカウンタ 80とメモ リ制御部 81とを含む。
[0088] シンボルカウンタ 80は、同期検出部 40からの同期パルス SPに同期しつつ、復調 回路 24力も供給される復調信号 ISのシンクフレーム各々に含まれるインターリーブさ れた符号シンボルを計数してその計数値 Cbを生成する。各符号シンボルの符号長 は、ディンターリーブの際に参照される所定単位 (たとえば、 1バイト)であればよい。
[0089] メモリ制御部 81は、所定のメモリマップに従ってアドレス指定しつつ復調信号 ISの 符号シンボルを第 2バッファメモリ 26に書き込むことによりディンターリーブを実行す る。このとき、メモリ制御部 81は、第 1カウンタ部 41からの第 1計数値 Cxと符号シンポ ルの計数値 Cbとを用いて復調信号 ISの中の各符号シンボルを特定することができる
[0090] 図 21 (A) , (B)は、メモリ制御部 81により実行されるディンターリーブを説明するた めの図である。図 21 (A)は復調信号 ISのデータマップを、図 21 (B)はディンターリ ーブの後の第 2バッファメモリ 26のメモリマップをそれぞれ示す。図 21 (A)に示される ように、ディンターリーブされるデータの一単位は、（m+ 1)列 X n行 (m, nは 2以上 の整数）からなり、 m X n個の符号シンボル A(i, j) (iは 0〜n—l ;jは 0〜m—l)と n個 の同期符号 Scとで構成される。各行が、シンクフレームを表しており、たとえば i番目 の行は、 1つの同期符号 Scと m個の符号シンボル A (i, 0)〜A(i, m— 1)とで構成さ れる。符号シンボルの計数値 Cbは「0」から「m— 1」の範囲の値をとり、行方向に符号 シンボルを指定するものである。第 1計数値 Cxは「0」から「n— 1」の範囲の値をとり、 列方向に符号シンボルを指定するものである。
[0091] このようにメモリ制御部 81は、 2つの計数値 Cx, Cbを用いて、復調信号 ISの各符 号シンボルを特定しつつディンターリーブを実行することができる。
第 7実施例
[0092] 図 22は、本発明の第 7実施例に係るディンターリーバ 25の構成を概略的に示す機 能ブロック図である。第 7実施例のディンターリーバ 25は、シンボルカウンタ 82,検査 部 83,メモリ制御部 84および演算部 85を含む。
[0093] シンボルカウンタ 82は、同期検出部 40からの同期パルス SPに同期しつつ、復調 回路 24力も供給される復調信号 ISのシンクフレーム各々に含まれるインターリーブさ れた符号シンボルを計数してその計数値 Csを生成する。各符号シンボルの符号長 は、ディンターリーブの際に参照される所定単位 (たとえば、 1バイト)であればよい。
[0094] 検査部 83は、演算部 85で算出された値を用いて、シンボルカウンタ 82からの計数 値 Csを検査する機能を有する。メモリ制御部 84は、所定のメモリマップに従ってアド レス指定しつつ復調信号 ISの符号シンボルを第 2バッファメモリ 26に書き込むことに よりディンターリーブを実行する。このとき、メモリ制御部 84は、検査部 83で検査され た値 Csのみを用いて復調信号 ISの中の各符号シンボルを特定することができる。
[0095] 図 23 (A) , (B)は、メモリ制御部 84により実行されるディンターリーブを説明するた めの図である。図 23 (A)は復調信号 ISのデータマップを、図 23 (B)はディンターリ ーブの後の第 2バッファメモリ 26のメモリマップをそれぞれ示す。図 23 (A)に示される ように、ディンターリーブされるデータの一単位は、（m+ 1)列 X n行 (m, nは 2以上 の整数）からなり、 111 11個の符号シンボル八(1 111 +_)) (iは 0〜n—l ;jは 0〜m—l) と n個の同期符号 Scとで構成される。各行が、シンクフレームを表しており、たとえば i 番目の行は、 1つの同期符号 Scと m個の符号シンボル A (i X m)〜A (i X m+m— 1 )とで構成される。符号シンボルの計数値 Csは「0」から「n X m— 1」までの範囲内の 値をとるシリアルな値である。
[0096] 演算部 85は、第 1カウンタ部 41からの第 1計数値 Cxに基づいて各符号シンボルの 位置を示す値，たとえば図 23 (A)に示される各行の先頭の符号シンボル A (0) , A( m) , · ··, A( (n— 1) X m)の番号「0」， 「m」， · · ·, 「（n— 1) X m」を算出することができ 、算出された値を検査部 83に与える。
[0097] 検査部 83は、演算部 85で算出された値を符号シンボルの計数値 Csと比較し、当 該計数値 Csが当該算出された値に一致しないときは当該計数値 Csを当該算出され た値で置換する。このようにして検査部 83は、演算部 85で算出された値を用いてシリ アルな計数値 Csの正否を検査することができる。したがって、計数値 Csにエラーが 発生した場合でも、このエラーの訂正が可能である。

Claims

請求の範囲
[1] 連続的に配列された複数の符号ブロックと周期的に配列された複数のリンキング領 域とを有し、前記符号ブロックの各々が前記リンキング領域の 1つと複数のセクタとを 含み、前記セクタの各々が複数のシンクフレームを含み、前記リンキング領域の各々 が少なくとも 1つのシンクフレームを含み、且つ前記セクタおよび前記リンキング領域 に含まれるシンクフレームの各々が同期符号とデータ部分とで構成される光記録媒 体から情報を再生する再生装置であって、
前記シンクフレーム力 前記同期符号を検出して検出信号を与える同期検出部と、 前記検出信号に応じて前記符号ブロック各々に含まれる前記同期符号を計数して 第 1計数値を与える第 1カウンタ部と、を備え、
前記第 1カウンタ部は、前記第 1計数値を用いて前記リンキング領域を検出すること を特徴とする光記録媒体の再生装置。
[2] 請求項 1記載の再生装置であって、
前記検出信号に応じて前記セクタ各々に含まれる前記同期符号を計数して第 2計 数値を与える第 2カウンタ部と、
前記第 2計数値に基づいて前記セクタのアドレス情報を含むシンクフレームを特定 し、当該特定されたシンクフレームのデータ部分から取得したアドレス情報に基づ ヽ てセクタアドレスを検出するアドレス検出部と、をさらに備え、
前記第 2カウンタ部は、前記第 1カウンタ部による前記リンキング領域の検出結果に 応じて前記第 2計数値をリセットすることを特徴とする光記録媒体の再生装置。
[3] 請求項 2記載の再生装置であって、前記第 1カウンタ部は、前記第 1計数値が前記 リンキング領域の配列周期に対応する設定値に達したときに前記リンキング領域を検 出したと判定することを特徴とする光記録媒体の再生装置。
[4] 請求項 2または 3記載の再生装置であって、前記第 2カウンタ部は、前記第 1カウン タ部による前記リンキング領域の検出結果に応じて前記同期符号の計数動作を一時 的に停止することを特徴とする光記録媒体の再生装置。
[5] 請求項 2から 4のうちのいずれか 1項に記載の再生装置であって、
前記同期符号力 当該同期符号の識別子を検出する識別子検出部と、 前記識別子に基づいて前記シンクフレームの番号を検出する番号検出部と、 当該検出されたシンクフレームの番号を前記第 2計数値と比較して当該番号が前 記第 2計数値と一致したときにのみ、前記第 2計数値に代えて当該検出されたシンク フレームの番号を前記アドレス検出部に与える比較部と、
をさらに備えることを特徴とする光記録媒体の再生装置。
[6] 請求項 2から 5のうちのいずれか 1項に記載の再生装置であって、
前記アドレス検出部で検出されたセクタアドレスに基づいて前記符号ブロック内に おける前記シンクフレームの位置を特定する値を算出する演算部と、
当該算出された値を前記第 1計数値と比較して当該算出された値が前記第 1計数 値と一致しないときは前記第 1計数値を当該算出された値で置換する検査部と、 をさらに備えることを特徴とする光記録媒体の再生装置。
[7] 請求項 6記載の再生装置であって、前記演算部は、当該算出された値が前記第 1 計数値と K回 (Kは 2以上の整数)連続して一致しないときに限り、前記第 1計数値を 当該算出された値で置換することを特徴とする光記録媒体の再生装置。
[8] 請求項 7記載の再生装置であって、前記 Kは 3以上の回数に設定されることを特徴 とする光記録媒体の再生装置。
[9] 請求項 6から 8のうちのいずれか 1項に記載の再生装置であって、前記演算部で算 出されるべき値を Cp、前記セクタアドレスで指定される前記セクタの番号 、前記セ クタの各々に含まれる前記シンクフレームの総数を n、オフセット値をひ、でそれぞれ 表すとき、 Cp=j X n+ a、の関係式に従って前記演算部は前記 Cpの値を算出する ことを特徴とする光記録媒体の再生装置。
[10] 請求項 1記載の再生装置であって、
前記シンクフレームのデータ部分力 アドレス情報を取得し、当該取得されたァドレ ス情報に基づいてセクタアドレスを検出するアドレス検出部と、
当該算出されたセクタアドレスに基づいて前記符号ブロック内における前記シンク フレームの位置を特定する値を算出する演算部と、
当該算出された値を前記第 1計数値と比較して当該算出された値が前記第 1計数 値と一致しないときは前記第 1計数値を当該算出された値で置換する検査部と、 前記第 1計数値を前記セクタ内における前記シンクフレームの位置を特定する値へ 変換する変換部と、をさらに備え、
前記アドレス検出部は、当該変換された値で指定されるシンクフレームのデータ部 分力 前記アドレス情報を取得することを特徴とする光記録媒体の再生装置。
[11] 請求項 1から 10のうちのいずれ力 1項に記載の再生装置であって、
前記同期検出部は、
前記シンクフレーム力 前記同期符号を検出して前記検出信号を与える検出器と、 基準クロックを計数して計数値を与えるとともに前記検出信号に応じて前記計数値 をリセットするクロックカウンタと、
前記基準クロックの計数値を設定値と比較して当該計数値が前記設定値に達した ときに前記検出信号に代わるべき信号を与える比較回路と、を含むことを特徴とする 光記録媒体の再生装置。
[12] 請求項 11記載の再生装置であって、前記同期検出部は、前記基準クロックの計数 値が設定範囲の外にあるときは前記検出信号をマスクするゲート生成器をさらに含 むことを特徴とする光記録媒体の再生装置。
[13] 請求項 12記載の再生装置であって、前記情報記録領域は、周期的な位置からラ ンダムにシフトした位置に記録されたリンキング領域を含み、
前記同期検出部は、前記第 1カウンタ部による前記リンキング領域の検出結果に応 じて前記設定範囲を拡大させることを特徴とする光記録媒体の再生装置。
[14] 請求項 13記載の再生装置であって、
前記同期符号力 当該同期符号の識別子を検出する識別子検出部と、 前記識別子に対応する遅延時間の後に遅延パルスを発生するパルス発生器と、を さらに備え、
前記第 1カウンタ部は、前記遅延パルスに応じて前記第 1計数値を所定値に設定 することを特徴とする光記録媒体の再生装置。
[15] 請求項 1から 14のうちのいずれ力 1項に記載の再生装置であって、
前記光記録媒体から読み出された変調信号を復調して復調信号を与える復調回 路と、 前記復調信号にディンターリーブを施すディンターリーバと、
前記ディンターリーブが施された信号を記憶するノ ッファメモリと、をさらに備え、 前記ディンターリーバは、
前記復調信号のシンクフレーム各々に含まれるインターリーブされた符号シンボル を計数して計数値を与えるシンポノレカウンタと、
前記第 1カウンタ部力 の前記第 1計数値と前記符号シンボルの計数値とに基づき 且つ所定のメモリマップに従ってメモリアドレスを指定しつつ前記符号シンボルを前 記バッファメモリに書き込むことにより前記復調信号に前記ディンターリーブを施すメ モリ制御部と、を含むことを特徴とする光記録媒体の再生装置。
[16] 請求項 1から 14のうちのいずれ力 1項に記載の再生装置であって、
前記光記録媒体から読み出された変調信号を復調して復調信号を与える復調回 路と、
前記復調信号にディンターリーブを施すディンターリーバと、
前記ディンターリーブが施された信号を記憶するノ ッファメモリと、をさらに備え、 前記ディンターリーバは、
前記復調信号の所定数のシンクフレームに含まれるインターリーブされた符号シン ボルを計数して計数値を与えるシンボルカウンタと、
前記符号シンボルの計数値に基づき且つ所定のメモリマップに従ってメモリアドレ スを指定しつつ前記符号シンボルを前記バッファメモリに書き込むことにより前記復 調信号に前記ディンターリーブを施すメモリ制御部と、
前記第 1カウンタ部からの前記第 1計数値に基づいて前記シンクフレームのうちの 先頭の符号シンボルの番号を算出する演算部と、
当該算出された符号シンボルの番号に基づいて前記符号シンボルの位置を示す 値を算出し、当該算出された値を前記符号シンボルの計数値と比較して前記符号シ ンボルの計数値が当該算出された値に一致しないときは前記符号シンボルの計数 値を当該算出された値で置換する検査部と、を含むことを特徴とする光記録媒体の 再生装置。
[17] 連続的に配列された複数の符号ブロックと周期的に配列された複数のリンキング領 域とを有し、前記符号ブロックの各々が前記リンキング領域の 1つと複数のセクタとを 含み、前記セクタの各々が複数のシンクフレームを含み、前記リンキング領域の各々 が少なくとも 1つのシンクフレームを含み、且つ前記セクタおよび前記リンキング領域 に含まれるシンクフレームの各々が同期符号とデータ部分とで構成される光記録媒 体から情報を再生する方法であって、
(a)前記シンクフレーム力 前記同期符号を検出して検出信号を与えるステップと、
(b)前記検出信号に応じて前記符号ブロック各々に含まれる前記同期符号を計数 して第 1計数値を与えるステップと、
(c)前記第 1計数値を用いて前記リンキング領域を検出するステップと、を備えるこ とを特徴とする光記録媒体の再生方法。
請求項 17記載の再生方法であって、
(d)前記検出信号に応じて前記セクタ各々に含まれる前記同期符号を計数して第 2計数値を与えるステップと、
(e)前記第 2計数値で指定されるシンクフレームのデータ部分力 アドレス情報を取 得し、当該取得されたアドレス情報に基づ 、てセクタアドレスを検出するステップと、
(f)前記リンキング領域の検出結果に応じて前記第 2計数値をリセットするステップ と、
をさらに備えることを特徴とする光記録媒体の再生方法。
PCT/JP2007/050035 2006-01-18 2007-01-05 光記録媒体の再生装置およびその再生方法 Ceased WO2007083530A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006-009705 2006-01-18
JP2006009705 2006-01-18

Publications (1)

Publication Number Publication Date
WO2007083530A1 true WO2007083530A1 (ja) 2007-07-26

Family

ID=38287484

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2007/050035 Ceased WO2007083530A1 (ja) 2006-01-18 2007-01-05 光記録媒体の再生装置およびその再生方法

Country Status (2)

Country Link
TW (1) TW200805328A (ja)
WO (1) WO2007083530A1 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000113596A (ja) * 1998-10-07 2000-04-21 Hitachi Ltd ディスク再生装置及び再生方法
JP2000260131A (ja) * 1999-03-04 2000-09-22 Seiko Epson Corp 同期信号の検出保護方法およびその検出保護回路
JP2002008307A (ja) * 2000-06-22 2002-01-11 Mitsubishi Electric Corp フレーム番号検出装置
JP2002260341A (ja) * 2000-12-26 2002-09-13 Pioneer Electronic Corp 情報記録装置、情報記録方法、情報記録媒体及び情報再生装置
JP2005317166A (ja) * 2004-04-30 2005-11-10 Sony Corp 再生装置及び方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000113596A (ja) * 1998-10-07 2000-04-21 Hitachi Ltd ディスク再生装置及び再生方法
JP2000260131A (ja) * 1999-03-04 2000-09-22 Seiko Epson Corp 同期信号の検出保護方法およびその検出保護回路
JP2002008307A (ja) * 2000-06-22 2002-01-11 Mitsubishi Electric Corp フレーム番号検出装置
JP2002260341A (ja) * 2000-12-26 2002-09-13 Pioneer Electronic Corp 情報記録装置、情報記録方法、情報記録媒体及び情報再生装置
JP2005317166A (ja) * 2004-04-30 2005-11-10 Sony Corp 再生装置及び方法

Also Published As

Publication number Publication date
TW200805328A (en) 2008-01-16

Similar Documents

Publication Publication Date Title
KR100318359B1 (ko) 광디스크
EP0798714B1 (en) Replacement processing method for an optical disk device
KR100378249B1 (ko) 데이터기록재생방법및장치,데이터전송방법및장치
KR100385386B1 (ko) 데이타기록재생방법,데이터재생장치및기록매체
KR100378247B1 (ko) 기록매체와,기록매체에기록및기록매체로부터재생하는방법
JP3964086B2 (ja) 情報記録再生装置
JP2563138B2 (ja) 情報記録単位の先頭検出方法，記録再生装置およびディスク記録媒体
EP0272135A2 (en) Optical disk and optical disk apparatus
JPH0679418B2 (ja) 領域検出装置
JP2856072B2 (ja) 情報記録方法、情報再生方法および情報再生装置
US6757231B2 (en) Methods for identifying erroneous detection of pre-pit synchronization bit on optical disc and identifying stability/instability of pre-pit synchronization bit detection, and electric circuits therefor
US7613983B2 (en) Error correction device of optical disk unit
JPH08124317A (ja) 誤り訂正方法
JP3708619B2 (ja) 消失フラグを用いたエラー訂正システム
JP3416985B2 (ja) 光学式ディスク装置
US7460457B2 (en) Optical disk recording/playback apparatus and optical disk evaluation method using a temporary memory
US6956799B1 (en) Phase discontinuity compensation in a bit-accurate optical drive
JP2001148123A (ja) 光ディスク、記録及び／又は再生装置及び方法
KR19990083471A (ko) 광디스크장치
US7016285B2 (en) Linking gap detecting device and method of optical recording medium
KR20030079619A (ko) 광기록매체상의 상대 어드레스 검출 및 보정 장치 및 방법
JP4621550B2 (ja) 光ディスク装置の誤り訂正装置
JPH1186462A (ja) 光ディスク装置及びデータ再生方法
KR100233665B1 (ko) 광디스크의 정보 기록용 섹터내 동기화 정보 검출 방법 및장치
US20060187785A1 (en) Method and apparatus for demodulating WAP of optical disc

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application
DPE1 Request for preliminary examination filed after expiration of 19th month from priority date (pct application filed from 20040101)
NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 07706382

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP

DPE1 Request for preliminary examination filed after expiration of 19th month from priority date (pct application filed from 20040101)