WO2007057137A1 - Hochvolt-transistor und bauelement mit demselben - Google Patents

Hochvolt-transistor und bauelement mit demselben Download PDF

Info

Publication number
WO2007057137A1
WO2007057137A1 PCT/EP2006/010861 EP2006010861W WO2007057137A1 WO 2007057137 A1 WO2007057137 A1 WO 2007057137A1 EP 2006010861 W EP2006010861 W EP 2006010861W WO 2007057137 A1 WO2007057137 A1 WO 2007057137A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
well
deep
region
voltage
Prior art date
Application number
PCT/EP2006/010861
Other languages
English (en)
French (fr)
Inventor
Martin Knaipp
Georg RÖHRER
Original Assignee
Austriamicrosystems Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Austriamicrosystems Ag filed Critical Austriamicrosystems Ag
Priority to US12/085,203 priority Critical patent/US9093527B2/en
Publication of WO2007057137A1 publication Critical patent/WO2007057137A1/de

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Definitions

  • the properties of semiconductor devices are very much determined by the processes used to make these components. As the semiconductor devices become more and more complex, the processes for their manufacture become more diverse. In order to manufacture various types of electronic components, in particular semiconductor components, in a common manufacturing process, this creates the need to increase the number of manufacturing steps. However, this in turn has the disadvantage that as the number of manufacturing steps increases, the manufacturing cost increases as does the error rate. It is therefore advantageous to develop process steps that can be used in a variety of ways and therefore can also be used in parallel in the manufacturing process of a wide variety of components, if appropriate.
  • transistors with different properties and in particular with different operating voltages. They are transistors with a relative to a maximum allowable gate voltage relatively low threshold voltage (VTH) preferred. In applications with signal lines, a small component size and a transistor driver arrangement with a small overall size can be obtained.
  • VTH threshold voltage
  • Optimized transistors with different maximum gate voltages generally require different gate oxide thicknesses. As the gate oxide thickness increases, however, the threshold voltage increases. To lower these again, it is possible to lower the net doping just below the gate oxide in the channel region.
  • a so-called threshold adjustment implant is carried out in known production methods.
  • the net concentration of the dopants can be adjusted to a desired value, wherein the net concentration can be both increased and decreased with a threshold adjustment implant.
  • the object of the present invention is to provide a high-voltage transistor with a low threshold voltage, the production of which can be carried out in a process for the production of low-voltage, in particular without additional process steps, without additional process steps.
  • volt transistors and / or other high-voltage transistors can be integrated.
  • the invention relates to a high-voltage NMOS transistor in which source and drain regions are provided in each case as n-doped regions on both sides of a channel region, which is arranged below a gate electrode.
  • the channel region is defined as a deep p-well in the semiconductor substrate.
  • a doping region acting as a channel stopper is provided, with which leakage currents can be prevented via the parasitic transistors on the transistor head.
  • the channel stopper is designed as an additional flat p-type doping, which is arranged at the transistor head, that is to the transistor current direction normally facing the end of the channel region and thus at the end of the deep p-well and extends below a field oxide region that covers the active region ( active window).
  • the threshold voltage in the actual channel region can be substantially reduced without inducing leakage currents through parasitic transistors on the transistor head.
  • the proposed transistor is characterized by a low net doping concentration, which, however, is not achieved, as in the case of known transistors, by an additional implantation step for compensating existing charge carriers, but by dispensing with high-doping in the channel region.
  • the invention deviates from the previous conventionally pursued concept of making the body doping and therefore in particular the channel region the same for all transistors and different gate oxide thicknesses due to said additional implantation (threshold adjust implant) for adapting the charge carrier density to accomplish the gate oxide thickness.
  • the high-voltage transistor may be formed symmetrically, wherein all components of the transistor are mirror-symmetrical to a mirror plane which is perpendicular to the center of the gate electrode.
  • the deep p-well may be arranged symmetrically between the source and drain regions.
  • the flat p-doping is formed in a strip-like pattern and arranged within the deep p-well so that it limits the channel region on both sides of the transistor heads.
  • the gate electrode in the region of the channel region may have a taper, on both sides of which widens again in width.
  • the deep p-well can then cut the gate electrode in the area of the taper.
  • the shallow p-type doping can then be on Transistor head may be disposed partially below the tapered portion of the gate electrode.
  • the surface area net dopant concentration below the field oxide is selected for shallow p-doping such that the (net) dopant concentration at the silicon / field oxide interface is higher than at the deep p-well outside the shallow p-type doping embedded therein.
  • a well-functioning channel stopper is obtained, which suppresses the leakage current at the transistor head by the there developing parasitic element.
  • High implantation energy in the generation of the shallow p-doping makes it possible to orient the relative adjustment of the implantation masks for the shallow p-doping and deep p-well so that the shallow p-type doping is only partially embedded in the deep p-well. without the channel stopper function suffers.
  • the relative arrangement is chosen so that only a partial overlap of the two doped regions occurs in order to achieve a maximum channel stop effect with a minimum total area consumed.
  • the drain region may be formed as a shallow n-well, which is embedded in a deep n-well.
  • the larger n-well extending from the lateral extent extends from the drain region to below a portion of the gate of the transistor, thereby forming a drift region adjacent to the channel region.
  • the source region is analogous to the drain region, so that also If necessary, existing drift zones are arranged symmetrically.
  • the doping regions used for the high-voltage NMOS transistor can be formed in the same way as doping regions that can be used in the production of high-voltage PMOS and low-voltage transistors. In this way, it is possible to realize an electronic semiconductor device comprising at least one high-voltage PMOS transistor, at least one low-voltage transistor and at least one high-voltage NMOS transistor, wherein the manufacturing process with the invention can be configured such that individual process steps can be used in parallel to the production of different elements of different transistors. In particular, implantations for doped regions and wells can preferably be used for different elements simultaneously with different transistors, so that these steps for different elements can be performed simultaneously and in parallel.
  • the high-voltage PMOS transistor it is possible to form the drift zone from the same deep p-well that forms the channel region in the proposed high-voltage NMOS transistor.
  • the low-voltage transistor of the NMOS type it is possible for the low-voltage transistor of the NMOS type to produce the channel region by two nested implantations, wherein one of the wells the deep p-well for the channel region of the high-voltage NMOS transistor and the second embedded therein the well shallow p-type doping for the channel stopper in the HV-NMOS transistor. This much higher channel doping in the low-voltage transistor is necessary because the gas teoxiddicke and the maximum allowable gate voltage compared to the high-voltage transistor is reduced.
  • FIG. 4 shows an HV NMOS transistor according to the invention in plan view
  • Figure 6 shows a symmetrical HV-NMOS transistor according to the invention in plan view.
  • FIG. 1 shows a schematic cross section through an HV-NMOS transistor according to the invention and indicates a possible expansion of the doped regions relative to the other structures.
  • a drift zone formed by a shallow n-well 13 embedded in a deep n-well 21.
  • the channel region KN, which has the body doping, is formed by a deep p-well 15.
  • A denotes their extent beyond the channel region or the gate electrode 18.
  • Denoted by 16 is a p + -doped body terminal, which may optionally be disposed over a shallow p-type dopant 17 embedded in the deep p-well 15. Between the body connection and the source contact 14, a field oxide region can still be provided in a variant which is not shown.
  • a first active region is formed between field oxide regions 20a and 20c.
  • the channel region is defined by the overlap of the gate electrode 18 with the body or the body doping 15.
  • the drain 12 is arranged in the second active region, which is enclosed between preferably annularly arranged field oxide regions 20a and 20b.
  • the substrate 10 may have a weak p-doping.
  • FIG. 4 shows the HV NMOS transistor in plan view in the region of the first active region AG 3 in which the source region is arranged.
  • the channel region is formed by a deep p-well DP, which is preferably arranged here in the right half at the right end of the first active region AG 3 .
  • the deep p-well DP can be wider than the active region AG 3 and therefore overlap above (see figure) and below (not shown in the figure).
  • the deep p-well DP can source side (in the figure, the right side) on the active area AG 8 , but can also conclude with it.
  • the channel stopper is formed as a flat p-well SP, embedded in the deep p-well DP and extends over a portion of the active area AG S as well as partly under the field oxide areas that surround the active area.
  • the channel region KN is defined by the overlap of the gate electrode GE of the deep well DP within the active region AG.
  • the drain-side active area AG 0 opened in the field oxide areas is indicated.
  • FIG. 5 shows an arrangement known from the prior art for a HV-NMOS transistor in the same schematic plan view.
  • the body doping forming the channel region is formed by two nested wells: a shallow p-well SP disposed within a deep p-well DP. Both troughs extend over the entire width of the active window to below the field oxide and are approximately congruent.
  • the doping of the channel region KN is defined by the doping of the deep p-well DP, which leads to a considerably lower acceptor concentration on the substrate surface underneath the gate oxide and therefore results in a lower threshold voltage.
  • FIG. 6 shows in plan view a possibility of realizing the invention in a symmetrical HV-NMOS transistor.
  • a transistor is symmetrical and has as a symmetry element on a mirror plane which is centered between the source and drain perpendicular to the switching path of the transistor above the center of the gate electrode GE.
  • the gate electrode GE has a taper in the middle and overlaps with the taper the active region AG opened between field oxide regions. In the direction of source S and drain D, the gate electrode widens again.
  • the doping of the channel region (arranged in the figure below the channel stop KS) is designed as a deep p-well DP, z. B. strip-shaped in the middle, the gate electrode GE intersects and which is aligned in the figure parallel to the y-axis (vertical). Also along this axis, a shallow p-type doping is formed, which forms the channel - stopper KS.
  • This flat p-doping is arranged within the deep p-well DP and is located in the region of the two transistor towers. By transistor head is meant the area that laterally delimits the channel area.
  • the channel region is determined solely by the doping of the deep p-well DP.
  • the flat p-type doping acting as channel stopper KS in the region of the transistor heads switches off the parasitic transistor by increasing the doping there and thus increasing the threshold voltage for the parasitic transistor so that its threshold voltage is above the maximum gate voltage lies.
  • the dopants used for the HV-NMOS transistor according to the invention or the implants used for its production can be advantageously used for other transistors, which can thus be realized on the same substrate and in the same electronic semiconductor device.
  • FIG. 2 shows a known HV-PMOS transistor (high-voltage MOS transistor with p-conducting channel) in schematic cross-section.
  • This transistor also has a gate electrode 118, which is arranged between a drain 112 and a source 114, represented by the corresponding terminal regions.
  • a shallow p-well 117 is disposed below the p + -doped drain pad region 112, a shallow p-well 117 is disposed below the p + -doped drain pad region 112, a shallow p-well 117 is disposed. This, in turn, is embedded in a deep p-well 115 that extends laterally and deeper into the substrate SUB and extends as far as the boundary of the channel region, which is formed by a flat n-well 113.
  • the source terminal 114 is defined by a p + region .
  • the deep p-well 115 which represents the drift region of the HV-PMOS transistor, can now be used to generate the body doping DP for the HV-NMOS transistor according to the invention.
  • the flat p-well 117 which forms part of the drain doping of the HV-PMOS transistor, for generating the channel stop KS of the HV-NMOS transistor.
  • FIG. 3 shows a conventional low-voltage NMOS transistor in a schematic cross-section. This comprises a drain 32 and a source 34, between which a gate electrode 38 is arranged, which is separated from the substrate by a gate oxide GO or a comparable electrical insulation of the layer.
  • the channel region or body doping is formed by a shallow p-well SP which can be used simultaneously to generate the channel stop of the HV-NMOS transistor.
  • this flat p-well SP is embedded in a deep p-type well DP which extends in terms of area under the entire transistor region. Between substrate SUB and deep p-well DP, a deep n-well DN can be provided, in which the deep p-well DP is embedded and which serves for isolation between the active transistor region and the substrate.
  • the HV-NMOS transistor according to the invention despite its low body doping has a negligible leakage current due to parasitic transistors and can be realized with a low threshold voltage of 1.2 V, for example.
  • the body doping of this HV NMOS transistor is part of the process flow for the production of the complementary HV PMOS transistor and can additionally be used to produce the low-voltage NMOS transistor.
  • the HV-NMOS transistor according to the invention can be produced completely with already implemented process and process steps and requires no additional process steps despite reduced threshold voltage.
  • a family of transistors which, in addition to the HV-NMOS transistor according to the invention, comprises an HV-PMOS transistor and a low-voltage transistor, or an electronic component which has various of these transistors, can therefore be produced in a particularly cost-effective manner.

Abstract

Für einen Hochvolt-NMOS-Transistor mit niedriger Threshold-Spannung wird vorgeschlagen, die das Kanalgebiet definierende Body-Dotierung als tiefe p-Wanne (15) auszuführen und am Transistorkopf als Kanalstopper eine zusätzliche flache p-Dotierung (17) anzuordnen, die im Halbleitersubstrat am vom Kanalgebiet (kn) weg weisenden Ende der tiefen p-Wanne eingebracht ist und bis unter einen das aktive Fenster umschließenden Feldoxidbereich reicht. Mit dem Kanalstopper wird der Leckstrom des parasitären Transistors am Transistorkopf unterdrückt.

Description

HOCHVOLT-TRANSISTOR UND BAUELEMENT MIT DEMSELBEN
In verschiedenen elektronischen Geräten wie Computern, Endgeräten der Telekommunikation und der Unterhaltungselektronik werden unterschiedliche elektronische und insbesondere Halbleiterbauelemente benötigt, die jeweils spezifische Funktionen zur Verfügung stellen. Für elektronische Geräte gilt zudem, dass sie immer multifunktioneller werden und dass die einzelnen Funktionen immer komplexer werden. Daraus ergibt sich ein Bedarf an in solchen Geräten einsetzbarer Halbleiterbauelemente, die multifunktional und wesentlich komplexer als heute zur Verfügung stehende Komponenten sind.
Die Eigenschaften von Halbleiterbauelementen werden ganz wesentlich durch die Prozesse bestimmt, mit denen diese Komponenten hergestellt werden. Da die Halbleiterbauelemente immer komplexer werden, werden auch die Prozesse zu deren Herstellung vielfältiger. Um nun verschiedene Arten elektronischer Komponenten, insbesondere Halbleiterkomponenten, in einem gemeinsamen Herstellungsprozess zu fertigen, entsteht daraus die Notwendigkeit, die Anzahl der Herstellungsschritte zu erhöhen. Dies wiederum hat jedoch den Nachteil, dass mit ansteigender Anzahl von Herstellungsschritten die Herstellungskosten ebenso steigen wie die Fehlerrate. Es ist daher vorteilhaft, Prozessschritte zu entwickeln, die vielfältig einsetzbar sind und daher im Herstellungsprozess unterschiedlichster Bauelemente gegebenenfalls auch parallel eingesetzt werden können.
In Halbleiterbauelementen werden Transistoren mit unterschiedlichen Eigenschaften und insbesondere mit unterschiedlicher Betriebsspannung benötigt. Es sind dabei Transistoren mit einer bezogen auf eine maximal erlaubte Gate-Spannung relativ niedrigen Threshold-Spannung (VTH) bevorzugt. In Anwendungen mit Signalleitungen kann dabei eine geringe Bauelementgröße und eine Transistortreiberanordnung mit geringer Gesamtgröße erhalten werden.
Optimierte Transistoren mit unterschiedlichen maximalen Gate- Spannungen benötigen in der Regel unterschiedliche Gate-Oxid- Dicken. Mit zunehmender Gate-Oxid-Dicke steigt aber die Threshold-Spannung an. Um diese wieder zu erniedrigen, ist es möglich, die Nettodotierung direkt unter dem Gateoxid im Kanalbereich zu erniedrigen. Dazu wird bei bekannten Herstellungsverfahren ein so genannter Threshold-Adjust-Implant durchgeführt. Damit kann die Nettokonzentration der Dopanden an einen gewünschten Wert angepasst werden, wobei die Nettokonzentration mit einem Threshold-Adjust-Implant sowohl erhöht als auch erniedrigt werden kann.
Ein solcher Implant erfordert jedoch zusätzliche Anpassungsschritte, die den Herstellungsprozess von Transistoren und insbesondere von Hochvolt-Transistor mit relativ hohen Gate- Oxid-Dicken verteuern.
Aus der US2005/0194648A1 ist ein Halbleiterbauelement mit unterschiedlichen Transistoren mit unterschiedlichen Gate-Oxid- Dicken bekannt, das eine relativ niedrige Threshold-Spannung aufweist .
Aufgabe der vorliegenden Erfindung ist es, einen Hochvolt - Transistor mit niedriger Threshold-Spannung anzugeben, dessen Herstellung ohne aufwändige, insbesondere ohne zusätzliche Prozessschritte in ein Verfahren zur Herstellung von Nieder- volttransistoren und/oder anderen Hochvolt -Transistoren integrierbar ist.
Diese Aufgabe wird durch einen Hochvolt -NMOS-Transistor mit den Merkmalen von Anspruch 1 gelöst. Vorteilhafte Ausgestaltungen sowie ein einen solchen Hochvolt -Transistor umfassendes elektronisches Bauelement sind weiteren Ansprüchen zu entnehmen.
Es wird ein Hochvolt-NMOS-Transistor angegeben, bei dem beiderseits eines Kanalgebiets, das unter einer Gate-Elektrode angeordnet ist, Source- und Drain-Gebiete jeweils als n- dotierte Bereiche vorgesehen sind. Das Kanalgebiet ist als eine tiefe p-Wanne im Halbleitersubstrat definiert. Des Weiteren ist ein als Kanalstopper wirkender Dotierbereich vorgesehen, mit dem Leckströme über die parasitären Transistoren am Transistorkopf unterbunden werden können.
Der Kanalstopper ist als zusätzliche flache p-Dotierung ausgebildet, die am Transistorkopf, also zu der Transistor- Stromrichtung normal weg weisenden Ende des Kanalgebiets und damit am Ende der tiefen p-Wanne angeordnet ist und bis unter einen Feldoxidbereich reicht, der den aktiven Bereich (aktives Fenster) begrenzt. Mit dieser Anordnung lässt sich die Threshold-Spannung im eigentlichen Kanalbereich wesentlich reduzieren, ohne dabei Leckströme durch parasitäre Transistoren am Transistorkopf zu induzieren. Im Vergleich zu bekannten Hochvolt-NMOS-Transistoren zeichnet sich der vorgeschlagene Transistor durch eine niedrige Netto-Dotierkonzentration aus, die aber nicht wie bei bekannten Transistoren durch einen zusätzlichen Implantationsschritt zur Kompensation vorhandener Ladungsträger erreicht wird, sondern durch Verzicht auf eine Höherdotierung im Kanalbereich. Damit entfällt die Notwendigkeit , die Kanal -Netto-Dotierung nachträglich durch eine zusätzliche Dopandenimplantation zu reduzieren. Dies vereinfacht den Prozess und macht die Herstellung dieses Transistors kompatibel mit der Herstellung von Niedervolt - Transistoren, bei denen ebenfalls die tiefe p-Wanne und die flache p-Dotierung zum Einsatz kommen können. In Niedervolt - NMOS -Transistoren bilden beispielsweise die tiefe p-Wanne und eine darin eingebettete als flachere Wanne ausgebildete p- Dotierung das Kanalgebiet des Niedervolt-Transistors. Die Erfindung weicht also von dem bisherigen üblicherweise verfolgten Konzept ab, die Body-Dotierung und damit insbesondere das Kanalgebiet für alle Transistoren gleich zu gestalten und unterschiedliche Gate-Oxid-Dicken durch die genannte zusätzliche Implantation (Threshold-Adjust-Implant) zur Anpassung der Ladungsträgerdichte an die Gate-Oxid-Dicke zu bewerkstelligen.
Der Hochvolt -Transistor kann symmetrisch ausgebildet sein, wobei sämtliche Komponenten des Transistors Spiegelsymmetrisch zu einer Spiegelebene ausgebildet sind, die senkrecht auf der Mitte der Gate-Elektrode steht. In diesem Fall kann die tiefe p-Wanne symmetrisch zwischen Source- und Drain- Gebiet angeordnet sein. Auch die flache p-Dotierung wird streifenförmig strukturiert ausgebildet und innerhalb der tiefen p-Wanne so angeordnet, dass sie das Kanalgebiet beidseitig an den Transistorköpfen begrenzt.
Bei einem symmetrischen Hochvolt -Transistor kann die Gate- Elektrode im Bereich des Kanalgebiets eine Verjüngung aufweisen, beiderseits der sie sich wieder in der Breite erweitert. Die tiefe p-Wanne kann dann die Gate-Elektrode im Bereich der Verjüngung schneiden. Die flache p-Dotierung kann dann am Transistorkopf zum Teil unter dem verjüngten Bereich der Gate-Elektrode angeordnet sein.
Die Oberflächen Netto-Dotierstoffkonzentration unterhalb des Feldoxids ist für die flache p-Dotierung so gewählt, dass die (Netto-) Dotierstoffkonzentration an der Grenzfläche Silizium/Feldoxid höher ist als im Bereich der tiefen p-Wanne außerhalb der darin eingebetteten flachen p-Dotierung. Damit wird ein gut funktionierender Kanalstopper erhalten, der den Leckstrom am Transistorkopf durch das dort sich ausbildende parasitäre Element unterdrückt. Eine hohe Implantationsenergie bei der Erzeugung der flachen p-Dotierung ermöglicht es, die relative Justierung der Implantationsmasken für die flache p-Dotierung und tiefe p-Wanne so auszurichten, dass die flache p-Dotierung nur teilweise in der tiefen p-Wanne eingebettet ist, ohne dass die Kanalstopperfunktion darunter leidet.
Vorteilhaft wird die relative Anordnung so gewählt, dass eine nur teilweise Überlappung der beiden dotierten Gebiete auftritt, um einen maximalen Kanalstoppereffekt bei minimal verbrauchter Gesamtfläche zu erzielen.
Im NMOS Hochvolt-Transistor kann das Drain-Gebiet als flache n-Wanne ausgebildet sein, die in eine tiefe n-Wanne eingebettet ist. Die von der lateralen Ausdehnung größere tiefe n- Wanne erstreckt sich vom Drain-Gebiet aus bis unter einen Teil der Gate-Elektrode des Transistors und bildet dadurch ein Drift -Gebiet aus, welches an das Kanalgebiet angrenzt.
In einem symmetrischen Hochvolt-Transistor ist das Source- Gebiet analog zum Drain-Gebiet ausgebildet, sodass auch gege- benenfalls vorhandene Drift-Zonen symmetrisch angeordnet sind.
Die für den Hochvolt-NMOS-Transistor eingesetzten Dotierungsgebiete können in gleicher Weise ausgebildet sein wie Dotierungsgebiete, die bei der Herstellung von Hochvolt-PMOS- und von Niedervolt-Transistoren eingesetzt werden können. Auf diese Weise ist es möglich, ein elektronisches Halbleiterbauelement zu realisieren, welches zumindest einen Hochvolt- PMOS-Transistor, zumindest einen Niedervolt-Transistor und zumindest einen Hochvolt-NMOS-Transistor umfasst, wobei der Herstellungsprozess mit der Erfindung dabei so ausgestaltet werden kann, dass einzelne Prozessschritte parallel zur Herstellung unterschiedlicher Elemente von unterschiedlichen Transistoren eingesetzt werden können. Insbesondere Implantationen für dotierte Gebiete und Wannen können für unterschiedliche Elemente vorzugsweise zeitgleich bei unterschiedlichen Transistoren eingesetzt werden, sodass diese Schritte für unterschiedliche Elemente gleichzeitig und parallel durchgeführt werden können.
So ist es beispielsweise möglich, im Hochvolt -PMOS-Transistor die Drift-Zone aus der gleichen tiefen p-Wanne auszubilden, die beim vorgeschlagenen Hochvolt-NMOS-Transistor das Kanalgebiet bildet. Weiterhin ist es möglich, beim Niedervolt- Transistor vom NMOS-Typ das Kanalgebiet durch zwei ineinander verschachtelt ausgeführte Implantationen zu erzeugen, wobei eine der Wannen die tiefe p-Wanne für das Kanalgebiet des Hochvolt -NMOS-Transistors und die zweite die darin eingebettete Wanne der flachen p-Dotierung für den Kanalstopper beim HV-NMOS-Transistor entspricht. Diese wesentlich höhere Kanaldotierung beim Niedervolttransistor ist notwendig, da die Ga- teoxiddicke und die damit maximal zulässige Gatespannung verglichen mit dem Hochvolttransistor reduziert ist.
Im Folgenden wird die Erfindung anhand von Ausführungsbeispielen und der dazugehörigen Figuren näher erläutert . Diese sind rein schematisch und nicht maßstabsgetreu ausgeführt, sodass den Figuren weder absolute noch relative Maßangaben zu entnehmen sind.
Es zeigen:
Figur 1 einen HV-NMOS-Transistor im schematischen Querschnitt,
Figur 2 einen bekannten HV-PMOS-Transistor im schematischen Querschnitt ,
Figur 3 einen bekannten Niedervolt-NMOS-Transistor im schematischen Querschnitt,
Figur 4 einen erfindungsgemäßen HV-NMOS -Transistor in der Draufsicht ,
Figur 5 einen bekannten HV-NMOS-Transistor in der Draufsicht,
Figur 6 einen symmetrischen erfindungsgemäßen HV-NMOS- Transistor in der Draufsicht.
Figur 1 zeigt einen schematischen Querschnitt durch einen erfindungsgemäßen HV-NMOS-Transistor und gibt eine mögliche Ausdehnung der dotierten Gebiete relativ zu den übrigen Strukturen an. Bei dem Transistor ist zwischen einer Drain 12 und einer Source 14 ein Kanalgebiet KN der Länge L unterhalb einer Gate-Elektrode 18, die beispielsweise aus dotiertem Po- lysilizium besteht, angeordnet. Von der Drain 12 bis zur Grenze des Kanalgebiets KN erstreckt sich eine Drift-Zone, die aus einer flachen n-Wanne 13 gebildet ist, die in eine tiefe n-Wanne 21 eingebettet ist. Das Kanalgebiet KN, das die Body-Dotierung aufweist, ist von einer tiefen p-Wanne 15 gebildet. Mit A ist deren Ausdehnung über das Kanalgebiet bzw. die Gateelektrode 18 hinaus bezeichnet. Mit 16 ist ein p+- dotierter Body-Anschluss bezeichnet, der wahlweise über einer flachen p-Dotierung 17, die in die tiefe p-Wanne 15 eingebettet ist, angeordnet sein kann. Zwischen Body-Anschluss und Sourcekontakt 14 kann in einer nicht dargestellten Variante noch ein Feldoxidbereich vorgesehen sein.
Ein erstes aktives Gebiet ist zwischen Feldoxidbereichen 20a und 20c ausgebildet. In diesem aktiven Fenster ist das Kanalgebiet durch den Überlapp der Gate-Elektrode 18 mit dem Body bzw. der Body-Dotierung 15 definiert.
Im zweiten aktiven Gebiet, welches zwischen vorzugsweise ringförmig angeordneten Feldoxidbereichen 20a und 20b eingeschlossen ist, ist die Drain 12 angeordnet. Das Substrat 10 kann eine schwache p-Dotierung aufweisen.
Figur 4 zeigt den HV-NMOS-Transistor in der Draufsicht im Bereich des ersten aktiven Gebiets AG3, in dem das Source- Gebiet angeordnet ist. Das Kanalgebiet wird durch eine tiefe p-Wanne DP gebildet, die hier in der rechten Hälfte bevorzugt am rechten Ende des ersten aktiven Gebiets AG3 angeordnet ist. Die tiefe p-Wanne DP kann breiter sein als das aktive Gebiet AG3 und dieses daher oben (siehe Figur) und unten (in der Figur nicht dargestellt) überlappen. Die tiefe p-Wanne DP kann sourceseitig (in der Figur die rechte Seite) über das aktive Gebiet AG8 hinausreichen, kann aber auch mit diesem abschließen.
Der Kanalstopper ist als flache p-Wanne SP ausgebildet, in die tiefe p-Wanne DP eingebettet und erstreckt sich sowohl über einen Bereich des aktiven Bereichs AGS als auch zum Teil bis unter die Feldoxidbereiche, die das aktive Gebiet umschließen. Das Kanalgebiet KN ist durch den Überlapp der Gate-Elektrode GE der tiefen Wanne DP innerhalb des aktiven Gebiets AG definiert. Links in der Figur ist das in den Feldoxidbereichen geöffnete drainseitige aktive Gebiet AG0 angedeutet .
Figur 5 zeigt eine aus dem Stand der Technik bekannte Anordnung für einen HV-NMOS-Transistor in der gleichen schematischen Draufsicht. Im Unterschied zum vorgeschlagenen HV-NMOS- Transistor ist beim bekannten HV-NMOS-Transistor die das Kanalgebiet bildende Body-Dotierung durch zwei ineinander gebettete Wannen gebildet: eine flache p-Wanne SP, die innerhalb einer tiefen p-Wanne DP angeordnet ist. Beide Wannen erstrecken sich über die gesamte Breite des aktiven Fensters bis unter das Feldoxid und sind annähernd deckungsgleich.
Mit einer solche Wannenanordnung erhält man eine relativ hohe Dopanten-Nettokonzentration an der Oberfläche des Substrats, die bei einem entsprechend dicken Gate-Oxid die Threshold- Spannung erhöhen. Zur Erniedrigung der Threshold-Spannung war bei dem in Figur 5 dargestellten HV-NMOS-Transistor eine zusätzliche Anpassimplantation erforderlich, insbesondere eine Phosphor- Implantation, um die Konzentration der Akzeptoren an der Oberfläche des Substrats zu reduzieren. In der Erfindung gemäß Figur 4 ist die Dotierung des Kanalgebiets KN durch die Dotierung der tiefen p-Wanne DP definiert, die zu einer wesentlich geringeren Akzeptor-Konzentration an der Substratoberfläche unterhalb des Gate-Oxids führt und daher eine niedrigere Threshold-Spannung ergibt.
Figur 6 zeigt in der Aufsicht eine Möglichkeit, die Erfindung in einem symmetrischen HV-NMOS-Transistor zu realisieren. Ein solcher Transistor ist symmetrisch aufgebaut und weist als Symmetrieelement eine Spiegelebene auf, die mittig zwischen Source und Drain senkrecht zur Schaltstrecke des Transistors über der Mitte der Gate-Elektrode GE steht. Die Gate- Elektrode GE weist in der Mitte eine Verjüngung auf und überlappt mit der Verjüngung das zwischen Feldoxidbereichen geöffnete aktive Gebiet AG. In Richtung Source S und Drain D verbreitert sich die Gate-Elektrode wieder.
Die Dotierung des Kanalgebiets (in der Figur unterhalb des Kanalstoppers KS angeordnet) ist als tiefe p-Wanne DP ausgeführt, die z. B. streifenförmig ausgebildet mittig die Gate- Elektrode GE schneidet und die in der Figur parallel zur y- Achse (vertikal) ausgerichtet ist. Ebenfalls entlang dieser Achse ist eine flache p-Dotierung angeordnet, die den Kanal - Stopper KS ausbildet. Diese flache p-Dotierung ist innerhalb der tiefen p-Wanne DP angeordnet und befindet sich im Bereich der beiden Transistorkδpfe . Unter Transistorkopf wird das Gebiet verstanden, das das Kanalgebiets seitlich begrenzt. Während die Transistorschaltstrecke (siehe die mit Pfeil Schutzrecht gekennzeichnete Stromrichtung) , also die Kanalflussrichtung zwischen Source S und Drain D, parallel zur zeichnerischen x-Achse ausgerichtet ist, befindet sich je ein Transistorkopf oberhalb bzw. unterhalb (in der Figur nicht dargestellt) des Kanalgebiets. Auch bei dieser symmetrischen HV-NMOS-Transistoranordnung wird das Kanalgebiet allein durch die Dotierung der tiefen p- Wanne DP bestimmt. Die als Kanalstopper KS fungierende flache p-Dotierung im Bereich der Transistorköpfe schaltet den parasitären Transistor ab, indem sie dort die Dotierung erhöht und damit die Threshold-Spannung für den parasitären Transistor so weit erhöht, dass dessen Threshold-Spannung oberhalb der maximalen Gate-Spannung liegt.
In vorteilhafter Weise lassen sich die für den erfindungsgemäßen HV-NMOS-Transistor eingesetzten Dotierungen bzw. die zu dessen Herstellung verwendeten Implantationen vorteilhaft auch für andere Transistoren einsetzen, die somit auf demselben Substrat und im selben elektronischen Halbleiterbauelement realisiert werden können.
Figur 2 zeigt einen bekannten HV-PMOS-Transistor (Hochvolt- MOS-Transistor mit p-leitendem Kanal) im schematischen Querschnitt. Auch dieser Transistor weist eine Gate-Elektrode 118 auf, die zwischen einer Drain 112 und einer Source 114, dargestellt durch die entsprechenden Anschlussgebiete, angeordnet ist. Unterhalb des p+-dotierten Drain-Anschlussgebiets 112 ist eine flache p-Wanne 117 angeordnet. Diese wiederum ist in eine lateral größere und tiefer in das Substrat SUB hineinreichende tiefe p-Wanne 115 eingebettet und erstreckt sich bis an die Grenze des Kanalgebiets, welches durch eine flache n-Wanne 113 gebildet ist. Am rechten Rand des Kanalgebiets KP ist der Source-Anschluss 114 durch ein p+-Gebiet definiert. In einfacher Weise lässt sich nun die tiefe p-Wanne 115, die das Drift-Gebiet des HV-PMOS-Transistors darstellt, zur Erzeugung der Body-Dotierung DP für den erfindungsgemäßen HV-NMOS-Transistor einsetzen. Genauso lässt sich die flache p-Wanne 117, die einen Teil der Drain-Dotierung des HV-PMOS- Transistors darstellt, zur Erzeugung des Kanalstoppers KS des HV-NMOS-Transistors einsetzen.
In einer weiteren Ausgestaltung der Erfindung können die genannten dotierten Wannen auch zur Herstellung von Niedervolt- Transistoren eingesetzt werden. Figur 3 zeigt einen an sich bekannten Niedervolt-NMOS-Transistor im schematischen Querschnitt. Dieser umfasst eine Drain 32 und eine Source 34, zwischen denen eine Gate-Elektrode 38 angeordnet ist, die vom Substrat durch ein Gate-Oxid GO oder eine vergleichbare e- lektrische Isolierung der Schicht getrennt ist. Die Kanalzone oder Body-Dotierung wird durch eine flache p-Wanne SP gebildet, die gleichzeitig zum Erzeugen des Kanalstoppers des HV- NMOS-Transistors eingesetzt werden kann. Beim Niedervolt- Transistor ist diese flache p-Wanne SP in eine flächenmäßig sich unter dem ganzen Transistorgebiet erstreckende tiefe p- Wanne DP eingebettet. Zwischen Substrat SUB und tiefer p- Wanne DP kann noch eine tiefe n-Wanne DN vorgesehen sein, in die die tiefe p-Wanne DP eingebettet ist und die zur Isolation zwischen aktivem Transistorgebiet und Substrat dient.
Überraschend zeigt sich, dass der erfindungsgemäße HV-NMOS- Transistor trotz seiner niedrigen Body-Dotierung einen ver- lachlässigbaren Leckstrom aufgrund parasitärer Transistoren aufweist und mit einer niedrigen Threshold-Spannung von beispielsweise 1,2 V realisiert werden kann. Die Body-Dotierung dieses HV-NMOS-Transistors ist Bestandteil des Prozessflusses für die Herstellung des komplementären HV-PMOS -Transistors und kann zusätzlich noch zur Herstellung des Niedervolt-NMOS- Transistors eingesetzt werden. Damit ist der erfindungsgemäße HV-NMOS-Transistor vollständig mit bereits implementierten Verfahrens- und Prozessschritten herstellbar und erfordert trotz reduzierter Threshold- Spannung keine zusätzlichen Verfahrensschritte. Darüber hinaus ist es mit dem vorgestellten Konzept möglich, bei unterschiedlichen Gate-Oxiddicken unterschiedlicher Transistoren eine ausreichend niedrige Threshold-Spannung zu erzielen, ohne dass der gesamte Prozess einer aufwändigen Anpassung bedarf. Eine Transistorfamilie, die neben dem erfindungsgemäßen HV-NMOS-Transistor einen HV-PMOS-Transistor und einem Niedervolttransistor umfasst, bzw. ein elektronisches Bauelement, das verschiedene dieser Transistoren aufweist, lässt sich daher besonders kostengünstig herstellen.

Claims

Patentansprüche
1. Hochvolt NMOS-Transistor mit niedriger Threshold-Spannung, mit einem Halbleitersubstrat (10) , in dem beiderseits eines unter einer Gate-Elektrode (18) angeordneten Kanalgebiets (KN) ein Source- und ein Draingebiet (12,14) jeweils als n+ dotierter Bereich vorgesehen sind, bei dem das Kanalgebiet durch eine tiefe p-Wanne (15) im Halbleitersubstrat definiert ist, bei dem als Kanalstopper (KS) am Transistorkopf eine zusätzliche flache p-Dotierung vorgesehen ist, die im Halbleitersubstrat am vom Kanalgebiet wegweisenden Ende der tiefen p- Wanne (15) eingebracht und bis unter einen das aktive Gebiet (AG) umschließenden Feldoxidbereich (20) reicht.
2. Transistor nach Anspruch 1, bei dem die tiefe p-Wanne (15) symmetrisch zwischen Source- und Draingebiet angeordnet, bei dem die flache p-Dotierung (17) innerhalb der tiefen p-Wanne angeordnet ist und das Kanalgebiet (KN) am Transistorkopf beidseitig begrenzt.
3. Transistor nach Anspruch 2, bei dem die Gate-Elektrode (18) im Bereich des Kanalgebiets (KN) eine Verjüngung aufweist, beiderseits der sie sich wieder in der Breite erweitert, bei dem die tiefe p-Wanne (15) den Kanal im Bereich der Verjüngung quer schneidet und bei dem die flache p-Dotierung am Transistor Kopf zum Teil unter dem verjüngten Bereich der Gate-Elektrode angeordnet ist.
4. Transistor nach einem der Ansprüche 1 bis 3, bei dem flachen p-Dotierung (17) nur teilweise in die tiefe p-Wanne eingebettet ist.
5. Transistor nach einem der Ansprüche 1 bis 4, bei dem im Draingebiet eine flache n-Wanne (13) in eine tiefe n-Wanne (21) eingebettet ist, bei dem sich die tiefe n-Wanne vom Draingebiet aus als Drift - gebiet bis unter die Gate-Elektrode (18) des Transistors erstreckt und an das Kanalgebiet (KN) angrenzt.
6. Transistor nach Anspruch 5, bei dem das Sourcegebiet symmetrisch zum Draingebiet ausgebildet ist.
7. Elektronisches Halbleiterbauelement mit einem Transistor nach einem der Ansprüche 1 bis 6, das außerdem zumindest einen Hochvolt PMOS-Transistor um- fasst , bei dem im Hochvolt PMOS-Transistor die Driftzone aus der gleichen tiefen p-Wanne (15) ausgebildet ist wie die Dotierung des Kanalgebiets des Hochvolt NMOS-Transistors .
8. Elektronisches Halbleiterbauelement mit einem Transistor nach einem der Ansprüche 1 bis 7, das zumindest einen Niedervolttransistor umfasst, der vom NMOS Typ ist, dessen Kanalgebiet aus der gleichen flachen p-Dotierung (17) wie der Kanalstopper des HV-NMOS ausgebildet ist, wobei die flache p-Dotierung beim Niedervolttransistor noch in eine tiefe p-Wanne (15) eingebettet ist.
PCT/EP2006/010861 2005-11-16 2006-11-13 Hochvolt-transistor und bauelement mit demselben WO2007057137A1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US12/085,203 US9093527B2 (en) 2005-11-16 2006-11-13 High-voltage transistor and component containing the latter

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102005054672.2 2005-11-16
DE200510054672 DE102005054672B4 (de) 2005-11-16 2005-11-16 Hochvolt-Transistor mit niedriger Threshold-Spannung und einen solchen Hochvolt-Transistor umfassendes Bauelement

Publications (1)

Publication Number Publication Date
WO2007057137A1 true WO2007057137A1 (de) 2007-05-24

Family

ID=37685184

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2006/010861 WO2007057137A1 (de) 2005-11-16 2006-11-13 Hochvolt-transistor und bauelement mit demselben

Country Status (4)

Country Link
US (1) US9093527B2 (de)
DE (1) DE102005054672B4 (de)
TW (1) TWI326126B (de)
WO (1) WO2007057137A1 (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8759872B2 (en) * 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
DE102011056412B4 (de) 2011-12-14 2013-10-31 Austriamicrosystems Ag Hochvolttransistorbauelement und Herstellungsverfahren
TWI559502B (zh) * 2014-08-19 2016-11-21 旺宏電子股份有限公司 半導體元件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5545911A (en) * 1993-12-17 1996-08-13 Nec Corporation Semiconductor device having mosfets formed in inherent and well regions of a semiconductor substrate
WO1997019516A1 (en) * 1995-11-21 1997-05-29 Information Storage Devices, Inc. A clocked high voltage switch
EP1085574A2 (de) * 1999-09-17 2001-03-21 Sony Corporation Halbleiter-Bauelement und zugehöriges Herstellungsverfahren
DE102004014928A1 (de) * 2004-03-26 2005-10-13 Austriamicrosystems Ag Hochvolttransistor und Verfahren zu seiner Herstellung

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5498554A (en) * 1994-04-08 1996-03-12 Texas Instruments Incorporated Method of making extended drain resurf lateral DMOS devices
JP2005191202A (ja) * 2003-12-25 2005-07-14 Seiko Epson Corp 半導体装置
KR100634168B1 (ko) * 2004-03-03 2006-10-16 삼성전자주식회사 낮은 문턱 전압 및 높은 절연파괴 전압의 트랜지스터를구비하는 반도체 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5545911A (en) * 1993-12-17 1996-08-13 Nec Corporation Semiconductor device having mosfets formed in inherent and well regions of a semiconductor substrate
WO1997019516A1 (en) * 1995-11-21 1997-05-29 Information Storage Devices, Inc. A clocked high voltage switch
EP1085574A2 (de) * 1999-09-17 2001-03-21 Sony Corporation Halbleiter-Bauelement und zugehöriges Herstellungsverfahren
DE102004014928A1 (de) * 2004-03-26 2005-10-13 Austriamicrosystems Ag Hochvolttransistor und Verfahren zu seiner Herstellung

Also Published As

Publication number Publication date
US20090302383A1 (en) 2009-12-10
US9093527B2 (en) 2015-07-28
DE102005054672A1 (de) 2007-05-31
TW200746419A (en) 2007-12-16
TWI326126B (en) 2010-06-11
DE102005054672B4 (de) 2014-06-12

Similar Documents

Publication Publication Date Title
DE102005022129B4 (de) Feldeffekttransistor und Verfahren zum Herstellen eines Feldeffekttransistors
DE102008059846B4 (de) Drain-Erweiterter Feldeffekttransistor
DE60213889T2 (de) Halbleiteranordnung
DE102008051245B4 (de) Hochvolttransistor mit hoher Stromtragfähigkeit und Verfahren zur Herstellung
DE102008058837B4 (de) Halbleitereinrichtungen und Verfahren zu deren Herstellung
DE112007003167T5 (de) Integriertes komplementäres Niederspannungs-HF-LDMOS
DE102004063523A1 (de) Halbleitervorrichtung
WO2005098964A1 (de) Hochvolt-sperrschicht-feldeffekttransistor
DE102006013203B3 (de) Integrierte Halbleiteranordnung mit Rückstromkomplex zur Verringerung eines Substratstroms und Verfahren zu deren Herstellung
DE10306597B4 (de) Verfahren zum Herstellen einer Halbleiterstruktur mit erhöhter Durchbruchspannung durch tieferliegenden Subkollektorabschnitt
WO2011125043A1 (de) Ldmos -transistoren für cmos - technologien sowie ein zugehöriges herstellverfahren
EP1631990A2 (de) Feldeffekttransistor, insbesondere doppelt diffundierter feldeffekttransistor, sowie herstellungsverfahren
DE102004009521B4 (de) Hochvolt-PMOS-Transistor, Maske zur Herstellung einer Wanne und Verfahren zur Herstellung eines Hochvolt-PMOS-Transistors
EP0973204B1 (de) Verfahren zur Herstellung einer MOS-Transistoranordnung
EP1412973B1 (de) Halbleiterstruktur mit feldplatte
DE102005054672B4 (de) Hochvolt-Transistor mit niedriger Threshold-Spannung und einen solchen Hochvolt-Transistor umfassendes Bauelement
DE102004038369A1 (de) Hochvolt-NMOS-Transistor
DE102004030848A1 (de) LDMOS-Transistor-Vorrichtung, integrierter Schaltkreis und Verfahren zur Herstellung dieser
EP2898531B1 (de) Nmos-transistor und verfahren zu seiner herstellung
EP0449858B1 (de) Hochspannungstransistor-anordnung in cmos-technologie
DE102005048000B4 (de) Verfahren zur Herstellung eines Transistors mit zuverlässiger Source-Dotierung
DE102009053065A1 (de) Hochvolttransistor, ESD-Schutzschaltung und Verwendung eines Hochvolttransistors in einer ESD-Schutzschaltung
DE10303232A1 (de) Hochvolt-MOS-Feldeffekttransistor
DE60133302T2 (de) Schutzdiode für verbesserte robustheit eines radiofrequenz-transistors und selbstdefinierende methode zur herstellung einer solchen schutzdiode
DE102022128549B3 (de) Feldeffekttransistor mit drainerweiterungsgebiet

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application
DPE1 Request for preliminary examination filed after expiration of 19th month from priority date (pct application filed from 20040101)
NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 06829026

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 12085203

Country of ref document: US