WO2007046138A1

WO2007046138A1 - キャパシタを用いた蓄電装置とその制御方法

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Publication number: WO2007046138A1
Application number: PCT/JP2005/019208
Authority: WO
Inventors: Harumi Takeda; Kazuki Toyama
Original assignee: Limited Company Tm; Takeda Technological Research Co., Ltd.
Priority date: 2005-10-19
Filing date: 2005-10-19
Publication date: 2007-04-26
Also published as: EP1947752B1; JP4368924B2; US7898223B2; EP1947752A4; KR100991317B1; EP1947752A1; TWI395389B; TW200733514A; ES2394629T3; MY146871A; DK1947752T3; KR20080067342A; US20090134851A1; JPWO2007046138A1; CN101297458B; CN101297458A

Abstract

　この発明の蓄電装置は、充電の場合には、蓄電手段の各回路ブロックの複数個のキャパシタを直列接続して充電開始し、蓄電手段の出力電圧が直流－交流変換手段の入力上限電圧に達すると、ブロック電圧の高い順にｊ個の回路ブロックの各キャパシタを並列接続し、再び入力上限電圧に達するまでの間も、ブロック電圧の高い順にｊ個の回路ブロックの各キャパシタを並列接続し、放電の場合には、蓄電手段の各回路ブロックの複数個のキャパシタを並列接続して放電開始し、蓄電手段の出力電圧が直流－交流変換手段の入力下限電圧に達すると、ブロック電圧の高い順にｋ個の回路ブロックの複数個のキャパシタを直列接続し、再び入力下限電圧に達するまでの間も、ブロック電圧の高い順にｋ個の回路ブロックの複数個のキャパシタを直列接続するので、キャパシタの静電容量誤差の影響を受けにくく、充放電効率を向上できる。

Description

明細書

キャパシタを用いた蓄電装置とその制御方法

技術分野

[0001] 本発明は、電気二重層コンデンサ（Electric Double layer Capacitor: EDLC)などのキャパシタを用いた蓄電装置とその制御方法に関する。

背景技術

[0002] 近年、電気二重層コンデンサ (EDLC)は、サイクル寿命が長ヽことや使用温度範囲が広いなどの特徴から、二次電池に替わる新しい蓄電デバイスとして注目を集めている。しかし、コンデンサは蓄えられた電荷量に比例して出力電圧が変化することや、単体では出力電圧が低いことから、一般的には直列や直並列に接続して用いられることが多い。

[0003] コンデンサを直列あるいは直並列接続した際に、負荷に安定した電圧を供給するには、複数の EDLCを複雑なスィッチを用いて直列や並列接続に切り替える方法がある。

[0004] 複数の EDLCを直並列接続して構成される蓄電装置では、充放電効率を向上させるために、一般的には「バンク切り換え」と「均圧回路」と呼ばれる 2つの制御手法が併用される。以下にこれらの制御手法の概要と、これら制御手法を併用した場合の問題点について述べる。

[0005] <バンク切り換え >

これまでに提案されている「バンク切り換え」（例えば、特許文献 1参照）は、複数の EDLCと複数のスィッチを図 1 (a)のように多段配置し、スィッチを制御することによつて、 EDLCの接続状態を図 1 (b) ,図 1 (c) ,図 1 (d)のように順次切り換える方式である。なお以下の説明では、 1つの段を構成するキャパシタの組を、「ブロック」と呼ぶことにする。また、図中に表示されている各キャパシタカ複数個のキャパシタを直並列接続したものであっても良い。

[0006] 図 1のような従来の蓄電装置は、例えば放電過程においては、放電に伴う各キャパシタ (EDLC)の電圧低下に伴って蓄電装置の出力電圧が低下し、インバータの入力下限電圧に近づくたびに、図 1 (a)→図 1 (b)→図 1 (c)の順に、 EDLCが並列接続されているブロックを順次 1ブロックずつそのブロック内の EDLCを直列接続に切り換えることにより、蓄電装置の出力電圧力 Sインバータの入力範囲に収まるように制御され、最終的に図 1 (d)のように全ての EDLCが直列接続されるまで蓄電装置力電力が出力される。ただし、ー且 EDLCが直列接続されたブロックのその EDLCを並列接続に戻されることはない。

[0007] また、充電過程にぉ、ては、前述した放電の場合とは逆の順序で、各キャパシタ (E DLC)の電圧上昇に伴って蓄電装置の出力電圧が上昇し、インバータの入力上限電圧に近づくたびに、 EDLCが直列接続されているブロックを順次 1ブロックずつそのブロック内の EDLCが並列接続に切り換えられる。ただし、ー且 EDLCが並列接続されたブロックのその EDLCを直列接続に戻されることはない。

[0008] この従来の「バンク切り換え」は充放電特性や放電深度の向上に有効であるが、以下のような問題点がある.

[0009] (1)ブロック間の端子間電圧のばらつき

例えば、充電過程において、 EDLCが直列接続されているブロックのその EDLCを並列接続に切り換えると、 EDLCが並列接続されたブロックの各 EDLCに蓄積される電荷量は、 EDLCが直列接続されて!、るブロックの各 EDLCに蓄積される電荷量の半分となるので、ブロック毎に EDLCの端子間電圧にばらつきが発生する。 EDLCの端子間電圧にばらつきが発生すると、 EDLCが並列接続に切り換わったブロックのその EDLCが満充電に達するまで、 EDLCが直列接続されて!、るブロックの各 EDLC の端子間電圧を耐電圧以下に保持し続けなければ、 EDLCが直列接続されて、るブロックの各 EDLCは過充電に陥る。

[0010] (2)ブロックを構成する EDLCの個数の違いによる充電特性の違い

通常、ブロックを構成する EDLCの個数が同一となるように装置を構成すべきである力やむをえずブロックごとの EDLCの個数が異なる場合も起こり得る。そのような場合には、充電過程において、 EDLCの個数の多いブロックのその EDLCの接続状態を直列力並列に切り換えた時、蓄電装置の出力電圧 Vが極端に低下し、その並

t

列に切り換えられた各 EDLCの充電が進んで次の切り換えが起こるまでに多大な時間を有することがある。また最悪の場合には、蓄電装置の出力電圧 Vがインバータの t

入力電圧範囲を下回る可能性もある。

[0011] さらに、蓄電装置の出力電圧 V力 Sインバータの入力電圧範囲を下回らなくても、 E t

DLCの端子間電圧がブロックごとに大きくばらつくので、その後、充電が進むに伴つて、やがて満充電に達した EDLCが耐電圧を越え、破壊に至る可能性が生じる。

[0012] (3)横流れ電流

図 2のように、充電過程で 1つのブロックの EDLCの接続状態が、図 2 (a)の直列接続から図 2 (b)の並列状態に移行する時、もしキャパシタ (EDLC) Cの端子間電圧 V

1

とキャパシタ (EDLC) Cの端子間電圧 Vにばらつきがあると横流れ電流が発生する

1 2 2

。したがって、仮に図 2のスィッチに半導体スィッチを用いた場合には、半導体スイツチの ON抵抗を R[Q]とすると、発生する横流れ電流は (V— V )ZR[A]となり、場合

2 1

によっては半導体スィッチを破壊する可能性がある。

[0013] この横流れ電流の発生を防止するためには、並列接続される EDLCの端子間電圧のばらつきを抑制する必要がある。

[0014] 上記のような問題があるので、「バンク切り換え」だけで蓄電装置を構築することは困難である。しかしこれらの問題は、以下のような対策をとることで回避することができる。

[0015] [1]EDLCの端子間電圧が、耐電圧を越えないようにする制御回路を付加する。

[2]常に EDLCの端子間電圧のばらつきを抑制する制御回路を付加する。

[3]各ブロックを構成する EDLCの個数をできるだけ同数にする。

上記の [ 1] , [2]を実現するために「均圧回路」と呼ばれる回路が用いられる。

[0016] <均圧回路 >

均圧回路は、各 EDLCの端子間電圧のばらつきを抑制する制御回路で、蓄電装置の安全性の向上に役立つ。

バンク切り換え方式による蓄電装置において、 EDLCの端子間電圧にばらつきが生じる要因として、「各 EDLCの静電容量の違い」，「各 EDLCの自己放電特性の違い」，「バンク切り換えによる各 EDLCに流れる電荷量の違い」の 3つが挙げられる。これらの複数要因が重なり合って、前述の 3つの問題、すなわち（1)ブロック間の端子間電圧のばらつき、（2)ブロックを構成する EDLCの個数による充電特性の違い、 (3 )多大な横流れ電流、が生じる。以下では、「均圧回路」による EDLCの端子間電圧の抑制について述べる。

[0017] (1)過充電防止

均圧回路による EDLCの過充電防止は、図 3のように各 EDLCの端子間に抵抗とスィッチを設けることにより、実現される。すなわち、各 EDLCの端子間電圧を監視し、耐電圧を越えそうな EDLCに接続されたスィッチを ONにすることにより、強制的に放電を行い、過充電を防止する。この均圧回路を用いることにより、他の EDLCより速く満充電に達した EDLCの端子間電圧を耐電圧以下に維持し、過充電に陥ることなく安全に充電を行うことが可能となる。このように、すべての EDLCの端子間電圧をできるだけ同電圧に揃えることを、以下では「均圧化」と呼ぶ。また均圧回路により、 ED LCの端子間電圧を耐電圧以下に維持することによって生じる損失のことを「均圧化損失」と呼ぶ。

[0018] (2)キャパシタ（EDLC)の端子間電圧のばらつき防止

均圧回路は、 EDLCの端子間電圧のばらつきを抑えるためにも使用される。従来方式では、直並列切り換えを行う電圧の近傍のみで、各キャパシタの端子間電圧のばらつきを減少させるための均圧化 (文献中では「初期化」と記されている）が行われる（例えば、特許文献 2参照)。このように「均圧回路」と「バンク切り換え」を併用するにより、安全に「バンク切り換え」を動作させ、繰り返し EDLCの充放電を行うことが可能となる。

特許文献 1：特開平 11— 215695号公報

特許文献 2：特開 2003 - 111286号公報

発明の開示

発明が解決しょうとする課題

[0019] し力しながら、前述した従来の蓄電装置での「バンク切り換え」と「均圧回路」との併用時に起こる問題として以下の問題がある。

[0020] 実際の EDLCの静電容量には誤差がある。したがって、先にも述べた、定められたブロック順序でし力接続状態を切り換えることができなヽ「従来のバンク切り換え方式」では、各ブロックの合計静電容量の誤差により、以下のような問題が発生する。

[0021] 例えば充電過程において、並列接続状態にある 2つのブロックを考える。一方のブロックの合計静電容量が他方の合計静電容量より大き!ヽ場合、合計静電容量の大きいブロックの方が満充電に達するまでの時間は長い。逆に、合計静電容量の小さなブロックは、満充電に達するまでの時間が短い。したがって、合計静電容量の大きいブロックが満充電に達するまでの間、静電容量の小さなブロック内の EDLCの端子間電圧を耐電圧以下に保持しなければならないので、「均圧回路」による過充電防止期間が長くなり、無駄に強制放電が行われ、均圧化損失が増大するという問題が生じる。

[0022] また、各ブロック内に一つでも静電容量の小さな EDLCが存在すると、この EDLC の端子間電圧を基準にして、そのブロックに属する他の EDLCの端子間電圧のばらつきが抑制されるので、無駄に強制放電が行われ、充放電特性が低下するという問題が生じる場合もある。

[0023] さらに従来方式では、 EDLCの端子間電圧のばらつき防止のために、直並列切り換えを行う電圧の近傍でのみ均圧化 (文献中に「初期化」と記されて、る）が行われているが、その時点での端子間電圧のばらつきが大き過ぎると、均圧化に時間がかかり、均圧化損失が大きくなるという問題もある。

[0024] 上記のような問題の解決法の一つとしては、静電容量誤差の少ない EDLCを用いることであるが、静電容量の揃った EDLCを集めて装置を構築することは、静電容量の測定時間の浪費とコストアップにつながるので現実的ではな、。特に大容量の蓄電装置を構築する場合に用いられる大容量の EDLCの静電容量を正確に測定するには多大な時間を必要とする。

[0025] 本発明は、このような事情に鑑みてなされたものであって、キャパシタの静電容量誤差の影響を受けにくぐ充放電効率の高い、キャパシタを用いた蓄電装置とその制御方法を提供することを目的とする。

課題を解決するための手段

[0026] 上記目的を達成するために、発明者が鋭意研究をした結果、次のような知見を得た。すなわち、「従来のバンク切り換え方式」の大きな問題点の一つは、例えば充電過程において、ー且、 EDLCが並列接続に切り換わったブロックのその EDLCを充電完了まで直列接続に戻すことができず、すべての EDLCが満充電に達するまで並列状態を維持し続けなければならな力つたことにある。また、放電過程においても、一且、 EDLCが直列接続に切り換わったブロックの EDLCを放電完了まで並列接続に戻すことができず、すべての EDLCが放電するまで直列状態を維持し続けなければならなかった。さらに、各ブロックの直並列切り換え力充電過程においては蓄電装置の出力電圧力 Sインバータの入力上限電圧になった場合にのみ行われ、放電過程においては蓄電装置の出力電圧力インバータの入力下限電圧になった場合にのみ行われることち挙げられる。

[0027] これらが原因で、ブロック毎に EDLCの端子間電圧の充放電パターンがばらつき、それが均圧化損失を増大させ、充放電特性に大きな影響を与えていることを、本願発明者は突き止めたのである。つまり、充電過程において、ブロック電圧（1つの回路ブロック内の EDLCが直列接続されている場合には各 EDLCの端子間電圧の合計電圧 Vbを、また 1つの回路ブロック内の EDLCが並列接続されている場合には、各 E DLCの端子間電圧の平均値電圧 Vbを「ブロック電圧」と呼ぶ）の大きい順にブロックのキャパシタを並列接続とし、ー且 EDLCが並列接続に移行したブロック電圧の低ヽブロックのその EDLCを直列状態に戻せれば、より速く充電することができ、均圧化損失も低下させることができる。また、放電過程においても、ブロック電圧の大きい順にブロックのキャパシタを直列接続とし、ー且 EDLCが直列接続に移行したブロック電圧の低いブロックのその EDLCを並列状態に戻せれば、より長時間放電することができ、放電深度を向上させることができる。そこで、より多様な接続パターンを用意し、最適な接続パターンに切り換えることにより、蓄電装置を構成する全てのキャパシタの端子間電圧のばらつきを少なくした「新しいバンク切り換え方式」を以下に提案するに至ったのである。以降、「従来のバンク切り換え方式」を「従来方式」、「本発明である新しいバンク切り換え方式」を「本方式」と適宜に記述することにする。

[0028] このような知見に基づくこの発明は次のような構成をとる。

すなわち、請求項 1に記載の発明に係るキャパシタを用いた蓄電装置は、複数個のキャパシタを有する回路ブロックを n個（ただし、 nは 2以上の自然数)直列接続した回路構成を備える蓄電手段と、蓄電手段からの直流出力電圧を交流出力電圧に変換して負荷に与える直流交流変換手段と、蓄電手段の回路ブロック毎の複数個のキャパシタを並列接続した状態とそれらを直列接続した状態とに切り換える直並列切り換え手段と、蓄電手段のキャパシタの端子電圧が耐電圧値になるとそのキャパシタを強制放電させるものであって、蓄電手段のキャパシタにそれぞれ並列接続された複数個の過充電防止手段と、蓄電手段の各回路ブロックの複数個のキャパシタの端子間電圧を検出する端子間電圧検出手段と、端子間電圧検出手段で検出された各キャパシタの端子間電圧に基づ、て、回路ブロックの電圧であるブロック電圧を回路ブロック毎に求めるブロック電圧求出手段と、蓄電手段の出力電圧を検出し、その電圧値に応じて直並列切り換え手段を制御する制御手段と、を備え、制御手段は、蓄電手段の充電時の場合には、蓄電手段への充電開始時に蓄電手段の各回路ブロックの複数個のキャパシタを直列接続するように直並列切り換え手段を制御する第 1過程と、蓄電手段の出力電圧が直流交流変換手段の入力上限電圧に達すると、ブロック電圧求出手段で求出したブロック電圧の高い順に j個（ただし、 jは 1回の充電に際しての入力上限電圧に達した回数であり、最大で nとする自然数)の回路ブロックの複数個のキャパシタを並列接続するように直並列切り換え手段を制御する第 2過程と、蓄電手段の出力電圧が再び直流交流変換手段の入力上限電圧に達するまでの間においても、ブロック電圧求出手段で求出したブロック電圧の高い順に j個の回路ブロックの複数個のキャパシタを並列接続するように直並列切り換え手段を制御する第 3過程と、を行い、さらに、制御手段は、蓄電手段の放電時の場合には、蓄電手段の放電開始時に蓄電手段の各回路ブロックの複数個のキャパシタを並列接続するように直並列切り換え手段を制御する第 4過程と、蓄電手段の出力電圧が直流交流変換手段の入力下限電圧に達すると、ブロック電圧求出手段で求出したプロック電圧の高い順に k個（ただし、 kは 1回の放電に際しての入力下限電圧に達した回数であり、最大で nとする自然数)の回路ブロックの複数個のキャパシタを直列接続するように直並列切り換え手段を制御する第 5過程と、蓄電手段の出力電圧が再び直流交流変換手段の入力下限電圧に達するまでの間にお、ても、ブロック電圧求出手段で求出したブロック電圧の高い順に k個の回路ブロックの複数個のキャパシタを直列接続するように直並列切り換え手段を制御する第 6過程と、を行うものである。

[0029] なお、本明細書中の「蓄電手段への充電開始時」とは、蓄電手段内の各キャパシタに殆ど電荷が蓄積されていない時である力蓄電手段内の各キャパシタに全く電荷が蓄積されて、な、時や、直流―交流変換手段の入力下限電圧に達して、な、程度にしか蓄電手段内の各キャパシタに電荷が蓄積されていない時も含まれる。また、本明細書中の「蓄電手段の放電開始時」とは、蓄電手段内の全キャパシタがほぼ満充電の時であるが、蓄電手段内の全キャパシタが満充電の時や、全ての回路ブロックのキャパシタが並列接続時に直流交流変換手段の入力下限電圧を越えた程度に蓄電手段内の各キャパシタに電荷が蓄積されている時も含まれる。

[0030] 本発明の蓄電装置の作用 ·効果は次のとおりである。

蓄電手段への充電の場合には、まず、蓄電手段への充電開始時に蓄電手段の各回路ブロックの複数個のキャパシタを直列接続する (第 1過程)。その後、蓄電手段の出力電圧が直流交流変換手段の入力上限電圧に達すると、ブロック電圧求出手段で求出したブロック電圧の高い順に j個（ただし、 jは 1回の充電に際しての入力上限電圧に達した回数であり、最大で nとする自然数)の回路ブロックの複数個のキヤパシタを並列接続する (第 2過程)。また、蓄電手段の出力電圧が再び直流交流変換手段の入力上限電圧に達するまでの間においても、ブロック電圧求出手段で求出したブロック電圧の高い順に j個の回路ブロックの複数個のキャパシタを並列接続する（第 3過程)。

[0031] したがって、充電過程では、蓄電手段の各回路ブロックの複数個のキャパシタを直列接続して蓄電手段への充電を開始し、蓄電手段の出力電圧が直流交流変換手段の入力上限電圧に達すると、複数個の回路ブロックのうちブロック電圧が最も大きい回路ブロックのキャパシタを並列接続し、つまり、合計静電容量の小さい回路プロックのキャパシタを並列接続し、当該回路ブロックでの均圧化損失を低減できるとともに、合計静電容量の大きい回路ブロックのキャパシタを直列接続のまま維持して当該回路ブロックへの充電を優先でき、充電効率を向上させることができる。また、次の切り換え時、つまり、蓄電手段の出力電圧が再び直流交流変換手段の入力上限電圧に達した時には、その時点でキャパシタが直列接続されている回路ブロックのキヤパシタを並列に戻すことも含めて、ブロック電圧が最も大きい順に j個の回路ブロックのキャパシタを並列接続するし、次の切り換え時に至るまでの間、つまり、蓄電手段の出力電圧が再び直流交流変換手段の入力上限電圧に達するまでの間におヽても、前述と同様に、ブロック電圧が最も大きい順に j個の回路ブロックのキャパシタを並列接続するので、均圧化損失を低減できるとともに、合計静電容量の大きい回路ブロックのキャパシタを直列接続のまま維持して当該回路ブロックへの充電を優先でき、充電効率を向上させることができる。

[0032] すなわち、充電過程において、複数個の回路ブロックについてのキャパシタの直並列パターンを多数実現でき、し力もその多数の直並列パターンの中力最適な直並列パターンに切り換えを行うことができる。また、次の切り換え時には、その時点でキャパシタが直列接続されている回路ブロックのキャパシタを並列に戻すことも含めて、最適な直並列パターンの選定が行われて切り換わる。さらに、次の切り換え時に至るまでの間、つまり、蓄電手段の出力電圧が再び直流交流変換手段の入力上限電圧に達するまでの間においても、その時点でキャパシタが直列接続されている回路ブロックのキャパシタを並列に戻すことも含めて、最適な直並列パターンの選定が行われて切り換わる。

[0033] さらに、蓄電手段の放電の場合には、まず、蓄電手段の放電開始時に蓄電手段の各回路ブロックの複数個のキャパシタを並列接続する (第 4過程)。その後、蓄電手段の出力電圧が直流交流変換手段の入力下限電圧に達すると、ブロック電圧求出手段で求出したブロック電圧の高い順に k個（ただし、 kは 1回の放電に際しての直流交流変換手段の入力下限電圧に達した回数であり、最大で nとする自然数)の回路ブロックの複数個のキャパシタを直列接続する (第 5過程)。また、蓄電手段の出力電圧が再び直流交流変換手段の入力下限電圧に達するまでの間においても、ブロック電圧求出手段で求出したブロック電圧の高い順に k個の回路ブロックの複数個のキャパシタを直列接続する (第 6過程)。

[0034] したがって、放電過程では、蓄電手段の各回路ブロックの複数個のキャパシタを並列接続して蓄電手段の放電を開始し、蓄電手段の出力電圧が直流交流変換手段の入力下限電圧に達すると、複数個の回路ブロックのうちブロック電圧が最も大きい回路ブロック力も順にその回路ブロックのキャパシタを直列接続し、つまり、合計静電容量の大きい回路ブロックのキャパシタを直列接続する。また、次の切り換え時、つまり、蓄電手段の出力電圧が再び直流交流変換手段の入力下限電圧に達した時には、その時点でキャパシタが直列接続されて、る回路ブロックのキャパシタを並列に戻すことも含めて、ブロック電圧が最も大きい順に k個の回路ブロックのキャパシタを直列接続するし、次の切り換え時に至るまでの間、つまり、蓄電手段の出力電圧が再び直流交流変換手段の入力下限電圧に達するまでの間においても、前述と同様に、ブロック電圧が最も大きい順に k個の回路ブロックのキャパシタを直列接続するので、均等に各回路ブロックの電荷を放電させることができ、放電深度を向上させることができる。すなわち、放電過程において、複数個の回路ブロックについてのキャパシタの直並列パターンを多数実現でき、し力もその多数の直並列パターンの中カも最適な直並列パターンに切り換えを行うことができる。また、次の切り換え時には、その時点でキャパシタが直列接続されている回路ブロックを並列に戻すことも含めて、最適な直並列パターンの選定が行われて切り換わる。

[0035] その結果、キャパシタの静電容量誤差の影響を受けにくぐ充放電効率の高い、キャパシタを用いた蓄電装置を提供することができる。

[0036] また、前述の蓄電装置の直流交流変換手段に替えて、蓄電手段からの直流出力電圧を所定の直流出力電圧に変換して負荷に与える直流一直流変換手段を採用した場合であっても、前述と同様の作用効果を有する。

[0037] なお、本明細書中の「蓄電手段への充電開始時」とは、蓄電手段内の各キャパシタに殆ど電荷が蓄積されていない時である力蓄電手段内の各キャパシタに全く電荷が蓄積されて、な、時や、直流―直流変換手段の入力下限電圧に達して、な、程度にしか蓄電手段内の各キャパシタに電荷が蓄積されていない時も含まれる。また、本明細書中の「蓄電手段の放電開始時」とは、蓄電手段内の全キャパシタがほぼ満充電の時であるが、蓄電手段内の全キャパシタが満充電の時や、全ての回路ブロックのキャパシタが並列接続時に直流一直流変換手段の入力下限電圧を越えた程度に蓄電手段内の各キャパシタに電荷が蓄積されている時も含まれる。

[0038] また、制御手段は、第 3過程と第 6過程とを所定のインターバル時間経過毎に行うものとしてもよい。この場合には、インターバル時間経過毎に、最適な直並列パターンの選定が行われて切り換わるので、次の切り換え時に至るまでの間における充放電効率を向上させることができる。

[0039] また、制御手段は、蓄電手段への入力電流と、蓄電手段からの出力電流との比較に基づいて、蓄電手段の充電と放電との制御を切り換えるので、充電と放電とがランダムに繰り返される場合にも、キャパシタの静電容量誤差の影響を受けにくぐ充放電効率の高い、キャパシタを用いた蓄電装置を提供することができる。

[0040] また、蓄電手段の各回路ブロック間に、通電 Z非通電を切り替えるスィッチを備え、制御手段は、それらのスィッチのうちで、キャパシタが並列接続された回路ブロック間に位置するスィッチを非通電とするので、当該スィッチを備えない構成と比べて、充電時間が短くて済み、充電効率を向上させることができる。

[0041] また、制御手段は、蓄電手段の充電時および放電時にお!、て、各ブロックのキャパシタの端子間電圧をできるだけ揃えるために、端子間電圧検出手段で各ブロックのキャパシタの端子間電圧を検出し、ブロック毎にその最小端子間電圧値に許容値を加えた電圧値を越えたキャパシタを強制放電させるように、過充電防止手段を制御する第 7過程を行うので、各キャパシタの端子間電圧のばらつきを許容範囲内（一定範囲内）に収まるように補正でき、直並列切り換えによる横流れ電流によるスィッチの破壊を防ぐことができる。

[0042] また、制御手段は、第 7過程を所定のインターバル時間経過毎に行うので、各キヤパシタの端子間電圧のばらつきを一定のインターバル時間毎に監視し、過充電防止手段によって、各キャパシタの端子間電圧が常時に許容範囲内（一定範囲内）に収まるように補正でき、直並列切り換えによる横流れ電流によるスィッチの破壊を防止することができる。また、端子間電圧が大きくばらつく前に常時補正をしておくことにより、均圧化損失を抑えることができる。

[0043] また、キャパシタを用いた蓄電装置の制御方法にぉ、て、蓄電手段の充電時の場合には、複数個のキャパシタを有する回路ブロックを n個（ただし、 nは 2以上の自然数)直列接続した回路構成を備える蓄電手段への充電開始時に、蓄電手段の各回路ブロックの複数個のキャパシタを直列接続する第 1過程と、蓄電手段の出力電圧力蓄電手段力の直流出力電圧を交流出力電圧に変換して負荷に与える直流交流変換手段の入力上限電圧に達すると、求出したブロック電圧の高い順に j個（ただし、 jは 1回の充電に際しての入力上限電圧に達した回数であり、最大で nとする自然数)の回路ブロックの複数個のキャパシタを並列接続する第 2過程と、蓄電手段の出力電圧が再び直流交流変換手段の入力上限電圧に達するまでの間においても、求出したブロック電圧の高い順に j個の回路ブロックの複数個のキャパシタを並列接続するように直並列切り換え手段を制御する第 3過程と、を行い、さらに、蓄電手段の放電時の場合には、蓄電手段の放電開始時に蓄電手段の各回路ブロックの複数個のキャパシタを並列接続する第 4過程と、蓄電手段の出力電圧が直流交流変換手段の入力下限電圧に達すると、求出したブロック電圧の高い順に k個（ただし、 kは 1 回の放電に際しての入力下限電圧に達した回数であり、最大で nとする自然数)の回路ブロックの複数個のキャパシタを直列接続する第 5過程と、蓄電手段の出力電圧が再び直流交流変換手段の入力下限電圧に達するまでの間においても、求出したブロック電圧の高い順に k個の回路ブロックの複数個のキャパシタを直列接続する第 6過程と、を行う場合は、前述の請求項 1と同様の作用効果を有する。

[0044] また、前記制御方法において、直流交流変換手段を直流一直流変換手段に替えた場合も同様である。

図面の簡単な説明

[0045] [図 1]従来のバンク切り換えを示した回路図である。

[図 2]横流れ電流を説明する回路図である。

[図 3]従来の均圧回路の構成図である。

[図 4]従来の各キャパシタについての充放電の時間的変化のシミュレーション結果を示す図である。

[図 5]従来の蓄電装置の出力電圧についての充放電の時間的変化のシミュレーション結果を示す図である。

[図 6]本発明に係る蓄電装置の実施態様を示したブロック図である。

[図 7]実施例 1のキャパシタ群および直並列切り換え回路の構成を示す回路図である [図 8]均圧回路群の回路図である。

[図 9]実施例 1の 3つの回路ブロックのキャパシタ群を備えた蓄電装置の例を示す図である。

[図 10]—つの回路ブロックの EDLCのみを直列接続する接続パターンを説明する図である。

[図 11]一つの回路ブロックの EDLCのみを並列接続する接続パターンを説明する図である。

[図 12]すべての回路ブロックの EDLCを直列接続する接続パターンを説明する図である。

[図 13] (a)は回路ブロック内の EDLCを直列接続したときのブロック電圧を説明する図であり、 (b)は回路ブロック内の EDLCを並列接続したときのブロック電圧を説明する図である。

[図 14] (a)〜（c)は回路ブロックを n段接続した場合の接続パターンの一例を示す図である。

[図 15]充電時の直並列切り換えのフローチャートである。

[図 16]放電時の直並列切り換えのフローチャートである。

[図 17]充電と放電とがランダムに繰り返される場合の直並列切り換えのフローチャートである。

[図 18]実施例 1の場合の 12個の各キャパシタの端子間電圧の時間的推移を示す特 '性図である。

[図 19]実施例 1の蓄電装置の出力電圧の時間的推移を示す特性図である。

[図 20] (a) , (b)は回路ブロック間にスィッチを設けない場合と設けた場合との違いを説明する図である。

符号の説明

10 … 蓄電装置本体

10A … 蓄電部

10B … 電力変換部

11 … 直流電流源 12 … 負荷

13 … キャパシタ群

14 … 均圧回路群

14A … 均圧回路

15 … 直並列切り換え回路

16 … キャパシタ端子間電圧検出回路

17 … 制御回路

18 … DC— ACインバータ

19 … ブロック電圧求出部

20 … 抵抗

21 … 電界効果トランジスタ

22 … 放電制御回路

23 … スィッチ

24 … スィッチ

発明を実施するための最良の形態

キャパシタを用いた蓄電装置において、制御手段は、蓄電手段の充電時の場合には、蓄電手段への充電開始時に蓄電手段の各回路ブロックの複数個のキャパシタを直列接続するように直並列切り換え手段を制御する第 1過程と、蓄電手段の出力電圧が直流交流変換手段の入力上限電圧に達すると、ブロック電圧求出手段で求出したブロック電圧の高い順に j個（ただし、 jは 1回の充電に際しての入力上限電圧に達した回数であり、最大で nとする自然数)の回路ブロックの複数個のキャパシタを並列接続するように直並列切り換え手段を制御する第 2過程と、蓄電手段の出力電圧が再び直流交流変換手段の入力上限電圧に達するまでの間においても、プロック電圧求出手段で求出したブロック電圧の高い順に j個の回路ブロックの複数個のキャパシタを並列接続するように直並列切り換え手段を制御する第 3過程と、を行ヽ、さらに、制御手段は、蓄電手段の放電時の場合には、蓄電手段の放電開始時に蓄電手段の各回路ブロックの複数個のキャパシタを並列接続するように直並列切り換え手段を制御する第 4過程と、蓄電手段の出力電圧が直流交流変換手段の入力下限電圧に達すると、ブロック電圧求出手段で求出したブロック電圧の高い順に k個 ( ただし、 kは 1回の放電に際しての入力下限電圧に達した回数であり、最大で nとする自然数)の回路ブロックの複数個のキャパシタを直列接続するように直並列切り換え手段を制御する第 5過程と、蓄電手段の出力電圧が再び直流交流変換手段の入力下限電圧に達するまでの間においても、ブロック電圧求出手段で求出したブロック電圧の高い順に k個の回路ブロックの複数個のキャパシタを直列接続するように直並列切り換え手段を制御する第 6過程と、を行うことで、キャパシタの静電容量誤差の影響を受けにくぐ充放電効率の高い、キャパシタを用いた蓄電装置を提供するという目的を実現した。

実施例 1

[0048] 以下、図面を参照して本発明の実施例を説明する。図 6は、本発明に係るキャパシタ（例えば、電気二重層コンデンサ）を用いた蓄電装置の一実施例を示すブロック図である。

[0049] 本実施例の蓄電装置は、蓄電装置本体 10を備えて、る。蓄電装置本体 10は、直流電流源 11から供給された直流電力を蓄電し、これを交流電力に変換して負荷 12 に供給する。

[0050] 外部装置としての直流電流源 11は、例えば太陽電池、風力発電機、エンジン発電機などで構成される。

[0051] 蓄電装置本体 10は、大きく分けて、蓄電部 10Aと、この蓄電部 10Aに蓄えられた直流電力を交流電力に変換する電力変換部 10Bとを備える。

[0052] まず、蓄電部 10Aについて説明する。蓄電部 10Aは、キャパシタとしての電気二重層コンデンサ（Electric Double layer Capacitor: EDLC)を複数個（本実施例では例えば 2個）有する回路ブロックを n個（ただし、 nは 2以上の自然数)直列接続した回路構成を備えるキャパシタ群 13と、これに接続された均圧回路群 (並列モニタ回路とも呼ばれる） 14と、キャパシタ群 13の回路ブロック毎の 2個のキャパシタを並列接続した状態とそれらを直列接続した状態とに切り換える直並列切り換え回路 15と、キャパシタ群 13の各 EDLCの端子間電圧を検出するキャパシタ端子間電圧検出回路 16と、キャパシタ群 13の出力電圧を検出し、その電圧値に応じて直並列切り換え回路 15 を制御する制御回路 17とを含む。

[0053] キャパシタ群 13について図 7を用いて説明する。図 7は、キャパシタ群 13と直並列切り換え回路 15との構成を示す回路図である。特に、図 7 (a)は全回路ブロックの E DLCが並列接続されている状態を示す。図 7 (b)は第 1段の回路ブロックの EDLCが直列接続され、それ以外の回路ブロックの EDLCが並列接続されている状態を示す。図 7 (c)は第 1段および第 2段の回路ブロックの EDLCが直列接続され、それ以外の回路ブロックの EDLCが並列接続されている状態を示す。図 7 (d)は全回路ブロックの EDLCが直列接続されて、る状態を示す。

[0054] 図 7に示すように、キャパシタ群 13は、例えば静電容量 3000[F]、耐電圧 2. 3[V]の EDLCを 2個有する回路ブロックを、 n個（ただし、 nは 2以上の自然数)直列接続した回路構成としている。キャパシタ群 13は、本発明における蓄電手段に相当する。

[0055] 直並列切り換え回路 15は、図 7に示すように、キャパシタ群 13の回路ブロック毎の 2個のキャパシタを並列接続した状態とそれらを直列接続した状態とに切り換えるスィツチ 24を備えている。直並列切り換え回路 15は本発明における直並列切り換え手段に相当する。

[0056] キャパシタ端子間電圧検出回路 16は、図 7に示すキャパシタ群 13の各 EDLCの端子間電圧を検出するものである。キャパシタ端子間電圧検出回路 16は本発明における端子間電圧検出手段に相当する。

[0057] 制御回路 17は、図 6に示すように、キャパシタ端子間電圧検出回路 16で検出されたキャパシタ群 13の各 EDLCの端子間電圧に基づいて、キャパシタ群 13の回路ブロックの電圧であるブロック電圧を回路ブロック毎に求めるブロック電圧求出部 19を備えている。ブロック電圧求出部 19は本発明におけるブロック電圧求出手段に相当する。

[0058] 制御回路 17は、キャパシタ群 13の充電時の場合には、キャパシタ群 13への充電開始時にキャパシタ群 13の各回路ブロックの 2個の EDLCを直列接続するように直並列切り換え回路 15を制御する第 1過程と、キャパシタ群 13の出力電圧が DC— A Cインバータ 18の入力上限電圧に達すると、ブロック電圧求出部 19で求出したプロック電圧の高い順に j個（ただし、 jは 1回の充電に際しての入力上限電圧に達した回数であり、最大で nとする自然数)の回路ブロックの 2個の EDLCを並列接続するように直並列切り換え回路 15を制御する第 2過程と、キャパシタ群 13の出力電圧が再び DC - ACインバータ 18の入力上限電圧に達するまでの間においても、ブロック電圧求出部 19で求出したブロック電圧の高い順に j個の回路ブロックの 2個の EDLCを並列接続するように直並列切り換え回路 15を制御する第 3過程と、を行うようになっている。

[0059] なお、キャパシタ群 13への充電開始時とは、キャパシタ群 13内の各 EDLCに殆ど電荷が蓄積されてヽな、時であるが、キャパシタ群 13内の各 EDLCに全く電荷が蓄積されて、な、時や、 DC— ACインバータ 18の入力下限電圧に達して、な、程度にしかキャパシタ群 13内の各 EDLCに電荷が蓄積されていない時も含まれる。

[0060] さらに、制御回路 17は、キャパシタ群 13の放電時の場合には、キャパシタ群 13の放電開始時にキャパシタ群 13の各回路ブロックの 2個の EDLCを並列接続するように直並列切り換え回路 15を制御する第 4過程と、キャパシタ群 13の出力電圧が DC - ACインバータ 18の入力下限電圧に達すると、ブロック電圧求出部 19で求出したブロック電圧の高い順に k個（ただし、 kは 1回の放電に際しての入力下限電圧に達した回数であり、最大で nとする自然数)の回路ブロックの 2個の EDLCを直列接続するように直並列切り換え回路 15を制御する第 5過程と、キャパシタ群 13の出力電圧が再び DC— ACインバータ 18の入力下限電圧に達するまでの間においても、ブロック電圧求出部 19で求出したブロック電圧の高い順に k個の回路ブロックの 2個の EDL Cを直列接続するように直並列切り換え回路 15を制御する第 6過程と、を行うようになつている。

[0061] なお、キャパシタ群 13の放電開始時とは、キャパシタ群 13内の全 EDLCがほぼ満充電の時であるが、キャパシタ群 13内の全 EDLCが満充電の時や、全ての回路ブロックの EDLCが並列接続時に DC— ACインバータ 18の入力下限電圧を越えた程度にキャパシタ群 13内の各 EDLCに電荷が蓄積されている時も含まれる。

[0062] 制御回路 17は、前述の第 3過程と第 6過程とを所定のインターバル時間（例えば、 5秒)経過毎に行うようになっている。なお、インターバル時間を 5秒以外の所定の時間としてもよい。また、このインターバル時間はコンデンサ（EDLC)の容量を考慮して所定の時間に定めることが好ましい。

[0063] さらに、制御回路 17は、各回路ブロックのキャパシタ端子間電圧を揃えるために、キャパシタ群 13の充電時および放電時において、キャパシタ端子間電圧検出回路 1 6で検出された各回路ブロックの EDLCの端子間電圧のうちで、最小の端子間電圧の EDLCの端子間電圧を基準とし、その回路ブロック中の他の EDLCの端子間電圧力その最小端子間電圧値に許容値を加えた電圧値を越えた場合にその越えた ED LCを強制放電させるように、均圧回路群 14を制御する第 7過程を行うようになって、る。

[0064] 制御回路 17は、前述の第 7過程を所定のインターバル時間（例えば、 5秒)経過毎に行うようになっている。なお、インターバル時間を 5秒以外の所定の時間としてもよい。また、このインターバル時間はコンデンサ (EDLC)の容量を考慮して所定の時間に定めることが好ましい。制御回路 17は本発明における制御手段に相当する。

[0065] 図 7に示すように、キャパシタ群 13の各回路ブロック間には、通電 Z非通電を切り替えるスィッチ 23が備えられている。制御回路 17は、それらのスィッチ 23のうちで、 E DLCが並列接続された回路ブロック間に位置するスィッチ 23を非通電とする。

[0066] 均圧回路群（並列モニタ回路） 14は、図 8に示すように、キャパシタ群 13を構成する各電気二重層コンデンサ (EDLC) Cl、 C2、 · · ·にそれぞれ並列接続される複数個の均圧回路 14A、 14B、 · · ·力構成されている。各均圧回路 14A、 14B、 · · ·は同じ構成であるので、以下では均圧回路 14Aを例に採って説明する。

[0067] 均圧回路 14Aは、抵抗 20および電解効果トランジスタ (FET) 21を直列接続してなり、コンデンサ C1の両端子をバイパスする放電経路と、この放電経路を開閉制御する放電制御回路 22とから構成されている。放電制御回路 22は、コンデンサ C1の端子電圧を監視しており、この端子電圧が所定電圧 (電気二重層コンデンサの耐電圧）を越えると、 FET21に制御信号を与えて導通状態にすることにより、放電経路を閉状態にしてコンデンサ C1を強制放電させる。各均圧回路 14A、 14B、 · · ·は、それぞれに対応した電気二重層コンデンサ Cl、 C2、 · · ·が過充電に陥るのを阻止する。各均圧回路 14A、 14B、 · · ·は、本発明における過充電防止手段に相当する。

[0068] なお放電制御回路 22の役割を制御回路 17が果たす構成としても良い。すなわちキャパシタ端子間電圧検出回路 16で検出されたコンデンサ CIの端子電圧が所定電圧 (電気二重層コンデンサの耐電圧）を越えると、制御回路 17が FET21に制御信号を与えて導通状態にすることにより、放電経路を閉状態にしてコンデンサ C1を強制放電させる構成としても良ヽ。

[0069] 更に、充電動作時における均圧回路 14Α、 14Β、 · · ·の機能を説明する。規格上は同容量の EDLCであっても、実際には、その容量にバラツキがあるので、充電時間は EDLCごとに異なることがわかる。したがって、 1つの EDLCが満充電になったとしても、他の EDLCは満充電に至っていない場合もある。そこで、上述したように、全ての EDLCに均圧回路を設けることにより、 1つの EDLCが満充電に達した時点で全 E DLCの充電を終了することなぐ全ての EDLCを満充電にすることができる。

[0070] 次に電力変換部 10Bの構成を説明する。図 6に示すように、電力変換部 10Bは、直流—交流（DC— AC)インバータ 18を含む。 DC— ACインバータ 18は、直流入力電圧を交流出力電圧に変換して負荷 12に与える。 DC— ACインバータ 18は本発明における直流交流変換手段に相当する。

[0071] ここで、以後の説明を簡単化するために、図 9 (a)のような 3つの回路ブロック（略して 3ブロックとも言う）力もなるキャパシタ群 13を備えた蓄電装置を例にとって説明する。つまり、前述したキャパシタ群 13および直並列切り換え回路 15の各スィッチ 24が 3回路ブロック力もなる構成を例にとって説明する。また以下では、閉じているスイツチ 23およびスィッチ 24のみを表示し、図 9 (a)を図 9 (b)のように表現する。

[0072] 図 9 (a)の回路構成の場合、 1つの回路ブロックの EDLCのみを直列接続し、 2つの回路ブロックの EDLCを並列接続するパターンには図 10のように 3種の接続パターンが存在する。

[0073] また 2つの回路ブロックの EDLCを直列接続し、 1つの回路ブロックの EDLCのみを並列接続するパターンには図 11のように 3種が存在し、さらにすベての EDLCを直列接続する図 12の接続パターン、およびすベての回路ブロックの EDLCを並列接続する前述した図 9のパターンを合わせると合計 8種（= 2³)の接続パターンが存在することになり、本実施例装置ではこれら 8種の接続パターンの中から最適な接続パターンに適宜に切り換えることができる。 [0074] なお，以下の説明では図 13 (a)のように、 1つの回路ブロック内の EDLCが直列接続されている場合には各 EDLCの端子間電圧の合計電圧 Vbを、また図 13 (b)のように、 1つの回路ブロック内の EDLCが並列接続されている場合には、各 EDLCの端子間電圧の平均値電圧 Vbを「ブロック電圧」と呼ぶことにする。

[0075] さて，上記のような回路ブロックを n段接続した場合、 EDLCの接続のパターン総数は 2ⁿとなり、回路ブロック数が増加するほどそのパターン数も増加することになる。接続パターン数が増加することによって選択肢が増え、多数の接続パターンの中から最適な接続パターンが選択されることによって、 EDLCが並列接続へと移行したプロック内のその EDLCを再び直列接続に戻し、他の回路ブロック内の EDLCを並列接続へと切り換えることが可能となり、すべてのキャパシタ (EDLC)の端子間電圧のばらっきを極力抑えることができる。

[0076] 図 14に回路ブロックを n段接続した場合の接続パターンの一例を示す。図 14 (a) はすべての EDLCを直列接続した場合、図 14 (b)は 1回路ブロックの EDLCのみを並列接続した場合、図 14 (c)は 2回路ブロックの EDLCのみを並列接続した場合の例である。

[0077] 図 1に示した従来の回路方式では、例えば充電時に EDLCが直列接続力並列接続へと移行したブロックの、移行直後のブロック電圧は、直列接続の時よりも極端に低くなることがある。また逆に放電時には EDLCが並列接続カゝら直列接続へと移行したブロックの、移行直後のブロック電圧は、並列接続時よりも極端に高くなることがあり、蓄電装置の出力電圧変動幅が大きくなることがあった。

[0078] しかし，本方式では一定期間毎に各キャパシタ (EDLC)の端子間電圧をキャパシタ端子間電圧検出回路 16でモニタし、多様な接続パターンの中で、充電時にはプロック電圧が最も高い回路ブロックを並列接続に移行させ、放電時にはブロック電圧が最も高い回路ブロックを直列接続に移行させる。これを繰り返すことにより、各ブロック電圧のばらつきを抑制することができ、さらには全てのキャパシタ (EDLC)の端子間電圧のばらつきを極力抑えることができ、均圧回路群（並列モニタ回路） 14による均圧化損失を抑えることができる。

[0079] ここで、制御回路 17による回路ブロックの直並列切り替え制御についてもう少し詳細に説明する。

[0080] <回路ブロックの直並列切り替え制御 >

従来方式では、蓄電装置の出力電圧力インバータの入力電圧範囲の下限あるいは上限に近づいた場合に、直並列の切り換えが行われ、例えば充電過程においてはー且並列接続されたブロックは直列接続に戻ることはな力つた。一方、本方式では、制御回路 17を備えているので、多数の直並列の接続パターンを実現でき、最適な回路ブロックの EDLCの直並列切り換えを行うことができる。すなわち、充電過程においては、ブロック電圧が最も大きい回路ブロック力 EDLCが並列に接続され、次の切り換え時には、その時点で EDLCが直列接続されている回路ブロックのその ED LCを並列に戻すことも含めて、最適な接続パターン (直並列パターン)の選定が行われて切り換わる。また放電時においても同様で、ブロック電圧が最も大きい回路ブロック力直列に接続され、次の切り換え時には、その時点で EDLCが直列接続されているブロックのその EDLCを並列に戻すことも含めて、最適な接続パターンの選定が行われて切り換わる。

[0081] もう少し詳細に記すと、本蓄電装置では、制御回路 17の指令により、一定のインタ一バル (例えば 5秒)毎に全キャパシタ (EDLC)の端子間電圧が計測され、最適な直並列切り換えが行われる。なお、インターバルを置かず、常時、全キャパシタの端子間電圧を計測し続けてもょヽ。

[0082] 充電過程における切り換え制御は、例えば全ての EDLCの電荷が「0」の時、全ての EDLCが直列接続されたパターンから充電が開始される。ある程度充電が行われて、蓄電装置の出力電圧が DC— ACインバータ 18の入力電圧範囲の上限 (例えば 15[v])〖こ近づく、つまり 14. 9[v]に達すると、ブロック電圧が最も大きい 1つの回路ブロックの EDLCが並列接続され、引き続き充電が行われる力以後、一定のインターバル (例えば 5秒)毎に全キャパシタ (EDLC)の端子間電圧が計測され、均等に各回路ブロックに電荷が蓄積され、ブロック電圧のばらつきが最も少なくなるように、 ED LCが並列接続される 1つの最適な回路ブロックが選定され、直並列の切り換えが行われる。

[0083] 全ての回路ブロックに均等に電荷が蓄積され、さらに充電が継続されて、蓄電装置の出力電圧が再び DC— ACインバータ 18の入力電圧範囲の上限（例えば 15[v])に近づぐつまり 14. 9[v]に達すると、 1つの回路ブロックの EDLCを並列接続するだけでは対応できなくなるので、次には 2つの回路ブロックの EDLCが並列に接続され、充電が «続される。その際には、ブロック電圧の大きい 2つの回路ブロックの EDLC が並列接続に移行する。以後、同様に EDLCが並列接続するブロックを増やしながら、全てのブロックの EDLCが並列接続に移行するまで充電が続けられる。

[0084] また放電過程では、例えば全ての EDLCが満充電の時、全ての EDLCが並列接続された接続パターン力放電が開始される。ある程度放電が行われて、蓄電装置の出力電圧が DC— ACインバータ 18の入力電圧範囲の下限（例えば 10. 5[v])に近づぐつまり 10. 6[v]に達すると、ブロック電圧が最も大きい 1つの回路ブロックの E DLCが直列に接続され、放電が継続される。

[0085] 引き続き放電が行われるが、一定のインターバル (例えば 5秒）毎に全キャパシタ（E DLC)の端子間電圧が計測され、均等に各ブロックの電荷が放電されるように、 EDL Cが直列接続される 1つの回路ブロックの選定と切り換えが行われる。

[0086] 全ての回路ブロックの電荷が均等に放電され、さらに放電が継続されて、蓄電装置の出力電圧が再び DC— ACインバータ 18の入力電圧範囲の下限（例えば 10. 5[v] )に近づぐつまり 10. 6[v]に達すると、 1つの回路ブロックの EDLCを直列接続するだけでは対応できなくなるので、次には 2つの回路ブロックの EDLCが直列に接続され、放電が継続される。その際には、ブロック電圧が大きい 2つの回路ブロックの ED LCが直列接続に移行する。以後、同様に EDLCが直列接続する回路ブロックを増やしながら、全ての回路ブロックが直列接続に移行するまで放電が続けられる。

[0087] 上記のような充電時の直並列切り換えの流れを図 15に、放電時の直並列の切り換えの流れを図 16に示す。

[0088] 図 15に示すように、ステップ S1では、キャパシタ群 13の全ブロックの EDLCを直列接続とした状態で充電を開始する。つまり、 EDLCが並列接続となっている回路プロックの数である並列ブロック数 jは「0」である。ステップ S 1は本発明における第 1過程に相当する。ステップ S2では、蓄電装置の出力電圧 Vを測定する。ステップ S3では

t

、蓄電装置の出力電圧 Vが DC— ACインバータ 18の入力上限電圧 V に達したか

t tmax どうかを検出し、達していなければステップ S3Aに進み、このステップ S3Aでインターバル（例えば 5秒）の経過を待ってステップ S2に戻り、達して!/ヽればステップ S4に進む。

[0089] ステップ S4では、並列ブロック数 jに「1」を加算する。ステップ S5では、各キャパシタ

(EDLC)の端子間電圧を計測し、ブロック電圧を求める。ステップ S6では、ブロック電圧の大きい順に j個の回路ブロックの EDLCを並列接続に切り換える。ステップ S7 では、蓄電装置の出力電圧 Vを測定する。ステップ S8では、蓄電装置の出力電圧 V

t

力 ¾C— ACインバータ 18の入力上限電圧 V に達したかどうかを検出し、達してい t tmax

なければステップ S10に進み、このステップ S10でインターバル（例えば 5秒）の経過を待ってステップ S 5に戻り、達して!/、ればステップ S 9に進む。

[0090] ステップ S9では、並列ブロック数 jが回路ブロックの総数 nに達したかどうかを判定する。達していればステップ S 11に進み、達していなければステップ S4に戻る。なお、ステップ S3〜S9は本発明における第 2過程に、ステップ S5〜S8, S10は本発明における第 3過程に相当する。

[0091] ステップ S11では、キャパシタ群 13に電流供給すること、つまり、キャパシタ群 13への充電を停止し、本充電過程を終了する。

[0092] 次に放電過程について説明する。図 16に示すように、ステップ S21では、キャパシタ群 13の全ブロックの EDLCを並列接続とした状態で放電を開始する。つまり、 EDL Cが直列接続となって!/、る回路ブロックの数である直列ブロック数 kは「0」である。ステツプ S21は本発明における第 4過程に相当する。ステップ S22では、蓄電装置の出力電圧 Vを測定する。ステップ S23では、蓄電装置の出力電圧 Vが DC— ACイン

t t

バータ 18の入力下限電圧 V に達した力どうかを検出し、達していなければステップ

tmin

S23Aに進み、このステップ S23Aでインターバル（例えば 5秒）の経過を待ってステップ S22に戻り、達していればステップ S24に進む。

[0093] ステップ S24では、直列ブロック数 kに「1」を加算する。ステップ S25では、各キャパシタ（EDLC)の端子間電圧を計測し、ブロック電圧を求める。ステップ S26では、ブロック電圧の大きい順に k個の回路ブロックの EDLCを直列接続に切り換える。ステツプ S27では、蓄電装置の出力電圧 Vを測定する。ステップ S28では、蓄電装置の出

t 力電圧 Vが DC— ACインバータ 18の入力下限電圧 V に達したかどうかを検出し、 t tmin

達して、なければステップ S30に進み、このステップ S30でインターバル（例えば 5秒 )の経過を待ってステップ S25に戻り、達していればステップ S29に進む。

[0094] ステップ S29では、直列ブロック数 kが回路ブロックの総数 nに達したかどうかを判定する。達していればステップ S31に進み、達していなければステップ S24に戻る。なお、ステップ S23〜S29は本発明における第 5過程に、ステップ S25〜S28, S30は本発明における第 6過程に相当する。

[0095] ステップ S31では、キャパシタ群 13からの出力、つまり、キャパシタ群 13の放電を停止し、本放電過程を終了する。

[0096] なお、充電と放電がランダムに繰り返される場合には、直流電流源 11から蓄電装置への入力電流と蓄電装置から DC— ACインバータ 18への出力電流を絶えず検知し、充電モードと放電モードの切り換えを判断することで、充電と放電がランダムに繰り返される構成にぉヽても好適に充電と放電を行うことができる。この充電と放電力ランダムに繰り返される場合の直並列切り換えの流れについて図 17を用いて説明する。

[0097] 図 17に示すように、ステップ S41では、キャパシタ群 13の全ブロックの EDLCを直列接続とした状態で充電を開始する。つまり、蓄電装置の出力 (放電)停止状態であり、 EDLCが並列接続となっている回路ブロックの数である並列ブロック数 jは「0」である。ステップ S41は本発明における第 1過程に相当する。ステップ S42では、蓄電装置の出力電圧 Vを測定する。ステップ S43では、蓄電装置の出力電圧 Vが DC—

t t

ACインバータ 18の入力上限電圧 V に達したかどうかを検出し、達していなければ

tmax

ステップ S44〖こ進み、このステップ S44でインターバル（例えば 5秒）の経過を待ってステップ S42に戻り、達していればステップ S44に進む。

[0098] ステップ S45では、蓄電装置の出力（放電）を開始する。ステップ S46では、並列ブロック数 jに「1」を加算する。ステップ S47では、各キャパシタ (EDLC)の端子間電圧を計測し、ブロック電圧を求める。ステップ S48では、ブロック電圧の大きい順に j個の回路ブロックの EDLCを並列接続に切り換える。ステップ S49では、直流電流源 11 から蓄電装置への入力電流 I 1S 蓄電装置力も DC— ACインバータ 18への出力電

in

流 I よりも大きいあるいは等しい場合にはステップ S50に進み、そうでなければステップ S55に進む。ステップ S50では、蓄電装置の出力電圧 Vを測定する。ステップ S

t

51では、蓄電装置の出力電圧 Vが DC— ACインバータ 18の入力上限電圧 V に

t tmax 達したかどうかを検出し、達していなければステップ S53に進み、このステップ S53でインターバル（例えば 5秒）の経過を待ってステップ S47に戻り、達して!/ヽればステツプ S52に進む。

[0099] ステップ S52では、並列ブロック数 jが回路ブロックの総数 nに達したかどうかを判定する。達していればステップ S 54に進み、達していなければステップ S46に戻る。ステップ S54では、キャパシタ群 13に電流供給すること、つまり、キャパシタ群 13への充電を停止（入力停止）する。なお、ステップ S43〜S48, S50〜S52は本発明における第 2過程に、ステップ S47, S48, S50, S51, S53は本発明における第 3過程にネ目当する。ステップ S54は本発明における第 4過程に相当する。

[0100] ステップ S55では、蓄電装置の出力電圧 Vを測定する。ステップ S56では、蓄電装

t

置の出力電圧 Vが DC— ACインバータ 18の入力下限電圧 V に達していなければ

t tmin

ステップ S57〖こ進み、このステップ S57でインターバル（例えば 5秒）の経過を待ってステップ S55に戻り、達していればステップ S58に進む。

[0101] ステップ S58では、キャパシタ群 13への充電を停止（蓄電装置への入力停止）中ならば、キャパシタ群 13への充電を再開（蓄電装置への入力再開）する。ステップ S59 では、各キャパシタ (EDLC)の端子間電圧を計測し、ブロック電圧を求める。このステツプ S60では、ブロック電圧の大き!/、順に（n+ 1 -j)個の回路ブロックの EDLCを直列接続に切り換える。

[0102] ステップ S61では、直流電流源 11から蓄電装置への入力電流 I力蓄電装置から

in

DC— ACインバータ 18への出力電流 I よりも大きいあるいは等しい場合にはステツ

out

プ S62に進み、そうでなければステップ S63に進む。ステップ S63では、蓄電装置の出力電圧 Vを測定する。なお、ステップ S62では、並列ブロック数 jから「1」を減算す

t

る。その後、ステップ S 50に進む。

[0103] ステップ S64では、蓄電装置の出力電圧 Vが DC— ACインバータ 18の入力下限

t

電圧 V に達したかどうかを検出し、達していなければステップ S67に進み、このステ tmin

ップ S67でインターバル（例えば 5秒）の経過を待ってステップ S59に戻り、達して!/ヽればステップ S65に進む。ステップ S65では、並列ブロック数 jから「1」を減算する。その後、ステップ S66に進む。

[0104] ステップ S66では、並列ブロック数 jが「0」であるかどうかを判定する。「0」であればステップ S68に進み、「0」でなければステップ S59に戻る。なお、ステップ S56, S59

, S60, S63〜S66は本発明における第 5過程に、ステップ S59, S60, S63, S64,

S67は本発明における第 6過程に相当する。

[0105] ステップ S68では、キャパシタ群 13の放電を停止（蓄電装置の出力停止）し、ステツプ S42に戻る。

[0106] 次に、本実施例の蓄電装置におけるキャパシタ (EDLC)の端子間電圧の常時補正について以下に説明する。

[0107] また本方式では、制御回路 17は、各 EDLCの端子間電圧のばらつきを一定のインターバル (例えば 5秒)毎に監視し、均圧回路群（並列モニタ回路） 14を制御することによって、各 EDLCの端子間電圧が常時、一定範囲内に収まるように補正している。こうすることにより、直並列切り換えによる横流れ電流によるスィッチ 24の破壊を防止することができる。また端子間電圧が大きくばらつく前に常時補正をしておくことにより、均圧化損失を抑えることができる。

[0108] この常時補正は、各回路ブロックのキャパシタの端子間電圧のばらつきを抑えるための操作で、回路ブロック毎に行われる。すなわち、各回路ブロックの EDLCの中で端子間電圧が最も低い EDLCの端子間電圧 V を基準とし、その回路ブロックにお

Cmin

ける他の EDLCの端子間電圧がこの V より予め設定された補正値以上に高い場

Cmin

合にその EDLCに対して強制的に放電を行う。すなわち、 1つの回路ブロックが 2個のキャパシタ (EDLC)で構成されて、る場合には、端子間電圧が高、方のキャパシタの端子間電圧力端子間電圧の低!ヽキャパシタの電圧値に許容値 Xを加えた電圧値以上の場合に、端子間電圧が高いキャパシタの強制放電を行い、 2つのキャパシタの端子間電圧を揃える。

[0109] また図 7などに表示されている各キャパシタ (EDLC)のそれぞれ力複数個のキヤパシタを直並列接続したものである場合には、以下の式（1)に示した条件で強制放電を行う。ただし、 Nは回路ブロック内のキャパシタ総数、 iはブロック内のキャパシタ番号、 V はキャパシタ番号 iの EDLCの端子間電圧、 Xは許容値である。この条件を

Ci

満たすキャパシタ iの強制放電を行う。

V >V +X · · · (1)

Ci Cmin

V =min (V ， V ，…， V )

Cmin CI C2 CN

[0110] ここで従来方式と本方式の比較を行う。従来方式と本方式を比較するために、 12 個のキャパシタ (EDLC)を用いた蓄電装置にっ、て検討した。各キャパシタ (EDLC )の耐電圧を 2. 3[V]とし、 12個のキャパシタのうち、第 1ブロックの 1個の EDLCだけが 10%の容量誤差を持って、る場合、すなわち 11個のキャパシタ (EDLC)の静電容量が 3000[F]、 1個のキャパシタ（EDLC)の静電容量が 2700[F]の場合の蓄電装置の充放電過程にっ、てシミュレーションした。

[0111] 2[A]の定電流源を用いて充電し、満充電後に定電流源を切り離し、インバータを含めた負荷を 36Wとして、インバータの入力下限電圧まで放電した場合の実施例装置での充放電の時間的変化のシミュレーション結果を図 18,図 19に示す。また、実施例装置と同条件での従来方式の各キャパシタについての充放電の時間的変化のシミュレーション結果を図 4に、従来方式の蓄電装置の出力電圧についての充放電の時間的変化のシミュレーション結果を図 5に示す。なお、インバータの入力電圧範囲は 10. 5〜15[V]とした。また本方式における全キャパシタの端子電圧計測と、均等に各ブロックの電荷が充放電されるように EDLCが直並列接続されるブロックの選定および切り換えとは、インターバル (例えば 5秒)毎に行われるものとした。

[0112] 図 4,図 5はそれぞれ従来方式の場合の 12個の各キャパシタの端子間電圧の時間的推移と蓄電装置の出力電圧の時間的推移を示している。また図 18,図 19はそれぞれ本方式を用いた場合の 12個の各キャパシタの端子間電圧の時間的推移と蓄電装置の出力電圧の時間的推移を示している。

[0113] 以上の結果をみると、本方式の場合には従来方式より充電時間が 16%以上 (従来方式では充電時間が 5015秒、本方式では充電時間が 4210秒である）短縮されていることがわかる。このことは、例えば直流電流源 11が太陽電池の場合、太陽電池の面積が 16%以上少なくて済むことを意味しており、太陽光発電 ·蓄電システム全体のコスト低減に大きな効果がある。 [0114] また図 4に示すように、従来方式では 12個の各キャパシタの端子間電圧がばらついており、耐電圧に達したキャパシタの電荷が均圧回路の抵抗によって無駄に消費されていることがわかる。すなわち均圧化損失の大きいことがわかる。これに対して、図 18に示す本方式では 12個の各キャパシタの端子間電圧が常時、ほぼ同電圧で推移しながら充放電が行われていることがわかる。この差が充電時間の差となって顕著に表れているのである。これらの結果から、本方式における均圧化損失は従来のバンク切り換え方式に比べて極めて小さいことが明らかになった。また、従来方式の平均放電深度は 81. 8%であり、本方式の平均放電深度は 85. 7%であり、放電深度も明らかに本方式の方が向上して、る。

[0115] なお、放電深度とは EDLCに蓄積された蓄電エネルギーの利用効率を表す指標の一つであり、次の式（2)で定義される。ここで U は最大蓄電エネルギー量、 U は

Max rem 残存蓄電エネルギー量である。

放電深度 [%] = (1— U /U ) X 100 · · · (2)

rem Max

[0116] ここで EDLCの蓄電エネルギー量は式（3)で定義される。ただし Vは EDLCの端 c

子間電圧である。

U = CV

cソ 2 · · · (3)

[0117] 式（2)と式（3)力式 (4)が得られる。ただし、 V は最大蓄電エネルギー量に対

Cmax

応する EDLCの端子間電圧 (耐電圧）、 V は残存蓄電エネルギー量に対応する E

Crem

DLCの端子間電圧である。

放電深度 [%] = (1— V V ^λ) X 100

Crem Cmax

[0118] 本実施例では、図 7に示すように、キャパシタ群 13の直列接続された各回路ブロックのブロック間にスィッチ 23を設け、制御回路 17は、それらのスィッチ 23のうちで、 E DLCが並列接続された回路ブロック間に位置するスィッチ 23を非通電としており、当該スィッチ 23を設けて、な、場合と比べて以下の点で優れて!/、る。

[0119] 例えば、図 20のような 3ブロック力も構成される場合について説明する。図 20 (a)は図 1の回路つまり回路ブロック間スィッチ無しの方式であり、図 20 (b)は本方式である。どちらも第 1段ブロックが直列接続されている。ここでそれぞれの第 2段ブロックのキャパシタを C , C ,第 3のブロックのキャパシタを C , Cとすると、回路ブロック間スイツチ無しの方式で図 17(a)に示す波線部の合成容量 Cは式（5)となる。

a

C =(CC +CC +CC +CC)/(C +C +C +C)

a 1 3 1 4 2 3 2 4 1 2 3 4

•••(5)

[0120] また本方式である図 20(b)の波線部の合成容量 Cは式 (6)となる。

b

C = (C C C +C C C +C C C +C C C )

b 1 2 3 1 3 4 1 2 4 2 3 4

/(CC +CC +CC +CC) · · · (6)

1 3 1 4 2 3 2 4

[0121] 通常、蓄電装置を構成する場合には同一規格のキャパシタを用いるので、ここでキャパシタの規格容量を Cとし、それぞれのキャパシタの容量誤差を Δ i (i = 1 ,2,… Ai《C)とすると， C1 = C+A1, C2 = C+ Δ2, C3 = C+ Δ3, C4=C+A4となる。

[0122] これらを（5)式，（6)式に代入し、 AiAj(i=l,2,---4, j=l,2,---4, i≠j), AiAjAkO

= 1,2,···4, j=l,2,---4, k=l,2,---4, i≠j, j≠k, k≠i)の項を微少項として無視し、 Δ1 Δ2Δ3Δ4=厶ぉ<と、

Ca = 2C(2C+ A)/4C+ Δ

Cb = C²(4C + 3A)/2C(2C+ Δ)

となる。

[0123] したがって、 Ca— C =C²A²/2C(2C + Δ) (4C + Δ)≥0となり、回路ブロック間 b

スィッチ無しの方式である図 20 (a)に示す波線部の合成容量 Cの方が、本方式であ a

る図 20(b)の波線部の合成容量 Cより常に大きいことがわかる。

b

[0124] 一般的に充電過程においては、 EDLCが並列接続されている回路ブロックの各 E DLCに蓄積される電荷量は、 EDLCが直列接続されている回路ブロックの各 EDLC に蓄積される電荷量の半分となるので、 EDLCが並列接続された回路ブロックの充電速度は急激に低下する。しかし本方式である図 20(b)の波線部の合成容量 Cは、 b 回路ブロック間スィッチ無しの方式である図 20 (a)の波線部の合成容量 Cより小さい a ので、回路ブロック間スィッチ無しの方式より本方式の方力 EDLCが並列接続された回路ブロックの EDLCの充電に要する時間が短くて済む。

[0125] なお、図 1の回路で本方式の制御方法を適用しても、充電時間が 11%短縮され（図 1の回路で本方式の制御方法を適用した場合の充電時間は 4465秒に短縮され）、放電深度も明らかに向上し (図 1の回路で本方式の制御方法を適用した場合は放電深度 85. 9%であった）、図 1の回路においても本方式の制御方法の有用性が確 f*i¾ れ。

[0126] 本発明は、上記実施形態に限られることはなぐ下記のように変形実施することができる。

[0127] (1)上述した実施例では、 DC— ACインバータ 18を採用している力 DC— DCコンバータを採用しても良い。

[0128] (2)上述した実施例では、キャパシタ群 13の各回路ブロックは 2個のキャパシタ (E

DLC)を備えたものとしている力 3個以上としてもよいし、一部の回路ブロックのキヤパシタ（EDLC)の数が他の回路ブロックのキャパシタ（EDLC)の数と違う場合にも適用可能である。

[0129] (3)上述した実施例では、キャパシタ群 13の各回路ブロックでのキャパシタとして E DLCを採用して、るが、他の種類のコンデンサなどとしてもよ、。

産業上の利用可能性

[0130] 以上のように、本発明は、各キャパシタの静電容量誤差に依存しな!、蓄電装置を構築でき、充放電効率が高ぐより安価なシステムを構築できる。なお、扱う電力の規模が大きくなる場合においても有用である。

Claims

請求の範囲

複数個のキャパシタを有する回路ブロックを n個（ただし、 nは 2以上の自然数)直列接続した回路構成を備える蓄電手段と、

蓄電手段力の直流出力電圧を交流出力電圧に変換して負荷に与える直流交流変換手段と、

蓄電手段の回路ブロック毎の複数個のキャパシタを並列接続した状態とそれらを直列接続した状態とに切り換える直並列切り換え手段と、

蓄電手段のキャパシタの端子電圧が耐電圧値になるとそのキャパシタを強制放電させるものであって、蓄電手段のキャパシタにそれぞれ並列接続された複数個の過充電防止手段と、

蓄電手段の各回路ブロックの複数個のキャパシタの端子間電圧を検出する端子間電圧検出手段と、

端子間電圧検出手段で検出された各キャパシタの端子間電圧に基づいて、回路ブロックの電圧であるブロック電圧を回路ブロック毎に求めるブロック電圧求出手段と、蓄電手段の出力電圧を検出し、その電圧値に応じて直並列切り換え手段を制御する制御手段と、

を備え、

制御手段は、蓄電手段の充電時の場合には、

蓄電手段への充電開始時に蓄電手段の各回路ブロックの複数個のキャパシタを直列接続するように直並列切り換え手段を制御する第 1過程と、

蓄電手段の出力電圧が直流交流変換手段の入力上限電圧に達すると、ブロック電圧求出手段で求出したブロック電圧の高い順に j個（ただし、 jは 1回の充電に際しての入力上限電圧に達した回数であり、最大で nとする自然数)の回路ブロックの複数個のキャパシタを並列接続するように直並列切り換え手段を制御する第 2過程と、蓄電手段の出力電圧が再び直流交流変換手段の入力上限電圧に達するまでの間においても、ブロック電圧求出手段で求出したブロック電圧の高い順に j個の回路ブロックの複数個のキャパシタを並列接続するように直並列切り換え手段を制御する第 3過程と、を行い、

さらに、制御手段は、蓄電手段の放電時の場合には、

蓄電手段の放電開始時に蓄電手段の各回路ブロックの複数個のキャパシタを並列接続するように直並列切り換え手段を制御する第 4過程と、

蓄電手段の出力電圧が直流交流変換手段の入力下限電圧に達すると、ブロック電圧求出手段で求出したブロック電圧の高い順に k個（ただし、 kは 1回の放電に際しての入力下限電圧に達した回数であり、最大で nとする自然数)の回路ブロックの複数個のキャパシタを直列接続するように直並列切り換え手段を制御する第 5過程と、蓄電手段の出力電圧が再び直流交流変換手段の入力下限電圧に達するまでの間においても、ブロック電圧求出手段で求出したブロック電圧の高い順に k個の回路ブロックの複数個のキャパシタを直列接続するように直並列切り換え手段を制御する第 6過程と、

を行うことを特徴とするキャパシタを用いた蓄電装置。

蓄電手段からの直流出力電圧を所定の直流出力電圧に変換して負荷に与える直流一直流変換手段と、

端子間電圧検出手段で検出された各キャパシタの端子間電圧に基づいて、回路ブロックの電圧であるブロック電圧を回路ブロック毎に求めるブロック電圧求出手段と、蓄電手段の出力電圧を検出し、その電圧値に応じて直並列切り換え手段を制御する制御手段と、を備え、

制御手段は、蓄電手段の充電時の場合には、

蓄電手段の出力電圧が直流一直流変換手段の入力上限電圧に達すると、ブロック電圧求出手段で求出したブロック電圧の高い順に j個（ただし、 jは 1回の充電に際しての入力上限電圧に達した回数であり、最大で nとする自然数)の回路ブロックの複数個のキャパシタを並列接続するように直並列切り換え手段を制御する第 2過程と、蓄電手段の出力電圧が再び直流一直流変換手段の入力上限電圧に達するまでの間においても、ブロック電圧求出手段で求出したブロック電圧の高い順に j個の回路ブロックの複数個のキャパシタを並列接続するように直並列切り換え手段を制御する第 3過程と、

を行い、

さらに、制御手段は、蓄電手段の放電時の場合には、

蓄電手段の出力電圧が直流一直流変換手段の入力下限電圧に達すると、ブロック電圧求出手段で求出したブロック電圧の高い順に k個（ただし、 kは 1回の放電に際しての入力下限電圧に達した回数であり、最大で nとする自然数)の回路ブロックの複数個のキャパシタを直列接続するように直並列切り換え手段を制御する第 5過程と、蓄電手段の出力電圧が再び直流一直流変換手段の入力下限電圧に達するまでの間においても、ブロック電圧求出手段で求出したブロック電圧の高い順に k個の回路ブロックの複数個のキャパシタを直列接続するように直並列切り換え手段を制御する第 6過程と、

を行うことを特徴とするキャパシタを用いた蓄電装置。

[3] 請求項 1または 2に記載の装置において、制御手段は、第 3過程と第 6過程とを所定のインターバル時間経過毎に行うことを特徴とするキャパシタを用いた蓄電装置。

[4] 請求項 1から 3のいずれか一つに記載の装置において、制御手段は、蓄電手段への入力電流と、蓄電手段からの出力電流との比較に基づいて、蓄電手段の充電と放電との制御を切り換えることを特徴とするキャパシタを用いた蓄電装置。

[5] 請求項 1から 4の、ずれか一つに記載の装置にぉ、て、

蓄電手段の各回路ブロック間に、通電 Z非通電を切り替えるスィッチを備え、制御手段は、それらのスィッチのうちで、キャパシタが並列接続された回路ブロック間に位置するスィッチを非通電とすることを特徴とするキャパシタを用いた蓄電装置。

[6] 請求項 1から 5の!、ずれか一つに記載の装置にぉ、て、

制御手段は、蓄電手段の充電時および放電時において、端子間電圧検出手段で検出された各回路ブロックのキャパシタの端子間電圧のうちで、最小の端子間電圧のキャパシタの端子間電圧を基準とし、その回路ブロック中の他のキャパシタの端子間電圧が、その最小端子間電圧値に許容値を加えた電圧値を越えた場合にその越えたキャパシタを強制放電させるように、過充電防止手段を制御する第 7過程を行うことを特徴とするキャパシタを用いた蓄電装置。

[7] 請求項 6に記載の装置において、制御手段は、第 7過程を所定のインターバル時間経過毎に行うことを特徴とするキャパシタを用いた蓄電装置。

[8] キャパシタを用いた蓄電装置の制御方法にぉ、て、

蓄電手段の充電時の場合には、

複数個のキャパシタを有する回路ブロックを n個（ただし、 nは 2以上の自然数)直列接続した回路構成を備える蓄電手段への充電開始時に、蓄電手段の各回路ブロックの複数個のキャパシタを直列接続する第 1過程と、

蓄電手段の出力電圧が、蓄電手段からの直流出力電圧を交流出力電圧に変換して負荷に与える直流交流変換手段の入力上限電圧に達すると、求出したブロック電圧の高い順に j個（ただし、 jは 1回の充電に際しての入力上限電圧に達した回数であり、最大で nとする自然数)の回路ブロックの複数個のキャパシタを並列接続する第 2過程と、

蓄電手段の出力電圧が再び直流交流変換手段の入力上限電圧に達するまでの間においても、求出したブロック電圧の高い順に j個の回路ブロックの複数個のキヤパシタを並列接続するように直並列切り換え手段を制御する第 3過程と、を行い、

さらに、蓄電手段の放電時の場合には、

蓄電手段の放電開始時に蓄電手段の各回路ブロックの複数個のキャパシタを並列接続する第 4過程と、

蓄電手段の出力電圧が直流交流変換手段の入力下限電圧に達すると、求出したブロック電圧の高い順に k個（ただし、 kは 1回の放電に際しての入力下限電圧に達した回数であり、最大で nとする自然数)の回路ブロックの複数個のキャパシタを直列接続する第 5過程と、

蓄電手段の出力電圧が再び直流交流変換手段の入力下限電圧に達するまでの間においても、求出したブロック電圧の高い順に k個の回路ブロックの複数個のキャパシタを直列接続する第 6過程と、

を行うことを特徴とするキャパシタを用いた蓄電装置の制御方法。

[9] キャパシタを用いた蓄電装置の制御方法にぉ、て、

蓄電手段の充電時の場合には、

蓄電手段の出力電圧が、蓄電手段からの直流出力電圧を所定の直流出力電圧に変換して負荷に与える直流一直流変換手段の入力上限電圧に達すると、求出したブロック電圧の高い順に j個（ただし、 jは 1回の充電に際しての入力上限電圧に達した回数であり、最大で nとする自然数)の回路ブロックの複数個のキャパシタを並列接続する第 2過程と、

蓄電手段の出力電圧が再び直流一直流変換手段の入力上限電圧に達するまでの間においても、求出したブロック電圧の高い順に j個の回路ブロックの複数個のキヤパシタを並列接続する第 3過程と、

を行い、

さらに、蓄電手段の放電時の場合には、

蓄電手段の出力電圧が直流一直流変換手段の入力下限電圧に達すると、求出したブロック電圧の高い順に k個（ただし、 kは 1回の放電に際しての入力下限電圧に達した回数であり、最大で nとする自然数)の回路ブロックの複数個のキャパシタを直列接続する第 5過程と、

蓄電手段の出力電圧が再び直流一直流変換手段の入力下限電圧に達するまでの間においても、求出したブロック電圧の高い順に k個の回路ブロックの複数個のキャパシタを直列接続する第 6過程と、