WO2007023528A1 - 信号形成回路、信号形成方法及び電子機器 - Google Patents
信号形成回路、信号形成方法及び電子機器 Download PDFInfo
- Publication number
- WO2007023528A1 WO2007023528A1 PCT/JP2005/015272 JP2005015272W WO2007023528A1 WO 2007023528 A1 WO2007023528 A1 WO 2007023528A1 JP 2005015272 W JP2005015272 W JP 2005015272W WO 2007023528 A1 WO2007023528 A1 WO 2007023528A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- signal
- output
- modulation
- forming circuit
- outputs
- Prior art date
Links
- 230000015572 biosynthetic process Effects 0.000 title claims abstract description 7
- 238000000034 method Methods 0.000 title claims description 17
- 238000001228 spectrum Methods 0.000 claims abstract description 73
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 65
- 230000000737 periodic effect Effects 0.000 claims description 49
- BNPSSFBOAGDEEL-UHFFFAOYSA-N albuterol sulfate Chemical compound OS(O)(=O)=O.CC(C)(C)NCC(O)C1=CC=C(O)C(CO)=C1.CC(C)(C)NCC(O)C1=CC=C(O)C(CO)=C1 BNPSSFBOAGDEEL-UHFFFAOYSA-N 0.000 claims description 7
- 230000001788 irregular Effects 0.000 claims description 2
- 208000032365 Electromagnetic interference Diseases 0.000 description 31
- 238000010586 diagram Methods 0.000 description 15
- 101100082028 Arabidopsis thaliana PLL2 gene Proteins 0.000 description 14
- 230000000694 effects Effects 0.000 description 11
- 238000009826 distribution Methods 0.000 description 4
- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 3
- 230000002238 attenuated effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000009827 uniform distribution Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
Definitions
- Signal forming circuit Signal forming method, and electronic apparatus
- the present invention relates to a signal forming circuit, a signal forming method, and an electronic device, and in particular, a spread spectrum signal forming circuit, a signal forming method, and a signal forming method that reduce EMI more efficiently by adding a plurality of waveforms.
- the present invention relates to an electronic device including the signal forming circuit.
- EMI Electro Magnetic Interference
- EMI is particularly affected by electromagnetic waves that are emitted from circuit forces that use periodically changing signals such as clocks (rectangular waves), triangular waves, and sine waves.
- a spread spectrum clock generator (SSCG) is known as an example of a technique for reducing EMI in a clock forming circuit (clock generator) (for example, Patent Document 1). .
- Patent Document 1 U.S. Pat.No. 4,507,796
- Patent Document 2 U.S. Pat.No. 5,488,627
- the spectrum of a clock signal or carrier wave that is, a modulated wave
- a certain modulated wave frequency f 1
- the conventional SSCG modulation method basically reduces the peak (height) of the spectrum by increasing the number of peaks by reducing the frequency of the modulation wave and reducing the density per unit time. I can say that. If the peak of this spectrum can be reduced, EMI can be reduced.
- the spectrum peak cannot be made smaller unless the frequency of the modulation wave is made lower.
- the lower limit of the modulation frequency fl is considered to be about 20 kHz which is an audible frequency in practice. If the frequency is lower than this, a part or the whole of the electronic device may vibrate at the modulation frequency fl, and the vibration sound may be heard by humans. Therefore, according to the conventional SSCG modulation method, there is a limit to reducing the spectrum peak due to the lower limit of the frequency of the modulation wave.
- the present inventor has proposed a signal forming circuit capable of reducing EMI more efficiently (PCTZJP2004Z11704, filed on August 13, 2004).
- this signal forming circuit it is possible to improve the flatness of the spectrum of a periodic signal by using a modulation wave (sub-modulation wave) that further modulates the modulation wave (that is, by multiple modulation). Or the peak of the spectrum can be reduced. As a result, EMI can be reduced efficiently.
- the present inventor has found that the same effect as the previously proposed signal forming circuit can be obtained by adding a plurality of waveforms without using multiple modulation. I found it. Further, the present inventor has found that various input means can be used when a (final) modulation signal generated by adding a plurality of waveforms is input to the modulation signal generation unit. Furthermore, the present inventor has found that the same effect as that of the previously proposed signal forming circuit can be obtained by combining a plurality of waveforms with multiple modulation.
- An object of the present invention is to improve the flatness of a spectrum of a periodic signal or to reduce the peak of a spectrum by adding a plurality of waveforms, thereby reducing EMI more efficiently. It is to provide a signal forming circuit.
- the object of the present invention is to improve the flatness of the periodic signal spectrum or to reduce the spectrum peak by adding a plurality of waveforms, and to reduce EMI more efficiently. Another object is to provide a signal forming method.
- Another object of the present invention is to provide an electronic device including a signal forming circuit that more efficiently reduces EMI by adding a plurality of waveforms.
- the signal forming circuit of the present invention is a signal forming circuit that forms an output signal capable of reducing EMI, and generates a plurality of modulation signals that output a modulation signal for generating a final modulation signal Unit, an adder that generates the final modulation signal by adding the outputs of the plurality of modulation signal generation units, and a periodic signal output from the periodic signal forming circuit by modulating the final modulation signal. And a signal modulator that outputs an output signal that can reduce EMI by reducing a spectrum caused by the output signal.
- the signal forming circuit of the present invention is a signal forming circuit that forms an output signal capable of reducing EMI, and generates a plurality of modulation signals that output a modulation signal for generating a final modulation signal. And an adder that generates a final modulation signal by adding the outputs of the plurality of modulation signal generation units, and an output signal that is generated by modulating the periodic signal with the final modulation signal.
- a periodic signal forming circuit for outputting an output signal capable of reducing E Ml by reducing a spectrum caused by the signal.
- the signal forming method of the present invention is a signal forming method for forming an output signal capable of reducing EMI, and generates a plurality of modulation signals for generating a final modulation signal, and generates a plurality of modulation signals.
- An electronic apparatus includes a periodic signal forming circuit that outputs a periodic signal, a plurality of modulation signal generation units that output a modulation signal for generating a final modulation signal, and a plurality of modulation signal generation units.
- An adder that generates the final modulated signal by adding the outputs of An output signal that is generated by modulating the periodic signal that was also output by the signal forming circuit with the final modulation signal, and that can reduce EMI by reducing the spectrum caused by the output signal.
- SSCG basically has two problems. First, what kind of modulation signal is appropriate to obtain the flatness of the spectrum, and second, when the modulation width is the same, the spectrum peak is further reduced. How should we do it?
- the present invention is based on a new principle obtained by reexamining the principle power of SSCG. The new principle is applied not only to a clock signal but also to a periodic signal such as a sine wave. As a result, the flatness of the spectrum can be improved and the peak of the spectrum can be reduced by / J while maintaining the frequency of the modulation signal within a range that does not generate vibration sound.
- the peak of the modulation frequency can be distributed to a larger number. Can be kept low, or the spectrum can be flattened. As a result, the peak of the spectrum can be reduced without making the modulation frequency lower than the frequency (about 20 kHz) that generates vibration noise, and the spectrum can be reduced without using a modulation wave that emphasizes the apex of the triangular wave. Can be flattened. Therefore, it is not necessary to consider the characteristics of the modulator, which does not require the use of a complicated clock generation circuit, due to the flatness of the spectrum. As a result, by reducing the spectrum peak or flattening the spectrum, EMI of the signal forming circuit and the electronic equipment using the signal forming circuit can be reduced.
- the peak of the modulation frequency is reduced as described above by including the signal forming circuit that modulates a periodic signal including a clock signal with a plurality of modulation signals. Force and spectrum can be flattened. Therefore, due to the flatness of the spectrum, it is not necessary to consider the characteristics of the modulator, which does not require the use of a complicated clock generation circuit. As a result, at least the power to reduce the peak of the spectrum or By flattening the cable, the EMI of the electronic device can be reduced.
- FIG. 1 shows a configuration of a signal forming circuit according to the present invention.
- FIG. 2 is a diagram illustrating clock modulation according to the present invention.
- FIG. 3 is a diagram illustrating clock modulation according to the present invention.
- FIG. 5 shows the configuration of another signal forming circuit according to the present invention.
- FIG. 6 This shows the waveform of the PLL in the example of Fig. 5.
- FIG. 7 shows a configuration of still another signal forming circuit according to the present invention.
- FIG. 8 shows a configuration of still another signal forming circuit according to the present invention.
- FIG. 9 shows the waveform of the PLL in the example of FIG.
- FIG. 10 shows a configuration of still another signal forming circuit according to the present invention.
- FIG. 11 is a diagram illustrating the example of FIG.
- FIG. 12 shows the configuration of still another signal forming circuit according to the present invention.
- FIG. 13 shows a configuration of still another signal forming circuit according to the present invention.
- FIG. 14 shows a configuration of still another signal forming circuit according to the present invention.
- FIG. 15 shows a configuration of still another signal forming circuit according to the present invention.
- FIG. 16 shows a structure of an electronic device including the signal forming circuit of the present invention.
- FIG. 17 shows the structure of another electronic device including the signal forming circuit of the present invention.
- FIG. 1 is a configuration diagram of a signal forming circuit, and shows an example of a configuration of a signal forming circuit according to the present invention.
- the signal forming circuit 100 of the present invention includes a clock modulation unit 2 and a modulation signal generation unit 3 which are signal modulation units.
- the clock modulation unit 2 receives a clock signal (periodic rectangular wave) output from the oscillator 1 which is a periodic signal forming circuit. That is, this example shows an example of modulating a clock signal which is the most typical periodic signal. According to this example, it is possible to obtain a sufficient EMI reduction effect for almost all periodic signals including a clock signal by a relatively simple configuration (that is, the circuit scale is not so large).
- a clock signal is generated in the oscillator 1, and a plurality of modulation signals, for example, a first modulation signal and a second modulation signal are generated in the modulation signal generator 3. Then, as shown in FIG. 2, the final modulation signal is generated by adding the first modulation signal and the second modulation signal. Further, the output clock signal is generated by modulating the clock signal with the final modulation signal.
- the present invention is not limited to clock signals and can be widely applied to periodic signals such as triangular waves and sine waves. However, when applied to clock signals, the present invention is particularly effective in reducing EMI. can get. In other words, since the clock signal is rectangular, it contains more harmonic components (odd order) than triangular waves, etc.
- the amplitude of the clock signal that is a binary signal is larger than a triangular wave, etc., it is likely to be affected by EMI, but this can be effectively reduced.
- the final modulation signal (modulation wave) is a signal for slightly varying the frequency of the clock signal (carrier wave) output from the oscillator 1.
- the final modulation signal is generated by adding two types of modulation signals. In order to distinguish the two types of modulation signals from the final modulation signal, they are referred to as the first modulation signal and the second modulation signal.
- the oscillator 1 generates and outputs a clock signal having a predetermined frequency, for example, 10 MHz.
- the oscillator 1 may be a clock generation device having a known configuration.
- the clock signal output from oscillator 1 is input to 2 clock modulators.
- the clock modulating unit 2 generates and outputs an output clock signal synchronized with the clock signal by modulating the clock signal output from the oscillator 1 with the final modulation signal.
- the clock modulation unit 2 receives the clock signal output from the oscillator 1 as an input, uses the final modulation signal as a control signal, and outputs an output clock. It consists of a phase locked loop (PLL) that outputs signals.
- PLL phase locked loop
- the output clock is input to the operation unit (operation unit 300 in FIG. 16) of various electronic devices and used as a basic clock.
- the modulation signal generation unit 3 includes a first modulation signal generation unit 31, a second modulation signal generation unit 32, and an adder 34.
- FIG. 2 shows the waveform of each signal in the modulation signal generator 3.
- the first modulation signal generator 31 generates and outputs a first modulation signal Ml.
- the first modulation signal M 1 is a triangular wave (a symmetrical triangular wave) in this example.
- the first modulation signal generation unit 31 in this example is a triangular wave generation circuit.
- the first modulation signal Ml is a signal that changes continuously (for example, a triangular wave) or a signal that changes discontinuously (for example, a staircase wave).
- the first modulated signal Ml may be a signal that is itself modulated (sub-modulated).
- the frequency and phase of the first modulation signal M 1 need not depend on other oscillators.
- the first modulated signal M 1 is input to the adder 34.
- the second modulation signal generator 32 generates and outputs a second modulation signal M2.
- the second modulation signal M 2 is a triangular wave (a symmetrical triangular wave) in this example. Therefore, the second modulation signal generation unit 32 in this example is a triangular wave generation circuit.
- the second modulation signal M2 is a signal that changes continuously or discontinuously (for example, a triangular wave). As will be described later, the second modulated signal M2 may be a signal that is itself modulated (submodulated). The frequency and phase of the second modulation signal M2 do not depend on other oscillators.
- the second modulated signal M2 is input to the adder 34.
- the first and second modulation signal generators 31 and 32 may have the same configuration or different configurations.
- the first and second modulation signals Ml and M2 may be the same signal or different signals. If the first and second modulation signals Ml and M2 are sinusoidal, their frequencies must be different from each other.
- the first and second modulation signal generators 31 and 32 output modulation signals having the same amplitude and different frequencies.
- the first and second modulated signal generators 31 and 32 may output modulated signals having different amplitudes. If the first and second modulation signal generators 31 and 32 are periodic signals other than sine waves, they are identical to each other. It is also possible to output a modulated signal with a frequency of.
- the first and second modulation signals Ml and M2 may each be other than a triangular wave, and even in such a case, it is possible to obtain a diffusion effect of the spike similarly.
- the first and second modulation signals Ml and M2 may be sine waves (including cosine waves) or clocks.
- the first and second modulation signals Ml and M2 are a sine wave having an arbitrary amplitude An, a cosine wave having an arbitrary amplitude Bn, a sine wave having an arbitrary amplitude An having an integer multiple frequency, and an arbitrary amplitude.
- a signal composed of the sum of cosine waves of Bn (all periodic signals, or ⁇ An'sin (ncot) + ⁇ Bn-co s (ncot), where ⁇ is from l to n), sawtooth wave ( It can be either an asymmetrical triangular wave).
- the first and second modulation signals Ml and M2 may be signals by any irregular process such as uniform distribution noise, Gaussian distribution noise, binomial distribution noise, Poisson distribution noise, Rayleigh distribution, etc.
- the first and second modulation signals Ml and M2 may be signals obtained by combining two or more of the various signals described herein.
- the adder 34 adds the first modulation signal Ml output from the first modulation signal generation unit 31 and the second modulation signal M2 output from the second modulation signal generation unit 32, thereby Outputs the final modulation signal M_in. That is, as shown in FIG. 2 (C), the modulation signal generator 3 adds the first and second modulation signals Ml and M2 to generate and output the final modulation signal Min.
- the plurality of modulation signals are input to the PLL that is the clock modulation unit 2.
- the adder 34 may be a subtracter. That is, the plurality of modulation signal generation units may be generated by subtracting the first and second modulation signals Ml and M2. Therefore, in this specification, addition (adder) includes subtraction (subtractor).
- the final modulation signal M-in is the sum of a plurality (n) of modulation signals.
- the final modulation signal M—in is assumed to be two first modulation signals Ml and second modulation signals M2 (that is, the example of FIG. 1 will be described), and its frequency components. Is determined by the frequency ⁇ 1 of the first modulation signal Ml and ⁇ 2 of the second modulation signal M2 as follows. That is,
- the frequency components increase dramatically. Actually, there are many frequency components after the group.
- the frequency component of the dull (i) is the same as the force that is obtained by replacing ⁇ with ⁇ 1 in the dull (a). There are frequency components that are mutually replaced.
- the frequency component can be further increased by increasing the number of modulation signals to be added to generate the final modulation signal M-in.
- the frequency is further dispersed and the peak height is lowered.
- the spectrum shape can be further flattened by appropriate selection of different frequency amplitudes.
- the vertical axis represents the amplitude
- the amplitude voltage of each signal and the horizontal axis represents time. Both the vertical axis and the horizontal axis are expressed as relative values.
- the first and second modulation signals M1 and M2 are triangular waves having the same amplitude and different frequencies. That is, the first and second modulation signals Ml and M2 have an amplitude of ⁇ 0.25 (0.5 as a whole).
- the first modulation signal Ml has a period of about 0.83
- the second modulation signal M2 has a period of 1.
- the final modulated signal M-in has an amplitude of about ⁇ 0.5 (generally 0.9) and has a period of about 5 (eg, between time 5 and time 10).
- the first modulation signal Ml is a triangular wave having a period sufficiently shorter than the final modulation signal M-in of the period 5.
- the second modulation signal M2 is a triangular wave having a period sufficiently shorter than the final modulation signal M-in having a period 5 and having a period different from that of the first modulation signal Ml.
- the final modulation signal M_in! /, And the waves W2, W3, W5, and W6 each have two peaks. That is, the ratio of the maximum amplitude of the final modulation signal M-in is reduced. Therefore, the final modulation signal M-in is not a triangular wave. As shown in Fig. 2 (C), the final modulated signal M-in is not a signal with a constant amplitude, rather than a constant periodic signal. That is, the amplitude of the final modulation signal M-in changes.
- the modulation frequency in the modulation range on the spectrum is further increased. And peaks at both ends of the spectrum can be eliminated. As a result, the peak at the modulation frequency of the spectrum can be further reduced, and the spectrum can be flattened.
- a signal effective for such peak reduction and spectrum flatness can be generated using the adder 34. Therefore, a circuit having a simple configuration (that is, a circuit having a small circuit scale) can be obtained as compared with a multiplier that does not require the use of a circuit having a complicated configuration such as a multiplier. As a result, the semiconductor chip constituting the signal forming circuit 100 or the modulation signal generator 3 can be reduced.
- the PLL 2 includes a first frequency divider 21 having a frequency division ratio A, a second frequency divider 22 having a frequency division ratio B, a phase comparator 23, and a loop filter 24, as shown in FIG. A multiplier 26 and a voltage controlled oscillator (VCO) 27.
- Figure 3 conceptually shows the waveform of each signal in PLL2.
- ⁇ is the division ratio of the first divider 21
- B is the division ratio of the second divider 22
- the input clock signal is a 10 MHz clock signal.
- a 133 MHz output clock signal is obtained.
- the second frequency divider 22 When the clock signal Fin having the frequency f (Fin) output from the oscillator 1 in FIG. 1 is input, the second frequency divider 22 outputs a signal Bo obtained by dividing the clock signal Fin by the frequency dividing ratio B. .
- the frequency f (B 0) of the signal Bo is a value f (Fin) ZB obtained by dividing the frequency f (Fin) by the division ratio B.
- Signal Bo is input to phase comparator 23.
- the output Ao is also input from the first frequency divider 21 to the phase comparator 23.
- the phase comparator 23 compares the output Bo of the second frequency divider 22 with the output Ao of the first frequency divider 21, detects the phase difference PHCo, and outputs this to the loop filter 24.
- the loop filter 24 has a time constant corresponding to its transfer function, and determines the response of the loop of the PLL control system. That is, the input phase difference PHCo is filtered and output. The output LPFo of the loop filter 24 is input to the multiplier 26.
- the multiplier 26 multiplies the input voltage value by a final modulation signal (hereinafter also referred to as a control signal) M_in, and outputs the result to the voltage controlled oscillator 27.
- the multiplier 26 may be one that compensates for the characteristic coefficient Kvco of the voltage controlled oscillator 27.
- the PLL 2 including the voltage controlled oscillator 27 may be a BiCMOS circuit including a bipolar circuit, a bipolar circuit, and a CMOS circuit.
- the frequency f (Fout) of the output clock signal Fout which is the output of the voltage controlled oscillator 27, is M ⁇ in as the control signal input to the multiplier 26, and the input voltage value from the loop filter 24.
- f Vo
- f (Fout) M_in * (Vo * Kvco + F0).
- Kvco is a characteristic coefficient of the voltage controlled oscillator 27
- FO is an oscillation frequency when the frequency control voltage of the voltage controlled oscillator 27 is 0V, and is generally a value called a free-running frequency.
- the output clock signal Fout is output from the signal forming circuit 100 and input to the first frequency divider 21.
- the frequency f (Ao) of the signal A 0 is the value obtained by dividing the frequency f (Fout) by the division ratio A (M in * (Vo * Kvc o + F0)) ZA.
- the signal Ao is input to the phase comparator 23 as described above.
- FIG. 4 is a PLL waveform diagram showing an example of a waveform in the PLL that is the clock modulation unit 2.
- the phase comparator 23 compares the output signal B 0 of the second frequency divider 22 with the output signal Ao of the first frequency divider 21, and detects the phase difference PHCo.
- the loop filter 24 outputs a signal LPFo (voltage value Vo) that is a result of filtering the input phase difference PHCo.
- the multiplier 26 multiplies the input voltage value Vo by the control signal M—in (final modulation signal M—in) and outputs the result to the voltage controlled oscillator 27.
- the oscillator 27 oscillates and outputs an output clock signal Fout having a frequency corresponding to the input voltage value.
- the signal Ao is input to the phase comparator 23.
- the control signal M-in (final modulation signal M-in) input to the multiplier 26 is an irregularly modulated signal
- the modulation frequency in the modulation range on the spectrum is dispersed. (Generates more frequency components), and as a result, the peak in the modulation frequency of the spectrum can be reduced.
- the density decreases when the triangular wave is modulated in the time axis (horizontal axis) direction.
- the control signal M-in of the multiplier 26 has a changing amplitude and the ratio of the maximum amplitude is reduced, the peaks at both ends of the spectrum are extinguished, and as a result, the spectrum Can be flattened. This can be seen from the fact that the density decreases when the triangular wave is modulated in the direction of the voltage or current axis (vertical axis).
- Both the first and second modulation signals Ml and M2 need not be phase-synchronized with the input signal (clock signal) from the oscillator 1 and need not be frequency-synchronized. It is preferable not to synchronize the phase and frequency of these signals with the clock signal, rather than to synchronize the phase and Z or frequency. This is due to the following reason. First, if the phase synchronization and the frequency synchronization are not performed, the modulation frequency in the modulation range on the spectrum can be dispersed, and the peak of the modulation frequency can be reduced. Second, phase synchronization and If the frequency is not synchronized, the flatness of the spectrum can be ensured.
- FIG. 5 is another signal forming circuit configuration diagram showing the configuration of another signal forming circuit according to the present invention.
- FIG. 6 conceptually shows waveforms of signals in the PLL2 of the signal forming circuit 100 in FIG.
- the signal forming circuit 100 in FIG. 5 has a configuration similar to the configuration of the signal forming circuit 100 in FIG. 1, but its clock modulation unit (PLL) 2 includes a voltage controlled oscillator (VCO) 27. Instead, a voltage-current converter (VI) 25 and a current-controlled oscillator (ICO) 27 'are provided instead.
- the voltage-current converter (VI) 25 and the current-controlled oscillator (ICO) 27 ′ constitute a voltage-controlled oscillator (VCO) 27.
- Kvco may be considered to be a characteristic coefficient of the voltage controlled oscillator 27 composed of the voltage / current converter 25 and the current controlled oscillator 27 '.
- the output LPFo from the loop filter 24 is acceptable.
- (Voltage value Vo) may be replaced with the current value Vio obtained by the voltage-current converter (VI) 25.
- VCO voltage-current converter
- the output LPFo of the loop filter 24 is input to the voltage-current converter 25.
- Voltage / current change converts the output LPFo (voltage value) into a current value and outputs it to the multiplier 26.
- the output current is proportional to the square of the voltage in voltage-current conversion 25, which also has MOS circuit power.
- the output of the voltage / current converter 25 is input to the current control oscillator 27 ′.
- the voltage-current converter 25 and the current-controlled oscillator 27 ′ may also be formed of a BiCMOS circuit including a bipolar circuit and a CMOS circuit.
- a voltage / current converter 25 may be provided immediately after the loop filter 24 so that the output LPFo of the loop filter 24 is input to the voltage / current converter 25.
- FIG. 7 is still another signal forming circuit configuration diagram, and shows the configuration of still another signal forming circuit according to the present invention.
- the signal forming circuit 100 in FIG. 7 has a configuration similar to the configuration of the signal forming circuit 100 in FIG. 1, except that the modulation signal generation unit 3 includes, in addition to the first and second modulation signal generation units 31 and 32, The difference is that a third modulation signal generator 33 is provided. That is, the modulation signal generator 3 Force S3 modulation signal generators 31 to 33 are provided. With a relatively simple configuration of increasing the number of modulation signal generation units, a more random final modulation signal can be formed, and an EMI reduction effect can be further obtained.
- the first to third modulation signals output from the first to third modulation signal generators 31 to 33 are added by the adder 34 to output a final modulation signal.
- the final modulation signal in this example is a signal obtained by adding the third modulation signal to the final modulation signal Min in FIG.
- the signal forming circuit has a complicated configuration, and the EMI reduction effect can be further improved as compared with the signal forming circuit 100 of FIG. This further reduces the peaks at both ends of the spectrum and, as a result, flattens the spectrum.
- the modulation signal generation unit 3 may include four or more modulation signal generation units.
- the signal forming circuit has a more complicated configuration, while the EMI reduction effect can be further improved.
- the effect of EMI reduction is not improved as the circuit becomes more complex.
- the examples shown in FIG. 8 and subsequent figures are examples including the first and second modulation signal generation units 31 and 32, but the examples shown in FIG. 8 and subsequent figures may also include three or more modulation signal generation units. Good. In this case, for example, three or more multipliers 261 shown in FIG.
- FIG. 8 is still another signal forming circuit configuration diagram, and shows the configuration of still another signal forming circuit according to the present invention.
- FIG. 9 conceptually shows the waveform of each signal in PLL2 of the signal forming circuit 100 of FIG.
- the signal forming circuit 100 in FIG. 8 has a configuration similar to the configuration of the signal forming circuit 100 in FIG. 1, but the adder (34 ′) is not included in the modulation signal generating unit 3 ( (PLL) 2 is different. According to this example, as a result, the same EMI reduction effect as that of the signal forming circuit 100 of FIG. 1 can be obtained.
- the outputs Ml and M2 of the first and second modulation signal generators 31 and 32 are not added in the modulation signal generator 3, respectively.
- 2Final modulation signals Ml-in and M2-in are input to PLL2.
- the first and second modulation signals Ml and M2 (Ml-in and M2-in) are fed into the first and second multipliers 261 and 261, respectively.
- the output LPFo of the loop filter 24 is multiplied.
- the outputs of the first and second multipliers 261 and 262 are input to the adder 34 'and added.
- Adder 34 ′ corresponds to adder 34.
- FIG. 10 is still another signal forming circuit configuration diagram, and shows the configuration of still another signal forming circuit according to the present invention.
- the signal forming circuit 100 in FIG. 10 has a configuration similar to the configuration of the signal forming circuit 100 in FIG. 1, except that the clock modulation unit (PLL) 2 includes an adder 28 instead of the multiplier 26.
- the clock modulation unit (PLL) 2 includes an adder 28 instead of the multiplier 26.
- the output frequency Fout is constant
- the input of the voltage controlled oscillator 27 is constant. Since the degree of modulation in frequency modulation is constant, an adder 28 can be used in place of the multiplier 26. As a result, the scale of the PLL2 circuit can be reduced.
- the output LPFo of the loop filter 24 is input to the adder 28.
- the final modulation signal M-in is also input to the adder 28.
- the final modulation signal M-in is added to the output LPFo and is input to the voltage controlled oscillator 27. As mentioned above, this input is constant.
- the signal forming circuit 100 can be expressed as shown in FIG. That is, the signal forming circuit 100 includes first and second (plural) modulation signal generation units 31 and 32, an adder 34, for example, a main signal generator 1 including an oscillator 1, for example, a clock modulation unit 2. It consists of a modulator (PLL) 2.
- the main signal generator 1 includes the oscillator 1, but is not limited thereto, and may be various signal generators.
- the modulator 2 is not limited to the force composed of the PLL 2, and may be various modulators.
- PLL2 may be one that uses multiplier 26 or one that uses adder 28.
- FIG. 12 is still another signal forming circuit configuration diagram showing the configuration of still another signal forming circuit according to the present invention.
- the signal forming circuit 100 in FIG. 12 has a configuration similar to that of the signal forming circuit 100 in FIG. 8, but the clock modulation unit (PLL) 2 is replaced with adders 281 and 282 instead of the multipliers 261 and 262. Is different. It can be said that this example is a combination of FIG. 8 and FIG.
- the output frequency Fout, the input of the voltage controlled oscillator 27, and the modulation degree in the frequency modulation are constant.
- the scale of the PLL2 circuit can be reduced.
- this example is equivalent to the case where the final modulation signal M-in obtained by adding the first and second modulation signals Ml and M2 is multiplied by the output LPFo of the loop filter 24. Similar to the example of FIG. 8, the modulation frequency in the modulation range on the spectrum can be dispersed, and as a result, the peak of the modulation frequency can be reduced.
- FIG. 13 is still another signal forming circuit configuration diagram showing the configuration of still another signal forming circuit according to the present invention.
- the signal forming circuit 100 includes the oscillator 1, and the final modulation signal M—in that is the output of the modulation signal generation unit 3 is not the main signal generator in the clock modulation unit (P LL) 2. (Oscillator) Input to 1.
- the oscillator 1 in this example outputs an output signal generated by modulating a periodic signal with the final modulation signal M-in. That is, this example is an example in which the oscillator 1 itself has a modulation input. By this output signal, EMI can be reduced by reducing the spectrum caused by the output signal.
- an output signal output from the oscillator 1 which is a periodic signal forming circuit is directly input to a switching regulator without going through the clock modulator (PLL) 2 (not shown). That is, the output signal is used as a clock input to the switching regulator.
- the input to the switching regulator is not required to be very accurate, and therefore the circuit scale of the signal forming circuit 100 can be made extremely small by omitting the PLL2.
- the circuit to which the output signal of the oscillator 1 is input may be a laser diode driver (drive circuit) or the like.
- the output of the oscillator 1 is output.
- the force is directly modulated.
- the modulation frequency in the modulation range on the spectrum can be dispersed, and as a result, the peak of the modulation frequency can be reduced.
- FIG. 14 is still another signal forming circuit configuration diagram showing the configuration of still another signal forming circuit according to the present invention.
- the signal forming circuit 100 in FIG. 14 is the same as the example in FIG. 1 in that the final modulated signal M-in generated using the adder 34 is multiplied by the output LPFo of the loop filter 24 using the multiplier 26.
- the configuration of the modulation signal generator 3 is different.
- the modulation signal generation unit 3 in the signal forming circuit previously proposed in the present inventors' power PCTZJP2004Z11704 is used as the modulation signal generation unit 3.
- the modulation signal generator 3 further modulates the modulation wave with a sub-modulation wave (multiplex modulation) to generate a final modulation signal Min. That is, this example is an example in which the previously proposed multiple modulation is combined with the present invention (adding a plurality of waveforms).
- the sub-modulation signal (sub-modulation wave) is a general term for signals that further modulate the modulation signal, and is referred to as a “sub-modulation signal” to distinguish it from the modulation signal.
- the first modulation signal Ml for generating the final modulation signal M-in is generated as follows. That is, the first modulation signal generating unit 31 generates, for example, a triangular wave. This triangular wave corresponds to Ml in Fig. 1 etc.
- First submodulation signal generation section 311 generates a first submodulation wave (FM submodulation wave) and inputs it to first modulation signal generation section 31.
- the first modulation signal generation unit 31 generates an intermediate signal amplitude-modulated by the first sub-modulation wave, and inputs the intermediate signal to the multiplier 313.
- second submodulation signal generation section 312 generates a second submodulation wave (AM submodulation wave) and inputs it to multiplier 313.
- multiplier 313 outputs, as first modulated signal Ml, a signal generated by further amplitude-modulating the intermediate signal amplitude-modulated by the first sub-modulated wave with the second sub-modulated wave.
- the second modulation signal M2 that generates the final modulation signal M—in is also a third sub-modulation signal generation unit 321 that outputs a third sub-modulation wave (FM sub-modulation wave), a fourth sub-modulation wave (FM sub-modulation wave).
- the fourth sub-modulation signal generation unit 322, the second modulation signal generation unit 32, and the multiplier 323 generate the same in the same manner.
- the third sub modulation signal generation unit 321 and the fourth sub modulation signal generation unit 322 correspond to the first sub modulation signal generation unit 311 and the second sub modulation signal generation unit 312, respectively.
- This Multiplier 323 outputs a signal generated by amplitude-modulating the intermediate signal amplitude-modulated with the third sub-modulated wave with the fourth sub-modulated wave as second modulated signal M2.
- the second sub-modulation signal generation unit 312 and the multiplier 313, and the fourth sub-modulation signal generation unit 322 and the multiplier 323 may be omitted.
- the first sub-modulation signal generation unit 311 and the third sub-modulation signal generation unit 321 may be omitted.
- the signals output from the first and third submodulation signal generation units 311 and 321 may be further submodulated with another submodulation wave.
- the signals output from the second and fourth submodulation signal generation units 312 and 322 may be further submodulated with other submodulation waves.
- the signals output from the first to fourth submodulation signal generation units 311 to 322 may be further submodulated with another submodulation wave.
- the signal output from the first sub-modulation signal generation unit 311 is input to the first modulation signal generation unit 31, and the signal output from the first sub-modulation signal generation unit 311 and the first modulation signal generation unit 31
- the first modulated signal Ml may be generated by multiplying the output signal.
- the second modulation signal M2 may be generated in the same manner.
- first and third submodulation signal generation units 311 and 321 may have different configurations.
- second and fourth sub-modulation signal generation units 312 and 322 may have different configurations.
- first to fourth sub-modulation signal generation units 311 to 322 may have different configurations. That is, when either one is a circuit that performs frequency modulation, the other may be a circuit that performs amplitude modulation.
- the first and second (plurality) of modulation signals Ml and M2 may be subjected to sub-modulation different in number or type from each other.
- At least one sub-modulation may be performed for each of the first and second (plurality) modulation signals Ml and M2.
- the submodulation wave may be further submodulated.
- the frequency component of the submodulation signal also exists, which contributes to the deterioration of the spectrum. Therefore, by modulating the clock signal a plurality of times (frequency modulation), the frequency components of the modulation signal and sub-modulation signal can be attenuated.
- the amplitude modulation also has a slight effect on the frequency component force S spectrum. Therefore, by modulating the clock signal multiple times (amplitude modulation), the frequency components of the modulation signal and sub-modulation signal are adjusted. It can be attenuated to a certain extent.
- FIG. 15A is still another signal forming circuit configuration diagram showing the configuration of still another signal forming circuit according to the present invention.
- a signal forming circuit 100 in FIG. 15A is an example in which, in the signal forming circuit 100 in FIG. 1, the clock modulation unit 2 includes an integrator 29 and a variable delay unit 210 instead of the PLL.
- the integrator 29 outputs an integrated signal obtained by integrating the final modulation signal M ⁇ in output from the modulation signal generator 3.
- the integrator 29 is, for example, a well-known integrator circuit. As shown in Fig. 15 (B), the integrator 29 is reset so that the output becomes ⁇ when the output becomes 2 ⁇ , and the output when the output becomes ⁇ . Is reset to 2 ⁇ .
- the variable delay circuit 210 receives the clock signal output from the oscillator 1 as an input, uses an integrated signal obtained by integrating the final modulation signal ⁇ —in as a control signal, and outputs an output clock signal.
- the variable delay unit 210 includes, for example, a known gmC delay circuit, a phase interpolation circuit, a series connection circuit of a plurality of inverters, and the like.
- the final modulation signal M-in output from the modulation signal generator 3 has a dimension corresponding to the frequency.
- a signal having a dimension corresponding to the phase is obtained as an integration signal.
- the delay amount of the clock signal can be changed based on the final modulation signal M-in obtained by frequency-modulating and modulating the modulation signal. . Therefore, the signal forming circuit 100 of this example can obtain the same result as the signal forming circuit 100 of FIG.
- clock modulation unit 2 of this example is not limited to the signal forming circuit 100 of FIG. 1, but the signal forming circuit 100 of FIG. 5, FIG. 7, FIG. 8, FIG. 10, FIG. This can be applied to the signal forming circuit 100 of FIG. 16 or FIG.
- FIG. 16 is a configuration diagram of an electronic device, and shows an example of the configuration of an electronic device 200 including the signal forming circuit 100 ′ of the present invention.
- the electronic device 200 includes a signal forming circuit 100 ′ according to the present invention and an operation unit 300 that performs a predetermined operation based on the output clock signal.
- the signal forming circuit 100 ′ of the present invention has any one of the configurations shown in FIGS. 1, 5, 7, 7, 8, 10, 12, 14, and 15. Therefore, at least a plurality of modulation signal generators 31 and 32, and this It is only necessary to include an adder 34 (34 ') for adding these outputs.
- FIG. 16 shows an example (example in FIG. 1) in which the outputs of the two modulation signal generation units 31 and 32 are added by the adder 34.
- the operation unit 300 includes, for example, a personal computer, a facsimile machine, a copier, and a printer. Since the wiring for propagating the clock signal extends long inside the large casing, the wiring tends to operate as an antenna. Therefore, in reality, EMI is reduced by adhering an electromagnetic wave absorbing sheet inside the housing to absorb the emitted electromagnetic waves. According to the present invention, attachment of the electromagnetic wave absorbing sheet can be omitted or made thin while reducing EMI, and the cost can be reduced.
- the operating unit 300 may have, for example, a class D amplifier force.
- Class D amplifiers are said to be efficient because they filter the digital signal obtained by checking the clock signal and input it directly to the speaker. Since the class D amplifier is accompanied by switching of a large current, it is easy to radiate electromagnetic waves. However, according to the present invention, radiation of electromagnetic waves can be suppressed and EMI can be reduced.
- FIG. 17 is a configuration diagram of another electronic device and shows an example of the configuration of another electronic device 200 including the signal forming circuit of the present invention.
- the electronic device in FIG. 17 has a configuration similar to the configuration of the electronic device in FIG. 16, but the operation unit 300 includes a plurality of PLLs 301a to 301n and a plurality of operation units 302a to 302n corresponding thereto.
- the signal forming circuit 100 ′ has one of the configurations shown in FIGS. 1, 5, 7, 7, 8, 10, 12, 14, and 15. Note that FIG. 17 shows an example in which the outputs of the two modulation signal generation units 31 and 32 are added by the adder 34 (example in FIG. 1).
- Each of the plurality of operation units 302a to 302n also has, for example, a notebook personal computer, a facsimile machine, a copier, a printer, a class D amplifier, and the like.
- the plurality of operating units 302a to 302n have operating frequencies fa to fn having different values, respectively. Accordingly, the plurality of PLLs 30 la to 301 n respectively supply the operating frequencies fa to fn to the corresponding operating units 302 a to 302 n based on the output Fout from the clock modulation unit 2.
- the peak waveform of the triangular wave becomes dull due to the band limitation of the PLL 301 connected to the subsequent stage of the signal forming circuit 100 ', so that some peaks appear at both ends of the spectrum. End up. Therefore, in this example, as shown in FIG. 2C, the amplitude of the final modulation signal M-in is changed and the ratio of the maximum amplitude is reduced. As a result, it is possible to compensate for the dull waveform of the apex of the triangular wave due to the band limitation of the PLLs 301a to 301n. As a result, it is possible to omit or thin the attachment of the electromagnetic wave absorbing sheet while reducing the EMI, thereby reducing the cost.
- the signal forming circuit 100 ′ of the present invention includes an oscillator 1 as a part thereof as shown in FIGS.
- the signal forming circuit of the present invention shown in each of FIGS. 1, 5, 7, 8, and 10 to 15 may include the oscillator 1 as a part thereof.
- the present invention is not limited to clock signals, and can be widely applied to circuits that use periodically changing signals such as triangular waves and sine waves. Accordingly, the present invention is, for example, a data interface driving circuit (or driver), a photodiode (ie, laser diode or LED) driving circuit, a motor driving circuit, a display driving circuit, an EL driving circuit, a CCD driving circuit, etc. Can be applied to.
- the wiring length is generally long, and when data is transmitted, the driving current is large and alternating current or pulsating current (plus or minus) It is easy to radiate electromagnetic waves.
- the photodiode driving circuit may be driven by alternating current (or alternating voltage) when the diode is turned on. In this case, the drive current is large, and it is driven by an alternating current or a pulsating flow, so that it is easy to radiate electromagnetic waves.
- the motor drive circuit is apt to radiate electromagnetic waves because the motor drive current is very large and is driven by alternating current or pulsating current.
- the display drive circuit and EL drive circuit have a large display area, the drive current is very large, and the display drive circuit and the EL drive circuit are driven by an alternating current or a pulsating current, and therefore easily radiate electromagnetic waves. Since the CCD drive circuit is driven by alternating current or pulsating current when sending image signals from the CCD, it easily radiates electromagnetic waves.
- such a circuit radiates electromagnetic waves and degrades EMI characteristics.
- the amount of radiated electromagnetic waves can be reduced and EMI can be reduced.
- a periodic signal such as a clock signal is modulated using a final modulation signal obtained by adding a plurality of modulation signals, according to a signal formation circuit and a signal formation method.
- the peak of the modulation frequency can be reduced without making the modulation frequency lower than the frequency (about 20 kHz) that generates vibration noise, or without using a modulation wave that emphasizes the apex of the triangular wave.
- the spectrum can be flattened. Therefore, it is not necessary to consider the characteristics of the modulator, which does not require the use of a complicated clock generation circuit, because of the flatness of the spectrum.
- EMI of the signal forming circuit and the electronic equipment using the signal formation circuit can be reduced.
- an electronic device includes a signal forming circuit that modulates a periodic signal such as a clock signal using a final modulation signal obtained by adding a plurality of modulation signals.
- a signal forming circuit that modulates a periodic signal such as a clock signal using a final modulation signal obtained by adding a plurality of modulation signals.
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
複数の変調信号生成部(31、32)は、各々、最終変調信号を生成するための変調信号を出力する。加算器(34)は、複数の変調信号生成部(31、32)の各々の出力を加算することにより、最終変調信号を生成して出力する。信号変調部(2)は、周期信号形成回路(1)から出力された周期信号を最終変調信号により変調することにより生成した出力信号であって、その出力信号に起因するスペクトルを低減することによりEMIを低減することが可能な出力信号を出力する。
Description
明 細 書
信号形成回路、信号形成方法及び電子機器
技術分野
[0001] 本発明は、信号形成回路、信号形成方法及び電子機器に関し、特に、複数の波形 を加算することにより EMIをより効率良く低減するスペクトラム拡散型の信号形成回 路、信号形成方法、及び当該信号形成回路を備える電子機器に関する。
背景技術
[0002] 電子機器にぉ 、ては、 EMI (Electro Magnetic Interference )を低減することが要求 されている。 EMIは、特に、クロック(矩形波)、三角波、正弦波等の周期的に変化す る信号を用いる回路力も放出される電磁波による影響が大きい。そこで、例えばクロッ ク形成回路(クロックジェネレータ)において、 EMIを低減するための技術の一例とし て、スペクトラム拡散クロックジェネレータ(SSCG : Spread Spectrum Clock Generator )が知られて 、る(例えば、特許文献 1)。
[0003] 実際には、 SSCGにおいても、種々の理由から、三角波の頂点の波形が鈍る結果 、スペクトルの両端に多少のピークが存在する。そこで、変調器の特性を考慮して、 変調波として三角波の頂点を強調した波形を用いることが知られている(特許文献 2) 。この場合、平坦なスペクトルが得られ、従って、より大きな減衰量が得られる。
特許文献 1 :米国特許第 4, 507, 796号明細書
特許文献 2 :米国特許第 5, 488, 627号明細書
発明の開示
発明が解決しょうとする課題
[0004] クロック信号又は搬送波(即ち、被変調波である)をある変調波 (周波数 f 1)で変調 した場合におけるスペクトルを厳密に観測すると、当該スペクトルは変調周波数 flの 間隔で細かいピークを持つ。従来の SSCGの変調方法は、基本的には、変調波の周 波数を下げることによりピークの数を増やして単位時間あたりの密度を減らすことによ り、スペクトルのピーク(の高さ)を小さくしていると言うことができる。このスペクトルのピ ークを小さくできれば、 EMIを低減することができる。
[0005] 従来の SSCGの変調方法によれば、原理的に、変調波の周波数をより低くしなけれ ばスペクトルのピークをより小さくすることはできない。一方、変調周波数 flの下限は 、現実的には可聴周波数である約 20kHz程度であると考えられる。これより低い周波 数になると、変調周波数 flで電子装置の一部又は全体が振動しその振動音が人間 に聞こえてしまう可能性がある。従って、従来の SSCGの変調方法によれば、変調波 の周波数の下限に起因して、スペクトルのピークを小さくすることに対する限界が存 在する。
[0006] また、スペクトルの平坦性を得るために、三角波の頂点を強調した変調波を用いる 場合、このような波形の信号を簡単に得ることはできない。即ち、クロック発生回路の 構成が極めて複雑になる。また、クロック発生回路の設計時に変調器の種類毎にそ の特性を考慮する必要があり、煩わしい。
[0007] 以上の問題は、クロックに限らず、三角波、正弦波等の周期的な信号を用いる回路 において、同様に発生する問題であり、このような回路を備える電子機器において E Ml低減の障害となっている。
[0008] 本発明者は、以上の問題を解決するため、 EMIをより効率良く低減することができ る信号形成回路を提案した (PCTZJP2004Z11704、 2004年 8月 13日出願)。こ の信号形成回路によれば、変調波を更に変調する変調波 (副変調波)を用いることに より(即ち、多重変調により)、周期的な信号のスペクトルの平坦性を改善することがで き、又は、スペクトルのピークを小さくすることができる。この結果、 EMIを効率良く低 減することができる。
[0009] 本発明者は、更に研究を重ねた結果、多重変調を用いることなぐ複数の波形を加 算することによつても、先に提案した信号形成回路と同様の効果が得られることを見 出した。また、本発明者は、複数の波形を加算することにより生成した (最終)変調信 号を変調信号発生部に入力する際に、種々の入力手段を取り得ることを見出した。 更に、本発明者は、複数の波形を加算することと多重変調とを組み合わせることによ つても、先に提案した信号形成回路と同様の効果が得られることを見出した。
[0010] 本発明の目的は、複数の波形を加算することにより、周期的な信号のスペクトルの 平坦性を改善するか又はスペクトルのピークを小さくし、 EMIをより効率良く低減する
信号形成回路を提供することにある。
[0011] また、本発明の目的は、複数の波形を加算することにより、周期的な信号のスぺタト ルの平坦性を改善するか又はスペクトルのピークを小さくし、 EMIをより効率良く低減 する信号形成方法を提供することにある。
[0012] また、本発明の目的は、複数の波形を加算することにより、 EMIをより効率良く低減 する信号形成回路を備える電子機器を提供することにある。
課題を解決するための手段
[0013] 本発明の信号形成回路は、 EMIを低減することが可能な出力信号を形成する信号 形成回路であって、最終変調信号を生成するための変調信号を出力する複数の変 調信号生成部と、複数の変調信号生成部の各々の出力を加算することにより最終変 調信号を生成する加算器と、周期信号形成回路から出力された周期信号を最終変 調信号により変調することにより生成した出力信号であって、当該出力信号に起因す るスペクトルを低減することにより EMIを低減することが可能な出力信号を出力する 信号変調部とを備える。
[0014] 本発明の信号形成回路は、 EMIを低減することが可能な出力信号を形成する信号 形成回路であって、最終変調信号を生成するための変調信号を出力する複数の変 調信号生成部と、複数の変調信号生成部の各々の出力を加算することにより最終変 調信号を生成する加算器と、周期信号を最終変調信号により変調することにより生成 した出力信号であって、当該出力信号に起因するスペクトルを低減することにより E Mlを低減することが可能な出力信号を出力する周期信号形成回路とを備える。
[0015] 本発明の信号形成方法は、 EMIを低減することが可能な出力信号を形成する信号 形成方法であって、最終変調信号を生成するための複数の変調信号を生成し、複数 の変調信号の各々を加算することにより最終変調信号を生成し、周期信号を最終変 調信号により変調することにより、当該出力信号に起因するスペクトルを低減すること により EMIを低減することが可能な出力信号を生成する。
[0016] 本発明の電子機器は、周期信号を出力する周期信号形成回路と、最終変調信号 を生成するための変調信号を出力する複数の変調信号生成部と、複数の変調信号 生成部の各々の出力を加算することにより最終変調信号を生成する加算器と、周期
信号形成回路力も出力された周期信号を最終変調信号により変調することにより生 成した出力信号であって、当該出力信号に起因するスペクトルを低減することにより EMIを低減することが可能な出力信号を出力する信号変調部と、出力信号に基づい て所定の動作を行う動作部とを備える。
発明の効果
[0017] 本発明者の検討によれば、 SSCGには基本的に 2つの課題がある。第 1に、スぺク トルの平坦性を得るためにはどのような形状の変調信号が適当かであり、第 2に、変 調幅が同一であるとした場合において更にスペクトルのピークを小さくするにはどのよ うにすれば良いかである。本発明は、 SSCGをその原理力も再検討することにより得 た新 、原理に基づくものであり、当該新 、原理をクロック信号のみならず正弦波 等の周期的な信号にまで拡大して適用することにより、変調信号の周波数を振動音 を生じない範囲内に維持しつつ、スペクトルの平坦性を改善し、スペクトルのピークを /J、さくすることができる。
[0018] 本発明においては、クロック信号を含む周期的な信号を、複数の変調信号で変調 することにより、変調周波数のピークをより多くの数に分散することができるので、各々 のピ一クの高さを低く抑えることができ、又は、スペクトルを平坦ィ匕することができる。 これにより、変調周波数を振動音を発生する周波数 (約 20kHZ)より小さくしなくても 、スペクトルのピークを小さくすることができ、また、三角波の頂点を強調した変調波を 用いなくても、スペクトルを平坦ィ匕することができる。従って、スペクトルの平坦ィ匕のた めに、複雑な構成のクロック発生回路を用いなくても良ぐ変調器の特性を考慮する 必要も無い。この結果、スペクトルのピークを小さくすること、又は、スペクトルを平坦 化することにより、当該信号形成回路及びこれを使用する電子機器の EMIを低減さ せることができる。
[0019] 本発明の電子機器によれば、クロック信号を含む周期的な信号を、複数の変調信 号で変調する信号形成回路を備えることにより、前述のように、変調周波数のピーク を小さくする力、スペクトルを平坦ィ匕することができる。従って、スペクトルの平坦ィ匕の ために、複雑な構成のクロック発生回路を用いなくても良ぐ変調器の特性を考慮す る必要も無い。この結果、少なくともスペクトルのピークを小さくする力、又は、スぺタト
ルを平坦化することにより、当該電子機器の EMIを低減させることができる。 図面の簡単な説明
[0020] [図 1]本発明による信号形成回路の構成を示す。
[図 2]本発明のクロック変調を説明する図である。
[図 3]本発明のクロック変調を説明する図である。
[図 4]図 1の例の PLLにおける波形を示す。
[図 5]本発明による他の信号形成回路の構成を示す。
[図 6]図 5の例の PLLにおける波形を示す。
[図 7]本発明による更に他の信号形成回路の構成を示す。
[図 8]本発明による更に他の信号形成回路の構成を示す。
[図 9]図 8の例の PLLにおける波形を示す。
[図 10]本発明による更に他の信号形成回路の構成を示す。
[図 11]図 10の例を説明する図である。
[図 12]本発明による更に他の信号形成回路の構成を示す。
[図 13]本発明による更に他の信号形成回路の構成を示す。
[図 14]本発明による更に他の信号形成回路の構成を示す。
[図 15]本発明による更に他の信号形成回路の構成を示す。
[図 16]本発明の信号形成回路を備える電子機器の構成を示す。
[図 17]本発明の信号形成回路を備える他の電子機器の構成を示す。
符号の説明
[0021] 1 周期信号形成回路 (発振器)
2 信号変調部 (クロック変調部)
3 変調信号発生部
31 第 1変調信号生成部
32 第 2変調信号生成部
34 加算器
100 信号形成回路
発明を実施するための最良の形態
[0022] 図 1は信号形成回路構成図であり、本発明による信号形成回路の構成の一例を示 す。本発明の信号形成回路 100は、信号変調部であるクロック変調部 2、変調信号 発生部 3を備える。クロック変調部 2には、周期信号形成回路である発振器 1の出力 するクロック信号 (周期的な矩形波)が入力される。即ち、この例は、最も代表的な周 期信号であるクロック信号を変調する一例について示す。この例によれば、比較的簡 易な (即ち、回路規模があまり大きくない)構成により、クロック信号を含む殆ど全ての 周期信号にっ 、て、十分な EMIの低減効果を得ることができる。
[0023] この例では、発振器 1においてクロック信号が生成され、変調信号発生部 3におい て複数の変調信号、例えば第 1変調信号及び第 2変調信号が生成される。そして、 図 2に示すように、第 1変調信号と第 2変調信号とを加算することにより、最終変調信 号が生成される。更に、クロック信号が最終変調信号により変調されることにより、出 カクロック信号が生成される。後述するように、本発明は、クロック信号に限らず、三 角波や正弦波のような周期信号に広く適用可能であるが、クロック信号に適用した場 合、 EMIの低減において特に大きな効果が得られる。即ち、クロック信号は矩形であ るため三角波等よりも(奇数次の)高調波成分を多く含むので、また、デジタル信号で 動作する電子機器においては 2値信号であるクロック信号の振幅 (又は、瞬間的な変 化量)が三角波等よりも大きいので、 EMIの影響が出やすいが、これを有効に低減 することができる。
[0024] 最終変調信号 (変調波)は、発振器 1の出力するクロック信号 (搬送波)の周波数を 僅かに変動させるための信号である。この例では、 2種類の変調信号を加算すること により、最終変調信号が生成される。 2種類の変調信号を最終変調信号と区別する ために、第 1変調信号及び第 2変調信号と言うこととする。
[0025] 発振器 1は、所定の周波数、例えば 10MHzの周波数のクロック信号を生成して出 力する。発振器 1は、周知の構成のクロック生成装置であって良い。発振器 1の出力 したクロック信号はクロック変調部 2〖こ入力される。クロック変調部 2は、発振器 1から 出力されたクロック信号を最終変調信号により変調することにより、クロック信号に同 期した出力クロック信号を生成して出力する。例えば、クロック変調部 2は、発振器 1 力 出力されたクロック信号を入力とし、最終変調信号を制御信号とし、出力クロック
信号を出力とする位相同期回路(PLL : Phase Locked Loop )からなる。出力クロック は、後述するように、種々の電子機器の動作部(図 16の動作部 300)に入力され、基 本クロックとして用いられる。
[0026] 変調信号発生部 3は、この例においては、第 1変調信号生成部 31、第 2変調信号 生成部 32、加算器 34を備える。図 2は、変調信号発生部 3における各信号の波形を 示す。
[0027] 第 1変調信号生成部 31は第 1変調信号 Mlを生成して出力する。第 1変調信号 M 1は、図 2 (A)に示すように、この例では三角波 (左右対称の三角波)である。従って、 この例の第 1変調信号生成部 31は三角波発生回路である。第 1変調信号 Mlは、連 続的に変化する信号 (例えば三角波)又は不連続に変化する信号 (例えば階段波) である。後述するように、第 1変調信号 Mlは、それ自体が変調 (副変調)された信号 であっても良い。第 1変調信号 M 1の周波数及び位相は他の発振器に依存する必要 はな 、。第 1変調信号 M 1は加算器 34に入力される。
[0028] 第 2変調信号生成部 32は第 2変調信号 M2を生成して出力する。第 2変調信号 M 2は、図 2 (B)に示すように、この例では三角波 (左右対称の三角波)である。従って、 この例の第 2変調信号生成部 32は三角波発生回路である。第 2変調信号 M2は、連 続的に又は不連続に変化する信号 (例えば三角波)である。後述するように、第 2変 調信号 M2は、それ自体が変調 (副変調)された信号であっても良い。第 2変調信号 M2の周波数及び位相は他の発振器に依存することはな 、。第 2変調信号 M2は加 算器 34に入力される。
[0029] 第 1及び第 2変調信号生成部 31及び 32は、相互に同一の構成であっても、異なる 構成であっても良い。第 1及び第 2変調信号 Ml及び M2は、相互に同一の信号であ つても、異なる信号であっても良い。第 1及び第 2変調信号 Ml及び M2が正弦波で ある場合、その周波数は相互に異なるようにする必要がある。
[0030] 第 1及び第 2変調信号生成部 31及び 32は、図 2に示すように、相互に同一の振幅 であって周波数の異なる変調信号を出力する。第 1及び第 2変調信号生成部 31及 び 32が、相互に異なる振幅の変調信号を出力するようにしても良い。第 1及び第 2変 調信号生成部 31及び 32が、正弦波以外の周期信号である場合には、相互に同一
の周波数の変調信号を出力するようにしても良 、。
[0031] 第 1及び第 2変調信号 Ml及び M2は、各々、三角波以外であっても良ぐその場合 でも同様にスぺ外ルの拡散効果を得ることができる。例えば、第 1及び第 2変調信号 Ml及び M2は、正弦波(余弦波を含む)、クロックであっても良い。また、例えば、第 1 及び第 2変調信号 Ml及び M2は、任意の振幅 Anの正弦波、任意の振幅 Bnの余弦 波、これらの整数倍の周波数の任意の振幅 Anの正弦波及び任意の振幅 Bnの余弦 波の和により構成された信号 (全ての周期信号、又は、∑An'sin(ncot) +∑Bn-co s(ncot)、ここで、∑は l〜nまで)、のこぎり波(左右非対称の三角波)のいずれかで あって良い。また、第 1及び第 2変調信号 Ml及び M2は、例えば一様分布雑音、ガ ウス分布雑音、二項分布雑音、ポアソン分布雑音、レイリー分布等のいずれかの不 規則過程による信号であって良い。更に、第 1及び第 2変調信号 Ml及び M2は、ここ に述べた種々の信号の 2又は複数の組み合わせにより得られる信号であって良 、。
[0032] 加算器 34は、第 1変調信号生成部 31から出力された第 1変調信号 Mlと、第 2変 調信号生成部 32から出力された第 2変調信号 M2とを加算することにより、最終変調 信号 M_inを出力する。即ち、変調信号発生部 3は、図 2(C)に示すように、第 1及び 第 2変調信号 Ml及び M2を加算することにより、最終変調信号 M— inを生成して出 力する。複数の変調信号はクロック変調部 2である PLLに入力される。
[0033] なお、加算器 34は、減算器であっても良い。即ち、複数の変調信号生成部は、第 1 及び第 2変調信号 Ml及び M2を減算することにより生成するようにしても良い。従つ て、この明細書にぉ 、て、加算 (加算器)は減算 (減算器)を含む。
[0034] SSCGは、周波数 ωの主信号を周波数 Ωの変調信号で周波数変調することにより 、出力信号の周波数成分を Ω間隔に分散させる。即ち、出力信号の周波数成分は、 ···, ω-2Ω, ω-Ω, ω, ω + Ω, ω+2Ω, ···となる。本発明によれば、最終変 調信号 M— inは、複数 (n個)の変調信号の和とされる。ここでは、説明の簡単のため に、最終変調信号 M— inは、 2個の第 1変調信号 Mlと第 2変調信号 M2とすると (即 ち、図 1の例について説明する)、その周波数成分は第 1変調信号 Mlの周波数 Ω1 と第 2変調信号 M2の Ω 2とにより、以下のように定まる。即ち、
(ァ)…, ω-2Ω0, ω-ΩΟ, ω + ΩΟ, ω+2Ω0, ···、
(ィ) ···, ω-2Ω1, ω-Ω1, ω + ΩΙ, ω+2Ω1, ···、
(ゥ) ···, ω— 2Ω0— 3Ω1, ω— ΩΟ— 3Ω1, ω + ΩΟ— 3Ω1, ω+2Ω0— 3Ω1
(ェ) ···, ω-2Ω0-2Ω1, ω— Ω0— 2Ω1, ω + Ω0— 2Ω1, ω+2Ω0— 2Ω1
(ォ) ···, ω-2Ω0-Ω1, ω-ΩΟ-Ω1, ω + ΩΟ—Ω1, ω+2Ω0—Ω1, ···
(力)…, ω— 2Ω0+Ω1, ω-ΩΟ+ΩΙ, ω + ΩΟ+ΩΙ, ω+2Ω0+Ω1, ···
(キ) ···, ω— 2Ω0 + 2Ω1, ω— Ω0 + 2Ω1, ω + Ω0 + 2Ω1, ω+2Ω0 + 2Ω1
(ク) ···, ω— 2ΩΟ + 3Ω1, ω— ΩΟ + 3Ω1, ω + ΩΟ + 3Ω1, ω+2ΩΟ + 3Ω1 等のように、当該周波数成分は飛躍的に増加する。なお、実際は、グループ (ク)の 後にも多くの周波数成分が存在する。また、ダル—プ (ィ)の周波数成分は、ダル— プ (ァ)において ΩΟを Ω1に置き換えたものである力 同様に、ダル—プ(ゥ)〜(ク) についても、 ΩΟと Ω1とを相互に置き換えた周波数成分が存在する。更に、本発明 によれば、最終変調信号 M— inを生成のために加算する変調信号の数を増すことに より、より一層周波数成分を増やすことができる。
[0035] このように、本発明によれば、多くのピーク (周波数成分)が存在するので、より一層 周波数が分散され、ピ―クの高さが低下する。これに加えて、異なる周波数の振幅を 適切に選択することにより、スペクトルの形状を更に平坦ィ匕することができる。
[0036] 図 2において、縦軸は振幅であり、各々の信号の振幅電圧を示し、横軸は時間であ る。縦軸及び横軸は、共に、相対的な値として表されている。この例においては、第 1 及び第 2変調信号 Ml及び M2は、相互に同一の振幅を有し、相互に異なる周波数 を有する三角波からなる。即ち、第 1及び第 2変調信号 Ml及び M2は ±0.25 (全体 としては 0.5)の振幅を有とする。第 1変調信号 Mlは約 0.83の周期を有し、第 2変 調信号 M2は 1の周期を有する。
[0037] 最終変調信号 M— inは、約 ±0. 5 (全体としては 0. 9)の振幅を有し、約 5の周期( 例えば、時間 5〜時間 10の間)を有する。従って、この例においては、第 1変調信号 Mlは、周期 5の最終変調信号 M— inよりも十分に短い周期を有する三角波である。 第 2変調信号 M2は、周期 5の最終変調信号 M— inよりも十分に短い周期を有し、第 1変調信号 Mlとは異なる周期を有する三角波である。
[0038] 一方、図 2 (C)に示すように、最終変調信号 M_inにお!/、て、波 W2、 W3、 W5、 W 6は、各々、 2個のピークを有する。即ち、最終変調信号 M— inの最大振幅の割合が 低下している。従って、最終変調信号 M— inは、三角波ではない。最終変調信号 M —inは、図 2 (C)に示すように、一定の周期的な信号ではなぐ一定の振幅の信号で はない。即ち、最終変調信号 M— inの振幅が変化している。このような最終変調信号 M— inを用いることにより、スペクトル上の変調範囲における変調周波数を分散させ( ピークを多くして)、その結果として変調周波数のピークを小さくすることができ、かつ 、スペクトルの両端におけるピークを減少させて、その結果としてスペクトルを平坦ィ匕 することができる。
[0039] 即ち、前述のように、複数の変調信号の和を最終変調信号として用いることにより、 多くのピークが存在するので、本発明によれば、より一層、スペクトル上の変調範囲 における変調周波数を分散させ、かつ、スペクトルの両端におけるピークを消滅させ ることができる。この結果、より一層、スペクトルの変調周波数におけるピークを小さく することができ、かつ、スペクトルを平坦ィ匕することができる。
[0040] また、本発明によれば、このようなピークの縮小及びスペクトルの平坦ィ匕に有効な信 号を、加算器 34を用いて生成することができる。従って、乗算器のような複雑な構成 の回路を用いる必要がなぐ乗算器と比較して簡単な構成の回路 (即ち、回路の規模 が大きくない回路)とすることができる。これにより、信号形成回路 100又は変調信号 発生部 3を構成する半導体チップを小さくすることができる。
[0041] PLL2は、この例においては、図 3に示すように、分周比 Aの第 1分周器 21、分周比 Bの第 2分周器 22、位相比較器 23、ループフィルター 24、乗算器 26、電圧制御発 振器 (VCO) 27を備える。図 3において、 PLL2における各信号の波形を概念的に示 す。
[0042] PLL2における入力信号 Finの周波数 f (Fin)と出力信号 Foutの周波数 f (Fout )と の関係は、 f (Fout ) =f (Fin) ·ΑΖΒである。例えば、 Αは第 1分周器 21の分周比で あり、 Bは第 2分周器 22の分周比であり、 A=40、 B= 3とすると、入力クロック信号が 10MHzのクロック信号である場合、 133MHzの出力クロック信号が得られる。
[0043] 第 2分周器 22は、図 1の発振器 1から出力された周波数 f (Fin)のクロック信号 Finが 入力されると、これを分周比 Bで分周した信号 Boを出力する。信号 Boの周波数 f (B 0 )は、周波数 f (Fin)を分周比 Bで割った値 f (Fin) ZBとなる。信号 Boは位相比較 器 23に入力される。
[0044] 位相比較器 23には、第 1分周器 21からもその出力 Aoが入力される。位相比較器 23は、第 2分周器 22の出力 Boと第 1分周器 21の出力 Aoとを比較して、その位相 差 PHCoを検出し、これをループフィルター 24に出力する。
[0045] ループフィルター 24は、その伝達関数に応じた時定数を持ち、 PLL制御系のルー プの応答を決定する。即ち、入力された位相差 PHCoをフィルタリングして出力する 。ループフィルター 24の出力 LPFoは乗算器 26に入力される。
[0046] 乗算器 26は、入力された電圧値を最終変調信号 (以下、制御信号とも言う) M_in 倍して電圧制御発振器 27に出力する。また、乗算器 26は、電圧制御発振器 27の特 性係数 Kvcoを補償したものであって良い。なお、電圧制御発振器 27を含む PLL2 は、バイポーラ回路やバイポーラ回路及び CMOS回路からなる BiCMOS回路から なっていても良い。
[0047] 従って、電圧制御発振器 27の出力である出力クロック信号 Foutの周波数 f (Fout ) は、乗算器 26へ入力される制御信号を M— inとし、ル―プフィルタ— 24からの入力 電圧値を Voとすると、 f (Fout ) =M_in * (Vo *Kvco +F0)となる。ここで、 Kvco は電圧制御発振器 27の持つ特性係数であり、 FOは電圧制御発振器 27の周波数制 御電圧を 0Vとした時の発振周波数であり、一般に自走周波数と呼ばれる値である。
[0048] 出力クロック信号 Foutは、信号形成回路 100から出力されると共に、第 1分周器 21 に入力される。第 1分周器 21は、周波数 f (Fout ) =M— in * (Vo *Kvco +F0)の クロック信号が入力されると、これを分周比 Aで分周した信号 Aoを出力する。信号 A 0の周波数 f (Ao )は、周波数 f (Fout )を分周比 Aで割った値(M in * (Vo * Kvc
o +F0) ) ZAとなる。信号 Aoは、前述のように、位相比較器 23に入力される。
[0049] 図 4は、 PLL波形図であり、クロック変調部 2である PLLにおける波形の一例を示す 。第 2分周器 22は、発振器 1からの周波数 10MHzのクロック信号 Finを分周比 B = 3 で分周した出力信号 Boを出力する。位相比較器 23は、第 2分周器 22の出力信号 B 0と第 1分周器 21の出力信号 Aoとを比較して、その位相差 PHCoを検出する。ル ープフィルター 24は、入力された位相差 PHCoをフィルタリングした結果である信号 LPFo (電圧値 Vo )を出力する。乗算器 26は、入力された電圧値 Voに、制御信号 M— in (最終変調信号 M— in)を乗じて、電圧制御発振器 27に出力する。電圧制御 発振器 27は、入力された電圧値に応じた周波数の出力クロック信号 Foutを発振出 力する。出力クロック信号 Foutの周波数 f (Fout )は、 f (Fout ) =M_in * (Vo *Kv co +F0)となる。出力クロック信号 Foutは、当該信号形成回路 100から出力されると 共に、第 1分周器 21において分周比 A=40で分周されて、周波数 (M_in * (Vo * Kvco +F0) ) Z40の信号 Aoとして位相比較器 23に入力される。
[0050] 以上のように、乗算器 26に入力される制御信号 M— in (最終変調信号 M— in)が不 規則に変調された信号であるので、スペクトル上の変調範囲における変調周波数を 分散させ (より多くの周波数成分を発生させ)、その結果としてスペクトルの変調周波 数におけるピークを小さくすることができる。これは、三角波を時間軸 (横軸)方向に 変調させた場合、密度が低くなることから判る。これに加えて、乗算器 26の制御信号 M— inが変化する振幅を持ちかつ最大振幅の割合が低下させられた信号であるの で、スペクトルの両端におけるピークを消滅させて、その結果としてスペクトルを平坦 化することができる。これは、三角波を電圧又は電流軸 (縦軸)方向に変調させた場 合、密度が低くなることから判る。
[0051] 第 1及び第 2変調信号 Ml及び M2は、いずれも、発振器 1からの入力信号 (クロック 信号)に対して、位相同期する必要はなぐまた、周波数同期する必要はない。これら の信号をクロック信号に位相同期及び周波数同期させない方が、位相同期及び Z 又は周波数同期させるよりも好ましい。これは、以下の理由による。第 1に、位相同期 及び周波数同期させない方が、スペクトル上の変調範囲における変調周波数を分散 させることができ、変調周波数のピークを小さくすることができる。第 2に、位相同期及
び周波数同期させな ヽ方が、スペクトルの平坦性を確保することができる。
[0052] 図 5は他の信号形成回路構成図であり、本発明による他の信号形成回路の構成を 示す。また、図 6は、図 5の信号形成回路 100の PLL2における各信号の波形を概念 的に示す。
[0053] 図 5の信号形成回路 100は、図 1の信号形成回路 100の構成と類似の構成を有す るが、そのクロック変調部 (PLL) 2が、電圧制御発振器 (VCO) 27を備えず、これに 代えて、電圧電流変換器 (VI) 25及び電流制御発振器 (ICO) 27'を備える点で異な る。電圧電流変換器 (VI) 25及び電流制御発振器 (ICO) 27'は電圧制御発振器 (V CO) 27を構成する。この場合、前述の式において、 Kvcoは電圧電流変換器 25と電 流制御発振器 27'とで構成する電圧制御発振器 27の持つ特性係数であると考えれ ば良ぐまた、ループフィルター 24からの出力 LPFo (電圧値 Vo )は、電圧電流変換 器 (VI) 25で変換して得た電流値 Vioに置き換えれば良い。この例によれば、図 1の 信号形成回路 100と同様に、 EMIの低減効果が得られる。
[0054] この例では、図 6に示すように、ループフィルター 24の出力 LPFoは電圧電流変換 器 25に入力される。電圧電流変 は出力 LPFo (電圧値)を電流値に変換して 乗算器 26に出力する。一般的に、 MOS回路力もなる電圧電流変翻 25において は、出力電流は電圧の 2乗に比例する。電圧電流変換器 25の出力は電流制御発振 器 27'に入力される。電圧電流変換器 25及び電流制御発振器 27'も、バイポーラ回 路ゃバイポーラ回路及び CMOS回路からなる BiCMOS回路からなっていても良い
[0055] なお、図 5の例における PLL2の構成は、図 7、図 8、図 10、図 12、図 14、図 16、図 17における PLL2に適用することができる。これらの場合、ループフィルター 24の直 後に電圧電流変換器 25を設け、ループフィルター 24の出力 LPFoが電圧電流変換 器 25に入力されるようにすれば良!、。
[0056] 図 7は更に他の信号形成回路構成図であり、本発明による更に他の信号形成回路 の構成を示す。図 7の信号形成回路 100は、図 1の信号形成回路 100の構成と類似 の構成を有するが、その変調信号発生部 3が、第 1及び第 2変調信号生成部 31及び 32に加えて、第 3変調信号生成部 33を備える点が異なる。即ち、変調信号発生部 3
力 S3個の変調信号生成部 31〜33を備える。変調信号生成部の数を増やすと言う比 較的簡単な構成により、より一層ランダムな最終変調信号を形成することができ、より 一層 EMIの低減効果を得られる。
[0057] この例では、第 1乃至第 3変調信号生成部 31〜33から出力された第 1乃至第 3変 調信号を加算器 34により加算することにより、最終変調信号を出力する。この例の最 終変調信号は、図 2 (C)における最終変調信号 M— inに、第 3変調信号を加算した 信号となる。この例によれば、信号形成回路は複雑な構成となる一方、 EMIの低減 効果を図 1の信号形成回路 100よりも更に改善することができる。これにより、より一 層、スペクトルの両端におけるピークを減少させて、その結果としてスペクトルを平坦 ィ匕することがでさる。
[0058] なお、変調信号発生部 3が、 4個以上の変調信号生成部を備えるようにしても良い 。この場合、信号形成回路はより複雑な構成となる一方、 EMIの低減効果を更に改 善することができる。但し、回路が複雑ィ匕するほどには、 EMIの低減効果は改善され ない。また、図 8以降に示す例は第 1及び第 2変調信号生成部 31及び 32を備える例 であるが、図 8以降に示す例も、 3個以上の変調信号生成部を備えるようにしても良 い。この場合、必要に応じて、例えば図 8に示す乗算器 261等も 3個以上とすれば良 い。
[0059] 図 8は更に他の信号形成回路構成図であり、本発明による更に他の信号形成回路 の構成を示す。また、図 9は、図 8の信号形成回路 100の PLL2における各信号の波 形を概念的に示す。
[0060] 図 8の信号形成回路 100は、図 1の信号形成回路 100の構成と類似の構成を有す るが、加算器 (34' )が、変調信号発生部 3ではなぐクロック変調部 (PLL) 2に設けら れている点が異なる。この例によれば、結果として、図 1の信号形成回路 100と同様 の EMIの低減効果を得ることができる。
[0061] この例では、図 9に示すように、第 1及び第 2変調信号生成部 31及び 32の出力 Ml 及び M2が、変調信号発生部 3において加算されることなぐ各々、第 1及び第 2最終 変調信号 Ml— in及び M2— inとして、 PLL2に入力される。 PLL2において、第 1及 び第 2変調信号 Ml及び M2 (Ml— in及び M2— in)は、第 1及び第 2乗算器 261及
び 262に入力され、ループフィルター 24の出力 LPFoに乗算される。第 1及び第 2乗 算器 261及び 262の出力は、加算器 34'に入力され、加算される。加算器 34'は加 算器 34に対応する。ここで、 (LPFo X Ml) + (LPFo X M2) =LPFo X (Ml + M 2) =LPFo X M— inである。従って、この例は、第 1及び第 2変調信号 Ml及び M2 を加算して得た最終変調信号 M— inをループフィルター 24の出力 LPFoに乗算した 場合と等価となる。これにより、スペクトル上の変調範囲における変調周波数を分散さ せ、その結果として変調周波数のピークを小さくすることができる。
[0062] 図 10は更に他の信号形成回路構成図であり、本発明による更に他の信号形成回 路の構成を示す。図 10の信号形成回路 100は、図 1の信号形成回路 100の構成と 類似の構成を有するが、そのクロック変調部 (PLL) 2が、乗算器 26に代えて、加算 器 28を備える点が異なる。即ち、出力周波数 Foutが一定の場合、電圧制御発振器 27の入力は一定となる。周波数変調における変調度は一定であるため、乗算器 26 に代えて、加算器 28を用いることができる。これにより、 PLL2の回路の規模を小さく することができる。
[0063] この例では、ループフィルター 24の出力 LPFoが加算器 28に入力される。また、最 終変調信号 M— inも加算器 28に入力される。これにより、出力 LPFoに最終変調信 号 M— inが加算され、電圧制御発振器 27に入力される。前述のように、この入力は 一定である。
[0064] この例と図 1とを合わせて、信号形成回路 100は図 11のように表すことができる。即 ち、信号形成回路 100は、第 1及び第 2の (複数の)変調信号生成部 31及び 32、加 算器 34、例えば発振器 1からなる主信号発生器 1、例えばクロック変調部 2からなる 変調器 (PLL) 2からなる。主信号発生器 1は、発振器 1からなるが、これに限られず、 種々の信号発生器であっても良い。変調器 2は、 PLL2からなる力 これに限られず、 種々の変調器であっても良い。また、 PLL2は、乗算器 26を用いるものであっても、 加算器 28を用いるものであっても良 、。
[0065] なお、図 10の例における PLL2の構成は、図 5、図 7における PLL2に適用すること ができる。これらの場合においても、乗算器 26に代えて、加算器 28を設ければ良い
[0066] 図 12は更に他の信号形成回路構成図であり、本発明による更に他の信号形成回 路の構成を示す。図 12の信号形成回路 100は、図 8の信号形成回路 100の構成と 類似の構成を有するが、そのクロック変調部(PLL) 2が、乗算器 261及び 262に代え て、加算器 281及び 282を備える点が異なる。この例は、図 8と図 10とを組み合わせ た例であると言うことができる。
[0067] この例において、前述のように、出力周波数 Fout、電圧制御発振器 27の入力、及 び、周波数変調における変調度は一定である。加算器 281及び 282を用いることに より、 PLL2の回路の規模を小さくすることができる。また、前述のように、この例は、 第 1及び第 2変調信号 Ml及び M2を加算して得た最終変調信号 M— inをループフィ ルター 24の出力 LPFoに乗算した場合と等価となるので、図 8の例と同様に、スぺク トル上の変調範囲における変調周波数を分散させ、その結果として変調周波数のピ ークを小さくすることができる。
[0068] 図 13は更に他の信号形成回路構成図であり、本発明による更に他の信号形成回 路の構成を示す。図 13の信号形成回路 100において、信号形成回路 100が発振器 1を備え、変調信号発生部 3の出力である最終変調信号 M— inが、クロック変調部 (P LL) 2ではなぐ主信号発生器 (発振器) 1に入力されている。
[0069] この例の発振器 1は、周期信号を最終変調信号 M— inにより変調することにより生 成した出力信号を出力する。即ち、この例は、発振器 1自体が変調入力を備える例で ある。この出力信号により、当該出力信号に起因するスペクトルを低減することにより 、 EMIを低減することができる。
[0070] この例では、周期信号形成回路である発振器 1の出力する出力信号は、図示しな いが、クロック変調部(PLL) 2を介することなぐスイッチングレギユレータに直接入力 される。即ち、当該出力信号がスイッチングレギユレータへのクロック入力とされる。こ の場合、スイッチングレギユレータへの入力にはその精度があまり要求されな 、ので 、 PLL2を省略して、信号形成回路 100の回路規模を極めて小さくすることができる。 また、この例において、発振器 1の出力信号が入力される回路は、レーザダイオード ドライバ (駆動回路)等であっても良 ヽ。
[0071] この例では、最終変調信号 M— inを発振器 1に入力することにより、発振器 1の出
力を直接変調している。これにより、他の例と同様に、スペクトル上の変調範囲におけ る変調周波数を分散させ、その結果として変調周波数のピークを小さくすることがで きる。
[0072] 図 14は更に他の信号形成回路構成図であり、本発明による更に他の信号形成回 路の構成を示す。図 14の信号形成回路 100は、加算器 34を用いて生成した最終変 調信号 M— inを乗算器 26を用いてループフィルター 24の出力 LPFoに乗算する点 で図 1の例等と共通するが、変調信号発生部 3の構成が異なる。
[0073] この例では、変調信号発生部 3として、本発明者力PCTZJP2004Z11704にお いて先に提案した信号形成回路における変調信号発生部 3を用いる。この例の変調 信号発生部 3は、変調波を更に副変調波により変調 (多重変調)することにより、最終 変調信号 M— inを生成する。即ち、この例は、本発明(複数の波形を加算すること)に 、先に提案した多重変調を組み合わせた例である。副変調信号 (副変調波)は、変調 信号を更に変調する信号の総称であり、変調信号と区別するために「副」変調信号と 言うこととする。
[0074] 具体的には、最終変調信号 M— inを生成する第 1変調信号 Mlは、以下のように生 成される。即ち、第 1変調信号生成部 31が、例えば三角波を生成する。この三角波 は図 1等における Mlに相当する。第 1副変調信号生成部 311が、第 1副変調波 (F M副変調波)を生成して、第 1変調信号生成部 31に入力する。これにより、第 1変調 信号生成部 31が、第 1副変調波により振幅変調された中間信号を生成して、乗算器 313に入力する。一方、第 2副変調信号生成部 312が、第 2副変調波 (AM副変調波 )を生成して、乗算器 313に入力する。これにより、乗算器 313が、第 1副変調波によ り振幅変調された中間信号を更に第 2副変調波により振幅変調することにより生成し た信号を、第 1変調信号 Mlとして出力する。
[0075] 最終変調信号 M— inを生成する第 2変調信号 M2も、第 3副変調波 (FM副変調波 )を出力する第 3副変調信号生成部 321、第 4副変調波 (FM副変調波)を出力する 第 4副変調信号生成部 322、第 2変調信号生成部 32、乗算器 323により、同様に生 成される。第 3副変調信号生成部 321及び第 4副変調信号生成部 322は、各々、第 1副変調信号生成部 311及び第 2副変調信号生成部 312に相当する。これにより、
乗算器 323が、第 3副変調波により振幅変調された中間信号を更に第 4副変調波に より振幅変調することにより生成した信号を、第 2変調信号 M2として出力する。
[0076] 図 14の例において、第 2副変調信号生成部 312及び乗算器 313、及び、第 4副変 調信号生成部 322及び乗算器 323を省略しても良い。逆に、第 1副変調信号生成部 311及び第 3副変調信号生成部 321を省略しても良い。また、第 1及び第 3副変調信 号生成部 311及び 321の出力する信号を、更に他の副変調波により副変調するよう にしても良い。また、第 2及び第 4副変調信号生成部 312及び 322の出力する信号を 、更に他の副変調波により副変調するようにしても良い。また、第 1乃至第 4副変調信 号生成部 311乃至 322の出力する信号を、更に他の副変調波により副変調するよう にしても良い。更に、第 1副変調信号生成部 311の出力する信号を第 1変調信号生 成部 31に入力すると共に、第 1副変調信号生成部 311の出力する信号と第 1変調信 号生成部 31の出力する信号とを乗算することにより、第 1変調信号 Mlを生成するよ うにしても良い。この場合、第 2変調信号 M2も同様にして生成するようにしても良い。
[0077] また、第 1及び第 3副変調信号生成部 311及び 321が相互に異なる構成を有する ようにしても良い。また、第 2及び第 4副変調信号生成部 312及び 322が相互に異な る構成を有するようにしても良い。また、第 1乃至第 4副変調信号生成部 311乃至 32 2が相互に異なる構成を有するようにしても良い。即ち、いずれか一方が周波数変調 を行う回路である場合、他方が振幅変調を行う回路であっても良い。更に、第 1及び 第 2 (複数の)変調信号 Ml及び M2の各々について、相互に異なる回数又は種類の 副変調を行うようにしても良 ヽ。
[0078] このように、本発明においては、第 1及び第 2 (複数の)変調信号 Ml及び M2の各 々について、少なくとも 1回の副変調が行われるようにしても良い。また、本発明にお いては、当該副変調波について、更に副変調するようにしても良い。スペクトルを細 力べ観察すると、 副変調信号の周波数成分も同様に存在するので、 スペクトルの悪 化する一因となる。そこで、クロック信号を複数回変調 (周波数変調)することにより、 変調信号や副変調信号の周波数成分を減衰させることができる。振幅変調につ ヽて も、同様に、 その周波数成分力 Sスペクトルに若干の影響を与えるので、クロック信号 を複数回変調 (振幅変調)することにより、変調信号や副変調信号の周波数成分をあ
る程度減衰させることがでさる。
[0079] 図 15 (A)は更に他の信号形成回路構成図であり、本発明による更に他の信号形 成回路の構成を示す。図 15 (A)の信号形成回路 100は、図 1の信号形成回路 100 において、クロック変調部 2を、 PLLに代えて、積分器 29と可変遅延器 210とで構成 した例である。
[0080] 積分器 29は、変調信号発生部 3から出力された最終変調信号 M— inを積分した積 分信号を出力する。積分器 29は、例えば周知の積分回路カゝらなる。なお、積分器 29 は、図 15 (B)に示すように、その出力が 2 πとなった時点で出力が Ο πになるようにリ セットされ、その出力が Ο πとなった時点で出力が 2 πになるようにリセットされる。可 変遅延器 210は、発振器 1から出力されたクロック信号を入力とし、最終変調信号 Μ —inを積分した積分信号を制御信号とし、出力クロック信号を出力とする。可変遅延 器 210は、例えば周知の gmC遅延回路、フェイズインタポレーシヨン回路、複数のィ ンバータの直列接続回路等力 なる。
[0081] 図 1から判るように、変調信号発生部 3から出力された最終変調信号 M— inは、周 波数に相当する次元を持つ。この例では、そのような性質の最終変調信号 M— inを 積分することにより、位相に相当する次元の信号を積分信号として得る。この積分信 号を可変遅延器 210に制御信号として与えることにより、クロック信号の遅延量を、変 調信号を周波数変調しかつ振幅変調した最終変調信号 M— inに基づいて変化させ ることができる。従って、この例の信号形成回路 100によっても、図 1の信号形成回路 100と同様の結果を得ることができる。
[0082] なお、この例のクロック変調部 2は、図 1の信号形成回路 100に限らず、図 5、図 7、 図 8、図 10、図 12、図 14の信号形成回路 100や、後述する図 16又は図 17の信号 形成回路 100に適用することができる。
[0083] 図 16は電子機器構成図であり、本発明の信号形成回路 100'を備える電子機器 2 00の構成の一例を示す。当該電子機器 200は、本発明の信号形成回路 100'と、そ の出力クロック信号に基づいて所定の動作を行う動作部 300とを備える。本発明の信 号形成回路 100'は、図 1、図 5、図 7、図 8、図 10、図 12、図 14、図 15に示すいず れかの構成を備える。従って、少なくとも、複数の変調信号生成部 31及び 32と、これ
らの出力を加算する加算器 34 (34' )とが備えられていれば良い。なお、図 16は、 2 個の変調信号生成部 31及び 32の出力を加算器 34により加算する例(図 1の例)を 示す。
[0084] 動作部 300は、例えばパーソナルコンピュータ、ファクシミリ、コピー機、プリンタから なる。これらは、その筐体が大きぐその内部をクロック信号を伝播する配線が長く延 びているので、当該配線がアンテナとして動作してしまい易い。そのため、現実には 、筐体の内部に電磁波吸収シートを貼って放射された電磁波を吸収することにより、 EMIを低減している。本発明によれば、 EMIを低減しつつ、この電磁波吸収シートの 添付を省略したり、薄くすることができ、そのコストを削減することができる。
[0085] また、動作部 300は、例えば D級アンプ力もなつて 、ても良 、。 D級アンプは、クロ ック信号をカ卩ェして得たデジタル信号をフィルタリングして直接スピーカに入力するた めに効率が良いとされている。 D級アンプは、大電流のスイッチングを伴うため、電磁 波を放射し易いが、本発明によれば、電磁波の放射を抑えることができ、 EMIを低減 することができる。
[0086] 図 17は他の電子機器構成図であり、本発明の信号形成回路を備える他の電子機 器 200の構成の一例を示す。図 17の電子機器は、図 16の電子機器の構成と類似の 構成を有するが、その動作部 300が、複数の PLL301a〜301nと、これに対応する 複数の動作部 302a〜302nとからなる。信号形成回路 100'は、図 1、図 5、図 7、図 8、図 10、図 12、図 14、図 15に示すいずれかの構成を備える。なお、図 17において は、 2個の変調信号生成部 31及び 32の出力を加算器 34により加算する例(図 1の 例)を示している。
[0087] 複数の動作部 302a〜302nは、各々、例えば、ノート型のパーソナルコンピュータ 、ファクシミリ、コピー機、プリンタ、 D級アンプ等力もなる。複数の動作部 302a〜302 nは、各々、相互に異なる値の動作周波数 fa〜fnを有する。従って、複数の PLL30 la〜301nは、各々、クロック変調部 2からの出力 Foutに基づいて、対応する動作部 302a〜302nに対して、動作周波数 fa〜fnを供給する。
[0088] この時、実際には、信号形成回路 100'の後段に接続される PLL301の帯域制限 により、三角波の頂点の波形が鈍る結果、スペクトルの両端に多少のピークが出現し
てしまう。そこで、この例では、図 2 (C)に示すように、最終変調信号 M— inにおける 振幅を変化させかつ最大振幅の割合を低下させる。これにより、 PLL301a〜301n の帯域制限による三角波の頂点の波形が鈍る分を補完することができる。この結果、 EMIを低減しつつ、電磁波吸収シートの添付を省略したり、薄くすることができ、その コストを削減することができる。
[0089] なお、本発明の信号形成回路 100'は、図 16及び図 17に示すように、その一部と して、発振器 1を備える。同様に、図 1、図 5、図 7、図 8、図 10〜図 15の各々に示す 本発明の信号形成回路が、その一部として、発振器 1を備えるようにしても良い。
[0090] 本発明は、クロック信号に限らず、三角波、正弦波等の周期的に変化する信号を用 いる回路に広く適用することができる。従って、本発明は、例えば、データインタフエ ース駆動回路 (又はドライバ)、光ダイオード (即ち、レーザーダイオード又は LED)駆 動回路、モータ駆動回路、ディスプレイ駆動回路、 EL駆動回路、 CCD駆動回路等 に適用することができる。
[0091] データインタフェース駆動回路、例えばシングルエンド回路又は差動データ送出回 路の全般においては、配線長が一般に長ぐまた、データ送出の際に、駆動電流が 大きく交流又は脈流 (プラス又はマイナスにバイアスされた交流)によって駆動される ため、電磁波を輻射しやすい。光ダイオード駆動回路は、ダイオードを点灯させる際 に、交流電流 (又は交流電圧)で駆動する場合がある。この場合、駆動電流が大きく 、また、交流又は脈流によって駆動されるので、電磁波を輻射しやすい。モータ駆動 回路は、モータ駆動電流は非常に大きぐまた、交流又は脈流によって駆動されるの で、電磁波を輻射しやすい。ディスプレイ駆動回路及び EL駆動回路は、各々のディ スプレイの面積が大きいために駆動電流は非常に大きぐまた、交流又は脈流によつ て駆動されるので、電磁波を輻射しやすい。 CCD駆動回路は、 CCDから画像信号 を送出する際に、交流又は脈流によって駆動されるので、電磁波を輻射しやすい。
[0092] 従って、このような回路は、電磁波を輻射して EMI特性を劣化させてしまう。しかし、 本発明によれば、このような回路又はこのような回路を備える電子機器において、輻 射される電磁波の量を少なくして、 EMIを低減することができる。
産業上の利用可能性
[0093] 本発明によれば、信号形成回路及び信号形成方法にぉ 、て、複数の変調信号を 加算することにより得た最終変調信号を用いて、クロック信号等の周期的な信号を変 調する。これにより、変調周波数を振動音を発生する周波数 (約 20kHZ)より小さくし なくても、又は、三角波の頂点を強調した変調波を用いなくても、変調周波数のピー クを小さくすることができ、又は、スペクトルを平坦ィ匕することができる。従って、スぺク トルの平坦ィ匕のために、複雑な構成のクロック発生回路を用いなくても良ぐ変調器 の特性を考慮する必要も無い。この結果、スペクトルのピークを小さくすること、又は、 スペクトルを平坦化することにより、当該信号形成回路及びこれを使用する電子機器 の EMIを低減させることができる。
[0094] 本発明によれば、電子機器において、複数の変調信号を加算することにより得た最 終変調信号を用いてクロック信号等の周期的な信号を変調する信号形成回路を備 える。これにより、少なくともスペクトルのピークを小さくする力、又は、スペクトルを平 坦ィ匕することができる。従って、スペクトルの平坦ィ匕のために、複雑な構成のクロック 発生回路を用いなくても良ぐ変調器の特性を考慮する必要も無い。この結果、少な くともスペクトルのピークを小さくする力、又は、スペクトルを平坦ィ匕することにより、当 該電子機器の EMIを低減させることができる。
Claims
[1] EMIを低減することが可能な出力信号を形成する信号形成回路であって、
最終変調信号を生成するための変調信号を出力する複数の変調信号生成部と、 前記複数の変調信号生成部の各々の出力を加算することにより前記最終変調信 号を生成する加算器と、
周期信号形成回路から出力された周期信号を前記最終変調信号により変調するこ とにより生成した出力信号であって、当該出力信号に起因するスペクトルを低減する ことにより前記 EMIを低減することが可能な出力信号を出力する信号変調部とを備 える
ことを特徴とする信号形成回路。
[2] 前記複数の変調信号生成部が、各々、相互に異なる又は同一の振幅の変調信号 を出力する
ことを特徴とする請求項 1記載の信号形成回路。
[3] 前記複数の変調信号生成部が、各々、相互に異なる周波数の変調信号を出力す る
ことを特徴とする請求項 1記載の信号形成回路。
[4] 前記複数の変調信号生成部が、各々、副変調波により副変調された変調信号を出 力する
ことを特徴とする請求項 1記載の信号形成回路。
[5] 前記複数の変調信号生成部の各々の出力は、少なくとも 1回、前記副変調波により 副変調された信号である
ことを特徴とする請求項 4記載の信号形成回路。
[6] 前記周期信号形成回路は発振器であり、前記周期信号はクロック信号である
ことを特徴とする請求項 1記載の信号形成回路。
[7] 前記複数の変調信号生成部の各々の出力は、三角波、正弦波、クロック、三角波と 正弦波と余弦波と整数倍の周波数の正弦波と整数倍の周波数の余弦波との和により 構成された信号、不規則過程による信号、又は、これらの信号の組み合わせにより得 られる信号である
ことを特徴とする請求項 1記載の信号形成回路。
[8] 前記信号変調部は、前記周期信号形成回路から出力された周期信号を入力とし、 前記最終変調信号を制御信号とし、前記出力信号を出力とする位相同期回路から なる
ことを特徴とする請求項 1記載の信号形成回路。
[9] 前記位相同期回路は、
前記出力信号を分周した信号と前記周期信号を分周した信号とを比較する位相比 較器と、
前記位相比較器の出力を入力とするループフィルターと、
前記ループフィルターの出力と前記最終変調信号とを乗算する乗算器と、 前記乗算器の出力を入力とし、前記出力信号を出力する電圧制御発振器とからな る
ことを特徴とする請求項 8記載の信号形成回路。
[10] 前記位相同期回路は、
前記出力信号を分周した信号と前記周期信号を分周した信号とを比較する位相比 較器と、
前記位相比較器の出力を入力とするループフィルターと、
前記ループフィルターの出力である電圧信号を電流信号に変換する変換器と、 前記変換器の出力と前記最終変調信号とを乗算する乗算器と、
前記乗算器の出力を入力とし、前記出力信号を出力する電流制御発振器とからな る
ことを特徴とする請求項 8記載の信号形成回路。
[11] 前記複数の変調信号生成部の各々の出力が前記位相同期回路に入力され、 前記加算器が前記位相同期回路に設けられ、
前記位相同期回路は、
前記出力信号を分周した信号と前記周期信号を分周した信号とを比較する位相比 較器と、
前記位相比較器の出力を入力とするループフィルターと、
前記ループフィルターの出力と前記複数の変調信号生成部の各々の出力とを乗算 する複数の乗算器と、
前記複数の乗算器の出力を前記加算器により加算した値を入力とし、前記出力信 号を出力する電圧制御発振器とからなる
ことを特徴とする請求項 8記載の信号形成回路。
[12] 前記位相同期回路は、
前記出力信号を分周した信号と前記周期信号を分周した信号とを比較する位相比 較器と、
前記位相比較器の出力を入力とするループフィルターと、
前記ループフィルターの出力と前記最終変調信号とを加算する第 2の加算器と、 前記第 2の加算器の出力を入力とし、前記出力信号を出力する電圧制御発振器と からなる
ことを特徴とする請求項 8記載の信号形成回路。
[13] 前記位相同期回路は、
前記出力信号を分周した信号と前記周期信号を分周した信号とを比較する位相比 較器と、
前記位相比較器の出力を入力とするループフィルターと、
前記ループフィルターの出力である電圧信号を電流信号に変換する変換器と、 前記変換器の出力と前記最終変調信号とを加算する第 2の加算器と、 前記第 2の加算器の出力を入力とし、前記出力信号を出力する電流制御発振器と からなる
ことを特徴とする請求項 8記載の信号形成回路。
[14] 前記複数の変調信号生成部の各々の出力が前記位相同期回路に入力され、 前記加算器が前記位相同期回路に設けられ、
前記位相同期回路は、
前記出力信号を分周した信号と前記周期信号を分周した信号とを比較する位相比 較器と、
前記位相比較器の出力を入力とするループフィルターと、
前記ループフィルターの出力と前記複数の変調信号生成部の各々の出力とを乗算 する複数の第 2の加算器と、
前記複数の第 2の乗算器の出力を前記加算器により加算した値を入力とし、前記 出力信号を出力する電圧制御発振器とからなる
ことを特徴とする請求項 8記載の信号形成回路。
[15] 前記信号変調部は、
前記最終変調信号を積分した積分信号を出力する積分器と、
前記周期信号形成回路から出力された周期信号を入力とし、前記最終変調信号 の積分信号を制御信号とし、前記出力信号を出力とする可変遅延器とからなる ことを特徴とする請求項 1記載の信号形成回路。
[16] EMIを低減することが可能な出力信号を形成する信号形成回路であって、
最終変調信号を生成するための変調信号を出力する複数の変調信号生成部と、 前記複数の変調信号生成部の各々の出力を加算することにより前記最終変調信 号を生成する加算器と、
周期信号を前記最終変調信号により変調することにより生成した出力信号であって 、当該出力信号に起因するスペクトルを低減することにより前記 EMIを低減すること が可能な出力信号を出力する周期信号形成回路とを備える
ことを特徴とする信号形成回路。
[17] 前記周期信号形成回路の出力する出力信号は、スイッチングレギユレータに入力さ れる
ことを特徴とする請求項 16記載の信号形成回路。
[18] EMIを低減することが可能な出力信号を形成する信号形成方法であって、
最終変調信号を生成するための複数の変調信号を生成し、
前記複数の変調信号の各々を加算することにより最終変調信号を生成し、 周期信号を前記最終変調信号により変調することにより、当該出力信号に起因する スペクトルを低減することにより前記 EMIを低減することが可能な出力信号を生成す る
ことを特徴とする信号形成方法。
周期信号を出力する周期信号形成回路と、
最終変調信号を生成するための変調信号を出力する複数の変調信号生成部と、 前記複数の変調信号生成部の各々の出力を加算することにより前記最終変調信 号を生成する加算器と、
前記周期信号形成回路から出力された周期信号を前記最終変調信号により変調 することにより生成した出力信号であって、当該出力信号に起因するスペクトルを低 減することにより前記 EMIを低減することが可能な出力信号を出力する信号変調部 と、
前記出力信号に基づいて所定の動作を行う動作部とを備える
ことを特徴とする電子機器。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007531972A JPWO2007023528A1 (ja) | 2005-08-23 | 2005-08-23 | 信号形成回路、信号形成方法及び電子機器 |
PCT/JP2005/015272 WO2007023528A1 (ja) | 2005-08-23 | 2005-08-23 | 信号形成回路、信号形成方法及び電子機器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2005/015272 WO2007023528A1 (ja) | 2005-08-23 | 2005-08-23 | 信号形成回路、信号形成方法及び電子機器 |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2007023528A1 true WO2007023528A1 (ja) | 2007-03-01 |
Family
ID=37771286
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2005/015272 WO2007023528A1 (ja) | 2005-08-23 | 2005-08-23 | 信号形成回路、信号形成方法及び電子機器 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPWO2007023528A1 (ja) |
WO (1) | WO2007023528A1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9048851B2 (en) * | 2013-03-15 | 2015-06-02 | Intel Corporation | Spread-spectrum apparatus for voltage regulator |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002341959A (ja) * | 2001-05-15 | 2002-11-29 | Rohm Co Ltd | クロック信号発生方法及び装置 |
JP2003152536A (ja) * | 2001-11-14 | 2003-05-23 | Seiko Epson Corp | 周波数拡散されたクロックを発生するクロックジェネレータ |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3995741B2 (ja) * | 1996-10-31 | 2007-10-24 | 東北リコー株式会社 | ディジタル電子機器とディジタル電子機器システム |
JP2001217694A (ja) * | 2000-02-04 | 2001-08-10 | Nec Corp | 遅延調整回路及びこれを用いたクロック生成回路 |
JP3567905B2 (ja) * | 2001-04-06 | 2004-09-22 | セイコーエプソン株式会社 | ノイズ低減機能付き発振器、書き込み装置及び書き込み装置の制御方法 |
JP4141248B2 (ja) * | 2002-12-25 | 2008-08-27 | 富士通株式会社 | スペクトラム拡散クロック発生回路 |
-
2005
- 2005-08-23 WO PCT/JP2005/015272 patent/WO2007023528A1/ja active Application Filing
- 2005-08-23 JP JP2007531972A patent/JPWO2007023528A1/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002341959A (ja) * | 2001-05-15 | 2002-11-29 | Rohm Co Ltd | クロック信号発生方法及び装置 |
JP2003152536A (ja) * | 2001-11-14 | 2003-05-23 | Seiko Epson Corp | 周波数拡散されたクロックを発生するクロックジェネレータ |
Also Published As
Publication number | Publication date |
---|---|
JPWO2007023528A1 (ja) | 2009-02-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8155164B2 (en) | Spread frequency spectrum waveform generating circuit | |
US7764208B2 (en) | Clock dithering process for reducing electromagnetic interference in D/A converters and apparatus for carrying out such process | |
US8044745B2 (en) | Method and apparatus for applying clock phase and frequency offset | |
US7714666B2 (en) | Phase locked loop frequency synthesizer and method for modulating the same | |
GB2459108A (en) | Dithered clock signal generator | |
CN105375898B (zh) | 单音rf信号发生器 | |
JP2007028597A5 (ja) | ||
US6727773B2 (en) | Method of generating a clock, a clock generation device, and electronic apparatuses having a clock generation device | |
KR100815584B1 (ko) | 잡음 신호 발생 장치 및 방법 | |
JP4543042B2 (ja) | 信号形成回路、信号形成方法及び電子機器 | |
WO2007023528A1 (ja) | 信号形成回路、信号形成方法及び電子機器 | |
US20060071719A1 (en) | Phase-locked loop | |
KR102535645B1 (ko) | 밀리미터파 통신 시스템을 위한 저잡음 국부 발진 장치 | |
JP6970301B2 (ja) | クロックされたパワーエレクトロニクス機器の歪スペクトルを適合させるためのキャリア変調型のパルス幅変調 | |
Ma et al. | A novel spread spectrum clock generation technique: Always-on boundary spread SSCG | |
US20090033374A1 (en) | Clock generator | |
CN111884499A (zh) | 斜波补偿dc/dc转换装置及用于其中的pwm控制器 | |
US7386023B2 (en) | Systems and methods for reducing harmonics produced by oscillators | |
US20110274143A1 (en) | Spread spectrum clock signal generator method and system | |
US6897687B2 (en) | Method and apparatus for reconfigurable frequency generation | |
JP2001282378A (ja) | クロック周波数の高調波スペクトラム拡散回路 | |
WO2017121983A1 (en) | Chirp generator | |
JP2008118338A (ja) | ジッタ発生装置 | |
JP4269837B2 (ja) | 電子装置 | |
JP6204218B2 (ja) | 信号生成回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
121 | Ep: the epo has been informed by wipo that ep was designated in this application | ||
WWE | Wipo information: entry into national phase |
Ref document number: 2007531972 Country of ref document: JP |
|
NENP | Non-entry into the national phase |
Ref country code: DE |
|
122 | Ep: pct application non-entry in european phase |
Ref document number: 05774658 Country of ref document: EP Kind code of ref document: A1 |