WO2007013177A1 - 遅延調整装置 - Google Patents

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WO2007013177A1
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Takeshi Ohba
Yasuhito Funyu
Hideharu Shako
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Fujitsu Limited
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    • H03F2201/32—Indexing scheme relating to modifications of amplifiers to reduce non-linear distortion
    • H03F2201/3233—Adaptive predistortion using lookup table, e.g. memory, RAM, ROM, LUT, to generate the predistortion

Definitions

  • the present invention relates to a delay adjustment device for a reference signal and a feedback signal in an adaptive predistorter (APD) type distortion compensation device.
  • APD adaptive predistorter
  • delay adjustment is essential to match the timing of the reference signal (Ref signal) and the feedback signal (FB signal).
  • Figure 1 is a block diagram of a transmitter panel using APD distortion compensation.
  • a reference signal is a baseband signal of a transmission signal.
  • the reference signal is input to the multiplier 10, multiplied by the distortion compensation coefficient from the distortion compensation control unit 15, and input to the D / A converter 11.
  • the signal is converted into an analog signal by the D / A converter, it is modulated by the modulator 12, amplified by the power amplifier 12, and transmitted.
  • a radio frequency for upconversion is input to the modulator 12 by a local oscillator 14.
  • the reference signal is input to the distortion compensation control unit 15.
  • the reference signal input to the distortion compensation control unit 15 is used to index the distortion compensation table.
  • the reference signal is input to the clock unit delay unit 16.
  • the reference signal is delayed by the clock unit by the clock unit delay unit 16 and input to the adder 17 and the correlation calculation processing unit 18.
  • the clock of the clock unit delay unit 16 is controlled by the correlation calculation processing unit 18, and the amount of delay of the clock unit delay unit 16 is controlled by controlling the clock.
  • the signal output from the power amplifier 12 is used as a feedback signal (FB signal) as a multiplier.
  • FB signal feedback signal
  • the multiplier 23 multiplies the radio frequency from the local oscillator 24 and performs down conversion.
  • the output of the multiplier 23 is input to the A / D converter 22 and converted from an analog signal to a digital signal.
  • the feedback signal converted into the digital signal is demodulated by the demodulator 21 and input to the delay filter 20.
  • the delay filter 20 is typically an FIR filter, and the delay of the signal is changed by changing the tap coefficient. The amount of extension can be varied.
  • the output of the delay filter 20 is input to the negative terminal of the adder 17 and the correlation calculation processing unit 18.
  • the correlation calculation processing unit 18 controls the phase of the oscillation wave of the numerically controlled oscillator 25 that inputs the periodic wave to the demodulator 21.
  • the correlation calculation processing unit 18 calculates a correlation value between the reference signal and the feedback signal, and controls the clock unit delay unit 16 and the numerically controlled oscillator 25 so that the correlation value becomes the largest.
  • the difference between the reference signal input to the adder 17 and the feedback signal input to the negative terminal of the adder 17 is obtained by the adder 17, and input to the distortion compensation control unit 15 and the error calculation processing unit 19. Is done.
  • the error calculation processing unit 19 adjusts the delay amount of the delay filter 20 so that the output of the adder 17 is minimized.
  • the error signal that is the output of the adder 17 is used to update the distortion compensation coefficient of the distortion compensation table stored in the distortion compensation control unit 15.
  • Adjustment of 1/128 clock unit by error calculation of reference signal and feedback signal [0008] (1) delays the reference signal by one clock at a time, and the correlation value between the reference signal and the feedback signal is the largest. The amount of delay is calculated.
  • FIG. 2 is a diagram illustrating a circuit that performs correlation calculation.
  • the reference signal and the feedback signal are complex signals composed of an I signal and a Q signal, respectively. If the I signal of the reference signal is Refjch, the Q signal of the reference signal is Ref_qch, the I signal of the feedback signal is FB_ich, and the Q signal of the feedback signal is FB_qch, the operation performed by the circuit in Figure 2 is expressed by the following equation: .
  • * indicates taking a complex conjugate
  • j indicates an imaginary unit.
  • Correlation result real part integration The imaginary part integrator and the correlation result integrator integrate the calculation results of the real part and the imaginary part of the obtained correlation value, respectively, and calculate the sum symbol of the above formula. .
  • FIG. 3 is a diagram illustrating an example of a correlation calculation result.
  • Figure 3 shows an example of the result of calculating the correlation value by giving various delay amounts to the reference signal in clock units.
  • the correlation value shows a peak at various delay amounts, but shows a maximum peak value when the relative delay between the reference signal and the feedback signal is minimized. Therefore, by finding the amount of delay that shows the largest peak correlation value power S
  • the timings of the reference signal and the feedback signal can be matched.
  • the delay amount in clock units obtained in (1) is set.
  • the correlation calculation processing unit 18 adjusts the phase of the demodulator 21 according to the delay setting.
  • the phase adjustment of the demodulator 21 is performed by the correlation calculation processing unit 18 calculating the phase value as follows.
  • Correlation value (real part) A' ⁇
  • phase adjustment is performed in order to eliminate the phase difference between the reference signal and the feedback signal when performing error calculation in the delay adjustment of (2).
  • a digital filter delay filter
  • the delay of the feedback signal changes, and the optimum delay value of the reference signal and the feedback signal has the smallest error value. This is when the tap coefficient of the filter number to be selected is selected.
  • FIG. 4 is a diagram for explaining the digital filter.
  • the digital filter is in particular an FIR filter. As shown in Fig. 4 (a), the digital filter has multiple delays connected in series and tap coefficient A at the output of each delay.
  • Each multiplier consists of 0 to An and an adder that adds the outputs of each multiplier and outputs the result.
  • 128 delays are provided, and the delay value of each delay is 128 clocks.
  • FIG. 4 (b) is a diagram showing an example of tap coefficients, and is a diagram in which the values of each tap coefficient when 11 tap forces are also plotted on the vertical axis.
  • tap coefficients There are various ways to set tap coefficients, but the amount of delay varies depending on the setting of each tap coefficient.
  • FIG. 5 is a diagram illustrating an error calculation circuit
  • FIG. 6 is a diagram illustrating an example of an error calculation result.
  • the error result real part integrator and the error result imaginary part integrator calculate the sum of the real part and the imaginary part of the error value, respectively.
  • the horizontal axis represents the delay amount of the feedback signal in units of 1/128 clock, and the vertical axis represents the error value.
  • the delay amount that minimizes the error value is the optimum delay amount.
  • the conventional delay amount adjustment method has the following drawbacks.
  • the clock obtained in (1) The optimal delay point and initial value delay filter (initial value 0 in 1/128 clock units) are used, but the filter tap coefficient of the optimal delay point may be different from the initial delay filter tap coefficient. In this case, the phase adjustment is performed with a delayed delay, the correct phase cannot be obtained, and the tap coefficient cannot be obtained. /.
  • FIG. 7 is a diagram showing the phase adjustment result of the demodulator by the tap coefficient (delay value), and FIG. 8 is a diagram showing variation in the delay adjustment result of the error calculation.
  • the horizontal axis indicates the number of executions of the phase adjustment process
  • the vertical axis indicates the change in the phase value.
  • the graph shows the three cases of set value forces of 0, 128, and 64 for the delay amount in 1/128 clock units. As shown here, it can be seen that if the tap coefficient of the delay filter is not appropriate, the phase value does not approach even if the phase adjustment process is repeated many times.
  • FIG. 8 shows a case where delay adjustment is performed by a delay filter based on the result of error calculation.
  • Figure 8 shows the result of repeated delay adjustment trials, and the graphs indicated by different marks indicate different trials. As can be seen from Fig. 8, every time delay adjustment is attempted, a different delay amount gives the smallest error result. This indicates that the amount of delay cannot be obtained.
  • Patent Document 1 As a conventional distortion compensation apparatus. Patent Document 1 discloses a technique that does not update the distortion compensation table when the phase value is abnormal.
  • Patent Document 1 International Patent Application Publication Number WO 03Z103166
  • An object of the present invention is to provide a delay adjustment device that can set the timing of a reference signal and a feedback signal to an optimum value with high reliability and can accurately update a distortion compensation coefficient.
  • the delay adjustment device of the present invention calculates the error signal of the first signal and the second signal, and updates the distortion compensation coefficient from the value of the error signal.
  • a delay adjustment device that adjusts a delay amount of the second signal, the correlation value calculating means for calculating a correlation value between the first signal and the second signal, the first signal, and the second signal.
  • Error signal calculation means for calculating an error signal of the second signal, and a first delay signal for adjusting a relative delay amount between the first signal and the second signal.
  • first delay means for adjusting the relative delay amount of the first signal and the second signal in units smaller than the first delay means
  • second delay means for adjusting the relative delay amount of the first signal and the second signal in units smaller than the first delay means
  • firstly the first The relative delay amount is set so that the correlation value becomes the maximum using the delay means
  • second, the relative delay amount is set so that the correlation value becomes the maximum using the second delay means.
  • a control means for readjusting the relative delay amount so that the error signal is minimized by using the second delay means.
  • FIG. 1 is a block diagram of a transmitter panel using APD distortion compensation.
  • FIG. 2 is a diagram showing a circuit that performs correlation calculation.
  • FIG. 3 is a diagram showing an example of a correlation calculation result.
  • FIG. 4 is a diagram illustrating a digital filter.
  • FIG. 5 is a diagram showing a circuit for performing error calculation.
  • FIG. 6 is a diagram showing an example of error calculation results.
  • FIG. 7 is a diagram showing a phase adjustment result of a demodulator by a tap coefficient (delay value).
  • FIG. 8 is a diagram showing variations in delay adjustment results of error calculation.
  • FIG. 9 is a diagram showing a state of a delay amount and a correlation value in 1/128 clock units.
  • FIG. 10 is a diagram showing a result of performing error adjustment after performing delay adjustment in units of / 128 clocks using a correlation value.
  • FIG. 11 is an overall configuration diagram of an apparatus according to an embodiment of the present invention.
  • FIG. 12 is a flowchart showing processing performed by the control unit of FIG.
  • delay adjustment is performed in the following procedure.
  • the delay adjustment in (1) is not limited to one clock unit. Also, the delay adjustment unit in (2) and (3) is not limited to 1/128 clock unit, but smaller than the delay adjustment unit in (1). Any unit is acceptable.
  • FIG. 9 is a diagram showing the amount of delay and the correlation value in 1/128 clock units.
  • the horizontal axis shows the delay amount in 1/128 clock units, and the vertical axis shows the correlation value.
  • the optimum delay can be determined in 1/128 clock units by using the correlation value.
  • FIG. 10 is a diagram illustrating a result of performing the delay adjustment in 1/128 clock units using the correlation value and then using the error calculation.
  • the horizontal axis shows the delay amount in 1/128 clock units, and the vertical axis shows the error result.
  • the optimum delay amount is almost the same no matter how many trials are repeated, indicating that this method can set a highly reliable delay amount. .
  • the distortion compensation coefficient can be updated accurately.
  • the delay adjustment process may be completed with a delay adjustment of 1/128 clock unit by the correlation calculation in (2).
  • the peak of the graph is not sharp, so the peak Therefore, the correct delay can be obtained by further error calculation.
  • FIG. 11 is an overall configuration diagram of an apparatus according to an embodiment of the present invention.
  • FIG. 11 the same components as those in FIG. 1 are denoted by the same reference numerals, and description thereof is omitted.
  • a control unit (CPU) 26 is newly added.
  • the control unit 26 acquires a correlation value and an error result as processing results from the correlation calculation processing unit 18 and the error calculation processing unit 19, and determines the delay amount of the clock unit delay unit 16 and the delay amount of the delay filter 20. Adjust the coefficient and the phase of the demodulator 21.
  • the phase adjustment of demodulator 21 supplies a periodic wave to demodulator 21. This is done by adjusting the phase of the oscillation wave of the numerically controlled oscillator 25.
  • the control content of the control unit 26 is as follows. First, a correlation value is obtained from the correlation calculation processing unit 18, an optimal clock timing is set using the clock unit delay unit 16, and then the correlation calculation processing is performed. The correlation value is obtained from the unit 18, the optimum timing is set using the delay filter 20, the phase of the demodulator 21 is adjusted at this point, and finally the error result is obtained from the error calculation processing unit 19. The delay value is set to an optimum value using a delay filter.
  • FIG. 12 is a flowchart showing processing performed by the control unit in FIG.
  • step S10 When delay adjustment is started, correlation calculation is started in step S10.
  • the correlation calculation in this case is in units of clocks.
  • step S11 the clock delay amount is varied.
  • step S12 a correlation value after changing the clock delay amount is obtained.
  • step S13 it is determined whether or not the clock delay amount variable for the specified number of times and the correlation value acquisition have been performed. If the specified number has not been reached, return to step S11 and repeat the specified number of times. If it is determined in step S13 that the specified number of times has been reached, the maximum correlation value is calculated in step S14, and the clock delay amount is set in step S15.
  • step S16 correlation calculation is started.
  • the correlation calculation here is in units of taps, that is, in the above example, in units of 1/128 clocks.
  • step S17 the filter coefficient (tap coefficient) is varied, and in step S18, a correlation value is acquired.
  • step S19 it is determined whether or not the force has reached the specified number of times. If not, the process returns to step S17 to repeat the process. If it is determined in step S19 that the specified number of times has been reached, the process proceeds to step S20 to calculate the maximum correlation value, and in step S21, a tap coefficient is set.
  • step S22 error calculation is started. This calculation is performed in tap units (for example, 1/128 clock units).
  • step S23 phase adjustment is performed.
  • step S24 the filter coefficient is varied.
  • step S25 an error value is acquired.
  • step S26 it is determined whether the specified number of times has been reached. If not, the process is repeated. If it is determined in step S26 that the specified number of times has been reached, a minimum error value is calculated in step S27, a tap coefficient is set in step S28, and the process ends.

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Abstract

　アダプティブ・プリディストータ型歪補償装置のフィードバック信号とリファレンス信号の遅延調整装置において、遅延調整をクロック単位で行う遅延回路とクロック単位より小さなタップ単位で遅延調整を行う遅延フィルタを用いて行う。また、遅延調整は、相関値の最大値、及び、誤差信号の最小値を得るように行う。この場合、まず、クロック単位の遅延回路を用いて、相関値の最大値が得られるように、リファレンス信号の遅延量を制御し、次に、遅延フィルタを用いて、相関値の最大値が得られるように、フィードバック信号の遅延量を制御する。この時点で、リファレンス信号とフィードバック信号の位相調整を行う。そして、遅延フィルタを用いて、誤差信号が最小となるように、フィードバック信号の遅延量を調整して、遅延調整を終了する。

Description

明 細 書
遅延調整装置
技術分野
[0001] 本発明は、ァダプティブ ·プリディストータ (APD)型歪補償装置におけるリファレンス 信号とフィードバック信号の遅延調整装置に関する。
背景技術
[0002] APD方式の歪補償を行う際，リファレンス信号 (Ref信号)とフィードバック信号 (FB信 号)のタイミングを合わせるために遅延調整が必須となる。
図 1は、 APD方式歪補償を利用した送信盤のブロック図である。
[0003] リファレンス信号 (Ref信号）は、送信信号のベースバンド信号である。リファレンス信 号は、乗算器 10に入力され、歪補償制御部 15からの歪補償係数と乗算され、 D/Aコ ンバータ 11に入力される。 D/Aコンバータでデジタル信号力 アナログ信号に変換さ れると、変調器 12で変調され、電力増幅器 (Power Amplifier) 12によって増幅され、 送信される。変調器 12には、アップコンバージョンのための無線周波が局部発振器 1 4力 入力される。
[0004] また、リファレンス信号は、歪補償制御部 15に入力される。歪補償制御部 15に入 力されるリファレンス信号は、歪補償テーブルを索引するのに使用される。更に、リフ アレンス信号は、クロック単位遅延器 16に入力される。リファレンス信号は、クロック単 位遅延器 16でクロック単位の遅延が与えられ、加算器 17と相関演算処理部 18に入 力される。クロック単位遅延器 16のクロックは、相関演算処理部 18によって制御され 、クロックが制御されることによって、クロック単位遅延器 16の遅延量が制御される。
[0005] 電力増幅器 12から出力された信号は、フィードバック信号 (FB信号)として、乗算器
23に入力される。乗算器 23では、局部発振器 24からの無線周波と乗算され、ダウン コンバージョンされる。そして、乗算器 23の出力は、 A/Dコンバータ 22に入力され、 アナログ信号カゝらデジタル信号に変換される。デジタル信号に変換されたフィードバ ック信号は、復調器 21によって復調され、遅延フィルタ 20に入力される。遅延フィル タ 20は、典型的には、 FIRフィルタであり、タップ係数を変えることによって、信号の遅 延量を可変することができるものである。遅延フィルタ 20の出力は、加算器 17の負端 子と、相関演算処理部 18に入力される。相関演算処理部 18は、復調器 21に周期波 を入力する数値制御発振器 25の発振波の位相を制御する。相関演算処理部 18は 、リファレンス信号とフィードバック信号の相関値を計算し、相関値がもっとも大きくな るように、クロック単位遅延器 16と数値制御発振器 25を制御する。
[0006] 加算器 17に入力されたリファレンス信号と、加算器 17の負端子に入力されたフィー ドバック信号の差が加算器 17によって求められ、歪補償制御部 15と誤差演算処理 部 19に入力される。誤差演算処理部 19は、加算器 17の出力がもっとも小さくなるよ うに、遅延フィルタ 20の遅延量を調整する。加算器 17の出力である誤差信号は、歪 補償制御部 15に格納される歪補償テーブルの歪補償係数を更新するために使用さ れる。
[0007] 従来のフィードバック信号とリファレンス信号の相対的遅延量の調整は、以下の 2ス テツプで実施される.
(1)リファレンス信号とフィードバック信号の相関演算による 1クロック単位の調整
(2)リファレンス信号とフィードバック信号の誤差演算による 1/128クロック単位の調整 [0008] (1)は，リファレンス信号を 1クロックずつ遅延させていき，リファレンス信号とフィード バック信号の相関値が最も大きくなる遅延量を算出する.
図 2は、相関演算を行う回路を示す図である。
[0009] 図 2において、リファレンス信号とフィードバック信号は、それぞれ I信号と Q信号から なる複素信号である。リファレンス信号の I信号を Refjch、リファレンス信号の Q信号を Ref_qch、フィードバック信号の I信号を FB_ich、フィードバック信号の Q信号を FB_qchと すると、図 2の回路が行う演算は、以下の式によって表される。
Ref = Refjch + j Ref qch
FB = FBjch + j FB— qch
とすると
相関値 =∑ Ref X FB*
=∑ (Ref ich + j Ref— qch) X (FBjch - j FB— qch)
ここで、 *は、複素共役をとることを示し、 jは、虚数単位を示す。相関結果実部積分 器と相関結果虚部積分器は、得られた相関値の実部と虚部の複数の計算結果をそ れぞれ積算するものであり、上記式の和の記号の演算を行うものである。
[0010] 図 3は、相関演算結果の例を示す図である。
図 3は、クロック単位で、リファレンス信号にさまざまな遅延量を与えて相関値を演算 した結果の例を示す。相関値は、さまざまな遅延量のところで、ピークを示すが、リフ アレンス信号とフィードバック信号の相対的遅延が最小となるところで、最大のピーク 値を示す。したがって、相関値力 Sもっとも大きなピークを示す遅延量を見つけることで
、リファレンス信号とフィードバック信号のタイミングを一致させることができる。
[0011] (2)を行う前に、まず、（1)で求めたクロック単位の遅延量を設定する。その遅延設 定により相関演算処理部 18が復調器 21の位相調整を行う。復調器 21の位相調整 は、相関演算処理部 18が以下のように位相値を算出して行う。
[0012] 相関演算によって、フィードバック信号とリファレンス信号の相対的遅延による位相 のずれを表す位相値を得ることができる。
FB信号 = RefXAexp(-j Θ )とすると
相関値 =∑ RefX FB* =∑ RefX Rel* X AexpO Θ )
= Α·∑|Rei exp(j 0 )
exp(j 0 ) = cos 0 +jsin 0より
相関値 (実部） = A'∑|RelfCOS 0
相関値 (虚部） = A'∑|ReifSin 0
この結果から、位相値
Θ = taiT 1湘関値 (Qch)/相関値 (Ich))
が求まる。
[0013] 位相調整は、 (2)の遅延調整で誤差演算を行う際にリファレンス信号とフィードバッ ク信号の位相差をなくすために実施する。
復調器 21の位相調整を行った後、デジタルフィルタ (遅延フィルタ)を使用して、フィ ードバック信号の遅延を変化させる.遅延フィルタには， 1/128クロック単位で遅延す るタップ係数を用意しておく。タップ係数を変えることで、フィードバック信号の遅延が 変わり，リファレンス信号とフィードバック信号の遅延最適値は誤差値が最も小さくな るフィルタ番号のタップ係数を選んだときとなる。
[0014] 図 4は、デジタルフィルタを説明する図である。
デジタルフィルタは、特には、 FIRフィルタである。図 4 (a)に示されるように、デジタ ルフィルタは、複数の直列に接続されたディレイと、各ディレイの出力にタップ係数 A
0〜Anを乗算する各乗算器と、各乗算器の出力を加算し、結果を出力する加算器か らなる。 1/128クロック単位の遅延を生じさせるためには、ディレイは 128個設けられ、 各ディレイの遅延値は、 128クロックである。
[0015] 図 4 (b)は、タップ係数の例を示す図であり、 11個のタップ力もなる場合の各タップ 係数の値を縦軸にプロットした図である。タップ係数の設定の仕方には、さまざまなも のがあるが、それぞれのタップ係数の設定にしたがって、遅延量が異なる。
[0016] 図 5は、誤差演算を行う回路を，図 6は、誤差演算結果の例を示す図である。
図 5の誤差演算回路の演算内容は、以下の式で表される。
Ref = Refjch + j Ref qch
FB = FBjch + j FB— qch
とすると
誤差値は，
∑ {(Ref ich + j Ref— qch) - (FBjch - j FB— qch)}
となり誤差の実部と虚部が
誤差値 (実部） =∑ (Refjch - FBjch)
誤差値 (虚部） =∑( Ref— qch - FB— qch)
この誤差値の絶対値を求める。
[0017] なお、各変数の名前は、相関演算の説明で用いたものと同じである。誤差結果実 部積分器と、誤差結果虚部積分器は、それぞれ、上記誤差値の実部と虚部の和の 演算を行うものである。
[0018] 図 6は、横軸に、 1/128クロック単位のフィードバック信号の遅延量を示し、縦軸に誤 差値を示して 、る。誤差値が最小となる遅延量が最適な遅延量となる。
しかし、従来の遅延量の調整方式は、以下のような欠点を有している。
[0019] 上記（2)の誤差演算を行う前段階の復調器の位相調整では、 (1)で求めたクロック の最適ポイントと初期値遅延フィルタ (1/128クロック単位の初期値 0)で行っているが、 最適遅延ポイントのフィルタタップ係数が初期値の遅延フィルタタップ係数と異なって いる場合がある。この場合，位相調整をずれた遅延で行うことになり，正しい位相を求 めることができず正し 、タップ係数を求めることができな！/、。
[0020] 図 7は、タップ係数 (遅延値)による復調器の位相調整結果を、図 8は、誤差演算の 遅延調整結果のばらつきを示す図である。
図 7は、横軸に、位相調整処理の実行回数を示し、縦軸に、位相値の変化を示して いる。グラフは、 1/128クロック単位の遅延量の設定値力 0、 128、 64の 3通りの場合 について、それぞれ示している。ここに示すように、遅延フィルタのタップ係数が適切 でないと、何回位相調整処理を繰り返しても、位相値力^に近づかないことがわかる。
[0021] また、図 8では、誤差演算の結果を基に遅延フィルタで、遅延調整を行った場合を 示す。図 8は、何回か遅延調整の試行を繰り返した結果を示しており、異なるマーク で示されるグラフは、異なる試行を示す。図 8からゎカゝるように、遅延調整を試行する たびに、異なる遅延量が最小の誤差結果を与えるようになっており、誤差結果を用い た遅延調整のみでは、信頼性のある最適な遅延量を求めることができな 、ことを示し ている。
[0022] 従来の歪補償装置としては、特許文献 1がある。特許文献 1には、位相値が異常な 場合には、歪補償テーブルの更新を行わな ヽ技術が開示されて ヽる。
特許文献 1：国際特許出願公開番号 WO 03Z103166号公報
発明の開示
[0023] 本発明の課題は、リファレンス信号とフィードバック信号のタイミングを信頼度高く最 適値に設定し、正確な歪補償係数の更新を行うことができる遅延調整装置を提供す ることである。
[0024] 本発明の遅延調整装置は、第 1の信号と第 2の信号の誤差信号を演算し、該誤差 信号の値から歪補償係数を更新する歪補償装置における、該第 1の信号と該第 2の 信号の遅延量を調整する遅延調整装置であって、該第 1の信号と該第 2の信号の相 関値を演算する相関値演算手段と、該第 1の信号と該第 2の信号の誤差信号を演算 する誤差信号演算手段と、該第 1の信号と該第 2の信号の相対遅延量を調整する第 1の遅延手段と、該第 1の信号と該第 2の信号の相対遅延量を、該第 1の遅延手段よ り小さな単位で調整する第 2の遅延手段と、第 1に、該第 1の遅延手段を使って、相 関値が最大となるように該相対遅延量を設定し、第 2に、該第 2の遅延手段を使って 、相関値が最大となるように該相対遅延量を調整し、第 3に、該第 2の遅延手段を使 つて、該誤差信号が最小となるように該相対遅延量を再調整する制御手段とを備え ることを特徴とする。
図面の簡単な説明
[0025] [図 1]APD方式歪補償を利用した送信盤のブロック図である。
[図 2]相関演算を行う回路を示す図である。
[図 3]相関演算結果の例を示す図である。
[図 4]デジタルフィルタを説明する図である。
[図 5]誤差演算を行う回路を示す図である。
[図 6]誤差演算結果の例を示す図である。
[図 7]タップ係数 (遅延値)による復調器の位相調整結果を示す図である。
[図 8]誤差演算の遅延調整結果のばらつきを示す図である。
[図 9] 1/128クロック単位での遅延量と相関値の様子を示す図である。
[図 10]/128クロック単位での遅延調整を、相関値を使って行った後、誤差演算を使つ て行った結果を示す図である。
[図 11]本発明の実施形態の装置の全体構成図である。
[図 12]図 11の制御部の行う処理を示すフローチャートである。
発明を実施するための最良の形態
[0026] 本発明の実施形態では、上記の問題を解決するために、以下の手順で遅延調整 を実施する。
( 1)相関演算による 1クロック単位の遅延調整
(2)相関演算による 1/128クロック単位のフィルタタップ遅延調整
(3)誤差演算による 1/128クロック単位のフィルタタップ遅延調整
なお、（1)の遅延調整は、 1クロックを単位とするものに限定されない。また、（2)、 ( 3)の遅延調整の単位も 1/128クロック単位に限定されず、 (1)の遅延調整単位より小 さな単位であればよい。
[0027] 以上の手順を行うことにより、
(2)の相関演算は位相調整が必要ないため、フィルタのタップ遅延調整を大幅にず れることなく行うことができる。
[0028] 図 9は、 1/128クロック単位での遅延量と相関値の様子を示す図である。
横軸として、 1/128クロック単位での遅延量を示し、縦軸に、相関値を示す。この図 力も明らかなように、相関値を用いることにより、 1/128クロック単位で、大体の最適遅 延量を求めることができる。
[0029] その結果を用いて、位相調整を行った結果の遅延フィルタのタップ係数で（3)の誤 差演算を行えば，正しい位相で行うことができ，正しくフィルタタップ係数を求めること が可能となる。
[0030] 図 10は、 1/128クロック単位での遅延調整を、相関値を使って行った後、誤差演算 を使って行った結果を示す図である。
図 10では、横軸に 1/128クロック単位の遅延量、縦軸に誤差結果を示している。図 8とは異なり、何回試行を繰り返しても、最適な遅延量はほぼ同じ値となっており、信 頼性の高い遅延量の設定が、この方法により可能となることが示されている。遅延量 を性格に設定することにより、歪補償係数の更新も正確にできることになる。
[0031] ここで、（2)の相関演算による 1/128クロック単位の遅延調整で遅延調整の処理を 終わってもよいが、図 9を見ると、グラフのピークが鋭くなつていないので、ピークが見 つかりにくいと思われるため、更に誤差演算を行ったほうが正しい遅延を求めることが できる。
[0032] 図 11は、本発明の実施形態の装置の全体構成図である。
図 11においては、図 1と同じ構成要素には、同じ参照符号を付し、説明を省略する 図 11では、新たに制御部（CPU) 26が追加されている。制御部 26は、相関演算処 理部 18と誤差演算処理部 19から処理結果である相関値と誤差結果を取得し、クロッ ク単位遅延器 16の遅延量、遅延フィルタ 20の遅延量を決めるタップ係数、及び、復 調器 21の位相を調整する。復調器 21の位相調整は、復調器 21へ周期波を供給す る数値制御発振器 25の発振波の位相を調整することによって行う。
[0033] 制御部 26の制御内容は、最初に、相関演算処理部 18から相関値を取得し、クロッ ク単位遅延器 16を使って、最適なクロックタイミングを設定し、次に、相関演算処理 部 18から相関値を取得し、遅延フィルタ 20を使って、最適なタイミングを設定し、この 時点で、復調器 21の位相調整を行い、最後に、誤差演算処理部 19から誤差結果を 得て、遅延フィルタを使って、遅延値を最適値に設定するというものである。
[0034] 図 12は、図 11の制御部の行う処理を示すフローチャートである。
遅延調整を開始すると、ステップ S10において、相関演算を開始する。この場合の 相関演算は、クロック単位である。ステップ S11において、クロック遅延量を可変する 。ステップ S12において、クロック遅延量を可変後の相関値を取得する。ステップ S13 にお 、て、指定回数のクロック遅延量可変と相関値取得を行った力否かを判断する。 指定回数に達していない場合には、ステップ S11に戻って、指定回数分繰り返す。ス テツプ S13において、指定回数に達したと判断された場合には、ステップ S14におい て、相関値の最大値を計算し、ステップ S 15において、クロック遅延量を設定する。ス テツプ S 16において、相関演算を開始する。ここでの相関演算は、タップ単位、すな わち、上記例では、 1/128クロック単位である。ステップ S17において、フィルタ係数（ タップ係数）を可変し、ステップ S18において、相関値を取得する。ステップ S19にお いて、指定回数に達した力否かを判断し、達していない場合には、ステップ S 17に戻 つて、処理を繰り返す。ステップ S 19において、指定回数に達したと判断された場合 には、ステップ S20に進み、相関値の最大値を計算し、ステップ S21において、タツ プ係数を設定する。
[0035] ステップ S22では、誤差演算を開始する。ここでの演算は、タップ単位 (たとえば、 1 /128クロック単位）で行う。ステップ S23において、位相調整を行い、ステップ S24に おいて、フィルタ係数を可変し、ステップ S25において、誤差値を取得する。ステップ S26において、指定回数に達したかを判断し、達していない場合には、処理を繰り返 す。ステップ S26において、指定回数に達したと判断された場合には、ステップ S27 において、誤差値の最小値を計算し、ステップ S28において、タップ係数を設定し、 処理を終了する。

Claims

請求の範囲
[1] 第 1の信号と第 2の信号の誤差信号を演算し、該誤差信号の値から歪補償係数を 更新する歪補償装置における、該第 1の信号と該第 2の信号の遅延量を調整する遅 延調整装置であって、
該第 1の信号と該第 2の信号の相関値を演算する相関値演算手段と、
該第 1の信号と該第 2の信号の誤差信号を演算する誤差信号演算手段と、 該第 1の信号と該第 2の信号の相対遅延量を調整する第 1の遅延手段と、 該第 1の信号と該第 2の信号の相対遅延量を、該第 1の遅延手段より小さな単位で 調整する第 2の遅延手段と、
第 1に、該第 1の遅延手段を使って、相関値が最大となるように該相対遅延量を設 定し、第 2に、該第 2の遅延手段を使って、相関値が最大となるように該相対遅延量 を調整し、第 3に、該第 2の遅延手段を使って、該誤差信号が最小となるように該相 対遅延量を再調整する制御手段と、
を備えることを特徴とする遅延調整装置。
[2] 前記第 1の遅延手段は、前記第 1の信号の遅延量のみを調整し、前記第 2の遅延 手段は、前記第 2の信号の遅延量のみを調整することを特徴とする請求項 1に記載 の遅延調整装置。
[3] 前記第 1の信号は、ベースバンド信号力もなるリファレンス信号であることを特徴と する請求項 2に記載の遅延調整装置。
[4] 前記第 2の信号は、送信信号を復調した、フィードバック信号であることを特徴とす る請求項 2に記載の遅延調整装置。
[5] 前記第 1の遅延手段は、クロック単位で遅延量を調整することを特徴とする請求項 1 に記載の遅延調整装置。
[6] 前記第 2の遅延手段は、デジタルフィルタであることを特徴とする請求項 1に記載の 遅延調整装置。
[7] 前記第 2の遅延手段は、 1/128クロック単位で遅延量を調整することを特徴とする請 求項 1に記載の遅延調整装置。
[8] 前記制御手段は、第 2の調整の後、第 3の再調整の前に、前記第 1の信号と前記第 2の信号の相対位相を最適に設定することを特徴する請求項 1に記載の遅延調整装 置。
第 1の信号と第 2の信号の誤差信号を演算し、該誤差信号の値から歪補償係数を 更新する歪補償装置における、該第 1の信号と該第 2の信号の遅延量を調整する遅 延調整方法であって、
該第 1の信号と該第 2の信号の相対遅延量を調整する第 1の遅延手段を設け、 該第 1の信号と該第 2の信号の相対遅延量を、該第 1の遅延手段より小さな単位で 調整する第 2の遅延手段を設け、
該第 1の信号と該第 2の信号の相関値を演算し、
該第 1の信号と該第 2の信号の誤差信号を演算し、
第 1に、該第 1の遅延手段を使って、相関値が最大となるように該相対遅延量を設 定し、第 2に、該第 2の遅延手段を使って、相関値が最大となるように該相対遅延量 を調整し、第 3に、該第 2の遅延手段を使って、該誤差信号が最小となるように該相 対遅延量を再調整する、
ことを特徴とする遅延調整方法。
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