WO2006129706A1 - モータ駆動回路 - Google Patents

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Makoto Shimada
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Rohm Co Ltd
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
    • H02P8/00—Arrangements for controlling dynamo-electric motors rotating step by step
    • H02P8/14—Arrangements for controlling speed or speed and torque
    • H02P8/18—Shaping of pulses, e.g. to reduce torque ripple
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
    • H02P8/00—Arrangements for controlling dynamo-electric motors rotating step by step
    • H02P8/22—Control of step size; Intermediate stepping, e.g. microstepping

Definitions

  • the present invention relates to a motor drive circuit, and more specifically, a motor for driving a stepping motor by microstep control, which is used in audio video equipment such as DVC (digital video camera) and DV D.
  • the present invention relates to a motor drive circuit that can reduce the size of a drive IC that occupies a small circuit area.
  • Stepping motors are used for autofocus control of various OA equipment, audio visual equipment and the like including semiconductor manufacturing equipment.
  • audio / video playback devices such as DVC (Digital Video Camera) and DVD
  • semiconductor manufacturing devices are controlled by sinusoidal microstep drive, which demands low vibration drive of stepping motors.
  • each current command table is stored in a memory (ROM) for each phase of the stepping motor, data is read out from this memory in a predetermined cycle, and each sine wave is approximated by time division.
  • a phase command current value signal is generated.
  • a PWM pulse having a pulse width corresponding to this command current value signal is generated, and a sine wave approximate current is supplied as a drive current to the excitation coil of each phase of the stepping motor to drive the motor.
  • command current generation data obtained by dividing a sine wave by about a few tens or several tens is stored as waveform data (Patent Document 1).
  • the output circuit of such a motor drive circuit generally has a CMOS-type H-type ply circuit (hereinafter referred to as an H bridge circuit) as an output stage.
  • a single-phase motor driver that controls a motor by supplying a PWM pulse to this H-bridge circuit is known (Patent Document 2).
  • Patent Document 3 There is also a motor drive circuit in which the output stage drives the current with a sine wave approximate waveform that turns on and off the push-side transistor and the pull-side transistor by PWM pulses according to the drive mode.
  • Patent Document 1 Japanese Patent Laid-Open No. 3-265499
  • Patent Document 2 JP-A-7-67391
  • Patent Document 3 Japanese Patent Laid-Open No. 2003-180095
  • a polarity conversion command signal is generated for the half cycle data on the negative electrode side to be read, and a current having a negative waveform is applied to the positive waveform.
  • the drive circuit is switched to the negative side by the polarity conversion command signal, and the memory is accessed by switching the data access direction in the forward and reverse directions, and the waveform for the next positive half cycle is read.
  • a drive current corresponding to waveform data corresponding to one period of the sine wave in total is obtained.
  • waveform data corresponding to four amplitudes is stored in a memory (ROM). Since they become waveform data corresponding to a 1Z4 waveform of a sine wave, this can reduce the capacity in the ROM of the current command table for four sine waves.
  • the sine wave drive stepping motor has the advantage of being small and light, but on the other hand, the microstep control motor drive circuit used for the drive is not only the current drive circuit part when it is integrated into an IC. Since it includes a CPU (controller) and memory, even if it is a single IC, it becomes a large package ASIC or control IC, making it difficult to reduce the size. For this reason, when the motor drive circuit for microstep control is mounted integrally with a stepping motor, it has a drawback that it protrudes greatly outside the stepping motor and is difficult to mount on the motor or device.
  • the microstep drive of Patent Document 1 uses a CPU (controller). Since the waveform data generation circuit is completed with the address counter that counts the clock and the memory that stores the waveform according to the amplitude, it is easier to make an IC. However, even if the memory capacity is small, an address direction switching circuit for accessing the memory is required as a motor drive circuit. In addition, only one waveform data on the positive side (or negative side) of the sine wave can be generated. Therefore, the number of peripheral circuits for generating a drive waveform for one cycle is increased, and timing control is complicated. There are drawbacks. In addition, the output stage circuit of the drive circuit requires a switching circuit that receives the polarity conversion signal and switches the current direction. In addition, the peripheral circuits other than the memory such as the multiplexer are increased in order to extract the upper bits, which makes it difficult to reduce the size of the motor drive IC.
  • the object of the present invention is to solve the above-mentioned problems of the prior art and to reduce the circuit occupation area.
  • the purpose is to provide a motor drive circuit capable of reducing the size of an IC.
  • the feature of the motor drive circuit of the present invention for achieving such an object is that the waveform data approximating a sine wave of a predetermined period of a plurality of data is stored in a memory, and the memory data is read out.
  • the address counter and the polarity of the data are either positive or negative. Having a polarity inversion data generation circuit for generating data whose power is also changed to positive, and a PWM pulse generation circuit for generating a PWM pulse, and
  • the specified period is half a period, and the address counter is one digit more than the number of bit digits of the access address that stores the waveform data in the memory.
  • a bit in a bit digit position that is greater than or equal to the force is a flag bit for reversing the polarity of the waveform data to be positive or negative or negative.
  • Data read from the polarity inversion data generation circuit memory In response to the value of the flag bit, the polarity of the data value read from the memory is generated according to the value of the flag bit.
  • the waveform data corresponding to one cycle of the sine wave is obtained from the waveform data for the cycle.
  • the present invention provides a polarity inversion data generation circuit and uses the upper bits of the address counter as they are as polarity inversion instruction data (flood bits) without contributing to memory access. Therefore, the memory access is performed in two directions in the same direction, the waveform data for the half period is read twice, and the polarity inversion instruction is given to the waveform data read one time out of the two times. Waveform data equivalent to one cycle of the sine wave can be generated easily by processing the polarity inversion according to. Therefore, the present invention can continuously generate a sine wave simply by continuously accessing the memory in a circulating manner.
  • the amplitude of the waveform data can be adjusted by adjusting the amplitude of the waveform for one period generated by reading from the memory, for example, by providing an amplitude adjustment circuit or the like in the subsequent stage.
  • the circuit scale can be reduced correspondingly.
  • a sine wave waveform can be continuously generated by accessing the memory in the same direction. Therefore, in the PWM pulse generation circuit, the sine wave zero-cross point is set to 50% duty ratio, and the peak force on the negative side of the sine wave is set to the duty ratio with the pulse width corresponding to the drive current value up to the peak on the positive side. Corresponding PWM pulses can be generated corresponding to one cycle of waveform data. In this way, the current output circuit becomes simple and the circuit scale can be reduced.
  • this IC is easy to mount on the motor side, and in a small stepping motor, this IC is easy to mount.
  • FIG. 1 is a block diagram of an embodiment to which the motor drive circuit of the present invention is applied.
  • FIG. 2 is an explanatory diagram of waveform data stored in memory and a polarity flag obtained from a counter force. P by the PWM pulse generation circuit that makes the zero cross point of the sine wave 50% duty ratio It is explanatory drawing about the production
  • reference numeral 10 denotes a micro-step control motor drive circuit for driving a stepping motor, which is integrated into an IC as an in-frame IC within the range of the frame.
  • 1 is a ROM (memory) that stores waveform data approximating a sine wave in the IC
  • 2 is an address counter that accesses ROM1
  • 3 is a polarity inversion data generation circuit
  • 4 is an amplitude adjustment data generation circuit
  • 5 is a PWM pulse generator
  • 6 is an H-bridge circuit
  • 7 is a 1 Zm frequency divider (m is a positive integer greater than or equal to 1)
  • 8 is a control circuit that requires a small circuit scale. It is.
  • a clock generation circuit 11 and a stepping motor (M) 12 are provided outside the motor drive circuit 10.
  • waveform data for a half cycle approximating a sine wave is divided into the number of addresses and stored as digital value data at each address. That is, the waveform data for half a cycle has multiple data forces for the number of addresses.
  • ROM1 is allocated with the storage area corresponding to each phase, and waveform data corresponding to each phase is set. It will be a bit tricky. In this case, each can be accessed by the address counter corresponding to each phase. Further, except for the ROM 1, the lZm frequency dividing circuit 7, and the control circuit 8, each circuit is provided for each phase, and a drive waveform is generated for each phase. Of course, in this case, ROM 1 may also be provided for each phase. In addition, each circuit can be provided in common for each phase, but at that time, time-division control is performed.
  • the low-order bits excluding the most significant bit correspond to the address space in which waveform data for half a ROM1 period is stored.
  • the number of bit digits in address counter 2 is one digit (one bit) larger than the number of bit digits in the address space of ROM1 that stores waveform data.
  • the most significant bit (MSB) of the address counter 2 is input to the polarity inversion data generation circuit 3.
  • the address counter 2 receives the clock CK (frequency-divided clock) divided by the lZm frequency divider circuit 7, and the value is incremented according to the frequency-divided clock CK! (N is a positive integer).
  • the clock CLK before frequency division is input from the clock generation circuit 11 to the terminal 1 Oa and supplied to the lZm frequency division circuit 7, the amplitude adjustment data generation circuit 4, the PWM pulse generation circuit 5, and the control circuit 8.
  • Address counter 2 counts from 0 to n-1 and returns to "0" with a maximum value n, generating a cyclic address value for every n pulses.
  • the count value of the address counter 2 changes according to the increment by the divided clock CK, and ROM 1 is circulated and accessed by that value.
  • each data constituting the waveform data for half a cycle of the digital value approximating a sine wave approximation is sequentially read out from each address force of ROM1.
  • the polarity inversion data generation circuit 3 is a circuit that changes the polarity of the input data depending on the flag bit, and also changes the negative power to positive, and receives and synchronizes with the clock CLK and the divided clock CK. This is an arithmetic circuit for calculating a 2's complement. This is because the most significant bit (MSB) of address counter 2 is received as a flag bit, and when the most significant bit of address counter 2 is "1", the 2's complement of the data received from ROM1 is calculated and the negative side Data with a sign bit is generated as waveform data. When the most significant bit is “0”, a positive sign bit is added to the received waveform data and the data value is output as it is.
  • MSB most significant bit
  • the amplitude adjustment data generation circuit 4 receives the divided clock CK and the clock CLK and specifies the waveform data corresponding to one cycle of the sine wave obtained from the polarity inversion data generation circuit 2 and the amplitude of the controller 8 drive current value. In response to the control signal S, a multiplication operation is performed by multiplying the waveform data by K in synchronization with the divided clock CK according to the value of the control signal S.
  • the amplitude adjustment data generation circuit 4 sequentially generates data corresponding to one period of the sine wave converted into waveform data having a predetermined amplitude value in synchronization with the divided clock CK and generates it as a PWM pulse generation circuit. Send to 5.
  • the value of K is set according to the control signal S.
  • the controller 8 receives the clock CLK, and further receives a command signal A for generating a predetermined control signal S from the outside via the input terminal 10b.
  • the control signal S is used for focus control in, for example, a DVC (digital video camera). It is a signal generated according to the control of the time. This is a control signal for converting the sine wave with a large amplitude at the start of driving to generate a large torque in the motor and reducing the torque as a sine wave with a small amplitude when approaching the drive stop position.
  • the PWM pulse generation circuit 5 receives sine wave approximate waveform data for one cycle corresponding to the specified amplitude from the amplitude adjustment data generation circuit 4 and receives it according to the clock CLK from the clock generation circuit 11. It is converted to PWM pulse repeatedly at period T (described later), and the H-bridge circuit 6 is driven. As a result, the H bridge circuit 6 outputs a drive current corresponding to the PWM pulse to the stepping motor 12 via the terminal 10c, and the stepping motor 12 is driven with a sine wave that is chobbed at a predetermined period T.
  • FIG. 2 is an explanatory diagram of the waveform data stored in the memory and the polarity bit that also obtains the counter force.
  • the address counter 2 is assumed to have 3 bits (AO, Al, A2) and the memory address has 2 digits (AO, A1). .
  • the first and second lower bits (AO, Al) of address counter 2 are assigned here as ROM1 access addresses.
  • the third digit (most significant bit A2) is used as a polarity inversion instruction flag and input to the polarity inversion data generation circuit 3.
  • the most significant bit A2 of the address counter 2 shown in Fig. 2 has the lower bits (Al, AO) as shown in Fig. 2, from “00" to "01", “10", "11
  • the most significant bit A2 changes from "0" to "1", and the lower bits return to "00”. From “00” to "01", "10 When the next round of ",” 11 "ends, the most significant bit A2 returns to" 0 "again.
  • the address value (Al, AO) is also "00". Therefore, a sine wave is continuously generated simply by continuing to access the ROM1 (memory).
  • waveform data corresponding to the positive waveform 9a of the sine wave 9 is allocated and stored in each address position of the ROM 1 when the most significant bit is “0”.
  • each data assigned to each address position is assigned to waveform data corresponding to the negative waveform 9b of the sine wave 9. This assignment may be reversed.
  • the number of data allocated to each address of waveform data corresponding to one cycle of sine wave is divided by two ( 1
  • Each digit is assigned as waveform data corresponding to the waveform 9 a on the positive side of the sine wave 9 (possibly on the negative side). Therefore, as described above, the waveform data of the waveform 9b on the negative electrode side is generated by taking the 2's complement of the waveform data on the positive electrode side 9a.
  • the data value of ROM1 is 2 bits of AO and A1. For example, when the data value is "0001", "1111" is output as its 2's complement. Therefore, the polarity inversion data generation circuit 3 performs such 2's complement operation on the lower bits when the most significant bit is “1”.
  • the two's complement of “0000” is “0000”.
  • a sign bit indicating polarity is added to the highest order.
  • the most significant bit is “0”, it is a positive sign bit, and when the most significant bit is “1”, it is a negative sign bit. Therefore, the most significant bit A2 of the address power counter 2 is used as this sign bit.
  • a negative number may be represented as a negative number by adding 1 to the most significant bit for an absolute value of a positive number. Therefore, as shown in Figure 2, when the most significant digit is used as the polarity flag and the lower bits are assigned to the data value, the polarity inversion data generation circuit 3 actually performs the 2's complement operation. It does not have to be.
  • a 2's complement can be created by inverting each bit of data to create an inverted bit, obtaining a 1's complement, and adding 1 to it.
  • FIG. 3 is an explanatory diagram of PWM nors in which the zero-cross point of the sine wave generated by the PWM pulse generation circuit 5 is set to a duty ratio of 50%. For ease of explanation,
  • the amplitude adjustment data generation circuit 4 According to the waveform data corresponding to the half-cycle of the positive side of the sine wave output from ROM1, the amplitude adjustment data generation circuit 4 here, the waveform data for one cycle is "-4" to "0", and A digital value in the range from 0 to "+4" (with maximum amplitude) shall be generated.
  • the PWM pulse generation circuit 5 receives the waveform data received from the amplitude adjustment data generation circuit 4.
  • a digital value “4” corresponding to the maximum peak value on the negative side is received in a predetermined period T (period of 8 clocks) according to the lock CLK, as shown in FIG. 3, no noise is generated ( Generate a pulse with a pulse width of "0").
  • a digital value “0” is received, a pulse having a pulse width with a duty ratio of 50% is generated.
  • a pulse with a pulse width with a duty ratio of 100% is generated.
  • the duty ratio value (%) corresponds to the sine wave minimum to maximum.
  • a PWM pulse having a pulse width that changes to a duty ratio of 0% to 50% according to the received numerical value is generated.
  • a PWM pulse with a pulse width that changes from 50% to L00% according to the received numerical value is generated.
  • the negative electrode side force S comes after the positive electrode side, then the positive electrode side comes next, and then the equivalent of a sine wave alternately repeated with the negative electrode side. Continuous generation of waveforms is facilitated.
  • Such a PWM pulse is generated from the amplitude adjustment data generation circuit 4 by providing an offset value corresponding to a duty ratio of 50% (digital value corresponding to the zero cross point level of the sine wave) inside. It can be easily obtained by performing a digital addition operation on the waveform data value.
  • this offset value is a digital value of 4 and a waveform data value of “ ⁇ 4” is received
  • the PWM noise generation circuit 5 may simply generate pulses having a pulse width corresponding to the number of clocks CLK corresponding to the calculated digital value. This can be easily generated by a counter, a gate circuit, and a flip-flop.
  • the H bridge circuit 6 which is an output circuit that outputs drive current, turns off the output when receiving a pulse with a pulse width of 50% duty ratio corresponding to the data value "0" in Fig. 3 (b).
  • the drive current is supplied to the stepping motor (M) 12 in a fixed direction, and when a pulse with a duty ratio of less than 50% is received, the drive current is supplied in the reverse direction.
  • a pulse having a pulse width corresponding to the data value “ ⁇ 4” to “1” in FIG. it is possible to use a pulse having a pulse width corresponding to the data value “ ⁇ 4” to “1” in FIG. it can. That is, since the “H” period of a pulse with a pulse width with a duty ratio of 50% corresponds to the negative side of the sine wave, a pulse with a pulse width with a duty ratio of 50% is It may be driven by each pulse corresponding to the negative electrode side. On the other hand, in the case of the data value “+1” to “+4”, the “L” period of the pulse width with a duty ratio of 50% corresponds to the positive side of the sine wave.
  • a drive pulse may be generated and driven with each pulse corresponding to the positive side of the sine wave while the inversion signal of the pulse width having a duty ratio of 50% is “H”.
  • the driving circuit is a simple circuit.
  • the PWM pulse shown in FIG. 3 has a pulse width “0” at the minimum value on the negative side of the sine wave, so if the analog circuit is driven as it is, it is converted to a current value corresponding to the pulse width. Can do. Therefore, it is also possible to generate a sinusoidal drive current as it is by adding a PWM pulse with such a pulse width to an analog current drive circuit. In such a case, for example, a signal corresponding to the pulse width of the PWM pulse can be converted into a voltage value by adding it to a comparator using + Vcc / 2 as a reference voltage via an integration circuit.
  • the voltage value of the integration circuit When a pulse with a duty ratio of 50% is received, the voltage value of the integration circuit must be set to + VccZ2 which is half the power supply voltage + Vcc! + When VccZ2 or higher, a drive current in a predetermined direction is output to the stepping motor 12. On the other hand, when the voltage value is less than + VccZ2, an output in which the direction of the current to the stepping motor 12 is reversed may be generated.
  • the flag bit indicating the polarity of the sine wave is used as the most significant bit, but other timings are used between the waveform data of the half cycle and the waveform data of the next half cycle.
  • the number of bit digits in the address counter is larger than the number of bit digits in the address of the memory (ROM) due to the waveform data.
  • the present invention uses the bit immediately above or higher than the address space (the highest address of the memory access address) allocated to the memory (ROM) which is not the most significant bit. Of course, you may do.
  • the amplitude adjustment data generation circuit 4 of the embodiment is not an amplitude adjustment by a digital value, but a DZA conversion circuit or the like is provided inside and converted into an analog value of a sine wave for one cycle by this DZA conversion circuit.
  • the amplitude may be adjusted for the value.
  • a PWM pulse is generated according to the analog value after D / A conversion.
  • the power of using ROM as a memory for storing waveform data may be general memory that is not limited to ROM.
  • the memory may be general memory that is not limited to ROM.
  • an example is given of a force for driving a stepping motor.
  • the present invention is not limited to the case of driving a stepping motor, and any current driving circuit driven by a sine wave can be used.
  • a motor may be driven.
  • an H-bridge circuit is taken as an example of the output stage circuit.
  • the output stage circuit of the present invention may be a simple switch circuit that ONZOFF the power line power current.
  • the circuit is not limited to the circuit.
  • FIG. 1 is a block diagram of an embodiment to which a motor drive circuit of the present invention is applied.
  • FIG. 2 is an explanatory diagram of a waveform flag stored in a memory and a polarity flag that also obtains a counter force.
  • FIG. 3 is an explanatory diagram for generating a PWM pulse with a duty ratio of 50% at the zero cross point of the sine wave generated by the PWM pulse generating circuit.
  • 5--PWM pulse generation circuit 6-H bridge circuit, 7 ⁇ ⁇ divider circuit, 8... Control circuit, 9... Sine wave waveform data

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Abstract

【課題】 　回路占有面積が小さく、ＩＣの小型化が可能なモータ駆動回路およびモータ駆動システムを提供することにある。 【解決手段】 　この発明は、極性反転データ生成回路を設けて、メモリのアクセスに寄与しないアドレスカウンタの上位ビットをそのまま極性反転の指示データ（フラグビット）として使用しているので、メモリアクセスを同じ方向に２巡アクセスをして半周期分の波形データを２回読出し、２回のうちいずれか１回読出の波形データに対して極性反転の指示を出し、これに応じて極性反転の演算処理することで、簡単に正弦波１周期分に相当する波形データを生成することができる。

Description

モータ駆動回路
技術分野
[0001] この発明は、モータ駆動回路に関し、詳しくは、 DVC (デジタルビデオカメラ）、 DV D等の音響'映像機器にお 1、て使用される、マイクロステップ制御でステッピングモー タを駆動するモータ駆動回路において、回路占有面積が小さぐ駆動 ICの小型化が 可能なモータ駆動回路に関する。
背景技術
[0002] ステッピングモータは、半導体製造装置をはじめとして、各種の OA機器、音響 '映 像機器等のオートフォーカス制御などに使用されている。特に、 DVC (デジタルビデ ォカメラ）、 DVD等の音響'映像再生装置や半導体製造装置は、ステッピングモータ の低振動駆動の要求が高ぐ正弦波近似のマイクロステップ駆動による駆動制御が 行われている。
マイクロステップ制御は、ステッピングモータの各相につ 、ての電流指令テーブル をメモリ（ROM)に記憶しおき、このメモリからデータを所定の周期で読出して、正弦 波を時間分割して近似する各相の指令電流値の信号を生成する。そして、この指令 電流値の信号に対応するパルス幅の PWMパルスを生成して正弦波近似の電流を ステッピングモータの各相の励磁コイルに駆動電流として流してモータを駆動するも のである。
通常、電流指令テーブルには正弦波を分割数、数十程度で分割した指令電流生 成データが波形データとして記憶される（特許文献 1)。
このようなモータドライブ回路の出力回路は、一般的には CMOS構成の H型のプリ ッジ回路（以下 Hブリッジ回路）を出力段としている。この Hブリッジ回路に PWMパル スを供給してモータを制御するモータドライバとしては単相のものが公知である（特許 文献 2)。また、駆動の形態に応じて出力段は、 PWMパルスによりプッシュ側トランジ スタとプル側のトランジスタを ONZOFFさせる正弦波近似の波形で電流駆動をする モータドライブ回路もある (特許文献 3)。 特許文献 1：特開平 3 - 265499号公報
特許文献 2 :特開平 7— 67391号公報
特許文献 3 :特開 2003— 180095号公報
発明の開示
発明が解決しょうとする課題
[0003] 特許文献 1 (特開平 3— 265499号）に示されるマイクロステップ駆動は、電流指令 テーブルを記憶するメモリ（ROM)に正弦波の 1Z4波形分に相当する波形データを 記憶しておき、ビットデータの反転回路を設けて正弦波の波形の 90° ごとにアクセス アドレスのビット値を反転させるものである。そのことでメモリにおけるデータのァクセ スするアドレスの方向を正方向、逆方向に切換える。これによりこのマイクロステップ 駆動は、正極側の半周期分の正弦波近似の波形データを読出す。次に読出す負極 側の半周期分のデータに対しては極性変換指令信号を生成して正極側の波形で負 極側の波形の電流を流す。すなわち、極性変換指令信号により駆動回路を負極側 に切換えおき、同様に正方向、逆方向にデータのアクセスする方向を切換えてメモリ をアクセスして次の正極側半周期分の波形を読出す。その結果として、トータルで正 弦波 1周期分に相当する波形データに対応する駆動電流を得る。
特許文献 1のマイクロステップ駆動ではメモリ（ROM)には、 4つの振幅に応じた波 形データが記憶されている。それらが正弦波の 1Z4波形に相当する波形データに なることで、これは、 4つの正弦波について電流指令テーブルの ROMにおける容量 を削減することができる。
ところで、正弦波駆動のステッピングモータは小型軽量ィ匕できる利点がある力 その 反面、その駆動に使用されるマイクロステップ制御のモータ駆動回路は、 IC化する場 合に、電流駆動回路部分のほかに CPU (コントローラ）とメモリ等を含むことになるの で 1個の ICとした場合にも大きなパッケージの ASICとなったり、 制御 ICとなり、これ の小型化が難しい。そのため、マイクロステップ制御のモータ駆動回路は、ステツピン グモータに一体的に装着するとなると、ステッピングモータの外側に大きく出っ張り、 モータや装置に実装し難い欠点がある。
[0004] これに対して、特許文献 1のマイクロステップ駆動は、 CPU (コントローラ）を使用し ないので、クロックをカウントするアドレスカウンタと振幅に応じた波形を記憶するメモ リで波形データ生成回路の部分を済ませているので、その分、 IC化がし易くなる。し かし、メモリの容量が少なくなつてもモータ駆動回路としてメモリをアクセスするアドレ スの方向の切換回路が必要になる。また、正弦波の正極側（あるいは負極側）の一方 の波形データしか生成できな 、ために、 1周期分の駆動波形を生成するための周辺 回路がその分多くなり、タイミング制御も複雑になる欠点がある。その上、駆動回路の 出力段回路には、極性変換信号を受けて電流方向を切換える切換回路が必要にな る。また、上位ビットを抽出するためにマルチプレクサ等のメモリ以外の周辺回路も大 きくなつて、モータドライブ ICの小型化がし難い問題がある。
この発明の目的は、前記ような従来技術の問題点を解決し、回路占有面積が小さく
、 ICの小型化が可能なモータ駆動回路を提供することにある。
課題を解決するための手段
このような目的を達成するためのこの発明のモータ駆動回路の特徴は、複数のデ 一タカ なる所定周期分の正弦波を近似する波形データをメモリに記憶し、このメモ リカ データを読出して、この読出されたデータのそれぞれのデータ値に応じた PW Mパルスを生成してこの PWMパルスに応じてモータを電流駆動するモータ駆動回 路において、アドレスカウンタと、データの極性を正力も負あるいは負力も正に変えた データを生成するための極性反転データ生成回路と、 PWMパルスを発生する PW Mパルス発生回路とを有して 、て、
所定周期分が半周期分であり、アドレスカウンタが、メモリの波形データを記憶した アクセスアドレスのビット桁数よりも 1桁力、それ以上多いビット桁数のものであって、 アドレスカウンタの 1桁以上力、それ以上のビット桁位置にある、あるビットが波形デー タの極性を正力も負あるいは負力 正に反転するためのフラグビットとされ、極性反転 データ生成回路カ モリから読出されたデータとフラグビットとを受けてフラグビットの 値に応じて、メモリから読出されたデータ値の極性を正力も負あるいは負力も正に反 転させたデータを生成することにより、メモリから読出される半周期分の波形データか ら正弦波の 1周期分に相当する波形データを得るものである。
発明の効果 [0006] 前記構成のように、この発明は、極性反転データ生成回路を設けて、メモリのァクセ スに寄与しな 、アドレスカウンタの上位ビットをそのまま極性反転の指示データ (フラ ダビット）として使用しているので、メモリアクセスを同じ方向に 2巡アクセスをして半周 期分の波形データを 2回読出し、 2回のうちいずれか 1回読出の波形データに対して 極性反転の指示を出し、これに応じて極性反転の演算処理することで、簡単に正弦 波 1周期分に相当する波形データを生成することができる。したがって、この発明は、 単にメモリが循環してアクセスされ続けるだけで連続的に正弦波を発生することがで きる。
その結果、メモリのアクセス制御が単純になり、演算処理あるいは演算回路等により モータ駆動電流の振幅に応じたデータの生成が容易になり、メモリに振幅に応じた波 形データを多数記憶しなくてもメモリからの読出しで生成された 1周期分の波形に対 して、例えば、後段に振幅調整回路等を設けて振幅調整をすることで波形データの 振幅調整が可能となる。さらに、出力段回路等に電流方向の切換を指示する回路や マルチプレクサ等を特許文献 1のように設けることが必要でなくなるので、その分、回 路規模を低減することができる。
この発明は、メモリを同一方向に循環してアクセスすれば正弦波の波形を発生し続 けられる。そこで、 PWMパルス発生回路において、正弦波のゼロクロス点をデューテ ィ比 50%としてこれを基準として正弦波の負極側のピーク力も正極側のピークまでの 駆動電流値に対応するパルス幅をデューティ比に対応させた PWMパルスを 1周期 分の波形データに対応させて発生することができる。このようにすれば、電流出力回 路が単純となり、回路規模を低減することができる。
その結果、回路占有面積が小さぐ ICの小型化が可能なモータ駆動回路を容易に 実現できる。特に、ステッピングモータにあってはこの ICがモータ側に搭載し易くなり 、小型のステッピングモータあってはこの ICが実装し易くなる。
発明を実施するための最良の形態
[0007] 図 1は、この発明のモータ駆動回路を適用した一実施例のブロック図、図 2は、メモ リに記憶された波形データとカウンタ力 得られる極性フラグについての説明図、図 3 は、正弦波のゼロクロス点をデューティ比 50%とする PWMパルス発生回路による P WMパノレスの生成についての説明図である。
実施例
図 1において、 10は、ステッピングモータを駆動するマイクロステップ制御のモータ 駆動回路であって、枠内 ICとして枠の範囲にぉ 、て IC化されて 、る。
1は、その ICにおいて正弦波を近似する波形データを記憶する ROM (メモリ）、 2は 、 ROM1をアクセスするアドレスカウンタ、 3は、極性反転データ生成回路、 4は、振 幅調整データ生成回路、 5は、 PWMパルス発生回路、 6は、 Hブリッジ回路、 7は、 1 Zm分周回路 (mは 1か、それ以上の正の整数)、そして、 8は、回路規模の小さくて 済むコントロール回路である。
モータ駆動回路 10の外側には、クロック発生回路 11、そしてステッピングモータ（M ) 12が設けられている。
ROM1には、正弦波を近似する半周期分の波形データがアドレス数分に分割され デジタル値のデータとして各アドレスに記憶されている。すなわち、半周期分の波形 データは、アドレス数分の複数のデータ力 なる。
なお、以下では、多相のうちの 1相駆動について説明する力 多相駆動の場合には 、 ROM1は、その記憶領域を各相対応にして割当てられ、各相に対応した波形デー タが設られること〖こなる。この場合には、それぞれが各相対応のアドレスカウンタでァ クセスされるようにすればよい。さらに、 ROM1と lZm分周回路 7、コントロール回路 8を除いて前記各回路が各相対応に設けら、各相対応に駆動波形を生成することに なる。もちろん、この場合には、 ROM 1も各相対応にそれぞれ設けられていてもよい 。また、各回路を各相共通に設けることもできるが、そのときには時分割制御となる。 アドレスカウンタ 2は、最上位ビットを除いた下位ビットが ROM1の半周期分の波形 データを記憶したアドレス空間に対応している。すなわち、アドレスカウンタ 2のビット 桁数は、波形データを記憶した ROM1のアドレス空間のビット桁数よりも 1桁（1ビット )多い。
アドレスカウンタ 2の最上位ビット（MSB)は、極性反転データ生成回路 3に入力さ れる。アドレスカウンタ 2は、 lZm分周回路 7を介して分周されたクロック CK (分周ク ロック）を受け、この分周クロック CKに応じてその値がインクリメントされて!/、く n進カウ ンタ (nは正の整数)である。分周前のクロック CLKは、クロック発生回路 11から端子 1 Oaに入力されて lZm分周回路 7と振幅調整データ生成回路 4と PWMパルス発生 回路 5とコントロール回路 8とに供給される。
アドレスカウンタ 2は、 0から n— 1までカウントして最大値 nで" 0"に戻り、 n個のパル スごとに循環するアドレス値を発生する。アドレスカウンタ 2のカウント値が分周クロック CKによるインクリメントに応じて変化してその値で ROM 1が循環してアクセスされる。 その結果、デジタル値の正弦波近似の半周期分の波形データを構成する各データ が ROM1の各アドレス力 順次読出される。
極性反転データ生成回路 3は、入力されたデータの極性をフラグビットに応じて正 力も負ある 、は負力も正に変える回路であって、クロック CLKと分周クロック CKとを 受けてこれに同期して 2の補数を算出する演算回路である。これは、アドレスカウンタ 2の最上位ビット（MSB)をフラグビットとして受け、アドレスカウンタ 2の最上位ビットが "1"のときに、 ROM1から受けたデータの 2の補数を算出して負極側の波形データと して符号ビットを付けたデータを生成する。最上位ビットが" 0"のときには受けた波形 データに正極側の符号ビットを付けた上でデータ値はそのままにして出力する。 その結果、アドレスカウンタ 2が 2巡して ROM1が 2回アクセスされたときには半周期 分の波形データが 2回読出されて、正弦波 1周期分に相当する波形データが分周ク ロック CKに同期して極性反転データ生成回路 3から出力される。
振幅調整データ生成回路 4は、分周クロック CKとクロック CLKとを受けて極性反転 データ生成回路 2から得られる正弦波 1周期分に相当する波形データとコントローラ 8 力 駆動電流値の振幅を指定する制御信号 Sとを受けて制御信号 Sの値に応じてか つ前記分周クロック CKに同期して波形データに Kをかける乗算演算をする。そして、 振幅調整データ生成回路 4は、所定の振幅値の波形データに変換した正弦波 1周 期分に相当するデータを分周クロック CKに同期して順次生成してそれを PWMパル ス発生回路 5に送出する。なお、 Kの値は制御信号 Sに応じて設定される。また、コン トローラ 8は、クロック CLKを受け、さらに入力端子 10bを介して所定の制御信号 Sを 発生する指令信号 Aを外部から受ける。
制御信号 Sは、例えば、 DVC (デジタルビデオカメラ)などでは、フォーカス制御の ときなどの制御に応じて発生する信号である。駆動開始時には大きな振幅の正弦波 に変換して大きなトルクをモータに発生させ、駆動停止位置に近づくと小さな振幅の 正弦波としてトルクを小さくするための制御信号である。
PWMパルス発生回路 5は、振幅調整データ生成回路 4から指定された振幅に応じ た 1周期分の正弦波近似の波形データを受けてそれをクロック発生回路 11からのク ロック CLKに応じて所定の周期 T (後述）で繰り返し PWMパルスに変換して Hブリツ ジ回路 6をチヨッビング駆動する。これにより、 Hブリッジ回路 6は、端子 10cを介して P WMパルスに応じた駆動電流をステッピングモータ 12に出力し、ステッピングモータ 12が所定の周期 Tでチヨッビングされた正弦波で駆動される。
図 2は、メモリに記憶された波形データとカウンタ力も得られる極性ビットについての 説明図である。説明を簡単にするためにアドレスカウンタ 2のビット桁数が 3ビット (AO , Al, A2)であるとし、メモリアドレスのビット桁数が 2桁 (AO, A1)として、その例を説 明する。
アドレスカウンタ 2の 1桁目と 2桁目の下位ビット（AO, Al)が ROM1のアクセスアド レスとしてここでは割当られる。そして 3桁目（最上位ビット A2)は、極性反転指示フラ グとされ、極性反転データ生成回路 3に入力される。通常、図 2に示すアドレスカウン タ 2の最上位ビット A2は、それより下位のビット（Al, AO)が図 2に示すように、 "00"か ら" 01", "10", "11"と一巡して、下位ビットの最大カウント値を過ぎると最上位ビット A2が" 0"から" 1"になり、下位のビットが" 00"に戻り、 "00"から" 01", "10", "11"と 次の一巡が終わると最上位ビット A2がまた" 0"に戻る。アドレス値 (Al, AO)も" 00" になる。そこで、単に ROM1 (メモリ）が循環してアクセスされ続けるだけで連続的に 正弦波が発生する。
ここでは、最上位ビットが" 0"のときの ROM1の各アドレス位置に、正弦波 9の正極 側波形 9aに相当する波形データを割り振り記憶する。最上位ビットが" 1"のときには 各アドレス位置に割り振られた各データを正弦波 9の負極側波形 9bに相当する波形 データに割当てる。なお、この割当は逆であってもよい。
デジタル値では、 1桁増カロさせると値が 2倍となるので、図 2に示するように、 1周期 分の正弦波に相当する波形データの各アドレスに割り振るデータ数を 2で割って（ 1 桁下げて）、半分のデータ数として半分のそれぞれの値を正弦波 9の正極側の波形 9 a (負極側としても可）に相当する波形データとして割当てる。そこで、前記したように 負極側の波形 9bの波形データは、正極側 9aの波形データに対して 2の補数を採つ て生成される。前記は ROM1のデータ値は、 AO, A1の 2ビットであるが、例えば、デ 一タ値カ ビットで" 0001"のときにはその 2の補数として" 1111"が出力される。そこ で、極性反転データ生成回路 3は、最上位ビットの" 1"のときに下位ビットに対してこ のような 2の補数演算をする。
なお、 "0000"の 2の補数は" 0000"である。さらに 2の補数表示をした場合には最 上位には極性を示す符号ビットが付加される。最上位ビットが" 0"のときには正の符 号ビットとなり、最上位ビットの" 1"のときには負の符号ビットとなる。そこで、アドレス力 ゥンタ 2の最上位ビット A2がこの符号ビットとして使用される。
ところで、負の数は、正の数の絶対値に対して最上位ビットに 1を付加して負の数と して表されてもよい。したがって、図 2に示すように最上位 1桁を極性フラグとして、こ れより下位のビットをデータ値に割当てた場合には、実際には極性反転データ生成 回路 3は、 2の補数演算をしなくてもよい。なお、 2の補数は、データの各ビットを反転 して反転ビットを作り、 1の補数を得て、これに 1を加えるだけで作ることができる。 さて、図 3は、 PWMパルス発生回路 5が発生する正弦波のゼロクロス点をデューテ ィ比 50%とする PWMノルスについての説明図である。なお、説明を簡単にするため に、
ROM1から出力される正弦波の正極側の半周期分に相当する波形データに応じて 振幅調整データ生成回路 4は、ここでは 1周期分の波形データは、 "― 4"から" 0"、 そして 0から" +4" (ただし最大振幅の場合)までの範囲のデジタル値を発生するもの ととする。 PWMパルス発生回路 5は、このデータを振幅調整データ生成回路 4から 受けるものとし、ステッピングモータ（M) 12をチヨッビング駆動する周期を、ここでは 8 クロック CLK周期分（=前記の所定の周期 T)として図 3を参照して以下説明する。 図 3において、（a)は、クロック発生回路 11が発生するクロック CLKであり、（b)が R OM1に記憶された波形データ値に応じて発生する PWMパルスである。
PWMパルス発生回路 5は、振幅調整データ生成回路 4から受けた波形データをク ロック CLKに応じて所定の周期 T (8クロック分の周期）において、図 3に示すように、 負極側の最大ピーク値に相当するデジタル値" 4"を受けたときには、ノ ルスを発生 しない（"0"のパルス幅のパルスを発生する）。そして、デジタル値" 0"を受けたときに は、デューティ比 50%のパルス幅のパルスを発生する。さらに、正極側の最大ピーク 値に相当するデジタル値" + 4"を受けたときには、デューティ比 100%のパルス幅の パルスを発生する。言い換えれば、ここでは、デューティ比の数値（％)が正弦波の極 小から極大までに対応して 、る。
その結果、図示するように、負極側の波形データにおいては受けた数値に応じてデ ユーティ比 0%〜50%に変化するパルス幅の PWMパルスが生成される。正極側の 波形データにおいては受けた数値に応じてデューティ比 50%〜： L00%に変化する パルス幅の PWMパルスが生成される。
このように、デューティ比 50%を基準とするパルスにすれば、正極側の次に負極側 力 Sきてその次にまた正極側がきて、次に負極側と交互に繰り返しの正弦波相当の波 形の連続的な発生が容易になる。
このような PWMパルスの生成は、デューティ比 50%に相当するオフセット値（正弦 波のゼロクロス点のレベルに対応するデジタル値）を内部に設けてこのオフセット値を 振幅調整データ生成回路 4から得られた波形データ値にデジタル加算演算すること で容易に得ることができる。
例えば、このオフセット値をデジタル値 4とし、 "—4"の波形データ値を受けたときに は、—4+4 = 0で、クロック数ゼロのパルスを生成し、 "0"の波形データを受けたとき には、 0+4=4で、クロック数 4個のパルス幅のパルスを発生し、 "+4"の波形データ を受けたときには、 4+4 = 8で、クロック数 8個のパルス幅（所定の周期 Tに相当）の パルスを発生すればよい。
すなわち、 PWMノ ルス発生回路 5は、単に算出したデジタル値に対応するクロック CLKの数に応じてその数分のパルス幅のパルスを生成すればよい。これは、カウン タとゲート回路とフリップフロップとで容易に生成できる。
その結果、正弦波一周期に相当するデータが PWMパルス発生回路 5の手前の回 路で生成されることで、 PWMパルス発生回路 5は、 PWMパルスの生成を、クロック C LKをカウントすることで回路規模の小さ 、回路で容易に生成することができる。これ により周期 T(8クロック周期分)ごとにチヨツバ制御された前記駆動電流を発生するこ とができる。なお、所定の周期 Τは、 T= 2k Xクロック周期分としてもよい。ただし、 k は 3か、それ以上の整数である。
駆動電流を出力する出力回路である Hブリッジ回路 6は、図 3 (b)のデータ値" 0"に 対応して示すデューティ比 50%のパルス幅のパルスを受けたときに出力を OFFし、 デューティ比 50%を超えるパルスを受けたときに、駆動電流をステッピングモータ（M ) 12に一定の方向で流し、デューティ比 50%未満のパルスを受けたときに逆方向に 駆動電流を流すように CMOSの駆動トランジスタを ONZOFFすればよ!、。
これは、例えば、データ値"— 4"〜"― 1"の場合には図 3 (b)のデータ値"— 4"〜" 1"に対応して示すパルス幅のパルスを利用することができる。すなわち、デューテ ィ比 50%のパルス幅のパルスの" H"の期間が正弦波の負極側に対応しているので、 デューティ比 50%のパルス幅のパルスが" H"の間に正弦波の負極側に対応する各 パルスで駆動するようにすればよい。一方、データ値" + 1"〜"+4"の場合にはデュ 一ティ比 50%のパルス幅のパルスの" L"の期間が正弦波の正極側に対応している ので、データ値" 0"に対応して示すデューティ比 50%のパルス幅のパルスの反転信 号を生成してこれと図 3 (b)のデータ値" + 1"〜" +4"のパルスとをアンドゲートに加 えて駆動パルスを生成し、デューティ比 50%のパルス幅のパルスの反転信号が" H" の間に正弦波の正極側に対応する各パルスで駆動するようにすればよい。
なお、 Hブリッジ回路では、通常、モータの励磁コイルを挟んで電流吐き出し側と電 流シンクの 2つの駆動トランジスタある力 一方の駆動トランジスタについて前記の駆 動をした場合には他方の駆動トランジスタは、デューティ比 50%のパルス幅のパルス あるいはこれの反転信号に応じてその駆動トランジスタのゲートを開き、パルスが" H" の間、駆動すればよい。したがって、駆動回路は単純な回路になる。
なお、図 3に示す前記の PWMパルスは、正弦波の負側の極小値がパルス幅" 0"と なっているので、そのままアナログ回路を駆動すれば、パルス幅に応じた電流値に変 換ができる。そこで、このようなパルス幅の PWMパルスをアナログの電流駆動回路に 加えてそのまま正弦波の駆動電流を生成することも可能である。 このような場合には、例えば、前記の PWMノ ルスのパルス幅に応じた信号を積分 回路を介して +Vcc/2を基準電圧としたコンパレータに加えることで電圧値に変換 することができる。なお、デューティ比 50%のパルス幅のパルスを受けたときには、積 分回路の電圧値を電源電圧 +Vccの半分の + VccZ2として電流出力をしな!、。 + VccZ2以上のときには所定の方向の駆動電流をステッピングモータ 12に出力する。 これに対して +VccZ2以下の電圧値のときにはステッピングモータ 12に対する電流 の方向を逆転した出力を発生するようにすればよい。
産業上の利用可能性
以上説明してきたが、実施例では、正弦波の極性を示すフラグビットを最上位ビット として利用しているが、半周期の波形データと次の半周期分の波形データとの間に 他のタイミングデータ等を挿入した場合などには波形データにっ 、てのメモリ（ROM )のアドレスのビット桁数に対してアドレスカウンタのビット桁数が多くなる。このような 場合などには、この発明は、最上位ビットではなぐメモリ（ROM)に割り当てられたァ ドレス空間（メモリのアクセスアドレスの最上位）のすぐ上のビットあるいはそれより上位 のビットを使用してもよいことはもちろんである。
また、実施例の振幅調整データ生成回路 4は、デジタル値による振幅調整ではなく 、 DZA変換回路等を内部に設けてこの DZA変換回路により 1周期分の正弦波の アナログ値に変換した上でアナログ値に対して振幅調整するものであってもよ 、。な お、この場合には、 D/A変換したアナログ値に応じて PWMパルスを生成することに なる。
さらに、実施例では、波形データを記憶するメモリとして ROMを挙げている力 この 発明は、このメモリは ROMに限定されるものではなぐメモリ一般であってもよい。 ま た、実施例では、ステッピングモータを駆動する例を挙げている力 この発明は、ステ ッビングモータを駆動する場合に限定されるものではなぐ正弦波で駆動する電流駆 動回路であればどのようなモータを駆動するものであってもよい。
またさらに、実施例では、出力段回路として Hブリッジ回路を例としているが、この発 明の出力段回路は、電源ライン力 の電流を ONZOFFする単なるスィッチ回路等 であってもよぐこのような回路に限定されるものではない。 図面の簡単な説明
[0015] [図 1]図 1は、この発明のモータ駆動回路を適用した一実施例のブロック図である。
[図 2]図 2は、メモリに記憶された波形データとカウンタ力も得られる極性フラグについ ての説明図である。
[図 3]図 3は、 PWMパルス発生回路が発生する正弦波のゼロクロス点をデューティ比 50%とする PWMパルスの生成についての説明図である。
符号の説明
[0016] 1 · · -ROM (メモリ）、 2· · ·アドレスカウンタ、
3· · ·極性反転データ生成回路、 4· ··振幅調整データ生成回路、
5- --PWMパルス発生回路、 6—Hブリッジ回路、 7···ΐΖπι分周回路、 8…コントロール回路、 9…正弦波波形データ、
11 · "クロック発生回路、 12· · 'ステッピングモータ。

Claims

請求の範囲
[1] 複数のデータ力 なる所定周期分の正弦波を近似する波形データをメモリに記憶 し、このメモリから前記データを読出し、この読出された前記データのそれぞれのデ ータ値に応じた PWMパルスを生成してこの PWMパルスに応じてモータを電流駆動 するモータ駆動回路において、
アドレスカウンタと、
データの極性を正力 負あるいは負力 正に変えたデータを生成するための極性 反転データ生成回路と、
前記 PWMパルスを発生する PWMパルス発生回路とを有し、
前記所定周期分は半周期分であり、
前記アドレスカウンタ力 前記メモリの前記波形データを記憶したアクセスアドレスの ビット桁数よりも 1桁力 それ以上多いビット桁数のものであって、前記アドレスカウン タの前記 1桁以上か、それ以上のビット桁位置にある、あるビットが前記波形データの 極性を正力も負あるいは負力も正に反転するためのフラグビットとされ、
前記極性反転データ生成回路が前記メモリから読出された前記データと前記フラグ ビットとを受けて前記フラグビットの値に応じて、前記メモリから読出されたデータ値の 極性を正力 負あるいは負力 正に反転させたデータを生成することにより、前記メ モリから読出される半周期分の前記波形データから前記正弦波の 1周期分に相当す る波形データを得るモータ駆動回路。
[2] 前記メモリの前記波形データが記憶されたアクセスアドレスは、前記アドレスカウン タにより 2巡アクセスされて前記波形データが前記メモリから 2回読出され、前記フラ ダビットは、前記 2巡のアクセスのいずれかの 1巡に対して前記メモリから読出される 各データについて正力も負あるいは負力も正の極性反転を指示するものであり、前 記 1周期分の波形データに応じて前記 PWMパルス発生回路が前記 PWMパルスを 発生する請求項 1記載のモータ駆動回路。
[3] さらに、前記フラグビットは最上位ビットであり、前記半周期分の波形データは正極 側の正弦波に相当する波形であり、前記極性反転データ生成回路は、前記フラグビ ットが負極側を示すときこれに応じて前記メモリから読出されたデータ値の極性を正 力 負に反転させる演算回路を有する請求項 2記載のモータ駆動回路。
[4] 前記メモリは ROMであり、前記極性反転データ生成回路は、前記フラグビットが正 極側を示すときは前記メモリから読出されたデータ値をそのまま出力し、前記 ROM が循環してアクセスされることで連続的に正弦波に対応する前記 PWMパルスが発 生する請求項 3記載のモータ駆動回路。
[5] 前記 PWMパルス発生回路は、前記正弦波のゼロクロス点をデューティ比 50%とし てこれを基準として前記正弦波の負極側のピーク力 正極側のピークまでに対応す るデューティ比のパルスを前記 PWMパルスとして発生する請求項 4記載のモータ駆 動回路。
[6] さらに前記モータを電流駆動する駆動電流を発生する電流出力回路と振幅データ 生成回路とを有し、前記振幅データ生成回路は、前記極性反転データ生成回路の 出力データと駆動電流の振幅を調整する制御信号とを受けて前記出力データを前 記制御信号に応じた振幅となる所定のデータに変換して前記 PWMパルス発生回路 に送出し、前記 PWMパルス発生回路は、前記振幅データ生成回路力 受けたデー タに応じて前記 PWMパルスを所定の周期で発生して前記電流出力回路に供給し、 前記電流出力回路は、前記所定の周期でチヨツバ制御された前記駆動電流を発生 する請求項 5記載のモータ駆動回路。
[7] 前記演算回路は、前記フラグビットが" 0"ど '1"のいずれか一方のときに 2の補数を 生成する演算回路であり、前記フラグビットが" 0"ど' 1"のいずれか他方のときには前 記メモリから読出されたデータに対して正の符号ビットを付けた上でデータ値はその ままとして前記振幅データ生成回路に出力し、前記 PWMパルス発生回路は、前記 振幅データ生成回路力 受けたデータの値に応じた所定のクロックの周期整数倍（ ただし整数は 1か、それ以上）の周期を持つ前記 PWMパルスを発生する請求項 6記 載のモータ駆動回路。
[8] さらに lZm分周回路 (ただし mは 1以上の整数)を有し、前記 lZm分周回路は外 部から供給されるクロックを受けて lZm分周したクロックを発生し、前記アドレスカウ ンタと前記振幅データ生成回路と前記極性反転データ生成回路とは前記 lZm分周 のクロックを受けてこれに同期して動作し、前記 PWMパルス発生回路は前記外部か ら供給されるクロックを前記所定のクロックとして受けてこれに同期して前記 PWMパ ルスを発生する請求項 7記載のモータ駆動回路。
前記 PWMパルスの前記所定の周期は、前記外部クロックの周期の 2k倍 (ただし k は 3か、それ以上の整数)の周期で発生する請求項 8記載のモータ駆動回路。
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