JP2024022328A - 電子回路、駆動回路および制御システム - Google Patents
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Abstract
【課題】入力パルス信号に応じて、複数のパルスを含むパルス列を生成することができる、電子回路を提供する。【解決手段】本実施の形態の電子回路は、入力パルス信号に基づいて、クロック信号に同期した基準パルス信号を生成する基準回路と、基準パルス信号を遅延させて遅延パルス信号を生成する遅延回路と、基準パルス信号および遅延パルス信号並びにクロック信号に基づいて、クロック信号に同期した複数のパルスを含むパルス列を出力する出力回路とを備える。【選択図】図１
Description
本実施の形態は、電子回路、駆動回路および制御システムに関する。
パワーエレクトロニクスの分野では、シリコン(Si)やシリコンカーバイド(SiC)ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）またはＩＧＢＴ（Insulated Gate Bipolar Transistor）またはＧａＮ等の半導体スイッチング素子が用いられている。これらのスイッチング素子を含む回路では、素子のスイッチング動作を高速化することにより、電力損失を低減することができる。ただし、素子のスイッチング動作を高速化しすぎると、ノイズが発生してしまう。すなわち、電力損失の低減とノイズの抑制とはトレードオフの関係にある。
上記のトレードオフを最適化する方法として、アクティブゲート制御技術が研究されている。アクティブゲート制御技術では、電力損失の低減とノイズの抑制とが両立するように、スイッチング素子のターンオン時およびターンオフ時の駆動信号の波形を予め実験的または理論的に決定し、これらの波形データを記憶回路に記憶させておく。スイッチング素子の駆動回路は、記憶回路から読み出された波形データに基づいて駆動信号を生成し、当該駆動信号によってスイッチング素子を駆動する。
例えば、スイッチング素子のスイッチング動作をＰＷＭ制御する場合、駆動回路は、スイッチング動作を指示するパルス信号（ＰＷＭ信号）に応じて、記憶回路から波形データを読み出す必要がある。
"Digitally Controlled Gate Current Source-Based Active Gate Driver for Silicon Carbide MOSFETs", Yash Sukhatme, et. al, IEEE Trans. on Industrial Electronics, Vol. 67, No 12, December 2020
本実施の形態は、入力パルス信号に応じて、複数のパルスを含むパルス列を生成することができる、電子回路を提供することを目的とする。
上記の課題を解決するために、本実施の形態に係る電子回路は、入力パルス信号に基づいて、クロック信号に同期した基準パルス信号を生成する基準回路と、基準パルス信号を遅延させて遅延パルス信号を生成する遅延回路と、基準パルス信号および遅延パルス信号並びにクロック信号に基づいて、クロック信号に同期した複数のパルスを含むパルス列を出力する出力回路とを備える。
また、本実施の形態に係る駆動回路は、入力パルス信号に基づいて、クロック信号に同期した基準パルス信号を生成する基準回路と、基準パルス信号を遅延させて遅延パルス信号を生成する遅延回路と、基準パルス信号および遅延パルス信号並びにクロック信号に基づいて、クロック信号に同期した複数のパルスを含むパルス列を出力する出力回路と、出力回路によって生成されるパルス列が入力され、当該パルス列に含まれる各パルスに同期して波形データを順次出力する記憶回路と、波形データに基づいて、スイッチング素子の駆動信号を生成する信号生成回路とを備える。
また、本実施の形態に係る制御システムは、入力パルス信号に基づいて、クロック信号に同期した基準パルス信号を生成する基準回路と、基準パルス信号を遅延させて遅延パルス信号を生成する遅延回路と、基準パルス信号および遅延パルス信号並びにクロック信号に基づいて、クロック信号に同期した複数のパルスを含むパルス列を出力する出力回路と、出力回路によって生成されるパルス列が入力され、当該パルス列に含まれる各パルスに同期して波形データを順次出力する複数の記憶回路と、波形データに基づいて、スイッチング素子の駆動信号を生成する信号生成回路と、選択信号に基づいて、出力回路によって生成されるパルス列を、複数の記憶回路のうちのいずれか１つに選択して入力する第１の選択回路と、選択信号に基づいて、複数の記憶回路のうちのいずれか１つから出力される波形データを信号生成回路に入力する第２の選択回路と、スイッチング素子の動作状態を検知する検知回路と、動作状態に基づいて、入力パルス信号および選択信号を生成する制御回路とを備える。
以下では、図面を参照しながら、本実施の形態について説明する。図面において、同一または対応する要素には同じ参照符号を付して、詳細な説明は適宜省略する。
（実施の形態１）
図１は、実施の形態１に係る電子回路１００の構成を示す図である。また、図２は、電子回路１００の各部の信号のタイミングチャートである。電子回路１００には、スイッチング素子のスイッチング動作、すなわちターンオンおよびターンオフを指示する指令信号としてのＰＷＭ信号と、クロック信号とが入力される。電子回路１００は、ＰＷＭ信号に応じて、クロック信号に同期したＭ個のパルスを含むパルス列を生成して出力する。電子回路１００は、基準回路１０と、遅延回路２０と、出力回路３０とを備えている。なお、同期とは厳密に立ち上がりおよび立ち下がり時刻が一致するものだけではなく、電子回路１００や電子回路１００を搭載する回路またはシステムにて許容される時間幅を含むものとする。
図１は、実施の形態１に係る電子回路１００の構成を示す図である。また、図２は、電子回路１００の各部の信号のタイミングチャートである。電子回路１００には、スイッチング素子のスイッチング動作、すなわちターンオンおよびターンオフを指示する指令信号としてのＰＷＭ信号と、クロック信号とが入力される。電子回路１００は、ＰＷＭ信号に応じて、クロック信号に同期したＭ個のパルスを含むパルス列を生成して出力する。電子回路１００は、基準回路１０と、遅延回路２０と、出力回路３０とを備えている。なお、同期とは厳密に立ち上がりおよび立ち下がり時刻が一致するものだけではなく、電子回路１００や電子回路１００を搭載する回路またはシステムにて許容される時間幅を含むものとする。
基準回路１０は、ＰＷＭ信号に基づいて、クロック信号に同期した基準パルス信号を生成する（図２を参照）。基準回路１０は、一例として、Ｄフリップフロップ１１によって構成されている。Ｄフリップフロップ１１のＤ端子にＰＷＭ信号の立ち上がりエッジが入力されると、クロック信号に同期したタイミングで、Ｑ端子から基準パルス信号の立ち上がりエッジが出力される。また、Ｄフリップフロップ１１のＤ端子にＰＷＭ信号の立ち下がりエッジが入力されると、クロック信号に同期したタイミングで、Ｑ端子から基準パルス信号の立ち下がりエッジが出力される。
遅延回路２０は、基準回路１０によって生成された基準パルス信号を遅延させて遅延パルス信号を生成する（図２を参照）。例えば、クロック信号に同期したＭ個のパルスを含むパルス列を生成したい場合には、遅延回路２０の遅延時間Ｔｄは、クロック信号の周期をＴｃとして、Ｔｃ＊（Ｍ－１）＜Ｔｄ≦Ｔｃ＊Ｍの範囲に設定される。
遅延回路２０は、一例として、Ｍ個のＤフリップフロップ２１を連結して構成されている。初段のＤフリップフロップ２１のＤ端子に基準パルス信号が入力されると、Ｍクロックが経過したタイミングで、最後段のＤフリップフロップ２１のＱ端子から遅延パルス信号が出力される。この場合、遅延時間Ｔｄは、クロック信号の周期ＴｃのＭ倍、すなわちＴｄ＝Ｔｃ＊Ｍとなる。
出力回路３０は、基準パルス信号および遅延パルス信号並びにクロック信号に基づいて、クロック信号に同期したＭ個のパルスを含むパルス列を出力する。出力回路３０は、一例として、基準パルス信号および遅延パルス信号に基づいて合成パルス信号を生成する合成回路としてのＥＸＯＲゲート３１と、合成パルス信号およびクロック信号に基づいてＭ個のパルスを含むパルス列を生成する生成回路としてのＡＮＤゲート３２とによって構成されている。
ＥＸＯＲゲート３１は、基準パルス信号および遅延パルス信号を入力として、遅延時間Ｔｄに相当するパルス幅を有する合成パルス信号を出力する（図２を参照）。ＡＮＤゲート３２は、合成パルス信号およびクロック信号を入力として、クロック信号に同期したＭ個のパルスを含むパルス列を出力する（図２を参照）。
以上説明したように、本実施の形態１に係る電子回路１００は、入力パルス信号としてのＰＷＭ信号に基づいて、クロック信号に同期した基準パルス信号を生成する基準回路１０と、基準パルス信号を遅延させて遅延パルス信号を生成する遅延回路２０と、基準パルス信号および遅延パルス信号並びにクロック信号に基づいて、クロック信号に同期したＭ個のパルスを含むパルス列を出力する出力回路３０とを備えている。このような特徴により、本実施の形態１に係る電子回路１００は、入力パルス信号に応じて、Ｍ個のパルスを含むパルス列を生成することができる。より詳細には、本実施の形態１に係る電子回路１００は、入力パルス信号の立ち上がりエッジおよび立ち下がりエッジに応じて、Ｍ個のパルスを含むパルス列を生成することができる。
また、本実施の形態１に係る電子回路１００において、基準回路１０は、単一のＤフリップフロップ１１によって構成されており、遅延回路２０は、Ｍ個のＤフリップフロップ２１を連結して構成されており、出力回路３０は、ＥＸＯＲゲート３１およびＡＮＤゲート３２によって構成されている。このような特徴により、本実施の形態１に係る電子回路１００は、小規模かつ低消費電力な回路構成となる。
また、本実施の形態１に係る電子回路１００では、クロック信号に同期したＭ個のパルスを含むパルス列を生成したい場合には、遅延回路２０の遅延時間Ｔｄを、クロック信号の周期をＴｃとして、Ｔｃ＊（Ｍ－１）＜Ｔｄ≦Ｔｃ＊Ｍの範囲に設定すればよい。このような特徴により、本実施の形態１に係る電子回路１００では、遅延回路２０の遅延時間Ｔｄを調整することにより、所望の個数のパルスを含むパルス列を生成することができる。
なお、上記の実施の形態１では、遅延回路２０は、一例として、Ｍ個のＤフリップフロップを連結して構成されていた。代替的には、遅延回路２０は、例えば抵抗器およびキャパシタ等を含むアナログ回路によって構成されてもよい。あるいは、遅延回路２０は、抵抗器、キャパシタおよびトランジスタ等を含む、ワンショット回路または単安定マルチバイブレータ回路によって構成されてもよい。
また、上記の実施の形態１では、出力回路３０は、ＥＸＯＲゲート３１およびＡＮＤゲート３２によって構成されていた。代替的には、一例として、図３に示されるように、出力回路は、電源電圧がＤ端子に入力されるとともに遅延パルス信号がクロック端子に入力されるＤフリップフロップ３３と、ＮＯＴゲート３４と、ＡＮＤゲート３５および３６とによって構成されてもよい。
（実施の形態２）
図４は、実施の形態２に係る電子回路２００の構成を示す図である。また、図５は、電子回路２００の各部の信号のタイミングチャートである。上記の実施の形態１に係る電子回路１００では、図６に示されるように、ＰＷＭ信号のパルス幅が遅延時間Ｔｄよりも短い場合には、Ｍ個未満のパルスしか生成することができない。
図４は、実施の形態２に係る電子回路２００の構成を示す図である。また、図５は、電子回路２００の各部の信号のタイミングチャートである。上記の実施の形態１に係る電子回路１００では、図６に示されるように、ＰＷＭ信号のパルス幅が遅延時間Ｔｄよりも短い場合には、Ｍ個未満のパルスしか生成することができない。
このような問題に対処するために、本実施の形態２に係る電子回路２００は、ＰＷＭ信号に応じて、当該ＰＷＭ信号のパルス幅を拡大する拡大回路２４０を備えている。拡大回路２４０は、一例として、Ｄフリップフロップ２４１およびＮＯＴゲート２４２を含む１／２の分周回路によって構成されている。
拡大回路２４０にＰＷＭ信号が入力されると、拡大されたＰＷＭ信号が出力される。拡大されたＰＷＭ信号は、元のＰＷＭ信号のエッジに同期して立ち上がり、元のＰＷＭ信号の次の同じ種類のエッジに同期して立ち下がる。一例として図５では、元のＰＷＭ信号の立ち上がりエッジに同期して立ち上がり、元のＰＷＭ信号の次の立ち上がりエッジに同期して立ち下がる。これにより、基準パルス信号のパルス幅が遅延時間よりも長くなり、Ｍ個のパルスを含むパルス列を生成することができる。なお、１／２の分周回路によってＰＷＭ信号のパルス幅を拡大しても、遅延時間Ｔｄがそれよりもさらに長い場合には、図７に示されるように１／２の分周回路を複数連結し、１／４の分周回路または１／８の分周回路等によって拡大回路を構成してもよい。
以上説明したように、本実施の形態２に係る電子回路２００は、入力パルス信号としてのＰＷＭ信号に応じて、当該入力パルス信号のパルス幅を拡大する拡大回路２４０を備えている。このような特徴により、本実施の形態２に係る電子回路２００は、入力パルス信号のパルス幅が短い場合でも、入力パルス信号に応じて、Ｍ個のパルスを含むパルス列を生成することができる。
（実施の形態３）
図８は、実施の形態３に係る電子回路３００の構成を示す図である。また、図９は、電子回路３００の各部の信号のタイミングチャートである。上記の実施の形態２に係る電子回路２００では、ＰＷＭ信号の立ち上がりエッジ（第１のエッジ）に応じてパルス列を生成するのに対して、本実施の形態３に係る電子回路３００は、ＰＷＭ信号の立ち下がりエッジ（第２のエッジ）に応じてパルス列を生成する。すなわち、電子回路３００は電子回路２００とは別の種類のＰＷＭのエッジに応じてパルス列を生成する。
図８は、実施の形態３に係る電子回路３００の構成を示す図である。また、図９は、電子回路３００の各部の信号のタイミングチャートである。上記の実施の形態２に係る電子回路２００では、ＰＷＭ信号の立ち上がりエッジ（第１のエッジ）に応じてパルス列を生成するのに対して、本実施の形態３に係る電子回路３００は、ＰＷＭ信号の立ち下がりエッジ（第２のエッジ）に応じてパルス列を生成する。すなわち、電子回路３００は電子回路２００とは別の種類のＰＷＭのエッジに応じてパルス列を生成する。
詳細には、電子回路３００は、ＰＷＭ信号を論理反転させて拡大回路２４０に入力する反転回路３５０を備えている。反転回路３５０は、一例として、ＮＯＴゲート３５１によって構成されている。拡大回路２４０に論理反転されたＰＷＭ信号が入力されると、拡大回路２４０から出力される拡大されたＰＷＭ信号は、元のＰＷＭ信号のエッジに同期して立ち上がり、元のＰＷＭ信号の次の同じ種類のエッジに同期して立ち下がる。一例として図９では、拡大回路２４０から出力される拡大されたＰＷＭ信号は、元のＰＷＭ信号の立ち下がりエッジに同期して立ち上がり、元のＰＷＭ信号の次の立ち下がりエッジに同期して立ち下がる。これにより、元のＰＷＭ信号の立ち下がりエッジに応じて、Ｍ個のパルスを含むパルス列が生成される。
以上説明したように、本実施の形態３に係る電子回路３００は、入力パルスとしてのＰＷＭ信号を論理反転させて拡大回路２４０に入力する反転回路３５０を備えている。このような特徴により、本実施の形態３に係る電子回路３００は、入力パルス信号のパルス幅が短い場合でも、入力パルス信号に応じて、Ｍ個のパルスを含むパルス列を生成することができる。
（実施の形態４）
図１０は、実施の形態４に係る電子回路４００の構成を示す図である。電子回路４００は、上記の実施の形態２に係る電子回路２００と、実施の形態３に係る電子回路３００とを共に備えている。
図１０は、実施の形態４に係る電子回路４００の構成を示す図である。電子回路４００は、上記の実施の形態２に係る電子回路２００と、実施の形態３に係る電子回路３００とを共に備えている。
上述したように、実施の形態２に係る電子回路２００は、入力パルス信号としてのＰＷＭ信号のエッジに応じて、Ｍ個のパルスを含むパルス列を生成する。また、実施の形態３に係る電子回路３００は、入力パルス信号としてのＰＷＭ信号において、電子回路２００とは別の種類のエッジに応じて、Ｍ個のパルスを含むパルス列を生成する。
したがって、本実施の形態４に係る電子回路４００は、入力パルス信号のパルス幅が短い場合でも、入力パルス信号の立ち上がりエッジ（第１のエッジ）および立ち下がりエッジ（第２のエッジ）に応じて、Ｍ個のパルスを含むパルス列を生成することができる。なお、電子回路２００に含まれる遅延回路２０および出力回路３０と、電子回路３００に含まれる遅延回路２０および出力回路３０とは、共通化してもよい。
（実施の形態５）
図１１は、実施の形態５に係るモーター制御システム５００の構成を示す図である。モーター制御システム５００は、負荷としての三相交流モーター５０１と、直流電源Ｖｄｃと、三相のインバータ回路５６０を構成するスイッチング素子５６１ａ～５６１ｆと、スイッチング素子５６１ａ～５６１ｆをそれぞれ駆動する駆動回路６００ａ～６００ｆとを備えている。また、モーター制御システム５００は、スイッチング素子５６１ａ～５６１ｆの動作状態を検知する検知回路５０２と、駆動回路６００ａ～６００ｆを制御する制御回路５０３とを備えている。
図１１は、実施の形態５に係るモーター制御システム５００の構成を示す図である。モーター制御システム５００は、負荷としての三相交流モーター５０１と、直流電源Ｖｄｃと、三相のインバータ回路５６０を構成するスイッチング素子５６１ａ～５６１ｆと、スイッチング素子５６１ａ～５６１ｆをそれぞれ駆動する駆動回路６００ａ～６００ｆとを備えている。また、モーター制御システム５００は、スイッチング素子５６１ａ～５６１ｆの動作状態を検知する検知回路５０２と、駆動回路６００ａ～６００ｆを制御する制御回路５０３とを備えている。
スイッチング素子５６１ａおよびスイッチング素子５６１ｂは、Ｎチャネル型のＭＯＳＦＥＴである。スイッチング素子５６１ａおよびスイッチング素子５６１ｂによって、インバータ回路５６０のＵ相のアーム対が構成される。駆動回路６００ａは、スイッチング素子５６１ａの駆動信号としてのゲート電流を制御することによって、スイッチング素子５６１ａのスイッチング動作、すなわちターンオンおよびターンオフを制御する。駆動回路６００ｂは、スイッチング素子５６１ｂの駆動信号としてのゲート電流を制御することによって、スイッチング素子５６１ｂのスイッチング動作、すなわちターンオンおよびターンオフを制御する。
同様に、スイッチング素子５６１ｃおよびスイッチング素子５６１ｄは、Ｎチャネル型のＭＯＳＦＥＴである。スイッチング素子５６１ｃおよびスイッチング素子５６１ｄによって、インバータ回路５６０のＶ相のアーム対が構成される。駆動回路６００ｃは、スイッチング素子５６１ｃの駆動信号を制御することによって、スイッチング素子５６１ｃのスイッチング動作を制御する。駆動回路６００ｄは、スイッチング素子５６１ｄの駆動信号を制御することによって、スイッチング素子５６１ｄのスイッチング動作を制御する。
同様に、スイッチング素子５６１ｅおよびスイッチング素子５６１ｆは、Ｎチャネル型のＭＯＳＦＥＴである。スイッチング素子５６１ｅおよびスイッチング素子５６１ｆによって、インバータ回路５６０のＷ相のアーム対が構成される。駆動回路６００ｅは、スイッチング素子５６１ｅの駆動信号を制御することによって、スイッチング素子５６１ｅのスイッチング動作を制御する。駆動回路６００ｆは、スイッチング素子５６１ｆの駆動信号を制御することによって、スイッチング素子５６１ｆのスイッチング動作を制御する。
検知回路５０２は、モーター５０１のＵ相、Ｖ相、Ｗ相の各電流値に基づいて、スイッチング素子５６１ａ～５６１ｆの動作状態を検知し、制御回路５０３に送信する。代替的には、検知回路５０２は、モーター５０１に内蔵されている図示しない温度センサーによって取得される温度情報に基づいて、スイッチング素子５６１ａ～５６１ｆの動作状態を検知してもよい。あるいは、検知回路５０２は、図示しない制御用のマイクロコンピュータから受信される信号に基づいて、スイッチング素子５６１ａ～５６１ｆの動作状態を検知してもよい。
制御回路５０３は、検知回路５０２から受信されるスイッチング素子５６１ａ～５６１ｆの動作状態に基づいて、駆動回路６００ａ～６００ｆに対して、スイッチング素子５６１ａ～５６１ｆのスイッチング動作を指示する指令信号としてのＰＷＭ信号と、スイッチング素子５６１ａ～５６１ｆの駆動信号の波形データを選択する３ビットの選択信号と、クロック信号とをそれぞれ供給する。
図１２は、スイッチング素子５６１ａの駆動回路６００ａの内部の構成を示す図である。なお、他の駆動回路６００ｂ～６００ｆの構成も同様であるので、これ以降、駆動回路６００ａを例にとって説明する。駆動回路６００ａは、上記の実施の形態４に係る電子回路４００と、８つの記憶回路６７１ａ～６７１ｈと、第１の選択回路６７２と、第２の選択回路６７３と、信号生成回路６７４とを備えている。
電子回路４００は、制御回路５０３から供給されるＰＷＭ信号の立ち上がりエッジおよび立ち下がりエッジに応じて、クロック信号に同期したＭ＝３２個のパルスを含むパルス列を生成する。
記憶回路６７１ａは、３２ビットのシフトレジスタ回路を１２個並べて構成されている。なお、他の記憶回路６７１ｂ～６７１ｈの構成も同様である。記憶回路６７１ａには、予め理論的または実験的に決定されたスイッチング素子５６１ａのターンオン時の駆動信号の波形について、サンプリング周期Ｔｃで時間方向に３２点サンプリングし、振幅方向に１２ビットで量子化した波形データが記憶されている（図１３を参照）。すなわち、記憶回路６７１ａには、１２ビットで量子化された３２点分の波形データが記憶されている。
記憶回路６７１ｂ～６７１ｄについても、スイッチング素子５６１ａのターンオン時の駆動信号の異なるバージョンの波形データがそれぞれ記憶されている。したがって、駆動回路６００ａは、スイッチング素子５６１ａのターンオン時の駆動信号の波形として、４通りの波形データを保持している。ただし、駆動回路６００ａが保持するターンオン時の波形データの個数は４個に限定されるものではない。記憶回路６７１の個数および選択信号のビット数を適切に調整することにより、駆動回路６００ａは任意の個数の波形データを保持することができる。
同様に、記憶回路６７１ｅには、予め理論的または実験的に決定されたスイッチング素子５６１ａのターンオフ時の駆動信号の波形について、サンプリング周期Ｔｃで時間方向に３２点サンプリングし、振幅方向に１２ビットで量子化した波形データが記憶されている（図１４を参照）。すなわち、記憶回路６７１ｅには、１２ビットで量子化された３２点分の波形データが記憶されている。
記憶回路６７１ｆ～６７１ｈについても、スイッチング素子５６１ａのターンオフ時の駆動信号の異なるバージョンの波形データがそれぞれ記憶されている。したがって、駆動回路６００ａは、スイッチング素子５６１ａのターンオフ時の駆動信号の波形として、４通りの波形データを保持している。ただし、駆動回路６００ａ保持するターンオフ時の波形データの個数は４個に限定されるものではない。記憶回路６７１の個数および選択信号のビット数を適切に調整することにより、駆動回路６００ａは任意の個数の波形データを保持することができる。
第１の選択回路６７２は、制御回路５０３から供給される３ビットの選択信号に基づいて、電子回路４００によって生成されたＭ＝３２個のパルスを含むパルス列を、記憶回路６７１ａ～６７１ｈのうちのいずれか１つに入力する。
記憶回路６７１ａ～６７１ｈのうちのいずれか１つにＭ＝３２個のパルスを含むパルス列が入力されると、当該パルス列が入力された記憶回路６７１からは、パルス列に含まれる各パルスに同期して、１２ビットで量子化された３２点分の波形データが順次出力される。すなわち、記憶回路６７１からは、１つのパルスが入力される毎に、１２ビットで量子化された波形データの１点分が出力され、合計３２点分の波形データが順次出力される（図１５を参照）。
第２の選択回路６７３は、制御回路５０３から供給される３ビットの選択信号に基づいて、パルス列が入力された記憶回路６７１から順次出力される３２点分の波形データを信号生成回路６７４に順次入力する。
信号生成回路６７４は、１２ビットの入力を有するＤ／Ａコンバータとして機能し、第２の選択回路６７３から順次入力される１２ビットで量子化された３２点分の波形データ（ディジタル信号）に基づいて、スイッチング素子５６１ａの駆動信号（アナログ信号）を生成する。生成される駆動信号は、例えば図１３または図１４の各サンプリング点を繋げたような波形となり、スイッチング素子５６１ａに供給される。
以上説明したように、本実施の形態５に係る駆動回路６００は、上記の実施の形態４に係る電子回路４００と、電子回路４００によって生成されるパルス列が入力され、当該パルス列に含まれる各パルスに同期して波形データを順次出力する記憶回路６７１と、波形データに基づいて、スイッチング素子５６１の駆動信号を生成する信号生成回路６７４とを備えている。
このような特徴により、電力損失の低減とノイズの抑制とが両立するように、スイッチング素子５６１の駆動信号の波形を予め実験的または理論的に決定し、このような波形データを記憶回路６７１に記憶させておくことができる。駆動回路６００は、記憶回路６７１から読み出された波形データに基づいて駆動信号を生成し、当該駆動信号によってスイッチング素子５６１を駆動することができる。
また、本実施の形態５に係る駆動回路６００は、複数の記憶回路６７１ａ～６７１ｈと、電子回路４００によって生成されるパルス列を複数の記憶回路６７１ａ～６７１ｈのうちのいずれか１つに選択して入力する第１の選択回路６７２と、複数の記憶回路６７１ａ～６７１ｈのうちのいずれか１つから出力される波形データを信号生成回路６７４に入力する第２の選択回路６７３とをさらに備えている。このような特徴により、複数の波形データの中からいずれか１つを選択し、当該波形データに基づいて、スイッチング素子５６１の駆動信号を生成することができる。
さらに、本実施の形態５に係るモーター制御システム５００は、上記の駆動回路６００と、スイッチング素子５６１の動作状態を検知する検知回路５０２と、スイッチング素子５６１の動作状態に基づいて、ＰＷＭ信号および選択信号を生成する制御回路５０３とを備えている。このような特徴により、本実施の形態５に係るモーター制御システム５００は、スイッチング素子５６１の動作状態に基づいて、電力損失の低減とノイズの抑制とが両立するような最適な駆動信号を生成し、当該駆動信号によってスイッチング素子５６１を駆動することができる。
（変形例）
上記の実施の形態５では、スイッチング素子５６１ａ～５６１ｆによって三相のインバータ回路５６０を構成していた。これに代えて、例えば、スイッチング素子およびダイオードによって、コンバータ回路を構成してもよい。
上記の実施の形態５では、スイッチング素子５６１ａ～５６１ｆによって三相のインバータ回路５６０を構成していた。これに代えて、例えば、スイッチング素子およびダイオードによって、コンバータ回路を構成してもよい。
また、スイッチング素子５６１ａ～５６１ｆは、ＭＯＳＦＥＴに限定されるものではない。例えば、スイッチング素子５６１ａ～５６１ｆは、ＩＧＢＴであってもよい。あるいは、スイッチング素子５６１ａ～５６１ｆは、ＢＪＴ（Bipolar Junction Transistor）であってもよい。
また、スイッチング素子５６１ａ～５６１ｆを構成する半導体としては、Ｓｉ（Silicon）、ＳｉＣ（Silicon Carbide）またはＧａＮ（Gallium Nitride）等の様々な材料を用いることができる。
また、ＰＷＭ信号のパルス幅がＭ個のパルス列の出力期間（遅延時間Ｔｄ）よりも十分に長い短い場合には、電子回路４００に代えて、実施の形態１に係る電子回路１００を用いてもよい。また、ＰＷＭ信号の立ち上がりエッジのみに応じてパルス例を生成したい場合には、電子回路４００に代えて、実施の形態２に係る電子回路２００を用いてもよい。同様に、ＰＷＭ信号の立ち下がりエッジのみに応じてパルス列を生成したい場合には、電子回路４００に代えて、実施の形態３に係る電子回路３００を用いてもよい。
幾つかの実施の形態を説明したが、これらの実施の形態は例として提示したものであり、実施の形態の範囲を限定することは意図していない、これらの実施の形態は、その他の様々な形態で実施されることが可能であり、実施の形態の要旨を逸脱しない範囲で、種々の省略、置き換え、変更、組み合わせを行うことができる。これら実施の形態やその変形は、実施の形態の範囲や要旨に含まれると同様に、特許請求の範囲とその均等の範囲に含まれるものである。
なお、本実施の形態は、以下のような構成を取ることもできる。
［１］（パルス列生成回路の構成）
入力パルス信号に基づいて、クロック信号に同期した基準パルス信号を生成する基準回路と、
前記基準パルス信号を遅延させて遅延パルス信号を生成する遅延回路と、
前記基準パルス信号および前記遅延パルス信号並びに前記クロック信号に基づいて、前記クロック信号に同期した複数のパルスを含むパルス列を出力する出力回路と
を備える、電子回路。
［２］（遅延時間ＴｄとＭの関係）
前記遅延回路の遅延時間は、該遅延時間をＴｄ、前記クロック信号の周期をＴｃ、前記パルス列に含まれる前記複数のパルスの個数をＭとして、Ｔｃ＊（Ｍ－１）＜Ｔｄ≦Ｔｃ＊Ｍの範囲に設定される、［１］に記載の電子回路。
［３］（出力回路の構成）
前記出力回路は、前記基準パルス信号および前記遅延パルス信号に基づいて、前記遅延時間に相当するパルス幅を有する合成パルス信号を生成する合成回路と、
前記合成パルス信号および前記クロック信号に基づいて、前記クロック信号に同期した複数のパルスを含むパルス列を生成する生成回路と
を含む、［１］または［２］に記載の電子回路。
［４］（細いＰＷＭに対応）（立ち上がりエッジ専用）
前記入力パルス信号の第１のエッジに同期して、前記入力パルス信号のパルス幅を拡大させて前記基準回路に入力する拡大回路をさらに備える、［１］～［３］のいずれかに記載の電子回路。
［５］（立ち下がりエッジ専用）
前記入力パルス信号を論理反転させる反転回路をさらに備え、
前記拡大回路は、論理反転された前記入力パルス信号の第１のエッジに同期して、論理反転された前記入力パルス信号のパルス幅を拡大させて前記基準回路に入力する、［４］に記載の電子回路。
［６］（立ち上がりエッジ＋立ち下がりエッジ）
前記入力パルス信号の第１のエッジに同期して、前記入力パルス信号のパルス幅を拡大させて前記基準回路に入力する第１の拡大回路と、
前記入力パルス信号を論理反転させる反転回路と、
論理反転された前記入力パルス信号の第１のエッジに同期して、論理反転された前記入力パルス信号のパルス幅を拡大させて前記基準回路に入力する第２の拡大回路と
をさらに備える、［１］～［３］のいずれかに記載の電子回路。
［７］（駆動回路）
入力パルス信号に基づいて、クロック信号に同期した基準パルス信号を生成する基準回路と、
前記基準パルス信号を遅延させて遅延パルス信号を生成する遅延回路と、
前記基準パルス信号および前記遅延パルス信号並びに前記クロック信号に基づいて、前記クロック信号に同期した複数のパルスを含むパルス列を出力する出力回路と、
前記出力回路によって生成される前記パルス列が入力され、該パルス列に含まれる各パルスに同期して波形データを順次出力する記憶回路と、
前記波形データに基づいて、スイッチング素子の駆動信号を生成する信号生成回路と
を備える、駆動回路。
［８］（駆動回路）
複数の前記記憶回路と、
選択信号に基づいて、前記出力回路によって生成される前記パルス列を、複数の前記記憶回路のうちのいずれか１つに選択して入力する第１の選択回路と、
前記選択信号に基づいて、複数の前記記憶回路のうちのいずれか１つから出力される波形データを前記信号生成回路に入力する第２の選択回路と
をさらに備える、［７］に記載の駆動回路。
［９］（制御システム）
入力パルス信号に基づいて、クロック信号に同期した基準パルス信号を生成する基準回路と、
前記基準パルス信号を遅延させて遅延パルス信号を生成する遅延回路と、
前記基準パルス信号および前記遅延パルス信号並びに前記クロック信号に基づいて、前記クロック信号に同期した複数のパルスを含むパルス列を出力する出力回路と、
前記出力回路によって生成される前記パルス列が入力され、該パルス列に含まれる各パルスに同期して波形データを順次出力する複数の記憶回路と、
前記波形データに基づいて、スイッチング素子の駆動信号を生成する信号生成回路と、
選択信号に基づいて、前記出力回路によって生成される前記パルス列を、前記複数の記憶回路のうちのいずれか１つに選択して入力する第１の選択回路と、
前記選択信号に基づいて、前記複数の記憶回路のうちのいずれか１つから出力される波形データを前記信号生成回路に入力する第２の選択回路と、
前記スイッチング素子の動作状態を検知する検知回路と、
前記動作状態に基づいて、前記入力パルス信号および前記選択信号を生成する制御回路と
を備える、制御システム。
［１］（パルス列生成回路の構成）
入力パルス信号に基づいて、クロック信号に同期した基準パルス信号を生成する基準回路と、
前記基準パルス信号を遅延させて遅延パルス信号を生成する遅延回路と、
前記基準パルス信号および前記遅延パルス信号並びに前記クロック信号に基づいて、前記クロック信号に同期した複数のパルスを含むパルス列を出力する出力回路と
を備える、電子回路。
［２］（遅延時間ＴｄとＭの関係）
前記遅延回路の遅延時間は、該遅延時間をＴｄ、前記クロック信号の周期をＴｃ、前記パルス列に含まれる前記複数のパルスの個数をＭとして、Ｔｃ＊（Ｍ－１）＜Ｔｄ≦Ｔｃ＊Ｍの範囲に設定される、［１］に記載の電子回路。
［３］（出力回路の構成）
前記出力回路は、前記基準パルス信号および前記遅延パルス信号に基づいて、前記遅延時間に相当するパルス幅を有する合成パルス信号を生成する合成回路と、
前記合成パルス信号および前記クロック信号に基づいて、前記クロック信号に同期した複数のパルスを含むパルス列を生成する生成回路と
を含む、［１］または［２］に記載の電子回路。
［４］（細いＰＷＭに対応）（立ち上がりエッジ専用）
前記入力パルス信号の第１のエッジに同期して、前記入力パルス信号のパルス幅を拡大させて前記基準回路に入力する拡大回路をさらに備える、［１］～［３］のいずれかに記載の電子回路。
［５］（立ち下がりエッジ専用）
前記入力パルス信号を論理反転させる反転回路をさらに備え、
前記拡大回路は、論理反転された前記入力パルス信号の第１のエッジに同期して、論理反転された前記入力パルス信号のパルス幅を拡大させて前記基準回路に入力する、［４］に記載の電子回路。
［６］（立ち上がりエッジ＋立ち下がりエッジ）
前記入力パルス信号の第１のエッジに同期して、前記入力パルス信号のパルス幅を拡大させて前記基準回路に入力する第１の拡大回路と、
前記入力パルス信号を論理反転させる反転回路と、
論理反転された前記入力パルス信号の第１のエッジに同期して、論理反転された前記入力パルス信号のパルス幅を拡大させて前記基準回路に入力する第２の拡大回路と
をさらに備える、［１］～［３］のいずれかに記載の電子回路。
［７］（駆動回路）
入力パルス信号に基づいて、クロック信号に同期した基準パルス信号を生成する基準回路と、
前記基準パルス信号を遅延させて遅延パルス信号を生成する遅延回路と、
前記基準パルス信号および前記遅延パルス信号並びに前記クロック信号に基づいて、前記クロック信号に同期した複数のパルスを含むパルス列を出力する出力回路と、
前記出力回路によって生成される前記パルス列が入力され、該パルス列に含まれる各パルスに同期して波形データを順次出力する記憶回路と、
前記波形データに基づいて、スイッチング素子の駆動信号を生成する信号生成回路と
を備える、駆動回路。
［８］（駆動回路）
複数の前記記憶回路と、
選択信号に基づいて、前記出力回路によって生成される前記パルス列を、複数の前記記憶回路のうちのいずれか１つに選択して入力する第１の選択回路と、
前記選択信号に基づいて、複数の前記記憶回路のうちのいずれか１つから出力される波形データを前記信号生成回路に入力する第２の選択回路と
をさらに備える、［７］に記載の駆動回路。
［９］（制御システム）
入力パルス信号に基づいて、クロック信号に同期した基準パルス信号を生成する基準回路と、
前記基準パルス信号を遅延させて遅延パルス信号を生成する遅延回路と、
前記基準パルス信号および前記遅延パルス信号並びに前記クロック信号に基づいて、前記クロック信号に同期した複数のパルスを含むパルス列を出力する出力回路と、
前記出力回路によって生成される前記パルス列が入力され、該パルス列に含まれる各パルスに同期して波形データを順次出力する複数の記憶回路と、
前記波形データに基づいて、スイッチング素子の駆動信号を生成する信号生成回路と、
選択信号に基づいて、前記出力回路によって生成される前記パルス列を、前記複数の記憶回路のうちのいずれか１つに選択して入力する第１の選択回路と、
前記選択信号に基づいて、前記複数の記憶回路のうちのいずれか１つから出力される波形データを前記信号生成回路に入力する第２の選択回路と、
前記スイッチング素子の動作状態を検知する検知回路と、
前記動作状態に基づいて、前記入力パルス信号および前記選択信号を生成する制御回路と
を備える、制御システム。
１０ 基準回路
１１ Ｄフリップフロップ
２０ 遅延回路
２１ Ｄフリップフロップ
３０ 出力回路
３１ ＥＸＯＲゲート（合成回路）
３２ ＡＮＤゲート（生成回路）
３３ Ｄフリップフロップ
３４ ＮＯＴゲート
３５ ＡＮＤゲート
３６ ＡＮＤゲート
１００ 電子回路
２００ 電子回路
２４０ 拡大回路
２４１ Ｄフリップフロップ
２４２ ＮＯＴゲート
３００ 電子回路
３５０ 反転回路
３５１ ＮＯＴゲート
４００ 電子回路
５００ モーター制御システム（制御システム）
５０１ モーター
５０２ 検知回路
５０３ 制御回路
５６０ インバータ回路
５６１ａ スイッチング素子
５６１ｂ スイッチング素子
５６１ｃ スイッチング素子
５６１ｄ スイッチング素子
５６１ｅ スイッチング素子
５６１ｆ スイッチング素子
６００ａ 駆動回路
６００ｂ 駆動回路
６００ｃ 駆動回路
６００ｄ 駆動回路
６００ｅ 駆動回路
６００ｆ 駆動回路
６７１ａ 記憶回路
６７１ｂ 記憶回路
６７１ｃ 記憶回路
６７１ｄ 記憶回路
６７１ｅ 記憶回路
６７１ｆ 記憶回路
６７２ 第１の選択回路
６７３ 第２の選択回路
６７４ 信号生成回路
１１ Ｄフリップフロップ
２０ 遅延回路
２１ Ｄフリップフロップ
３０ 出力回路
３１ ＥＸＯＲゲート（合成回路）
３２ ＡＮＤゲート（生成回路）
３３ Ｄフリップフロップ
３４ ＮＯＴゲート
３５ ＡＮＤゲート
３６ ＡＮＤゲート
１００ 電子回路
２００ 電子回路
２４０ 拡大回路
２４１ Ｄフリップフロップ
２４２ ＮＯＴゲート
３００ 電子回路
３５０ 反転回路
３５１ ＮＯＴゲート
４００ 電子回路
５００ モーター制御システム（制御システム）
５０１ モーター
５０２ 検知回路
５０３ 制御回路
５６０ インバータ回路
５６１ａ スイッチング素子
５６１ｂ スイッチング素子
５６１ｃ スイッチング素子
５６１ｄ スイッチング素子
５６１ｅ スイッチング素子
５６１ｆ スイッチング素子
６００ａ 駆動回路
６００ｂ 駆動回路
６００ｃ 駆動回路
６００ｄ 駆動回路
６００ｅ 駆動回路
６００ｆ 駆動回路
６７１ａ 記憶回路
６７１ｂ 記憶回路
６７１ｃ 記憶回路
６７１ｄ 記憶回路
６７１ｅ 記憶回路
６７１ｆ 記憶回路
６７２ 第１の選択回路
６７３ 第２の選択回路
６７４ 信号生成回路
Claims (9)
- 入力パルス信号に基づいて、クロック信号に同期した基準パルス信号を生成する基準回路と、
前記基準パルス信号を遅延させて遅延パルス信号を生成する遅延回路と、
前記基準パルス信号および前記遅延パルス信号並びに前記クロック信号に基づいて、前記クロック信号に同期した複数のパルスを含むパルス列を出力する出力回路と
を備える、電子回路。 - 前記遅延回路の遅延時間は、該遅延時間をＴｄ、前記クロック信号の周期をＴｃ、前記パルス列に含まれる前記複数のパルスの個数をＭとして、Ｔｃ＊（Ｍ－１）＜Ｔｄ≦Ｔｃ＊Ｍの範囲に設定される、請求項１に記載の電子回路。
- 前記出力回路は、前記基準パルス信号および前記遅延パルス信号に基づいて、前記遅延時間に相当するパルス幅を有する合成パルス信号を生成する合成回路と、
前記合成パルス信号および前記クロック信号に基づいて、前記クロック信号に同期した複数のパルスを含むパルス列を生成する生成回路と
を含む、請求項１に記載の電子回路。 - 前記入力パルス信号の第１のエッジに同期して、前記入力パルス信号のパルス幅を拡大させて前記基準回路に入力する拡大回路をさらに備える、請求項１に記載の電子回路。
- 前記入力パルス信号を論理反転させる反転回路をさらに備え、
前記拡大回路は、論理反転された前記入力パルス信号の第１のエッジに同期して、論理反転された前記入力パルス信号のパルス幅を拡大させて前記基準回路に入力する、請求項４に記載の電子回路。 - 前記入力パルス信号の第１のエッジに同期して、前記入力パルス信号のパルス幅を拡大させて前記基準回路に入力する第１の拡大回路と、
前記入力パルス信号を論理反転させる反転回路と、
論理反転された前記入力パルス信号の第１のエッジに同期して、論理反転された前記入力パルス信号のパルス幅を拡大させて前記基準回路に入力する第２の拡大回路と
をさらに備える、請求項１に記載の電子回路。 - 入力パルス信号に基づいて、クロック信号に同期した基準パルス信号を生成する基準回路と、
前記基準パルス信号を遅延させて遅延パルス信号を生成する遅延回路と、
前記基準パルス信号および前記遅延パルス信号並びに前記クロック信号に基づいて、前記クロック信号に同期した複数のパルスを含むパルス列を出力する出力回路と、
前記出力回路によって生成される前記パルス列が入力され、該パルス列に含まれる各パルスに同期して波形データを順次出力する記憶回路と、
前記波形データに基づいて、スイッチング素子の駆動信号を生成する信号生成回路と
を備える、駆動回路。 - 複数の前記記憶回路と、
選択信号に基づいて、前記出力回路によって生成される前記パルス列を、複数の前記記憶回路のうちのいずれか１つに選択して入力する第１の選択回路と、
前記選択信号に基づいて、複数の前記記憶回路のうちのいずれか１つから出力される波形データを前記信号生成回路に入力する第２の選択回路と
をさらに備える、請求項７に記載の駆動回路。 - 入力パルス信号に基づいて、クロック信号に同期した基準パルス信号を生成する基準回路と、
前記基準パルス信号を遅延させて遅延パルス信号を生成する遅延回路と、
前記基準パルス信号および前記遅延パルス信号並びに前記クロック信号に基づいて、前記クロック信号に同期した複数のパルスを含むパルス列を出力する出力回路と、
前記出力回路によって生成される前記パルス列が入力され、該パルス列に含まれる各パルスに同期して波形データを順次出力する複数の記憶回路と、
前記波形データに基づいて、スイッチング素子の駆動信号を生成する信号生成回路と、
選択信号に基づいて、前記出力回路によって生成される前記パルス列を、前記複数の記憶回路のうちのいずれか１つに選択して入力する第１の選択回路と、
前記選択信号に基づいて、前記複数の記憶回路のうちのいずれか１つから出力される波形データを前記信号生成回路に入力する第２の選択回路と、
前記スイッチング素子の動作状態を検知する検知回路と、
前記動作状態に基づいて、前記入力パルス信号および前記選択信号を生成する制御回路と
を備える、制御システム。
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