WO2006062172A1 - 半導体集積回路、および半導体装置、および光ディスク記録装置 - Google Patents

半導体集積回路、および半導体装置、および光ディスク記録装置 Download PDF

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    • G11B7/004—Recording, reproducing or erasing methods; Read, write or erase circuits therefor
    • G11B7/0045—Recording

Definitions

  • the present invention is a semiconductor integrated circuit having a portion that is used in an optical disc recording apparatus and that selects and outputs an output from a signal processing circuit provided in parallel by a selection switch, and a semiconductor device including the same, And an optical disk recording apparatus provided with the same.
  • a sample-and-hold circuit which is one of signal processing circuits, is connected to a subsequent load circuit via a buffer circuit because a capacitor for storing electric charge is connected to an output portion.
  • the sample-and-hold circuit is connected to the subsequent load circuit without going through the noffer circuit, the charge accumulated in the capacitor flows to the subsequent load circuit, making it difficult to perform the hold function.
  • a signal processing circuit such as a low-pass filter, it is connected to a subsequent load circuit via a buffer circuit in order to avoid the influence of the input impedance of the subsequent load circuit.
  • a semiconductor integrated circuit used in an optical disc device there are a plurality of portions that operate by selecting an output of a sample hold circuit and an output of another signal processing circuit (for example, Patent Document 1).
  • the output from the sample hold circuit 1 via the notch circuit 30a and the output from the low-pass filter 10 via the buffer circuit 30b are connected by an analog switch 20.
  • Patent Document 1 JP 2002-325039 A
  • the present inventors faced the problem of distortion in the output signal when the output amplitude of the operational amplifier 60 is small, and considered as follows.
  • the analog switch 20 When the clock signal CLK2 is high, the analog switch 20 is in a selected state in which the output from the sample hold circuit 1 via the buffer circuit 30a is output to the operational amplifier 60.
  • the output power of the operational amplifier 60 the current flowing through the resistors R102 and R101 is i, the output voltage from the operational amplifier 60 is V, the output of the sample hold circuit 1 through the buffer circuit 30a.
  • the resistance voltage of resistors R101 and R102 that determine the amplification factor of operational amplifier 60 is V
  • R, R, and the on-resistance of analog switch 20 are input to R and operational amplifier 60, respectively.
  • V ull (-.... I (R l02 + R 10l + R sw) V SHO ( Equation 2)
  • Equation 1 and Equation 2 are modified to obtain the following equation.
  • Equation 3 shows that the output of the operational amplifier 60 is desired due to the on-resistance R of the analog switch 20.
  • the present invention reduces distortion of an output signal in a semiconductor integrated circuit in which a part that operates by selecting an output of a sample-and-hold circuit and an output of another signal processing circuit exists in a plurality of locations.
  • the purpose is to reduce.
  • the invention according to claim 1 includes a first signal processing circuit having a first capacitor, the first capacitor being connected to the output portion,
  • a second signal processing circuit provided in parallel with the first signal processing circuit; an output of the first signal processing circuit; and an output of the second signal processing circuit.
  • a selection switch to
  • a notch circuit to which the output of the selection switch is input.
  • a semiconductor integrated circuit comprising: an amplifier provided at a subsequent stage of the buffer circuit and having at least first and second resistors.
  • the invention according to claim 2 is the semiconductor integrated circuit according to claim 1, wherein the second signal processing circuit further includes a second capacitor, and the second capacitor is connected to the output portion. It is a semiconductor integrated circuit characterized by the above.
  • the invention described in claim 3 is the semiconductor integrated circuit according to claim 1 or 2, wherein the first signal processing circuit is a sample hold circuit.
  • the invention described in claim 4 is the semiconductor integrated circuit according to any one of claims 1 to 3, wherein the selection switch is an analog switch.
  • the invention according to claim 5 is the semiconductor integrated circuit according to any one of claims 1 to 4, wherein the second signal processing circuit is a low-pass filter. It is a body integrated circuit.
  • the invention according to claim 6 is a sample hold circuit and a low-pass filter into which a detection current from a photodiode that measures reflected light from an optical disc is converted into a voltage, and the converted voltage is input;
  • a selection switch for selecting and outputting the output of the sample hold circuit and the output of the low pass filter
  • a notch circuit to which the output of the selection switch is input.
  • An amplifier provided at a subsequent stage of the buffer circuit and having at least first and second resistors
  • the sample-and-hold circuit and the low-pass filter are provided in parallel, and the selection switch is controlled in accordance with a writing speed to the optical disk.
  • the invention according to claim 7 is the semiconductor assembly according to any one of claims 1 to 6.
  • the invention according to claim 8 comprises the semiconductor device according to claim 7, and the optimum laser power according to the output from the photodiode that measures the laser power when writing to the optical disc.
  • a value is set, and the set optimum value is compared with a measured value measured by a photodiode that measures the reflected light of the optical disc force, and the intensity of the emitted light of the laser diode is adjusted.
  • An optical disk recording apparatus The invention's effect
  • a semiconductor integrated circuit and a semiconductor device including the semiconductor integrated circuit according to the present invention select an output of a sample hold circuit (first signal processing circuit) and an output of another signal processing circuit (second signal processing circuit).
  • first signal processing circuit an output of a sample hold circuit
  • second signal processing circuit an output of another signal processing circuit
  • FIG. 1 shows an optical disk recording device using a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a timing chart for explaining the operation of the optical disk recording apparatus of FIG.
  • FIG. 3 is a circuit diagram of an embodiment of a semiconductor integrated circuit and a semiconductor device including the same according to the present invention.
  • sample hold circuit first signal processing circuit
  • 5 first capacitor 10-port one-pass filter (second signal processing circuit), 12 second capacitor
  • 20 analog switch selection switch
  • 30 buffer circuit 60 operational amplifier constituting inverting amplifier, Rl, R2 resistor constituting inverting amplifier, 120 laser diode, 124 photodiode (emitted light measurement), 128 CPU, 130 photodiode (reflected light measurement), 13 4
  • Sample and hold circuit 136 low-pass filter, 138 analog switch (selection switch), VDD power supply potential, GND ground potential.
  • FIG. 1 is an optical disk recording apparatus using a semiconductor device according to the present invention
  • FIG. 2 is a timing chart for explaining the operation of the optical disk recording apparatus of FIG. 1
  • FIG. 3 is a semiconductor integrated circuit according to the present invention and the semiconductor integrated circuit. 1 is a circuit diagram of an embodiment of a semiconductor device comprising:
  • FIG. 1 A configuration of the optical disk recording apparatus shown in FIG. 1 will be described.
  • 120 is a laser diode
  • 122 is an optical disk loaded in an optical disk recording device
  • 124 is a photodiode that measures the light emitted from the laser diode
  • 125 is a read signal processing unit
  • 126 is a read power adjustment circuit
  • 128 is a read power adjustment circuit.
  • CPU that controls the overall operation.
  • 130 is a photodiode that measures the reflected light from the optical disk 122
  • 132 is an IZV conversion circuit that converts the current from the reflected light monitoring photodiode into a voltage.
  • Reference numerals 134 and 136 are a sample hold circuit and a low-pass filter provided in parallel, and their outputs are output to the comparator 142 through the analog switch 1 38 and the gain adjustment circuit 140 and transmitted to the write power adjustment circuit 144. Is done.
  • the sample hold circuit 134 repeats the sample operation and the hold operation every time the laser diode 120 is driven based on CLK1 from the CPU 128. Then, the peak value of the magnitude for each pulse output from the IZV conversion circuit 132 via the reflected light monitoring photodiode 130 is held, and an operation is performed using the reflected light as an index.
  • the detected current in the photodiode 130 that measures the reflected light increases with time, and the converted voltage is held at the timing of the pulse of CLK1.
  • the held value is transmitted to the gain adjustment circuit 140 in the subsequent stage and is used as an index indicating the magnitude of reflected light as Vout.
  • the low-pass filter 136 in FIG. 1 integrates the pulse output from the reflected light monitoring photodiode 130 and uses the detected integrated value as an index indicating the magnitude of the reflected light.
  • the data written to the optical disk 122 which is likely to determine the index indicating the magnitude of the reflected light due to the density of the pulses output from the reflected light monitoring photodiode 130, is applied to the EFM modulation ( Eight to Fourteen Modulation), and the pulse detected by the IZV conversion circuit 132 in a certain interval
  • EFM modulation Eight to Fourteen Modulation
  • the detected current at the reflected light monitoring photodiode 130 increases with time, and the integrated value detected by the low-pass filter 136 also increases with time. Then, the detected integral value is transmitted to the subsequent gain adjustment circuit 140, and is used as an index indicating the magnitude of reflected light as Vout.
  • the sample-and-hold circuit 134 of FIG. 1 is mainly selected during low-speed writing, and the low-pass filter 136 is mainly selected during high-speed writing.
  • the value obtained through the sample-hold circuit 134 is a more accurate index, but when using the sample-and-hold circuit 134 for high-speed writing, the CLK1 shown in FIGS. 1 and 2 is also the same. This is a force that makes it difficult to form the pulse input to CLK1 because it operates at high speed.
  • the sample hold circuit 134 and the low-pass filter 136 are generally not switched at the same double speed writing.
  • the sample hold circuit 134 and the low-pass filter 136 are alternative. Is used to fine-tune the input voltage Vout to the comparator 142.
  • the optimum value Vref for writing by driving the laser diode 120 from the CPU 128 is compared with the signal from the photodiode 130 that measures the reflected light output through the gain adjustment circuit 140. After the feedback, a comparison is made so that the laser power of the laser diode 120 is the same as the value Vref from the CPU 128.
  • reference numeral 1 denotes a sample-and-hold circuit that is a first signal processing circuit, an analog switch including a P-type MOS transistor 2, an N-type MOS transistor 3, and an inverter 4, and a capacitor that is a first capacitor. It is composed of 5 and force. Capacitor 5 is connected between the ground potential and the output of sample hold circuit 1.
  • the sample hold circuit 1 determines whether to enter a sample state for sampling the input signal IN 1 or a hold state for holding the output by the clock signal CLK1.
  • the output from the sample hold circuit 1 is input to the analog switch 20 which is a selection switch.
  • 10 is a low-pass filter that is a second signal processing circuit, a resistor 11 to which the input signal IN2 is input, a capacitor 12 that is a second capacitor connected between the output and the ground potential, It is comprised by.
  • the capacitor 12 is connected between the output part of the low-pass filter 10 and the ground potential.
  • the output of this low-pass filter 10 is also input to the analog switch 20.
  • the analog switch 20 includes P-type MOS transistors 21 and 24, N-type MOS transistors 22 and 25, and inverters 23 and 26.
  • the analog switch 20 selects one of the outputs of the sample hold circuit 1 and the low-pass filter 10 according to the state of the clock signal CLK2 and outputs it to the buffer circuit 30.
  • the buffer circuit 30 uses P-type MOS transistors 31 and 32 as input transistors.
  • the sources of P-type MOS transistors 31, 32 are connected to each other and connected to the collector of PNP-type transistor 40.
  • the drains of P-type MOS transistors 31 and 32 are connected to the collectors of NPN transistors 33 and 34 that are mirror-coupled to each other.
  • the collector of NPN transistor 34 is connected to the base of NPN transistor 35, the collector of NPN transistor 35 is connected to the collector of PNP transistor 41 and the base of NPN transistor 36, and the emitter of NPN transistor 36 is NPN Connected to the collector of type transistor 38.
  • the emitter of the NPN transistor 36 becomes an output part of the buffer circuit 30.
  • An NPN transistor 37 that is mirror-coupled is connected to the NPN transistor 38, and a collector of the PNP transistor 42 is connected to the collector of the NPN transistor 37.
  • the bases of the PNP transistors 40, 41, and 42 are connected in common, and are connected to the base of the PNP transistor 39 and the emitter of the PNP transistor 43.
  • the collector of the PNP transistor 39 and the base of the PNP transistor 43 are connected to each other and connected to the ground potential via the constant current source 53.
  • the collector of the PNP transistor 43 is connected to the ground potential.
  • the emitters of the PNP transistors 39, 40, 41, and 42 are connected to the power supply potential through resistors 44, 45, 46, and 47, respectively.
  • the emitters of the NPN transistors 33, 34, 35, 37, and 38 are connected to the ground potential through resistors 48, 49, 50, 51, and 52, respectively.
  • the output of the notch circuit 30 is input to the operational amplifier 60 via the resistor R1.
  • the operational amplifier 60 uses PNP transistors 61 and 62 as input transistors, and each transistor The reference voltage V and the output of the buffer circuit 30 are input to the transistor.
  • PNP type G PNP type G
  • the emitters 61 and 62 are connected to each other and to the collector of the PNP transistor 73.
  • the collectors of NPN transistors 64 and 63 that are mirror-coupled to each other are connected to the collectors of PNP transistors 61 and 62, respectively.
  • the collector of NPN transistor 64 is connected to the base of NPN transistor 65, and the emitter of NPN transistor 65 is connected to the collector of NPN transistor 67.
  • An NPN transistor 66 is mirror-coupled to the NPN transistor 67, and the collector of the PNP transistor 74 is connected to the collector of the NPN transistor 66.
  • the collector of the NPN transistor 67 is connected to the base of the NPN transistor 68, and the collector of the PNP transistor 70 is connected to the collector of the NPN transistor 68.
  • the collector of the NPN transistor 68 becomes the output part of the operational amplifier 60.
  • a PNP transistor 69 is mirror-coupled to the PNP transistor 70, and the collector of the PNP transistor 69 is connected to the ground potential via a constant current source 71.
  • the bases of the PNP transistors 73 and 74 are connected in common, and are connected to the base of the PNP transistor 72 and the emitter of the PNP transistor 75.
  • the collector of the PNP transistor 72 and the base of the PNP transistor 75 are connected to each other and connected to the ground potential via the constant current source 87.
  • the collector of the PNP transistor 75 is connected to the ground potential.
  • the emitters of the PNP transistors 72, 73, 74, 65, 69, 70 are connected to the power supply potential VDD via resistors 76, 77, 78, 79, 80, 81, respectively.
  • the emitters of the NPN transistors 63, 64, 66 and 67 are connected to the ground potential through resistors 82, 83, 84 and 85, respectively.
  • the output of the operational amplifier 60 is fed back to the input through the resistor R2. Therefore, the resistor Rl, the operational amplifier 60, and the resistor R2 form an inverting amplifier.
  • the P-type MOS transistor 2 and the N-type MOS transistor 3 are turned on when the clock signal CLK1 is high, and the sample hold circuit 1 is sampled to sample the input signal IN1.
  • the clock signal CLK1 is low, the P-type MOS transistor 2 and the N-type MOS transistor 3 are turned off, and a hold state for holding the output of the sample hold circuit 1 is entered.
  • the input signal IN2 is input to the analog switch 20 via the low-pass filter 10. mouth
  • the filter characteristics of the one-pass filter 10 are determined by the resistance value of the resistor 11 and the capacitance value of the capacitor 12.
  • the outputs of the sample hold circuit 1 and the low pass filter 10 are input to the analog switch 20.
  • the clock signal CLK2 When the clock signal CLK2 is high, the P-type MOS transistor 21 and N-type MOS transistor 22 are on, and the P-type MOS transistor 24 and N-type MOS transistor 25 are off. Output from analog switch 20.
  • the clock signal CLK2 When the clock signal CLK2 is low, the P-type MOS transistor 21 and N-type MOS transistor 22 are turned off, and the P-type MOS transistor 24 and N-type MOS transistor 25 are turned on. Output from switch 20.
  • the output of the analog switch 20 is input to the buffer circuit 30.
  • the gate voltage of the P-type MOS transistor 32 decreases, and the current flowing through the PNP transistor 40 is input to the base of the NPN transistor 35 via the P-type MOS transistor 32. 35 turns on.
  • the current that flows in the PNP transistor 41 is absorbed and absorbed as the collector current of the NPN transistor 35. Therefore, the NPN transistor 36 is also turned off because sufficient current is not supplied to the base of the NPN transistor 36. It becomes a state.
  • the NPN transistor 38 is mirror-coupled to the NPN transistor 37, and the collector of the NPN transistor 37 is supplied with a constant current from the PNP transistor 42.
  • the output of the buffer circuit 30 is input to the operational amplifier 60 via the resistor R1. Buffer times When the output of the circuit 30 decreases, the current flowing through the PNP transistor 62 decreases due to the decrease in the base voltage, and most of the current flowing through the PNP transistor 73 flows into the PNP transistor 62. Thus, the current supplied to the base of the NPN transistor 65 decreases. Along with this, the emitter current of the NPN transistor 65 decreases, and the current supplied to the base of the NPN transistor 68 also decreases. Therefore, since the collector current of the NPN transistor 68 is less than the constant current flowing through the PNP transistor 70, the output potential of the operational amplifier 60 rises.
  • the analog switch 20 When the clock signal CLK2 is high, the analog switch 20 is in a selection state in which the output of the sample hold circuit 1 is output to the operational amplifier 60 via the buffer circuit 30. Output power of operational amplifier 60 The current flowing through resistors Rl and R2 is i, the output voltage of operational amplifier 60 is V, and the output voltage of sample hold circuit 1 through analog switch 20 is V.
  • resistance values of resistors Rl and R2 that determine the amplification factor of operational amplifier 60 are R, R, and
  • Equation 4 and Equation 5 are modified to obtain the following equation.
  • Equation 6 shows that the output voltage of the operational amplifier 60 is not affected by the on-resistance of the analog switch 20. That is, the output signal is not distorted. This is because the current i flowing through the resistors Rl and R2 does not flow to the analog switch 20 because the buffer circuit 30 exists at the subsequent stage of the analog switch 20.
  • the output of the sample hold circuit 1 and the output of the low pass filter 10 are directly input to the analog switch 20 without going through a notfer circuit. Whether the output of the sample hold circuit 1 or the output of the low-pass filter 10 is input to the buffer circuit 30 through the analog switch 20 depending on whether the clock signal CL K2 is high or low. The input impedance of the buffer circuit 30 is high. Therefore, no current flows through the analog switch 20. Therefore, the charge stored in the capacitor 5 of the sample hold circuit 1 is not lost, and the filter characteristics of the low-pass filter 10 are not affected.
  • the semiconductor integrated circuit shown in FIG. 3 has one buffer circuit less than the conventional semiconductor integrated circuit shown in FIG. 4, so that the circuit scale can be reduced and the power consumption can be reduced. .
  • the present invention has been devised for the case where the first signal processing circuit is a sample and hold circuit, it can also be applied to another signal processing circuit in which a capacitor is connected to the output. Further, if the second signal processing circuit has a capacitor connected to the output as in the low-pass filter 10 (for example, a peak hold circuit), it is possible to reduce the number of notifier circuits as described above. I can't.
  • the low-pass filter 10 for example, a peak hold circuit
  • the semiconductor integrated circuit of the present invention alone or sealed together with another semiconductor integrated circuit becomes a semiconductor device.
  • the present invention is not limited to the above-described embodiments, and various design changes can be made within the scope of the matters described in the claims.
  • the analog switch 20 that is a selection switch is added to the sample-and-hold circuit that is the first signal processing circuit and the low-pass filter that is the second signal processing circuit, and the output of the other signal processing circuit is input. It is also possible to select and output them.
  • the semiconductor integrated circuit and the semiconductor device including the same include an output of a sample hold circuit (first signal processing circuit) and an output of another signal processing circuit (second signal processing circuit).
  • first signal processing circuit an output of a sample hold circuit
  • second signal processing circuit an output of another signal processing circuit

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Abstract

　サンプルホールド回路の出力と他の信号処理回路の出力とを選択して動作する部分が複数箇所に存在する半導体集積回路においてその出力信号の歪みを低減することを目的とする。 　この半導体集積回路は、コンデンサ５が出力に接続されたサンプルホールド回路１と、他の信号処理回路であるローパスフィルタ１０と、サンプルホールド回路１の出力とローパスフィルタ１０の出力とを選択して出力するアナログスイッチ２０と、アナログスイッチ２０の出力を入力とするバッファ回路３０と、バッファ回路の後段に設けられ、少なくとも第１および第２の抵抗とを有する増幅器と、を備える。

Description

半導体集積回路、および半導体装置、および光ディスク記録装置 技術分野
[0001] 本発明は、光ディスク記録装置に用いられ、並列に設けられた信号処理回路から の出力を選択スィッチにより選択して出力する箇所を有する半導体集積回路、およ びそれを備える半導体装置、およびそれを備えた光ディスク記録装置にに関するも のである。
背景技術
[0002] 信号処理回路の 1つであるサンプルホールド回路は、出力部分に電荷を蓄積する ためのコンデンサが接続されているため、バッファ回路を介して後段の負荷回路と接 続される。すなわち、サンプルホールド回路は、ノッファ回路を介さずに後段の負荷 回路に接続すると、コンデンサに蓄積された電荷が後段の負荷回路に流れてしまい 、ホールド機能を果たしにくくなつてしまう。また、ローパスフィルタなどの信号処理回 路にあっても、後段の負荷回路の入力インピーダンスの影響を避けるため、バッファ 回路を介して後段の負荷回路と接続される。
[0003] 光ディスク装置に用いられる半導体集積回路では、サンプルホールド回路の出力と 他の信号処理回路の出力とを選択して動作する部分が複数箇所に存在する (例え ば特許文献 1)。このような例としては、図 4に示すような、ノ ッファ回路 30aを介したサ ンプルホールド回路 1からの出力と、バッファ回路 30bを介したローパスフィルタ 10か らの出力とをアナログスィッチ 20で選択し、その出力を抵抗 R101、オペアンプ 60、 抵抗 R102からなる反転増幅器により増幅して出力する部分を有する半導体集積回 路がある。
[0004] 特許文献 1：特開 2002— 325039号公報
発明の開示
発明が解決しょうとする課題
[0005] 本願発明者は、図 4に示すような半導体集積回路では、オペアンプ 60の出力の振 幅が小さい場合に出力信号に歪みが生じる問題に直面し、以下のように考察した。 [0006] クロック信号 CLK2がハイであるとき、アナログスィッチ 20はバッファ回路 30aを介し たサンプルホールド回路 1からの出力をオペアンプ 60に出力するような選択状態で ある。オペアンプ 60の出力力も抵抗 R102, R101を経て流れる電流を i、オペアンプ 60からの出力電圧を V 、バッファ回路 30aを介したサンプルホールド回路 1の出
OUT
力電圧を V 、オペアンプ 60の増幅率を決定する抵抗 R101, R102の抵抗値をそ
SHO
れぞれ R ， R 、アナログスィッチ 20のオン抵抗を R 、オペアンプ 60に入力される
101 102 SW
リファレンス電圧を V とすると、以下の式が成立する。
ref
[0007] [数 1]
^- V^ - i x R,,,, …'(式 1)
[0008] [数 2]
Vull( - i(Rl02+ R10l+ Rsw ) = VSHO . . . . (式 2 )
[0009] 式 1,式 2を変形し、次の式が得られる。
[0010] [数 3]
、
V。", · · · · (式
Figure imgf000004_0001
[0011] 式 3は、オペアンプ 60の出力がアナログスィッチ 20のオン抵抗 R のために所望の
SW
出力からずれ、そして歪むことを示している。特に、アナログスィッチ 20のオン抵抗 R
S
は入力される電圧が中間付近にあると大きく変動するため、オペアンプ 60の出力の
W
振幅が小さい場合はオペアンプ 60の出力信号の歪みは相対的に大きくなるのであ る。
[0012] 本発明は、以上の事由に鑑み、サンプルホールド回路の出力と他の信号処理回路 の出力とを選択して動作する部分が複数箇所に存在する半導体集積回路において その出力信号の歪みを低減することを目的とする。
課題を解決するための手段
[0013] 請求項 1に記載の発明は、第 1のコンデンサを有し、第 1のコンデンサが出力部分 に接続された第 1の信号処理回路と、
前記第一の信号処理回路と並列して設けられた第 2の信号処理回路と、 前記第 1の信号処理回路の出力と前記第 2の信号処理回路の出力とを選択して出 力する選択スィッチと、
前記選択スィッチの出力が入力されるノ ッファ回路と、
前記バッファ回路の後段に設けられ、少なくとも第 1および第 2の抵抗とを有する増幅 器と、を備えることを特徴とする半導体集積回路である。
[0014] 請求項 2に記載の発明は、請求項 1に記載の半導体集積回路において、前記第 2 の信号処理回路はさらに第 2のコンデンサを有し、前記第 2のコンデンサが出力部分 に接続されていることを特徴とする半導体集積回路である。
[0015] 請求項 3に記載の発明は、請求項 1または 2に記載の半導体集積回路において、 前記第 1の信号処理回路はサンプルホールド回路であることを特徴とする半導体集 積回路である。
[0016] 請求項 4に記載の発明は、請求項 1ないし 3のいずれかに記載の半導体集積回路 にお 、て、前記選択スィッチはアナログスィッチであることを特徴とする半導体集積 回路である。
[0017] 請求項 5に記載の発明は、請求項 1ないし 4のいずれかに記載の半導体集積回路 にお 、て、前記第 2の信号処理回路はローパスフィルタであることを特徴とする半導 体集積回路である。
[0018] 請求項 6に記載の発明は、光ディスクからの反射光を測定したフォトダイオードから の検出電流が電圧に変換され、前記変換された電圧が入力されるサンプルホールド 回路及びローパスフィルタと、
前記サンプルホールド回路の出力と前記ローパスフィルタの出力とを選択して出力 する選択スィッチと、
前記選択スィッチの出力が入力されるノ ッファ回路と、
前記バッファ回路の後段に設けられ、少なくとも第 1および第 2の抵抗とを有する増幅 器と、を備え、
前記サンプルホールド回路と前記ローパスフィルタとは並列して設けられ、前記光デ イスクへの書き込み速度に応じて前記選択スィッチの制御が行われることを特徴とす る半導体集積回路である。
[0019] 請求項 7に記載の発明は、請求項 1ないし請求項 6のいずれかに記載の半導体集 積回路を備えることを特徴とする半導体装置である。
[0020] 請求項 8に記載の発明は、請求項 7記載の半導体装置を備え、光ディスクへの書き 込みを行う際にレーザのパワーを測定するフォトダイオードからの出力に応じて前記 レーザパワーの最適値を設定し、前記設定された最適値と、前記光ディスク力 の反 射光を測定したフォトダイオードで測定された測定値とを、比較して前記レーザダイ オードの射出光の強度を調整することを特徴とする光ディスク記録装置である。 発明の効果
[0021] 本発明の半導体集積回路およびそれを備える半導体装置は、サンプルホールド回 路 (第 1の信号処理回路)の出力と他の信号処理回路 (第 2の信号処理回路)の出力 とを選択して動作する部分において、第 1の信号処理回路の出力が先ず選択スイツ チにより選択され、次にバッファ回路を経て出力されるので、出力信号の歪みを低減 することができる。
図面の簡単な説明
[0022] [図 1]本発明の実施形態に係る半導体装置を用いた光ディスク記録装置
[図 2]図 1の光ディスク記録装置の動作を説明するためのタイミングチャート
[図 3]本発明に係る半導体集積回路およびそれを備える半導体装置の実施形態の 回路図
[図 4]従来の半導体集積回路の回路図
符号の説明
[0023] 1 サンプルホールド回路（第 1の信号処理回路）、 5 第 1のコンデンサ、 10 口 一パスフィルタ（第 2の信号処理回路）、 12 第 2のコンデンサ、 20 アナログスィ ツチ (選択スィッチ）、 30 バッファ回路、 60 反転増幅器を構成するオペアンプ、 Rl, R2 反転増幅器を構成する抵抗、 120 レーザダイオード、 124 フォトダ ィオード (射出光測定）、 128 CPU, 130 フォトダイオード (反射光測定）、 13 4 サンプルホールド回路、 136 ローパスフィルタ、 138 アナログスィッチ（選択 スィッチ）、 VDD 電源電位、 GND 接地電位。
発明を実施するための最良の形態 [0024] 以下、本発明を実施するための最良の形態について説明する。図 1は本発明に係 る半導体装置を用 、た光ディスク記録装置、図 2は図 1の光ディスク記録装置の動作 を説明するためのタイミングチャート、図 3は本発明に係る半導体集積回路およびそ れを備える半導体装置の実施形態の回路図である。
[0025] 図 1に示す光ディスク記録装置の構成を述べる。同図において 120はレーザダイォ ード、 122は光ディスク記録装置に装填された光ディスク、 124はレーザダイオードの 射出光を測定するフォトダイオード、 125はリード信号処理部、 126はリードパワー調 整回路、 128は全体の動作を制御する CPUである。 130は光ディスク 122からの反 射光を測定するフォトダイオード、 132は反射光モニタ用フォトダイオードからの電流 を電圧へと変換する IZV変換回路である。 134、 136はそれぞれ並列して設けられ たサンプルホールド回路とローパスフィルタであり、それらの出力はアナログスィッチ 1 38、およびゲイン調整回路 140を通してコンパレータ 142へと出力され、ライトパワー 調整回路 144へと伝達される。
[0026] 図 1に示す光ディスク記録装置の動作について、 133に示す部位を中心に説明す る。サンプルホールド回路 134は、 CPU128からの CLK1に基づいて、レーザダイォ ード 120が駆動されるごとにサンプル動作とホールド動作を繰り返す。そして反射光 モニタ用フォトダイオード 130を経て IZV変換回路 132から出力されるパルス毎の大 きさのピーク値を保持し、反射光の大きさを示す指標とする動作を行う。図 2 (A)では 、時間の経過と共に反射光を測定するフォトダイオード 130での検出電流が大きくな つており、それを変換した電圧を CLK1のパルスのタイミングでホールドしている。そ してホールドした値を後段のゲイン調整回路 140に伝達し Voutとして反射光の大き さを示す指標としている。
[0027] また、図 1のローパスフィルタ 136は、反射光モニタ用フォトダイオード 130から出力 されるパルスに対して積分を行い、この検出された積分値を反射光の大きさを示す指 標とする。この方法によると、反射光モニタ用フォトダイオード 130から出力されるパ ルスの粗密によって反射光の大きさを示す指標が決定されてしまいそうである力 光 ディスク 122に書き込まれるデータには EFM変調（Eight to Fourteen Modula tion)がなされており、ある一定の区間では IZV変換回路 132で検出するパルスの 粗密区間が等しくなるよう調整されているので、そういった問題は起こらない。図 2 (B )では、時間の経過ともに反射光モニタ用フォトダイオード 130での検出電流が大きく なっており、それにつれてローパスフィルタ 136で検出された積分値も大きくなつてい る。そして検出された積分値を後段のゲイン調整回路 140に伝達し、 Voutとして反 射光の大きさを示す指標として!ヽる。
[0028] なお、図 1のサンプルホールド回路 134は主に低倍速書き込み時に選択され、ロー パスフィルタ 136は主に高倍速書き込み時に選択される。その理由は、サンプルホー ルド回路 134を経た値の方がより正確な指標となるのだが、高倍速書き込み時にお いてはサンプルホールド回路 134を用いる際に、図 1と図 2に示す CLK1も同じく高 倍速で動作することになり、この CLK1に入力されるパルスを形成するのが困難とな る力 である。また上記理由から、同じ倍速の書き込み時においてはサンプルホール ド回路 134とローパスフィルタ 136とが切り替えられることは一般的に行われない。
[0029] 図 1のゲイン調整回路 140では、装填される光ディスク 122の種類 (例えば CD— R 、 CD-RW)が切り替えられた場合や、サンプルホールド回路 134とローパスフィル タ 136とが択一的に選択された際において、コンパレータ 142への入力電圧 Voutを 微調整するために用いられる。
[0030] コンパレータ 142では、 CPU128からレーザダイオード 120を駆動して書き込みを 行うための最適値 Vrefと、ゲイン調整回路 140を経て出力される反射光を測定した フォトダイオード 130からの信号とが比較され、帰還を経て、レーザダイオード 120の レーザパワーを CPU128からの値 Vrefと同じにすべく比較が行われる。
[0031] 次に図 1に示す鎖線部 133について、図 3を用いて詳細に説明する。同図におい て 1は第 1の信号処理回路であるサンプルホールド回路であり、 P型 MOSトランジス タ 2、 N型 MOSトランジスタ 3、インバータ 4により構成されるアナログスィッチと、第 1 のコンデンサであるコンデンサ 5と、力 構成されている。コンデンサ 5は、接地電位と サンプルホールド回路 1の出力部分との間に接続されている。このサンプルホールド 回路 1は、クロック信号 CLK1により、入力信号 IN 1をサンプルするサンプル状態にな るか出力を保持するホールド状態になるかを決定する。サンプルホールド回路 1から の出力は選択スィッチであるアナログスィッチ 20に入力される。 [0032] 10は第 2の信号処理回路であるローパスフィルタであり、入力信号 IN2が入力され る抵抗 11と、出力と接地電位との間に接続された第 2のコンデンサであるコンデンサ 12と、により構成されている。コンデンサ 12は、ローパスフィルタ 10の出力部分と接 地電位との間に接続されている。このローパスフィルタ 10も、その出力がアナログスィ ツチ 20に入力される。
[0033] アナログスィッチ 20は、 P型 MOSトランジスタ 21, 24、 N型 MOSトランジスタ 22, 2 5、インバータ 23, 26から構成されている。このアナログスィッチ 20は、クロック信号 C LK2の状態により、サンプルホールド回路 1とローパスフィルタ 10のいずれかの出力 を選択してバッファ回路 30に出力する。
[0034] バッファ回路 30は、 P型 MOSトランジスタ 31, 32を入力トランジスタとする。 P型 M OSトランジスタ 31, 32のソースは互いに接続されて PNP型トランジスタ 40のコレクタ に接続される。 P型 MOSトランジスタ 31, 32のドレインはそれぞれ互いにミラー結合 される NPN型トランジスタ 33, 34のコレクタに接続される。 NPN型トランジスタ 34の コレクタは NPN型トランジスタ 35のベースに接続され、 NPN型トランジスタ 35のコレ クタは PNP型トランジスタ 41のコレクタと NPN型トランジスタ 36のベースに接続され、 NPN型トランジスタ 36のェミッタは NPN型トランジスタ 38のコレクタへ接続される。 N PN型トランジスタ 36のェミッタは、バッファ回路 30の出力部分となる。 NPN型トラン ジスタ 38にはミラー結合される NPN型トランジスタ 37が接続され、 NPN型トランジス タ 37のコレクタには PNP型トランジスタ 42のコレクタが接続される。 PNP型トランジス タ 40, 41, 42のベースは共通に接続され、 PNP型トランジスタ 39のベースと PNP型 トランジスタ 43のェミッタに接続される。 PNP型トランジスタ 39のコレクタと PNP型トラ ンジスタ 43のベースは互いに接続され、定電流源 53を介して接地電位に接続される 。 PNP型トランジスタ 43のコレクタは接地電位に接続される。 PNP型トランジスタ 39, 40, 41, 42のェミッタはそれぞれ抵抗 44, 45, 46, 47を介して電源電位に接続さ れる。 NPN型トランジスタ 33, 34, 35, 37, 38のェミッタはそれぞれ抵抗 48, 49, 5 0, 51, 52を介して接地電位に接続される。そして、このノッファ回路 30の出力は抵 抗 R 1を介してオペアンプ 60に入力される。
[0035] オペアンプ 60は、 PNP型トランジスタ 61, 62を入力トランジスタとし、それぞれのト ランジスタにはリファレンス電圧 V とバッファ回路 30の出力が入力される。 PNP型ト
ref
ランジスタ 61 , 62のェミッタは互 、に接続されて PNP型トランジスタ 73のコレクタに 接続される。 PNP型トランジスタ 61, 62のコレクタには互いにミラー結合される NPN 型トランジスタ 64, 63のコレクタがそれぞれ接続される。 NPN型トランジスタ 64のコレ クタは NPN型トランジスタ 65のベースに接続され、 NPN型トランジスタ 65のェミッタ は NPN型トランジスタ 67のコレクタに接続される。
NPN型トランジスタ 67には NPN型トランジスタ 66がミラー結合されており、 NPN型ト ランジスタ 66のコレクタには PNP型トランジスタ 74のコレクタが接続される。 NPN型ト ランジスタ 67のコレクタは NPN型トランジスタ 68のベースに接続され、 NPN型トラン ジスタ 68のコレクタには PNP型トランジスタ 70のコレクタが接続される。 NPN型トラン ジスタ 68のコレクタは、オペアンプ 60の出力部分となる。 PNP型トランジスタ 70には PNP型トランジスタ 69がミラー結合されており、 PNP型トランジスタ 69のコレクタは定 電流源 71を介して接地電位に接続される。 PNP型トランジスタ 73, 74のベースは共 通に接続され、 PNP型トランジスタ 72のベースと PNP型トランジスタ 75のェミッタに 接続される。 PNP型トランジスタ 72のコレクタと PNP型トランジスタ 75のベースは互 いに接続され、定電流源 87を介して接地電位に接続される。 PNP型トランジスタ 75 のコレクタは接地電位に接続される。 PNP型トランジスタ 72, 73, 74, 65, 69, 70の ェミッタはそれぞれ抵抗 76, 77, 78, 79, 80, 81を介して電源電位 VDDに接続さ れる。 NPN型トランジスタ 63, 64, 66, 67のェミッタはそれぞれ抵抗 82, 83, 84, 8 5を介して接地電位に接続される。そして、このオペアンプ 60の出力は抵抗 R2を介 して入力に帰還されるものであり、したがって、抵抗 Rl、オペアンプ 60、及び抵抗 R2 は反転増幅器を形成して 、るのである。
[0036] 次に、同図に示す半導体集積回路の動作について説明する。サンプルホールド回 路 1は、クロック信号 CLK1がハイのとき P型 MOSトランジスタ 2と N型 MOSトランジス タ 3がオンの状態となり、入力信号 IN 1をサンプルするサンプル状態となる。逆に、ク ロック信号 CLK1がローのとき P型 MOSトランジスタ 2と N型 MOSトランジスタ 3はォ フとなり、サンプルホールド回路 1の出力を保持するホールド状態となる。
[0037] 入力信号 IN2は、ローパスフィルタ 10を介してアナログスィッチ 20に入力される。口 一パスフィルタ 10のフィルタ特性は抵抗 11の抵抗値とコンデンサ 12の容量値によつ て定められる。
[0038] サンプルホールド回路 1とローパスフィルタ 10の出力は、アナログスィッチ 20へ入 力される。クロック信号 CLK2がハイであるときは、 P型 MOSトランジスタ 21と N型 M OSトランジスタ 22がオン、 P型 MOSトランジスタ 24と N型 MOSトランジスタ 25がオフ となることからサンプルホールド回路 1からの信号がアナログスィッチ 20より出力され る。クロック信号 CLK2がローであるときは、 P型 MOSトランジスタ 21と N型 MOSトラ ンジスタ 22がオフ、 P型 MOSトランジスタ 24と N型 MOSトランジスタ 25がオンとなる ことからローパスフィルタ 10からの信号がアナログスィッチ 20より出力される。
[0039] アナログスィッチ 20の出力はバッファ回路 30に入力される。アナログスィッチ 20か らの出力が下がる場合、 P型 MOSトランジスタ 32のゲート電圧が下がり、 PNP型トラ ンジスタ 40に流れる電流が P型 MOSトランジスタ 32を経て NPN型トランジスタ 35の ベースに入力されてこのトランジスタ 35がオンする。すると PNP型トランジスタ 41に流 れる電流は NPN型トランジスタ 35のコレクタ電流として吸!、込まれるので、 NPN型ト ランジスタ 36のベースには十分な電流が供給されなくなること力も NPN型トランジス タ 36はオフ状態となる。一方、 NPN型トランジスタ 38は NPN型トランジスタ 37とミラ 一結合されており、 NPN型トランジスタ 37のコレクタには PNP型トランジスタ 42から の定電流が供給されて 、ること力 、 NPN型トランジスタ 38のコレクタはバッファ回路 30の入力信号の状態にかかわらず常に一定電流を吸い込む。よって、ノ ッファ回路 30の出力電位は下がる。逆に、アナログスィッチ 20からの出力が上がる場合、 P型 M OSトランジスタ 32のゲート電圧が上がり、 PNP型トランジスタ 40に流れる電流が P型 MOSトランジスタ 32にて遮断され NPN型トランジスタ 35がオフする。すると PNP型ト ランジスタ 41に流れる電流は NPN型トランジスタ 36にベース電流を供給するので、 NPN型トランジスタ 36はオン状態となる。 NPN型トランジスタ 36のェミッタ電流は N PN型トランジスタ 38に流れる一定電流よりも多くなるため、バッファ回路 30の出力電 位は上がる。したがって、ノ ッファ回路 30の出力は、アナログスィッチ 20の出力と同 位相で変化して追従する。
[0040] バッファ回路 30の出力は抵抗 R1を介してオペアンプ 60に入力される。バッファ回 路 30の出力が下がる場合、 PNP型トランジスタ 62はベース電圧が下がって流れる電 流が増加し、 PNP型トランジスタ 73に流れる電流の多くが PNP型トランジスタ 62へと 流れ込むため、 PNP型トランジスタ 61を介して NPN型トランジスタ 65のベースに供 給される電流は減少する。これに伴い、 NPN型トランジスタ 65のェミッタ電流が減少 し、 NPN型トランジスタ 68のベースに供給される電流も減少する。したがって、 NPN 型トランジスタ 68のコレクタ電流は PNP型トランジスタ 70に流れる一定電流よりも少 なくなるため、オペアンプ 60の出力電位は上昇する。逆に、バッファ回路 30の出力 が上がる場合、 PNP型トランジスタ 62はベース電圧が上がって流れる電流が減少し 、 PNP型トランジスタ 73に流れる電流のうち PNP型トランジスタ 61を介して NPN型ト ランジスタ 65のベースへ供給される電流が増加する。これに伴い、 NPN型トランジス タ 65のェミッタ電流が増加し、 NPN型トランジスタ 68のベースに供給される電流も増 加する。したがって、 NPN型トランジスタ 68のコレクタ電流は PNP型トランジスタ 70 に流れる一定電流よりも多くなるため、オペアンプ 60の出力電位は下降する。
[0041] クロック信号 CLK2がハイであるとき、アナログスィッチ 20はサンプルホールド回路 1の出力をバッファ回路 30を介してオペアンプ 60に出力するような選択状態である。 オペアンプ 60の出力力 抵抗 Rl, R2を経て流れる電流を i、オペアンプ 60の出力 電圧を V 、アナログスィッチ 20を介したサンプルホールド回路 1の出力電圧を V
OUT SH
、オペアンプ 60の増幅率を決定する抵抗 Rl， R2の抵抗値をそれぞれ R， R、オペ
O 1 2 アンプ 60に入力されるリファレンス電圧を V とすると、以下の式が成立する。
ref
[0042] 画
ν =ν。„,— i x R, …'(式 4)
[0043] [数 5]
Vou, - i(R2+ R1) = VSHO . . . . (式 5 )
[0044] 式 4,式 5を変形し、次の式が得られる。
[0045] [数 6]
V„,„= R 2( Vf VsH0) + Vre/ . . . . (式 6 )
[0046] 式 6は、オペアンプ 60の出力電圧がアナログスィッチ 20のオン抵抗に影響されな い、すなわち出力信号が歪まないことを示している。これは、アナログスィッチ 20の後 段にバッファ回路 30が存在するので、抵抗 Rl, R2を経て流れる電流 iがアナログス イッチ 20には流れないためである。
[0047] さらに、アナログスィッチ 20にはサンプルホールド回路 1の出力とローパスフィルタ 1 0の出力とが、ノ ッファ回路を介することなく直接に入力されている。クロック信号 CL K2がハイかローかによつてサンプルホールド回路 1の出力かローパスフィルタ 10の 出力かが、アナログスィッチ 20を介してバッファ回路 30に入力される力 バッファ回 路 30の入力インピーダンスは高 、ためにアナログスィッチ 20には電流は流れな 、。 したがって、サンプルホールド回路 1のコンデンサ 5に蓄積された電荷が失われること もなぐローパスフィルタ 10のフィルタ特性も影響を受けることがない。
[0048] また、図 3に示す半導体集積回路は、図 4に示した従来の半導体集積回路に比べ てバッファ回路が 1個少ないので、回路規模を小さくでき、また消費電力を少なくする ことができる。
[0049] なお、本発明は第 1の信号処理回路がサンプルホールド回路である場合について 案出されたのであるが、コンデンサが出力に接続された別の信号処理回路にも適用 することができる。また、第 2の信号処理回路は、ローパスフィルタ 10のようにコンデン サが出力に接続されたもの（例えばピークホールド回路など)であれば上記のように ノ ッファ回路を少なくできる力 これには限られない。
[0050] 本発明の半導体集積回路はそれのみで、あるいは他の半導体集積回路と一緒に 封止されて半導体装置となる。
[0051] 本発明は、上述した実施形態に限られることなぐ特許請求の範囲に記載した事項 の範囲内でのあらゆる設計変更が可能である。例えば選択スィッチであるアナログス イッチ 20は、第 1の信号処理回路であるサンプルホールド回路や第 2の信号処理回 路であるローノ スフィルタに追加して他の信号処理回路の出力が入力され、それらを 選択して出力するようにすることも可能である。
産業上の利用可能性
[0052] 本発明の半導体集積回路およびそれを備える半導体装置は、サンプルホールド回 路 (第 1の信号処理回路)の出力と他の信号処理回路 (第 2の信号処理回路)の出力 とを選択して動作する部分において、第 1の信号処理回路の出力が先ず選択スイツ チにより選択され、次にバッファ回路を経て出力されるので、出力信号の歪みを低減 することができる。

Claims

請求の範囲
[1] 第 1のコンデンサを有し、第 1のコンデンサが出力部分に接続された第 1の信号処 理回路と、
前記第 1の信号処理回路と並列して設けられた第 2の信号処理回路と、 前記第 1の信号処理回路の出力と前記第 2の信号処理回路の出力とを選択して出 力する選択スィッチと、
前記選択スィッチの出力が入力されるノ ッファ回路と、
前記バッファ回路の後段に設けられ、少なくとも第 1および第 2の抵抗とを有する増 幅器と、
を備えることを特徴とする半導体集積回路。
[2] 請求項 1に記載の半導体集積回路において、前記第 2の信号処理回路はさらに第
2のコンデンサを有し、前記第 2のコンデンサが出力部分に接続されていることを特 徴とする半導体集積回路。
[3] 請求項 1または 2に記載の半導体集積回路において、前記第 1の信号処理回路は サンプルホールド回路であることを特徴とする半導体集積回路。
[4] 請求項 1な 、し 3の 、ずれかに記載の半導体集積回路にお 、て、前記選択スイツ チはアナログスィッチであることを特徴とする半導体集積回路。
[5] 請求項 1ないし 4のいずれかに記載の半導体集積回路において、前記第 2の信号 処理回路はローパスフィルタであることを特徴とする半導体集積回路。
[6] 光ディスクからの反射光を測定したフォトダイオードからの検出電流が電圧に変換 され、前記変換された電圧が入力されるサンプルホールド回路及びローパスフィルタ と、
前記サンプルホールド回路の出力と前記ローパスフィルタの出力とを選択して出力 する選択スィッチと、
前記選択スィッチの出力が入力されるノ ッファ回路と、
前記バッファ回路の後段に設けられ、少なくとも第 1および第 2の抵抗とを有する増 幅器と、を備え、
前記サンプルホールド回路と前記ローパスフィルタとは並列して設けられ、前記光 ディスクへの書き込み速度に応じて前記選択スィッチの制御が行われることを特徴と する半導体集積回路。
[7] 請求項 1ないし請求項 6のいずれかに記載の半導体集積回路を備えることを特徴と する半導体装置。
[8] 請求項 7記載の半導体装置を備え、レーザの射出光を測定するフォトダイオードと 、光ディスクからの反射光を測定するフォトダイオードとからの出力に応じてレーザダ ィオードを駆動するための最適値を設定し、光ディスクへの書き込みを行う際にお ヽ て、前記設定された最適値と、前記光ディスクからの反射光を測定するフォトダイォ ードで測定された測定値とを、比較してレーザダイオードから射出されるレーザの強 度を調整することを特徴とする光ディスク記録装置。
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