WO2006059381A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Definitions

  • the present invention relates to a semiconductor device and a semiconductor device manufacturing technique, and more particularly to a semiconductor device in which a diode element chip or the like is sealed and a technique effective when applied to the manufacturing technique.
  • a diode package can be manufactured by encapsulating them.
  • Patent Document 1 describes a technique for manufacturing a surface-mount package semiconductor electronic component using a lead frame.
  • Patent Document 2 In US Patent Application Publication No. 2003Z0076666 (Patent Document 2) and German Patent Application Publication No. 10148042 (Patent Document 3), a semiconductor chip is mounted on a chip island. A technique for wire bonding of the electrodes and contact islands is described.
  • Patent Document 1 JP-A-8-236672
  • Patent Document 2 US Patent Application Publication No. 2003Z0076666
  • Patent Document 3 German Patent Application Publication No. 10148042
  • a plurality of semiconductor chips such as diode element chips are die-bonded on the plurality of tabs.
  • a plurality of semiconductor chips are encapsulated in the same package by connecting the electrodes and the post portion by wire bonding and forming a sealing resin so as to include a plurality of semiconductor chips. It is possible to manufacture semiconductor packages wear. However, it is easy to manufacture a semiconductor package with a simple configuration by mounting a semiconductor chip on the tab and performing second bonding of the bonding wire on the post, but manufacturing a semiconductor package with a complicated circuit configuration It is not easy to do.
  • the tab on which the semiconductor chip is mounted and the post portion to be wire-bonded are determined by cutting the lead frame. For this reason, after confirming the circuit configuration of the mounting board, the lead frame is cut, the tab for mounting the semiconductor chip and the post portion for wire bonding are formed, and then the die bonding process is started. TAT) is slow. In addition, changing the lead frame to be used for each desired circuit of the semiconductor package increases the manufacturing cost.
  • An object of the present invention is to provide a technique capable of easily manufacturing a semiconductor device having a complicated circuit configuration.
  • Another object of the present invention is to provide a technique capable of easily manufacturing a semiconductor device having a desired circuit configuration.
  • the present invention is manufactured using a semiconductor substrate using a diode element chip that is manufactured using a semiconductor substrate and has a first front electrode formed on the surface thereof and a first back electrode formed on the back surface thereof.
  • a resistance element chip having a second front surface electrode formed on the front surface and a second back surface electrode formed on the rear surface thereof is sealed in the same package.
  • the present invention provides a plurality of conductor portions having the same shape and arranged at equal intervals in a first direction and a second direction intersecting the first direction, and the plurality of conductors
  • the present invention also includes a step of mounting a plurality of semiconductor chips on the plurality of conductor portions of a substrate having a plurality of conductor portions, and mounting the surface electrode of each semiconductor chip and the semiconductor chip. ! /, A step of electrically connecting the conductor portions or between the conductor portions via bonding wires, and sealing the plurality of conductor portions, the plurality of semiconductor chips, and the bonding wires. A step of sealing with a resin and a step of cutting the sealing resin are performed, and the cutting position of the sealing resin is changed according to a desired circuit.
  • the present invention provides a process of mounting a plurality of semiconductor chips on the plurality of conductor portions of a substrate or frame having a plurality of conductor portions, and depending on a desired circuit, each of the semiconductor chips.
  • a step of sealing the semiconductor chip and the bonding wire with a sealing resin
  • the present invention also includes a step of mounting a plurality of semiconductor chips on the plurality of conductor portions of a substrate or frame having a plurality of conductor portions, and mounting a surface electrode of each semiconductor chip and the semiconductor chip.
  • the step of electrically connecting the conductor portions or between the conductor portions via bonding wires, and sealing the plurality of conductor portions, the plurality of semiconductor chips, and the bonding wires are sealed.
  • a step of sealing with a resin, and the base In the plate or the frame, the plurality of conductor portions have the same shape and are arranged at equal intervals in the first direction and in the second direction intersecting the first direction.
  • a semiconductor device (semiconductor package) having a complicated circuit configuration can be easily manufactured.
  • a semiconductor device (semiconductor package) having a desired circuit configuration can be easily manufactured.
  • FIG. 1 is a circuit diagram showing an antenna switch module circuit.
  • FIG. 2 is a fragmentary cross-sectional view of the diode element chip during the manufacturing process.
  • FIG. 3 is a fragmentary cross-sectional view of the diode element chip during a manufacturing step following that of FIG. 2;
  • FIG. 4 is a fragmentary cross-sectional view of the diode element chip during a manufacturing step following that of FIG. 3;
  • FIG. 5 is a fragmentary cross-sectional view of the diode element chip during a manufacturing step following that of FIG. 4;
  • FIG. 6 is a fragmentary cross-sectional view of the resistance element chip during the manufacturing process.
  • FIG. 7 is a fragmentary cross-sectional view of the resistance element chip during a manufacturing step following that of FIG. 6;
  • FIG. 8 is a fragmentary cross-sectional view of the resistance element chip during a manufacturing step following that of FIG. 7;
  • FIG. 9 is a fragmentary cross-sectional view of the resistance element chip during a manufacturing step following that of FIG. 8;
  • FIG. 10 is a fragmentary cross-sectional view of the resistance element chip during a manufacturing step following that of FIG. 9;
  • FIG. 11 is a fragmentary cross-sectional view of the resistance element chip during a manufacturing step following that of FIG. 10;
  • FIG. 12 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process of the embodiment of the present invention.
  • FIG. 13 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 12;
  • FIG. 14 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 13;
  • FIG. 15 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 14;
  • FIG. 16 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 15;
  • FIG. 17 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 16;
  • FIG. 19 is a substantial part plan view of the semiconductor device in manufacturing process, following FIG. 18;
  • FIG. 20 is a substantial part plan view of the semiconductor device in manufacturing process, following FIG. 19; 21] FIG. 21 is a fragmentary plan view of the semiconductor device during a manufacturing step following that of FIG. 20;
  • FIG. 22 is a plan view of a principal part in the semiconductor device manufacturing process subsequent to FIG. 21;
  • FIG. 23 is a plan view of a principal part in the semiconductor device manufacturing process subsequent to FIG. 22;
  • FIG. 24 is a plan view of a principal part in the semiconductor device manufacturing process subsequent to FIG. 23.
  • FIG. 25 is a plan perspective view of FIG. 24.
  • FIG. 26 is a substantial part plan view of the semiconductor device during a manufacturing step following that of FIG. 25;
  • FIG. 27 is a top view of a semiconductor device in an embodiment of the present invention.
  • FIG. 28 is a bottom view of the semiconductor device of FIG. 27.
  • FIG. 29 is a side view of the semiconductor device of FIG. 27.
  • FIG. 30 is a cross-sectional view of the semiconductor device of FIG. 27.
  • FIG. 31 is a cross-sectional view of the semiconductor device of FIG. 27.
  • FIG. 32 is a cross-sectional view of the semiconductor device of FIG. 27.
  • FIG. 33 is a top perspective view of the semiconductor device in FIG. 27.
  • FIG. 33 is a top perspective view of the semiconductor device in FIG. 27.
  • FIG. 35 is a plan view of relevant parts showing a dicing line of a sealing body.
  • FIG. 36 is a top perspective view of the semiconductor device when the dicing line is changed.
  • FIG. 38 is a substantial part plan view of the semiconductor device in another embodiment of the present invention during the manufacturing process; 39] FIG. 39 is an essential part plan view of the semiconductor device during a manufacturing step following that of FIG. 38;
  • FIG. 40 is a substantial part plan view of the semiconductor device during a manufacturing step following that of FIG. 39;
  • FIG. 41 is a substantial part plan view of the semiconductor device during a manufacturing step following that of FIG. 40;
  • FIG. 42 is a fragmentary cross-sectional view of the semiconductor device of another embodiment of the present invention during the manufacturing process thereof.
  • FIG. 43] is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 42;
  • FIG. 44 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 43;
  • FIG. 45 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 44;
  • FIG. 46 is a top view of a semiconductor device in another embodiment of the present invention.
  • FIG. 47 is a bottom view of the semiconductor device of FIG. 46.
  • FIG. 48 is a top perspective view of the semiconductor device in FIG. 46.
  • FIG. 48 is a top perspective view of the semiconductor device in FIG. 46.
  • FIG. 49 is a cross-sectional view of the semiconductor device of FIG. 46.
  • FIG. 50 is a transparent top view of a semiconductor device in another embodiment of the present invention.
  • FIG. 51 is a cross-sectional view of the semiconductor device of FIG. 50.
  • FIG. 51 is a cross-sectional view of the semiconductor device of FIG. 50.
  • FIG. 52 is a fragmentary cross-sectional view of a semiconductor device in another embodiment of the present invention.
  • hatching may be omitted even in a cross-sectional view in order to make the drawings easy to see. Even a plan view may be hatched to make the drawing easier to see.
  • the present embodiment is a semiconductor device mounted on an antenna switch module used in a digital mobile phone (mobile communication device) that transmits information using a network such as a GSM system. That is, the present embodiment is a semiconductor device (semiconductor package) used for an antenna switch circuit (antenna switch module circuit) for transmission / reception switching (switching) such as a mobile phone (mobile communication device).
  • a semiconductor device semiconductor package used for an antenna switch circuit (antenna switch module circuit) for transmission / reception switching (switching) such as a mobile phone (mobile communication device).
  • FIG. 1 is a circuit diagram (descriptive diagram) showing an antenna switch module circuit in which a semiconductor device 1 according to an embodiment of the present invention is used.
  • the antenna switch module circuit shown in FIG. 1 has three antenna switch circuits (switch circuits) 21a, 21b, 21c, a duplexer (duplexer, duplexer, frequency divider) 22 and an antenna 23. ing.
  • the duplexer 22 is a circuit that demultiplexes the GSM900 band signal and the DCS1800 band signal.
  • the switch circuits 21a, 21b, and 21c are switch circuits for switching between transmission and reception, and each includes two diode elements 11 (11a, l ib), a resistance element 12, a microstrip line 13, a switch element 14, and the like. .
  • the switch circuit 21a is a switch circuit that switches between transmission and reception in the GSM900 band
  • the switch circuit 21b is a switch circuit that switches between transmission and reception in the DCS1800 band
  • the switch circuit 21c is a reception circuit in the DCS1800 band. This is a switch circuit that switches between DCS1900 band reception.
  • Transmission signal for GSM900 When the switch element 14 is turned on, a fixed potential (bias voltage) is applied from the power source 15 to the diode side of the diode element 11a via the resistor 12 to turn on the diode element 11a.
  • the input terminal (GSM900 transmission signal input terminal) is input to the duplexer 22 via the GSM900 transmission signal power diode element 11a and transmitted from the antenna 23 as a radio wave.
  • the diode element l ib functions to suppress or prevent the transmission power from flowing to the receiving side by dropping the signal input to the microstrip line 13 by mistake to the reference potential. can do.
  • the received signal for GS M900 received from antenna 23 When receiving the received signal for GSM900, the received signal for GS M900 received from antenna 23 is output via duplexer 22 and microstrip line 13 when switch element 14 is turned off (for GSM900). Received signal output terminal) Output from 16b.
  • the switching of the antenna switch circuit 21b is almost the same as that of the antenna switch circuit 21a, and the DCS 1800 transmission signal input from the input terminal (DCS 1800 transmission signal input terminal) 17a is changed to the antenna switch circuit.
  • the received signal for GSM900 received from antenna 23 is connected to duplexer 22 and antenna switch.
  • the signal is output from an output terminal (received signal output terminal for D CS1800) 17b via the microstrip line 13 of the circuit 21b.
  • the DCS1800 received signal received from the antenna 23 is output terminal (DCS1800 received signal output terminal) 18a or output terminal (DCS1900 received signal output) by switching the antenna switch circuit 21c. Pin) Output from 18b.
  • diode elements 11 and three resistance elements 12 are used, and this diode element 11 is a diode element described later. It is composed of chip 2, and resistor element 12 is composed of resistor element chip 3 which will be described later. These six diode elements 11 (diode element chip 2) and three resistor elements 12 (resistor element chip 3) are packaged ( The semiconductor device 1 is formed in one package.
  • FIG. 2 to FIG. 5 show the manufacture of a diode element chip (semiconductor chip, semiconductor chip on which a diode element is formed) 2, such as a PIN (Positive Intrinsic Negative) diode element chip used in an embodiment of the present invention. It is principal part sectional drawing in the process.
  • the diode element chip 2 which is a PIN (Positive Intrinsic Negative) diode element chip is manufactured as follows, for example.
  • an impurity having an n-type conductivity for example, P (phosphorus) or As (arsenic)
  • a high concentration for example, an impurity concentration of about 10 19 to 10 2 ⁇ 3
  • a semiconductor substrate (semiconductor wafer) 31 having ⁇ -type single crystal silicon force introduced (doping) is prepared.
  • the semiconductor substrate 31 functions as an inner layer of the PIN diode element.
  • an n-type silicon single crystal film is grown on the surface of the semiconductor substrate 31 by an epitaxy method to form an I (Intrinsic) layer 32 (an epitaxy layer, an epitaxy silicon layer).
  • the impurity concentration of the I layer 32 is relatively lower than the impurity concentration of the semiconductor substrate 31 (for example, an impurity concentration of about 10 13 cm ⁇ 3 ).
  • the I layer 32 exists in the middle of the PN junction of the PIN diode element, and is an intrinsic semiconductor layer with few carriers and high resistance.
  • an insulating film 33 having a force such as an oxide silicon film is formed on the surface of the I layer 32.
  • the insulating film 33 can be formed by, for example, thermal acid treatment.
  • the insulating film 33 is etched using a photoresist film (not shown) patterned by photolithography as an etching mask, and an opening 33a reaching the I layer 32 is formed. An insulating film 33 is formed.
  • an impurity having a p-type conductivity for example, B (boron)
  • B boron
  • a P-type semiconductor region (P-type impurity diffusion region) 34 having a relatively high impurity concentration for example, an impurity concentration of about 10 19 to 10 2 cm- 3 .
  • the p-type semiconductor region 34 functions as the P layer of the PIN diode.
  • a metal film having strength such as A1 (aluminum) or A1 alloy is formed on the insulating film 33 including the inside of the opening 33a by, for example, a sputtering method.
  • This metal film is patterned using photolithography technology and etching technology.
  • the first electrode (surface electrode, anode electrode, pad electrode, bonding pad) 35 connected to the p-type semiconductor region 34 is formed.
  • the back surface of the semiconductor substrate 31 is thinned by polishing or the like, and then a metal film having a force such as gold is deposited on the entire back surface of the semiconductor substrate 31 by, for example, a sputtering method.
  • a second electrode (back surface electrode, force sword electrode) 36 connected to the semiconductor substrate 31 (the back surface) is formed. Thereafter, the semiconductor substrate 31 is cut and separated for each unit PIN diode element by dicing, and as shown in FIG. 5, the diode element chip 2 is obtained (manufactured). ).
  • a PIN diode is formed between the first electrode 35 and the second electrode 36 of the diode element chip 2 by the semiconductor substrate 31 (N layer), the I layer 32 and the p-type semiconductor region 34 (P layer). By applying a predetermined voltage between the electrode 35 and the second electrode 36, the PIN diode can be operated.
  • a PIN diode element chip semiconductor chip on which a PIN diode is formed
  • the present invention is not limited to this.
  • Various diode elements such as Schottky diode element chips (semiconductor chips on which Schottky diode elements are formed) and Zener diode element chips (semiconductor chips on which zener diode elements are formed) are used as diode element chips 2 that are not ordinary products.
  • a chip can be used.
  • FIGS. 6 to 11 are cross-sectional views of a main part during a manufacturing process of the resistor element chip (semiconductor chip, semiconductor chip on which the resistor element is formed) 3 used in the embodiment of the present invention.
  • the resistance element chip 3 is manufactured, for example, as follows.
  • n-type single crystal silicon doped (doped) with an n-type conductivity impurity for example, P (phosphorus) or As (arsenic)
  • n-type conductivity impurity for example, P (phosphorus) or As (arsenic)
  • an n-type silicon single crystal film is grown on the surface of the semiconductor substrate 41 by an epitaxy method to form an epitaxy layer (epitaxial silicon layer) 42.
  • the impurity concentration of the epitaxial layer 42 is relatively lower than the impurity concentration of the semiconductor substrate 41.
  • a strong insulating film 43 such as an oxide silicon film is formed on the surface of the epitaxial layer 42.
  • the insulating film 43 can be formed by, for example, thermal acid treatment.
  • the insulating film 43 is patterned using a photolithography technique and an etching technique. Then, using the patterned insulating film 43 as a mask, an impurity having a p-type conductivity (for example, B (boron)) is ion-implanted into the epitaxial layer 42, and heat treatment is performed as necessary, thereby performing relative treatment.
  • a p-type semiconductor region (P-type impurity diffusion region) 44 having a particularly high impurity concentration is formed. Since no p-type impurity is introduced below the patterned insulating film 43, the p-type semiconductor region 44 is patterned with a planar opening 44a substantially corresponding to the patterned insulating film 43.
  • the insulating film 43 is provided below. That is, in each chip region (the chip region corresponds to a region from which one resistor element chip 3 is manufactured), a p-type impurity is introduced near the center on the surface side of the epitaxial layer 42. What!
  • the insulating layer 43 is insulated on the surface side of the epitaxial layer 42 including the p-type semiconductor region 44.
  • a film 45 is formed.
  • the insulating film 45 is, for example, an oxide silicon film, a silicon nitride film, or a laminated film thereof.
  • the insulating film 45 is etched using a photoresist film (not shown) patterned by photolithography as an etching mask, and an opening 45a is formed in the insulating film 45.
  • the formation region of the opening 45a includes the formation region of the opening 44a in a plan view and is larger than the formation region of the opening 44a.
  • the opening 44a may have a square or circular planar shape.
  • the manufacturing cost can be reduced because the design is easier than a circle.
  • the planar shape of the opening 44a is circular, no corner is formed in the opening 44a, so that variation in resistance value can be reduced as compared to a quadrangle.
  • an impurity having an n-type conductivity for example, P (for example, P ()
  • P for example, P ()
  • heat treatment is performed as necessary, so that an n-type semiconductor region (n-type impurity diffusion) having an impurity concentration relatively higher than that of the epitaxial layer 42 is obtained. 46).
  • n-type impurities are not introduced below the insulating film 45, but n-type impurities are introduced below the opening 45a.
  • the n-type semiconductor region 46 includes the epitaxial layer 42 on the upper portion of the opening 44a and its surroundings.
  • a p-type semiconductor region 44 is formed (so as to overlap).
  • a metal film having strength such as A1 (aluminum) or an A1 alloy is formed by, for example, sputtering. Then, this metal film is patterned using a photolithography method and an etching method to form a first electrode (surface electrode, nod electrode, bonding pad) 47 connected to the n-type semiconductor region 46.
  • the contact resistance is increased.
  • the first electrode is connected to the n-type semiconductor region 46. Then, if necessary, after thinning the back surface of the semiconductor substrate 41 by grinding or the like, a metal film such as gold is deposited on the entire back surface of the semiconductor substrate 41 by, for example, sputtering, A second electrode (back electrode) 48 connected to the semiconductor substrate 41 (back surface) is formed. Thereafter, the semiconductor substrate 41 is cut and separated for each unit resistance element by dicing, and as shown in FIG. 11, the resistance element chip 3 singulated (chiped) is obtained (manufactured).
  • a resistance element (Balter resistance, impurity diffusion resistance) is formed by the semiconductor substrate 41, the epitaxial layer 42, and the n-type semiconductor region 46. Is done. In the present embodiment, for example, a resistance value of 100 to 1000 ⁇ is obtained.
  • a predetermined voltage is applied between the first electrode (front electrode, pad electrode, bonding pad) 47 and the second electrode (back electrode) 48 (for example, to the first electrode 47).
  • a positive potential is supplied and a negative potential is supplied to the second electrode 48
  • the p-type semiconductor region 44 is formed on the surface side of the epitaxial layer 42, and is formed outside the vicinity of the center on the surface side of the epitaxial layer 42.
  • the n-type semiconductor region 46 is formed on the surface side of the epitaxial layer 42 and is formed near the center on the surface side of the epitaxial layer 42. That is, the p-type semiconductor region 44 is formed so as to surround the n-type semiconductor region 46 in a planar manner, and its diffusion thickness (depth) is, for example, 5-6 m. If the p-type semiconductor region 44 is not formed, the resistance component is low in the epitaxial layer 42, and a current flows from the surface to the side surface.
  • the resistance component is dispersed and the expected resistance value is not achieved.
  • the diffusion thickness (depth) of the p-type semiconductor region 44 is too thin, a current flows between the p-type semiconductor region 44 and the epitaxial layer 42, and also flows toward the side surface of the resistive element chip 3. Will flow. Therefore, by forming the p-type semiconductor region 44 as a guard ring (guard ring layer) that prevents surface leakage current, current can flow from the first electrode 47 to the second electrode 48 in a substantially vertical direction. .
  • the p-type semiconductor region 44 is formed as thick as the semiconductor substrate 41, the overhang in the horizontal direction of the p-type semiconductor region 44 is promoted, the opening 44a is narrowed, and the current path is interrupted. There is a possibility. Furthermore, the p-type semiconductor region 44 is formed up to the side surface of the resistor element chip 3, and the current input from the first electrode 47 passes over the P-type semiconductor region 44 and the side surface of the resistor element chip 3. There is a possibility of reaching. Therefore, it is preferable to form the P-type semiconductor region 44 up to the side surface of the resistance element chip 3 as in the present embodiment in order to completely prevent variations in the current path.
  • the resistance value of the resistive element chip 3 is mainly determined by the impurity concentration of the epitaxial layer 42, the area of the opening 44a of the p-type semiconductor region 44, and the semiconductor substrate 41 (upper surface) to the n-type semiconductor region 46 (lower surface). By adjusting the distance to L, the desired value can be controlled.
  • the resistance value (resistance value of the resistor element chip 3, the same applies hereinafter) is decreased, and by decreasing the impurity concentration of the epitaxial layer 42, the resistance value is decreased.
  • the resistance value is lowered by increasing the area of the opening 44a of the p-type semiconductor region 44, and the resistance value is increased by decreasing the area of the opening 44a of the p-type semiconductor region 44.
  • the resistance value is lowered by shortening the distance L from the n-type semiconductor region 46 to the n-type semiconductor region 46.
  • the resistance value can be increased by increasing the distance L from the semiconductor substrate 41 to the n-type semiconductor region 46.
  • FIGS. 12 to 17 are fragmentary cross-sectional views of the semiconductor device 1 according to the embodiment of the present invention during the manufacturing process.
  • 18 to 26 are fragmentary plan views of the semiconductor device 1 according to the embodiment of the present invention during the manufacturing process.
  • 12 and 18 correspond to the same process step
  • FIG. 13 and FIG. 20 correspond to the same process step
  • FIG. 14 and FIG. 23 correspond to the same process step
  • FIGS. 15 and 24 correspond to the same process step
  • FIGS. 17 and 26 correspond to the same process step.
  • 25 corresponds to a plan view (plan view) of the main part when the sealing resin 59 is seen through in FIG. FIG.
  • the semiconductor device 1 of the present embodiment is manufactured as follows, for example.
  • a substrate 50 for manufacturing the semiconductor device 1 is prepared.
  • a plurality of tabs (chip mounting portion, island portion, conductor member, conductor portion) 52 are bonded on the main surface (upper surface) 51a of a plate-like member (holding member) 51 that has a force such as a metal plate (see FIG. (Not shown), etc., to form a plate-like member 51 in which a plurality of tabs (conductor portions) 52 are arranged in an array on the main surface 51a.
  • Each tab 52 has an upper surface 52 a and a lower surface 52 b opposite to the upper surface 52 a, and the lower surface 52 b of each tab 52 is joined to the main surface 51 a of the plate-like member 51. It is more preferable that the tab 52 is made of a conductive material (conductor) and is formed of a metal material.
  • the plurality of tabs 52 arranged (joined) on the main surface 51a of the plate-like member 51 of the substrate 50 have substantially the same size and shape. That is, the plurality of tabs 52 of the substrate 50 have the same shape (same shape). In the present embodiment, when the tabs 52 have the same shape (same shape), the dimensions and shapes of the tabs 52 are substantially the same (in terms of design).
  • Each tab 52 has a planar shape (the shape of the upper surface 52a and the lower surface 52b of the tab 52) such as a rectangular or square metal plate (metal plate, plate-like member), and the planar shape of each tab 52 is A square shape is more preferable. The reason is that the tabular shape of each tab 52 is formed in a square, so that the knock size (outer dimensions) of the semiconductor device 1 can be reduced as compared with the case where the tab 52 is formed in a rectangular shape. In addition, when the planar shape of each tab 52 is rectangular, there is a difference in inductance component between wire bonding in the same direction as the short side and wire bonding in the same direction as the long side. (Varies
  • the plurality of tabs 52 joined on the main surface 51a of the plate-like member 51 are arranged on the main surface 51a of the plate-like member 51 in the first direction (vertical direction) 53a and the first direction 53a. Are arranged in the form of an array uniformly (at equal intervals) in the second direction (lateral direction) 53b intersecting with. More specifically, as shown in FIG. 18, the plurality of tabs 52 are electrically separated (independent) from each other, and are arranged on the plate-like member 51 in an independent state (electrically independent state).
  • the first direction 53a and the second direction 53b are forces parallel to the main surface 51a of the plate-like member 51.
  • the first direction 53a and the second direction 53b are perpendicular to each other. preferable.
  • the interval L between adjacent tabs 52 in the first direction 53a is the same (equal interval) for all tabs 52 (ie, all intervals L are equal), and the second The spacing L between adjacent tabs 52 in the direction 53b is the same (equal spacing) for all tabs 52 (ie
  • the distance L between them is the same (equal distance) for all tabs 52 (ie all distances).
  • the substrate 50 for manufacturing the semiconductor device 1 is divided into the first direction 53a (vertical direction) and the second direction 53b (lateral direction) intersecting (orthogonal) with the first direction 53a.
  • a plurality of conductor portions (tabs 52) that are arranged uniformly (at equal intervals) in an array and have the same shape, and a holding member (plate member 51) that holds the plurality of conductor portions (tabs 52). Have it.
  • a die bonding step is performed to bond (bond, connect, mount, place, die bond) the semiconductor chip 54 onto the upper surface 52a of the tab 52 of the substrate 50.
  • the semiconductor chip 54 corresponds to the diode element chip 2 or the resistance element chip 3.
  • the semiconductor chip 54 has a front surface electrode 54a on its front surface and a back surface electrode 54b on its back surface (main surface opposite to the front surface).
  • the front electrode 54a corresponds to the first electrode 35 of the diode element chip 2
  • the back electrode 54b corresponds to the second electrode 36 of the diode element chip 2.
  • the front electrode 54a corresponds to the first electrode 47 of the resistive element chip 3
  • the back electrode 54b corresponds to the second electrode 48 of the resistive element chip 3.
  • the semiconductor chip 54 is bonded onto the tab 52 so that the back surface electrode 54b formed on the back surface of the semiconductor chip 54 is in contact with the upper surface 52a of the tab 52 so that the (main surface on the surface electrode 54a forming side) faces upward.
  • the plurality of tabs 52 on the main surface 5 la are heated by heating the plate-like member 51, and the semiconductor chip is placed on the tab 52 while heating the tab 52.
  • the back electrode 54 b of the semiconductor chip 54 and the tab 52 that has a force such as a metal material are welded, and the back surface of the semiconductor chip 54 is joined to the tab 52.
  • the back surface electrode 54b of the semiconductor chip 54 is welded to the tab 52 by mounting the semiconductor chip 54 on the tab 52. be able to.
  • the semiconductor chip 54 is fixed to the tab 52, and the back electrode 54b of the semiconductor chip 54 is electrically connected to the tab 52 on which the semiconductor chip 54 is mounted. Can be connected.
  • the semiconductor chip 54 such as the diode element chip 2 and the resistor element chip 3 has a relatively small chip size (for example, a planar dimension of about 0.2 mm X O. 2 mm).
  • the back electrode 54b of the semiconductor chip 54 is welded to the tab 52 by heating.
  • the semiconductor chip 54 can be easily and accurately joined to the tab 52.
  • the plate-like member 51 is heated to heat the tab 52 of the main surface 51a, the plate-like member 51 preferably has heat resistance and high thermal conductivity. The material strength is more preferable.
  • all of the plurality of diode element chips 2 may be bonded to the plurality of tabs 52 first, and then all of the plurality of resistance element chips 3 may be bonded to the plurality of tabs 52.
  • all of the first type of semiconductor chips 54 are on tab 52.
  • all of the second type semiconductor chips 54 are bonded onto the tab 52, and then all of the third type semiconductor chips 54 are bonded onto the tab 52.
  • the above operation is repeated.
  • the die bonding process can be simplified (simplified) as compared with the case where multiple types of semiconductor chips are alternately die bonded.
  • a wire bonding process is performed, and the surface electrode 54a of the semiconductor chip 54 and the non-chip-mounted tab 52 (here, the non-chip-mounted tab 52 is the semiconductor chip 54).
  • the tabs 52 are connected to each other (the non-chip mounted tabs 52 may be connected to each other).
  • the bonding wire 55 has a fine metal wire force such as a gold wire.
  • a plurality of semiconductor chips 54 (diode element chip 2 and resistor element chip 3)
  • the wire bonding process is performed after die bonding on the tab 52. In this embodiment, however, wire bonding is performed in a plurality of directions according to a desired circuit rather than simply performing wire bonding in only one direction.
  • the surface electrode 54a of the semiconductor chip 54 (diode element chip 2 and resistor element chip 3) is electrically connected to the tab 52 (tab 52 not mounted with the chip) via the bonding wire 55.
  • the semiconductor chip 54 (the diode element chip 2 and the resistor element chip 3), the bonding pad 55 are electrically connected between the tabs 52 (between the non-chip mounted tabs 52) via bonding wires 55 as necessary.
  • the circuit 55 and the tab 52 form a desired circuit (here, a part of the antenna switch circuit 21a, 2 lb, 21c).
  • bonding wire 55 there are a plurality of types of bonding wire 55 forming directions (wire bonding directions), and wire bonding in directions parallel to the first direction 53a (directions 57a and 57b) Then, wire bonding is performed in a direction (direction 57c) parallel to the second direction 53b.
  • a bonding wire 55 (bonding wires 55a and 55b described later) extending in a direction parallel to the first direction 53a is formed.
  • the bonding wire 55 (bonding wire 55c described later) extending in the direction parallel to the second direction 53b is formed by wire bonding in the direction parallel to the second direction 53b (direction 57c).
  • first direction 53b, the direction parallel to the direction 53b of 2 first perform all the wire bonding in the direction 57a as shown in Fig. 21.
  • Figure 22 Perform all wire bonding in direction 57b as shown, and then perform all wire bonding in direction 57c as shown in FIG.
  • the time required for the wire bonding process can be shortened.
  • the operation of the wire bonding apparatus can be simplified.
  • the direction of wire bonding the force that enables the wire bonding apparatus itself to perform wire bonding in multiple directions, and the support table (table) itself that the plate-like member 51 supports rotates in multiple directions. Moyo.
  • the surface electrode 54a of the resistance element chip 3 and the tab 52 on which the resistance element chip 3 is mounted in the first direction 53a (vertical direction) adjacent tabs 52 (non-chip-mounted tabs 52) are electrically connected by bonding wires 55a, and the surface electrode 54a of the diode element chip 2 and the diode element chip 2 are connected to each other.
  • the tab 52 (the non-chip-mounted tab 52) adjacent to the mounted tab 52 in the first direction 53a is electrically connected by the force bonding wire 55a.
  • the surface electrode 54a of the diode element chip 2 and the tab 52 on which the diode element chip 2 is mounted are arranged in the first direction 53a. Adjacent tabs 52 (tabs 52 not mounted with chips) are electrically connected by bonding wires 55b. Then, as shown in FIG. 23, by performing wire bonding in the direction 57c, the tab 52 to which the bonding wire 55a is connected (tab 52 without the chip) is adjacent to the second direction 53b and is bonded to the bonding wire 55a. The tab 52 to which the 55a is connected (the tab 52 without the chip) is electrically connected by the bonding wire 55c.
  • the directions of the plurality of anodes and force swords in the circuit pattern of the mounting substrate on which the semiconductor chip 54 packaged (semiconductor device) is mounted are not necessarily the same direction.
  • the tabs 52 are all the same size and shape as in the present embodiment, the placement location of the semiconductor chip 54 is not limited, and wire bonding is performed according to the circuit pattern of the mounting board. Therefore, the degree of freedom in assembling the semiconductor device 1 can be improved as compared with the case where the tabs 52 are not the same shape.
  • a collective molding process is performed to form a plurality of tabs 52, a plurality of semiconductor chips 54, and a plurality of bonders on the main surface 51a of the plate-like member 51.
  • a sealing resin (sealing part, sealing resin part) 59 is formed so as to cover the gwire 55.
  • the sealing resin 59 can also be a resin material such as epoxy resin or silicone resin, and can also contain a filler.
  • a batch molding process is performed in which the entire main surface 51 a of the plate-like member 51 is collectively sealed with the sealing resin 59.
  • 25 is a plan view seen through the sealing resin 59 in FIG. 24. In FIG. 24 and FIG. 25, a dicing line 61 in a dicing process, which will be described later, is shown by a dashed line in FIG. It is shown in
  • the plate-like member 51 is removed.
  • an adhesive that can separate the tab 52 and the plate-like member 51 as an adhesive that joins the tab 52 to the plate-like member 51, the tab 52, the semiconductor chip 54, and the bonding wire 55 are sealed.
  • the plate-like member 51 can be peeled off from the sealing body 60 sealed with the sealant 59.
  • a part of the tab 52 that is, the lower surface 52b of the tab 52
  • the lower surface 52b of the tab 52 exposed at the lower surface 59b of the sealing resin 59 serves as an external terminal (terminal, external connection terminal) of the semiconductor device 1.
  • the plate-like member 51 has a function of holding a plurality of tabs 52 arranged in an array. However, after the formation of the sealing resin 59, the plurality of tabs 59 are sealed by the sealing resin 59. The plate-shaped part Material 51 can be removed.
  • the sealing resin 59 (sealing body 60) is cut into pieces by dicing using a dicing blade 62 or the like. That is, a plurality of tabs 52 arranged in an array, a plurality of semiconductor chips 54 mounted on the plurality of tabs 52, and between the surface electrodes 54a of the plurality of semiconductor chips 54 and the plurality of tabs 52, or tabs.
  • a sealing body 60 in which a plurality of bonding wires 55 that are electrically connected to each other 52 are sealed together with a sealing resin 59 is cut into pieces by dicing. Thereby, the semiconductor device 1 separated into pieces is obtained.
  • FIG. 26 is a plan view of the sealing resin 59 seen through.
  • the semiconductor device 1 of the present embodiment is manufactured.
  • FIG. 27 is a top view of the semiconductor device 1 of the present embodiment manufactured as described above
  • FIG. 28 is a bottom view of the semiconductor device 1
  • FIG. 29 is a side view of the semiconductor device 1
  • FIG. FIG. 32 is a cross-sectional view of the semiconductor device 1
  • FIG. 33 is a top perspective view (plan view) of the semiconductor device 1.
  • FIG. 34 is a circuit diagram of a principal part of an antenna switch module circuit using the semiconductor device 1.
  • FIG. 33 shows a top view of the semiconductor device 1 when the sealing resin 63 is seen through.
  • 30 corresponds substantially to the cross-sectional view taken along line BB in FIG. 27
  • FIG. 31 corresponds substantially to the cross-sectional view taken along line CC in FIG.
  • FIG. 32 corresponds to the line D--D in FIG. Almost corresponds to a cross-sectional view.
  • FIG. 33 is a plan view, but the semiconductor chip 54 (diode element chip 2 or resistance element chip 3) is hatched for easy viewing
  • the semiconductor device (semiconductor package) 1 of the present embodiment includes a plurality of tabs 52, a plurality of semiconductor chips 54 mounted on the plurality of tabs 52, a surface electrode 54a of the semiconductor chip 54, and a tab 52. Multiple bonding wires that electrically connect between tabs 52 (tabs 52 without chips), or between tabs 52 (tabs 52 without chips). 55 and a sealing resin 63 covering these (the plurality of tabs 52, the plurality of semiconductor chips 54, and the plurality of bonding wires 55). Sealing resin 63 It consists of the said sealing resin 59 separated into pieces by the cutting process (dicing process).
  • the plurality of tabs 52 constituting the semiconductor device 1 are made of a conductive material such as a metal material, and each of the plurality of tabs 52 has substantially the same size and shape, that is, the same. It has a shape.
  • each tab 52 is made of a metal plate (metal flat plate) whose planar shape (the shape of the upper surface 52a and the lower surface 52b) is a rectangle or a square, and the planar shape of each tab 52 is a square shape.
  • the plurality of tabs 52 constituting the semiconductor device 1 include the first direction (longitudinal direction) 53a and the second direction (preferably perpendicular) that intersects (preferably directly intersects) the first direction 53a. ) Are evenly arranged (equally spaced) in an array!
  • the interval L between the tabs 52 adjacent to each other in the first direction 53a is the same (equal interval) for any of the tabs 52 (ie, All spacing L is equal), and the spacing L between adjacent tabs 52 in the second direction 53b
  • the distance L between the centers of adjacent tabs 52 in the direction 53a is the same for all tabs 52.
  • the distance L between the centers of the tabs 52 is the same (equal distance) for all the tabs 52.
  • nine semiconductor chips 54 that is, six diode element chips 2 and three resistance element chips 3 are mounted on the tab 52 and sealed in the sealing resin 63.
  • the semiconductor chip 54 (that is, the diode element chip 2 and the resistor element chip 3) mounted on the upper surface 52a of the tab 52 has a back electrode 54b, and the back electrode 54b is welded to the tab 52. Therefore, the back electrode 54b of the semiconductor chip 54 is It is electrically connected to the tab 52 on which the semiconductor chip 54 is mounted.
  • the surface electrode 54a of the semiconductor chip 54 is electrically connected to a tab 52 other than the tab 52 on which the semiconductor chip 54 is mounted (the tab 52 on which the chip is not mounted) via a bonding wire 55.
  • the tabs 52 are also electrically connected to each other via bonding wires 55 as necessary.
  • the semiconductor chip 54 is the diode element chip 2
  • the front electrode 54a corresponds to the first electrode 35 of the diode element chip 2
  • the back electrode 54b corresponds to the second electrode 36 of the diode element chip 2.
  • the front surface electrode 54a corresponds to the first electrode 47 of the resistance element chip 3
  • the back surface electrode 54b corresponds to the second electrode 48 of the resistance element chip 3. .
  • the semiconductor device 1 the upper surface 52a and the side surface of the tab 52 are covered and sealed with the sealing resin 63, but the lower surface 52b of the tab 52 is exposed from the sealing resin 63. Yes. That is, the lower surface 52b of the tab 52 is exposed on the lower surface 63b of the sealing resin 63 (the lower surface of the semiconductor device 1).
  • the lower surface 52 b of the tab 52 exposed at the lower surface 63b of the sealing resin 63 (the lower surface of the semiconductor device 1) can function as an external terminal (terminal, external connection terminal) of the semiconductor device 1. Therefore, the semiconductor device is a surface mount type semiconductor package.
  • the semiconductor device 1 is a semiconductor device (semiconductor package) that constitutes (forms) a part of the antenna switch module circuit shown in FIG. Note that the circuit configuration of the antenna switch module circuit shown in FIG. 34 is the same as that of FIG. 1, and therefore detailed description thereof is omitted here.
  • Six diode element chips 2 sealed in the semiconductor device 1 correspond to the six diode elements 11 in the antenna switch module circuit shown in FIG. 34, and are sealed in the semiconductor device 1.
  • the three resistance element chips 3 correspond to the three resistance elements 12 in the antenna switch module circuit shown in FIG.
  • the 18 tabs 52 of the semiconductor device 1 correspond to the 18 terminal portions 20a to 20s of the antenna switch module circuit shown in FIG.
  • an antenna switch module (circuit) can be formed by mounting the semiconductor device 1 on a wiring board (mounting board) for the antenna switch module, and the six diode elements 11 Compared with mounting the three resistive elements 12 as individual components on a wiring board (mounting board), the number of parts and mounting area can be reduced, and electronic components such as antenna switch modules can be reduced.
  • the device can be downsized (smaller area).
  • FIG. 35 is a main part plan view (plan view) showing the dicing line 6 la of the sealing body 60 and corresponds to FIG. 25 described above.
  • FIG. 35 shows a plan view of the main part of the sealing body 60 when the sealing resin 59 is seen through, as in FIG. FIG. 35 is a plan view, but the semiconductor chip 54 is hatched for easy viewing of the drawing.
  • the sealing body 60 is obtained by the die bonding process, the wire bonding process, the collective molding (collective sealing) process, and the peeling process of the plate-like member 51 in the same manner as the manufacturing process of the semiconductor device 1, the semiconductor device 1 is manufactured, the sealing body 60 (sealing resin 59) is cut by the dicing line 61 shown in FIGS. 24 and 25.
  • the sealing resin 59 The cutting position in the cutting step can be changed. For example, when a semiconductor device la described later is manufactured, the sealing body 60 (sealing resin 59) is cut by a dicing line 61a shown in FIG.
  • FIG. 36 is a top perspective view (plan view) of the semiconductor device la manufactured when the sealing body 60 (sealing resin 59) is cut along the dicing line 6 la
  • FIG. 37 is a cross-sectional view of the semiconductor device 1a. It is.
  • FIG. 36 shows a top view of the semiconductor device 1 when the sealing resin 63 is seen through.
  • FIG. 36 is a plan view, but the semiconductor chip 54 is hatched for easy viewing of the drawing.
  • FIG. 37 roughly corresponds to the cross-sectional view taken along the line EE in FIG.
  • the semiconductor device la also has a cross section similar to that in FIGS. Combined power of three semiconductor devices la Corresponds to semiconductor device 1.
  • the diode element and the resistance element are built in the same semiconductor device 1 (semiconductor package).
  • a diode element chip 2 and a resistor element chip 3 manufactured using a semiconductor substrate are used as the diode element and the resistance element in the semiconductor device 1 (semiconductor package).
  • a diode element chip 2 manufactured using a semiconductor substrate 31 such as a single crystal silicon substrate and a resistor element chip 3 manufactured using a semiconductor substrate 41 such as a single crystal silicon substrate are tabbed.
  • the semiconductor device 1 is manufactured by mounting on the wire bonding process and the molding process.
  • the diode element and the resistor element are formed as separate parts (mounting parts) and mounted on a wiring board (mounting board) or the like, the number of parts and parts There is a possibility that the mounting area increases and the size of the electronic device increases.
  • the diode element and the resistance element are built in the same semiconductor device 1 (semiconductor package), so the number of components is reduced, and the wiring board (mounting board), etc. The mounting area can be reduced.
  • the diode element chip manufactured using a semiconductor substrate 31 such as a single crystal silicon substrate is produced. 2 and a resistance element manufactured without using a semiconductor substrate (a resistance element other than the resistance element chip 3), for example, a chip resistance may be used.
  • a resistance element other than the resistance element chip 3 for example, a chip resistance
  • the resistance element chip 3 has electrodes (first electrode 47 and second electrode 48) on both upper and lower surfaces, but a resistance element manufactured without using a semiconductor substrate has a structure having electrodes on both upper and lower surfaces. Is not easy.
  • the tab 52 when a resistive element is mounted on the tab 52, the tab below the resistive element and one electrode of the resistive element are electrically connected, and the other tab and the other electrode of the resistive element are electrically connected. It is not easy to connect to.
  • the diode element and the resistance element are sealed with a sealing resin, the thermal expansion coefficient of the sealing resin is determined by the diode element. Therefore, it is not easy to improve both the adhesion between the sealing resin and the diode element and the adhesion between the sealing resin and the resistance element. .
  • the size of a resistor element (chip resistance, etc.) manufactured without using a semiconductor substrate is larger than that of a diode element manufactured using a semiconductor substrate. It is difficult to perform the process of mounting the resistive element on the top using the same apparatus.
  • the semiconductor device 1 is manufactured using the diode element chip 2 manufactured using the semiconductor substrate and the resistance element chip 3 manufactured using the semiconductor substrate.
  • a diode element is formed on the semiconductor substrate 31
  • the first electrode 35 is formed on the surface of the semiconductor substrate 31
  • the second electrode 36 is formed on the entire back surface of the semiconductor substrate 31.
  • the semiconductor substrate 31 can be cut and divided into individual diode element chips 2, so that the manufactured diode element chip 2 has a structure in which the first electrode 35 is provided on the front surface and the second electrode 36 is provided on the back surface.
  • a resistance element (diffusion resistance, Balta resistance) is formed on the semiconductor substrate 41, a first electrode 47 is formed on the surface of the semiconductor substrate 41, and the back surface of the semiconductor substrate 41 is After the second electrode 48 is formed on the entire surface, the semiconductor substrate 41 can be cut and divided into individual resistance element chips 3, so that the manufactured resistance element chip 3 has the first electrode 47 on the surface thereof. Easy to have a structure with the second electrode 48 on the back surface It can be. That is, it is easy to make the diode element chip 2 and the resistor element chip 3 have the same structure having electrodes on both upper and lower surfaces (front and back surfaces).
  • both the diode element chip 2 and the resistance element chip 3 can easily have a structure having electrodes (surface electrode 54a and back electrode 54b) on the front surface side and the back surface side, respectively. Since the diode element chip 2 and the resistor element chip 3 are mounted (welded) on the tab 52, the back electrode 54b of the diode element chip 2 and the resistor element chip 3 is electrically connected to the tab 52. The surface electrode 54a of the diode element chip 2 and the resistor element chip 3 can be electrically connected to the other tab 52 by a wire bonding process.
  • the diode element chip 2 and the resistance element chip 3 are manufactured using a semiconductor substrate (single crystal silicon substrate) made of the same material.
  • the thermal expansion coefficient of the chip 3 is almost the same, and the thermal expansion coefficient of the sealing resin 63 can be matched to both the diode element chip 2 and the resistance element chip 3. Therefore, both the adhesion (adhesion strength) between the sealing resin 63 and the diode element chip 2 and the adhesion (adhesion strength) between the sealing resin and the resistance element chip 3 are increased. As a result, peeling between the sealing resin 63 and the diode element chip 2 and the resistance element chip 3 can be accurately prevented.
  • the diode element chip 2 and the resistor element chip 3 are manufactured using a semiconductor substrate (a semiconductor substrate made of the same material (single crystal silicon)).
  • the element chip 2 and the resistor element chip 3 can be manufactured using the same semiconductor manufacturing equipment. For this reason, the manufacturing cost of the semiconductor device 1 can be reduced.
  • the diode element chip 2 and the resistor element chip 3 can be manufactured in the same shape (dimensions). For this reason, the diode element chip 2 process on the tab 52 and the resistance element chip 3 mounting process on the tab 52 can be easily performed using the same apparatus.
  • a semiconductor device (semiconductor package) 1 in which different elements (diode elements and resistance elements) are built in the same package can be realized easily and at low cost.
  • a plurality of tabs 52 having the same shape are arranged in the semiconductor device 1 in a plurality of arrays, that is, in the first direction 53a and the second direction 53b. They are arranged (arranged) at equal intervals in the vertical and horizontal directions. For this reason, in the semiconductor device 1 The distance L between the centers of adjacent tabs 52 in the first direction 53a (vertical direction) is equal.
  • the distance L between the centers of the adjacent tabs 52 in the second direction 53b (lateral direction) is equal.
  • a plurality of semiconductor chips are formed on the plurality of tabs 52.
  • the plurality of tabs 52 are non-identical (for example, the chip non-mounting in which the area of the tab 52 on the side where the semiconductor chip 54 is mounted is connected by a bonding wire) If the area is larger than the area of the tab 52, the position (tab) on which the semiconductor chip 54 is mounted cannot be arbitrarily determined, so there is no degree of freedom in arrangement. Furthermore, after the application (desired circuit, circuit pattern design of the mounting board) is determined in advance, do not decide the tab layout! As a result, the manufacturing of semiconductor devices (TAT) becomes slow.
  • TAT semiconductor devices
  • Deing wire 55 (55a and 55b) and bonding wire 55 (55c) formed in a direction parallel to the second direction 53b (lateral direction) have the same (constant) length of bonding wire 55 be able to.
  • the length of the bonding wire 55 can be made constant, the inductance component of each bonding wire 55 in the semiconductor device 1 can be made uniform.
  • all the tabs 52 made of a conductive material are configured in the same shape, variations in the inductance component of the tab 52 itself can be suppressed. Therefore, a plurality of semiconductor chips 54 having the same characteristics in terms of high frequency can be obtained in the same package (semiconductor device). Therefore, the characteristics (high frequency characteristics) in the semiconductor device 1 can be made uniform, and the performance (high frequency performance) of the semiconductor device 1 can be improved. In addition, the circuit design of the semiconductor device 1 is facilitated.
  • a plurality of tabs 52 having the same shape are arranged in an array at equal intervals (equal intervals) in the first direction 53a (vertical direction) and the second direction 53b (horizontal direction).
  • the semiconductor device 1 is manufactured using the substrate 50. Therefore, the semiconductor chip 54 can be freely mounted at an arbitrary position on the tab 52 of the substrate 50, and the bonding wires 55 can be freely arranged. Therefore, the positions of the semiconductor chip 54 and the bonding wire 55 according to the application (desired circuit) can be set, and the degree of freedom of design and structure of the semiconductor device can be increased. Therefore, it is completed before the die bonding process, the application is decided, and the power can be immediately transferred to the die bonding process.
  • a plurality of semiconductor chips 54 are mounted on the plurality of tabs 52, and then wire bonding is performed according to a desired circuit. Electrical connection is made between the surface electrode 54a of the semiconductor chip 54 (diode element chip 2 or resistor element chip 3) and the non-chip mounted tab 52 or between the non-chip mounted tabs 52 via bonding wires 55. ing. For this reason, wire bonding is performed in multiple directions rather than connecting the surface electrode 54a of the semiconductor chip 54 and the non-chip-mounted tab 52 only by wire bonding in one direction.
  • the direction 57a Wire bonding is performed in three different directions: direction 57b and direction 57c, and bonding wires 55 are connected between the surface electrode 54a of the semiconductor chip 54 and the non-chip mounted tab 52 or between the non-chip mounted tab 52. Electrical connection through Furthermore, not only wire bonding between the surface electrode 54a of the semiconductor chip 54 and the tab 52 on which the chip is not mounted, but also wire bonding is performed between the tabs 52 on which the chip is not mounted. As a result, it is possible to easily obtain (manufacture) a semiconductor device including a plurality of semiconductor chips 54 such as the semiconductor device 1 and having a more complicated circuit configuration as well as a semiconductor device having a simple circuit configuration. Become.
  • the plurality of tabs 52 having the same shape are arranged in the first direction 53a (vertical direction) and the second direction 53b (horizontal direction) uniformly (equally spaced) in an array. Since the semiconductor device 1 is manufactured using the arranged substrate 50, it is easy to perform wire bonding according to a desired circuit as described above, and even if wire bonding in multiple directions is performed, The length of the bonding wire 55 can be made constant, and the inductance component of each bonding wire 55 can be made uniform.
  • a plurality of semiconductor chips 54 (a plurality of diode element chips 2 or resistor element chips 3) are mounted on the plurality of tabs 52, and the surface electrode 54a of the semiconductor chip 54 and the chip are not mounted. Bonding wires between tabs 52 and tabs 52 without chips Are electrically connected via 55, and the plurality of tabs 52, the plurality of semiconductor chips 54, and the bonding wires 55 are collectively sealed with a sealing resin 59 (batch molding), and then the sealing resin 59 is cut. Depending on the desired circuit, the cutting position of this sealing resin 59 can be changed.
  • the semiconductor resin 1 for forming three antenna switch circuits can be obtained by cutting the sealing resin 59 (sealing body 60) at the dicing line 61 in FIGS. 24 and 25, and the sealing resin 59 can be obtained.
  • the cutting position of 59 is changed, and the sealing resin 59 (sealing body 60) is cut by the dicing line 61a shown in FIG. 35, so that the semiconductor device la for forming one antenna switch circuit can be obtained.
  • the semiconductor device 1 can be used as well as the semiconductor device having a relatively simple circuit configuration.
  • the semiconductor device 1 is manufactured using the manufactured substrate 50, the circuit configuration of the semiconductor device can be easily changed simply by changing the cutting position of the sealing resin 59 (sealing body 60). it can.
  • many semiconductor devices of the same type or different types can be manufactured using the common substrate 50.
  • the substrate 50 in which a plurality of tabs 52 having the same shape are arranged in an array at equal intervals (equal intervals) in the first direction 53a (vertical direction) and the second direction 53b (lateral direction). Since the semiconductor device 1 is manufactured, the necessary number of obtained semiconductor chips 54 can be obtained simply by changing the cutting position of the sealing resin 59 (sealing body 60) (the number of semiconductor chips in one semiconductor device 1). The number of 54) can be easily changed.
  • each of the nine semiconductor chips 54 is one semiconductor device 1 as in the present embodiment. If configured, the semiconductor device 1 can be mounted easily because the mounting process is only one time. Furthermore, since nine semiconductor devices can be configured by one semiconductor device 1, the mounting area can be reduced.
  • the plurality of tabs 52 having the same shape are arranged in the first direction 53a (vertical direction).
  • the semiconductor device 1 is manufactured using the board
  • the plurality of tabs 52 having the same shape are electrically separated from each other, and are arranged on the plate-like member 51 in an independent state. For this reason, since the semiconductor chip 54 is mounted on the tab 52 and then electrically connected to the non-chip mounted tab 52 by the bonding wire 55, an arrangement design corresponding to the application (desired circuit) is possible.
  • the semiconductor device is manufactured using the substrate 50.
  • the semiconductor device is manufactured using a lead frame.
  • FIG. 38 to FIG. 41 are fragmentary plan views of the semiconductor device lb according to the embodiment of the present invention during the manufacturing process.
  • 42 to 45 are fragmentary cross-sectional views of the semiconductor device lb according to the embodiment of the present invention during the manufacturing steps thereof.
  • 38 and FIG. 42 correspond to the same process step
  • FIG. 39 and FIG. 43 correspond to the same process step
  • FIG. 40 and FIG. 44 correspond to the same process step
  • FIG. 41 and FIG. Corresponds to the same process step. 42 substantially corresponds to the cross-sectional view taken along the line F-F in FIG. 38
  • FIGS. 43 and 45 also show cross-sectional views in the same region as FIG. 39 and 40 are plan views, the semiconductor chip 54 (diode element chip 2 or resistor element chip 3) is hatched for easy understanding of the drawings.
  • the semiconductor device lb of the present embodiment is manufactured as follows, for example.
  • a lead frame 70 for manufacturing the semiconductor device 1 is prepared.
  • the lead frame 70 also has a force such as a metal material.
  • the lead frame 70 has two frame portions 71a and 71b and a plurality of tabs (chip mounting portion, conductor member, conductor portion) held or connected to the frame portions 71a and 71b via a plurality of lead portions 72. 73.
  • the plurality of tabs (conductor portions) 73 correspond to (correspond to) the plurality of tabs (conductor portions) 52 of the first embodiment.
  • the lead frame The plurality of 70 tabs 73 have substantially the same size and shape (ie, have the same shape). Also in this embodiment, when the tabs 73 have the same shape (same shape), the dimensions and shapes of the tabs 73 are substantially the same (similar in design). However, this also includes the case where the manufacturing variation fluctuates.
  • Each tab 73 has a planar shape (the shape of the upper surface 73a and the lower surface 73b of the tab 73) such as a rectangular or square metal plate member, and the planar shape of each tab 73 is a square shape. More preferable.
  • the plurality of tabs 73 of the lead frame 70 are arranged uniformly (at regular intervals) in a first direction 74a parallel to the extending direction of the lead frame 70 (frame portions 71a, 71b). Further, the tab 73 held by the frame portion 71a via the lead portion 72 and the tab 73 held by the frame portion 71b via the lead portion 72 are in the second direction 74b intersecting the first direction 74a. They are facing each other.
  • the first direction 74a is preferably a direction parallel to the extending direction of the lead frame 70, and the second direction 74b is preferably a direction orthogonal to the first direction 74a.
  • the distance L between the centers of the tabs 73 adjacent in the first direction 74a in the region forming the body device lb is the same (equal distance) for all tabs 73 (that is, all the distances L are equal).
  • the distance L between the centers of the tabs 73 adjacent to each other in the second direction 74b is
  • spacing or “equal distance” includes the case where the spacing or distance is substantially the same (similar in design), but fluctuates to the extent of manufacturing variation.
  • the lead frame 70 for manufacturing the semiconductor device lb has a plurality of tabs 72 (conductor portions) having the same shape, and the plurality of tabs 72 are uniform in the first direction 74a.
  • the two rows are arranged at equal intervals (the spacing between the tabs 73 facing or adjacent to the second direction 53b intersecting (orthogonal) the first direction 74a) is also the first direction 74a.
  • the interval is the same as the interval of tab 73.
  • the sealing resin 76 is individually formed for each region where one semiconductor device lb is formed from where there is no batch molding, the interval between the regions is as follows. Has become relatively wide.
  • a die bonding process is performed to bond the semiconductor chip 54 onto the upper surface 73a of the tab 73 of the lead frame 70 (adhesion, connection, mounting, arrangement, die Bonding).
  • the semiconductor chip 54 corresponds to, for example, the diode element chip 2 or the resistance element chip 3 as described above. Since the die bonding process of the semiconductor chip 54 on the tab 73 can be performed in substantially the same manner as in the first embodiment, detailed description thereof is omitted here.
  • a wire bonding process is performed, so that the surface electrode 54a of the semiconductor chip 54 and the non-chip tab 73 (here, the non-chip tab 7 3 corresponds to the tab 73 on which the semiconductor chip 54 is not mounted) via the bonding wire 55 and, if necessary, the tabs 73 (the non-chip mounted tabs 73). Are electrically connected via bonding wires 55.
  • wire bonding is performed in accordance with a desired circuit that is not simply performed in one direction, and the semiconductor chip 54 (diode element chip 2 and The front surface electrode 54a of the resistor element chip 3) is electrically connected to the tab 73 via the bonding wire 55, and if necessary, the non-chip mounted tab 73 is electrically connected via the bonding wire 55.
  • a desired circuit can be formed by the semiconductor chip 54 (diode element chip 2 and resistor element chip 3), the bonding wire 55, and the tab 73. Therefore, as in the first embodiment, there are a plurality of types of bonding wire 55 forming directions (wire bonding directions) in the present embodiment. Since this wire bonding step can be performed in substantially the same manner as in the first embodiment, detailed description thereof will be omitted here.
  • a sealing process is performed so as to cover the tab 73, the semiconductor chip 54, and the bonding wire 55 by performing a molding process.
  • Fat part) 76 is formed.
  • the sealing resin 76 is made of a resin material such as an epoxy resin or a silicone resin, and can contain a filler. In the first embodiment, the bulk molding is performed, but in this embodiment, the sealing resin 76 is individually formed for each region where one semiconductor device is formed.
  • the lead frame 70 (the lead portion 72) is cut and divided into pieces.
  • the lead frame 70 (the lead portion 72) is cut along the cutting line 77 in FIG.
  • the semiconductor device lb separated into pieces is obtained.
  • the semiconductor device lb of the present embodiment is manufactured.
  • the lead portion 72 where the sealing resin 76 force is exposed can be subjected to a plating treatment as necessary.
  • FIG. 46 is a top view of the semiconductor device lb of the present embodiment manufactured as described above
  • FIG. 47 is a bottom view of the semiconductor device lb
  • FIG. 48 is a top perspective view (plan view) of the semiconductor device lb.
  • Fig. 49 is a cross-sectional view of the semiconductor device lb.
  • FIG. 48 shows a top view of the semiconductor device lb when the sealing resin 76 is seen through.
  • FIG. 48 is a plan view, but the semiconductor chip 54 is hatched for easy understanding of the drawing.
  • FIG. 49 substantially corresponds to the cross-sectional view taken along the line GG in FIG.
  • the semiconductor device lb of the present embodiment includes a plurality of tabs 73, a plurality of semiconductor chips 54 mounted on the plurality of tabs 73, a surface electrode 54a of the semiconductor chip 54, and a tab 73 (chip not mounted). 73) or tabs 73 (tab 73 without chip), and a plurality of bonding wires 55 and leads 72 connected to each tab 73, and these (multiple It has a tab 73, a plurality of semiconductor chips 54, a plurality of bonding wires 55, and a sealing resin 76 covering a plurality of lead portions 72).
  • the lower surface 72a of the lead 72 is exposed at the lower surface 76b of the sealing resin 76 (the lower surface of the semiconductor device lb), and the end of the lead 72 (the end opposite to the side connected to the tab 73) 72b is exposed at the side surface of the sealing resin 76 (side surface of the semiconductor device lb).
  • the lead portion 72 exposed from the sealing resin 76 can function as an external terminal (terminal, external connection terminal) of the semiconductor device lb.
  • the semiconductor device lb is a surface-mounting type semiconductor package. [0122] Also in the present embodiment, it is possible to obtain substantially the same effect as in the first embodiment.
  • the present embodiment also uses a diode element chip 2 manufactured using a semiconductor substrate V and a resistance element chip 3 manufactured using the semiconductor substrate. Since the semiconductor device 1 is manufactured, the die bonding conditions of the diode element chip 2 and the die bonding conditions of the resistance element chip 3 can be made substantially the same. The wire bonding conditions of the diode element chip 2 and the resistance element chip The wire bonding conditions of 3 can be made almost the same. Therefore, the manufacture of the semiconductor device is facilitated, and the manufacturing cost of the semiconductor device can be reduced.
  • the thermal expansion coefficients of the diode element chip 2 and the resistor element chip 3 are the same.
  • the thermal expansion coefficient of the sealing resin 76 can be matched to both the diode element chip 2 and the resistance element chip 3, and the adhesion between the sealing resin 76 and the diode element chip 2 ( Adhesive strength) and the adhesion (adhesion strength) between the sealing resin and the resistor element chip 3 can be improved. It is possible to accurately prevent the occurrence of peeling in the meantime.
  • a plurality of tabs 73 having the same shape are crossed in the first direction 74a and the first direction 74a (orthogonal) in the semiconductor device lb. ) Is arranged (arranged) at equal intervals in the second direction 74b, so that the capacitance component between the tabs 7 3 in the semiconductor device lb can be made uniform, and a plurality of components in the semiconductor device lb can be made uniform. All the lengths of the bonding wires 55 can be made substantially the same (constant), and the inductance component of each bonding wire 55 can be made uniform.
  • the characteristics (high frequency characteristics) in the semiconductor device lb can be made uniform, and the performance (high frequency performance) of the semiconductor device 1b can be improved.
  • the circuit design of the semiconductor device lb becomes easy.
  • the semiconductor device lb is manufactured using the lead frame 70 in which the plurality of tabs 73 having the same shape are arranged uniformly (at equal intervals).
  • the position of the semiconductor chip 54 and the bonding wire 55 according to the desired circuit) can be set, the degree of freedom of design and structure of the semiconductor device can be increased, and a semiconductor device having a desired circuit and terminal can be easily realized. be able to.
  • a plurality of semiconductor chips 54 are mounted on the plurality of tabs 73, and then desired. Wire bonding is performed according to the circuit, and bonding is performed between the surface electrode 54a of the semiconductor chip 54 (diode element chip 2 or resistor element chip 3) and the non-chip mounted tab 73, or between the non-chip mounted tab 73. It is electrically connected via wire 55. Therefore, it is possible to easily obtain (manufacture) a semiconductor device including a plurality of semiconductor chips 54 such as the semiconductor device lb and having a more complicated circuit configuration as well as a semiconductor device having a simple circuit configuration.
  • the semiconductor device lb is manufactured using the lead frame 70. For this reason, the end portion 72 b of the lead portion 72 is exposed on the side surface of the sealing resin 76.
  • the lead portion 72 exposed from the sealing resin 76 functions as an external terminal of the semiconductor device lb.
  • the connection with the mounting board wiring board on which the semiconductor device lb is mounted
  • the mounting reliability of the device lb can be improved.
  • the diode element chip 2 and the resistor element chip 3 are used as the semiconductor chip 54 built in the semiconductor device.
  • the semiconductor chip built in the semiconductor device lc is used.
  • the chip 54 includes a three-terminal transistor element chip 80.
  • FIG. 50 is a top perspective view (plan view) of the semiconductor device lc of the present embodiment
  • FIG. 51 is a cross-sectional view of the semiconductor device lc.
  • FIG. 50 shows a top view of the semiconductor device lc when the sealing resin 63 is seen through. 51 substantially corresponds to the cross-sectional view taken along the line HH in FIG.
  • FIG. 50 is a plan view, but the semiconductor chip 54 (diode element chip 2, resistor element chip 3 or transistor element chip 80) is hatched to make the drawing easy to see.
  • the semiconductor device lc of the present embodiment is similar to the semiconductor device 1 of the first embodiment, and includes a plurality of tabs 52, a semiconductor chip 54 mounted on the tab 52, and the surface of the semiconductor chip 54.
  • a plurality of tabs 52 are arranged in an array (equally spaced) in the second direction (lateral direction) that intersects (preferably orthogonally) the first direction (vertical direction) 53a and the first direction 53a ( The arrangement is the same as in the first embodiment.
  • the semiconductor chip 54 is die-bonded on the diode element chip 2, the resistance element chip 3, the transistor element chip 80, and the force tab 52.
  • the transistor element chip 80 is formed, for example, by forming a transistor element such as MISFET on a semiconductor substrate (semiconductor wafer) such as single crystal silicon, and then grinding the back surface of the semiconductor substrate as necessary. A back electrode is formed, and the semiconductor substrate is separated into transistor element chips 80 by dicing or the like.
  • the transistor element chip 80 has, on its surface, a first surface electrode 80a corresponding to one of the source and drain pad electrodes and a second surface electrode 80b corresponding to the pad electrode of the gate.
  • the back surface electrode 80c corresponding to the other source or drain electrode is provided on the back surface.
  • the transistor element chip 80 is die-bonded to the tab 52 in the same manner as the diode element chip 2 and the resistor element chip 3, and the back electrode 80c of the transistor element chip 80 is welded to the tab 52 and electrically connected thereto. .
  • the first surface electrode 80a and the second surface electrode 80b of the transistor element chip 80 are electrically connected to the tab 52 not mounted on the chip via bonding wires 55, respectively.
  • the first surface electrode 80a and the second surface electrode 80b of the transistor element chip 80 are connected to different tabs 52 via bonding wires 55, respectively. Therefore, the direction of the bonding wire 55 connected to the first surface electrode 80a of the transistor element chip 80 is different from the direction of the bonding wire 55 connected to the second surface electrode 80b.
  • Other configurations and manufacturing processes are substantially the same as those in the first embodiment, and thus description thereof is omitted here.
  • FIG. 52 is a fragmentary cross-sectional view of the semiconductor device Id of the present embodiment.
  • the bonding wire is first applied to the surface electrode 54a of the semiconductor chip 54. After one end of 55 is connected (first bonding), the other end of the bonding wire 55 is connected (second bonding) to the tab 52 on which the chip is not mounted.
  • first bonding the other end of the bonding wire 55 is connected (second bonding) to the tab 52 on which the chip is not mounted.
  • second bonding the bonding wire 55 is first connected (first bonding) to the tab 52 on which the chip is not mounted, and then to the surface electrode 54a of the semiconductor chip 54. Connect the other end of the bonding wire 55 (second bonding). Since the other configuration and manufacturing method of the semiconductor device Id can be the same as those of the semiconductor devices 1, la, lb, and lc of the first to third embodiments, the description thereof is omitted here.
  • the tip of the capillary is pressed against the connection surface while applying ultrasonic waves by thermocompression bonding (first bonding). After that, pull the lift upward and move it laterally, rub the bonding wire to the second bonding side, connect it, and cut the bonding wire. For this reason, since the wire loop height on the first bonding side is generated, the sealing resin must be formed thick so that the surface force of the sealing resin is not exposed.
  • one end of the bonding wire 55 is first connected (first bonding) to the tab 52 on which the chip is not mounted, and then the bonding wire 55 is connected to the surface electrode 54a of the semiconductor chip 54 as shown in FIG.
  • the height of the wire loop can be formed substantially equal to the thickness of the semiconductor chip 54, and therefore the thickness of the sealing resin 63 can be reduced.

Landscapes

  • Semiconductor Integrated Circuits (AREA)

Abstract

　複数のタブ（５２）上にダイオード素子チップ（２）および抵抗素子チップ（３）からなる複数の半導体チップ（５４）がダイボンディングされ、半導体チップ（５４）とタブ（５２）とがボンディングワイヤ（５５）を介して電気的に接続され、それらが樹脂封止されて半導体装置（１）が形成されている。ダイオード素子チップ（２）および抵抗素子チップ（３）は半導体基板を用いて製造されている。複数のタブ（５２）は、同一形状を有し、第１の方向および第１の方向に直交する第２の方向に等間隔にアレイ状に配置されている。半導体チップ（５４）の裏面電極はタブ（５２）に溶着され、半導体チップ（５４）の表面電極とチップ非搭載のタブ（５２）との間やチップ非搭載のタブ（５２）間が複数方向のボンディングワイヤ（５５）で接続されている。

Description

明 細 書
半導体装置および半導体装置の製造方法
技術分野
[0001] 本発明は、半導体装置および半導体装置の製造技術に関し、特に、ダイオード素 子チップなどを封止した半導体装置およびその製造技術に適用して有効な技術に 関するものである。
背景技術
[0002] 導電体力 なるタブとポスト部とが対向して配置されたリードフレームのタブ上にダ ィオード素子チップをダイボンディングしてから、ダイオード素子チップの電極とポスト 部をワイヤボンディングで接続し、それらを榭脂封止することで、ダイオードパッケ一 ジを製造することができる。
[0003] 日本特開平 8— 236672号公報 (特許文献 1)には、リードフレームを用いて面実装 パッケージ半導体電子部品を製造する技術が記載されている。
[0004] 米国特許出願公開第 2003Z0076666号明細書 (特許文献 2)および独国特許出 願公開第 10148042号明細書 (特許文献 3)には、チップアイランド上に半導体チッ プを搭載し、半導体チップの電極とコンタクトアイランドをワイヤボンディングする技術 が記載されている。
特許文献 1：特開平 8- 236672号公報
特許文献 2：米国特許出願公開第 2003Z0076666号明細書
特許文献 3 :独国特許出願公開第 10148042号明細書
発明の開示
発明が解決しょうとする課題
[0005] 導電体力 なる複数のタブと複数のポスト部とが対向して配置されたリードフレーム を用い、複数のタブ上にダイオード素子チップのような複数の半導体チップをダイボ ンデイングし、各半導体チップの電極とポスト部をワイヤボンディングで接続し、半導 体チップを複数含むように封止榭脂を形成することで、複数の半導体チップが同じパ ッケージ内に封止された、いわゆるアレイ型の半導体パッケージを製造することがで きる。し力しながら、タブ上に半導体チップを搭載し、ポスト上にボンディングワイヤの セカンドボンディングを行う単純な構成の半導体パッケージを製造するのは容易であ るが、複雑な回路構成の半導体パッケージを製造することは容易ではない。
[0006] また、日本特開平 8— 236672号公報の技術では、半導体チップを搭載するタブと ワイヤボンディングするポスト部はリードフレームを切断することで決定してしまう。そ のため、実装基板の回路構成を確認してからリードフレームを切断し、半導体チップ を搭載するタブとワイヤボンディングするポスト部を形成した後に、ダイボンディングェ 程に移るため、半導体装置の製造 (TAT)が遅くなる。また、半導体パッケージの所 望の回路ごとに、使用するリードフレームを変更することは、製造コストの増大を招い てしまう。
[0007] また、米国特許出願公開第 2003Z0076666号明細書および独国特許出願公開 第 10148042号明細書の技術では、チップアイランドやコンタクトアイランドが一部相 互に連結された構成となっており、製造する半導体装置毎にリードフレームの設計が 必要となる。このため、リードフレームに汎用性がなぐ半導体パッケージの所望の回 路ごとに、使用するリードフレームの設計を変更することになるので、製造コストの増 大を招いてしまう。
[0008] また、ダイオード素子チップと抵抗素子など異種の素子を組み合わせてパッケージ 化する場合、ダイオード素子と抵抗素子の構造の違いなどにより、製造工程が複雑 化し、製造コストが増大する可能性がある。
[0009] 本発明の目的は、複雑な回路構成を有する半導体装置を容易に製造できる技術 を提供することにある。
[0010] また、本発明の他の目的は、所望の回路構成を有する半導体装置を容易に製造で きる技術を提供することにある。
[0011] 本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添 付図面から明らかになるであろう。
課題を解決するための手段
[0012] 本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 次のとおりである。 [0013] 本発明は、半導体基板を用いて製造され、その表面に形成された第 1表面電極と その裏面に形成された第 1裏面電極とを有するダイオード素子チップと、半導体基板 を用いて製造され、その表面に形成された第 2表面電極とその裏面に形成された第 2裏面電極とを有する抵抗素子チップとを、同じパッケージ内に榭脂封止したもので ある。
[0014] また、本発明は、同一形状を有し、第 1の方向および前記第 1の方向に交差する第 2の方向に等間隔で配置されている複数の導体部と、前記複数の導体部上に搭載さ れた複数の半導体チップと、前記半導体チップの表面電極と前記導体部との間また は前記導体部間を電気的に接続する複数のボンディングワイヤと、それらを封止する 封止榭脂とを有するものである。
[0015] また、本発明は、複数の導体部を有する基板の前記複数の導体部上に複数の半 導体チップを搭載する工程と、前記各半導体チップの表面電極と前記半導体チップ を搭載して!/、な 、前記導体部との間、または前記導体部間をボンディングワイヤを介 して電気的に接続する工程と、前記複数の導体部、前記複数の半導体チップおよび 前記ボンディングワイヤを封止榭脂で封止する工程と、その後、前記封止榭脂を切 断する工程とを有し、所望の回路に応じて、前記封止榭脂の切断位置を変更するも のである。
[0016] また、本発明は、複数の導体部を有する基板またはフレームの前記複数の導体部 上に複数の半導体チップを搭載する工程と、所望の回路に応じて、前記各半導体チ ップの表面電極と前記半導体チップを搭載して 、な 、前記導体部との間、または前 記導体部間をボンディングワイヤを介して電気的に接続する工程と、前記複数の導 体部、前記複数の半導体チップおよび前記ボンディングワイヤを封止榭脂で封止す る工程とを有するものである。
[0017] また、本発明は、複数の導体部を有する基板またはフレームの前記複数の導体部 上に複数の半導体チップを搭載する工程と、前記各半導体チップの表面電極と前記 半導体チップを搭載して 、な 、前記導体部との間、または前記導体部間をボンディ ングワイヤを介して電気的に接続する工程と、前記複数の導体部、前記複数の半導 体チップおよび前記ボンディングワイヤを封止榭脂で封止する工程とを有し、前記基 板またはフレームでは、前記複数の導体部は同一形状を有し、第 1の方向および前 記第 1の方向に交差する第 2の方向に等間隔で配置されているものである。
発明の効果
[0018] 本願において開示される発明のうち、代表的なものによって得られる効果を簡単に 説明すれば以下のとおりである。
[0019] 複雑な回路構成を有する半導体装置 (半導体パッケージ)を容易に製造できる。ま た、所望の回路構成を有する半導体装置 (半導体パッケージ)を容易に製造できる。 図面の簡単な説明
[0020] [図 1]アンテナスィッチモジュール回路を示す回路図である。
[図 2]ダイオード素子チップの製造工程中の要部断面図である。
[図 3]図 2に続くダイオード素子チップの製造工程中の要部断面図である。
[図 4]図 3に続くダイオード素子チップの製造工程中の要部断面図である。
[図 5]図 4に続くダイオード素子チップの製造工程中の要部断面図である。
[図 6]抵抗素子チップの製造工程中の要部断面図である。
[図 7]図 6に続く抵抗素子チップの製造工程中の要部断面図である。
[図 8]図 7に続く抵抗素子チップの製造工程中の要部断面図である。
[図 9]図 8に続く抵抗素子チップの製造工程中の要部断面図である。
[図 10]図 9に続く抵抗素子チップの製造工程中の要部断面図である。
[図 11]図 10に続く抵抗素子チップの製造工程中の要部断面図である。
[図 12]本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。
[図 13]図 12に続く半導体装置の製造工程中の要部断面図である。
[図 14]図 13に続く半導体装置の製造工程中の要部断面図である。
[図 15]図 14に続く半導体装置の製造工程中の要部断面図である。
[図 16]図 15に続く半導体装置の製造工程中の要部断面図である。
[図 17]図 16に続く半導体装置の製造工程中の要部断面図である。
[図 18]本発明の一実施の形態の半導体装置の製造工程中の要部平面図である。
[図 19]図 18に続く半導体装置の製造工程中の要部平面図である。
[図 20]図 19に続く半導体装置の製造工程中の要部平面図である。 圆 21]図 20に続く半導体装置の製造工程中の要部平面図である。
圆 22]図 21に続く半導体装置の製造工程中の要部平面図である。
圆 23]図 22に続く半導体装置の製造工程中の要部平面図である。
圆 24]図 23に続く半導体装置の製造工程中の要部平面図である。
[図 25]図 24の平面透視図である。
圆 26]図 25に続く半導体装置の製造工程中の要部平面図である。
圆 27]本発明の一実施の形態の半導体装置の上面図である。
[図 28]図 27の半導体装置の下面図である。
[図 29]図 27の半導体装置の側面図である。
[図 30]図 27の半導体装置の断面図である。
[図 31]図 27の半導体装置の断面図である。
[図 32]図 27の半導体装置の断面図である。
[図 33]図 27の半導体装置の上面透視図である。
[図 34]図 27の半導体装置を用いたアンテナスィッチモジュール回路の要部回路図 である。
[図 35]封止体のダイシングラインを示す要部平面図である。
圆 36]ダイシングラインを変更した場合の半導体装置の上面透視図である。
[図 37]図 36の半導体装置の断面図である。
圆 38]本発明の他の実施の形態の半導体装置の製造工程中の要部平面図である。 圆 39]図 38に続く半導体装置の製造工程中の要部平面図である。
圆 40]図 39に続く半導体装置の製造工程中の要部平面図である。
圆 41]図 40に続く半導体装置の製造工程中の要部平面図である。
圆 42]本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。 圆 43]図 42に続く半導体装置の製造工程中の要部断面図である。
圆 44]図 43に続く半導体装置の製造工程中の要部断面図である。
圆 45]図 44に続く半導体装置の製造工程中の要部断面図である。
[図 46]本発明の他の実施の形態の半導体装置の上面図である。
[図 47]図 46の半導体装置の下面図である。 [図 48]図 46の半導体装置の上面透視図である。
[図 49]図 46の半導体装置の断面図である。
[図 50]本発明の他の実施の形態の半導体装置の上面透視図である。
[図 51]図 50の半導体装置の断面図である。
[図 52]本発明の他の実施の形態の半導体装置の要部断面図である。
発明を実施するための最良の形態
[0021] 以下の実施の形態においては便宜上その必要があるときは、複数のセクションに分 割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものでは なぐ一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。ま た、以下の実施の形態において、要素の数等 (個数、数値、量、範囲等を含む）に言 及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合 等を除き、その特定の数に限定されるものではなぐ特定の数以上でも以下でも良い 。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特 に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必 ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態におい て、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原 理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似 または類似するもの等を含むものとする。このことは、上記数値および範囲について も同様である。
[0022] 以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態 を説明するための全図において、同一の機能を有する部材には同一の符号を付し、 その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外 は同一または同様な部分の説明を原則として繰り返さない。
[0023] また、実施の形態で用いる図面においては、断面図であっても図面を見易くするた めにハッチングを省略する場合もある。また、平面図であっても図面を見易くするため にハッチングを付す場合もある。
[0024] 以下、本発明の実施の形態を図面に基づいて詳細に説明する。
[0025] (実施の形態 1) 本実施の形態は、例えば GSM方式などのネットワークを利用して情報を伝送する デジタル携帯電話 (移動体通信装置）に使用されるアンテナスィッチモジュールに搭 載される半導体装置である。すなわち、本実施の形態は、携帯電話 (移動体通信装 置)などの送受信切換 (切替)用のアンテナスィッチ回路 (アンテナスィッチモジユー ル回路）に用いられる半導体装置（半導体パッケージ)である。
[0026] ここで、 GSM (Global System for Mobile Communication)は、デジタノレ携帯電話に 使用されている無線通信方式の 1つまたは規格をいう。 GSMには、使用する電波の 周波数帯が 3つあり、 900MHz帯を GSM900または単に GSM、 1800MHz帯を G SM1800または DCS (Digital Cellular System) 1800若しくは PCN、 1900MHz帯 を GSM 1900または DCS 1900若しくは PCS (Personal Communication Services)と いう。なお、 GSM1900は主に北米で使用されている。北米ではその他に 850MHz 帯の GSM850を使用する場合もある。本実施の形態の半導体装置 (半導体パッケ ージ） 1は、例えば、デジタル携帯電話 (移動体通信装置）において、これらの周波数 帯（高周波帯）の送受信を切換えるためのアンテナスィッチモジュール (アンテナスィ ツチモジュール回路)で使用される半導体装置である。
[0027] 図 1は、本発明の一実施の形態である半導体装置 1が用いられるアンテナスィッチ モジュール回路を示す回路図 (説明図）である。
[0028] 図 1に示されるアンテナスィッチモジュール回路は、 3つのアンテナスィッチ回路（ス イッチ回路） 21a, 21b, 21cとデュプレクサ（duplexer、分波器、周波数分配器） 22と アンテナ 23とを有している。デュプレクサ 22は、 GSM900帯の信号と、 DCS1800 帯の信号とを分波する回路である。スィッチ回路 21a, 21b, 21cは、送受信切換え 用のスィッチ回路であり、それぞれ、 2つのダイオード素子 11 (11a, l ib)、抵抗素子 12、マイクロストリップライン 13およびスィッチ素子 14などから構成されている。スイツ チ回路 21aは、 GSM900帯の送信と受信とを切換えるスィッチ回路であり、スィッチ 回路 21bは、 DCS1800帯の送信と受信とを切換えるスィッチ回路であり、スィッチ回 路 21cは、 DCS1800帯の受信と DCS1900帯の受信とを切換えるスィッチ回路であ る。
[0029] アンテナスィッチ回路 21aの切換えについて説明すると、 GSM900用の送信信号 の送信時には、スィッチ素子 14がオン状態になることで、ダイオード素子 11aのァノ ード側に電源 15から固定電位 (バイアス電圧）が抵抗 12を介して印加されてダイォ ード素子 11aがオン状態になり、入力端子 (GSM900用の送信信号の入力端子） 16 aから入力された GSM900用の送信信号力 ダイオード素子 11aを介してデュプレク サ 22に入力され、アンテナ 23から電波として送信される。ダイオード素子 l ibは、何 らかの影響で誤ってマイクロストリップライン 13に入力された信号を基準電位に落と すことで、送信電力を受信側に流れてしまうのを抑制または防止するように機能する ことができる。 GSM900用の受信信号の受信時には、アンテナ 23から受信した GS M900用の受信信号は、スィッチ素子 14がオフ状態になることで、デュプレクサ 22お よびマイクロストリップライン 13を介して出力端子 (GSM900用の受信信号の出力端 子） 16bから出力される。
[0030] アンテナスィッチ回路 21bの切換えも、アンテナスィッチ回路 21aとほぼ同様であり 、入力端子（DCS 1800用の送信信号の入力端子） 17aから入力された DCS 1800 用の送信信号が、アンテナスィッチ回路 21bのダイオード素子 11aを介してデュプレ クサ 22に入力され、アンテナ 23から電波として送信され、 DCS1800用の受信信号 の受信時には、アンテナ 23から受信した GSM900用の受信信号は、デュプレクサ 2 2およびアンテナスィッチ回路 21bのマイクロストリップライン 13を介して出力端子 (D CS1800用の受信信号の出力端子） 17bから出力される。
[0031] また、アンテナ 23から受信した DCS1800用の受信信号は、アンテナスィッチ回路 21cの切換えにより、出力端子 (DCS1800用の受信信号の出力端子） 18aまたは出 力端子 (DCS1900用の受信信号の出力端子） 18bから出力される。
[0032] このようなアンテナスィッチモジュール回路では、図 1にも示されるように、 6個のダイ オード素子 11と 3個の抵抗素子 12が使用されており、このダイオード素子 11が後述 するダイオード素子チップ 2により構成され、抵抗素子 12が後述する抵抗素子チップ 3により構成され、それら 6個のダイオード素子 11 (ダイオード素子チップ 2)と 3個の 抵抗素子 12 (抵抗素子チップ 3)をパッケージ化（1パッケージ化)して半導体装置 1 が形成される。
[0033] 次に、本実施の形態の半導体装置 1の製造に用いられるダイオード素子チップ 2の 製造工程および構造にっ 、て説明する。
[0034] 図 2—図 5は、本発明の一実施の形態で用いられるダイオード素子チップ (半導体 チップ、ダイオード素子が形成された半導体チップ） 2、例えば PIN (Positive Intrinsic Negative)ダイオード素子チップの製造工程中の要部断面図である。
[0035] PIN (Positive Intrinsic Negative)ダイオード素子チップであるダイオード素子チップ 2は、例えば次のようにして製造される。
[0036] まず、図 2に示されるように、 n型の導電型を有する不純物（例えば P (リン)または A s (ヒ素) )が高濃度 (例えば不純物濃度 1019— 102 η— 3程度）に導入 (ドーピング)さ れた η型単結晶シリコン力もなる半導体基板 (半導体ウェハ） 31を用意する。半導体 基板 31は PINダイオード素子の Ν層として機能する。
[0037] 次に、半導体基板 31の表面上に、ェピタキシャル法により、 n型のシリコン単結晶 膜を成長させて、 I (Intrinsic)層 32 (ェピタキシャル層、ェピタキシャルシリコン層）を 形成する。 I層 32の不純物濃度は半導体基板 31の不純物濃度よりも相対的に低い（ 例えば不純物濃度 1013cm— 3程度)。 I層 32は PINダイオード素子の PN接合の中間 に存在し、キャリアが少なく抵抗の大き 、真性半導体の層である。
[0038] 次に、 I層 32の表面に、例えば酸ィ匕シリコン膜など力もなる絶縁膜 33を形成する。
絶縁膜 33は、例えば熱酸ィ匕処理などにより形成することができる。
[0039] 次に、図 3に示されるように、フォトリソグラフィ技術によりパターユングされたフオトレ ジスト膜（図示省略)をエッチングマスクとして絶縁膜 33をエッチングし、 I層 32に達す る開口部 33aを絶縁膜 33に形成する。
[0040] 次に、上記フォトレジスト膜を除去した後、開口部 33aから露出した I層 32に、 p型の 導電型を有する不純物（例えば B (ボロン) )をイオン注入し、必要に応じて熱処理を 行うことで、相対的に高い不純物濃度 (例えば不純物濃度 1019— 102 cm— 3程度)を 有する P型半導体領域 (P型不純物拡散領域） 34を I層 32の表面側に形成する。 p型 半導体領域 34は PINダイオードの P層として機能する。
[0041] 次に、図 4に示されるように、開口部 33a内を含む絶縁膜 33上に、例えば A1 (アルミ ユウム)または A1合金など力もなる金属膜を、例えばスパッタリング法などによって形 成し、この金属膜をフォトリソグラフィ技術およびエッチング技術を用いてパターンィ匕 して、 p型半導体領域 34に接続する第 1電極 (表面電極、アノード電極、パッド電極、 ボンディングパッド） 35を形成する。その後、必要に応じて半導体基板 31の裏面を研 削するなどして薄くした後、半導体基板 31の裏面の全面に例えば金など力もなる金 属膜を例えばスパッタリング法などにより堆積して、 N層としての半導体基板 31 (の裏 面）に接続する第 2電極 (裏面電極、力ソード電極） 36を形成する。その後、ダイシン グにより半導体基板 31を単位 PINダイオード素子毎に切断、分離して、図 5に示され るように、個片化 (チップ化)されたダイオード素子チップ 2が得られる (製造される)。 ダイオード素子チップ 2の第 1電極 35と第 2電極 36との間には、半導体基板 31 (N層 )、 I層 32および p型半導体領域 34 (P層）によって PINダイオードが形成され、第 1電 極 35と第 2電極 36との間に所定の電圧を印加することで、 PINダイオードを作動させ ることがでさる。
[0042] なお、本実施の形態では、ダイオード素子チップ 2として、 PINダイオード素子チッ プ (PINダイオードが形成された半導体チップ)を用いる場合につ!、て説明したが、こ れに限定されるものではなぐダイオード素子チップ 2として、ショットキダイオード素 子チップ (ショットキダイオード素子が形成された半導体チップ)や、ツエナーダイォー ド素子チップ (ツ ナーダイオード素子が形成された半導体チップ)など、種々のダイ オード素子チップを用いることができる。
[0043] 次に、本実施の形態の半導体装置 1の製造に用いられる抵抗素子チップ 3の製造 工程および構造にっ 、て説明する。
[0044] 図 6—図 11は、本発明の一実施の形態で用いられる抵抗素子チップ (半導体チッ プ、抵抗素子が形成された半導体チップ) 3の製造工程中の要部断面図である。
[0045] 抵抗素子チップ 3は、例えば次のようにして製造される。
[0046] まず、図 6に示されるように、 n型の導電型を有する不純物（例えば P (リン)または A s (ヒ素) )が高濃度に導入 (ドーピング)された n型単結晶シリコンからなる半導体基板 (半導体ウェハ) 41を用意する。
[0047] 次に、半導体基板 41の表面上に、ェピタキシャル法により、 n型のシリコン単結晶 膜を成長させて、ェピタキシャル層（ェピタキシャルシリコン層） 42を形成する。ェピタ キシャル層 42の不純物濃度は半導体基板 41の不純物濃度よりも相対的に低い。 [0048] 次に、ェピタキシャル層 42の表面に、例えば酸ィ匕シリコン膜など力 なる絶縁膜 43 を形成する。絶縁膜 43は、例えば熱酸ィ匕処理などにより形成することができる。
[0049] 次に、図 7に示されるように、フォトリソグラフィ技術およびエッチング技術を用いて 絶縁膜 43をパターユングする。それから、パターユングされた絶縁膜 43をマスクとし て、ェピタキシャル層 42に p型の導電型を有する不純物（例えば B (ボロン） )をイオン 注入し、必要に応じて熱処理を行うことで、相対的に高い不純物濃度を有する p型半 導体領域 (P型不純物拡散領域) 44を形成する。パターユングされた絶縁膜 43の下 方には p型不純物が導入されないので、 p型半導体領域 44は、パターユングされた 絶縁膜 43にほぼ相当する平面形状の開口部 44aを、パターユングされた絶縁膜 43 の下方に有している。すなわち、各チップ領域 (チップ領域は、そこから 1つの抵抗素 子チップ 3が製造される領域に対応する）において、ェピタキシャル層 42の表面側に おける中心付近には、 p型不純物が導入されて!、な!、。
[0050] 次に、残存する絶縁膜 43 (上記パターニングされた絶縁膜 43)を除去した後、図 8 に示されるように、 p型半導体領域 44を含むェピタキシャル層 42上の表面側に絶縁 膜 45を形成する。絶縁膜 45は、例えば、酸ィ匕シリコン膜、窒化シリコン膜、あるいは それらの積層膜など力 なる。
[0051] 次に、図 9に示されるように、フォトリソグラフィ技術によりパターユングされたフオトレ ジスト膜（図示省略)をエッチングマスクとして絶縁膜 45をエッチングし、絶縁膜 45に 開口部 45aを形成する。開口部 45aの形成領域は、開口部 44aの形成領域を平面 的に含み、開口部 44aの形成領域より大きいものである。ここで、開口部 44aは、その 平面形状が四角形でも円形でもよい。但し、開口部 44aの平面形状が四角形の場合 、円形に比べ設計が容易であるため、製造コストが低減できる。また、開口部 44aの 平面形状が円形の場合、開口部 44aに角部が生じないため、四角形に比べ抵抗値 のばらつきを低減できる。
[0052] 次に、上記フォトレジスト膜を除去した後、絶縁膜 45の開口部 45aから露出した p型 半導体領域 44を含むェピタキシャル層 42に、 n型の導電型を有する不純物（例えば P (リン)または As (ヒ素））をイオン注入し、必要に応じて熱処理を行うことで、相対的 にェピタキシャル層 42よりも高 、不純物濃度を有する n型半導体領域 (n型不純物拡 散領域) 46を形成する。このイオン注入工程では、絶縁膜 45の下方には n型不純物 が導入されず、開口部 45aの下方に n型不純物が導入される。上記のように、開口部 45aの形成領域は、開口部 44aの形成領域を平面的に含んでいるので、 n型半導体 領域 46は、開口部 44aの上部のェピタキシャル層 42と、その周囲の p型半導体領域 44に (オーバーラップするように)形成される。
[0053] 次に、図 10に示されるように、開口部 45a内を含む絶縁膜 45上に、例えば A1 (アル ミニゥム）または A1合金など力もなる金属膜を、例えばスパッタリング法などによって形 成し、この金属膜をフォトリソグラフィ法およびエッチング法を用いてパターンィ匕して、 n型半導体領域 46に接続する第 1電極 (表面電極、ノッド電極、ボンディングパッド） 47を形成する。 n型不純物が低いェピタキシャル層 42に第 1電極を接続すると、接 触抵抗が高くなるため、相対的にェピタキシャル層 42よりも高い不純物濃度を有する n型半導体領域 46を形成した後、前記 n型半導体領域 46に第 1電極を接続する。そ の後、必要に応じて半導体基板 41の裏面を研削するなどして薄くした後、半導体基 板 41の裏面の全面に例えば金など力 なる金属膜を例えばスパッタリング法などに より堆積して、半導体基板 41 (の裏面）に接続する第 2電極 (裏面電極) 48を形成す る。その後、ダイシングにより半導体基板 41を単位抵抗素子毎に切断、分離して、図 11に示されるように、個片化 (チップ化)された抵抗素子チップ 3が得られる (製造さ れる)。
[0054] 抵抗素子チップ 3の第 1電極 47と第 2電極 48との間には、半導体基板 41、ェピタキ シャル層 42および n型半導体領域 46により抵抗素子 (バルタ抵抗、不純物拡散抵抗 )が形成される。本実施の形態では、例えば 100— 1000 Ωの抵抗値が得られる。抵 抗素子チップ 3においては、第 1電極（表面電極、パッド電極、ボンディングパッド） 47 と第 2電極 (裏面電極) 48との間に所定の電圧が印加されると (例えば第 1電極 47に 正電位が供給され第 2電極 48に負電位が供給されると）、第 1電極 47から、 n型半導 体領域 46、ェピタキシャル層 42および半導体基板 41を経て第 2電極 48に電流が流 れる。
[0055] 抵抗素子チップ 3にお!/、ては、 p型半導体領域 44は、ェピタキシャル層 42の表面 側に形成され、かつェピタキシャル層 42の表面側における中心付近以外に形成され ており、 n型半導体領域 46は、ェピタキシャル層 42の表面側に形成され、かつェピタ キシャル層 42の表面側における中心付近に形成されている。すなわち、 p型半導体 領域 44は、 n型半導体領域 46を平面的に囲むように形成されており、その拡散厚さ（ 深さ）は例えば 5— 6 mである。この p型半導体領域 44が形成されていないと、ェピ タキシャル層 42にお ヽて抵抗成分が低!ヽ表面から側面へと電流が流れてしまう。す なわち、電流経路が多数生じることから抵抗成分は分散され、期待の抵抗値に至ら ない。また、 p型半導体領域 44の拡散厚さ (深さ）が薄すぎても、 p型半導体領域 44と ェピタキシャル層 42の間を電流が流れ、やはり抵抗素子チップ 3の側面に向って電 流が流れてしまう。そのため、表面リーク電流を防止するガードリング (ガードリング層 )として p型半導体領域 44を形成することで、第 1電極 47から第 2電極 48に向ってほ ぼ垂直方向に電流を流すことができる。ここで、 p型半導体領域 44が半導体基板 41 まで厚く形成されると、 p型半導体領域 44の水平方向へのオーバーハングが促進さ れ、開口部 44aが狭くなつてしまい、電流経路が遮断される可能性がある。更には、 p 型半導体領域 44が抵抗素子チップ 3の側面まで形成されて 、な 、と、第 1電極 47か ら入力される電流が P型半導体領域 44を乗り越えて、抵抗素子チップ 3の側面まで 到達する可能性がある。このため、電流経路のばらつきを完全に防止するために、本 実施の形態のように P型半導体領域 44は抵抗素子チップ 3の側面まで形成すること が好ましい。
抵抗素子チップ 3の抵抗値は、主として、ェピタキシャル層 42の不純物濃度と、 p型 半導体領域 44の開口部 44aの面積と、半導体基板 41 (の上面)から n型半導体領域 46 (の下面)までの距離 Lとを調節することによって、所望の値に制御することができ
0
る。例えば、ェピタキシャル層 42の不純物濃度を高くすることで抵抗値 (抵抗素子チ ップ 3の抵抗値、以下同様)を低くし、ェピタキシャル層 42の不純物濃度を低くするこ とで抵抗値を高くし、 p型半導体領域 44の開口部 44aの面積を大きくすることで抵抗 値を低くし、 p型半導体領域 44の開口部 44aの面積を小さくすることで抵抗値を高く し、半導体基板 41から n型半導体領域 46までの距離 Lを短くすることで抵抗値を低
0
くし、半導体基板 41から n型半導体領域 46までの距離 Lを長くすることで抵抗値を
0
高くすることができる。 [0057] 次に、上記のようなダイオード素子チップ 2や抵抗素子チップ 3を用いて本実施の 形態の半導体装置 1を製造する工程について説明する。
[0058] 図 12—図 17は、本発明の一実施の形態の半導体装置 1の製造工程中の要部断 面図である。図 18—図 26は、本発明の一実施の形態の半導体装置 1の製造工程中 の要部平面図である。なお、図 12と図 18とが同じ工程段階に対応し、図 13と図 20 ( 図 19および図 20)とが同じ工程段階に対応し、図 14と図 23 (図 21—図 23)とが同じ 工程段階に対応し、図 15と図 24とが同じ工程段階に対応し、図 17と図 26とが同じ 工程段階に対応する。また、図 25は、図 24において封止榭脂 59を透視したときの要 部平面図（平面透視図）に対応する。また、図 26においても、封止榭脂 59 (封止榭 脂 63)を透視した要部平面図（平面透視図）が示されている。また、図 12は図 18の A A線の断面図にほぼ対応し、図 13—図 17も、図 12と同じ領域の断面図が示されて いる。また、図 19一図 23、図 25および図 26は、平面図であるが、図面を見易くする ために半導体チップ 54 (ダイオード素子チップ 2または抵抗素子チップ 3)にハツチン グを付してある。
[0059] 本実施の形態の半導体装置 1は、例えば次のようにして製造される。
[0060] まず、図 12および図 18に示されるように、半導体装置 1製造用の基板 50を準備す る。例えば、金属板など力もなる板状部材 (保持部材） 51の主面（上面） 51a上に、複 数のタブ (チップ搭載部、アイランド部、導電体部材、導体部) 52を接着材 (図示せず )などを介して接合 (接着、接続、搭載、配置、保持)することにより、主面 51a上に複 数のタブ (導体部） 52がアレイ状に配置された板状部材 51からなる基板 50を準備す る。各タブ 52は、上面 52aと上面 52aとは逆側の下面 52bとを有しており、各タブ 52 の下面 52bが板状部材 51の主面 51aに接合されている。タブ 52は、導電体材料 (導 体)からなり、金属材料により形成されていればより好ましい。基板 50の板状部材 51 の主面 51a上に配置 (接合)された複数のタブ 52は、実質的に同じ寸法および形状 を有している。すなわち、基板 50の複数のタブ 52は、同一形状（同形状)を有してい る。なお、本実施の形態において、タブ 52が同一形状（同形状)を有しているというと きには、各タブ 52の寸法および形状が、実質的に (設計上は）同じ（同程度)であるが 、製造ばらつき程度変動している場合も含むものとする。 [0061] 各タブ 52は、平面形状（タブ 52の上面 52aおよび下面 52bの形状）が長方形また は正方形状の金属板 (金属平板、板状部材)など力 なり、各タブ 52の平面形状が 正方形状であればより好ましい。その理由として、各タブ 52の平面形状を正方形で 形成することにより、長方形で形成する場合に比べて、半導体装置 1のノ ッケージサ ィズ (外形寸法)を小型化することができる。また、各タブ 52の平面形状が長方形で 形成されていると、短辺側と同一方向にワイヤボンディングした場合と、長辺側と同一 方向にワイヤボンディングした場合とでは、インダクタンス成分に差が生じる（ばらつく
) o
[0062] また、板状部材 51の主面 51a上に接合された複数のタブ 52は、板状部材 51の主 面 51a上において、第 1の方向（縦方向） 53aと第 1の方向 53aに交差する第 2の方向 (横方向） 53bとに均一に (等間隔に)アレイ状に配置される。更に説明すると、図 18 に示すように、複数のタブ 52は互いに電気的に分離 (独立）されており、それぞれが 独立した状態 (電気的に独立した状態)で板状部材 51上に配置される。第 1の方向 5 3aおよび第 2の方向 53bは板状部材 51の主面 51aに平行な方向である力 第 1の方 向 53aと第 2の方向 53bとが互いに直交した方向であることが好ましい。
[0063] このため、第 1の方向 53aに隣り合うタブ 52の間隔 Lは、いずれのタブ 52に対して も同じ (等間隔)であり（すなわち全ての間隔 Lが等しくなり）、第 2の方向 53bに隣り 合うタブ 52の間隔 Lは、いずれのタブ 52に対しても同じ (等間隔)である（すなわち
2
全ての距離 Lが等しくなる)。従って、第 1の方向 53aに隣り合うタブ 52同士の中心
2
間の距離 Lは、いずれのタブ 52に対しても同じ (等距離)であり（すなわち全ての距
3
lLが等しくなり）、第 2の方向 53bに隣り合うタブ 52同士の中心間の距離 Lは、い
3 4 ずれのタブ 52に対しても同じ (等距離)である（すなわち全ての距離 Lが等しくなる）
4
。また、第 1の方向 53aに隣り合うタブ 52の間隔 Lと、第 2の方向 53bに隣り合うタブ 5 2の間隔 Lとが等しい (L =L )ことが、より好ましい。従って、第 1の方向 53aに隣り
2 1 2
合うタブ 52同士の中心間の距離 Lと、第 2の方向 53bに隣り合うタブ 52同士の中心
3
間の距離 Lとが等しい (L =L )ことが、より好ましい。なお、本実施の形態において
4 3 4
、等間隔または等距離というときには、間隔または距離が、実質的に (設計上は）同じ (同程度)であるが、製造ばらつき程度変動している場合も含むものとする。 [0064] このように、半導体装置 1製造用の基板 50は、第 1の方向 53a (縦方向）と第 1の方 向 53aに交差 (直交)する第 2の方向 53b (横方向）とに均一に (等間隔に)アレイ状に 配置され、互いに同一形状を有する複数の導体部 (タブ 52)と、これら複数の導体部 (タブ 52)を保持する保持部材 (板状部材 51)とを有して ヽる。
[0065] 次に、図 13に示されるように、ダイボンディング工程を行って、半導体チップ 54を基 板 50のタブ 52の上面 52a上に接合 (接着、接続、搭載、配置、ダイボンディング)す る。半導体チップ 54は、上記ダイオード素子チップ 2または抵抗素子チップ 3に対応 する。半導体チップ 54は、その表面に表面電極 54aを有し、その裏面 (表面とは逆側 の主面）に裏面電極 54bを有している。半導体チップ 54がダイオード素子チップ 2の 場合は、表面電極 54aは上記ダイオード素子チップ 2の第 1電極 35に対応し、裏面 電極 54bは上記ダイオード素子チップ 2の第 2電極 36に対応する。また、半導体チッ プ 54が抵抗素子チップ 3の場合は、表面電極 54aは上記抵抗素子チップ 3の第 1電 極 47に対応し、裏面電極 54bは上記抵抗素子チップ 3の第 2電極 48に対応する。
[0066] タブ 52への半導体チップ 54のダイボンディング工程では、半導体チップ 54の表面
(表面電極 54a形成側の主面）が上方を向き、半導体チップ 54の裏面に形成された 裏面電極 54bがタブ 52の上面 52aに対向して接するように、半導体チップ 54をタブ 52上に接合する。このタブ 52への半導体チップ 54のダイボンディング工程では、板 状部材 51を加熱することでその主面 5 la上の複数のタブ 52を加熱し、タブ 52を加熱 しながらタブ 52上に半導体チップ 54を搭載することで、半導体チップ 54の裏面電極 54bと金属材料など力もなるタブ 52とが溶着され、半導体チップ 54の裏面がタブ 52 に接合される。例えば、板状部材 51およびその上のタブ 52を 400°C程度に加熱しな がら、タブ 52上に半導体チップ 54を搭載することで、半導体チップ 54の裏面電極 5 4bをタブ 52に溶着することができる。半導体チップ 54の裏面電極 54bをタブ 52に溶 着することで、半導体チップ 54をタブ 52に固定するとともに、半導体チップ 54の裏面 電極 54bを、その半導体チップ 54を搭載するタブ 52に電気的に接続することができ る。
[0067] また、ダイオード素子チップ 2や抵抗素子チップ 3のような半導体チップ 54は、チッ プサイズが比較的小さい（例えば平面寸法が 0. 2mm X O. 2mm程度）ので、銀ぺー ストなどの塗布系の接着材で半導体チップ 54をタブ 52に接合するのは容易ではな いが、本実施の形態では、半導体チップ 54の裏面電極 54bをタブ 52に加熱により溶 着するので、半導体チップ 54をタブ 52に容易かつ的確に接合することができる。ま た、板状部材 51を加熱してその主面 51aのタブ 52を加熱するので、板状部材 51は 耐熱性と高熱伝導性を有していることが好ましぐ板状部材 51が金属材料力 なれ ばより好ましい。
[0068] タブ 52への半導体チップ 54のダイボンディング工程で、複数種類の半導体チップ 54をタブ 52上に接合する場合は、まず、ある同じ種類の複数の半導体チップ 54の 全てを複数のタブ 52上に接合した後に、それとは別の (他の)種類の複数の半導体 チップ 54を複数のタブ 52上に接合するようにする。例えば、図 19に示されるように、 先に複数の抵抗素子チップ 3の全てを複数のタブ 52上に接合し、それから、図 20に 示されるように、複数のダイオード素子チップ 2の全てを複数のタブ 52上に接合する 。あるいは、先に複数のダイオード素子チップ 2の全てを複数のタブ 52上に接合し、 それから、複数の抵抗素子チップ 3の全てを複数のタブ 52上に接合してもよい。 3種 類の半導体チップ 54 (すなわち第 1、第 2および第 3の種類の半導体チップ 54)をタ ブ 52上に接合する場合は、まず第 1の種類の半導体チップ 54の全てをタブ 52上に 接合してから、第 2の種類の半導体チップ 54の全てをタブ 52上に接合し、その後第 3の種類の半導体チップ 54の全てをタブ 52上に接合する。 4種類以上の半導体チッ プ 54をタブ 52上に接合する場合は、更にこのような動作を繰り返す。この結果、複数 種類の半導体チップを交互にダイボンディングする場合に比べて、ダイボンディング 工程の簡素化 (単純化）が実現できる。
[0069] 次に、図 14に示されるように、ワイヤボンディング工程を行って、半導体チップ 54の 表面電極 54aとチップ非搭載のタブ 52 (ここで、チップ非搭載のタブ 52は、半導体チ ップ 54が搭載されて!、な!/、タブ 52に対応する）とをボンディングワイヤ 55を介して電 気的に接続し、また必要に応じてタブ 52同士 (チップ非搭載のタブ 52同士）を、ボン デイングワイヤ 55を介して電気的に接続する。ボンディングワイヤ 55は、例えば金線 などの金属細線力 なる。
[0070] 複数の半導体チップ 54 (ダイオード素子チップ 2および抵抗素子チップ 3)を複数の タブ 52上にダイボンディングした後に、ワイヤボンディング工程を行うが、本実施の形 態では、単純に一方向のみのワイヤボンディングを行うのではなぐ所望の回路に応 じて複数の方向にワイヤボンディングを行 、、半導体チップ 54 (ダイオード素子チッ プ 2および抵抗素子チップ 3)の表面電極 54aをタブ 52 (チップ非搭載のタブ 52)に ボンディングワイヤ 55を介して電気的に接続する。更に必要に応じてタブ 52間（チッ プ非搭載のタブ 52間）を、ボンディングワイヤ 55を介して電気的に接続することで、 半導体チップ 54 (ダイオード素子チップ 2および抵抗素子チップ 3)、ボンディングヮ ィャ 55およびタブ 52により、所望の回路 (ここでは上記アンテナスィッチ回路 21a, 2 lb, 21cの一部）を形成している。
[0071] このため、本実施の形態では、ボンディングワイヤ 55の形成方向（ワイヤボンディン グの方向）は複数種類あり、第 1の方向 53aに平行な方向（方向 57a, 57b)のワイヤ ボンディングと、第 2の方向 53bに平行な方向（方向 57c)のワイヤボンディングとが行 われる。第 1の方向 53aに平行な方向（方向 57a, 57b)のワイヤボンディングにより、 第 1の方向 53aに平行な方向に延在するボンディングワイヤ 55 (後述するボンディン グワイヤ 55a, 55b)が形成され、第 2の方向 53bに平行な方向（方向 57c)のワイヤボ ンデイングにより、第 2の方向 53bに平行な方向に延在するボンディングワイヤ 55 (後 述するボンディングワイヤ 55c)が形成される。このようなワイヤボンディング工程では 、まず、ある同じ方向のワイヤボンディングを全て行い、それから、他の方向のワイヤ ボンディングを行うようにする。なぜなら、図 20に示すように、複数のタブ 52にそれぞ れ配置された複数の半導体チップ 54が板状部材 51に並べて配置されているのに対 して、例えば端カゝら順番にワイヤボンディング工程を行うと、ワイヤボンディングの方 向が異なる半導体チップ 54をワイヤボンディングする度に、ワイヤボンディング装置 が方向を認識し、対応しなければならないため、ワイヤボンディング装置の動作が複 雑化し、ワイヤボンディング工程に要する時間が短縮できな 、。
[0072] そこで、例えば、方向（第 1の方向 53aと平行な方向、縦方向） 57a、方向（第 1の方 向 53aと平行でかつ方向 57aと逆向きの方向） 57b、および方向（第 2の方向 53bと平 行な方向、横方向） 57cの 3種類の方向にワイヤボンディングが行われる場合は、ま ず、図 21に示されるように、方向 57aのワイヤボンディングを全て行ってから、図 22に 示されるように、方向 57bのワイヤボンディングを全て行い、その後、図 23に示される ように、方向 57cのワイヤボンディングを全て行う。これにより、ボンディングワイヤ 55 の形成方向（ワイヤボンディングの方向）が複数ある場合でも、ワイヤボンディングェ 程に要する時間を短縮することができる。また、ワイヤボンディング装置の動作を簡素 化することができる。ワイヤボンディングの方向については、ワイヤボンディング装置 自体が複数の方向にワイヤボンディングすることが可能である力、板状部材 51が支 持する支持台（テーブル）自体が複数の方向に合わせて回転してもよ 、。
すなわち、まず、図 21に示されるように、方向 57aのワイヤボンディングを行うことに より、抵抗素子チップ 3の表面電極 54aと、その抵抗素子チップ 3が搭載されたタブ 5 2に第 1の方向 53a (縦方向）に隣り合うタブ 52 (チップ非搭載のタブ 52)とが、ボンデ イングワイヤ 55aにより電気的に接続され、また、ダイオード素子チップ 2の表面電極 54aと、そのダイオード素子チップ 2が搭載されたタブ 52に第 1の方向 53aに隣り合う タブ 52 (チップ非搭載のタブ 52)と力 ボンディングワイヤ 55aにより電気的に接続さ れる。それから、図 22に示されるように、方向 57bのワイヤボンディングを行うことによ り、ダイオード素子チップ 2の表面電極 54aと、そのダイオード素子チップ 2が搭載さ れたタブ 52に第 1の方向 53aに隣り合うタブ 52 (チップ非搭載のタブ 52)とが、ボン デイングワイヤ 55bにより電気的に接続される。その後、図 23に示されるように、方向 57cのワイヤボンディングを行うことにより、ボンディングワイヤ 55aが接続されたタブ 5 2 (チップ非搭載のタブ 52)力 第 2の方向 53bに隣り合いかつボンディングワイヤ 55 aが接続されたタブ 52 (チップ非搭載のタブ 52)とが、ボンディングワイヤ 55cにより電 気的に接続される。このように、半導体チップ 54の表面電極 54aが、その半導体チッ プ 54aを搭載するタブ 52に第 1の方向 53aまたは第 2の方向 53bに隣り合うタブ 52 ( チップ非搭載のタブ 52)に、ボンディングワイヤ 55を介して電気的に接続され、また、 第 1の方向 53aまたは第 2の方向 53bに隣り合うタブ 52 (チップ非搭載のタブ 52)同 士がボンディングワイヤ 55を介して電気的に接続される。図 14および図 23では、抵 抗素子チップ 3の表面電極 54a (第 1電極 47)は、ボンディングワイヤ 55a、タブ 52、 ボンディングワイヤ 55c、タブ 52およびボンディングワイヤ 55aを介して、ダイオード素 子チップ 2の表面電極 54a (第 1電極 35)に電気的に接続される。所望の回路に応じ てワイヤボンディングを行い、複数方向のワイヤボンディングを行うことで、すなわち 第 1の方向 53aに平行な方向と第 2の方向 53bに平行な方向とにワイヤボンディング を行うことで、所望の回路 (ここではアンテナスィッチ回路 21a, 21b, 21cの一部）を 形成することができる。
[0074] また、半導体チップ 54をパッケージ化したもの（半導体装置)を実装する実装基板 の回路パターンにおける複数のアノード及び力ソードの方向は必ずしも全て同一方 向ではない。し力しながら、本実施の形態のように、タブ 52が全て同じ寸法および形 状であれば、半導体チップ 54の配置場所が限定されず、また実装基板の回路バタ ーンに合わせてワイヤボンディングの向きが決められるため、タブ 52の大きさが同じ 形状ではない場合に比べて半導体装置 1の組立自由度を向上できる。
[0075] 次に、図 15および図 24に示されるように、一括モールド工程を行って、板状部材 5 1の主面 51a上に、複数のタブ 52、複数の半導体チップ 54および複数のボンディン グワイヤ 55を覆うように、封止榭脂 (封止部、封止榭脂部) 59を形成する。封止榭脂 5 9は、例えばエポキシ榭脂またはシリコーン榭脂などの榭脂材料など力もなり、フイラ 一などを含有することもできる。封止榭脂 59を形成する際には、板状部材 51の主面 51aの全体を一括して封止榭脂 59で榭脂封止する一括モールド工程を行う。なお、 図 25は、図 24において封止榭脂 59を透視した平面図であり、図 24および図 25に は、理解を簡単にするために、後述するダイシング工程のダイシングライン 61がー点 鎖線で示されている。
[0076] 次に、図 16に示されるように、板状部材 51を除去する。タブ 52を板状部材 51に接 合した接着材として、タブ 52と板状部材 51とを剥離可能とする接着材を選択しておく ことで、タブ 52、半導体チップ 54およびボンディングワイヤ 55を封止榭脂 59で封止 した封止体 60から板状部材 51を剥離して除去することができる。封止体 60から板状 部材 51を除去することで、封止榭脂 59の下面 (裏面） 59bでは、タブ 52の一部（すな わちタブ 52の下面 52b)が露出される。封止榭脂 59の下面 59bで露出したタブ 52の 下面 52bは、半導体装置 1の外部端子 (端子、外部接続端子）となる。板状部材 51は 、アレイ状に配置された複数のタブ 52を保持する機能を有していたが、封止榭脂 59 形成後は、封止榭脂 59によって複数のタブ 59が封止されて保持されるので、板状部 材 51を除去することができる。
[0077] 次に、必要に応じて封止榭脂 59の上面 (表面） 59aに、製品番号などのマーキング を施す。
[0078] 次に、図 17および図 26に示されるように、ダイシングブレード 62などを用いたダイ シングなどにより、封止榭脂 59 (封止体 60)を切断して個片に分割する。すなわち、 アレイ状に配列した複数のタブ 52と、複数のタブ 52上に搭載された複数の半導体チ ップ 54と、複数の半導体チップ 54の表面電極 54aと複数のタブ 52との間やタブ 52 同士の間を電気的に接続する複数のボンディングワイヤ 55とを封止榭脂 59で一括 封止した封止体 60を、ダイシングにより切断して個片化する。これにより、個片化され た半導体装置 1が得られる。このダイシング (切断、個片化）工程では、図 24および 図 25に一点鎖線で示されているダイシングライン (切断線、切断位置） 61に沿って、 ダイシングが行われる。なお、図 26は、封止榭脂 59を透視した平面図である。
[0079] このようにして、本実施の形態の半導体装置 1が製造される。
[0080] 図 27は、上記のようにして製造された本実施の形態の半導体装置 1の上面図、図 2 8は半導体装置 1の下面図、図 29は半導体装置 1の側面図、図 30—図 32は半導体 装置 1の断面図、図 33は半導体装置 1の上面透視図（平面図)である。図 34は半導 体装置 1を用 、たアンテナスィッチモジュール回路の要部回路図である。図 33は、 封止榭脂 63を透視したときの半導体装置 1の上面図が示されている。また、図 30は 、図 27の B— B線の断面図にほぼ対応し、図 31は、図 27の C C線の断面図にほぼ 対応し、図 32は、図 27の D— D線の断面図にほぼ対応する。また、図 33は、平面図 であるが、図面を見易くするために半導体チップ 54 (ダイオード素子チップ 2または 抵抗素子チップ 3)にハッチングを付してある。
[0081] 本実施の形態の半導体装置（半導体パッケージ） 1は、複数のタブ 52と、複数のタ ブ 52上に搭載された複数の半導体チップ 54と、半導体チップ 54の表面電極 54aと タブ 52 (半導体チップ 54が搭載されて 、な 、タブ 52、すなわちチップ非搭載のタブ 52)との間またはタブ 52 (チップ非搭載のタブ 52)同士の間を電気的に接続する複 数のボンディングワイヤ 55と、これら（複数のタブ 52、複数の半導体チップ 54および 複数のボンディングワイヤ 55)を覆う封止榭脂 63とを有している。封止榭脂 63は、切 断工程 (ダイシング工程）により個片化された上記封止榭脂 59からなる。
[0082] 半導体装置 1を構成する複数のタブ 52は、上記のように、金属材料などの導電体 材料からなり、複数のタブ 52のそれぞれは、実質的に同じ寸法および形状、すなわ ち同一形状を有している。例えば、各タブ 52は、平面形状 (上面 52aおよび下面 52b の形状)が長方形または正方形状の金属板 (金属平板)からなり、各タブ 52の平面形 状が正方形状であればより好ましい。また、半導体装置 1を構成する複数のタブ 52は 、上記のように、第 1の方向（縦方向） 53aおよび第 1の方向 53aに交差 (好ましくは直 交)する第 2の方向 (横方向）に均一に (等間隔に)アレイ状に配置 (配列)されて!/、る 。図 27—図 33の半導体装置 1では、 6 X 3 (6行 3列）の合計 18個のタブ 52が第 1の 方向 53a (6行)および第 2の方向 53b (3列）に均一に（等間隔に)アレイ状に配置さ れている。
[0083] このため、半導体装置 1においても、上記のように、第 1の方向 53aに隣り合うタブ 5 2の間隔 Lは、いずれのタブ 52に対しても同じ (等間隔）であり（すなわち全ての間隔 Lが等しくなり）、第 2の方向 53bに隣り合うタブ 52の間隔 Lは、いずれのタブ 52に
1 2
対しても同じ (等間隔)である (すなわち全ての距離 Lが等しくなる)。従って、第 1の
2
方向 53aに隣り合うタブ 52同士の中心間の距離 Lは、いずれのタブ 52に対しても同
3
じ (等距離)であり（すなわち全ての距離 Lが等しくなり）、第 2の方向 53bに隣り合うタ
3
ブ 52同士の中心間の距離 Lは、いずれのタブ 52に対しても同じ (等距離)である（す
4
なわち全ての距離 Lが等しくなる）。また、第 1の方向 53aに隣り合うタブ 52の間隔 L
4 1 と、第 2の方向 53bに隣り合うタブ 52の間隔 Lとが等しい (L =L )ことが、より好まし
2 1 2
ぐ従って、第 1の方向 53aに隣り合うタブ 52同士の中心間の距離 Lと、第 2の方向 5
3
3bに隣り合うタブ 52同士の中心間の距離 Lとが等しい (L =L )こと力 より好ましい
4 3 4
[0084] 半導体装置 1では、 9つの半導体チップ 54、すなわち 6つのダイオード素子チップ 2 と 3つの抵抗素子チップ 3とが、タブ 52上に搭載されて封止榭脂 63内に封止されて いる。タブ 52の上面 52a上に搭載された半導体チップ 54 (すなわちダイオード素子 チップ 2および抵抗素子チップ 3)は裏面電極 54bを有しており、その裏面電極 54b は、タブ 52に溶着されている。このため、半導体チップ 54の裏面電極 54bは、その 半導体チップ 54を搭載するタブ 52に電気的に接続されて 、る。半導体チップ 54の 表面電極 54aは、ボンディングワイヤ 55を介して、その半導体チップ 54を搭載したタ ブ 52以外のタブ 52 (チップ非搭載のタブ 52)に電気的に接続されている。また、必 要に応じてタブ 52 (チップ非搭載のタブ 52)同士もボンディングワイヤ 55を介して電 気的に接続されている。なお、半導体チップ 54がダイオード素子チップ 2の場合は、 表面電極 54aはダイオード素子チップ 2の上記第 1電極 35に対応し、裏面電極 54b はダイオード素子チップ 2の上記第 2電極 36に対応する。また、半導体チップ 54が 抵抗素子チップ 3の場合は、表面電極 54aは抵抗素子チップ 3の上記第 1電極 47〖こ 対応し、裏面電極 54bは抵抗素子チップ 3の上記第 2電極 48に対応する。
[0085] 半導体装置 1においては、タブ 52の上面 52aおよび側面は封止榭脂 63で封止さ れて覆われているが、タブ 52の下面 52bは、封止榭脂 63から露出している。すなわ ち、封止榭脂 63の下面 63b (半導体装置 1の下面）では、タブ 52の下面 52bが露出 している。封止榭脂 63の下面 63b (半導体装置 1の下面)で露出するタブ 52の下面 5 2bは、半導体装置 1の外部端子 (端子、外部接続端子)として機能することができる。 従って、半導体装置ェは、面実装型の半導体パッケージである。
[0086] 半導体装置 1は、図 34に示されるアンテナスィッチモジュール回路の一部を構成（ 形成)する半導体装置（半導体パッケージ)である。なお、図 34に示されるアンテナス イッチモジュール回路の回路構成は、図 1と同様であるので、ここではその詳細な説 明は省略する。半導体装置 1内に榭脂封止された 6つのダイオード素子チップ 2が、 図 34に示されるアンテナスィッチモジュール回路のうちの 6つのダイオード素子 11に 対応し、半導体装置 1内に榭脂封止された 3つの抵抗素子チップ 3が、図 34に示さ れるアンテナスィッチモジュール回路のうちの 3つの抵抗素子 12に対応する。また、 半導体装置 1の 18個のタブ 52が、図 34に示されるアンテナスィッチモジュール回路 の 18箇所の端子部 20a— 20sに対応する。このため、本実施の形態では、半導体装 置 1をアンテナスィッチモジュール用の配線基板 (実装基板）に実装するなどしてアン テナスィッチモジュール（回路）を形成することができ、 6つのダイオード素子 11およ び 3つの抵抗素子 12を個別部品として配線基板 (実装基板）に実装する場合に比較 して、部品点数および実装面積を低減でき、アンテナスィッチモジュールなどの電子 装置の小型化 (小面積化)が可能になる。
[0087] また、上記半導体装置 1を用いて 3つのアンテナスィッチ回路 21a, 21b, 21cを形 成することが可能であり、この半導体装置 1は、 6 X 3 (6行 3列）の合計 18個のタブ 52 と、 9つの半導体チップ 54、すなわち 6つのダイオード素子チップ 2と 3つの抵抗素子 チップ 3とを有しているが、半導体装置の所望の回路に応じて、封止榭脂 59 (封止体 60)の切断工程での切断位置を変更することができる。図 35は、封止体 60のダイシ ングライン 6 laを示す要部平面図（平面透視図）であり、上記図 25に対応する。なお 、図 35では、上記図 25と同様に、封止榭脂 59を透視したときの封止体 60の要部平 面図が示されている。また、図 35は、平面図であるが、図面を見易くするために半導 体チップ 54にハッチングを付してある。
[0088] 半導体装置 1の製造工程と同様にしてダイボンディング工程、ワイヤボンディングェ 程、一括モールド (一括封止）工程および板状部材 51の剥離工程により封止体 60を 得た後、半導体装置 1を製造する場合は図 24および図 25のダイシングライン 61で封 止体 60 (封止榭脂 59)を切断していたが、半導体装置の所望の回路に応じて、封止 榭脂 59の切断工程での切断位置を変更することができ、例えば後述する半導体装 置 laを製造する場合は、図 35に示されるダイシングライン 61aで封止体 60 (封止榭 脂 59)を切断する。図 36は、ダイシングライン 6 laで封止体 60 (封止榭脂 59)を切断 した場合に製造される半導体装置 laの上面透視図 (平面図）、図 37は半導体装置 1 aの断面図である。なお、図 36は、封止榭脂 63を透視したときの半導体装置 1の上 面図が示されている。また、図 36は、平面図であるが、図面を見易くするために半導 体チップ 54にハッチングを付してある。また、図 37は、図 36の E— E線の断面図にほ ぼ対応する。半導体装置 laは、図 30および図 32と同様の断面も有している。半導 体装置 laを 3つ組み合わせたもの力 半導体装置 1に対応する。 1つの半導体装置 1を使用して 3つのアンテナスィッチ回路（21a, 21b, 21c)を形成することが可能で あつたが、 1つのアンテナスィッチ回路（21a, 21b, 21c)毎に 1つの半導体装置 la を使用することも可能である。従って、 3つのアンテナスィッチ回路 21a, 21b, 21cを 有する図 1または図 34のアンテナスィッチモジュール回路を形成するのに、 1つの半 導体装置 1を用いるか、ある 、は 3つの半導体装置 laを用いるかを必要に応じて選 択することができる。
[0089] 次に、本実施の形態で得られる効果について、より詳細に説明する。
[0090] 本実施の形態では、ダイオード素子と抵抗素子とを同じ半導体装置 1 (半導体パッ ケージ）内に内蔵させているが、半導体装置 1 (半導体パッケージ）内のダイオード素 子および抵抗素子として、半導体基板（同材料 (単結晶シリコン)からなる半導体基板 )を用いて製造したダイオード素子チップ 2および抵抗素子チップ 3を用いて 、る。す なわち、単結晶シリコン基板のような半導体基板 31を用いて製造したダイオード素子 チップ 2と、単結晶シリコン基板のような半導体基板 41を用いて製造した抵抗素子チ ップ 3とをタブ 52上に搭載し、ワイヤボンディング工程およびモールド工程を行って半 導体装置 1を製造している。
[0091] 本実施の形態とは異なり、ダイオード素子と抵抗素子とを別の部品（実装部品）とし て形成し、それらを配線基板 (実装基板)などに実装した場合は、部品点数および部 品の実装面積が増大し、電子装置の大型化を招く可能性がある。それに対して、本 実施の形態では、ダイオード素子と抵抗素子とを同じ半導体装置 1 (半導体パッケ一 ジ）内に内蔵させているので、部品点数を低減し、また、配線基板 (実装基板)などへ の実装面積を低減することができる。
[0092] し力しながら、ダイオード素子と抵抗素子とを内蔵するパッケージを製造する場合に 、本実施の形態とは異なり、単結晶シリコン基板のような半導体基板 31を用いて製造 したダイオード素子チップ 2と、半導体基板を用いることなく製造した抵抗素子 (抵抗 素子チップ 3以外の抵抗素子）、例えばチップ抵抗などを用いることも考えられる。こ の場合、次のような不具合が生じる可能性がある。ダイオード素子チップ 2と抵抗素 子との構造が異なると、同一パッケージに内蔵させることは容易ではない。例えば、 抵抗素子チップ 3は上下両面に電極 (第 1電極 47および第 2電極 48)を有しているが 、半導体基板を用いることなく製造した抵抗素子を上下両面に電極を有する構造に することは容易ではない。従って、タブ 52上に抵抗素子を搭載した場合に、抵抗素 子の下のタブと抵抗素子の一方の電極とを電気的に接続しかつ他のタブと抵抗素子 の他方の電極とを電気的に接続するのは容易ではない。また、ダイオード素子と抵 抗素子とを封止榭脂で封止した場合に、封止榭脂の熱膨張率を、ダイオード素子お よび抵抗素子の一方にしか合わせることができないので、封止榭脂とダイオード素子 との間の密着性と、封止榭脂と抵抗素子との間の密着性の両方を高めることは容易 ではない。また、半導体基板を用いて製造したダイオード素子に比較して、半導体基 板を用いずに製造した抵抗素子 (チップ抵抗など)の寸法は大きくなるので、タブ上 へのダイオード素子の搭載工程とタブ上への抵抗素子の搭載工程とを、同じ装置を 用いて行うことは困難である。
[0093] それに対して、本実施の形態では、半導体基板を用いて製造したダイオード素子 チップ 2と半導体基板を用いて製造した抵抗素子チップ 3とを用いて半導体装置 1を 製造している。このため、本実施の形態では、半導体基板 31にダイオード素子を形 成し、半導体基板 31の表面に第 1電極 35を形成し、半導体基板 31の裏面の全面に 第 2電極 36を形成してから、半導体基板 31を切断して個々のダイオード素子チップ 2に分割できるので、製造されたダイオード素子チップ 2は、その表面に第 1電極 35 を有し、その裏面に第 2電極 36を有する構造とすることが容易にでき、同様に、半導 体基板 41に抵抗素子 (拡散抵抗、バルタ抵抗)を形成し、半導体基板 41の表面に 第 1電極 47を形成し、半導体基板 41の裏面の全面に第 2電極 48を形成してから、 半導体基板 41を切断して個々の抵抗素子チップ 3に分割できるので、製造された抵 抗素子チップ 3は、その表面に第 1電極 47を有し、その裏面に第 2電極 48を有する 構造とすることが容易にできる。すなわち、ダイオード素子チップ 2と抵抗素子チップ 3とを、上下両面 (表裏両面）に電極を有する同じ構造とすることが容易である。
[0094] 本実施の形態では、ダイオード素子チップ 2および抵抗素子チップ 3の両方とも、表 面側と裏面側とにそれぞれ電極 (表面電極 54aおよび裏面電極 54b)を有する構造 にすることが容易にできるので、ダイオード素子チップ 2と抵抗素子チップ 3とをタブ 5 2上に搭載 (溶着)することにより、ダイオード素子チップ 2と抵抗素子チップ 3との裏 面電極 54bをタブ 52に電気的に接続することができ、ダイオード素子チップ 2と抵抗 素子チップ 3との表面電極 54aをワイヤボンディング工程により他のタブ 52に電気的 に接続することができる。このため、ダイオード素子チップ 2のダイボンディング条件と 抵抗素子チップ 3のダイボンディング条件とをほぼ同じにすることができ、ダイオード 素子チップ 2のワイヤボンディング条件と抵抗素子チップ 3のワイヤボンディング条件 とをほぼ同じにすることができる。従って、半導体装置の製造が容易になり、また半導 体装置の製造コストを低減できる。また、ダイオード素子チップ 2と抵抗素子チップ 3と に、ボンディングワイヤ 55接続用のボンディングパッド (第 1電極 35, 47に対応）を形 成するのが容易であり、ダイオード素子チップ 2および抵抗素子チップ 3の表面電極 54a (第 1電極 35, 47)をワイヤボンディング工程により他のタブ 52に電気的に接続 することを、容易にかつ的確に行うことができる。
[0095] また、本実施の形態では、ダイオード素子チップ 2と抵抗素子チップ 3とを同材料の 半導体基板 (単結晶シリコン基板)を用いて製造して 、るので、ダイオード素子チップ 2と抵抗素子チップ 3との熱膨張率が同程度となり、封止榭脂 63の熱膨張率を、ダイ オード素子チップ 2および抵抗素子チップ 3の両方に合わせることができる。このため 、封止榭脂 63とダイオード素子チップ 2との間の密着性 (接着強度)と、封止榭脂と抵 抗素子チップ 3との間の密着性 (接着強度)の両方を高めることができ、封止榭脂 63 とダイオード素子チップ 2および抵抗素子チップ 3との間に剥離などが生じるのを的 確に防止することができる。
[0096] また、本実施の形態では、ダイオード素子チップ 2と抵抗素子チップ 3とを半導体基 板（同材料 (単結晶シリコン)からなる半導体基板)を用いて製造して ヽるので、ダイォ ード素子チップ 2と抵抗素子チップ 3とを、同様の半導体製造設備などを用いて製造 することが可能になる。このため、半導体装置 1の製造コストを低減できる。また、ダイ オード素子チップ 2と抵抗素子チップ 3とを、同程度の形状 (寸法）に製造することもで きる。このため、タブ 52上へのダイオード素子チップ 2工程とタブ 52上への抵抗素子 チップ 3の搭載工程とを、同じ装置を用いて容易に行うことができる。
[0097] このように、本実施の形態では、製造工程を複雑ィ匕することなぐダイオード素子チ ップと抵抗素子など異種の素子を組み合わせてパッケージィ匕することができる。従つ て、同じパッケージ内に異種の素子 (ダイオード素子および抵抗素子）を内蔵した半 導体装置 (半導体パッケージ） 1を、容易かつ低コストで実現することができる。
[0098] また、本実施の形態では、半導体装置 1内に同一形状（同形状)のタブ 52が複数ァ レイ状に配置されており、第 1の方向 53aおよび第 2の方向 53bに、すなわち縦方向 および横方向に、等間隔で配列（配置）している。このため、半導体装置 1において は、第 1の方向 53a (縦方向）に隣り合うタブ 52同士の中心間の距離 Lが等距離であ
3
り、第 2の方向 53b (横方向）に隣り合うタブ 52同士の中心間の距離 Lが等距離であ
4
り、更に、第 1の方向（縦方向）に隣り合うタブ 52同士の中心間の距離 Lと第 2の方向
3
53b (横方向）に隣り合うタブ 52同士の中心間の距離 Lとが等しくなる (すなわち、全
4
ての距離 L , Lが等しくなる)。そして、これら複数のタブ 52上に複数の半導体チッ
3 4
プ 54 (ダイオード素子チップ 2および抵抗素子チップ 3)を搭載し、半導体チップ 54 の表面電極 54aと、その半導体チップ 54が搭載されたタブ 52に第 1の方向 53aまた は第 2の方向 53bに隣り合うタブ 52 (チップ非搭載のタブ 52)とをボンディングワイヤ 55を介して電気的に接続し、また、第 1の方向 53aまたは第 2の方向 53bに隣り合う タブ 52 (チップ非搭載のタブ 52)同士をボンディングワイヤ 55を介して電気的に接続 している。
[0099] 本実施の形態とは異なり、複数のタブ 52が非等間隔で配列して 、る場合、タブ 52 間の間隔が異なることから、半導体装置内のタブ 52間の容量成分が変動してしまう 可能性がある。また、複数のタブ 52が非等間隔で配列している場合、半導体装置内 の複数のボンディングワイヤ 55の長さがそれぞれ異なるものになるので、ボンディン グワイヤ 55のインダクタンス成分が変動してしまう可能性がある。
[0100] また、本実施の形態とは異なり、複数のタブ 52が非同一形状の場合 (例えば半導 体チップ 54を搭載する側のタブ 52の面積がボンディングワイヤにより接続されるチッ プ非搭載のタブ 52の面積よりも大き 、場合)、半導体チップ 54を搭載する位置 (タブ )が任意に決定できないため、配設の自由度がない。更には、予めアプリケーション（ 所望の回路、実装基板の回路パターン設計)が決まった後に、タブの配置を決定し な！、と 、けな!/、ため、半導体装置の製造 (TAT)が遅くなる。
[0101] それに対して、本実施の形態では、半導体装置 1内に同一形状（同形状)の複数の タブ 52を、第 1の方向 53a (縦方向）および第 2の方向 53b (横方向）に等間隔でァレ ィ状に配列（配置）させているので、半導体装置 1内のタブ 52間の容量成分を均一 化することができる。また、半導体チップ 54 (ダイオード素子チップ 2または抵抗素子 チップ 3)の表面電極 54aとチップ非搭載のタブ 52とを接続するボンディングワイヤ 5 5や、チップ非搭載のタブ 52間を接続するボンディングワイヤ 55など、半導体装置 1 内の複数のボンディングワイヤ 55の全ての長さを実質的に同じ (一定）にすることが できる。また、第 1の方向 53aに隣り合うタブ 52の間隔 Lと、第 2の方向 53bに隣り合 うタブ 52の間隔 Lとが等しい (L =L )、すなわち、第 1の方向 53aに隣り合うタブ 52
2 1 2
同士の中心間の距離 Lと、第 2の方向 53bに隣り合うタブ 52同士の中心間の距離 L
3 4 とが等しい (L =L )ので、第 1の方向 53aに平行な方向（縦方向）に形成されたボン
3 4
デイングワイヤ 55 (55aおよび 55b)と、第 2の方向 53bに平行な方向（横方向）に形 成されたボンディングワイヤ 55 (55c)とで、ボンディングワイヤ 55の長さを同じ（一定） にすることができる。このように、本実施の形態では、ボンディングワイヤ 55の長さを 一定にすることができるので、半導体装置 1内の各ボンディングワイヤ 55のインダクタ ンス成分を均一化することができる。また、導電体材料からなる全てのタブ 52が同一 形状で構成されているため、タブ 52自体が持っているインダクタンス成分のばらつき を抑制できる。このため、高周波的に同一特性を有した複数の半導体チップ 54を、 同一パッケージ (半導体装置）内で得ることができる。従って、半導体装置 1内の特性 (高周波特性)を均一化し、半導体装置 1の性能 (高周波性能)を向上することができ る。また、半導体装置 1の回路設計が容易になる。
また、本実施の形態では、同一形状の複数のタブ 52が、第 1の方向 53a (縦方向） および第 2の方向 53b (横方向）に、均一 (等間隔）にアレイ状に配置された基板 50を 用いて半導体装置 1を製造している。このため、基板 50のタブ 52上の任意の位置に 自由に半導体チップ 54を搭載させ、ボンディングワイヤ 55も自由に配設することがで きる。従って、アプリケーション (所望の回路）に応じた半導体チップ 54およびボンデ イングワイヤ 55の位置を設定でき、半導体装置の設計や構造の自由度を高めること ができる。そのため、ダイボンディング工程前まで完了しておき、アプリケーションが決 定して力もダイボンディング工程にすぐ移れるため、急なアプリケーション変更があつ てもすぐ半導体装置の製品化が可能である。また、半導体装置 1の配線基板 (実装 基板)への実装条件 (実装回路条件）に合わせて、基板 50のタブ 52上の任意の位 置に半導体チップ 54およびボンディングワイヤ 55を配設することができる。このため 、所望の回路および端子を有する半導体装置を容易に実現することができる。また、 基板 50のタブ 52に搭載する半導体チップ 54の種類、ボンディングワイヤ 55の接続 関係、および封止榭脂 59のダイシング位置などを変更することで、共通の基板 50を 用いて種々の半導体装置を製造することが可能である。このため、共通の基板 50を 用いて複数種類の半導体装置を製造することが可能になるので、半導体装置の製 造コストを低減できる。このように、複雑な回路構成を有する半導体装置 1を容易に製 造でき、所望の回路構成を有する半導体装置 1を容易に製造することができる。
[0103] また、本実施の形態では、複数の半導体チップ 54 (ダイオード素子チップ 2または 抵抗素子チップ 3)を複数のタブ 52上に搭載した後、所望の回路に応じてワイヤボン デイングを行 ヽ、半導体チップ 54 (ダイオード素子チップ 2または抵抗素子チップ 3) の表面電極 54aとチップ非搭載のタブ 52との間、またはチップ非搭載のタブ 52間を 、ボンディングワイヤ 55を介して電気的に接続している。このため、半導体チップ 54 の表面電極 54aとチップ非搭載のタブ 52との間を一方向のワイヤボンディングだけで 接続するのではなぐ複数方向のワイヤボンディングを行い、例えば、上記のように、 方向 57a、方向 57bおよび方向 57cの 3種類の方向にワイヤボンディングを行い、半 導体チップ 54の表面電極 54aとチップ非搭載のタブ 52との間、またはチップ非搭載 のタブ 52間を、ボンディングワイヤ 55を介して電気的に接続する。更に、半導体チッ プ 54の表面電極 54aとチップ非搭載のタブ 52との間のワイヤボンディングだけでなく 、チップ非搭載のタブ 52間もワイヤボンディングする。これにより、単純な回路構成の 半導体装置はもちろん、上記半導体装置 1のような複数の半導体チップ 54を含みか つより複雑な回路構成を有する半導体装置を容易に得る (製造する)ことが可能にな る。また、本実施の形態では、上記のように同一形状の複数のタブ 52が第 1の方向 5 3a (縦方向）および第 2の方向 53b (横方向）に均一 (等間隔）にアレイ状に配置され た基板 50を用いて半導体装置 1を製造しているので、上記のように所望の回路に応 じてワイヤボンディングを行うことが容易であり、複数方向のワイヤボンディングを行つ ても、ボンディングワイヤ 55の長さを一定にし、各ボンディングワイヤ 55のインダクタ ンス成分を均一化することができる。
[0104] また、本実施の形態では、複数の半導体チップ 54 (複数のダイオード素子チップ 2 または抵抗素子チップ 3)を複数のタブ 52上に搭載し、半導体チップ 54の表面電極 54aとチップ非搭載のタブ 52との間やチップ非搭載のタブ 52間をボンディングワイヤ 55を介して電気的に接続し、複数のタブ 52、複数の半導体チップ 54およびボンディ ングワイヤ 55を封止榭脂 59で一括封止 (一括モールド)した後、封止榭脂 59を切断 するが、所望の回路に応じて、この封止榭脂 59の切断位置を変更することができる。 例えば、図 24および図 25のダイシングライン 61で封止榭脂 59 (封止体 60)を切断し て 3つのアンテナスィッチ回路形成用の半導体装置 1を得ることができ、また、封止榭 脂 59の切断位置を変更して、図 35に示されるダイシングライン 61aで封止榭脂 59 ( 封止体 60)を切断し、 1つのアンテナスィッチ回路形成用の半導体装置 laを得ること ができる。このように、半導体装置の所望の回路に応じて封止榭脂 59 (封止体 60)の 切断位置を変更することで、比較的単純な回路構成の半導体装置はもちろん、上記 半導体装置 1のような複数の半導体チップ 54を含みかつより複雑な回路構成を有す る半導体装置を容易に得る (製造する)ことが可能になる。また、本実施の形態では、 上記のように同一形状の複数のタブ 52が第 1の方向 53a (縦方向）および第 2の方向 53b (横方向）に均一 (等間隔）にアレイ状に配置された基板 50を用いて半導体装置 1を製造しているので、封止榭脂 59 (封止体 60)の切断位置を変更するだけで、半 導体装置の回路構成を容易に変更することができる。また、共通の基板 50を用いて 同種または異種の半導体装置を多数製造することができる。
[0105] また、同一形状の複数のタブ 52が第 1の方向 53a (縦方向）および第 2の方向 53b ( 横方向）に均一 (等間隔）にアレイ状に配置された基板 50を用いて半導体装置 1を製 造しているので、封止榭脂 59 (封止体 60)の切断位置を変更するだけで、必要な半 導体チップ 54の取得数 (一つの半導体装置 1内の半導体チップ 54の数)を容易に 変更することができる。
[0106] また、本実施の形態では、例えばアンテナスィッチモジュール回路用として 9つの 半導体チップ 54が必要である。このため、 9つの半導体装置に個別に分けて製造し たものを実装基板にそれぞれ一つずつ配置する場合に比べ、本実施の形態のように 、 9つの半導体チップ 54が 1つの半導体装置 1で構成されていれば、半導体装置 1 の実装工程は 1回で済むため実装が容易である。更には、 9つ分の半導体装置が 1 つの半導体装置 1で構成できるため、実装面積が低減できる。
[0107] また、本実施の形態では、同一形状の複数のタブ 52が、第 1の方向 53a (縦方向） および第 2の方向 53b (横方向）に、均一 (等間隔）にアレイ状に配置された基板 50を 用いて半導体装置 1を製造している。このため、半導体装置 1の外部端子となるタブ 52の下面 52b力 封止榭脂 63の下面 63bからのみ露出している。言い換えると、平 面的に外部端子が封止榭脂 63の形成領域よりも外側にはみ出して配設されないた め、半導体装置 1の小型化が実現できる。
[0108] また、本実施の形態では、同一形状の複数のタブ 52が互いに電気的に分離されて おり、それぞれが独立した状態で板状部材 51上に配置される。このため、半導体チ ップ 54をタブ 52に搭載した後、ボンディングワイヤ 55によりチップ非搭載のタブ 52に 電気的に接続するため、アプリケーション (所望の回路）に対応した配置設計が可能 である。
[0109] (実施の形態 2)
上記実施の形態 1では、基板 50を用いて半導体装置を製造していたが、本実施の 形態では、リードフレームを用いて半導体装置を製造する。
[0110] 図 38—図 41は、本発明の一実施の形態の半導体装置 lbの製造工程中の要部平 面図である。図 42—図 45は、本発明の一実施の形態の半導体装置 lbの製造工程 中の要部断面図である。なお、図 38と図 42とが同じ工程段階に対応し、図 39と図 4 3とが同じ工程段階に対応し、図 40と図 44とが同じ工程段階に対応し、図 41と図 45 とが同じ工程段階に対応する。図 42は図 38の F-F線の断面図にほぼ対応し、図 43 一図 45も、図 42と同じ領域の断面図が示されている。また、図 39および図 40は、平 面図であるが、図面を見易くするために半導体チップ 54 (ダイオード素子チップ 2ま たは抵抗素子チップ 3)にハッチングを付してある。
[0111] 本実施の形態の半導体装置 lbは、例えば次のようにして製造される。
[0112] まず、図 38および図 42に示されるように、半導体装置 1製造用のリードフレーム 70 を準備する。リードフレーム 70は、金属材料など力もなる。リードフレーム 70は、 2本 の枠部 71a, 71bと、各枠部 71a, 71bに複数のリード部 72を介して保持または接続 された複数のタブ (チップ搭載部、導電体部材、導体部） 73とを有している。この複数 のタブ (導体部） 73は、上記実施の形態 1の複数のタブ (導体部） 52に相当（対応)す るものである。上記実施の形態 1の基板 50の複数のタブ 52と同様に、リードフレーム 70の複数のタブ 73は、実質的に同じ寸法および形状を有している（すなわち同一形 状を有している)。なお、本実施の形態においても、タブ 73が同一形状（同形状)を有 しているというときには、各タブ 73の寸法および形状が、実質的に (設計上は）同じ（ 同程度)であるが、製造ばらつき程度変動している場合も含むものとする。
[0113] 各タブ 73は、平面形状 (タブ 73の上面 73aおよび下面 73bの形状）が長方形また は正方形状の金属の板状部材など力 なり、各タブ 73の平面形状が正方形状であ ればより好ましい。また、リードフレーム 70の複数のタブ 73は、リードフレーム 70 (の 枠部 71a, 71b)の延在方向に平行な第 1の方向 74aに均一に (等間隔に）配置され る。また、枠部 71aにリード部 72を介して保持されたタブ 73と枠部 71bにリード部 72 を介して保持されたタブ 73とは、第 1の方向 74aに交差する第 2の方向 74bで互いに 対向している。第 1の方向 74aは、リードフレーム 70の延在方向に平行な方向で、第 2の方向 74bが第 1の方向 74aに直交する方向であることが好ましい。そこから 1つの 半導体装置 lbを形成する領域において第 1の方向 74aに隣り合うタブ 73の間隔 L
5 は、いずれのタブ 73に対しても同じ (等間隔)であり（すなわち全ての間隔 Lが等しく
5 なり）、第 2の方向 74bに隣り合うタブ 73の間隔 Lは、いずれのタブ 72に対しても同じ
6
(等間隔)である (すなわち全ての距離 Lが等しくなる)。従って、そこから 1つの半導
6
体装置 lbを形成する領域において第 1の方向 74aに隣り合うタブ 73同士の中心間 の距離 Lは、いずれのタブ 73に対しても同じ (等距離)であり（すなわち全ての距離 L が等しくなり）、第 2の方向 74bに隣り合うタブ 73同士の中心間の距離 Lは、いずれ
7 8 のタブ 73に対しても同じ (等距離)である（すなわち全ての距離 Lが等しくなる)。また
8
、第 1の方向 74aに隣り合うタブ 73の間隔 Lと、第 2の方向 74bに隣り合うタブ 73の
5
間隔 Lとが等しい (L =L )ことが、より好ましい。従って、第 1の方向 74aに隣り合う
6 5 6
タブ 73同士の中心間の距離 Lと、第 2の方向 74bに隣り合うタブ 73同士の中心間の 距離しとが等しい (L =L )ことが、より好ましい。なお、本実施の形態においても、等
8 7 8
間隔または等距離というときには、間隔または距離が、実質的に (設計上は）同じ (同 程度)であるが、製造ばらつき程度変動している場合も含むものとする。
[0114] このように、半導体装置 lb製造用のリードフレーム 70は、互いに同一形状を有する 複数のタブ 72 (導体部）を有し、これら複数のタブ 72は、第 1の方向 74aに均一に（ 等間隔に） 2列に配置され、その 2列の間隔 (第 1の方向 74aに交差 (直交)する第 2 の方向 53bに対向または隣り合うタブ 73の間隔)も、第 1の方向 74aのタブ 73の間隔 と同じ間隔となっている。なお、本実施の形態では、後述するように、一括モールドで はなぐそこから 1つの半導体装置 lbを形成する領域毎に個別に封止榭脂 76を形 成するので、前記領域間の間隔は、比較的広くなつている。
[0115] 次に、図 39および図 43に示されるように、ダイボンディング工程を行って、半導体 チップ 54をリードフレーム 70のタブ 73の上面 73a上に接合 (接着、接続、搭載、配置 、ダイボンディング)する。半導体チップ 54は、上記のように、例えばダイオード素子 チップ 2または抵抗素子チップ 3に対応する。タブ 73上への半導体チップ 54のダイ ボンディング工程については、上記実施の形態 1とほぼ同様にして行うことができるの で、ここではその詳しい説明を省略する。
[0116] 次に、図 40および図 44に示されるように、ワイヤボンディング工程を行って、半導 体チップ 54の表面電極 54aとチップ非搭載のタブ 73 (ここで、チップ非搭載のタブ 7 3は、半導体チップ 54が搭載されていないタブ 73に対応する）とをボンディングワイ ャ 55を介して電気的に接続し、また必要に応じてタブ 73同士 (チップ非搭載のタブ 7 3同士）をボンディングワイヤ 55を介して電気的に接続する。上記実施の形態 1と同 様に、本実施の形態においても、単純に一方向のみのワイヤボンディングを行うので はなぐ所望の回路に応じてワイヤボンディングを行い、半導体チップ 54 (ダイオード 素子チップ 2および抵抗素子チップ 3)の表面電極 54aをタブ 73にボンディングワイ ャ 55を介して電気的に接続し、更に必要に応じてチップ非搭載のタブ 73間をボンデ イングワイヤ 55を介して電気的に接続することで、半導体チップ 54 (ダイオード素子 チップ 2および抵抗素子チップ 3)、ボンディングワイヤ 55およびタブ 73により、所望 の回路を形成することができる。このため、上記実施の形態 1と同様に、本実施の形 態においても、ボンディングワイヤ 55の形成方向（ワイヤボンディングの方向）は複数 種類ある。このワイヤボンディング工程については、上記実施の形態 1とほぼ同様に して行うことができるので、ここではその詳 、説明を省略する。
[0117] 次に、図 41および図 45に示されるように、モールド工程を行って、タブ 73、半導体 チップ 54およびボンディングワイヤ 55を覆うように、封止榭脂（封止部、封止榭脂部） 76を形成する。封止榭脂 76は、例えばエポキシ榭脂またはシリコーン榭脂などの榭 脂材料などカゝらなり、フィラーなどを含有することもできる。上記実施の形態 1では、一 括モールドを行ったが、本実施の形態では、そこから一つの半導体装置を形成する 領域毎に、個別に封止榭脂 76を形成する。
[0118] 次に、必要に応じて封止榭脂 76の上面 76aに、製品番号などのマーキングを施す
[0119] 次に、リードフレーム 70 (のリード部 72)を切断して個片に分割する。ここでは、図 4 1の切断ライン 77に沿ってリードフレーム 70 (のリード部 72)を切断する。これにより、 個片化された半導体装置 lbが得られる。このようにして、本実施の形態の半導体装 置 lbが製造される。また、リードフレーム 70の切断後または切断前に、封止榭脂 76 力も露出するリード部 72に、必要に応じてめっき処理を施すこともできる。
[0120] 図 46は、上記のようにして製造された本実施の形態の半導体装置 lbの上面図、図 47は半導体装置 lbの下面図、図 48は半導体装置 lbの上面透視図（平面図）、図 4 9は半導体装置 lbの断面図である。図 48は、封止榭脂 76を透視したときの半導体 装置 lbの上面図が示されている。また、図 48は、平面図であるが、図面を見易くする ために半導体チップ 54にハッチングを付してある。また、図 49は、図 48の G— G線の 断面図にほぼ対応する。
[0121] 本実施の形態の半導体装置 lbは、複数のタブ 73と、複数のタブ 73上に搭載され た複数の半導体チップ 54と、半導体チップ 54の表面電極 54aとタブ 73 (チップ非搭 載の 73)との間またはタブ 73 (チップ非搭載のタブ 73)同士の間を電気的に接続す る複数のボンディングワイヤ 55と、各タブ 73に接続されたリード部 72と、これら (複数 のタブ 73、複数の半導体チップ 54、複数のボンディングワイヤ 55および複数のリー ド部 72)を覆う封止榭脂 76とを有している。リード部 72の下面 72aは、封止榭脂 76の 下面 76b (半導体装置 lbの下面)で露出し、リード部 72の端部（タブ 73に接続してい る側とは逆側の端部） 72bは、封止榭脂 76の側面（半導体装置 lbの側面)で露出し ている。封止榭脂 76から露出するリード部 72は、半導体装置 lbの外部端子 (端子、 外部接続端子)として機能することができ、半導体装置 lbは面実装型の半導体パッ ケージである。 [0122] 本実施の形態においても、上記実施の形態 1とほぼ同様の効果を得ることができる
[0123] 例えば、上記実施の形態 1と同様に、本実施の形態においても、半導体基板を用 V、て製造したダイオード素子チップ 2と半導体基板を用いて製造した抵抗素子チップ 3とを用いて半導体装置 1を製造して 、るので、ダイオード素子チップ 2のダイボンデ イング条件と抵抗素子チップ 3のダイボンディング条件とをほぼ同じにすることができ 、ダイオード素子チップ 2のワイヤボンディング条件と抵抗素子チップ 3のワイヤボン デイング条件とをほぼ同じにすることができる。従って、半導体装置の製造が容易に なり、また半導体装置の製造コストを低減できる。また、ダイオード素子チップ 2と抵抗 素子チップ 3とを同材料の半導体基板 (単結晶シリコン基板)を用いて製造して 、る ので、ダイオード素子チップ 2と抵抗素子チップ 3との熱膨張率が同程度となり、封止 榭脂 76の熱膨張率を、ダイオード素子チップ 2および抵抗素子チップ 3の両方に合 わせることができ、封止榭脂 76とダイオード素子チップ 2との間の密着性 (接着強度） と、封止榭脂と抵抗素子チップ 3との間の密着性 (接着強度)の両方を高めることがで き、封止榭脂 76とダイオード素子チップ 2および抵抗素子チップ 3との間に剥離など が生じるのを的確に防止することができる。
[0124] また、本実施の形態においても、上記実施の形態 1と同様に、半導体装置 lb内に 同一形状の複数のタブ 73を、第 1の方向 74aおよび第 1の方向 74aに交差 (直交)す る第 2の方向 74bに等間隔で配列（配置）させているので、半導体装置 lb内のタブ 7 3間の容量成分を均一化することができ、また、半導体装置 lb内の複数のボンディン グワイヤ 55の全ての長さを実質的に同じ (一定）にすることができ、各ボンディングヮ ィャ 55のインダクタンス成分を均一化することができる。このため、高周波的に同一 特性を有した複数の半導体チップ 54を、同一パッケージ (半導体装置）内で得ること ができる。従って、半導体装置 lb内の特性 (高周波特性)を均一化し、半導体装置 1 bの性能 (高周波性能)を向上することができる。また、半導体装置 lbの回路設計が 容易になる。
[0125] また、本実施の形態では、同一形状の複数のタブ 73が、均一 (等間隔）に配置され たリードフレーム 70を用いて半導体装置 lbを製造して 、ので、アプリケーション (所 望の回路）に応じた半導体チップ 54およびボンディングワイヤ 55の位置を設定でき、 半導体装置の設計や構造の自由度を高めることができ、所望の回路および端子を有 する半導体装置を容易に実現することができる。
[0126] また、上記実施の形態 1と同様に、本実施の形態においても、複数の半導体チップ 54 (ダイオード素子チップ 2または抵抗素子チップ 3)を複数のタブ 73上に搭載した 後、所望の回路に応じてワイヤボンディングを行い、半導体チップ 54 (ダイオード素 子チップ 2または抵抗素子チップ 3)の表面電極 54aとチップ非搭載のタブ 73との間 、またはチップ非搭載のタブ 73間を、ボンディングワイヤ 55を介して電気的に接続し ている。このため、単純な回路構成の半導体装置はもちろん、半導体装置 lbのような 複数の半導体チップ 54を含みかつより複雑な回路構成を有する半導体装置を容易 に得る (製造)することが可能になる。
[0127] また、本実施の形態では、リードフレーム 70を用いて半導体装置 lbを製造している 。このため、リード部 72の端部 72bは、封止榭脂 76の側面で露出している。封止榭 脂 76から露出するリード部 72は、半導体装置 lbの外部端子として機能する。言い換 えると、封止榭脂 76の側面力も外部端子が露出しているため、実装基板 (半導体装 置 lbを実装する配線基板)との接続が目視できるため、実施の形態 1に比べ半導体 装置 lbの実装信頼度が向上できる。
[0128] (実施の形態 3)
上記実施の形態 1および 2では、半導体装置に内蔵された半導体チップ 54として、 ダイオード素子チップ 2および抵抗素子チップ 3を用いて 、たが、本実施の形態では 、半導体装置 lcに内蔵された半導体チップ 54は、 3端子のトランジスタ素子チップ 8 0を含んでいる。
[0129] 図 50は、本実施の形態の半導体装置 lcの上面透視図（平面図）、図 51は半導体 装置 lcの断面図である。図 50は、封止榭脂 63を透視したときの半導体装置 lcの上 面図が示されている。また、図 51は、図 50の H-H線の断面図にほぼ対応する。また 、図 50は、平面図であるが、図面を見易くするために半導体チップ 54 (ダイオード素 子チップ 2、抵抗素子チップ 3またはトランジスタ素子チップ 80)にハッチングを付して ある。 [0130] 本実施の形態の半導体装置 lcは、上記実施の形態 1の半導体装置 1と同様に、複 数のタブ 52と、タブ 52上に搭載された半導体チップ 54と、半導体チップ 54の表面電 極 54aとタブ 52 (チップ非搭載のタブ 52)との間またはタブ 52 (チップ非搭載のタブ 5 2)同士の間を電気的に接続する複数のボンディングワイヤ 55と、これらを覆う封止榭 脂 63とを有している。複数のタブ 52が第 1の方向（縦方向） 53aおよび第 1の方向 53 aに交差 (好ましくは直交)する第 2の方向 (横方向）に均一に (等間隔に)アレイ状に 配置 (配列）されているのは、上記実施の形態 1と同様である。
[0131] 本実施の形態では、半導体チップ 54として、ダイオード素子チップ 2と抵抗素子チ ップ 3とトランジスタ素子チップ 80と力 タブ 52上にダイボンディングされている。トラ ンジスタ素子チップ 80は、例えば、単結晶シリコンなど力もなる半導体基板（半導体 ウェハ）に MISFETなどのトランジスタ素子などを形成した後、必要に応じて半導体 基板の裏面研削を行ってから、裏面全面に裏面電極を形成し、ダイシングなどにより 半導体基板を各トランジスタ素子チップ 80に分離したものである。
[0132] トランジスタ素子チップ 80は、その表面に、ソースまたはドレインの一方のパッド電 極に対応する第 1の表面電極 80aと、ゲートのパッド電極に対応する第 2の表面電極 80bとを有しており、その裏面に、ソースまたはドレインの他方の電極に対応する裏面 電極 80cとを有している。トランジスタ素子チップ 80は、ダイオード素子チップ 2ゃ抵 抗素子チップ 3と同様にしてタブ 52にダイボンディングされ、トランジスタ素子チップ 8 0の裏面電極 80cは、タブ 52に溶着され、電気的に接続される。トランジスタ素子チッ プ 80の第 1の表面電極 80aと第 2の表面電極 80bとは、それぞれボンディングワイヤ 55を介して、チップ非搭載のタブ 52に電気的に接続される。この際、トランジスタ素 子チップ 80の第 1の表面電極 80aと第 2の表面電極 80bとは、それぞれ異なるタブ 5 2にボンディングワイヤ 55を介して接続される。従って、トランジスタ素子チップ 80の 第 1の表面電極 80aに接続されるボンディングワイヤ 55の向きと、第 2の表面電極 80 bに接続されるボンディングワイヤ 55の向きとは、異なるものとなる。他の構成および 製造工程は、上記実施の形態 1とほぼ同様であるので、ここではその説明は省略す る。
[0133] 本実施の形態においても、上記実施の形態 1および 2と、ほぼ同様の効果を得るこ とがでさる。
[0134] (実施の形態 4)
図 52は、本実施の形態の半導体装置 Idの要部断面図である。
[0135] 上記実施の形態 1一 3では、半導体装置（1, la, lb, lc)に内蔵された半導体チッ プ 54のワイヤボンディング工程として、先に半導体チップ 54の表面電極 54aにボン デイングワイヤ 55の一端を接続 (ファーストボンディング)してから、チップ非搭載のタ ブ 52にボンディングワイヤ 55の他端を接続（セカンドボンディング）して 、る。これに 対し、本実施の形態では、図 52に示すように、先にチップ非搭載のタブ 52にボンデ イングワイヤ 55の一端を接続 (ファーストボンディング）してから、半導体チップ 54の 表面電極 54aにボンディングワイヤ 55の他端を接続（セカンドボンディング）して 、る 。半導体装置 Idの他の構成および製造方法は、上記実施の形態 1一 3の半導体装 置 1, la, lb, lcと同様とすることができるので、ここではその説明は省略する。
[0136] ワイヤボンディング工程では、熱圧着により超音波を印加しながらキヤビラリの先端 を接続面に押し付けて接続する（ファーストボンディング)。その後、キヤビラリを上方 に引き上げて力 横方向に移動させ、ボンディングワイヤをセカンドボンディング側に こすりつけて接続し、ボンディングワイヤを切断する。このため、ファーストボンディン グ側のワイヤループ高さが生じるため、封止榭脂の表面力 ワイヤが露出しないよう に、封止榭脂を厚く形成しなくてはならない。
[0137] し力しながら、図 52に示すように、先にチップ非搭載のタブ 52にボンディングワイヤ 55の一端を接続（ファーストボンディング）してから、半導体チップ 54の表面電極 54a にボンディングワイヤ 55の他端を接続 (セカンドボンディング）することで、ワイヤルー プ高さは半導体チップ 54の厚さとほぼ等しく形成できるため、封止榭脂 63の厚さを 薄く形成することができる。
[0138] 以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが 、本発明は前記実施の形態に限定されるものではなぐその要旨を逸脱しない範囲 で種々変更可能であることは 、うまでもな!/、。
産業上の利用可能性
[0139] ダイオード素子チップなどを封止した半導体装置およびその製造技術に適用して 有効である。

Claims

請求の範囲
[1] 複数の導体部と、
半導体基板を用いて製造され、その表面に形成された第 1表面電極とその裏面に 形成された第 1裏面電極とを有し、前記導体部上に前記第 1裏面電極を対向させて 搭載されたダイオード素子チップと、
半導体基板を用いて製造され、その表面に形成された第 2表面電極とその裏面に 形成された第 2裏面電極とを有し、前記導体部上に前記第 2裏面電極を対向させて 搭載された抵抗素子チップと、
前記ダイオード素子チップの前記第 1表面電極と前記導体部との間、前記抵抗素 子チップの前記第 2表面電極と前記導体部との間、または前記導体部間を電気的に 接続する複数のボンディングワイヤと、
前記複数の前記導体部、前記ダイオード素子チップ、前記抵抗素子チップおよび 前記複数のボンディングワイヤを封止する封止榭脂と、
を有することを特徴とする半導体装置。
[2] 請求項 1記載の半導体装置であって、
前記ダイオード素子チップの前記第 1裏面電極は、前記ダイオード素子チップを搭 載する前記導体部と電気的に接続され、
前記抵抗素子チップの前記第 2裏面電極は、前記抵抗素子チップを搭載する前記 導体部と電気的に接続され、
前記ダイオード素子チップの前記第 1表面電極は、前記ダイオード素子チップおよ び前記抵抗素子チップを搭載して!/ヽな ヽ前記導体部と前記ボンディングワイヤを介 して電気的に接続され、
前記抵抗素子チップの前記第 2表面電極は、前記ダイオード素子チップおよび前 記抵抗素子チップを搭載して 、な 、前記導体部と前記ボンディングワイヤを介して電 気的に接続されていることを特徴とする半導体装置。
[3] 請求項 1記載の半導体装置であって、
前記複数の導体部は、同一形状を有し、第 1の方向および前記第 1の方向に交差 する第 2の方向に等間隔で配置されていることを特徴とする半導体装置。
[4] 請求項 1記載の半導体装置であって、
前記ダイオード素子チップの前記第 1裏面電極は、前記ダイオード素子チップを搭 載する前記導体部に溶着され、
前記抵抗素子チップの前記第 2裏面電極は、前記抵抗素子チップを搭載する前記 導体部に溶着されていることを特徴とする半導体装置。
[5] 請求項 1記載の半導体装置であって、
前記ダイオード素子チップ製造用の半導体基板と、前記抵抗素子チップ製造用の 半導体基板とは、同じ材料の半導体基板からなることを特徴とする半導体装置。
[6] 同一形状を有し、第 1の方向および前記第 1の方向に交差する第 2の方向に等間 隔で配置されて 、る複数の導体部と、
その表面に形成された表面電極とその裏面に形成された裏面電極とを有し、前記 複数の導体部上に前記裏面電極を対向させて搭載された複数の半導体チップと、 前記半導体チップの前記表面電極と前記導体部との間または前記導体部間を電 気的に接続する複数のボンディングワイヤと、
前記複数の前記導体部、前記複数の半導体チップおよび前記複数のボンディング ワイヤを封止する封止榭脂と、
を有することを特徴とする半導体装置。
[7] 請求項 6記載の半導体装置であって、
前記半導体チップの前記裏面電極は、前記半導体チップを搭載する前記導体部と 電気的に接続され、
前記半導体チップの前記表面電極は、
Figure imgf000044_0001
、前記導 体部と前記ボンディングワイヤを介して電気的に接続されていることを特徴とする半 導体装置。
[8] 請求項 6記載の半導体装置であって、
前記複数の半導体チップは、半導体基板にダイオード素子が形成されたダイォー ド素子チップと、半導体基板に抵抗素子が形成された抵抗素子チップとを含むことを 特徴とする半導体装置。
[9] 請求項 6記載の半導体装置であって、 前記複数のボンディングワイヤは、前記第 1の方向に平行な方向に形成されたボン デイングワイヤと、前記第 2の方向に平行な方向に形成されたボンディングワイヤとを 含むことを特徴とする半導体装置。
[10] (a)複数の導体部を有する基板またはフレームを準備する工程、
(b)前記基板の前記複数の導体部上に、その表面に形成された表面電極とその裏 面に形成された裏面電極とを有する複数の半導体チップを搭載する工程、
(c)前記各半導体チップの前記表面電極と前記半導体チップを搭載して!/、な!/、前記 導体部との間、または前記導体部間をボンディングワイヤを介して電気的に接続する 工程、
(d)前記複数の導体部、前記複数の半導体チップおよび前記ボンディングワイヤを 封止榭脂で封止する工程、
を有し、
前記 (a)工程で準備された前記基板またはフレームでは、前記複数の導体部は同 一形状を有し、第 1の方向および前記第 1の方向に交差する第 2の方向に等間隔で 配置されて!ヽることを特徴とする半導体装置の製造方法。
[11] 請求項 10記載の半導体装置の製造方法であって、
前記 (a)工程では、板状部材上に前記複数の導体部がアレイ状に配列した構造の 前記基板またはフレームが準備され、
前記 (d)工程の後、更に、
(dl)前記板状部材を、前記封止榭脂で封止された前記複数の導体部から除去する 工程、
(e)前記 (dl)工程後に、前記封止榭脂を切断する工程、
を有することを特徴とする半導体装置の製造方法。
[12] 請求項 10記載の半導体装置であって、
前記 (d)工程の後、更に、
(e)前記封止榭脂を切断する工程、
を有し、
前記 (e)工程では、所望の回路に応じて、切断する位置を変更することを特徴とす る半導体装置の製造方法。
[13] 請求項 10記載の半導体装置の製造方法であって、
前記複数の半導体チップは、半導体基板にダイオード素子が形成されたダイォー ド素子チップと、半導体基板に抵抗素子が形成された抵抗素子チップとを含むことを 特徴とする半導体装置の製造方法。
[14] 請求項 10記載の半導体装置の製造方法であって、
前記 (c)工程では、所望の回路に応じて、前記各半導体チップの前記表面電極と 前記半導体チップを搭載して 、な 、前記導体部との間、または前記導体部間をボン デイングワイヤを介して電気的に接続することを特徴とする半導体装置の製造方法。
[15] 請求項 10記載の半導体装置であって、
前記 (b)工程では、前記半導体チップの前記裏面電極と前記導体部とが溶着され ることを特徴とする半導体装置の製造方法。
[16] 請求項 10記載の半導体装置であって、
前記 (c)工程では、第 1の方向および前記第 1の方向に交差する第 2の方向にワイ ャボンディングが行われることを特徴とする半導体装置の製造方法。
[17] (a)主面を有する板状部材を準備する工程、
(b)互いに同一形状であり、かつ、互いに電気的に独立する複数の導体部を準備す る工程、
(c)互いに対向する表面および裏面と、前記表面に形成された第 1電極と、前記裏面 に形成された第 2電極とを有する複数の半導体チップを準備する工程、
(d)前記板状部材の主面上に、前記複数の導体部を第 1の方向および前記第 1の方 向に交差する第 2の方向に等間隔で配置する工程、
(e)前記導体部上に、前記半導体チップを搭載する工程、
(f)前記複数の導体部にお 、て前記半導体チップが搭載されて 、な 、前記導体部と 前記半導体チップの前記第 1電極とをボンディングワイヤを介して電気的に接続する 工程、
(g)前記複数の導体部、前記複数の半導体チップおよび前記ボンディングワイヤを 封止榭脂で封止する工程、 (h)前記板状部材を前記封止榭脂で封止された前記複数の導体部から除去するェ 程、
(i)前記 (h)工程の後、前記封止榭脂を切断する工程、
を有することを特徴とする半導体装置の製造方法。
[18] 請求項 17記載の半導体装置の製造方法であって、
前記封止榭脂は互いに対向する表面及び裏面を有し、
前記 (h)工程の後、前記複数の導体部の一部が前記封止榭脂の裏面から露出す ることを特徴とする半導体装置の製造方法。
[19] 請求項 17記載の半導体装置の製造方法であって、
前記 (f)工程は、
(fl)前記複数の導体部にお 、て前記半導体チップが搭載されて 、な 、前記導体部 に前記ボンディングワイヤの一端を接続する工程、
(f 2)前記 (f 1)工程の後、前記半導体チップの前記第 1電極に前記ボンディングワイ ャの他端を接続する工程、
を有することを特徴とする半導体装置の製造方法。
[20] 請求項 17記載の半導体装置の製造方法であって、
前記複数の半導体チップは、
表面および前記表面に対向する裏面を有する n型の半導体基板と、
前記半導体基板の表面上に形成され、かつ、前記半導体基板の n型の不純物濃 度よりも低い n型の不純物濃度を有するェピタキシャル層と、
前記ェピタキシャル層の表面側に形成された p型の半導体領域と、
前記半導体領域上に形成された前記第 1電極と、
前記半導体基板の裏面に形成された前記第 2電極と、
を有する半導体チップを含むことを特徴とする半導体装置の製造方法。
[21] 請求項 17記載の半導体装置の製造方法であって、
前記複数の半導体チップは、
表面および前記表面に対向する裏面を有する n型の半導体基板と、
前記半導体基板の表面上に形成され、かつ、前記半導体基板の n型の不純物濃 度よりも低い n型の不純物濃度を有するェピタキシャル層と、
前記ェピタキシャノレ層の表面側であり、かつ、前記ェピタキシャノレ層の前記表面側 における中心付近以外に形成された p型の半導体領域と、
前記ェピタキシャノレ層の表面側であり、かつ、前記ェピタキシャノレ層の前記表面側 における前記中心付近に形成された n型の半導体領域と、
前記 n型の半導体領域上に形成された前記第 1電極と、
前記半導体基板の裏面に形成された前記第 2電極と、
を有する半導体チップを含むことを特徴とする半導体装置の製造方法。
[22] 請求項 17記載の半導体装置の製造方法であって、
前記 (e)工程では、前記半導体チップの第 2電極と前記導体部とが溶着されること を特徴とする半導体装置の製造方法。
[23] 請求項 17記載の半導体装置の製造方法であって、
前記 (f)工程は、
(f 1 )前記第 1の方向と平行な方向に前記ボンディングワイヤを接続する工程、 (f2)前記 (fl)工程の後、前記第 2の方向と平行な方向に前記ボンディングワイヤを 接続する工程、
を有することを特徴とする半導体装置の製造方法。
[24] 請求項 17記載の半導体装置の製造方法であって、
前記複数の導体部の平面形状は、正方形であることを特徴とする半導体装置の製 造方法。
[25] 請求項 17記載の半導体装置の製造方法であって、
前記板状部材は、金属板からなることを特徴とする半導体装置の製造方法。
[26] 請求項 17記載の半導体装置の製造方法であって、
前記複数の半導体チップは、複数種類の半導体チップを有し、
前記 ）工程は、
(el)前記導体部上に、第 1種類の複数の半導体チップを搭載する工程、
(e2)前記 (el)工程の後、前記第 1種類とは異なる種類の複数の半導体チップを搭 載する工程、 を有することを特徴とする半導体装置の製造方法。
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