WO2006054355A1 - 半導体記憶装置 - Google Patents

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sense amplifier
memory cell
memory device
semiconductor memory
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Kazuo Kanetani
Hiroaki Nambu
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Renesas Technology Corp
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Definitions

  • the present invention relates to a semiconductor storage device represented by SRAM (static “random” access ”memory), and more particularly to a technique effective when applied to a reduction in access time.
  • SRAM static “random” access ”memory
  • a memory cell of a static random access memory (abbreviated as “SRAM”), which is an example of a semiconductor memory device, is usually configured using a bistable circuit. Compared with a dynamic memory cell, the memory cell Since it is a bistable circuit, it has the advantage of requiring high-speed operation without requiring a refresh operation.
  • SRAM static random access memory
  • Patent Document 1 Japanese Patent Laid-Open No. 2001-257275 (FIG. 2)
  • the total delay time until the word line is selected and the force sense amplifier secures an input operation margin and amplifies the potential of the bit line is reduced. Considering that shortening can be achieved while suppressing an increase in memory cell area Was found.
  • the cause is that the potential of the read bit line is amplified by a single-ended sense method.
  • the sense amplifier is activated when the input operation margin ( ⁇ m) can be secured. Compare the required bit line potential change ( ⁇ VBL) at the timing of the active state between the single-ended sensing method and the differential sensing method.
  • an inverter comprising a p-channel MOS transistor MP11 and an n-channel MOS transistor MN11 connected in series, a p-channel MOS transistor MP12 and an n-channel MOS transistor MN12 Is connected to an inverter that is connected in series, and a p-channel type MOS transistor MP13, MP14, n-channel type MOS transistor MN13, and inverters INV1, INV2 are connected to a sense amplifier.
  • the source electrode of the type MOS transistor MP13 is coupled to the memory cell array via the common data line CDL
  • the source electrode of the p-channel type MOS transistor MP14 is coupled to the memory cell array via the complementary common data line CDLB.
  • the reference voltage Vref is supplied to the source electrode of the p-channel type MOS transistor MP14.
  • the sense amplifier activation signal ⁇ SA is at a low level, signal capture from the memory cell array to the sense amplifier is performed, and the sense amplifier is activated while the sense amplifier activation signal ⁇ SA is at a high level.
  • the signal is amplified and output via inverters INV1 and INV2.
  • VDD is the high potential side power supply voltage
  • AVm is the input operation margin of the sense amplifier.
  • VB L-VBLB ⁇ Vm, and AVm margin is secured.
  • VBLB is the voltage of the phase common data line CDLB.
  • bit line potential change ⁇ VBL
  • bit line delay time tpd
  • Double the memory cell current is required.
  • An object of the present invention is to provide a technique for reducing the access time of a semiconductor memory device while suppressing an increase in memory cell area in a single-ended sense method.
  • a semiconductor memory device including a memory cell array in which a plurality of memory cells each coupled to a bit line are arranged, and a sense amplifier for amplifying a signal output from the memory cell
  • the memory cell includes a first transistor for driving, a second transistor capable of coupling the output node of the first transistor to the bit line, and a third transistor for driving coupled to the first transistor.
  • a fourth transistor capable of coupling the output node of the third transistor to the bit line, the gate width of the first transistor being different from the gate width of the third transistor,
  • the sense amplifier includes a fifth transistor and a sixth transistor differentially coupled to the fifth transistor, wherein a base electrode voltage of the sixth transistor is set to be different from a gate width of the fourth transistor. It is configured to follow the voltage fluctuation of the base electrode of the fifth transistor reactively.
  • the gate width of the first transistor and the gate width of the third transistor are made different, and the gate width of the second transistor and the gate width of the fourth transistor are made different.
  • the memory cell current is increased within a range that does not undesirably increase the chip occupation area of the memory cell.
  • a reference voltage function that reacts with changes in the sense amplifier input signal is realized. This achieves a reduction in the access time of the semiconductor memory device.
  • the gate width of the third transistor is made smaller than the gate width of the first transistor, and the gate width of the fourth transistor is made smaller than the gate width of the second transistor. Is done. If the memory cell chip occupies the same area, the gate width of the first transistor and the gate width of the second transistor can be increased, thereby increasing the memory cell current and memory access. Achieve time savings.
  • a first resistor provided in the source / drain path of the fifth transistor and a second resistor provided in the source / drain path of the sixth transistor Make the value larger than the value of the second resistor.
  • the reference voltage supplied to the sixth transistor is a current flowing through the fifth transistor, which is a differential current between the fifth transistor and the sixth transistor, and the first resistor.
  • [4] including a constant current source commonly connected to the source electrode of the fifth transistor, the source electrode of the sixth transistor, and a seventh transistor connected in parallel to the constant current source.
  • the on / off operation of the seventh transistor is controlled by the sense amplifier activation signal.
  • a second switch is provided between the drain electrode of the fifth transistor and the gate electrode of the sixth transistor.
  • the second switch is turned on when a power supply voltage is applied.
  • the drain voltage of the fifth transistor is supplied to the gate electrode of the sixth transistor.
  • the constant current source may be a resistor.
  • the constant current source may be an eighth transistor that is turned on by a signal activated at a timing earlier than the sense amplifier activation signal.
  • the difference between the threshold value of the fifth transistor and the threshold value of the sixth transistor can be compensated between the source electrode side of the fifth transistor and the source electrode side of the sixth transistor. Effective resistance can be provided.
  • a semiconductor memory device including a memory cell array in which a plurality of memory cells each coupled to a bit line are arranged, and a sense amplifier for amplifying a signal output from the memory cell
  • the sense amplifier includes a fifth transistor and a sixth transistor differentially coupled to the fifth transistor, and the output voltage of the memory cell is supplied to the gate electrode of the fifth transistor,
  • a reference voltage not dependent on the output voltage of the memory cell is supplied to the gate electrode of the sixth transistor
  • the level of the reference voltage is changed following the voltage change of the drain electrode of the fifth transistor. In this way, the level of the reference voltage is fluctuated following the voltage fluctuation of the drain electrode of the fifth transistor, so that the operation merge of the sense amplifier is expanded, and the semiconductor memory device Achieve faster access times.
  • FIG. 1 is a circuit diagram showing a configuration example of a sense amplifier included in SRAM, which is an example of a semiconductor memory device according to the present invention.
  • FIG. 2 is an operation timing chart of the sense amplifier.
  • FIG. 3 is a circuit diagram of a configuration example of a main part in the sense amplifier.
  • FIG. 4 is a circuit diagram of a configuration example of a sense amplifier to be compared with the sense amplifier.
  • FIG. 5 is an operation explanatory diagram of a single-ended sense method.
  • FIG. 6 is an operation explanatory diagram of a differential sensing method.
  • FIG. 7 is a circuit diagram of a configuration example of a memory cell to be compared with a memory cell included in the SRAM.
  • FIG. 8 is a layout explanatory diagram of the memory cell shown in FIG.
  • FIG. 9 is a circuit diagram of a configuration example of a memory cell included in the SRAM.
  • FIG. 10 is a layout explanatory diagram of the memory cell shown in FIG. 9.
  • FIG. 11 is a circuit diagram of another configuration example of a memory cell included in the SRAM.
  • FIG. 12 is a layout explanatory diagram of the memory cell shown in FIG. 11.
  • FIG. 13 is a circuit diagram showing another configuration example of the sense amplifier included in the SRAM.
  • FIG. 14 is a characteristic diagram of the main part of the sense amplifier shown in FIG.
  • FIG. 15 is a circuit diagram of another configuration example of the sense amplifier included in the SRAM.
  • FIG. 16 is a block diagram showing an example of the overall configuration of the SRAM.
  • CDL CDLB Common data line
  • FIG. 16 shows an SRAM (Static “Random Access” memory) which is an example of a semiconductor memory device that is useful in the present invention.
  • the SRAM 210 shown in FIG. 16 is not particularly limited, but includes a memory cell array (MCA) 200, a row address buffer (RA—BUFF) 201, a row decoder (RDEC) 202, a column switch array (CSW) 203, a column decoder ( CDEC) 2004, column address buffer (CA-BUFF) 205, sense amplifier (SA) 206, write circuit (WAMP) 207, and data input / output buffer (D-BUFF) 208, known semiconductor integration It is formed on one semiconductor substrate such as a single crystal silicon substrate by circuit manufacturing technology. It is.
  • MCA memory cell array
  • RA—BUFF row address buffer
  • RDEC row decoder
  • CSW column switch array
  • CDEC column decoder
  • CA-BUFF sense amplifier
  • WAMP write circuit
  • D-BUFF data input /
  • the memory cell array 200 includes a plurality of word lines and a plurality of bit lines arranged so as to cross the word lines, and a plurality of static lines are provided at the intersections of the word lines and the bit lines. Type memory cells are arranged.
  • the static memory cell has a selection terminal and a data input / output terminal. The selection terminal is connected to a corresponding word line, and the data input / output terminal is connected to a corresponding bit line.
  • the row address buffer 201 takes in a row address signal (Row—ADDRESS). The output address of the row address buffer 201 is transmitted to the subsequent row decoder 202.
  • the row decoder 202 decodes the input row address signal, so that a plurality of word line forces in the memory cell array 200 also form a signal for selecting one word line.
  • the column address buffer 205 receives a column address signal (Column—ADDRESS) and supplies the output to the column decoder 204 at the subsequent stage.
  • the column decoder 204 forms a column selection signal by decoding the input column address signal.
  • the column switch array 203 couples the bit line in the memory cell array 200 to the common data line in response to the column selection signal. In the read operation, the signal is transmitted to the selected common data line.
  • the sense amplifier 206 amplifies the read data transmitted via the common data line and supplies the amplified output to the data input / output buffer 208.
  • the read data is output to the outside via the data input / output buffer 208.
  • write data supplied from the outside to the data input / output buffer 208 is supplied to the selected memory cell via the write circuit 207, the common data line, the power ramp switch array 203, and the bit line.
  • FIG. 9 shows a configuration example of one of a plurality of memory cells in the memory cell array 200.
  • the memory cell MC1 shown in FIG. 9 is not particularly limited, but includes a first inverter in which a load MOS transistor Lp1 and a drive MOS transistor Dnl are connected in series, a load MOS transistor Lp2 and a drive MOS transistor Dn2.
  • a storage unit 90 formed by connecting a second inverter connected in series to each other in a loop, and a first transfer MOS transistor Tnl capable of coupling the first storage node N1 of the storage unit 90 to the bit line BL.
  • a second transfer MOS transistor Tn2 capable of coupling the second storage node N2 of the storage unit 90 to the bit line BL.
  • the source electrodes of the load MOS transistors Lpl and Lp2 are coupled to the high potential side power supply VDD, and the source electrodes of the drive MOS transistors Dnl and Dn2 are coupled to the low potential side power supply VSS.
  • the gate electrode of the first transfer MOS transistor Tnl is coupled to the first sub word line SWL1
  • the gate electrode of the second transfer MOS transistor Tn2 is coupled to the second sub word line SWL2.
  • the load MOS transistors Lpl and Lp2 are p-channel MOS transistors, and the drive MOS transistors Dnl and Dn2 and the transfer MOS transistors Tnl and Tn2 are n-channel MOS transistors.
  • the gate width W of the driving MOS transistor Dnl is “A”
  • the gate width W of the driving MOS transistor Dn2 is “B”
  • the gate width W of the transfer MOS transistor Tnl is “C”
  • the transfer MOS transistor When the gate width W of transistor Tn2 is “D”, the gate width of each MOS transistor is set so that the relations A> B and C> D are satisfied.
  • the first storage MOS transistor Tnl is turned on by driving the sub word line SWL1 to a high level, thereby coupling the first storage node N1 to the bit line BL.
  • the sub-word line SWL1 is driven to a high level as in the case of reading, and the first transfer MOS transistor Tnl is turned on, so that the first storage node N1 is set to the bit line BL.
  • the second storage node N2 is coupled to the bit line BL by driving the sub word line SWL2 to a high level.
  • FIG. 7 shows a configuration of a memory cell to be compared with memory cell MC1 shown in FIG. Is done.
  • the memory cell MC2 shown in FIG. 7 includes a bit line BL and a complementary bit line BLB paired therewith, and the gate electrodes of the transfer MOS transistors Tnl and Tn2 are commonly connected to the sub word line SWL.
  • FIG. 8 shows a layout example of the memory cell MC2 shown in FIG. 7
  • FIG. 10 shows a layout example of the memory cell MC1 shown in FIG.
  • the transfer MOS transistors Tnl and Tn2 are commonly connected to the bit line BL, as shown in FIG. 10, the transfer MOS transistors Tnl and Tn2 A common source electrode can be used, thereby reducing the chip occupation area per memory cell by about 25%.
  • FIG. 1 shows a configuration example of the sense amplifier 206.
  • the sense amplifier 206 shown in FIG. 1 is a single-ended type, and uses a reference voltage Vref instead of a signal from the complementary common data line CDLB.
  • the source electrode of the n-channel MOS transistor MN1 and the source electrode of the n-channel MOS transistor MN2 are coupled to the low potential side power supply VSS via the n-channel MOS transistor MN3.
  • the n-channel MOS transistor MN3 is controlled by the sense amplifier activation signal ⁇ SA.
  • a constant current source 101 is provided, and this constant current source 101 is an n-channel MOS transistor. It is connected in parallel to the register MN3.
  • the constant current source 101 can be formed by a resistor 36 as shown in FIG.
  • the drain electrode of the n-channel MOS transistor MN1 is coupled to the p-channel MOS transistor MP1 through the resistor R1.
  • the source electrode of this P-channel MOS transistor MP1 is coupled to the high potential side power supply VDD.
  • a p-channel MOS transistor MP1B is connected in parallel to the p-channel MOS transistor MP1. This p-channel MOS transistor MP1B is switch-controlled by a sense amplifier activation signal ⁇ SA.
  • the drain electrode of the n-channel MOS transistor MN2 is coupled to the p-channel MOS transistor MP2 via the resistor R2.
  • the source electrode of the p-channel MOS transistor MP2 is coupled to the high potential side power supply VDD.
  • a p-channel MOS transistor MP2B is connected in parallel to the p-channel MOS transistor MP2. This p-channel MOS transistor MP2B is switch-controlled by a sense amplifier activation signal ⁇ SA.
  • the gate electrode of the p-channel MOS transistor MP1 is coupled to the drain electrode of the p-channel MOS transistor MP2, and the gate electrode of the p-channel MOS transistor MP2 is coupled to the drain electrode of the p-channel MOS transistor MP1.
  • the common data line CDL is coupled to the gate electrode of the n-channel MOS transistor MN1 through the p-channel MOS transistor MP3.
  • the first switch SW1 is provided between the gate electrode of the n-channel MOS transistor MN1 and the drain electrode of the n-channel MOS transistor MN2, the common data line CDL is connected when the sense amplifier activation signal ⁇ SA is activated.
  • the signal Vin transmitted via the signal is transmitted to the output side of the sense amplifier 206.
  • the first switch SW1 includes a p-channel MOS transistor 31, an n-channel MOS transistor 32 connected in parallel thereto, and an inverter 33. Switch controlled by ⁇ SA.
  • the sense amplifier 206 is provided with a p-channel MOS transistor MP4, and the drain electrode of the p-channel MOS transistor MP5 is coupled to the gate electrode of the n-channel MOS transistor MN2 through the p-channel MOS transistor MP4.
  • the gate and source electrodes of the p-channel MOS transistor MP5 are coupled to the high-potential power supply VDD, and the p-channel MOS transistor MP4
  • a sense amplifier activation signal ⁇ SA is supplied to the gate electrode.
  • a predetermined level reference voltage Vref is supplied to the gate electrode of the n-channel MOS transistor MN2 via the MP5.
  • a second switch SW2 is provided between the drain electrode of the n-channel MOS transistor MN1 and the gate electrode of the n-channel MOS transistor MN2.
  • the second switch SW2 includes a p-channel MOS transistor 34 and an n-channel MOS transistor 35 connected in parallel, and the gate electrode of the p-channel MOS transistor 34 is on the low potential side.
  • the gate electrode of the n-channel MOS transistor 35 is coupled to the power supply VSS and is always turned on by being coupled to the high potential side power supply VDD.
  • inverter INV1 is further coupled to the drain electrode of n-channel MOS transistor MN1
  • inverter INV2 is coupled to the drain electrode of n-channel MOS transistor MN2.
  • the voltage Vnor is inverted by the inverter INV1 to obtain the output SAO of the sense amplifier 206
  • the voltage Vor is inverted by the inverter INV2 to obtain the complementary output ZSAO of the sense amplifier 206.
  • FIG. 2 shows the operation timing of the sense amplifier 206 shown in FIG.
  • the value of the resistor R1 is set larger than the value of the resistor R2. Therefore, the load of the n-channel MOS transistor MN1 is heavier than the load of the n-channel MOS transistor MN2.
  • the sense amplifier input voltage Vin becomes the high-potential side power supply voltage VDD.
  • the operating margin AVm of the sense amplifier can be secured at an early stage, so that the memory cell force is also read with data of logical value “0”, and the force is also detected by the sense amplifier activation signal ⁇ SA.
  • the time until the signal is asserted can be shortened.
  • the sense amplifier operating margin AVm can be secured early by raising the reference voltage Vref, so the sense amplifier activation signal ⁇ SA assert timing should be advanced. It is possible to access at high speed.
  • resistor R2 When the switches SW1 and SW2 are provided as described above, the resistor R2 can be omitted, but the resistor R2 can be provided as a dummy for adjusting the load. When switches SW1 and SW2 are omitted, resistor R2 is indispensable to secure the level of the sense amplifier input voltage Vin. In the configuration example shown in FIG. 1, when the sense amplifier input voltage Vin is lower than the reference voltage Vre; f, the constant current Ics flows through the resistor R2, and thus the voltage change of the sense amplifier input voltage Vin is accelerated. There are advantages.
  • the load on the n-channel MOS transistors MNl and MN2 is unbalanced.
  • the gate widths of the n-channel MOS transistors MNl and MN2 and other MOS transistors may be different.
  • the resistor R1 can be omitted depending on the current drive characteristics of the p-channel type MOS transistors MP1, MP1B, MP2, and MP2B.
  • FIG. 11 shows another configuration example of the memory cell MC1.
  • the memory cell shown in FIG. 11 is significantly different from the memory cell shown in FIG.
  • Complementary bit line BLB paired with line BL is provided, and second storage node N2 is coupled to complementary bit line BLB via second transfer MOS transistor Tn2, and transfer MOS transistors Tnl, Tn2
  • the gate electrode is commonly connected to the sub word line SWL.
  • the gate width W of the first drive MOS transistor Dnl is set to “A”
  • the gate width W of the second drive MOS transistor Dn2 is set to “B”
  • the first transfer MOS transistor Tnl When the gate width W is “C” and the gate width W of the second transfer MOS transistor Tn2 is “D”, the gate width of each MOS transistor is set so that the relations A> B and C> D are satisfied. Is set.
  • FIG. 12 shows a layout example of the memory cell shown in FIG.
  • the gate width 121 of the second drive MOS transistor Dn2 is made smaller than the layout of the configuration shown in FIG. 7 (see FIG. 8), and the second transfer MOS transistor Since the gate width 122 of Tn2 is reduced, the chip occupation area of the memory cell can be reduced by about 5%.
  • FIG. 13 shows another configuration example of the sense amplifier 206.
  • the sense amplifier 206 shown in FIG. 13 is greatly different from that shown in FIG. 4 in that a resistor R3 is provided between the n-channel MOS transistor MN12 and the n-channel MOS transistor MN13, and n A resistor R4 is provided between the channel type MOS transistor MN11 and the n channel type MOS transistor MN13.
  • the reason why the resistors R3 and R4 are provided in this way is to compensate for the difference in threshold value of the MOS transistor as follows.
  • FIG. 15 shows another configuration example of the sense amplifier 206.
  • FIG. 15 The configuration shown in FIG. 15 is significantly different from that shown in FIG. 1 in that a dummy common data line CDLB is coupled to a series connection node of p-channel MOS transistors MP5 and MP4. is there.
  • the reference voltage Vref is supplied to the gate electrode of the n-channel MOS transistor MN2
  • the complementary common data line CDLB which has a complementary level relationship with the common data line CDL, is supplied to the sense amplifier 206.
  • the reference voltage Vref is supplied to the gate electrode of the n-channel MOS transistor MN2
  • the complementary common data line CDLB is wired as a dummy common data line.
  • Noise compensation is possible. That is, by providing the complementary common data line CDLB in the vicinity of the common data line CDL, noise is mixed in both the complementary common data line CDLB and the common data line CDL in the same phase. Since it is canceled by the differential amplification in the channel type MOS transistors MN1 and MN2, the operation of the sense amplifier can be stabilized.
  • the constant current source 101 in FIG. 1 can be formed of an n-channel MOS transistor 37 as shown in FIG. 3 (b) instead of the resistor 36 shown in FIG. 3 (a).
  • the gate electrode of the n-channel MOS transistor 37 has a pulse signal that rises slightly earlier than the sense amplifier activation signal ⁇ SA, or a DC voltage of a predetermined level for operating the n-channel MOS transistor 37 as a resistor. It is said. If the n-channel MOS transistor 37 is driven by a pulse signal that rises slightly earlier than the sense amplifier start signal ⁇ SA, current can be prevented from flowing at useless timing, reducing power consumption accordingly. Can be planned.
  • the present invention provides a semiconductor memory device including: a memory cell array in which a plurality of memory cells coupled to bit lines are arranged; a sense amplifier for amplifying a signal output from the memory cell; Can be widely applied.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

　メモリセルアレイと、このメモリセルから出力された信号を増幅するためのセンスアンプとを含むとき、メモリセルは、駆動用の第１トランジスタと、その出力ノードを上記ビット線に結合可能な第２トランジスタと、上記第１トランジスタに結合された駆動用の第３トランジスタと、その出力ノードを上記ビット線に結合可能な第４トランジスタとを含み、上記第１トランジスタのゲート幅と上記第３トランジスタのゲート幅とを異ならせ、上記第２トランジスタのゲート幅と上記第４トランジスタのゲート幅とを異ならせることでメモリセル電流の増大を図り、上記センスアンプは、第５トランジスタと、上記第５トランジスタに差動結合された第６トランジスタとを含み、上記第６トランジスタのベース電極電圧が、上記第５トランジスタのベース電極の電圧変動に対し、反動的に追随する構成とすることで動作マージンの拡大を図る。

Description

明 細 書
半導体記憶装置
技術分野
[0001] 本発明は、 SRAM (スタティック 'ランダム 'アクセス'メモリ）に代表される半導体記 憶装置に関し、特にアクセス時間の短縮ィ匕に適用して有効な技術に関する。
背景技術
[0002] 半導体記憶装置の一例とされるスタティック型ランダムアクセスメモリ（「SRAM」と略 記する）のメモリセルは、通常双安定回路を用いて構成され、ダイナミック型メモリセ ルと比較すると、メモリセルが双安定回路となっているため、リフレッシュ動作が不要 で高速動作が可能となる長所を有する。
[0003] このような SRAMにおいて、より高い周波数での読み取り動作を可能とするための 技術として、シングルエンド型読み出し差動型書き込みの SRAMにおいて、メモリセ ルを二つのインバータで形成し、上記インバータを形成する FETのゲート幅又は駆 動電流を異ならせる技術が知られている（例えば特許文献 1参照)。
[0004] 特許文献 1：特開 2001— 257275号公報（図 2)
発明の開示
発明が解決しょうとする課題
[0005] SRAMの高集積ィ匕のためにメモリセルの面積を縮小すると、読み出し動作時のメ モリセル電流が小さくなる。その結果、読み出し動作時のビット線遅延時間が大きくな り、 SRAMの動作サイクル時間がメモリセルアレイの動作サイクル時間で律則されて しまうため、高速アクセスが困難になる。また、 SRAMのアクセス時間の短縮も困難と なる。逆にメモりセル電流の増大を図るためにメモリセル面積を増大すると、 SRAM の高集積ィ匕が阻害される。本発明者は、 SRAMの高集積ィ匕と、アクセス時間の短縮 ィ匕とを両立させることにつ!、て検討した。
[0006] それによれば、特許文献 1記載の技術では、ワード線が選択状態になって力 セン スアンプが入力動作マージンを確保し、ビット線の電位を増幅するまでの総合的な遅 延時間の短縮ィ匕を、メモリセル面積の増大を抑制しつつ達成する点で配慮にかけて いるのが見いだされた。その原因は、読み出しビット線の電位がシングルエンド型の センス方式で増幅されることにある。ここで、センスアンプは、入力動作マージン（Δν m)が確保できたときに、活性化される。その活性ィ匕タイミングにおける必要なビット線 の電位変化（ Δ VBL)をシングルエンド型センス方式とディファレンシャル型センス方 式とで比較してみる。
[0007] 例えば図 4に示されるように、 pチャネル型 MOSトランジスタ MP11と nチャンネル型 MOSトランジスタ MN11とが直列接続されて成るインバータと、 pチャネル型 MOSト ランジスタ MP12と nチャンネル型 MOSトランジスタ MN12とが直列接続されて成る インバータとが結合され、それに pチャンネル型 MOSトランジスタ MP13, MP14、 n チャンネル型 MOSトランジスタ MN13、インバータ INV1, INV2とが結合されて成る センスアンプにおいて、ディファレンシャル型の場合、 pチャネル型 MOSトランジスタ MP13のソース電極は、コモンデータ線 CDLを介してメモリセルアレイに結合され、 p チャネル型 MOSトランジスタ MP14のソース電極は相補コモンデータ線 CDLBを介 してメモリセルアレイに結合される。また、シングルエンド型の場合、 pチャネル型 MO Sトランジスタ MP14のソース電極には参照電圧 Vrefが供給される。センスアンプ活 性化信号 Φ SAがローレベルの期間に、メモリセルアレイからセンスアンプへの信号 取り込みが行われ、センスアンプ活性化信号 φ SAがハイレベルの期間にセンスアン プが動作されることで上記信号が増幅され、インバータ INV1, INV2を介して出力さ れる。
[0008] シングルエンド方式の場合、参照電圧 Vrefは、 Vref = VDD Δ Vmとされる。ここ で、 VDDは高電位側電源電圧、 AVmはセンスアンプの入力動作マージンである。 図 5に示されるように、論理値" 1"がリードされる場合、コモンデータ線 CDLの電圧 V BLは、高電位側電源 VDDレベルに等しくなる。従って、 VBLの変動分は AVBL = VDD— VBL = 0となる。 VBL— Vref = AVmとなり、 AVmのマージンが確保される。 また、シングルエンド方式において論理値" 0"がリードされる場合、 VBL=VDD— Vr ef— AVmとされ、厶¥81^=¥00—¥81^ = 2厶¥!11とされる。従って、 Vref— VBL = AVmとなり、 AVmのマージンが確保される。
[0009] 一方、ディファレンシャル型センス方式において論理値" 1"がリードされる場合、図 6に示されるように、 VBL=VDDとされ、 AVBL=VDD—VBL = Crefc5。また、 VB L-VBLB= Δ Vmとなり、 AVmのマージンが確保される。ここで、 VBLBは相ネ甫コモ ンデータ線 CDLBの電圧である。また、ディファレンシャル型センス方式において論 理値" 0"がリードされる場合には、 VBLB=VDDであり、 VBL=VDD— Δ Vmとされ 、 AVBL=VDD— VBL= AVmとされる。 VBLB—VBL= AVmとなり、 AVmのマ 一ジンが確保される。
[0010] このように図 5と図 6の比較で明らかなように、シングルエンド方式でディファレンシャ ル方式と同等のビット線遅延時間（tpd)を得るにはビット線の電位変化（ Δ VBL)が 2 倍、すなわち 2倍のメモリセル電流が必要である。しかしながら、メモリセル面積の増 大を抑制しつつ、従来の 2倍のメモリセル電流を得ることは容易なことではない。むし ろ、メモリセルをアンバランスにしないでディファレンシャル型センス方式を用いる一 般的な方式のほうが、同等のメモリセル面積でより小さな遅延時間が得られる可能性 が高い。
[0011] 本発明の目的は、シングルエンド型センス方式においてメモリセル面積の増大を抑 制しつつ、半導体記憶装置のアクセス時間の短縮ィ匕を図るための技術を提供するこ とにある。
[0012] 本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面 力 明らかになるであろう。
課題を解決するための手段
[0013] 本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記 の通りである。
[0014] 〔1〕それぞれビット線に結合された複数のメモリセルが配置されて成るメモリセルァ レイと、上記メモリセルから出力された信号を増幅するためのセンスアンプとを含む半 導体記憶装置において、上記メモリセルは、駆動用の第 1トランジスタと、上記第 1トラ ンジスタの出力ノードを上記ビット線に結合可能な第 2トランジスタと、上記第 1トラン ジスタに結合された駆動用の第 3トランジスタと、上記第 3トランジスタの出力ノードを 上記ビット線に結合可能な第 4トランジスタとを含み、上記第 1トランジスタのゲート幅 と上記第 3トランジスタのゲート幅とを異ならせ、上記第 2トランジスタのゲート幅と上記 第 4トランジスタのゲート幅とを異ならせ、上記センスアンプは、第 5トランジスタと、上 記第 5トランジスタに差動結合された第 6トランジスタとを含み、上記第 6トランジスタの ベース電極電圧が、上記第 5トランジスタのベース電極の電圧変動に対し、反動的に 追随するように構成する。
[0015] 上記の手段によれば、上記第 1トランジスタのゲート幅と上記第 3トランジスタのゲー ト幅とを異ならせ、上記第 2トランジスタのゲート幅と上記第 4トランジスタのゲート幅と を異ならせることにより、メモリセルのチップ占有面積を不所望に増大させない範囲で メモりセル電流の増大を図る。また、上記センスアンプにおいて上記第 5トランジスタ と上記第 6トランジスタとの動作をアンバランスさせることで、センスアンプ入力信号の 変化に対して反動的に追随する参照電圧機能を実現する。これにより半導体記憶装 置のアクセス時間の短縮ィ匕を達成する。
[0016] 〔2〕具体的な形態として、上記第 1トランジスタのゲート幅よりも上記第 3トランジスタ のゲート幅が小さくされ、上記第 2トランジスタのゲート幅よりも上記第 4トランジスタの ゲート幅が小さくされる。メモリセルのチップ占有面積を同一とした場合、上記第 1トラ ンジスタのゲート幅、及び上記第 2トランジスタのゲート幅をより大きくすることができ、 それによつてメモリセル電流を増大させてメモりアクセス時間の短縮ィ匕を達成する。
[0017] 〔3〕上記第 5トランジスタのソース'ドレイン経路に設けられた第 1抵抗と、上記第 6ト ランジスタのソース'ドレイン経路に設けられた第 2抵抗とを含み、上記第 1抵抗の値 を上記第 2抵抗の値よりも大きくする。論理値" 1"リードにおいて、上記第 6トランジス タに供給される参照電圧は、上記第 5トランジスタと上記第 6トランジスタとの差動電流 である上記第 5トランジスタに流れる電流と上記第 1抵抗との積となり、上記第 1抵抗 の値を第 2抵抗の値よりも大きくすることでセンスアンプの動作に必要な入力マージ ンを十分に確保できる。
[0018] 〔4〕上記第 5トランジスタのソース電極と、上記第 6トランジスタのソース電極とに共 通接続された定電流源と、上記定電流源に並列接続された第 7トランジスタと、を含 み、上記第 7トランジスタは、センスアンプ起動信号によってオンオフ動作が制御され る。
[0019] 〔5〕上記センスアンプの入力ノードと、上記センスアンプの出力ノードとの間に、上 記センスアンプ起動信号によってオンオフ動作が制御される第 1スィッチを配置する ことができる。
[0020] 〔6〕上記第 5トランジスタのゲート電極に上記メモリセルの出力電圧が供給され、上 記第 6トランジスタのゲート電極に参照電圧が供給されるとき、上記第 5トランジスタの ドレイン電極の電圧変動に追随して上記参照電圧のレベルが変動される。
[0021] 〔7〕上記第 5トランジスタのドレイン電極と上記第 6トランジスタのゲート電極との間に は、電源電圧が印加されることで導通される第 2スィッチが設けられ、この第 2スィッチ を介して上記第 5トランジスタのドレイン電圧が上記第 6トランジスタのゲート電極に供 給される。
[0022] 〔8〕複数のビット線が選択的に結合されるコモンデータ線と、上記コモンデータ線の 近傍に配置されたダミーコモンデータ線と、を含み、上記コモンデータ線の電位が上 記第 5トランジスタのゲート電極に伝達され、上記ダミーコモンデータ線の電位が上 記第 6トランジスタのゲート電極に伝達される。
[0023] 〔9〕上記定電流源を抵抗とすることができる。
[0024] 〔10〕上記定電流源を、上記センスアンプ起動信号よりも早 、タイミングでアクティブ にされる信号によって導通される第 8トランジスタとすることができる。
[0025] 〔11〕上記第 5トランジスタのソース電極側と、上記第 6トランジスタのソース電極側に は、上記第 5トランジスタのしき 、値と上記第 6トランジスタのしき 、値との差を補償可 能な抵抗を設けることができる。
[0026] 〔12〕それぞれビット線に結合された複数のメモリセルが配置されて成るメモリセル アレイと、上記メモリセルから出力された信号を増幅するためのセンスアンプと、を含 む半導体記憶装置において、上記センスアンプは、第 5トランジスタと、上記第 5トラン ジスタに差動結合された第 6トランジスタと、を含み、上記第 5トランジスタのゲート電 極に上記メモリセルの出力電圧が供給され、上記第 6トランジスタのゲート電極に上 記メモリセルの出力電圧に寄らない参照電圧が供給されるとき、上記第 5トランジスタ のドレイン電極の電圧変動に追随して上記参照電圧のレベルが変動される。このよう に上記第 5トランジスタのドレイン電極の電圧変動に追随して上記参照電圧のレベル が変動されることによりセンスアンプの動作マージを拡大させ、半導体記憶装置のァ クセス時間の短縮化を達成する。
[0027] 〔13〕このとき、上記第 5トランジスタのドレイン電圧が上記第 6トランジスタのゲート 電極に供給される。
発明の効果
[0028] 本願において開示される発明のうち代表的なものによって得られる効果を簡単に説 明すれば下記の通りである。
[0029] すなわち、半導体記憶装置のアクセス時間の短縮ィ匕を図ることができる。
図面の簡単な説明
[0030] [図 1]本発明に力かる半導体記憶装置の一例である SRAMに含まれるセンスアンプ の構成例回路図である。
[図 2]上記センスアンプの動作タイミング図である。
[図 3]上記センスアンプにおける主要部の構成例回路図である。
[図 4]上記センスアンプの比較対象とされるセンスアンプの構成例回路図である。
[図 5]シングルエンド型センス方式の動作説明図である。
[図 6]ディファレンシャル型センス方式の動作説明図である。
[図 7]上記 SRAMに含まれるメモリセルの比較対象とされるメモリセルの構成例回路 図である。
[図 8]図 7に示されるメモリセルのレイアウト説明図である。
[図 9]上記 SRAMに含まれるメモリセルの構成例回路図である。
[図 10]図 9に示されるメモリセルのレイアウト説明図である。
[図 11]上記 SRAMに含まれるメモリセルの別の構成例回路図である。
[図 12]図 11に示されるメモリセルのレイアウト説明図である。
[図 13]上記 SRAMに含まれるセンスアンプの別の構成例回路図である。
[図 14]図 13に示されるセンスアンプにおける主要部の特性図である。
[図 15]上記 SRAMに含まれるセンスアンプの別の構成例回路図である。
[図 16]上記 SRAMの全体的な構成例ブロック図である。
符号の説明
[0031] 101 定電流源 200 メモリセルアレイ
201 ロウアドレスバッファ
202 ロウデコーダ
203 カラムスィッチアレイ
204 カラムデコーダ
205 カラムアドレスノ ッファ
206 センスアンプ
207 書き込み回路
208 データ入出力バッファ
210 SRAM
MN1, MN2, MN3 nチャンネノレ型 MOSトランジスタ
MP1, MP1B、 MP2, MP2B、 MP3, MP4, MP5 pチャネル型 MOSトランジス タ
Rl, R2, R3, R4 抵抗
SW1, SW2 スィッチ
LP1, LP2 負荷 MOSトランジスタ
Dnl, Dn2 駆動 MOSトランジスタ
Tnl, Tn2 トランスファ MOSトランジスタ
BL, BLB ピ'ッ卜線
CDL, CDLB コモンデータ線
発明を実施するための最良の形態
図 16には、本発明に力かる半導体記憶装置の一例である SRAM (スタティック'ラ ンダム ·アクセス'メモリ）が示される。図 16に示される SRAM210は、特に制限されな いが、メモリセルアレイ（MCA) 200、ロウアドレスバッファ（RA— BUFF) 201、ロウデ コーダ（RDEC) 202、カラムスィッチアレイ（CSW) 203、カラムデコーダ（CDEC) 2 04、カラムアドレスバッファ（CA-BUFF) 205、センスアンプ（SA) 206、書き込み回 路（WAMP) 207、及びデータ入出力バッファ（D— BUFF) 208を含み、公知の半導 体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成さ れる。
[0033] 上記メモリセルアレイ 200は、複数のワード線とそれに交差するように配置された複 数のビット線とを含み、上記ワード線と上記ビット線との交差する箇所には、複数のス タティック型メモリセルが配置されて成る。スタティック型メモリセルは選択端子とデー タ入出力端子とを有し、上記選択端子は、対応するワード線に接続され、上記データ 入出力端子は、対応するビット線に接続される。ロウアドレスバッファ 201は、ロウアド レス信号（Row— ADDRESS)を取り込む。このロウアドレスバッファ 201の出力アドレ スは後段のロウデコーダ 202に伝達される。ロウデコーダ 202は、入力されたロウアド レス信号をデコードすることにより、上記メモリセルアレイ 200における複数のワード線 力も 1本のワード線を選択するための信号を形成する。カラムアドレスバッファ 205は 、カラムアドレス信号（Column— ADDRESS)を受け、その出力を後段のカラムデコ ーダ 204に供給する。カラムデコーダ 204は、入力されたカラムアドレス信号をデコー ドすることによりカラム選択信号を形成する。カラムスィッチアレイ 203は、上記カラム 選択信号に応じて、上記メモリセルアレイ 200におけるビット線をコモンデータ線に結 合させる。読み出し動作では、選択のコモンデータ線に伝達される。センスアンプ 20 6は、コモンデータ線を介して伝えられた読み出しデータを増幅し、その増幅出力を データ入出力バッファ 208に供給する。それに応じて読み出しデータがデータ入出 力バッファ 208を介して外部に出力される。書き込み動作では、外部からデータ入出 力バッファ 208に供給された書き込みデータが書き込み回路 207、共通データ線、力 ラムスイッチアレイ 203、及びビット線を介して選択メモリセルに供給される。
[0034] 図 9には、上記メモリセルアレイ 200における複数のメモリセルのうちのひとつにつ いての構成例が示される。
[0035] 図 9に示されるメモリセル MC1は、特に制限されないが、負荷 MOSトランジスタ Lp 1と駆動 MOSトランジスタ Dnlとが直列接続されて成る第 1インバータと、負荷 MOS トランジスタ Lp2と駆動 MOSトランジスタ Dn2とが直列接続されて成る第 2インバータ とがループ状に結合されて成る記憶部 90と、上記記憶部 90の第 1記憶ノード N1をビ ット線 BLに結合可能な第 1トランスファ MOSトランジスタ Tnlと、上記記憶部 90の第 2記憶ノード N2をビット線 BLに結合可能な第 2トランスファ MOSトランジスタ Tn2とを 含む。上記負荷 MOSトランジスタ Lpl, Lp2のソース電極は高電位側電源 VDDに 結合され、また、上記駆動 MOSトランジスタ Dnl, Dn2のソース電極は低電位側電 源 VSSに結合される。上記第 1トランスファ MOSトランジスタ Tnlのゲート電極は第 1 サブワード線 SWL1に結合され、上記第 2トランスファ MOSトランジスタ Tn2のゲート 電極は第 2サブワード線 SWL2に結合される。第 1サブワード線 SWL1がハイレベル に駆動されることにより第 1トランスファ MOSトランジスタ Tnlが導通されて、上記記 憶部 90の第 1記憶ノード N1がビット線 BLに選択的に結合される。また、第 2サブヮ ード線 SWL2がハイレベルに駆動されることにより第 2トランスファ MOSトランジスタ T n2が導通されて、上記記憶部 90の第 2記憶ノード N2がビット線 BLに選択的に結合 される。
[0036] 上記負荷 MOSトランジスタ Lpl, Lp2は pチャネル型 MOSトランジスタとされ、上記 駆動 MOSトランジスタ Dnl, Dn2、及びトランスファ MOSトランジスタ Tnl, Tn2は n チャンネル型 MOSトランジスタとされる。そして、上記駆動 MOSトランジスタ Dnlの ゲート幅 Wを「A」とし、上記駆動 MOSトランジスタ Dn2のゲート幅 Wを「B」とし、上記 トランスファ MOSトランジスタ Tnlのゲート幅 Wを「C」とし、上記トランスファ MOSトラ ンジスタ Tn2のゲート幅 Wを「D」とした場合、 A>B、及び C>Dの関係が成立するよ うに各 MOSトランジスタのゲート幅が設定される。つまり、第 1駆動 MOSトランジスタ Dnlのゲート幅 W=Aに比べて第 2駆動 MOSトランジスタ Dn2のゲート幅 W=Bが 小さくされ、第 1トランスファ MOSトランジスタ Tnlのゲート幅 W=Cに比べて第 2トラ ンスファ MOSトランジスタ Tn2のゲート幅 W=Dが小さくされる。
[0037] 上記の構成において、リード時には、サブワード線 SWL1がハイレベルに駆動され ることで第 1トランスファ MOSトランジスタ Tnlが導通されることによって第 1記憶ノー ド N1がビット線 BLに結合される。論理値" 0"ライト時には、上記もリード時と同様にサ ブワード線 SWL1がハイレベルに駆動されることで第 1トランスファ MOSトランジスタ Tnlが導通されることによって第 1記憶ノード N1がビット線 BLに結合される。これに 対して論理値" 1"ライト時には、サブワード線 SWL2がハイレベルに駆動されることで 第 2記憶ノード N2がビット線 BLに結合される。
[0038] 図 7には、図 9に示されるメモリセル MC1の比較対象とされるメモリセルの構成が示 される。図 7に示されるメモリセル MC2は、ビット線 BLと、それに対になる相補ビット 線 BLBを備え、トランスファ MOSトランジスタ Tnl, Tn2のゲート電極がサブワード線 SWLに共通接続されている。また、第 1駆動 MOSトランジスタ Dnlのゲート幅 W= A と、第 2駆動 MOSトランジスタ Dn2のゲート幅 W=Bとが等しくされ、第 1トランスファ MOSトランジスタ Tnlのゲート幅 W=Cと、第 2トランスファ MOSトランジスタ Tn2の ゲート幅 W=Dとが等しくされる。
[0039] 図 8には、図 7に示されるメモリセル MC2のレイアウト例が示され、図 10には、図 9 に示されるメモリセル MC1のレイアウト例が示される。
[0040] 図 9に示される構成では、トランスファ MOSトランジスタ Tnl, Tn2のソース電極が ビット線 BLに共通接続される構成とされるため、図 10に示されるように、トランスファ MOSトランジスタ Tnl, Tn2のソース電極が共通化でき、それによりメモリセル 1個当 たりチップ占有面積を約 25%低減することができる。逆に、メモリセル 1個当たりのチ ップ占有面積を同一とした場合には、第 1駆動 MOSトランジスタ Dnlのゲート幅 W= Aや第 1トランスファ MOSトランジスタ Tnlのゲート幅 W=Cを十分に大きくすることが できる。第 1駆動 MOSトランジスタ Dnlのゲート幅 W=Aを十分に大きくすることによ つて第 1駆動 MOSトランジスタ Dnlを流れるメモリセル電流を増大することができ、そ して、第 1トランスファ MOSトランジスタ Tnlのゲート幅 W=Cを十分に大きくすること によってビット線 BLの電荷がハイレベルからローレベルに引き抜かれるまでの時間を 短縮することができるので、メモリセル MC1からのデータ読み出しの高速ィ匕を図るこ とができる。しかも、このようにデータ読み出しの高速ィ匕を図った場合でも、メモリセル のチップ占有面積を不所望に増大させな!/、で済む。
[0041] 図 1には、上記センスアンプ 206の構成例が示される。
[0042] 図 1に示されるセンスアンプ 206は、シングルエンド型とされ、相補コモンデータ線 C DLBからの信号に代えて参照電圧 Vrefが用いられる。 nチャンネル型 MOSトランジ スタ MN1のソース電極と、 nチャンネル型 MOSトランジスタ MN2のソース電極とが n チャンネル型 MOSトランジスタ MN3を介して低電位側電源 VSSに結合される。 nチ ヤンネル型 MOSトランジスタ MN3はセンスアンプ起動信号 φ SAによってスィッチ制 御される。定電流源 101が設けられ、この定電流源 101は nチャンネル型 MOSトラン ジスタ MN3に並列接続される。ここで、定電流源 101は、図 3(a)に示されるように抵 抗 36によって形成することができる。上記 nチャンネル型 MOSトランジスタ MN1のド レイン電極は、抵抗 R1を介して pチャネル型 MOSトランジスタ MP1に結合される。こ の Pチャネル型 MOSトランジスタ MP 1のソース電極は高電位側電源 VDDに結合さ れる。上記 pチャネル型 MOSトランジスタ MP1には pチャネル型 MOSトランジスタ M P1Bが並列接続される。この pチャネル型 MOSトランジスタ MP1Bはセンスアンプ起 動信号 φ SAによってスィッチ制御される。
上記 nチャンネル型 MOSトランジスタ MN2のドレイン電極は、抵抗 R2を介して pチ ャネル型 MOSトランジスタ MP2に結合される。この pチャネル型 MOSトランジスタ M P2のソース電極は高電位側電源 VDDに結合される。上記 pチャネル型 MOSトラン ジスタ MP2には pチャネル型 MOSトランジスタ MP2Bが並列接続される。この pチヤ ネル型 MOSトランジスタ MP2Bはセンスアンプ起動信号 φ SAによってスィッチ制御 される。上記 pチャネル型 MOSトランジスタ MP1のゲート電極は上記 pチャネル型 M OSトランジスタ MP2のドレイン電極に結合され、上記 pチャネル型 MOSトランジスタ MP2のゲート電極は上記 pチャネル型 MOSトランジスタ MP1のドレイン電極に結合 される。コモンデータ線 CDLは、 pチャネル型 MOSトランジスタ MP3を介して上記 n チャンネル型 MOSトランジスタ MN1のゲート電極に結合される。 nチャンネル型 MO Sトランジスタ MN1のゲート電極と nチャンネル型 MOSトランジスタ MN2のドレイン 電極との間に第 1スィッチ SW1が設けられ、センスアンプ起動信号 φ SAが起動され た時、上記コモンデータ線 CDLを介して伝達された信号 Vinがセンスアンプ 206の 出力側に伝達されるようになっている。この第 1スィッチ SW1は、図 3 (c)に示されるよ うに、 pチャネル型 MOSトランジスタ 31と、それに並列接続された nチャンネル型 MO Sトランジスタ 32と、インバータ 33とを含み、センスアンプ起動信号 φ SAによってスィ ツチ制御される。さらにセンスアンプ 206では pチャネル型 MOSトランジスタ MP4が 設けられ、この pチャネル型 MOSトランジスタ MP4を介して、 pチャネル型 MOSトラ ンジスタ MP5のドレイン電極が上記 nチャンネル型 MOSトランジスタ MN2のゲート 電極に結合される。上記 pチャネル型 MOSトランジスタ MP5のゲート電極及びソース 電極は高電位側電源 VDDに結合され、上記 pチャネル型 MOSトランジスタ MP4の ゲート電極にはセンスアンプ起動信号 φ SAが供給される。センスアンプ起動信号 φ SAにより上記 pチャネル型 MOSトランジスタ MP4がオンされたとき、上記 MP5を介 して所定レベルの参照電圧 Vrefが上記 nチャンネル型 MOSトランジスタ MN2のゲ ート電極に供給される。また、 nチャンネル型 MOSトランジスタ MN1のドレイン電極と nチャンネル型 MOSトランジスタ MN2のゲート電極との間に、第 2スィッチ SW2が設 けられる。この第 2スィッチ SW2は、図 3 (d)に示されるように pチャネル型 MOSトラン ジスタ 34と nチャンネル型 MOSトランジスタ 35とが並列接続され、 pチャネル型 MOS トランジスタ 34のゲート電極は低電位側電源 VSSに結合され、 nチャンネル型 MOS トランジスタ 35のゲート電極は高電位側電源 VDDに結合されることにより、常にオン 状態とされる。センスアンプ 206ではさらに、 nチャンネル型 MOSトランジスタ MN1の ドレイン電極にインバータ INV1が結合され、 nチャンネル型 MOSトランジスタ MN2 のドレイン電極にインバータ INV2が結合される。インバータ INV1により電圧 Vnorが 反転されてセンスアンプ 206の出力 SAOが得られ、インバータ INV2により電圧 Vor が反転されてセンスアンプ 206の相補出力 ZSAOが得られる。
[0044] 図 2には、図 1に示されるセンスアンプ 206の動作タイミングが示される。
[0045] 上記の構成において、抵抗 R1の値は抵抗 R2の値よりも大きく設定される。これ〖こよ り、 nチャンネル型 MOSトランジスタ MN2の負荷に比べて nチャンネル型 MOSトラン ジスタ MN1の負荷のほうが重くなつている。
[0046] 論理値" 1"リードの場合、センスアンプ起動信号 φ SAが起動されるとセンスアンプ 入力電圧 Vinは高電位側電源電圧 VDDとなり、このとき定電流源に流れる定電流 Ic sは、 nチャンネル型 MOSトランジスタ MN1を介して流れるため、上記 nチャンネル型 MOSトランジスタ MN2のゲート電極に供給される参照電圧 Vrefは、上記 nチャンネ ル型 MOSトランジスタ MN1と上記 nチャンネル型 MOSトランジスタ MN2との差動電 流である上記 nチャンネル型 MOSトランジスタ MN1に流れる電流と上記抵抗 R1との 積となる、すなわち、 Vref =Ics XRlとなり、上記のように抵抗 R1の値が抵抗 R2の 値よりも大きく設定されることにより、メモリ信号のセンスに必要な入力マージン（AV m)を十分に確保することができる。
[0047] これに対して論理値" 0"リードの場合、センスアンプ起動信号 φ SAが起動されると センスアンプ入力電圧 Vinが低下してくる。このとき、定電流源 101に流れる定電流 I csは、 nチャンネル型 MOSトランジスタ MN1と MN2に分流され、 nチャンネル型 MO Sトランジスタ MN1のドレイン電極の電圧 Vnorが上昇される。この電圧上昇は、スィ ツチ SW2を介して nチャンネル型 MOSトランジスタ MN2のゲート電極に伝達される。 これ〖こより、参照電圧 Vrefが上昇される。 Vref-Vin> AVmが成立するタイミングで 、センスアンプ起動信号 0 SAによりセンスアンプ 206が起動される。このように参照 電圧 Vrefが上昇されることにより、センスアンプの動作マージン AVmを早期に確保 できるため、メモりセル力も論理値" 0"のデータが読み出されて力もセンスアンプ起動 信号 φ SAがアサートされるまでの時間を短縮することができる。
[0048] このように論理値" 1"リードの場合には、抵抗 R1の値が抵抗 R2の値よりも大きく設 定されることにより、メモリ信号のセンスに必要な入力マージン（AVm)を十分に確保 し、論理値" 0"リードの場合には、参照電圧 Vrefを上昇させることにより、センスアン プの動作マージン AVmを早期に確保できるので、センスアンプ起動信号 φ SAのァ サートタイミングを早めることができ、その分、高速アクセスが可能とされる。
[0049] 上記のようにスィッチ SW1, SW2が設けられている場合には、抵抗 R2を省略する ことができるが、負荷を合わせるためのダミーとして抵抗 R2を設けることができる。スィ ツチ SW1, SW2が省略される場合には、センスアンプ入力電圧 Vinのレベル確保の ため、抵抗 R2は不可欠とされる。図 1に示される構成例では、センスアンプ入力電圧 Vinが参照電圧 Vre;fよりも低くなると定電流 Icsが抵抗 R2に流れるようになるため、セ ンスアンプ入力電圧 Vinの電圧変化が加速されるという利点がある。
[0050] 抵抗 R2の値よりも大きな抵抗 R1が設けられることにより、 nチャンネル型 MOSトラン ジスタ MNl, MN2の負荷がアンバランスとなっているが、センスアンプの動作マー ジンの最適化のために、 nチャンネル型 MOSトランジスタ MNl, MN2や、その他の MOSトランジスタのゲート幅を異ならせるようにしても良い。また、 pチャンネル型 MO Sトランジスタ MP1, MP1B, MP2, MP2Bの電流駆動特性によっては抵抗 R1も省 略可能となる。
[0051] 図 11には、上記メモリセル MC1の別の構成例が示される。
[0052] 図 11に示されるメモリセルが図 9に示されるメモリセルと大きく相違するのは、ビット 線 BLに対になる相補ビット線 BLBが設けられ、第 2記憶ノード N2が第 2トランスファ MOSトランジスタ Tn2を介して相補ビット線 BLBに結合されて 、る点、及びトランスフ ァ MOSトランジスタ Tnl, Tn2のゲート電極がサブワード線 SWLに共通接続されて いる点である。そして、力かる構成においても、第 1駆動 MOSトランジスタ Dnlのゲ ート幅 Wを「A」とし、第 2駆動 MOSトランジスタ Dn2のゲート幅 Wを「B」とし、第 1トラ ンスファ MOSトランジスタ Tnlのゲート幅 Wを「C」とし、第 2トランスファ MOSトランジ スタ Tn2のゲート幅 Wを「D」とした場合、 A>B、及び C>Dの関係が成立するように 各 MOSトランジスタのゲート幅が設定される。
[0053] 図 12には、図 11に示されるメモリセルのレイアウト例が示される。
[0054] 図 11に示される構成においては、図 7に示される構成のレイアウト（図 8参照）に比 ベて、第 2駆動 MOSトランジスタ Dn2のゲート幅 121が小さくされ、第 2トランスファ M OSトランジスタ Tn2のゲート幅 122が小さくされるため、メモリセルのチップ占有面積 を約 5%低減することができる。逆に、メモリセルのチップ占有面積を同一とした場合 には、第 1駆動 MOSトランジスタ Dnlのゲート幅 W=A、及び第トランスファ MOSトラ ンジスタ Tnlのゲート幅 W=Cを大きくすることができる。第 1駆動 MOSトランジスタ D nlのゲート幅 W=Aを十分に大きくすることによって、第 1駆動 MOSトランジスタ Dn 1を流れるメモリセル電流を増大することができ、そして、第 1トランスファ MOSトラン ジスタ Tnlのゲート幅 W=Cを十分に大きくすることによってビット線 BLの電荷がハイ レベルからローレベルに引き抜かれるまでの時間を短縮することができるので、メモリ セル MC1からのデータ読み出しの高速ィ匕を図ることができる。
[0055] 図 13には、上記センスアンプ 206の別の構成例が示される。
[0056] 図 13に示されるセンスアンプ 206力 図 4に示されるのと大きく相違するのは、 nチ ヤンネル型 MOSトランジスタ MN12と nチャンネル型 MOSトランジスタ MN13との間 に抵抗 R3が設けられ、 nチャンネル型 MOSトランジスタ MN11と nチャンネル型 MO Sトランジスタ MN13との間に抵抗 R4が設けられている点である。このように抵抗 R3 , R4を設けるのは、以下のように MOSトランジスタのしきい値の差を補償するためで ある。
[0057] 図 13に示される構成において、抵抗 R3, R4の抵抗値を「R」としたとき、図 14に示 されるように、 R=0. 5 Ωで Δ Vth= 20mVのときの電流分流比と、 R=0 Ωで Δ Vth = 50mVのときの電流分流比とは同等となる。ここで、 AVthは、 nチャンネル型 MO Sトランジスタ MN12のしきい値 Vthlと、 nチャンネル型 MOSトランジスタ MN11のし きい値 Vth2との差（AVth=Vthl— Vth2)である。また図 14において、 Imnlは nチ ヤンネル型 MOSトランジスタ MN1のドレイン電流、 Imn2は nチャンネル型 MOSトラ ンジスタ MN2のドレイン電流である。
[0058] 図 14の特性図から明らかなように、 R=0. 50で厶 1;11= 20111¥のときの電流分流 比と、 R=O Qで AVth= 50mVのときの電流分流比とは同等となるため、抵抗 R3, R4の抵抗値を各々 0. 5 Ωとすることで、 Δ Vthを 30mV低減するのと同等の効果が 期待できる。これにより、センスアンプ活性ィ匕タイミングを早めることができるので、ヮ ード線が駆動されて力もセンスアンプ出力までの時間を短縮することができる。
[0059] 尚、本例はシングルエンド型、ディファレンシャル型の双方に適用することができる
[0060] 図 15には、上記センスアンプ 206の別の構成例が示される。
[0061] 図 15に示される構成が図 1に示されるのと大きく相違するのは、 pチャネル型 MOS トランジスタ MP5, MP4の直列接続ノードにダミーのコモンデータ線 CDLBが結合さ れている点である。シングルエンド型のセンスアンプの場合、 nチャンネル型 MOSトラ ンジスタ MN2のゲート電極には参照電圧 Vrefが供給され、コモンデータ線 CDLと は相補レベルの関係にある相補コモンデータ線 CDLBをセンスアンプ 206に結合す る必要性は基本的には無い。しかし、図 15に示されるように、 nチャンネル型 MOSト ランジスタ MN2のゲート電極には参照電圧 Vrefが供給されるにもかかわらず、相補 コモンデータ線 CDLBをダミーのコモンデータ線として配線することにより、ノイズ補 償が可能とされる。つまり、相補コモンデータ線 CDLBをコモンデータ線 CDLの近傍 に設けることにより、ノイズは、相補コモンデータ線 CDLBとコモンデータ線 CDLとの 双方に同相で混入されるため、そのようなノイズは、 nチャンネル型 MOSトランジスタ MN1, MN2での差動増幅により相殺されることから、センスアンプの動作を安定さ せることができる。
[0062] 以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、 本発明はそれに限定されるものではなぐその要旨を逸脱しない範囲において種々 変更可能であることは言うまでもな 、。
[0063] 例えば、図 1における定電流源 101は、図 3 (a)に示される抵抗 36に代えて図 3 (b) に示されるような nチャンネル型 MOSトランジスタ 37で形成することができる。この場 合、 nチャンネル型 MOSトランジスタ 37のゲート電極には、センスアンプ起動信号 φ SAよりも若干早めに立ち上がるパルス信号又は、 nチャンネル型 MOSトランジスタ 3 7を抵抗として働かすための所定レベルの直流電圧とされる。センスアンプ起動信号 φ SAよりも若干早めに立ち上がるパルス信号によって nチャンネル型 MOSトランジ スタ 37を駆動するようにすれば、無駄なタイミングで電流を流さないで済むから、その 分、消費電力の低減を図ることができる。
産業上の利用可能性
[0064] 本発明は、それぞれビット線に結合された複数のメモリセルが配置されて成るメモリ セルアレイと、上記メモリセルから出力された信号を増幅するためのセンスアンプと、 を含む半導体記憶装置に広く適用することができる。

Claims

請求の範囲
[1] それぞれビット線に結合された複数のメモリセルが配置されて成るメモリセルアレイと
、上記メモリセルから出力された信号を増幅するためのセンスアンプと、を含む半導 体記憶装置であって、
上記メモリセルは、駆動用の第 1トランジスタと、上記第 1トランジスタの出力ノードを 上記ビット線に結合可能な第 2トランジスタと、上記第 1トランジスタに結合された駆動 用の第 3トランジスタと、上記第 3トランジスタの出力ノードを上記ビット線に結合可能 な第 4トランジスタと、を含み、上記第 1トランジスタのゲート幅と上記第 3トランジスタの ゲート幅とが異なり、上記第 2トランジスタのゲート幅と上記第 4トランジスタのゲート幅 とが異なり、
上記センスアンプは、第 5トランジスタと、上記第 5トランジスタに差動結合された第 6 トランジスタと、を含み、上記第 6トランジスタのベース電極電圧力 上記第 5トランジス タのベース電極の電圧変動に対し、反動的に追随される半導体記憶装置。
[2] 上記第 1トランジスタのゲート幅よりも上記第 3トランジスタのゲート幅が小さくされ、上 記第 2トランジスタのゲート幅よりも上記第 4トランジスタのゲート幅が小さくされて成る 請求項 1記載の半導体記憶装置。
[3] 上記第 5トランジスタのソース'ドレイン経路に設けられた第 1抵抗と、上記 6トランジス タのソース'ドレイン経路に設けられた第 2抵抗とを含み、上記第 1抵抗の値を上記第 2抵抗の値よりも大きくされた請求項 2記載の半導体記憶装置。
[4] 上記第 5トランジスタのソース電極と、上記第 6トランジスタのソース電極とに共通接続 された定電流源と、
上記定電流源に並列接続された第 7トランジスタと、を含み、上記第 7トランジスタは 、センスアンプ起動信号によってオンオフ動作が制御される請求項 3記載の半導体 記憶装置。
[5] 上記センスアンプの入力ノードと、上記センスアンプの出力ノードとの間に、上記セン スアンプ起動信号によってオンオフ動作が制御される第 1スィッチが配置された請求 項 4記載の半導体記憶装置。
[6] 上記第 5トランジスタのゲート電極に上記メモリセルの出力電圧が供給され、上記第 6 トランジスタのゲート電極に参照電圧が供給されるとき、上記第 5トランジスタのドレイ ン電極の電圧変動に追随して上記参照電圧のレベルが変動される請求項 5載の半 導体記憶装置。
[7] 上記第 5トランジスタのドレイン電極と上記第 6トランジスタのゲート電極との間には、 電源電圧が印加されることで導通される第 2スィッチが設けられ、この第 2スィッチを 介して上記第 5トランジスタのドレイン電圧が上記第 6トランジスタのゲート電極に供給 される請求項 6記載の半導体記憶装置。
[8] 複数のビット線が選択的に結合されるコモンデータ線と、上記コモンデータ線の近傍 に配置されたダミーコモンデータ線と、を含み、上記コモンデータ線の電位が上記第
5トランジスタのゲート電極に伝達され、上記ダミーコモンデータ線の電位が上記第 6 トランジスタのゲート電極に伝達される請求項 7記載の半導体記憶装置。
[9] 上記定電流源を抵抗とした請求項 8記載の半導体記憶装置。
[10] 上記定電流源を、上記センスアンプ起動信号よりも早いタイミングでアクティブにされ る信号によって導通される第 8トランジスタとした請求項 8記載の半導体記憶装置。
[11] 上記第 5トランジスタのソース電極側と、上記第 6トランジスタのソース電極側には、上 記第 5トランジスタのしき 、値と上記第 6トランジスタのしき 、値との差を補償可能な抵 抗が設けられた請求項 9又は 10記載の半導体記憶装置。
[12] それぞれビット線に結合された複数のメモリセルが配置されて成るメモリセルアレイと
、上記メモリセルから出力された信号を増幅するためのセンスアンプと、を含む半導 体記憶装置であって、
上記センスアンプは、第 5トランジスタと、上記第 5トランジスタに差動結合された第 6 トランジスタと、を含み、
上記第 5トランジスタのゲート電極に上記メモリセルの出力電圧が供給され、上記第
6トランジスタのゲート電極に上記メモリセルの出力電圧によらない参照電圧が供給さ れるとき、上記第 5トランジスタのドレイン電極の電圧変動に追随して上記参照電圧の レベルが変動される半導体記憶装置。
[13] 上記第 5トランジスタのドレイン電圧が上記第 6トランジスタのゲート電極に供給される 請求項 12記載の半導体記憶装置。
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