WO2006049172A1 - 半導体チップ - Google Patents

半導体チップ Download PDF

Info

Publication number
WO2006049172A1
WO2006049172A1 PCT/JP2005/020116 JP2005020116W WO2006049172A1 WO 2006049172 A1 WO2006049172 A1 WO 2006049172A1 JP 2005020116 W JP2005020116 W JP 2005020116W WO 2006049172 A1 WO2006049172 A1 WO 2006049172A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor chip
piece
light receiving
side direction
signal lines
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2005/020116
Other languages
English (en)
French (fr)
Inventor
Josuke Sakiyama
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to US11/718,552 priority Critical patent/US20070291146A1/en
Publication of WO2006049172A1 publication Critical patent/WO2006049172A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/802—Geometry or disposition of elements in pixels, e.g. address-lines or gate electrodes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/617—Noise processing, e.g. detecting, correcting, reducing or removing noise for reducing electromagnetic interference, e.g. clocking noise
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/701—Line sensors

Definitions

  • the present invention relates to a semiconductor chip suitable for an image sensor in which a light receiving element such as a photodiode and a circuit for processing the signal are integrated on the same semiconductor substrate.
  • this semiconductor chip has an elongated rectangular shape because light receiving elements corresponding to pixels are arranged in a straight line.
  • FIG. 3A shows such a conventional semiconductor chip 101, and is a plan view of the whole.
  • FIG. 3B is an enlarged plan view of the end portion.
  • FIG. 3C is a further enlarged view of a part of FIG. 3B, and is a plan view of a pair of signal lines.
  • the semiconductor chip 101 has an elongated rectangular shape as shown in FIG. 3A.
  • 3B is an enlarged view of the end portion of FIG. 3A.
  • the light receiving element portion 102 in which the light receiving elements 120 corresponding to the pixels are linearly arranged from one side of the short side toward the other side,
  • a readout circuit cell unit 103 in which readout circuit cells 130 corresponding to the element 120 are arranged in a straight line, and a signal output as a pair of signal lines shown in FIG.
  • the common signal lines LD and DD for the signal output and the reference output are almost parallel to each other over almost the entire long side of the wiring portion 104, that is, from approximately the left end to approximately the right end in FIG. 3A.
  • the common signal lines LD and DD for such signal output and reference output have a long overall length, so noise is likely to be superimposed on them. As a result, even if they are superimposed, their waveforms are close to each other and most of them are removed by the subsequent subtraction circuit.
  • Patent Document 1 Japanese Patent Laid-Open No. 9-205518
  • the present inventor has shortened the distance between the common signal line for the signal output and the reference output and the logic circuit portion in developing the semiconductor chip for the image sensor which is intended to reduce the size in the short side direction.
  • the present invention has been made in view of such a reason, and its purpose is to eliminate superimposed noise by devising a layout shape of a pair of signal lines having a long overall length in an elongated rectangular semiconductor chip.
  • An object of the present invention is to provide a semiconductor chip that can be easily processed.
  • the semiconductor chip including an elongated and rectangular shape, a logic circuit section that generates switching noise, and a wiring section provided with a pair of signal lines
  • the pair Each of the signal lines has a proximity piece on the side close to a substantial outer edge extending in the long side direction of the logic circuit portion, a separation piece on the far side, and a connection piece for connecting them.
  • the mutual proximity pieces and the separation pieces are parallel to each other, and the mutual connection pieces intersect each other.
  • a light receiving unit in which a plurality of light receiving elements corresponding to the pixels are linearly arranged in the long side direction, and a readout circuit unit corresponding to the light receiving element. And a plurality of readout circuit cell portions arranged linearly in the long side direction, the logic circuit portion generates a control signal for controlling the readout circuit cell portion, and the pair of signal lines are A common signal line for signal output of the plurality of light receiving elements and a common signal line for reference output of the plurality of light receiving elements are provided between the readout circuit cell unit and the logic circuit unit.
  • the common signal line for the signal output of the light receiving element and the common signal line for the reference output of the light receiving element are alternately close to and away from the logic circuit portion where output noise is likely to occur. Repeatedly arranged.
  • each of the pair of signal lines is close to the substantial outer edge extending in the long-side direction of the logic circuit portion, far from the adjacent piece on the side, and the separated piece on the side. Since the adjacent proximity piece and the separation piece are parallel to each other and are arranged so that the mutual connection pieces intersect each other, the noise waveform that overlaps even if the total length is long Since they are almost the same, noise can be easily removed.
  • the noise waveform superimposed on the common signal line of the signal output of the light receiving element and the common signal line of the reference output of the light receiving element are substantially the same.
  • the signal can be easily removed by subtracting the signal using a subtracting circuit in the subsequent stage.
  • FIG. 1 is a circuit diagram of a semiconductor chip for an image sensor.
  • FIG. 2A is a plan view of the entire semiconductor chip according to the embodiment of the present invention.
  • FIG. 2B is an enlarged plan view of an end portion of the semiconductor chip.
  • FIG. 2C is an enlarged plan view of a part of the semiconductor chip, and is a plan view of a pair of signal lines.
  • FIG. 3A is a plan view of the entire conventional semiconductor chip.
  • FIG. 3B is an enlarged plan view of an end portion of a conventional semiconductor chip.
  • FIG. 3C is an enlarged plan view of a part of a conventional semiconductor chip, and is a plan view of a pair of signal lines. Explanation of symbols
  • FIG. 1 is a circuit diagram of the semiconductor chip 1.
  • Semiconductor chip [A light receiving element section 2 having a plurality of light receiving elements 20, a read circuit cell section 3 having a read circuit cell 30 corresponding to each light receiving element 20, and a logic circuit section for generating various control signals 5 and an analog circuit section 6 that performs amplification or the like and outputs an output signal to the outside via the output pad 73.
  • the logic circuit section 5 is input via the input pads 71 and 72, respectively, with the external clock CLK and the start signal SP power.
  • control signals BI, WTL, WTD, RD ni , RD ⁇ RD, etc. for controlling the read circuit cell unit 3 and a control signal PR for controlling the analog circuit unit 6 described later are generated.
  • Signals BI, WTL, and WTD are commonly used for all readout circuit cells 30, and control signals RD, RD, and RD are used for separate readout circuit cells 30 and all n-l n n + 1
  • connection point A connected to the light receiving element 20 is pre-charged to the bias voltage V according to the control signal BI.
  • the nota 32 is composed of an emitter follower circuit.
  • the analog circuit section 6 includes buffers 61 and 62 for buffering and outputting the voltages of the signal output and reference output common signal lines LD and DD, and the output voltage of the buffer 61 and the output voltage of the buffer 62.
  • a subtractor circuit 63 that outputs a voltage corresponding to the difference between them, an amplifier circuit 64 that amplifies and outputs the output voltage of the subtractor circuit 63, and a buffer 65 that buffers the output voltage of the amplifier circuit 64 and outputs it to the outside.
  • the analog circuit section 6 includes NMOS transistors 66 and 67 for precharging the common signal lines LD and DD for signal output and reference output to the common signal line reference voltage V in accordance with the control signal PR.
  • the semiconductor chip 1 for the image sensor operates as follows.
  • the voltage at the connection point A depends on the amount of light incident on the light receiving element 20, and when activated by the start signal SP, the voltage at the connection point A is stored in the capacitor 33 via the buffer 32 and the transistor 35. . Subsequently, the connection point A is precharged via the transistor 31, and then the voltage at the connection point A is stored in the capacitor 34 via the buffer 32 and the transistor 36 in a state where light is not incident on the light receiving element 20. .
  • the voltage of each of the common signal lines LD and DD for the signal output and the reference output is input to the subtraction circuit 63 via the buffers 61 and 62, and the output voltage is amplified by the amplification circuit 64 and passed through the buffer 65. Output to the outside.
  • the subtraction circuit 63 outputs the difference between the voltages of the common signal lines LD and DD for the signal output and the reference output, the same noise waveform superimposed on them is removed.
  • FIG. 2A to 2C are plan views of the semiconductor chip 1.
  • FIG. The semiconductor chip 1 is obtained by realizing the above-described image sensor circuit shown in FIG. 1 on a semiconductor substrate.
  • Figure 2A is a plan view of the whole.
  • FIG. 2B is an enlarged plan view of the end portion.
  • FIG. 2C is an enlarged view of a part of FIG. 2A, and is a plan view of a pair of signal lines.
  • the semiconductor chip 1 has a long and narrow rectangle (for example, the short side is about 0.35 mm and the long side is about 18.5 mm). Then, as shown in FIG.
  • the light receiving element 20 corresponding to the pixels is linearly arranged from one side of the short side of the rectangle toward the other side.
  • the readout circuit cell 30 corresponding to the light receiving element 20 is arranged in a straight line.
  • the readout circuit cell unit 3 is provided.
  • the wiring unit 4 is provided with a common signal line LD, DD for signal output and reference output as a pair of signal lines.
  • the logic circuit unit 5 and the analog circuit unit 6 are arranged extending in the long side direction of the rectangle.
  • a plurality of input / output pads 7, 7,... Are provided in the analog circuit section 6.
  • the common signal lines LD and DD for signal output and reference output are arranged in the wiring portion 4 from approximately the left end to the right end of the long side. As shown in FIG. 2C, these extend in the long side direction while exchanging positions in the short side direction for each predetermined length.
  • the signal output common signal line LD is connected to the proximity piece 43 on the side closer to the substantial outer edge extending in the long side direction of the logic circuit section 5 and the separation piece 41 on the far side. It has pieces 42 and 44, and these are repeated.
  • the connection pieces 42 and 44 are inclined in an oblique direction (for example, 45 °) with respect to the long side direction.
  • the common signal line DD of the reference output is also on the substantial outer edge extending in the long side direction of the logic circuit section 5.
  • it has a proximity piece 45 on the side, a separation piece 47 on the far side, and connection pieces 46 and 48 for connecting them, and these are repeated.
  • the connection pieces 46 and 48 are inclined in an oblique direction (for example, 45 °) with respect to the long side direction.
  • the proximity piece and the separation piece that is, the proximity piece 45 and the separation piece 41 and the proximity piece 43 and the separation piece 47 are parallel to each other, and the connection pieces, that is, the connection piece 42 and the connection piece 46 and the connection piece are connected.
  • the piece 44 and the connecting piece 48 are arranged so as to cross each other.
  • the signal output common signal line LD separation piece 41, proximity piece 43, connection piece 44 and reference output common signal line DD proximity piece 45, connection piece 46, separation piece 47 are formed on a predetermined metal layer,
  • the signal output common signal line LD connecting piece 42 and the reference output common signal line DD connecting piece 48 are formed on different metal layers.
  • the common signal lines LD and DD for the signal output and the reference output are arranged in this way, and operate as follows. Since the common signal lines LD and DD for the signal output and the reference output are close to the logic circuit section 5, the parasitic capacitance with the elements constituting the logic circuit section 5 or the wiring drawn therefrom is large. Therefore, switching noise synchronized with the external clock CLK is easily transmitted through the parasitic capacitance to the common signal lines LD and DD of the signal output and the reference output directly or through the wiring from those elements. Looking at a part, the effect of switching noise on the common signal lines LD and DD for signal output and reference output is different.
  • the influence of switching noise on the proximity piece 45 of the common signal line DD of the reference output is slightly larger than the influence of the signal output common signal line LD on the separation piece 41.
  • the influence of the switching noise on the separation piece 47 of the common signal line DD of the reference output is slightly smaller than the influence of the signal output on the proximity piece 43 of the common signal line LD. Therefore, as a whole, the influence of switching noise on each of the common signal lines LD and DD for the signal output and the reference output is almost the same, and the superimposed noise waveform is also the same. Then, substantially the same noise waveform superimposed on the signal output and reference output common signal lines LD and DD is removed by the subsequent subtracting circuit 63.
  • the predetermined lengths of the long sides of the separation pieces 41 and 47 and the proximity pieces 43 and 45 of the common signal lines LD and DD for the signal output and the reference output are optimized by experiment or simulation. In addition, it does not necessarily have to be constant, but it is desirable that it is constant in order to facilitate layout design.
  • the semiconductor chip according to the embodiment of the present invention has been described above. However, the present invention is not limited to the one described in the embodiment, but various modifications within the scope of the matters described in the claims. Design changes are possible. For example, the signal output and reference output common communication lines LD and DD can be divided to achieve high speed transmission. Of course, MOS transistors and bipolar transistors can be replaced. In addition, the present invention is not limited to the image sensor semiconductor chip, It can be applied to rectangular semiconductor chips.
  • the present invention can be used for an elongated semiconductor chip having a circuit part that easily generates noise, and a pair of signal lines arranged along the circuit part, and in particular, an image sensor having a plurality of light receiving elements. It is suitable for.

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Facsimile Heads (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Image Input (AREA)
  • Semiconductor Memories (AREA)

Abstract

　長辺方向に直線状に配置された複数の受光素子を含む受光素子部と、受光素子に対応する読み出し回路セルが長辺方向に直線状に配置された読み出し回路セル部とを有した半導体チップにおいて、１対の信号線である信号出力の共通信号線及び基準出力の共通信号線が、読み出し回路セル部とロジック回路部との間の配線部に設けられ、所定長さ毎に短辺方向の位置を交換しながら長辺方向に延びるように配設される。

Description

明 細 書
半導体チップ
技術分野
[0001] 本発明は、フォトダイオード等の受光素子とその信号を処理する回路が同一の半導 体基板上に集積されたイメージセンサに好適な半導体チップに関する。
背景技術
[0002] 従来より、画像を読み取るためのイメージセンサ用の半導体チップがファクシミリ等 の電子機器に用いられている。この半導体チップは、例えば、特許文献 1に開示され ているように、画素に対応する受光素子が直線状に配置されているため、細長い長 方形となっている。
[0003] 図 3Aは、このような従来の半導体チップ 101を示すものであり、その全体の平面図 である。図 3Bは端部を拡大した平面図である。図 3Cは、図 3Bの一部分をさらに拡 大したもので、 1対の信号線の平面図である。この半導体チップ 101は、図 3Aに示 すように細長い長方形をなしている。図 3Bは、図 3Aの端部を拡大して示しており、 短辺の一側から他側に向かって、画素に対応する受光素子 120が直線状に配置さ れた受光素子部 102、受光素子 120に対応する読み出し回路セル 130が直線状に 配置された読み出し回路セル部 103、図 3Cに示す 1対の信号線である信号出力及 び基準出力の共通信号線 LD、 DDが設けられる配線部 104、外部クロックやスタート 信号が入力されて読み出し回路セル部 103や後述のアナログ回路部 106を制御す る制御信号を生成するロジック回路部 105、信号出力及び基準出力の共通信号線 L D、 DDの電圧の差に相当する電圧を出力する減算回路や増幅回路などを含むアナ ログ回路部 106が配置されている。複数の入出力パッド 107、 107、…が、アナログ 回路部 106に設けられている。
[0004] ここで、信号出力及び基準出力の共通信号線 LD、 DDは、配線部 104の長辺のほ ぼ全体にわたり、すなわち、図 3Aにおいて、ほぼ左端からほぼ右端まで互いに平行 になるように設けられる。このような信号出力及び基準出力の共通信号線 LD、 DDは 、その全長が長いのでノイズが重畳し易いが、配設される場所や形状をできるだけ同 じにすることにより、重畳してもその波形が近いものとなって大部分は後続の減算回 路により除去される。
特許文献 1：特開平 9 - 205518号公報
発明の開示
発明が解決しょうとする課題
[0005] 今日、ファクシミリ等の電子機器の小型化に伴い、イメージセンサ用の半導体チッ プが搭載されるプリント基板の縮小化が益々求められている。それゆえ、半導体チッ プも短辺方向のサイズの縮小化が求められている。また、画素数の増加に伴い、制 御信号の基準となる外部クロックの周波数は高 、ものとなってきて 、る。
[0006] そこで、本願発明者は、短辺方向のサイズの縮小化を図るイメージセンサ用の半導 体チップの開発に当たり、信号出力及び基準出力の共通信号線とロジック回路部と の距離を短くしたところ、減算回路により除去されないロジック回路部からのスィッチ ングノイズが重畳して外部への出力信号に大きなノイズ波形が残るという問題に直面 した。
[0007] 本発明は、係る事由に鑑みてなされたものであり、その目的は、細長い長方形の半 導体チップにおける全長が長い 1対の信号線のレイアウト形状を工夫することにより 重畳するノイズを除去し易いようにした半導体チップを提供することにある。
課題を解決するための手段
[0008] 上記目的を達成するために、本発明では、細長 、長方形をなし、スイッチングノイズ が発生するロジック回路部と 1対の信号線が設けられた配線部を備える半導体チップ において、前記 1対の信号線は、それぞれが前記ロジック回路部の長辺方向に延び る実質的な外縁に対して近い側の近接片と、遠い側の離反片と、これらを接続する 接続片とを有し、互 ヽの近接片と離反片とが平行でかつ互 ヽの接続片が交差するよ ぅ配設されている。
[0009] この構成によると、 1対の信号線力 ノイズが発生しやすいロジック回路部に対して、 近接、離反を交互に繰り返すように配設される。
[0010] また、本発明では、上記の半導体チップにおいて、画素に対応する受光素子が長 辺方向に直線状に複数配置された受光部と、受光素子に対応する読み出し回路セ ルが長辺方向に直線状に複数配置された読み出し回路セル部とを更に備え、前記 ロジック回路部は、前記読み出し回路セル部を制御する制御信号を生成し、前記 1 対の信号線は、複数の前記受光素子の信号出力の共通信号線及び複数の前記受 光素子の基準出力の共通信号線であって、前記読み出し回路セル部と前記ロジック 回路部との間に設けられている。
[0011] この構成によると、出力ノイズが発生しやすいロジック回路部に対して、受光素子の 信号出力の共通信号線と受光素子の基準出力の共通信号線とが、近接、離反を交 互に繰り返すように配設される。
発明の効果
[0012] 本発明に係る半導体チップによると、 1対の信号線のそれぞれがロジック回路部の 長辺方向に延びる実質的な外縁に対して近 、側の近接片と遠 、側の離反片とこれ らを接続する接続片とを有し、互 ヽの近接片と離反片とが平行でかつ互 ヽの接続片 が交差するよう配設されているので、全長が長くても重畳するノイズ波形がほぼ同じ になるため、ノイズを除去し易くすることができる。
[0013] また、本発明に係る半導体チップによると、受光素子の信号出力の共通信号線と受 光素子の基準出力の共通信号線に重畳するノイズ波形がほぼ同じになるため、これ ら 2つの信号を後段の減算回路で減算することによって、容易に除去することが可能 になる。
図面の簡単な説明
[0014] [図 1]は、イメージセンサ用の半導体チップの回路図である。
[図 2A]は、本発明の実施形態に係る半導体チップの全体の平面図である。
[図 2B]は、半導体チップの端部を拡大した平面図である。
[図 2C]は、半導体チップの一部分を拡大した平面図であり、 1対の信号線の平面図 である。
[図 3A]は、従来の半導体チップの全体の平面図である。
[図 3B]は、従来の半導体チップの端部を拡大した平面図である。
[図 3C]は、従来の半導体チップの一部分を拡大した平面図であり、 1対の信号線の 平面図である。 符号の説明
[0015] 1、 101 半導体チップ
2、 102 受光素子部
3、 103 回路セノレ部
4、 104 配線部
5、 105 ロジック回路部
6、 106 アナログ回路部
7、 107 入出力パッド
20、 120 受光素子
30、 130 回路セノレ
31、 35、 36、 37、 66 卜ランジスタ
32、 61、 62、 65 ノッファ
33、 34 コンデンサ
41、 47 離反片
42、 44、 46、 48 接続片
43、 45 近接片
63 減算回路
64 増幅回路
71 入力パッド
73 出力パッド
発明を実施するための最良の形態
[0016] 以下、本発明の最良の実施形態を、図面を参照しながら説明する。先ず、イメージ センサ用の半導体チップの回路について説明する。図 1は半導体チップ 1の回路図 である。半導体チップ: [は、複数の受光素子 20を有する受光素子部 2と、それぞれの 受光素子 20に対応する読み出し回路セル 30を有する読み出し回路セル部 3と、各 種制御信号を生成するロジック回路部 5と、増幅等を行って出力パッド 73を介して外 部へ出力信号を出力するアナログ回路部 6と、を有して成る。ロジック回路部 5は、外 部クロック CLK及びスタート信号 SP力 それぞれ入力パッド 71、 72を介して入力さ れ、読み出し回路セル部 3を制御する制御信号 BI、 WTL、 WTD、 RDn i、 RD^ R D などや後述のアナログ回路部 6を制御する制御信号 PRを生成する。なお、制御 n+ 1
信号 BI、 WTL、 WTDは全ての読み出し回路セル 30に共通に用いられ、また、制御 信号 RD 、 RD、 RD はそれぞれ別々の読み出し回路セル 30に用いられて全 n- l n n+ 1
部で読み出し回路セル 30に対応した数だけ有る。
[0017] 読み出し回路セル 30は、図の中央に位置するものについて詳しく説明すると、受 光素子 20に接続される接続点 Aを、制御信号 BIに応じてバイアス電圧 Vにプリチヤ
B
ージする PMOS型のトランジスタ 31と、接続点 Aの電圧をバッファリングして出力する バッファ 32と、バッファ 32の出力電圧を一時的に保存するコンデンサ 33、 34と、バッ ファ 32の出力電圧を制御信号 WTL、 WTDに応じてそれぞれコンデンサ 33、 34に 伝達する NMOS型のトランジスタ 35、 36と、コンデンサ 33、 34の電圧をそれぞれ 1 対の信号線である信号出力及び基準出力の共通信号線 LD、 DDに対して制御信号 RDに応じて伝達する NMOS型のトランジスタ 37、 38と、を有して成る。図の中央に 位置するもの以外、すなわち、図の上方や下方に位置する読み出し回路セル 30に ついても同様である。なお、ノ ッファ 32はェミッタフォロア回路などで構成される。
[0018] アナログ回路部 6は、信号出力及び基準出力の共通信号線 LD、 DDのそれぞれの 電圧をバッファリングして出力するバッファ 61、 62と、バッファ 61の出力電圧とバッフ ァ 62の出力電圧の差に相当する電圧を出力する減算回路 63と、減算回路 63の出 力電圧を増幅して出力する増幅回路 64と、増幅回路 64の出力電圧をバッファリング して外部に出力するバッファ 65と、を有して成る。また、アナログ回路部 6は、信号出 力及び基準出力の共通信号線 LD、 DDを、制御信号 PRに応じて共通信号線用基 準電圧 V にプリチャージする NMOS型トランジスタ 66、 67を有する。
DREF
[0019] このイメージセンサ用の半導体チップ 1は以下のように動作する。接続点 Aは受光 素子 20に入射される光量に応じた電圧になっており、スタート信号 SPにより起動す ると、接続点 Aの電圧がバッファ 32、トランジスタ 35を介してコンデンサ 33に保存さ れる。続いて、接続点 Aがトランジスタ 31を介してプリチャージされ、その後、光が受 光素子 20に入射されない状態で、接続点 Aの電圧はバッファ 32、トランジスタ 36を 介してコンデンサ 34に保存される。次に、トランジスタ 66、 67を介して信号出力及び 基準出力の共通信号線 LD、 DDがプリチャージされた後、それぞれの読み出し回路 セル 30のトランジスタ 37、 38が順番に ONして、コンデンサ 33の電圧が信号出力の 共通信号線 LD、コンデンサ 34の電圧が基準出力の共通信号線 DDに伝達される。 信号出力及び基準出力の共通信号線 LD、 DDのそれぞれの電圧は、バッファ 61、 6 2を介して減算回路 63に入力され、その出力電圧は増幅回路 64により増幅されてバ ッファ 65を介して外部に出力される。ここで、減算回路 63は、信号出力及び基準出 力の共通信号線 LD、 DDのそれぞれの電圧の差を出力するため、それらに重畳した 同じノイズ波形は取り除かれる。
[0020] 次に、本発明の実施形態である半導体チップのレイアウト形状について説明する。
図 2A〜図 2Cは半導体チップ 1の平面図である。この半導体チップ 1は、図 1に示し た上記のイメージセンサの回路を半導体基板上に実現したものである。図 2Aは全体 の平面図である。図 2Bは端部を拡大した平面図である。図 2Cは、図 2Aの一部分を さらに拡大したもので、 1対の信号線の平面図である。この半導体チップ 1は、図 2A に示すように細長い長方形（例えば、短辺が約 0. 35mm、長辺が約 18. 5mm)をな している。そして、半導体チップ 1の端部を拡大した図 2Bに示すように、長方形の短 辺の一側から他側に向かって、画素に対応する受光素子 20が直線状に配置された 受光素子部 2、受光素子 20に対応する読み出し回路セル 30が直線状に配置された 読み出し回路セル部 3、 1対の信号線である信号出力及び基準出力の共通信号線 L D、 DDが設けられた配線部 4、ロジック回路部 5、アナログ回路部 6が長方形の長辺 方向に延びて配置されている。複数の入出力パッド 7、 7、…が、アナログ回路部 6に 設けられている。
[0021] 信号出力及び基準出力の共通信号線 LD、 DDは、配線部 4を長辺のほぼ左端か ら右端まで配設される。これらは、図 2Cに示すように、所定長さ毎に短辺方向の位置 を交換しながら長辺方向に延びている。具体的には、信号出力の共通信号線 LDは 、ロジック回路部 5の長辺方向に延びる実質的な外縁に対して近い側の近接片 43と 遠い側の離反片 41とこれらを接続する接続片 42、 44とを有し、これらが繰り返されて いる。接続片 42、 44は、長辺方向に対し斜め方向（例えば、 45° )に傾いている。基 準出力の共通信号線 DDも、ロジック回路部 5の長辺方向に延びる実質的な外縁に 対して近!、側の近接片 45と遠 ヽ側の離反片 47とこれらを接続する接続片 46、 48と を有し、これらが繰り返されている。接続片 46、 48は、長辺方向に対し斜め方向（例 えば、 45° )に傾いている。そして、互いの近接片と離反片、すなわち近接片 45と離 反片 41及び近接片 43と離反片 47、が平行であり、かつ互いの接続片、すなわち接 続片 42と接続片 46及び接続片 44と接続片 48が交差するよう配設されているのであ る。なお、信号出力の共通信号線 LDの離反片 41、近接片 43、接続片 44及び基準 出力の共通信号線 DDの近接片 45、接続片 46、離反片 47は所定のメタル層に形成 され、信号出力の共通信号線 LDの接続片 42及び基準出力の共通信号線 DDの接 続片 48は異なるメタル層に形成されて!、る。
[0022] 信号出力及び基準出力の共通信号線 LD、 DDはこのように配設されることで、以 下のように作用する。信号出力及び基準出力の共通信号線 LD、 DDはロジック回路 部 5の近くにあるため、ロジック回路部 5を構成する素子又はそれから引き出された配 線との寄生容量が大きい。従って、信号出力及び基準出力の共通信号線 LD、 DD にはそれらの素子から直接又は配線を通して外部クロック CLKに同期したスィッチン グノイズが寄生容量を通して伝達され易い。そして、一部分を見ると、信号出力及び 基準出力の共通信号線 LD、 DDのそれぞれに対するスイッチングノイズの影響は異 なる。例えば、基準出力の共通信号線 DDの近接片 45に対するスイッチングノイズの 影響は信号出力の共通信号線 LDの離反片 41に対する影響よりも僅かに大きい。し かし、基準出力の共通信号線 DDの離反片 47に対するスイッチングノイズの影響は 信号出力の共通信号線 LDの近接片 43に対する影響よりも僅かに小さい。従って、 全体として見れば、信号出力及び基準出力の共通信号線 LD、 DDのそれぞれに対 するスイッチングノイズの影響はほぼ等しくなり、重畳するノイズ波形もほぼ同じになる 。そして、信号出力及び基準出力の共通信号線 LD、 DDに重畳したほぼ同じノイズ 波形は後続の減算回路 63により除去される。
[0023] なお、信号出力及び基準出力の共通信号線 LD、 DDの離反片 41、 47、近接片 43 、 45の長辺方向の所定長さは実験又はシミュレーションで最適化が行われる。また、 それは必ずしも一定である必要はないが、レイアウト設計の容易化のためには一定 であることが望ましい。 [0024] 以上、本発明の実施形態である半導体チップについて説明したが、本発明は、実 施形態に記載したものに限られることなぐ特許請求の範囲に記載した事項の範囲 内でのさまざまな設計変更が可能である。例えば、信号出力及び基準出力の共通信 号線 LD、 DDを分割して高速ィ匕を図ることも可能である。また、 MOSトランジスタとバ イポーラトランジスタの置き換えが可能なのは勿論である。また、本発明はイメージセ ンサの半導体チップのみならず、
Figure imgf000010_0001
、長方形の半導体チップに適用可能であ る。
産業上の利用可能性
[0025] 本発明は、ノイズが発生しやすい回路部を有し、その回路部に沿って 1対の信号線 が配設された細長い半導体チップに利用でき、特に複数の受光素子を有するィメー ジセンサに好適である。

Claims

請求の範囲
[1] 細長い長方形をなし、スイッチングノイズが発生するロジック回路部と 1対の信号線 が設けられた配線部を備える半導体チップにおいて、
前記 1対の信号線は、それぞれが前記ロジック回路部の長辺方向に延びる実質的 な外縁に対して近い側の近接片と、遠い側の離反片と、これらを接続する接続片とを 有し、
互 ヽの近接片と離反片とが平行でかつ互 ヽの接続片が交差するよう配設されて ヽ ることを特徴とする半導体チップ。
[2] 請求項 1に記載された半導体チップにぉ 、て、
画素に対応する受光素子が長辺方向に直線状に複数配置された受光部と、 受光素子に対応する読み出し回路セルが長辺方向に直線状に複数配置された読 み出し回路セル部とを更に備え、
前記ロジック回路部は、前記読み出し回路セル部を制御する制御信号を生成し、 前記 1対の信号線は、複数の前記受光素子の信号出力の共通信号線及び複数の 前記受光素子の基準出力の共通信号線であって、前記読み出し回路セル部と前記 ロジック回路部との間に設けられていることを特徴とする半導体チップ。
[3] 請求項 1または請求項 2に記載された半導体チップにぉ 、て、
前記 1対の信号線の電圧を入力する減算回路を含むアナログ回路部を更に備えて Vヽることを特徴とする半導体チップ。
[4] 請求項 1または請求項 2に記載された半導体チップにぉ 、て、
前記近接片と前記離反片は一定の所定長さであることを特徴とする半導体チップ。
[5] 請求項 1または請求項 2に記載された半導体チップにぉ 、て、
前記接続片は、長辺方向に対し斜め方向に傾いた部分を有し、交差する一の接続 片は前記近接片及び前記離反片と異なるメタル層に形成されて!ヽることを特徴とする 半導体チップ。
PCT/JP2005/020116 2004-11-05 2005-11-01 半導体チップ Ceased WO2006049172A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US11/718,552 US20070291146A1 (en) 2004-11-05 2005-11-01 Semiconductor Chip

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004-322191 2004-11-05
JP2004322191A JP4817354B2 (ja) 2004-11-05 2004-11-05 半導体チップ

Publications (1)

Publication Number Publication Date
WO2006049172A1 true WO2006049172A1 (ja) 2006-05-11

Family

ID=36319177

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2005/020116 Ceased WO2006049172A1 (ja) 2004-11-05 2005-11-01 半導体チップ

Country Status (4)

Country Link
US (1) US20070291146A1 (ja)
JP (1) JP4817354B2 (ja)
TW (1) TWI357254B (ja)
WO (1) WO2006049172A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5106052B2 (ja) * 2007-11-08 2012-12-26 キヤノン株式会社 固体撮像素子、撮像システム、及び固体撮像素子の駆動方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5784149A (en) * 1980-11-14 1982-05-26 Hitachi Ltd Semiconductor integrated circuit device
JPS60229472A (ja) * 1984-04-26 1985-11-14 Nec Corp イメ−ジセンサ
JPS62174943A (ja) * 1986-01-29 1987-07-31 Hitachi Ltd 回路装置
JPH04298155A (ja) * 1991-03-26 1992-10-21 Kyocera Corp イメージセンサ
JPH11275471A (ja) * 1998-02-02 1999-10-08 Hewlett Packard Co <Hp> アクティブ画素センサの読み出しチャネル
JP2002543683A (ja) * 1999-04-23 2002-12-17 ポラロイド コーポレイション 線形モード電圧／電流変換を有するアクティブピクセル画像検出装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5771070A (en) * 1985-11-15 1998-06-23 Canon Kabushiki Kaisha Solid state image pickup apparatus removing noise from the photoelectric converted signal
US5994765A (en) * 1996-07-01 1999-11-30 Sun Microsystems, Inc. Clock distribution network with efficient shielding
US20050253287A1 (en) * 2004-05-11 2005-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Dual-port SRAM cell structure

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5784149A (en) * 1980-11-14 1982-05-26 Hitachi Ltd Semiconductor integrated circuit device
JPS60229472A (ja) * 1984-04-26 1985-11-14 Nec Corp イメ−ジセンサ
JPS62174943A (ja) * 1986-01-29 1987-07-31 Hitachi Ltd 回路装置
JPH04298155A (ja) * 1991-03-26 1992-10-21 Kyocera Corp イメージセンサ
JPH11275471A (ja) * 1998-02-02 1999-10-08 Hewlett Packard Co <Hp> アクティブ画素センサの読み出しチャネル
JP2002543683A (ja) * 1999-04-23 2002-12-17 ポラロイド コーポレイション 線形モード電圧／電流変換を有するアクティブピクセル画像検出装置

Also Published As

Publication number Publication date
TWI357254B (en) 2012-01-21
TW200620981A (en) 2006-06-16
US20070291146A1 (en) 2007-12-20
JP2006135065A (ja) 2006-05-25
JP4817354B2 (ja) 2011-11-16

Similar Documents

Publication Publication Date Title
CN102959706B (zh) 固态成像装置
JP5235814B2 (ja) 固体撮像装置
US9621830B2 (en) Image sensor, image capturing apparatus, and cellular phone
US20120153367A1 (en) Semiconductor apparatus
US5268764A (en) Signal output circuit for image sensor
JP4695979B2 (ja) 固体撮像装置
TWI413241B (zh) Solid-state imaging device
JP5159940B2 (ja) 固体撮像装置及び撮像システム
WO2006049172A1 (ja) 半導体チップ
KR100748922B1 (ko) 크로스토크 노이즈 저감 회로를 구비한 반도체 장치
US20230370747A1 (en) Image sensor and image sensing method
JP2017143483A (ja) 画像読取装置及び半導体装置
CN100586148C (zh) 固态成像装置
JP7330124B2 (ja) 固体撮像装置
JPH11234109A (ja) 半導体集積回路の設計方法および半導体集積回路
JP2008067063A (ja) 固体撮像装置及び撮像システム
US7468500B2 (en) High performance charge detection amplifier for CCD image sensors
JPH05151776A (ja) 半導体記憶装置のデータバス構成
JPH08139851A (ja) イメージセンサ
JP3175678B2 (ja) 半導体集積回路装置
JPH09232547A (ja) 半導体集積回路
JPS6069968A (ja) イメ−ジセンサ
US7098698B2 (en) Semiconductor integrated circuit device and sense amplifier of memory
KR0161480B1 (ko) 이미지센서의 구동회로
JP2025023470A (ja) 半導体装置及び画像読取装置

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS KE KG KM KN KP KR KZ LC LK LR LS LT LU LV LY MA MD MG MK MN MW MX MZ NA NG NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SM SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): BW GH GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IS IT LT LU LV MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 11718552

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

WWP Wipo information: published in national office

Ref document number: 11718552

Country of ref document: US

122 Ep: pct application non-entry in european phase

Ref document number: 05805398

Country of ref document: EP

Kind code of ref document: A1

WWW Wipo information: withdrawn in national office

Ref document number: 5805398

Country of ref document: EP