WO2006043697A1 - 埋め込みフォトダイオード構造による撮像装置 - Google Patents

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    • H10F39/807—Pixel isolation structures

Definitions

  • the present invention relates to a structure of a pixel portion that realizes a low-noise, low-current and high-sensitivity image sensor, and in particular, an image formed by adding several processes to a CMOS integrated circuit process. It relates to sensors. Background art
  • CMOS image sensors realized by adding several steps for the structure of photoelectric conversion to the CMOS integrated circuit manufacturing process, the charge generated by light is directly applied to the circuit provided outside the pixel array.
  • a passive pixel method to read out and an active pixel method to read out a voltage change accompanying signal charge accumulation into a circuit outside the pixel array through a transistor provided in the pixel. It is said that the active pixel method can achieve lower noise and higher sensitivity.
  • an active pixel method a method of directly reading a potential change of a photodiode due to charge accumulation through a transistor, a charge transfer from a photodiode to a floating diffusion layer in a pixel, and a potential of the floating diffusion layer are performed. There is a method of reading changes through a transistor.
  • Figure 1 shows an example of the latter pixel structure and circuit.
  • a P-type semiconductor silicon is used as the substrate (1), and an n-type region as a charge storage unit (2) is formed in the photo diode, and a p-type region of the same polarity as the substrate is formed on the surface.
  • a high-concentration p-layer (3) the part where electrons are stored is embedded inside the semiconductor, and the surface is filled with carriers of opposite polarity (holes when storing electrons). By doing so, the dark current is very small.
  • the charge storage section (2) is connected to the transfer transistor, the potential of the control signal TX of the gate electrode (6 ') is increased to open the gate, and the n-type floating diffusion layer (FD) (15) is connected.
  • the stored charge is configured to be completely transferred. This eliminates afterimages and noise due to residual charge, and reset noise can be canceled by performing correlated double sampling processing by combining charge transfer and read operations to peripheral circuits. .
  • the gate of the buffer transistor (7) is connected to the floating diffusion layer (1 5), and the pixel selection transistor (8) is turned on by applying a high voltage to S.
  • the source follower circuit is configured by the buffer transistor (7) and the current source transistor (9) provided around the pixel array, and the potential of the floating diffusion layer is read to the output. .
  • 4 is an insulator (dielectric) made of a silicon oxide film
  • 5 is a reset n + region
  • 6 is a reset gate electrode.
  • Such a pixel configuration is widely used because it can realize a high-sensitivity CMOS image sensor with low low current and random noise.
  • the charge storage and storage is required in two locations, the photodiode and the floating diffusion layer, so the amount of signal charge that can be handled as the pixel size decreases.
  • the dynamic range decreases as the power supply voltage decreases.
  • the former is a method that does not perform charge transfer, and the amount of signal charge that can be handled is more advantageous than the charge transfer method.
  • reset noise is the main cause of random noise, and the noise level is low.
  • the photodiode is buried Since it cannot be embedded, soot current increases.
  • the following literature discloses a method of partially forming a P-type semiconductor on the surface as a structure for reducing the negative current. 2) Tethan Lee et al., “Partial Pinning Photodiode for Solid-State Image Sensors” Japanese Patent Laid-Open No. 10- 2 0 9 4 2 2
  • FIG. 2 An example of this structure is shown in Figure 2.
  • the potential of the n-type region which is the charge storage section (2) of the photodiode, is connected to the gate of the MOS-type buffer transistor (7).
  • the drooping current becomes larger.
  • Patent Document 1 Japanese Patent Laid-Open No. 8-3 3 5 6 8 8
  • Patent Document 2 Japanese Patent Application Laid-Open No. Hei 10-2 0 9 4 2 2 Disclosure of Invention
  • FIG. 1 is a diagram showing a charge transfer type pixel circuit (prior art 1) using an embedded photodiode.
  • FIG. 2 is a diagram showing an example of a pixel structure that is partially pinned with holes (prior art 2).
  • FIG. 3 is a diagram showing a pixel structure (P layer formation) by charge detection of a buried photodiode and a floating electrode.
  • FIG. 4 is a diagram showing a pixel structure based on charge detection of embedded photodiodes and floating electrodes.
  • FIG. 5 is a diagram showing a pixel structure (a part of the p-channel MOS transistor is used) based on charge detection of the embedded photodiode and the floating electrode.
  • FIG. 6 is a diagram showing a configuration of the entire image sensor.
  • FIG. 7 is a diagram showing the read operation timing in the structure of FIG.
  • Fig. 8 shows the principle of signal detection using floating electrodes.
  • FIG. 9 is a diagram showing a pixel structure using a floating diffusion layer.
  • FIG. 10 is a diagram showing the read operation timing in the structure of FIG.
  • FIG. 11 shows a pixel structure 2 using a floating double diffusion layer.
  • FIG. 12 is a diagram showing the overflow of accumulated charges.
  • FIG. 13 is a graph showing the amount of accumulated charge with respect to the incident light quantity (logarithm).
  • FIG. 14 is a diagram showing the operation timing for avoiding black inversion at high luminance.
  • reference numeral 1 is a p-type semiconductor silicon substrate
  • 2 is a charge storage portion (n-type region)
  • 3 is a p-type region
  • 4 is a silicon oxide film
  • 5 is an n + region
  • 6 is a gate.
  • Electrode, 7 is a notch transistor
  • 8 is a pixel selection transistor
  • 9 is a current source transistor
  • 10 is a transfer transistor for initialization
  • 11 is a low-concentration p layer
  • 12 is a hole 'Pin-jung region
  • 13 is a p-channel MOS transistor
  • 14 is a floating electrode
  • 15 is a floating diffusion layer.
  • an n-type region as a charge storage portion of a photodiode is embedded in a substrate made of p-type semiconductor silicon, and a signal is taken out from this region in a contactless manner by capacitive coupling.
  • a signal is taken out from this region in a contactless manner by capacitive coupling.
  • the n-type region is completely depleted at reset, and all electrons are temporarily extracted to the n-type region connected to the reset power supply. Can do.
  • Figure 3 shows an example of the structure.
  • the n-type region which is the charge storage part (2) of the photodiode, is the substrate
  • the concentration and depth of the p-type region are determined so that holes (or electrons) are induced on the semiconductor surface under the floating diffusion layer.
  • the current can be reduced.
  • This concentration is determined experimentally, but if the concentration is high, the semiconductor surface is more likely to be filled with holes, but the potential of the n layer is less likely to be transmitted to the floating electrode. If the concentration is low, the potential of the n layer is easily transmitted to the floating electrode, but it becomes difficult to fill the semiconductor surface with holes. If the depth is too deep, it becomes difficult to transmit the potential of the n layer, but the semiconductor surface is easily filled with holes. It is the opposite of shallow.
  • the concentration is preferably between 10 15 and 10 10 and the depth is preferably determined experimentally at each concentration.
  • the p layer directly below the floating electrode is omitted, and even with 0 V or a small negative voltage, it has a work function that accumulates holes in the n-type semiconductor surface region.
  • floating electrodes eg, p + doped polysilicon
  • a negative voltage can be applied as VR and a negative voltage can be applied to the floating electrode. In that case, however, a negative voltage must be applied to RR in order to turn on the transistor (1 3).
  • FIG. Fig. 7 is a timing diagram for one horizontal line.
  • VFG when it is in the floating state is VFGR.
  • This level is sampled by the signal in the correlated double sampling circuit (CDS) (16) provided in the column of the block diagram in Fig. 6.
  • CDS correlated double sampling circuit
  • the reset signal R is given to open the gate of the first transfer transistor (21), and the electrons accumulated in the Vp part are completely removed by the reset operation.
  • the charge due to the accumulated electrons is Q n.
  • the potential distribution of the n region inside the semiconductor changes, but the change is transmitted to the floating electrode side, and the potential of the floating electrode at this time is defined as VFGS.
  • This behavior Figure 8 shows a model diagram for analyzing the above.
  • Cox is the oxide film capacitance under the floating electrode
  • CD is the depletion layer capacitance
  • Cs is the capacitance parasitic to the floating electrode.
  • Cs and CD have voltage dependence, but for the sake of simplicity, they are assumed to be constant.
  • VFGS and VFGR are expressed as follows:
  • Equation 1 the voltage change of the floating electrode is proportional to Qn.
  • the assumption here is that the depletion layer capacitance does not change, it must be taken into account that it actually changes.
  • equation (1) in order to increase the sensitivity, it is necessary to reduce the parasitic capacitance of the floating electrode. If it can be reduced to a negligible level,
  • VFGS This potential of VFGS is sampled by applying (i> S) to the CDS circuit (16) in Fig. 6 via the source follower.
  • the reset level stored in the capacitance in the CD S circuit The difference between the signal level and the signal level is obtained by horizontal scanning and the difference is obtained by the final stage amplifier 17 in Fig. 6 is a vertical shift register for scanning pixel (20), and 18 is CD S This is a horizontal shift register for scanning the circuit (16), and 19 is an amplifier for obtaining the difference between the two outputs of the CDS circuit (16) It is.
  • Fig. 6 shows only one configuration example.
  • Various circuits are used, such as using another circuit for the CDS circuit, or using an array of AZ D converters in the column to convert to a digital signal.
  • the pixel circuit of the present invention is not limited to the peripheral configuration.
  • the pixel circuit configuration can be variously modified.
  • a pixel selection transistor (8) may be added in series to the source follower buffer transistor (7) to perform pixel readout selection.
  • a p-channel MOS transistor can be used as the source follower.
  • a depletion-type transistor may be used as the source follower, and a pixel selection MOS transistor may be added in series.
  • 3 to 5 show the case where the n layer is formed on the p substrate and the p layer is formed on the surface, but the reverse structure in which the p layer is formed on the n substrate and the n layer is formed on the surface is naturally possible. Yes, they are not excluded.
  • Fig. 3 and Fig. 5 are based on the assumption of STI (shallow trench isolation) structure as the element isolation method, but other element isolation structures such as LOCOS (local oxidation of silicon) Needless to say, it can be realized with almost the same structure.
  • STI shallow trench isolation
  • LOCOS local oxidation of silicon
  • FIG. 9 shows the structure.
  • FIG. 9 (a) is a top view
  • FIG. 9 (b) is a cross-sectional view along the cutting line XX.
  • the p-type substrate (1) is connected to 0 V.
  • the gate electrode provided at the boundary between the charge storage layer (2) and the n + region (5) causes the first transfer transistor (2 1) to be provided at the gate electrode ( 6) configures the second transfer transistor (1 0). It is made.
  • the p + region to which the potential VR is applied is arranged so as to surround the gate electrode (6) to which the control signal RR is supplied, but is not arranged in part due to manufacturing reasons.
  • FIG. 10 shows the read operation timing.
  • 0 V or a negative voltage is applied to the RR connected to the gate electrode of the second transfer transistor (1 0) and the scale connected to the gate electrode of the first transfer transistor (2 1)
  • the semiconductor immediately below it Holes are induced on the surface and the gate conducts, and the potential of the central floating diffusion layer (15) becomes VR.
  • the interface state at the interface between the silicon and the silicon oxide film is filled with holes, and electrons are not generated, so that generation of dark current can be suppressed.
  • the n-type region of the photodiode is completely embedded in the substrate, and its surface is filled with holes. Accumulation of electrons generated by light is performed in this state. As a result, the generation of dark current can be extremely reduced.
  • the change in potential is read out through the buffer transistor (7). This is the second voltage level.
  • electrons are accumulated in the n-type region, which is the charge storage unit (2), and the voltage level (first voltage level) when the central p-type floating diffusion layer is in a floating state, and the charge storage unit (2) All the electrons in the n-type region are discharged, and the p-type floating diffusion layer potential in the empty state is read out from the pixel and the difference in voltage level (second voltage level) is read out from the pixel. Find the difference between them. As a result, Fixed pattern noise and reset noise in the element are removed, and output proportional to the signal charge is taken out.
  • the buffer transistor (7) for reading the potential of the floating diffusion layer (1 5) uses a depletion type in which the threshold voltage takes a negative value in Fig. 9, considering the read potential. Depending on the potential range, an enhancement type may be used.
  • the pixel to be read is selected by the pixel selection transistor (8), a source follower is formed by the current source transistor (9) connected to the vertical signal line and the buffer transistor (7), and the potential of the floating diffusion layer is set to the column.
  • the voltage level when the central p-type floating diffusion layer becomes floating by setting RR to a high voltage is about 1 V, for example, when holes are injected into the center electrode. May rise to.
  • an enhancement type can be used as the read buffer transistor (7), and the pixel selection transistor (8) can be omitted.
  • Figure 11 shows an example in which the pixel selection transistor is omitted.
  • the overall configuration of the image sensor is the same as that shown in Fig. 6, and is omitted. Also, the case where an n layer is formed on a p substrate and a p layer is formed on the surface is illustrated. However, a reverse structure in which the p layer is formed on the n substrate and the n layer is formed on the surface is naturally possible. It is not excluded. [Example 3]
  • Fig. 12 shows the overflow of accumulated charge.
  • Fig. 12 (a) shows the cross section of the pixel (20) like Fig. 3, and
  • Fig. 12 (b) shows the position corresponding to the cross section. Shows the potential.
  • the reset signal R is 0 V and there is very strong incident light
  • the charge accumulated in the photodiode exceeds its capacity, Overflows to the n '+ region (5), which is the drain, exceeding the reset gate potential of 1 transfer transistor (2 1).
  • the increase in the charge in the charge storage section (2) can be suppressed, but it does not change at all, but increases logarithmically with respect to the amount of incident light as shown in FIG. In Fig.13, to make this easier to understand, the horizontal axis is taken logarithmically. Therefore, in the outflow area, it increases linearly with a small slope. In other words, in the region where this charge is exposed, the accumulated charge and the signal voltage read out in proportion to the charge respond logarithmically to a very wide range of light quantity. Video signals with a wide dynamic range can be obtained.
  • the amount of charge that causes this overflow can be controlled by the potential of the reset signal R held during storage, and it is possible to make it easy to overflow by setting it to about 1.0 V. It is also conceivable to control the potential of the reset signal scale during storage according to the average brightness or maximum brightness of the image.

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Abstract

低雑音で、暗電流が少なく、高感度なイメージセンサを実現するために、フォトダイオードの電荷蓄積部(2)であるn型領域が基板(1)中に埋め込まれている。シリコンとシリコン酸化膜(4)の界面は、高濃度のp層(3)で覆われ、信号取りだし用浮遊電極(14)の直下の部分だけ、比較的低濃度のp層(11)を形成する。光により発生した電子は、電荷蓄積部(2)であるn型領域に蓄積され、それによって半導体表面のp層(11)の部分の電位が変化する。この電位の変化を薄い絶縁膜を介して浮遊状態にした浮遊電極(14)に容量結合により伝える。その浮遊電極(14)の電位の変化をバッファトランジスタ(7)により読み出す。電荷の初期化は、制御信号Rによってゲート電極(6)に正の高い電圧を加えることによって行われるが、このときフォトダイオードの電荷蓄積部(2)に蓄積された電子を全てn+領域(5)に転送することで、リセット雑音の発生を防ぐ。

Description

W 明 細 書 埋め込みフォトダイォード構造による撮像装置 技術分野
本発明は、 低雑音で、 喑電流が少なく、 高感度なイメージセンサを実現する画 素部の構造に関するものであり、 特に CMOS集積回路工程にいくつかの工程を追 加することによって構成するイメージセンサに関する。 背景技術
CMOS集積回路の製作工程に光電変換の構造のための幾つかの工程を追加する ことで実現される CMOSイメージセンサには、 光により発生された電荷を、 画素 アレイの外に設けた回路に直接読み出す受動型画素方式と、 信号電荷蓄積に伴う 電圧変化を画素内にもうけたトランジスタを介在して画素ァレイの外の回路に読 み出す能動型画素方式とがある。 能動型画素方式の方が、 低雑音、 高感度にでき るとされている。 また、 能動型画素方式としては、 電荷蓄積に伴うフォ トダイォ 一ドの電位変化を直接トランジスタを介して読み出す方式と、 画素内でフォトダ ィォードから浮遊拡散層に電荷転送を行い、 浮遊拡散層の電位変化をトランジス タを介して読み出す方式がある。
後者の例が、 以下の文献に開示されている。
1 ) テー スアン リ一他、 "ピン光ダイオード集積能動画素センサー'' 特開平 8— 3 3 5 6 8 8号公報
後者の画素の構造と回路の例を、 図 1に示す。
P型半導体シリコンを基板（1 )とし、 フォトダイォードとなる部分に電荷蓄積 部（2 )としての n型領域が形成され、 その表面にさらに基板と同極性の p型領域 である高濃度の p層（ 3 )を形成することで、 電子の蓄積が行われる部分が半導体 内部に埋め込まれ、 表面が逆極性のキヤリア（電子を蓄積する場合にはホール）で 満たされるようにすることで、 暗電流を非常に小さく している。
また、 電荷蓄積部（2 )を転送トランジスタに接続し、 そのゲート電極（6 ' )の 制御信号 T Xの電位を高く してゲートを開き、 n型の浮遊拡散層（F D ) ( 1 5 )に 蓄積された電荷を完全に転送するように構成する。 このことによって残留電荷に よる残像とノイズの発生をなく し、 電荷転送と、 周辺回路への読み出し動作を組 み合わせて、 相関 2重サンプリング処理を行うことによって、 リセットノイズを キャンセルすることができる。
読み出しは、 浮遊拡散層（1 5 )にバッファ トランジスタ（7 )のゲートを接続し、 Sに高い電圧を与えることにより画素選択トランジスタ（8 )を導通させる。 その 際にバッファ トランジスタ（7 )と画素アレイの周辺に設けた電流源トランジスタ ( 9 )とによってソースフォロワ回路が構成され、 浮遊拡散層の電位を出力に読み 出す。.
図 1の 4はシリコン酸化膜による絶縁体 (誘電体）、 5はリセッ ト用 n +領域、 6はリセッ ト用ゲート電極である。
このような画素構成は、 喑電流とランダム雑音が低く、 高感度な CMOSィメー ジセンサが実現できるため、 広く用いられている。 しかしながら、 このような電 荷転送を行う方式では、 電荷を蓄積 ·記憶保持する部分が、 フォトダイオード部 と浮遊拡散層の 2箇所に必要であるため、 画素サイズの縮小に伴い、 扱える信号 電荷量が小さくなり、 また、 浮遊拡散層での信号振幅を高く しにくいため、 電源 電圧の低下に伴ってダイナミックレンジが減少することが懸念されている。
一方、 前者については、 電荷転送を行わない方式であり、 扱える信号電荷量に ついては電荷転送方式よりも有利であるが、 この場合にはリセッ ト雑音がランダ ム雑音の主要因となり、 ノイズレベルが大きくなり、 またフォトダイオードが埋 め込み構造にできないため、 喑電流も大きくなる。 この喑電流を低減する構造と して部分的に表面に P型半導体を形成する方法が以下の文献に開示されている。 2 ) テ一 スアン リー他、 "固体画像センサ用の部分的ピン止めフォトダイォ 一ド" 特開平 1 0— 2 0 9 4 2 2号公報
この構造の例を図 2に示す。 図 2に示すような構造では、 フォトダイオードの 電荷蓄積部（2 )である n型領域の電位を MOS型バッファ トランジスタ（7 )のゲ 一卜に接続するため、 フォトダイォードの n層の一部が半導体とシリコン酸化膜 ( 4 )の界面に接触し、 完全に埋め込まれる場合に比べて喑電流が大きくなる。 【参考文献一覧】
【特許文献 1】 特開平 8— 3 3 5 6 8 8号公報
【特許文献 2】 特開平 1 0— 2 0 9 4 2 2号公報 発明の開示
従来の電荷転送を行わない構造でも、 フォ 卜ダイオードに蓄積される電荷を初 期化する際に、 n型領域を完全に空乏化し、 全ての電子を一時的に、 リセット用 電源 VRに接続された n型拡散層に抜き去ることができれば、 リセットノイズが 発生しないようにすることができる。 しかしながら、 図 2の構造では、 n層を金 属配線に接続するため、 その部分には、 高濃度のドナー不純物を導入する必要が あり、 非常に電子濃度の高い層が存在する。 この非常に高濃度の n型層が存在す るために、 完全空乏化することはできず、 リセッ トノイズが発生する。
本発明は、 従来の構造における課題、 十分な蓄積信号量と、 リセット雑音除去、 低暗電流、 高感度といった性能と両立することができる画像構造を提供するもの である。 図面の簡単な説明 第 l図は、 埋め込みフォ トダイオードを用いた電荷転送型画素回路（従来技術 1 )を示す図である。
第 2図は、 部分的にホールでピニングする画素構造の例（従来技術 2 )を示す図 である。
第 3図は、 埋め込みフォ トダイオードと浮遊電極の電荷検出による画素構造 ( P層形成）を示す図である。
第 4図は、 埋め込みフォトダイオードと浮遊電極の電荷検出による画素構造を 示す図である。
第 5図は、 埋め込みフォ トダイオードと浮遊電極の電荷検出による画素構造 ( pチャネル MO S トランジスタを一部使用）を示す図である。
第 6図は、 イメージセンサ全体の構成を示す図である。
第 7図は、 図 3の構造における読み出し動作タイミングを示す図である。
第 8図は、 浮遊電極による信号検出の原理図である。
第 9図は、 浮遊拡散層を用いた画素構造を示す図である。
第 1 0図は、. 図 9の構造における読み出し動作タイミングを示す図である。 第 1 1図は、 浮遊 2重拡散層を用いた画素構造 2を示す図である。
第 1 2図は、 蓄積電荷のあふれ出しを示す図である。
第 1 3図は、 入射光量（対数）に対する蓄積電荷量を示す図である。
第 1 4図は、 高輝度時の黒反転を避けるための動作タイミングを示す図である。 図中の符号 1は、 p型半導体シリコン基板、 2は、 電荷蓄積部（n型領域）、 3 は、 p型領域、 4は、 シリコン酸化膜、 5は、 n +領域、 6は、 ゲート電極、 7 は、 ノ ッファ トランジスタ、 8は、 画素選択トランジスタ、 9は、 電流源トラン ジスタ、 1 0は、 初期化用転送トランジスタ、 1 1は、 低濃度 p層、 1 2は、 ホ ール ' ピンユング領域、 1 3は、 pチャネル MO S トランジスタ、 1 4は、 浮遊 電極、 1 5は、 浮遊拡散層を示している。 発明を実施するための最良の形態
本発明は、 フォトダイオードの電荷蓄積部としての n型領域を p型半導体シリ コンからなる基板中に埋め込み、 この領域から容量結合により非接触で信号を取 り出す。 n型領域には高濃度の n型層が存在せず、 リセット時に n型領域を完全 に空乏化し、 全ての電子を一時的に、 リセット用電源に接続された n型領域に抜 き去ることができる。
【実施例 1】
図 3に、 その構造例を示す。
これは信号電荷を画素内で転送せずに直接フォトダイオードの電位を検出する 方式に基づいている。 フォトダイオードの電荷蓄積部（2)である n型領域が基板
(1)中に埋め込まれている。 シリコンとシリコン酸化膜（4)の界面は、 高濃度の P層（3)で覆われており、 信号取りだし用浮遊電極（1 4)の直下の部分だけ、 比 較的低濃度の P層（1 1)を形成する。 光により発生した電子は、 電荷蓄積部（2) である n型領域に蓄積され、 それによつて半導体表面の p層（1 1)の部分の電位 が変化する。 この電位の変化を薄い絶縁膜を介して浮遊状態にした浮遊電極（1 4)に容量結合により伝える。 その浮遊電極（1 4)の電位の変化をバッファ トラ ンジスタ（7)と、 画素アレイの外に設けた電流源トランジスタ（9)とによりソー ス · フォロワ回路を形成し、 読み出す。 電荷の初期化は、 制御信号 Rによって第 1の転送トランジスタ（2 1)のゲート電極（6)に正の高い電圧を加えることによ つて行われるが、 このときフォトダイオードの n型半導体領域である電荷蓄積部
(2)に蓄積された電子が全て n+領域（5)に転送されるように製作することで、 リセット雑音の発生を防ぐことができる。
浮遊電極（1 4)の直下の部分の比較的低濃度の p層（1 1)は、 その p型領域の 濃度と深さを、 浮遊電極に与えた電圧によって p層半導体表面にホールが誘起し、 また光によるキヤリアを初期化した際には、 浮遊電極の電位が蓄積された電子の 量に依存して大きく変化するように設定することが好ましい。
さらには、 信号蓄積時に、 浮遊電極の電位が o vにおいても、 浮遊拡散層下の 半導体表面にホール（または電子）が誘起されるように p型領域の濃度と深さを定 めることにより喑電流を低減することができる。
この濃度は実験的に定められるが、 濃度が濃いと半導体表面をホールで満たし やすい代わりに n層の電位が浮遊電極に伝わりにくくなる。 濃度が低いと n層の 電位が浮遊電極に伝わりやすいが、 半導体表面をホールで満たすのが難しくなる。 深さについても、 深すぎると n層の電位を伝えにくくなる代わりに、 半導体表面 をホールで満たしやすくなる。 浅いとその逆である。
これらにはキヤリァの密度及び移動度が関係すると考えられ、 浮遊電極の初期 化電圧、 制御信号のパルス幅や周期なども影響する。 濃度は、 1 0の 1 5乗から 1 0の 1 8乗の間とするのが好ましく、 深さは、 各濃度において実験的に定める ことが望ましい。
浮遊拡散層を用いた検出の場合は、 その拡散層の電位を読み出し用 MOSトラ ンジスタのゲートに接続するために高濃度の n型拡散層を形成する必要がある力 図 3の場合には、 絶縁物（シリコン酸化膜）を介して浮遊電極（1 4 )により検出す るため、 高濃度の n型拡散層を形成する必要がない。 これによつて 2つの利点が 生じる。 1つは、 高濃度の拡散層を形成しないため、 蓄積電荷の初期化の際、 n 型領域が完全に空乏化する構造とすることができることであり、 もう 1つは、 V Rに 0 Vまたはわずかな負電圧（例えば一 0 . 3 V)を与えておくことで、 フォ ト ダイォードの n型層の表面全体をホール（正孔）で満たすことができ、 喑電流を低 減することができることである。
また、 図 4のように、 浮遊電極直下の p層を省略し、 0 Vまたは小さな負電圧 であっても、 n型半導体表面の領域にホールが蓄積するような仕事関数をもった 浮遊電極（例えば、 p +にドープされたポリシリコン）を用いて、 光により発生す る電荷蓄積を行っている間、 ホール ' ピンニング領域（1 2)の部分にホ一ルを誘 起するようにしておく方法も考えられる。
さらに、 図 5に示すように電荷蓄積時に浮遊電極の電圧を比較的大きな負の電 圧で保持しておくため、 pチャネル MOSトランジスタ （1 3)を用いる方法もあ る。 pチャネル MOSトランジスタであれば、 VRとして負の電圧を与え、 浮遊 電極に負の電圧を与えることができる。 ただし、 その場合、 トランジスタ（1 3) をオンするために、 RRには負の電圧を与えなければならない。
次に、 図 3に対して、 動作タイミングを含めた具体的な動作について説明する。 図 3に示す構造を画素（20)に用いたイメージセンサ全体の構成例を図 6に示す。 図 7は、 1水平行に対するタイミング図である。
前のフレームの読み出し時の電荷のリセット後、 図 7に基づく読み出しが行わ れるまでの期間、 信号電荷の蓄積が行われているものとする。 蓄積時には、 VR を 0V (またはわずかの負の電圧）に保ち、 n型半導体表面のホール . ピンニング 領域（1 2) にホールを誘起してピンニング状態にしておく。 読み出しのために、 ー且、 電圧を 2 V程度の高い電圧にして、 浮遊電極（14)の電圧（VFG)の初期電 圧を設定し、 その後 RRを 0Vにして、 第 2の転送トランジスタ（10)をオフに することで、 浮遊電極（14)を浮遊状態にする。
浮遊状態になったときの VFGを VFGRとする。 そのレベルを、 図 6のブロック 図のカラムに設けた相関 2重サンプリング回路（CDS) (1 6)において、 信号 によってリセッ トレベルをサンプルする。 その後、 リセット信号 Rを与えて第 1 の転送トランジスタ（2 1)のゲートを開き、 Vpの部分に蓄積されている電子を リセッ ト動作により完全に抜き去る。 このとき、 蓄積された電子による電荷を Q nとする。 これにより、 半導体内部の n領域の電位分布が変化するが、 その変化 が浮遊電極側に伝えられ、 このときの浮遊電極の電位を VFGSとする。 この動作 を解析するためのモデル図を図 8に示す。 図 8において Coxは、 浮遊電極下の酸 化膜容量、 CDは、 空乏層容量、 Csは、 浮遊電極に寄生する容量である。 Csや CDは電圧依存性をもつが、 いま簡単化のため、 これらが一定であるとする。
VFGSと VFGRは次式のように表される。
【数 1】
Figure imgf000010_0001
このように近似的には、 浮遊電極の電圧変化は、 Qnに比例することがわかる。 ただし、 ここでは空乏層容量が変化しないという仮定を入れているが、 実際には 変化することを考慮に入れなければならない。 式（1)から、 明らかなように感度 を高くするためには、 浮遊電極に寄生する容量を小さくすることが必要であり、 仮に無視できるぐらいに小さくできたとすれば、
【数 2】
V -V ニ ^ L (2\
v FGS v FGR ^ -)
し D となり、 電子が蓄積されたことによる半導体内部の電位変化が直接、 浮遊電極で 検出できることがわかる。
この VFGSの電位はソースフォロワを経由して、 図 6の CDS回路（ 1 6 )にお いて、 （i> Sを与えることで、 サンプルする。 CD S回路内の容量に記憶されたリ セットレベルと信号レベルの電圧は水平走査によって最終段のアンプで差分が求 められて出力される。 図 6における 1 7は画素（20)をスキャンするための垂直 シフ トレジスタであり、 1 8は CD S回路（1 6)をスキャンするための水平シフ トレジスタであり、 1 9は CDS回路（1 6)の 2出力の差分を得るためのアンプ である。
なお、 図 6は、 あくまで 1構成例を示すものであり、 C D S回路に別の回路を 用いたり、 あるいはカラムに AZ D変換器のアレイを用いてディジタル信号に変 換して読み出すなど、 様々な構成が可能であり、 本発明の画素回路が、 これらの 周辺の構成を限定するものではない。
画素回路構成としては、 いろいろと変形が可能である。 たとえば、 ソースフォ ロワ用のバッファ トランジスタ（ 7 )に直列に画素選択トランジスタ（ 8 )を追加し て、 画素の読み出し選択を行ってもよい。 ソースフォロワに pチャネルの M O S トランジスタを用いることもできる。 さらにソースフォロワにディプリーシヨン 型のトランジスタを用い、 これに直列に画素選択用 M O S トランジスタを追加す る構成も考えられる。
また、 図 3から図 5は p基板上に n層と表面に p層を形成する場合であるが、 n基板上に p層と表面に n層を形成するような逆の構造も当然可能であり、 これ らを排除するものではない。
さらに、 図 3力、ら図 5は、 素子分離方式と して、 S T I ( shallow trench Isolation)構造を想定してかかれたものであるが、 その他の素子分離構造、 例えば L O C O S (local oxidation of silicon)などに対して殆ど同様な構造で実現可能で あることはいうまでもない。
【実施例 2】
上で説明した浮遊電極の代わりに、 フォトダイォード上に逆極性の不純物を導 入して形成した浮遊拡散層を用いる方法を説明する。 その構造図を図 9に示す。 図 9 (a)は上面図であり、 図 9 (b)は切断線 X— Xによる断面図である。 p型の基 板（1 )は 0 Vに接続されているものとする。 電荷蓄積層（2 )と n +領域（5 )の境 界に設けられたゲート電極により第 1の転送トランジスタ（2 1 )が、 低濃度の p 層（2 2 )に設けられたゲート電極（6 )により第 2の転送トランジスタ（1 0 )が構 成されている。 電位 V Rが与えられる p +領域は、 制御信号 R Rが供給されるゲ ート電極（6 )の周囲を取り囲むように配置されるが、 製造上の都合により、 一部 において配置されない。
図 1 0は読み出し動作タイミングを示している。 第 2の転送トランジスタ（1 0 )のゲート電極に接続された R R及び第 1の転送トランジスタ（2 1 )のゲート 電極に接続された尺に、 0 Vまたは負の電圧を与えるとその直下の半導体表面に はホールが誘起されてゲートが導通し、 中央の浮遊拡散層（1 5 )の電位は V Rと なる。 これによりシリコンとシリコン酸化膜界面の界面準位がホールで満たされ、 電子が発生しないので暗電流の発生を抑えることができる。 このときフォトダイ オードの n型領域は完全に基板中に埋め込まれた状態になり、 その表面はホール で満たされることになる。 光により発生した電子の蓄積は、 このような状態で行 う。 これにより、 極めて暗電流の発生を少なくすることができる。
その後 R Rの電圧を高くする。 これによりその直下の半導体を空乏化し、 中央 の P型浮遊拡散層（1 5 )を浮遊状態にする。 このときの浮遊拡散層（1 5 )の電圧 を、 第 1の電圧レベルとして、 外部に読み出す。 次いで、 Rに高い電圧を与え、 電荷蓄積部（2 )である n型領域に蓄積された電荷を全て、 電位 V R 2である n + 領域（5 )に転送する。 このとき、 電子が電荷蓄積部（2 )である n型領域からドレ インである n +領域（5 )に吐き出されることによって、 電荷蓄積部（ 2 )である n 型領域の電位が上昇する。 これに伴い浮遊した中央の p型浮遊拡散層（1 5 )の電 位も上昇する。 その電位の変化を、 バッファ トランジスタ（7 )を介して読み出す。 これを第 2の電圧レベルとする。 このとき、 電荷蓄積部（2 )である n型領域に電 子が蓄積され、 中央の p型浮遊拡散層が浮遊状態になったときの電圧レベル（第 1の電圧レベル）と、 電荷蓄積部（2 )である n型領域の電子を全て吐き出し、 空 にした状態での p型浮遊拡散層の電位を外部に読み出した電圧レベル（第 2の電 圧レベル）の差を画素から読み出して、 それらの差分を求める。 これにより、 画 素部の固定パターンノイズ、 リセットノイズが除去され、 信号電荷に比例した出 力が取り出される。
浮遊拡散層（1 5 )の電位を読み出すためのバッファ トランジスタ（7 )は、 その 読み出す電位を考慮し、 図 9ではしきい値電圧が負の値をとるディプリーション 型を用いている。 その電位の範囲によってはエンハンスメント型を使える場合も ある。 また、 画素選択トランジスタ（8 )によって読み出す画素を選択し、 垂直信 号線に接続した電流源トランジスタ（9 )と、 バッファ トランジスタ（7 )によって、 ソースフォロワを形成し、 浮遊拡散層の電位をカラムのノイズキャンセル回路に |¾み出す。
信号読み出し時に、 R Rを高い電圧にすることによって、 中央の p型の浮遊拡 散層が浮遊状態になったときの電圧レベルが、 ホールが中央の電極に注入される ことによって、 例えば 1 V程度まで上昇する場合がある。 このような場合、 読み 出し用バッファ トランジスタ（7 )としてエンハンスメント型を用いることができ、 また画素選択トランジスタ（8 )を省略することができる。 画素選択トランジスタ を省略した例を図 1 1に示す。
これは、 画素選択を、 R Rによって行っていることに相当し、 R Rに 0 Vまた は負の電圧が与えられたとき、 中央の p型浮遊拡散層の電位は 0 Vで固定される ので、 読み出し用バッファ トランジスタ（7 )がカツ トオフ状態になるためであり、 R Rに高い電圧が与えられて、 浮遊拡散層の電位が上昇すると、 読み出し用バッ ファ トランジスタ（7 )が電流源トランジスタ（9 )との組み合わせでソースフォロ ヮとして読み出されるような電圧になるためである。
イメージセンサ全体の構成は、 図 6と同様であるので、 省略する。 また、 p基 板上に n層と表面に p層を形成する場合を例示したが、 n基板上に p層と表面に n層を形成するような逆の構造も当然可能であり、 これらを排除するものではな い。 【実施例 3】
本発明の画素デバイスでは、 蓄積電荷のあふれ出し特性を利用することでダイ ナミッグレンジの広い画像を得ることができる。 図 1 2は蓄積電荷のあふれ出し を示しており、 図 1 2 ( a )は、 図 3と同様に画素（2 0 )の断面を示し、 図 1 2 ( b )は、 断面に対応した位置のポテンシャルを示している。 図 1 2 ( b )に示すよ うに、 リセッ ト信号 Rを 0 Vにした状態で、 非常に強い入射光があった場合には、 フォトダイォードに蓄積される電荷がその容量を越え、 第 1の転送トランジスタ ( 2 1 )のリセットゲート電位を越えてドレインである n'+領域（5 )にあふれ出す。 このとき、 電荷蓄積部（ 2 )の電荷の増加は抑えられるものの全く変化しないわけ ではなく、 図 1 3に示すように、 入射光量に対して対数的に増加する。 図 1 3で は、 これをわかりやすくするために、 横軸を対数でとっている。 そのため、 あふ れ出しの領域になると直線的で小さい傾きで増加する。 つまり、 この電荷があふ れ出す領域では、 蓄積される電荷、 及びその電荷に比例する読み出される信号電 圧は、 非常に広い範囲の光量に対して、 对数的に応答し、 この対数応答領域も含 めて読み出すことで、 ダイナミックレンジの広い映像信号を得ることができる。 このあふれ出しが起こる電荷量は、 蓄積時に保持するリセット信号 Rの電位に よって制御でき、 1 . 0 V程度にしてあふれ出しやすくすることも考えられる。 また、 画像の平均輝度または最大輝度などによって、 蓄積時のリセット信号尺の 電位を制御することも考えられる。
なお、 このときに注意しなければいけないのは、 入射光量が非常に大きいとき、 リセット信号 Rに高い電圧を与えて、 電荷を初期化して、 その後信号 Rを 0 Vに 戻したあとで、 信号読み出しにサンプリングを行うと、 短時間でフォ トダイォー ドに電荷が蓄積し、 リセッ トレベルが変化し、 リセッ トレベルと信号レベルの差 をとると差が小さくなり、 明暗の逆転が生じる。 つまり、 非常に明るい領域が黒 くなる。 これを避けるため、 図 1 4のタイミング図に示したように、 サンプリン グ制御信号 Φ S 2を用いて、 リセット信号 Rを高く したままでの信号を、 図 6の カラムに別のサンプル &ホールド回路.を設けて記憶し、 非常に明るい信号に対し ては、 <i> S 2でサンプルした信号と φ Rでサンプルした信号との差を求めて出力 とするようにする。 また、 通常の線形領域の信号は図 7と同様、 0 Rと 0 S 1で サンプルした信号との差を求めて出力とする。 最終的には、 これらを合成してダ イナミックレンジの広い画像信号を生成する。 これらの合成処理は、 イメージセ ンサ上でアナログ処理、 あるいは A/D変換後ディジタル処理で行ってよいし、 イメージセンサの外部に読み出して、 ハードウェア、 ソフトウェアいずれでも実 行できる。 産業上の利用可能性
これまで述べた構成により、 低雑音で、 喑電流が少なく、 高感度なイメージセ ンサを実現できる。

Claims

1 . 埋め込みフォ トダイオードと、 該フォ トダイォードの電荷蓄積部（ 2 )と絶 縁体を介して容量結合され浮遊状態にすることができる浮遊電極（1 4 )と、 光に より蓄積されたキヤリアを抜き去って初期化するために前記フォトダイォードの 電荷蓄積部に接続された第 1の転送トランジスタ（ 2 1 )と、 前記浮遊電極に初期
さー卩青
化電位を設定するために初期化電位と前記浮遊電極との間に接続される第 2の転 求
送トランジスタ（1 0 )と、 前記浮遊電極 Hの電位を読み出すためにそのゲートが前 の
記浮遊電極に接続されたバッファ トランジスタ（ 7 )とからなる素子を単位画素と し、 該単位画素を 1次元または 2次元に配置して囲なる埋め込みフォトダイォード 構造による撮像装置。
2 . 前記フォトダイオードは、 p型（または n型）半導体基板上に n型（または P型）半導体領域を形成し、 その表面に p型（または n型）領域が形成され、 前記 n型（または p型）半導体領域がその下に埋め込まれた構造とするものであり、 前 記 n型（または p型）半導体領域表面の一部には p型（または n型）領域を形成しな いようにし、 前記浮遊電極として、 この p型（または n型）領域が形成されていな い表面にシリコン酸化膜を介した電極が設けられたものである請求の範囲第 1項 記載の埋め込みフォトダイオード構造による撮像装置。
3 . 前記フォトダイオードは、 p型（または n型）半導体基板上に n型（または p型）半導体領域を形成し、 その表面に p型（または n型）領域が形成され、 n型
(または P型）領域がその下に埋め込まれた構造とし、 前記浮遊電極下の n型（ま たは p型）半導体領域表面の一部には p型（または n型）領域を形成し、 その p型 (または n型)領域の濃度と深さを、 浮遊電極に与えた電圧によって半導体表面に ホール（または電子）が誘起し、 また光によるキャリアを初期化した際には、 浮遊 電極の電位が蓄積された電子（またはホール）の量に依存して大きく変化するよう に設定することにより、 暗電流の低減を図るとともに高い検出感度をもたせるよ うにした請求の範囲第 2項記載の埋め込みフォトダイォード構造による撮像装置。
4 . 信号蓄積時に、 浮遊電極の電位が 0 Vにおいても、 浮遊拡散層下の半導体 表面にホールが誘起されるように p型（または n型）領域の濃度と深さを定めるこ とにより暗電流を低減することを特徴とする請求の範囲第 3項記載の埋め込みフ ォトダイォード構造による撮像装置。
5 . n型（または p型）領域からなる埋め込みフォトダイオードと、 該フォ トダ ィォードの表面に形成した p型（または n型）拡散層からなる浮遊拡散層（ 1 5 )に 金属を接触させることで形成した浮遊電極と、 光により蓄積されたキャリアを抜 き去って初期化するために前記フォトダイオードの電荷蓄積部（2 )に接続された 第 1の転送トランジスタ（2 1 )と、 前記浮遊電極に初期化電位を設定するために 該浮遊拡散層を取り囲むように形成されたゲートと該ゲートの外側にある一定の 電圧が与えられたドレインとからなる第 2の転送トランジスタ（1 0 )と、 前記浮 遊電極の電位を読み出すためにそのゲートが前記浮遊電極に接続されたバッファ トランジスタ（7 )とからなる素子を単位画素とし、 該単位画素を 1次元または 2 次元に配置してなる埋め込みフォトダイォード構造による撮像装置。
6 . p型（または n型）半導体基板上に n型（または p型）半導体領域を形成し、 その表面に p型（または n型）領域が形成され、 前記 n型（または p型）半導体領域 がその下に埋め込まれた構造であるフォトダイォードと、 該フォトダイォードの 電荷蓄積部（ 2 )と絶縁体を介して容量結合され浮遊状態にすることができる浮遊 電極（1 4 )と、 光により蓄積されたキヤリァを抜き去って初期化するために前記 フォ トダイォードの電荷蓄積部に接続された第 1の転送トランジスタ（ 2 1 )と、 前記浮遊電極に初期化電位を設定するために初期化電位と前記浮遊電極との間に 接続される第 2の転送トランジスタ（1 0 )とからなる撮像素子の製造方法におい て、 前記第 1の転送トランジスタ及び第 2の転送トランジスタを CMOS集積回路 の製造工程により製造するとともに、 前記フォトダイオードの基板は、 nゥエル pゥ-ルどちらも形成しないようにして、 低濃度の基板をそのまま用いるように し、 その上に n型（または p型）半導体層と表面の p型（または n型）半導体層を形 成する工程を CMOS集積回路の製造工程に追加することで前記フォトダイォード を形成するようにしたことを特徴とする埋め込みフォ トダイォ一ド構造による撮 像素子の製造方法。
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