JPH05243282A - 電荷検出回路 - Google Patents
電荷検出回路Info
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- JPH05243282A JPH05243282A JP4294709A JP29470992A JPH05243282A JP H05243282 A JPH05243282 A JP H05243282A JP 4294709 A JP4294709 A JP 4294709A JP 29470992 A JP29470992 A JP 29470992A JP H05243282 A JPH05243282 A JP H05243282A
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- vertical junction
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Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
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Abstract
(57)【要約】
【目的】ＣＣＤのＳＮ比を改善可能な電荷検出回路を提
供する。 【構成】ＣＣＤの出力容量領域３が直接、縦型接合ゲー
トトランジスタのゲート領域を兼ねているので、出力容
量領域兼ゲート領域３の静電容量は従来より大幅に低減
され、その結果、信号電荷量当たりのゲート電圧の変化
が大きくなり、感度が改善される。また、縦型接合ゲー
トトランジスタは基本的に従来のＭＯＳトランジスタよ
りローノイズであり、ＳＮ比を改善される。リセットス
イッチのゲート電極６により縦型接合ゲートトランジス
タの出力容量領域兼ゲート領域３をリセットした場合に
領域３を空乏化すれば、リセット時のリセットノイズを
除去でき、更にローノイズとすることができる。
供する。 【構成】ＣＣＤの出力容量領域３が直接、縦型接合ゲー
トトランジスタのゲート領域を兼ねているので、出力容
量領域兼ゲート領域３の静電容量は従来より大幅に低減
され、その結果、信号電荷量当たりのゲート電圧の変化
が大きくなり、感度が改善される。また、縦型接合ゲー
トトランジスタは基本的に従来のＭＯＳトランジスタよ
りローノイズであり、ＳＮ比を改善される。リセットス
イッチのゲート電極６により縦型接合ゲートトランジス
タの出力容量領域兼ゲート領域３をリセットした場合に
領域３を空乏化すれば、リセット時のリセットノイズを
除去でき、更にローノイズとすることができる。
Description
【産業上の利用分野】本発明は電荷検出回路に関し、特
にＣＣＤの電荷検出回路に関する。
にＣＣＤの電荷検出回路に関する。
【従来技術】ＣＣＤの出力容量領域に検出用トランジス
タのゲート電極及びリセットスイッチの一端が接続され
るフローティングディフュージョンアンプ（ＦＤＡ）は
公知である。ＦＤＡは簡単な回路構造を持つが、出力容
量をリセットする時にリセットノイズ（ＫＴＣノイズ）
を発生するので、リセットノイズ低減の為に相関２重サ
ンプリング（ＣＤＳと略称される。）が提案されてい
る。これらのＦＤＡ、ＣＤＳは例えばセキンとトンプセ
ット、電荷転送デバイス、近代科学社、などによって周
知である。特開５８−３７９９５，５７−１９４６７７
はＣＤＳ回路の改善を提案する。
タのゲート電極及びリセットスイッチの一端が接続され
るフローティングディフュージョンアンプ（ＦＤＡ）は
公知である。ＦＤＡは簡単な回路構造を持つが、出力容
量をリセットする時にリセットノイズ（ＫＴＣノイズ）
を発生するので、リセットノイズ低減の為に相関２重サ
ンプリング（ＣＤＳと略称される。）が提案されてい
る。これらのＦＤＡ、ＣＤＳは例えばセキンとトンプセ
ット、電荷転送デバイス、近代科学社、などによって周
知である。特開５８−３７９９５，５７−１９４６７７
はＣＤＳ回路の改善を提案する。
【発明が解決しようとする課題】例えばＣＣＤ固体撮像
素子においてノイズの低減が要求されている。また、こ
れらの固体撮像素子は現状において集積度が不十分であ
り、その改善を要求されている。しかし集度の増加と共
に信号電荷量が小さくなり、ＳＮ比が低下する。従って
集積度を増加するためにはノイズを低下する必要があ
る。本発明の第１の目的はＣＣＤのノイズを低減する事
である。前記ＦＤＡにおいて、検出用トランジスタには
一般にＭＯＳトランジスタが使用される。しかしＭＯＳ
トランジスタはノイズが大きい欠点を持つ。本発明の第
２の目的は電荷検出回路の検出用トランジスタのノイズ
の低減である。
素子においてノイズの低減が要求されている。また、こ
れらの固体撮像素子は現状において集積度が不十分であ
り、その改善を要求されている。しかし集度の増加と共
に信号電荷量が小さくなり、ＳＮ比が低下する。従って
集積度を増加するためにはノイズを低下する必要があ
る。本発明の第１の目的はＣＣＤのノイズを低減する事
である。前記ＦＤＡにおいて、検出用トランジスタには
一般にＭＯＳトランジスタが使用される。しかしＭＯＳ
トランジスタはノイズが大きい欠点を持つ。本発明の第
２の目的は電荷検出回路の検出用トランジスタのノイズ
の低減である。
【課題を解決するための手段】本発明の電荷検出回路
は、ＣＣＤの端部に形成され、前記ＣＣＤの信号電荷を
受け取る第１導電型の出力容量領域と、前記出力容量領
域をリセットするリセットスイッチと、前記出力容量領
域にゲート領域が接続される検出用トランジスタとを備
える電荷検出回路において、前記検出用トランジスタは
縦型接合ゲートトランジスタからなり、前記出力容量領
域は前記検出用トランジスタのゲート領域を兼ねること
を特徴としている。好適な態様において、前記ＣＣＤは
第１導電型のバルクチャンネル領域を備え、前記縦型接
合ゲートトランジスタの前記ゲート領域は前記バルクチ
ャンネル領域と同工程で形成される。好適な態様におい
て、前記縦型接合ゲートトランジスタは、前記リセット
スイッチのリセットにより空乏化される前記ゲート領域
を有する。
は、ＣＣＤの端部に形成され、前記ＣＣＤの信号電荷を
受け取る第１導電型の出力容量領域と、前記出力容量領
域をリセットするリセットスイッチと、前記出力容量領
域にゲート領域が接続される検出用トランジスタとを備
える電荷検出回路において、前記検出用トランジスタは
縦型接合ゲートトランジスタからなり、前記出力容量領
域は前記検出用トランジスタのゲート領域を兼ねること
を特徴としている。好適な態様において、前記ＣＣＤは
第１導電型のバルクチャンネル領域を備え、前記縦型接
合ゲートトランジスタの前記ゲート領域は前記バルクチ
ャンネル領域と同工程で形成される。好適な態様におい
て、前記縦型接合ゲートトランジスタは、前記リセット
スイッチのリセットにより空乏化される前記ゲート領域
を有する。
【作用及び発明の効果】本明細書は、検出用トランジス
タに縦型接合ゲートトランジスタを使用する事を開示す
る。縦型接合ゲートトランジスタは検出用トランジスタ
として使用されていたＭＯＳトランジスタに比べて低雑
音であり、そし電流駆動能力が大きい利点を持つ。また
本明細書は、ＣＣＤの出力信号電圧をソースホロワ動作
をする縦型接合ゲートトランジスタによって電流増幅を
する事が開示される。このようにすれば縦型接合ゲート
トランジスタは基板またはウエル領域をドレンとする事
ができるので、製造工程が簡単になる。そしてこの縦型
接合ゲートトランジスタの出力ソース電圧はチャンネル
の水平幅の制御によって自由にレベルシフトできるの
で、後の信号処理が簡単になる。従来のソースホロワＭ
ＯＳトランジスタにおいて、出力ソース電圧はＣＣＤの
リセット電圧ＶＲからＭＯＳトランジスタのしきい値電
圧ＶＴを減算した電圧値になるので、かなりの高電圧に
なり、更にレベルシフトする必要が有った。また本明細
書は、ＣＣＤをバルクチャンネル構造とし、そして縦型
接合ゲートトランジスタのゲートをバルクチャンネル製
造工程で作る事を開示する。このようにすれば製造工程
は非常に簡単になる。また本明細書は、縦型接合ゲート
トランジスタのゲート領域をＣＣＤの出力端に配置し、
そしてＣＣＤの信号電荷を上記の縦型接合ゲートトラン
ジスタのゲート領域に転送する事を開示する。このよう
にすればＦＤＡ（浮遊拡散増幅器）の出力接合ダイオー
ドが検出用トランジスタのゲートを兼ねるので、出力容
量が減少できる。そしてリセットノイズ（ＫＴＣノイ
ズ）を低減できる。また本明細書は、縦型接合ゲートト
ランジスタのゲート領域を低濃度に作り、そして上記ゲ
ート領域をリセット手段の一端に接続し、上記のリセッ
ト手段によって上記のゲート領域を空乏化する事を開示
する。このようにすれば、ＣＣＤ電荷検出用回路のリセ
ットノイズは除去できる。好ましい１実施例において、
縦型接合ゲートトランジスタのゲート領域はＣＣＤのバ
ルクチャンネル領域を延長して作られる。上記のリセッ
ト手段は一般にＭＯＳリセットトランジスタである電位
障壁でもよい。上記の電位障壁を使用する時に、上記の
ゲート領域はゲート領域に容量を介してクロック電圧を
印加する事によって、またはリセット手段のドレン領域
にクロック電圧を印加する事によって実施される。勿
論、上記ゲート領域空乏化の意味は、縦型接合ゲートト
ランジスタのゲート領域の信号電荷をより深い電位を持
つリセット手段のチャンネル領域を通過して完全転送す
る事であり、上記のゲート領域に少量の非転送電荷が残
留する事は可能である。また本明細書は、ＭＯＳ固体撮
像素子のブルーミング防止用ウエル領域と同じ製造工程
で縦型接合ゲートトランジスタのドレン領域を作る事を
特徴とする。一般にＭＯＳ固体撮像素子はブルーミング
防止用Ｐ型ウエル領域を備えるので、このようにすれば
製造工程は簡単にできる。 発明を実施するための最良の形態 図１は本発明の１実施例断面図である。２×１０１５原
子／ＣＣのＰ型基板１上に１０１６原子／ＣＣのＮ型バ
ルクチャンネル領域２が作られ、その上に絶縁膜１２が
介してＣＣＤの転送電極１３，１４が作られる。そして
バルクチャンネル領域２を延長して縦型接合ゲートトラ
ンジスタのＮ型ゲート領域３が作られる。Ｎ型ゲート領
域３は開口されて縦型接合ゲートトランジスタのＰ型チ
ャンネル領域５が作られる。そしてその上に１０２０原
子／ＣＣのＰ型領域４が縦型接合ゲートトランジスタの
ソース領域としてドープされる。Ｐ型基板１は縦型接合
ゲートトランジスタのドレン領域となる。ゲート領域３
はリセットスイッチのＭＯＳゲート電極６の下のバルク
チャンネル領域６Ｂを介して１０２０原子／ＣＣのＮ型
ドレン領域（リセットスイッチ用）７に接続される。Ｐ
型ソース領域４は負荷素子９を介して正方向により大き
い電源ＶＤに接続される。Ｎ型ドレン領域７も電源ＶＤ
に接続される。その結果、この縦型接合ゲートトランジ
スタはソースホロワ動作をする。１実施例において、領
域２は１ミクロンの厚さを持ち、領域４，７は０．５ミ
クロンの厚さを持つ。１実施例において、電源電圧ＶＤ
は １２Ｖである。ただし、Ｐ型ソース領域４とＮ型ゲ
ート領域３が順バイアスしないように、負荷素子９の電
圧降下は十分に大きい必要がある。ＣＣＤの転送電極１
３，１４によって信号電子はＮ型ゲート領域３に転送さ
れ、Ｎ型ゲート領域３の電位変化はＰ型ソース領域の電
圧変化に変換される。そしてリセット転送ゲート電極６
によってリセットスイッチのチャンネル６Ｂが深い電位
（たとえば＋１０Ｖ）になる時に、Ｎ型ゲート領域３の
信号電子はＮ型ドレン領域７に転送され、ゲート領域３
は空乏化される。この時に、ゲート領域３はリセットス
イッチのチャンネル６Ｂのチャンネルとドレンよりも浅
い電位（負方向に大きい電位）を持つ必要がある。１実
施例において、Ｐ型基板１は０Ｖの基準電源に接続され
る。図２は図１のチャンネル電圧図であり、リセットス
イッチのゲート電極６とＣＣＤの転送電極１３，１４の
動作は普通のＦＤＡを備えるＣＣＤと同じである。図３
は図１の１実施例平面図である。図４は図１の縦型接合
ゲートトランジスタをＦＤＡの増幅トランジスタとして
採用し、かつ、ＭＯＳリニア固体撮像素子と同じチップ
上に集積されたＣＤＳ回路を表す。２０は図１に示す縦
型接合ゲートトランジスタ、１９はソース抵抗、２２は
ドレインであり、１９、２０、２２はソース接地初段電
圧増幅回路（初段アンプ）を構成する。この初段アンプ
の出力電圧を結合コンデンサ３０の第１電極に入力し、
結合コンデンサ３０の第２電極２４と基準電源ＶＤをＭ
ＯＳトランジスタからなるクランプスイッチ２３で接続
し、そして結合コンデンサ３０の第２電極２４を、高い
入力抵抗を持つ電流増幅用のソースホロワ出力アンプの
ゲートに接続する。この出力アンプはＭＯＳトランジス
タ２５とその負荷素子２６とからなる。したがって、図
４の回路はＣＤＳ回路を構成する。なお、従来では出力
アンプの出力電圧はさらに記載を省略されているサンプ
リングスイッチによってサンブリングされる。図４にお
いて、フォトダイオード１７の信号電荷は水平走査回路
１５によって制御される水平走査スイッチ１６を介して
水平信号線（ＨＳＬ）２１に読み出される。ＨＳＬ２１
は検出用トランジスタであるソース接地動作縦型接合ゲ
ートトランジスタ２０のゲート電極に接続され、更にリ
セットスイッチ１８によって基準電源ＶＤに接続され
る。縦型接合ゲートトランジスタ２０のソース抵抗１９
を介して基準電源ＶＤに接続され、そしてその出力接点
であるドレンは抵抗２２を介して第２基準電源ＶＳに接
続される。１実施例においてＶＤは＋１０Ｖであり、Ｖ
Ｓは０Ｖである。トランジスタ２０の出力接点は結合コ
ンデンサ３０の第１電極に接続され、その第２電極はソ
ースホロワトランジスタ２５のゲート電極に接続され、
更にクランプスイッチ２３を介して電源ＶＤに接続され
る。ソースホロワトランジスタ２５のソース電極は負荷
素子２６を介して第２基準電源ＶＳに接続される。ただ
しここでは、トランジスタ２０はＰ型チャンネル縦型接
合ゲートトランジスタであり、トランジスタ２５はＮ型
チャンネルＭＯＳトランジスタである。初段アンプは４
倍以上の電圧増幅率を持つ事が好ましい。図４のＣＤＳ
回路の動作が図５のクロック電圧図で説明される。期間
１にスイッチ１８が導通し、ＨＳＬ２１をリセットす
る。期間２にスイッチ２３が導通し、接点２４を一定電
圧にクランプする。期間３に水平走査スイッチ１６が導
通し、信号電子をＨＳＬ２１に出力する。期間４に記載
を省略されているサンプリングスイッチが出力電圧Ｖｏ
を選択する。なお本発明者によって発明された水平走査
コンデンサを上記の水平走査スイッチの代わりに使用す
るＭＯＳ転送エリアセンサにおいて、水平走査ノイズが
小さいので、サンプリングスイッチを省略でき、その結
果、期間４は省略できる。図６は図４のＣＤＳ回路の１
実施例断面図である。２×１０１５原子／ＣＣのＮ型基
板３５に上に、１０１６原子／ＣＣのＰ型ウエル領域３
３，３６が作られる。それらの表面に１０２０原子／Ｃ
ＣのＮ＋形領域３１，３７，５１，５２，５３，５４が
作られ、１０２０原子／ＣＣのＰ＋形領域３２，３４が
作られる。ソース接地縦型接合ゲートトランジスタ２０
のゲート電極であるＮ型領域３１はそのソース電極であ
るＰ型領域３２の周囲を囲んで配置される。ドレン電極
であるＰ型領域３４はＭＯＳ結合コンデンサ３０の第１
電極であるＮ型領域３７に接続され、その第２電極であ
るＭＯＳゲート電極３８はソースホロワＭＯＳトランジ
スタ２５のゲート電極５５とＭＯＳクランプスイッチ２
３の第１電極であるＮ型領域５３に接続される。従って
Ｎ型領域５１は出力信号電圧Ｖｏを発生するソース電極
であり、ソース負荷素子２６を介して第２基準電源ＶＳ
に接続される。ソースホロワトランジスタ２５のゲート
電極５５のＭＯＳ容量とＮ型領域５３の接合容量より結
合コンデンサ３０のＭＯＳ容量が大幅に大きければ、縦
型接合ゲートトランジスタ２０のドレン電極３４の出力
信号電圧は殆ど劣化せずにゲート電極５５に伝達され
る。そしてコンデンサ３０のＭＯＳゲート電極３８の下
には常に反転チャンネルが作られるので、その容量は一
定である。
タに縦型接合ゲートトランジスタを使用する事を開示す
る。縦型接合ゲートトランジスタは検出用トランジスタ
として使用されていたＭＯＳトランジスタに比べて低雑
音であり、そし電流駆動能力が大きい利点を持つ。また
本明細書は、ＣＣＤの出力信号電圧をソースホロワ動作
をする縦型接合ゲートトランジスタによって電流増幅を
する事が開示される。このようにすれば縦型接合ゲート
トランジスタは基板またはウエル領域をドレンとする事
ができるので、製造工程が簡単になる。そしてこの縦型
接合ゲートトランジスタの出力ソース電圧はチャンネル
の水平幅の制御によって自由にレベルシフトできるの
で、後の信号処理が簡単になる。従来のソースホロワＭ
ＯＳトランジスタにおいて、出力ソース電圧はＣＣＤの
リセット電圧ＶＲからＭＯＳトランジスタのしきい値電
圧ＶＴを減算した電圧値になるので、かなりの高電圧に
なり、更にレベルシフトする必要が有った。また本明細
書は、ＣＣＤをバルクチャンネル構造とし、そして縦型
接合ゲートトランジスタのゲートをバルクチャンネル製
造工程で作る事を開示する。このようにすれば製造工程
は非常に簡単になる。また本明細書は、縦型接合ゲート
トランジスタのゲート領域をＣＣＤの出力端に配置し、
そしてＣＣＤの信号電荷を上記の縦型接合ゲートトラン
ジスタのゲート領域に転送する事を開示する。このよう
にすればＦＤＡ（浮遊拡散増幅器）の出力接合ダイオー
ドが検出用トランジスタのゲートを兼ねるので、出力容
量が減少できる。そしてリセットノイズ（ＫＴＣノイ
ズ）を低減できる。また本明細書は、縦型接合ゲートト
ランジスタのゲート領域を低濃度に作り、そして上記ゲ
ート領域をリセット手段の一端に接続し、上記のリセッ
ト手段によって上記のゲート領域を空乏化する事を開示
する。このようにすれば、ＣＣＤ電荷検出用回路のリセ
ットノイズは除去できる。好ましい１実施例において、
縦型接合ゲートトランジスタのゲート領域はＣＣＤのバ
ルクチャンネル領域を延長して作られる。上記のリセッ
ト手段は一般にＭＯＳリセットトランジスタである電位
障壁でもよい。上記の電位障壁を使用する時に、上記の
ゲート領域はゲート領域に容量を介してクロック電圧を
印加する事によって、またはリセット手段のドレン領域
にクロック電圧を印加する事によって実施される。勿
論、上記ゲート領域空乏化の意味は、縦型接合ゲートト
ランジスタのゲート領域の信号電荷をより深い電位を持
つリセット手段のチャンネル領域を通過して完全転送す
る事であり、上記のゲート領域に少量の非転送電荷が残
留する事は可能である。また本明細書は、ＭＯＳ固体撮
像素子のブルーミング防止用ウエル領域と同じ製造工程
で縦型接合ゲートトランジスタのドレン領域を作る事を
特徴とする。一般にＭＯＳ固体撮像素子はブルーミング
防止用Ｐ型ウエル領域を備えるので、このようにすれば
製造工程は簡単にできる。 発明を実施するための最良の形態 図１は本発明の１実施例断面図である。２×１０１５原
子／ＣＣのＰ型基板１上に１０１６原子／ＣＣのＮ型バ
ルクチャンネル領域２が作られ、その上に絶縁膜１２が
介してＣＣＤの転送電極１３，１４が作られる。そして
バルクチャンネル領域２を延長して縦型接合ゲートトラ
ンジスタのＮ型ゲート領域３が作られる。Ｎ型ゲート領
域３は開口されて縦型接合ゲートトランジスタのＰ型チ
ャンネル領域５が作られる。そしてその上に１０２０原
子／ＣＣのＰ型領域４が縦型接合ゲートトランジスタの
ソース領域としてドープされる。Ｐ型基板１は縦型接合
ゲートトランジスタのドレン領域となる。ゲート領域３
はリセットスイッチのＭＯＳゲート電極６の下のバルク
チャンネル領域６Ｂを介して１０２０原子／ＣＣのＮ型
ドレン領域（リセットスイッチ用）７に接続される。Ｐ
型ソース領域４は負荷素子９を介して正方向により大き
い電源ＶＤに接続される。Ｎ型ドレン領域７も電源ＶＤ
に接続される。その結果、この縦型接合ゲートトランジ
スタはソースホロワ動作をする。１実施例において、領
域２は１ミクロンの厚さを持ち、領域４，７は０．５ミ
クロンの厚さを持つ。１実施例において、電源電圧ＶＤ
は １２Ｖである。ただし、Ｐ型ソース領域４とＮ型ゲ
ート領域３が順バイアスしないように、負荷素子９の電
圧降下は十分に大きい必要がある。ＣＣＤの転送電極１
３，１４によって信号電子はＮ型ゲート領域３に転送さ
れ、Ｎ型ゲート領域３の電位変化はＰ型ソース領域の電
圧変化に変換される。そしてリセット転送ゲート電極６
によってリセットスイッチのチャンネル６Ｂが深い電位
（たとえば＋１０Ｖ）になる時に、Ｎ型ゲート領域３の
信号電子はＮ型ドレン領域７に転送され、ゲート領域３
は空乏化される。この時に、ゲート領域３はリセットス
イッチのチャンネル６Ｂのチャンネルとドレンよりも浅
い電位（負方向に大きい電位）を持つ必要がある。１実
施例において、Ｐ型基板１は０Ｖの基準電源に接続され
る。図２は図１のチャンネル電圧図であり、リセットス
イッチのゲート電極６とＣＣＤの転送電極１３，１４の
動作は普通のＦＤＡを備えるＣＣＤと同じである。図３
は図１の１実施例平面図である。図４は図１の縦型接合
ゲートトランジスタをＦＤＡの増幅トランジスタとして
採用し、かつ、ＭＯＳリニア固体撮像素子と同じチップ
上に集積されたＣＤＳ回路を表す。２０は図１に示す縦
型接合ゲートトランジスタ、１９はソース抵抗、２２は
ドレインであり、１９、２０、２２はソース接地初段電
圧増幅回路（初段アンプ）を構成する。この初段アンプ
の出力電圧を結合コンデンサ３０の第１電極に入力し、
結合コンデンサ３０の第２電極２４と基準電源ＶＤをＭ
ＯＳトランジスタからなるクランプスイッチ２３で接続
し、そして結合コンデンサ３０の第２電極２４を、高い
入力抵抗を持つ電流増幅用のソースホロワ出力アンプの
ゲートに接続する。この出力アンプはＭＯＳトランジス
タ２５とその負荷素子２６とからなる。したがって、図
４の回路はＣＤＳ回路を構成する。なお、従来では出力
アンプの出力電圧はさらに記載を省略されているサンプ
リングスイッチによってサンブリングされる。図４にお
いて、フォトダイオード１７の信号電荷は水平走査回路
１５によって制御される水平走査スイッチ１６を介して
水平信号線（ＨＳＬ）２１に読み出される。ＨＳＬ２１
は検出用トランジスタであるソース接地動作縦型接合ゲ
ートトランジスタ２０のゲート電極に接続され、更にリ
セットスイッチ１８によって基準電源ＶＤに接続され
る。縦型接合ゲートトランジスタ２０のソース抵抗１９
を介して基準電源ＶＤに接続され、そしてその出力接点
であるドレンは抵抗２２を介して第２基準電源ＶＳに接
続される。１実施例においてＶＤは＋１０Ｖであり、Ｖ
Ｓは０Ｖである。トランジスタ２０の出力接点は結合コ
ンデンサ３０の第１電極に接続され、その第２電極はソ
ースホロワトランジスタ２５のゲート電極に接続され、
更にクランプスイッチ２３を介して電源ＶＤに接続され
る。ソースホロワトランジスタ２５のソース電極は負荷
素子２６を介して第２基準電源ＶＳに接続される。ただ
しここでは、トランジスタ２０はＰ型チャンネル縦型接
合ゲートトランジスタであり、トランジスタ２５はＮ型
チャンネルＭＯＳトランジスタである。初段アンプは４
倍以上の電圧増幅率を持つ事が好ましい。図４のＣＤＳ
回路の動作が図５のクロック電圧図で説明される。期間
１にスイッチ１８が導通し、ＨＳＬ２１をリセットす
る。期間２にスイッチ２３が導通し、接点２４を一定電
圧にクランプする。期間３に水平走査スイッチ１６が導
通し、信号電子をＨＳＬ２１に出力する。期間４に記載
を省略されているサンプリングスイッチが出力電圧Ｖｏ
を選択する。なお本発明者によって発明された水平走査
コンデンサを上記の水平走査スイッチの代わりに使用す
るＭＯＳ転送エリアセンサにおいて、水平走査ノイズが
小さいので、サンプリングスイッチを省略でき、その結
果、期間４は省略できる。図６は図４のＣＤＳ回路の１
実施例断面図である。２×１０１５原子／ＣＣのＮ型基
板３５に上に、１０１６原子／ＣＣのＰ型ウエル領域３
３，３６が作られる。それらの表面に１０２０原子／Ｃ
ＣのＮ＋形領域３１，３７，５１，５２，５３，５４が
作られ、１０２０原子／ＣＣのＰ＋形領域３２，３４が
作られる。ソース接地縦型接合ゲートトランジスタ２０
のゲート電極であるＮ型領域３１はそのソース電極であ
るＰ型領域３２の周囲を囲んで配置される。ドレン電極
であるＰ型領域３４はＭＯＳ結合コンデンサ３０の第１
電極であるＮ型領域３７に接続され、その第２電極であ
るＭＯＳゲート電極３８はソースホロワＭＯＳトランジ
スタ２５のゲート電極５５とＭＯＳクランプスイッチ２
３の第１電極であるＮ型領域５３に接続される。従って
Ｎ型領域５１は出力信号電圧Ｖｏを発生するソース電極
であり、ソース負荷素子２６を介して第２基準電源ＶＳ
に接続される。ソースホロワトランジスタ２５のゲート
電極５５のＭＯＳ容量とＮ型領域５３の接合容量より結
合コンデンサ３０のＭＯＳ容量が大幅に大きければ、縦
型接合ゲートトランジスタ２０のドレン電極３４の出力
信号電圧は殆ど劣化せずにゲート電極５５に伝達され
る。そしてコンデンサ３０のＭＯＳゲート電極３８の下
には常に反転チャンネルが作られるので、その容量は一
定である。
【図面の簡単な説明】
【図１】本発明の電荷検出回路の１実施例断面図であ
る。
る。
【図２】図２は図１のチャンネル電位図である。
【図３】本発明の電荷検出回路の１実施例断面図であ
る。
る。
【図４】本発明のＣＤＳ回路を備えるＭＯＳリニア固体
撮像素子の１実施例等価回路である。
撮像素子の１実施例等価回路である。
【図５】図４のクロック電圧図である。
【図６】図４の１実施例断面図である。
１ 縦型接合ゲートトランジスタのドレン領域 ２ ＣＣＤのバルクチャンネル領域 ３ 縦型接合ゲートトランジスタのゲート領域兼ＣＣＤ
の出力容量領域 ４ 縦型接合ゲートトランジスタのソース領域 ６ リセットスイッチのゲート電極
の出力容量領域 ４ 縦型接合ゲートトランジスタのソース領域 ６ リセットスイッチのゲート電極
Claims (3)
- 【請求項１】ＣＣＤの端部に形成され、前記ＣＣＤの信
号電荷を受け取る第１導電型の出力容量領域と、前記出
力容量領域をリセットするリセットスイッチと、前記出
力容量領域にゲート領域が接続される検出用トランジス
タとを備える電荷検出回路において、 前記検出用トランジスタは縦型接合ゲートトランジスタ
からなり、前記出力容量領域は前記検出用トランジスタ
のゲート領域を兼ねることを特徴とする電荷検出回路。 - 【請求項２】前記ＣＣＤは第１導電型のバルクチャンネ
ル領域を備え、前記縦型接合ゲートトランジスタの前記
ゲート領域は前記バルクチャンネル領域と同工程で形成
される請求項１記載の電荷検出回路。 - 【請求項３】前記縦型接合ゲートトランジスタは、前記
リセットスイッチのリセットにより空乏化される前記ゲ
ート領域を有する請求項１記載の電荷検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4294709A JPH05243282A (ja) | 1992-09-21 | 1992-09-21 | 電荷検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4294709A JPH05243282A (ja) | 1992-09-21 | 1992-09-21 | 電荷検出回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59168434A Division JPS6146680A (ja) | 1984-08-10 | 1984-08-10 | 電荷検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243282A true JPH05243282A (ja) | 1993-09-21 |
Family
ID=17811297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4294709A Pending JPH05243282A (ja) | 1992-09-21 | 1992-09-21 | 電荷検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243282A (ja) |
-
1992
- 1992-09-21 JP JP4294709A patent/JPH05243282A/ja active Pending
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