WO2006038324A1 - 半導体センシング用電界効果型トランジスタ、半導体センシングデバイス、半導体センサチップ及び半導体センシング装置 - Google Patents

半導体センシング用電界効果型トランジスタ、半導体センシングデバイス、半導体センサチップ及び半導体センシング装置 Download PDF

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terminal wiring
effect transistor
drain electrode
field effect
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Daisuke Niwa
Ichiro Koiwa
Tetsuya Osaka
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Waseda University
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N27/00—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means
    • G01N27/26—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means by investigating electrochemical variables; by using electrolysis or electrophoresis
    • G01N27/403—Cells and electrode assemblies
    • G01N27/414—Ion-sensitive or chemical field-effect transistors, i.e. ISFETS or CHEMFETS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/82—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by variation of the magnetic field applied to the device

Definitions

  • the present invention relates to a field effect transistor used for semiconductor sensing that can be suitably used for ion sensing and nanosensing, and particularly to a field effect transistor used for semiconductor sensing that is effective for biomicrosystems and microchemical analysis systems.
  • the present invention relates to a transistor and a semiconductor sensing device using the transistor.
  • the present invention can be suitably used for ion sensing and biosensing, and is a semiconductor sensor chip that is effective for biomicrosystems and microchemical analysis systems. In particular, it is sufficiently waterproof for liquid analysis.
  • the present invention relates to a semiconductor sensor chip and a semiconductor sensing device that are highly practical and liquid-proof.
  • Ion sensing systems and biosensing systems are applied to a wide range of fields such as food production management and environmental measurement.
  • Ion's biosensing there is an increasing demand for sensing at the ion and molecular level, such as single molecule recognition and single base recognition, and systems and devices that can sense it are needed.
  • system and device fine integration and on-chip integration are required.
  • a typical example of an ion sensing device is an ion sensitive field effect transistor (ISFET) having a silicon nitride film Z silicon oxide film Z silicon structure.
  • ISFET ion sensitive field effect transistor
  • the reference electrode a separate glass electrode is used, and on-chip and miniaturization are not attempted.
  • the silicon nitride film which is an ion-sensitive film, has a thickness of 100-200 nm (nanometers) and is used.
  • the conventional technology has a difficulty in satisfying the demands of on-chip, miniaturization, and integration! It is essential to extract the maximum effect in detection of single molecule ions. It is thought that a fundamental improvement will be necessary. Furthermore, in ion sensing systems and biosensing systems, for example, a semiconductor device that assumes measurement in a solution that can be measured by immersing the sensor in the solution and maintaining the detection unit in contact with the solution for a long time. Is particularly necessary.
  • Patent Document 1 [KOO! /, Gate using silicon substrate (P—Si (100) (8—12 ⁇ cm))
  • P—Si (100) 8—12 ⁇ cm
  • This field effect transistor has a silicon oxide film formed as a gate insulating layer as shown in FIG. 19C.
  • a silicon substrate 500 that has been pre-cleaned with a 1% HF aqueous solution for about 30 seconds is dry-oxidized at a temperature of 1000 ° C. to obtain a thickness on the surface of the silicon substrate 500.
  • lOOnm SiO film feel
  • etching is performed with a 1% HF aqueous solution (FIG. 17C), and the resist pattern 502 is peeled to form a channel / gate portion 501a (FIG. 17D).
  • the aluminum film is formed into a predetermined aluminum film pattern 503 that functions as a mask for ion implantation described later It is formed by the photoresist method (Fig. 18 (A)), and this aluminum film pattern 503 is used as a mask for ion implantation (P- dope 40kV 1. OX 10 15 ionZcm 2 ) to a predetermined portion of the upper layer of the silicon substrate 500. Channels 504 and 504 are formed, and the aluminum film pattern 503 is peeled off (soaked in 50% phosphoric acid at 80 ° C. for 5 minutes).
  • Resist is coated on top and patterned with UV (exposure, development).
  • a resist pattern 5005 is formed to cover the portions other than the portion positioned above the N channel 504, 504 of the 01 (FIG. 18C), and the SiO film 501 on the N channel 504, 504 is etched using the resist pattern 505 as a mask. (1% HF aqueous solution) and remove resist pattern 505
  • contact openings 504a and 504a are formed (FIG. 18D).
  • the shape formed the metal electrode layer 506 by evaporation (EB evaporation ultimate vacuum 2. 0 X 10- 8 Torr).
  • a Ti film thickness of 20nm Degree of vacuum during deposition 4. 0 X 10- 8 current 70mA deposition rate 0. 13nmZsec
  • a Pt film thickness of 120nm deposition vacuum 8. 0 X 10-
  • the electrode metal layer 506 is formed by depositing 8 Tor r current value 220mA (deposition rate 0.067nmZsec) (Fig. 19 (A)), and annealed (800 ° C lOmin) in a nitrogen atmosphere. TiSi is generated at the junction between the Ti film of layer 506 and the N-channels 504 and 504, and contacts are formed.
  • a protective oxide film 507 (thickness 200 nm) is formed on the electrode metal layer 506 by plasma CVD (PECVD: 200 W 400 ° C 0.39 Torr tetraethoxysilane (TEOS) 6 sccm O
  • a field effect transistor as described above is manufactured.
  • the gate insulating layer is modified with an organic monomolecular film or the like, but the sensor of the type shown in FIG.
  • transistor characteristics may be impaired by the ingress of moisture or ions. In other words, it is not suitable for measuring for a long time in a state where the detection unit is in contact with the liquid.
  • the measuring instrument part that measures the electrical signal detected by the sensor part is maintained in contact with the liquid for a long time.
  • a semiconductor device that assumes measurement in a solution that can be measured is particularly necessary.
  • connection part In order to enable easy separation of the sensor portion and the measuring instrument portion, in such a semiconductor sensing device that is required to be water-proof and liquid-proof, the sensor portion and the measuring instrument portion are separated from each other.
  • the waterproof and liquid-proof properties of the connection part are also important. If the sensor part and measuring instrument part force are simply removed and the sensor part is replaced with a single use so-called disposal, the connection part force will also damage the device if moisture enters. A strong seal is required to connect, but a semiconductor sensor that is particularly susceptible to damage by external force requires a reliable sealing method that matches its strength.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2004-4007
  • Non-patent literature l Daisuke Niwa and 2 others, Jpn. J. Appl. Phys., Vol. 43, No. 1A / B, 2004, pp. L105-107
  • the present invention has been made in view of the above circumstances, and has an electric field for semiconductor sensing that is particularly suitable for measurement in liquids, in which deterioration of transistor characteristics due to intrusion of moisture and ions from the gate insulating layer is prevented.
  • the first object is to provide an effect transistor and a semiconductor sensing device using the same.
  • a second object is to provide a semiconductor sensor chip and a semiconductor sensing device that enable a proposal and have sufficient waterproofness and liquidproofness for liquid analysis and excellent practicality.
  • a structure in which silicon oxide is present on a semiconductor and an organic monomolecular film that directly forms a detection portion on silicon oxide are formed.
  • the semiconductor and silicon oxide are in contact, and the silicon oxide and the organic monolayer are in contact with each other. It is effective to be a device.
  • the present invention provides, as a first invention for achieving the first object, a field effect transistor for semiconductor sensing in which a gate insulating layer is formed on silicon, and directly on the gate insulating layer.
  • a field effect transistor for a semiconductor sensing device used by forming an organic monomolecular film as a simple detection portion, wherein the gate insulating layer is interposed on a first silicon oxide layer via a silicon nitride layer.
  • a field effect transistor for semiconductor sensing wherein the second silicon oxide layer is stacked, and an organic layer is formed on the gate insulating layer of the field effect transistor for semiconductor sensing.
  • a semiconductor sensing device having an organic monomolecular film Z gate insulating layer Z semiconductor structure formed by forming a monomolecular film as a direct detection part.
  • the gate insulating layer is formed by stacking the second silicon oxide layer on the first silicon oxide layer via the silicon nitride layer.
  • Structure in other words, silicon oxide Z silicon nitride Z silicon oxide multilayer structure, so that moisture and ions penetrate into the transistor part that penetrates through the gate insulating layer by the silicon nitride layer
  • the gate insulating layer is also a silicon oxide on both the silicon side and the organic monolayer, and the compatibility with the organic monolayer is maintained. It is possible to obtain a semiconductor sensing device having a sensing function equivalent to that of a film gate insulating layer.
  • the present invention provides a field effect transistor chip in which a gate insulating layer, a source electrode, and a drain electrode are integrated on a silicon substrate as a second invention that achieves the second object.
  • a semiconductor sensor chip comprising: a source electrode terminal wiring connected to the source electrode; and a drain electrode terminal wiring connected to the drain electrode, wherein the field effect transistor chip, the source electrode terminal wiring, The drain electrode terminal wiring is connected to the gate insulating layer of the field effect transistor chip and the source electrode of the source electrode terminal wiring, and is connected to the end and the drain electrode of the drain electrode terminal wiring! It is sealed with a sealing material so that no end portion is exposed, or with a base material and a sealing material on which the field effect transistor chip, the source electrode terminal wiring, and the drain electrode terminal wiring are installed.
  • the semiconductor sensor chip and the semiconductor sensor chip can be attached to and detached from each exposed portion of the source electrode terminal wiring and the drain electrode terminal wiring directly or through an anisotropic conductive rubber.
  • a semiconductor sensing device comprising: an electrical signal input / output terminal connected to the device; and a measuring instrument for connecting the semiconductor sensor chip and measuring an electrical signal detected by the field effect transistor chip. Providing equipment.
  • the semiconductor sensor chip of the present invention does not have a part that functions as a measuring instrument, but is a field effect transistor chip that is an essential configuration as a sensor part, as well as source electrode terminal wiring and drain electrode terminal wiring. Is provided as a basic configuration. Therefore, this semiconductor sensor chip allows a more practical disposal of the sensor portion. Also
  • a field effect transistor chip that is a minute precision component, or a fine source electrode terminal wiring and drain electrode terminal wiring connected to the chip by a sealing material, or a field effect transistor chip, source electrode terminal wiring and drain
  • the semiconductor sensor chip has sufficient strength necessary for its handling.
  • the semiconductor sensor chip of the present invention is detected by the semiconductor sensor chip, the gate insulating layer of the field effect transistor chip, which is essential to be exposed to the outside due to its function, and the semiconductor sensor chip.
  • the ends of the source electrode terminal wiring and drain electrode terminal wiring that form a conduction path to the measuring device for electrical signals are exposed to the outside, and the ends of the source electrode terminal wiring and drain electrode terminal wiring are connected to the electrical signal input / output.
  • a semiconductor sensing device having a sensor portion and a measuring instrument portion is formed, and an organic monomolecular film is formed as a direct detection portion on the gate insulating layer of the field effect transistor chip, and the detection portion is covered. Semiconductor sensing is possible by contacting with the test solution.
  • the conductivity of the anisotropic conductive rubber Conductivity can be ensured, and the elasticity of anisotropic conductive rubber provides high adhesion and weakness against external force, and a buffering action against pressing force to adhere the semiconductor sensor chip. Conductivity with the measuring instrument can be secured.
  • a field effect transistor chip in which a gate insulating layer, a source electrode, and a drain electrode are integrated on a silicon substrate is formed on a substrate.
  • An electrical signal input / output terminal that is detachably connected to the semiconductor sensor chip, and a measuring instrument that connects the semiconductor sensor chip and measures an electrical signal detected by the field-effect transistor chip.
  • a semiconductor sensing device is provided.
  • a field effect transistor in which a gate insulating layer, a source electrode, and a drain electrode are integrated on a silicon substrate.
  • a chip is embedded in a recessed portion formed on the base, and the source electrode terminal wiring pattern connected to the source electrode via the one lead wire on the base, and the drain electrode and A semiconductor sensor chip formed with a drain electrode terminal wiring pattern connected via another thin lead wire, the field effect transistor chip, the source electrode terminal wiring pattern, the drain electrode terminal wiring pattern, and the one and Other lead thin wire force Sealed between the upper surface of the substrate and the sealing material layer so that the gate insulating layer of the field effect transistor chip is exposed, and penetrates in the thickness direction of the substrate.
  • the semiconductor cell Nsachippu characterized in that the extension wiring of the drain electrode terminal wiring pattern ends are exposed at the substrate lower surface are arranged, and
  • the semiconductor sensor chip and the semiconductor sensor chip are directly or different from the exposed portions of the extended wiring of the source electrode terminal wiring pattern and the extended wiring of the drain electrode terminal wiring pattern.
  • An electrical signal input / output terminal that is detachably connected via a conductive rubber; and a measuring instrument that connects the semiconductor sensor chip and measures an electrical signal detected by the field effect transistor chip.
  • a semiconductor sensing device is provided.
  • the field effect transistor chip, the source electrode terminal wiring, and the drain electrode terminal wiring are fixed and sealed on the base, and higher strength can be obtained. it can.
  • the sealing material since the field effect drain transistor chip is embedded in the recessed portion formed on the base, and the source electrode terminal wiring and the drain electrode terminal wiring are formed on the base as wiring patterns, the sealing material Therefore, in such a semiconductor sensor chip, sealing with a sealing material is applied by applying a UV curable resin composition, for example, by screen printing or the like.
  • the method of curing the curable rosin composition is particularly suitable because it can be employed.
  • the senor portion and the measuring instrument portion can be easily separated, and the sensor portion can be presented.
  • FIG. 1 is a cross-sectional view showing an electrolytic effect transistor for semiconductor sensing and a semiconductor sensing device according to an example (first aspect) of the present invention (first invention).
  • FIG. 2 is a cross-sectional view for explaining a process (element isolation process) for manufacturing a semiconductor sensing field effect transistor according to an example (second aspect) of the present invention (first invention).
  • FIG. 3 is a cross-sectional view for explaining a process (element isolation process) for manufacturing a semiconductor sensing field effect transistor according to an example (second aspect) of the present invention (first invention).
  • FIG. 4 Explains the process of manufacturing a field effect transistor for semiconductor sensing according to an example (second aspect) of the present invention (first invention) (element formation process and gate formation and extension formation process).
  • FIG. 5 A process for producing an electrolytic effect transistor for semiconductor sensing according to an example (second aspect) of the present invention (first invention) (gate formation and extension formation process, side wall formation and source Z drain) It is sectional drawing for demonstrating a formation process.
  • FIG. 6 is a cross-sectional view for explaining a process (side wall formation and source Z drain formation process) for producing a semiconductor sensing field effect transistor according to an example (second aspect) of the present invention (first invention)
  • FIG. 6 is a cross-sectional view for explaining a process (side wall formation and source Z drain formation process) for producing a semiconductor sensing field effect transistor according to an example (second aspect) of the present invention (first invention)
  • FIG. 6 is a cross-sectional view for explaining a process (side wall formation and source Z drain formation process) for producing a semiconductor sensing field effect transistor according to an example (second aspect) of the present invention (first invention)
  • FIG. 6 is a cross-sectional view for explaining a process (side wall formation and source Z drain formation process) for producing a semiconductor sensing field effect transistor according to an example (second aspect) of the present invention (first invention)
  • FIG. 6 is a cross-sectional view for explaining a process (side wall formation and source Z drain formation process) for producing a semiconductor sensing
  • FIG. 7 is a cross-sectional view for explaining a process (M0 wiring (W plug) formation process) for manufacturing a field effect transistor for semiconductor sensing according to an example (second aspect) of the present invention (first invention).
  • M0 wiring (W plug) formation process for manufacturing a field effect transistor for semiconductor sensing according to an example (second aspect) of the present invention (first invention).
  • FIG. 5 is a cross-sectional view for explaining a process for manufacturing a type transistor (MO wiring (W plug) formation process).
  • FIG. 10 is a cross-sectional view for explaining a process (Ml wiring forming process) for manufacturing a semiconductor sensing field effect transistor according to an example (second aspect) of the present invention (first invention).
  • FIG. 11 is a cross-sectional view for explaining a process (Ml wiring forming process) for manufacturing a semiconductor sensing field effect transistor according to an example (second aspect) of the present invention (first invention).
  • FIG. 12 is a view for explaining an electro-effect transistor for semiconductor sensing according to an example (second aspect) of the present invention (first invention) and a process for manufacturing the same (passivation film formation and gate formation process). It is sectional drawing.
  • FIG. 13 illustrates a process for manufacturing a field effect transistor for semiconductor sensing according to an example (third aspect) of the present invention (first invention) (silicidation process power is also M0 wiring (W plug) formation process).
  • first invention siliconcidation process power is also M0 wiring (W plug) formation process.
  • FIG. 14 is a cross-sectional view for explaining a process (M0 wiring (W plug) formation process) for manufacturing an electrolytic transistor for semiconductor sensing according to an example (third aspect) of the present invention (first invention).
  • FIG. 14 is a cross-sectional view for explaining a process (M0 wiring (W plug) formation process) for manufacturing an electrolytic transistor for semiconductor sensing according to an example (third aspect) of the present invention (first invention).
  • FIG. 15 is a diagram for explaining an electrolytic effect transistor for semiconductor sensing according to an example (third aspect) of the present invention (first invention) and a process for manufacturing the same (M0 wiring (W plug) forming process).
  • FIG. 15 is a diagram for explaining an electrolytic effect transistor for semiconductor sensing according to an example (third aspect) of the present invention (first invention) and a process for manufacturing the same (M0 wiring (W plug) forming process).
  • FIG. 16 is an explanatory view showing a state in which a plurality of field effect transistors for semiconductor sensing of the present invention (first invention) are provided on a substrate.
  • FIG. 17 is a cross-sectional view for explaining a process for manufacturing a conventional field effect transistor for semiconductor sensing.
  • FIG. 18 is a cross-sectional view for explaining a process of manufacturing a conventional field effect transistor for semiconductor sensing.
  • FIG. 20 A diagram showing a field effect transistor and a semiconductor sensing device including the same, (A) is a cross-sectional view showing a field effect transistor, and (B) is a configuration of a semiconductor sensing device using the field effect transistor.
  • FIG. 20 A diagram showing a field effect transistor and a semiconductor sensing device including the same, (A) is a cross-sectional view showing a field effect transistor, and (B) is a configuration of a semiconductor sensing device using the field effect transistor.
  • FIG. 21 is a view showing one embodiment of the first aspect of the semiconductor sensor chip of the present invention (second invention), (A) is a plan view, (B) is a side view, and (C) is a sealing view.
  • FIG. 3 is a plan view showing a state before sealing with a material layer (a state in which a sealing material layer is removed).
  • FIG. 22 is a cross-sectional view of the semiconductor sensor chip of FIG. 21, and (A), (B), and (C) are cross-sectional views taken along the lines A—A, B—B, and CC of FIG. 21, respectively. is there.
  • FIG. 23 is a cross-sectional view of the semiconductor sensor chip of FIG. 21, where (A), (B), and (C) are cross-sections along the D—D, E—E, and F—F lines of FIG. 21, respectively.
  • FIG. 23 is a cross-sectional view of the semiconductor sensor chip of FIG. 21, where (A), (B), and (C) are cross-sections along the D—D, E—E, and F—F lines of FIG. 21, respectively.
  • FIG. 24 is a view showing a field effect transistor chip of the semiconductor sensor chip of FIG. 21 (A) is a plan view, (B) is a side view, and (C) is a cross-sectional view taken along line XX of (A). It is.
  • FIG. 25 is a plan view showing one embodiment of the second aspect of the semiconductor sensor chip of the present invention (second invention).
  • FIG. 26 is an enlarged view of the semiconductor sensor chip of FIG. 25, (A) is an enlarged plan view of the Y portion of FIG. 25, and (B) is before sealing with the sealing material layer of (C) (sealing FIG. 2 is a plan view showing a state in which the stopper layer is removed!
  • FIG. 26 is a diagram showing a state where the semiconductor sensor chip of FIG. 25 and the measurement device are connected to each other, (A) is a cross-sectional view taken along line Z—Z of FIG. 25, and (B) is (A) FIG. 4C is an enlarged cross-sectional view of the field effect transistor chip of FIG. 1, and FIG. 4C is a cross-sectional view showing a state where the semiconductor sensor chip of FIG.
  • FIG. 28 A drawing showing another embodiment of the second aspect of the semiconductor sensor chip of the present invention (second invention), (A) is a plan view, and (B) is a Z-Z line of (A).
  • FIG. 28 A drawing showing another embodiment of the second aspect of the semiconductor sensor chip of the present invention (second invention), (A) is a plan view, and (B) is a Z-Z line of (A).
  • FIG. 29 is a view showing a semiconductor sensor chip (catheter-type semiconductor sensor chip) according to another embodiment of the present invention (second invention), (A) is a plan view, and (B) is a W of (A). — Cross-sectional view along line W, (C) is a cross-sectional view showing a field effect transistor chip.
  • Silicon nitride film (silicon nitride layer)
  • the field effect transistor for semiconductor sensing is a field effect transistor in which a gate insulating layer is formed on a silicon, and a direct detection unit is formed on the gate insulating layer.
  • the gate insulating layer is formed on a second silicon oxide layer via a silicon nitride layer on the first silicon oxide layer.
  • this laminated structure has another layer having a thickness that does not hinder the function as a gate insulating layer between the above-described layers constituting the laminated structure, for example, ethyne in the processing of each layer.
  • Such a field effect transistor is suitably used for semiconductor ion sensing and biosensing devices.
  • An organic silane monomolecular film or the like is formed on a gate insulating layer formed on silicon.
  • a monomolecular film can be formed as a direct detection part and used as a sensing device. That is, it has an organic monomolecular film Z gate insulating layer Z semiconductor structure in which an organic monomolecular film is formed as a direct detection part on the gate insulating layer of such a field effect transistor for semiconductor sensing.
  • a semiconductor sensing device can be configured.
  • FIG. 1 (A) shows an example (first embodiment) of a field effect transistor for semiconductor sensing according to the first invention of the present invention
  • FIG. 1 (B) shows the use of this on the gate insulating layer.
  • 1 is a silicon substrate
  • 2 is a gate insulating layer
  • 3 is an organic monolayer
  • 4 is a gate electrode
  • 5 is a source electrode
  • 6 is a drain electrode
  • 7 is a channel region.
  • the gate insulating layer 2 is formed on the first silicon oxide layer 2a via the silicon nitride layer 2b as shown in FIG. 1 (C). Silicon oxide layer formed by laminating the second silicon oxide layer 2c
  • Z silicon nitride layer It has a laminated structure of Z silicon oxide layer. That is, in this case, the first silicon oxide layer 2a is in contact with the silicon substrate 1, and the second silicon oxide layer 2c is externally provided as a surface on which the organic monomolecular film forming the detection portion is formed. A silicon nitride layer 2b is formed between the first silicon oxide layer 2a and the second silicon oxide layer 2c so as to block the mass transfer of moisture and ions. Is formed.
  • an organic monomolecular film is locally formed on the gate insulating layer at a position in contact with the liquid surface, and this is directly formed. It is possible to construct a device as a detection unit, and as a basic principle, a semiconductor sensing device that detects a change in surface potential associated with ion adsorption on the surface, such as bioreaction, as an electrical signal.
  • the organic monolayer can be modified with DNA, enzyme, immunity, or the like.
  • reporter molecule can be used as necessary.
  • the organic monomolecular film is preferably an organic silane monomolecular film, and can be formed by patterning by a desired notching technique.
  • the organosilane monomolecular film is formed on the gate insulating layer by a gas phase chemical reaction or a liquid phase reaction using an organosilane molecule. A hooked film is formed.
  • a reactive functional group particularly an amino functional group
  • the introduction of reactive functional groups such as an amino functional group and a carboxyl functional group uses alkoxysilane having such a functional group and can be replaced with such a functional group.
  • a monomolecular film can be formed using an alkoxysilane having an amino-derived group such as Br CN, and then introduced by replacing these amino-derived groups with amino groups.
  • alkoxysilane trialkoxysilane is preferable from the viewpoint of adhesion and the like, and the alkoxy group is preferably an alkoxy group having 1 to 14 carbon atoms, particularly a methoxy group or an ethoxy group.
  • alkoxysilane examples include NH (CH) Si (OC H).
  • FIG. 12B shows an example of a field effect transistor for semiconductor sensing, and this field effect transistor for semiconductor sensing can be manufactured by the following method.
  • P-type silicon substrate 100 can be used as the substrate.
  • the silicon substrate 100 is placed in a diffusion furnace and heated in an oxygen or water vapor atmosphere to form a silicon oxide film (thermal oxide film) 101 on the surface of the silicon substrate 100 (FIG. 2 ( A))
  • silane and argon gas are introduced by CVD to form a silicon nitride (Si N) film.
  • a resist film is formed on the silicon nitride film 102, and the resist is patterned by a lithography method to form a resist pattern 103 at a predetermined portion (FIG. 2 (C)).
  • a region where the resist pattern 103 is stacked is an element region, and a region where the resist pattern 103 is stacked is a device isolation region.
  • the silicon nitride film 102 and the silicon oxide film (thermal oxide film) 101 are patterned by etching using the resist pattern 103 as a mask, and the upper portion of the silicon substrate 100 is also formed.
  • a depressed portion (shallow groove) 100a is formed so that a portion other than the portion masked by the resist pattern 103 is etched (FIG. 2D).
  • the side surface of the depression (shallow groove) 100a is preferably a tapered surface with an inclination of about 80 degrees.
  • the resist pattern 103 is peeled off, and a silicon oxide film (inner wall oxide film) 101a is formed on the exposed surface (side surface and bottom surface) of the depressed portion 100a by thermal acid (see FIG. 3 (A)).
  • a silicon oxide film (thermal oxide film) 101 that has been removed by the above-described etching and becomes a silicon oxide film continuous with the silicon oxide film 101 is obtained.
  • a silicon oxide film 104 is formed on the entire surface of the substrate by introducing silane and argon gas by CVD (FIG. 3B), and then the silicon oxide film 104 is formed.
  • the upper part of the silicon nitride film 102 is polished and removed by CMP (Chemica 1 Mechanical Polishing) method (FIG. 3C), and the exposed silicon nitride film 102 is further removed together with the silicon oxide film 101 underneath. It is removed by etching ( Figure 3 (D)). This etching is preferably wet etching from the viewpoint of selectivity.
  • a silicon oxide film (sacrificial oxide film) 105 is formed on the exposed silicon substrate 100 surface (FIG. 4A). This is an oxide film to prevent metal contamination and surface damage during ion implantation. In this way, element isolation is completed and STI (Shallow Trench Isolation) is formed.
  • the silicon oxide film (sacrificial oxide film) 105 is laminated on the silicon oxide film (sacrificial oxide film) 105 by a normal method or RTP (Rapid Thermal Processing) method, and the silicon oxide film (sacrificial oxide film) 105 is continuously formed. Then, a silicon oxide film 106 to be the first silicon oxide layer is formed (FIG. 4B). In this case, in order to achieve a thin film of the silicon oxide film 106, it is preferable to employ the RTP method. The adoption of this method is important for the formation of micro devices that are even smaller than the 100-130 nm node.
  • an A1 film 107 functioning as a cell alignment mask is formed by CVD on the entire surface of the substrate (FIG. 4C), and a gate of a desired size is formed on the A1 film 107.
  • a resist pattern 108 to be formed is formed by a photolithography method (FIG. 5A), and the A1 film 107, silicon oxide film 106, and silicon oxide film 104 are removed by etching using the resist pattern 108 as a mask. Then, by removing the resist pattern 108, a laminated structure of the silicon oxide layer 106a and the patterned A1 film 107a is formed in the gate portion, and the silicon substrate 100 in the source Z drain formation portion is formed. Exposed again (Fig. 5 (B))
  • a source / drain extension (SD extension) is formed.
  • impurities are implanted into the exposed surface portion of the silicon substrate by ion implantation using extension BF implantation and pocket arsenic implantation.
  • An inlay layer 109 is formed (FIG. 5C).
  • an insulating film 110 made of silicon oxide or silicon nitride is formed by CVD (FIG. 5D), and side walls 110a are formed on the side surfaces of the silicon oxide layer 106a and the A1 film 107a by etch back. (Fig. 6 (A)). As a result, the upper surface of the A1 film 107a is exposed again.
  • boron which is a p-type impurity, is implanted into the exposed surface portion of the silicon substrate as a p-MOS structure, thereby forming an impurity implantation layer 112 and the A1 film 107a (see FIG. 6 (B)) Boron is implanted to form the A1 film 111 into which boron is introduced.
  • a source Z drain is formed through a diffusion process (impurity activation) by heat treatment.
  • MO wiring (W plug) is formed.
  • the A1 film 111 introduced with boron as a self-alignment mask is removed by wet etching (FIG. 7 (A)).
  • an etch flange layer 113 having a force such as silicon nitride is formed on the entire surface of the substrate (FIG. 7B), and a silicon nitride film ( (Interlayer insulating film) 114 is stacked (FIG. 7C).
  • the silicon nitride is filled in the cavity formed by removing the A1 film 111 introduced with boron.
  • the silicon nitride film (interlayer insulating film) 114 forms a silicon nitride layer integrally with the etch stopper layer 113.
  • etch stop layer 113 is not necessarily required, but the formation of the etch stopper layer 113 is preferable from the viewpoint of preventing over-etching of a predetermined portion.
  • the etch stopper layer 113 at the bottom of the contact hole 115 is removed by etching to expose the surface of the impurity implantation layer 112 to the contact hole 115 (FIG. 8B), and then the contact hole 115 After forming a Ti metal layer on the inner surface, the contact hole 115 is filled with W by metal CVD to form a W film 116 on the entire surface of the substrate (FIG. 8C). Then, polishing is removed to the position where the upper end of the sidewall 110 is removed by CMP to form an MO wiring (W plug) (FIG. 9A). As a result, the upper surface of the silicon nitride layer 114a filled in the cavity formed by removing the A 1 film 111 introduced with boron is exposed.
  • SiO 2 silicon oxide
  • contact hole 118 is formed by a photolithography method (FIG. 10 (A)), and the inside of contact hole 118 is filled with A1 by CVD.
  • a film 119 is formed by sputtering (FIG. 10B).
  • a resist pattern 120 for forming the A1 film 119 as a wiring pattern is formed on the Al film 119 above the contact hole 118 (FIG. 11A), and A1 is formed by a photolithography method.
  • Ml wiring (A1 wiring) 121 is formed by patterning film 119 and removing resist pattern 120 (FIG. 11B).
  • a passivation film (silicon nitride film) 122 is formed on the entire surface of the substrate so as to cover the A1 wiring 121 (FIG. 12 (A)), and the A1 wiring is exposed by a photolithography method.
  • the gate 123 is formed using the silicon oxide layer 117a on the silicon nitride layer 114a as the second silicon oxide layer (FIG. 12B).
  • the field effect transistor for semiconductor sensing can be manufactured through the above steps.
  • the silicon oxide layer 106a as the first silicon oxide layer is formed on the silicon substrate 100.
  • a silicon nitride layer 114a is stacked as the silicon nitride layer, and a silicon oxide layer 117a is stacked as the second silicon oxide layer, and the silicon oxide layer Z silicon nitride layer Z silicon oxide layer is thereby formed.
  • the gate insulating layer is composed of the laminated structure of the insulator layers. If an organic monomolecular film is formed on the silicon oxide layer 117a of the gate 123, a semiconductor sensing device can be obtained.
  • the field effect transistor for semiconductor sensing according to the first aspect of the present invention is preferably one in which a low resistance layer is embedded in the gate insulating layer.
  • a structure in which a part is replaced with a low resistance layer can be mentioned.
  • FIG. 15 (B) shows an example of a field effect transistor for semiconductor sensing in which a low resistance layer is embedded.
  • the silicon oxide layer 106a forming the first silicon oxide layer and the silicon oxide layer 117 forming the second silicon oxide layer 117 are used.
  • a low resistance layer 200 is formed so as to penetrate through the silicon nitride film (interlayer insulating film) 114 forming a silicon nitride layer between the silicon oxide layer 106a and the silicon oxide layer 117a.
  • the silicon oxide layer 106a side force is also formed by sequentially laminating an impurity injection layer (Si film into which boron is implanted) 11 la, a metal silicide layer 11 lb, and a W layer 116a. It becomes the composition.
  • an impurity injection layer Si film into which boron is implanted
  • a metal silicide layer 11 lb metal silicide layer 11 lb
  • a W layer 116a a field effect transistor for semiconductor sensing can be manufactured by the following method.
  • the steps of element isolation formation, gate formation and extension formation, sidewall formation, and source Z drain formation are the same as in the second embodiment (FIGS. 2A to 6B) described above.
  • the A1 film formed in the second embodiment described above can be made of polycrystalline silicon (polysilicon).
  • the impurity injection layer 112 is formed by ion implantation of boron. Then, instead of the A1 film into which boron is implanted, a Si film 11 la into which boron is implanted is formed.
  • an MO wiring formation step is performed through a silicidation step.
  • a silicidation step is performed to reduce the resistance of the source, drain, and gate implanted with boron and to increase the signal detection speed.
  • a metal thin film is first formed on the entire surface of the substrate by sputtering and then heat-treated, so that the upper portion of the impurity-implanted layer (Si film into which boron is implanted) 11 la is silicided to form a metal silicide layer.
  • the upper portion of the impurity implantation layer 112 is silicided to become a metal silicide layer 112a (FIG. 13A).
  • the metal thin film that does not contribute to silicidation is removed using wet etching selectivity. Co, Ni, Pt, etc. can be used as the material of the metal thin film, and cobalt silicide, nickel silicide, and platinum silicide are formed respectively.
  • MO wiring (W plug) is formed.
  • an etch stopper layer 113 having a strong force such as silicon nitride is formed on the entire surface of the substrate (FIG. 13B), and a silicon nitride film (interlayer insulating film) is formed thereon. ) 114 are stacked (FIG. 13C).
  • contact holes 115 are formed above the source, drain, and gate by photolithography (see FIG. Figure 14 (A)).
  • the formation of the etch stopper layer 113 is not necessarily required, but the formation of the etch stopper layer 113 is preferable from the viewpoint of preventing over-etching of a predetermined portion.
  • the etching stopper layer 113 at the bottom of the contact hole 115 is removed by etching, so that the metal silicide layer 11 lb and the metal silicide layer 112a are exposed to the contact hole 115 (FIG. 14B).
  • the inside of the contact hole 115 is filled with W by metal CVD to form a W film 116 on the entire surface of the substrate (FIG. 14C).
  • polishing is performed to the position where the W film 116 on the silicon nitride film 114 is removed by CMP to form an MO wiring (W plug) (FIG. 15A).
  • a silicon oxide layer 117a is stacked as a physical layer, and a part of the silicon nitride film 114 is formed by a low resistance layer 200 in which a 1S impurity injection layer ll la, a metal silicide layer 11 lb, and a W layer 116a are sequentially stacked.
  • a gate insulating layer is formed in which the low resistance layer 200 is embedded in the laminated structure of the silicon oxide layer / silicon nitride layer Z silicon oxide layer. If an organic monomolecular film is formed on the silicon oxide layer 117a of the gate 123, a semiconductor sensing device can be obtained.
  • the source / drain extension is formed as an n-MOS structure by using an ion implantation method on the exposed surface portion of the silicon substrate. Impurities introduced by pocket BF implantation or pocket 'iridium implantation
  • the impurity-implanted layer 109 may be formed, and the impurity-implanted layer 112 may be formed by implanting arsenic, which is an n-type impurity, into n-MOS (exposed surface portion of the silicon substrate).
  • FIGS. 16A and 16B if a plurality of the above-described field effect transistor structures are provided on a silicon substrate, a device capable of simultaneously sensing a plurality of elements is formed. It is also possible. In this case, as shown in FIG. 16 (A), it is possible to provide a source electrode and a drain electrode in each sensor part (gate, source and drain), as shown in FIG. 16 (B). It is also possible to integrate the sensor portion by sharing the source electrode and the drain electrode. In addition to a p-type silicon substrate or an n-type silicon substrate as the substrate, it is also possible to configure as a cMOS in which p-MOS and n-MOS are alternately arranged. In FIG. 16, reference numeral 21 is a gate, 22 is a source, 22ai is a source electrode, 23, a rain, 23ai, a 23ai, and a rain electrode.
  • a semiconductor sensor chip includes a field effect transistor chip in which a gate insulating layer, a source electrode and a drain electrode are integrated on a silicon substrate, and a source electrode terminal wiring connected to the source electrode. And a drain electrode terminal wiring connected to the drain electrode, wherein the field effect transistor chip, the source electrode terminal wiring, and the drain electrode terminal wiring are gate insulating of the field effect transistor chip.
  • Layer connected to the source electrode of the source electrode terminal wiring, connected to the drain electrode of the drain electrode terminal wiring and the drain electrode terminal wiring, or with a sealing material so that the end is exposed, or A substrate on which the field effect transistor chip, the source electrode terminal wiring, and the drain electrode terminal wiring are installed, and a sealing material; It is what is sealed more sealing.
  • Examples of the field effect transistor chip of the semiconductor sensor chip of the second invention of the present invention include, for example, JP 2004-4007 A (Patent Document 1), Jpn. J. Appl. Phys., Vol. 43, No. 1A / B, 2004, pp. L105-107 (Non-Patent Document 1).
  • Patent Document 1 JP 2004-4007 A
  • Non-Patent Document 2 Jpn. J. Appl. Phys., Vol. 43, No. 1A / B, 2004, pp. L105-107
  • FIG. 20A a gate insulating layer K21 having a silicon oxide film isotropic force on a silicon substrate K20, a source electrode ⁇ 22, and a drain, as shown in FIG.
  • the electrode ⁇ ⁇ 23 is laminated, and channel regions ⁇ 24,, 24 are provided below each of the source electrode ⁇ 22 and the source electrode 323, and the presence or absence of the test substance is provided below each of the source electrode ⁇ 22 and the source electrode ⁇ 23. It is configured to detect a change in surface potential measured on each electrode side through the channel regions ⁇ 24 and ⁇ 24.
  • reference numeral 25 denotes a field oxide film
  • reference numeral 26 denotes a protective oxide film.
  • the field effect transistor of the first invention described above is also suitable.
  • the semiconductor of the second invention of the present invention The sensor chip measures the sensor part of such a semiconductor sensing device, that is, a field-effect transistor and a part of wiring connected to each of the source electrode and the drain electrode. Those parts or al instrument part and removably separate configuration.
  • a is an ammeter
  • e is grounded (earth)
  • p is a DC power supply.
  • the semiconductor sensor chip of the second invention of the present invention does not have a part that functions as a measuring instrument (including a power supply, a measuring instrument, etc.), and is a field effect type that is an essential configuration as a sensor part.
  • the transistor chip, the source electrode terminal wiring, and the drain electrode terminal wiring are provided as a basic configuration. Therefore, this semiconductor sensor chip allows a more practical disposition of the sensor portion.
  • field effect transistor chips which are minute precision components, and minute source electrode terminal wirings and drain electrode terminal wirings connected to them by a sealing material, or field effect transistor chip, source electrode terminal wiring
  • the semiconductor sensor chip is provided with sufficient strength necessary for handling by sealing with the substrate on which the drain electrode terminal wiring is installed and the sealing material.
  • the semiconductor sensor chip of the second invention of the present invention is a semiconductor sensor chip, the gate insulating layer of a field effect transistor that is essential to be exposed to the outside in terms of its function, and the semiconductor sensor chip
  • the end portions of the source electrode terminal wiring and drain electrode terminal wiring that form a conduction path to the measuring instrument of the electrical signal detected in step 1 are exposed to the outside, and the end portions of the source electrode terminal wiring and drain electrode terminal wiring are exposed.
  • an organic single molecule is used as a direct detection part. Semiconductor sensing is possible by forming a film and bringing the detection part into contact with the test solution.
  • a field effect transistor chip in which a gate insulating layer, a source electrode, and a drain electrode are integrated on a silicon substrate is embedded in a recess formed on the substrate, and the source is formed on the substrate.
  • a semiconductor sensor chip in which a source electrode terminal wiring pattern connected to an electrode through one lead wire and a drain electrode terminal wiring pattern connected to a drain electrode through another lead wire are formed. Effect transistor chip, source electrode terminal wiring pattern, drain electrode terminal wiring pattern, and one and other lead wire strengths Connected to the gate insulating layer of the field effect transistor chip and the source electrode of the source electrode terminal wiring pattern !, N !! End and drain electrode terminal When connected to the drain electrode of the wiring pattern, the end is exposed. In which are sealed between the substrate upper surface and the sealing material layer.
  • FIGS 21-24 show specific examples of this first aspect.
  • This semiconductor sensor chip K1 has a field effect transistor chip K2, a source electrode terminal wiring pattern ⁇ 32, a drain electrode terminal wiring pattern ⁇ 33, a lead wire (one lead wire) ⁇ 42 and a lead wire (others) on a substrate K11. (Lead fine wire) ⁇ 43 is disposed, and these are sealed between the base material K11 and the sealing material layer ⁇ 5.
  • This first embodiment is used by immersing the detector in a liquid.
  • V a thing, and the thing which drops and uses a liquid for a detection part are suitable for a shift
  • the substrate Kl 1 is a flat piece, and a glass epoxy substrate can be suitably used from the viewpoints of formation of a wiring pattern and workability.
  • a recess K12 having a depth about the thickness of the field-effect transistor chip K2 for embedding the field-effect transistor chip K2 is formed.
  • the chip K2 is embedded in the recess K12 by a technique such as die bonding.
  • the field effect transistor chip of the semiconductor sensor chip As the field effect transistor chip of the semiconductor sensor chip, the above-described force can be used.
  • the source electrode K22 and the drain As shown in FIG. 24, the electrode K23 extends to the upper surface of the field effect transistor chip K2 and is formed on the upper surface of the field effect transistor chip K2 (aluminum wiring pattern) K22a, one end of K23a and
  • the other end of the wiring pattern (aluminum wiring pattern) K22a, K23a is formed as a bonding pad (aluminum pad) K22b, K23b as a connection part to the lead fine wires K42, K43, and leads to these Thin wires K42 and K43 are connected to each other.
  • K20 is a silicon substrate
  • K21 is a gate insulating layer
  • K24 is a channel region
  • K25 is a field oxide film
  • K26 is a protective oxide film.
  • a source electrode terminal wiring pattern K32 and a drain electrode terminal wiring pattern K33 are formed on the substrate K11.
  • the source electrode terminal wiring pattern K32 and the drain electrode terminal wiring pattern K33 are based on the copper wire patterns K32a and K33a, respectively, and Ni—P layers K32b and K33b are formed on both ends of the copper wire patterns K32a and K33a.
  • gold layers K32c and K33c are laminated.
  • Such a wiring pattern can be formed by a conventionally known method such as plating.
  • the thin wires K42 and K43 are cross-linked and connected to each other.
  • the fine lead wires K42 and K43 can be connected by wire bonding.
  • the field-effect transistor chip K2, the source electrode terminal wiring pattern ⁇ 32, the drain electrode terminal wiring pattern ⁇ 33 and the lead wire ⁇ 42 and ⁇ 43 are the field-effect transistor chip ⁇ 2 gate insulating layer ⁇ 21, the source electrode terminal wiring Pattern ⁇ 32 lead wire ( One lead thin wire) Connected to K42, and the end and drain electrode terminal wiring pattern K32 lead thin wire (other lead thin wire) Connected to K43, so that the end is exposed (this As shown below, the detection portion is sealed between the upper surface of the substrate Kl 1 and the sealing material layer K5 and sealed.
  • the exposed end portions of the formed and sealed base electrode terminal wiring pattern K32 and drain electrode terminal wiring pattern K33 are connected to electrical signal input / output terminals of a measuring instrument to be described later.
  • the semiconductor sensor chip and the semiconductor sensor chip are directly or anisotropically exposed to the exposed portions of the source electrode terminal wiring pattern and the drain electrode terminal wiring pattern.
  • a semiconductor sensing device having an electrical signal input / output terminal that is detachably connected via a conductive rubber, and a measuring instrument that connects the semiconductor sensor chip and measures an electrical signal detected by the field effect transistor chip.
  • a device can be configured.
  • a method that can provide waterproofness and liquidproofness of the connection part for example, sealing with an O-ring or the like can be applied. Can use a screw clamp.
  • an anisotropic conductive rubber for connecting each exposed portion of the source electrode terminal wiring pattern and the drain electrode terminal wiring pattern of the semiconductor sensor chip to the electric signal input / output terminal of the measuring instrument. is there. If anisotropic conductive rubber is connected so as to be sandwiched between the exposed portions of the source electrode terminal wiring pattern and drain electrode terminal wiring pattern and the electric signal input / output terminals of the measuring instrument, the anisotropic conductive rubber is used. Conductivity can be ensured by high conductivity, and high adhesion due to the elasticity of anisotropic conductive rubber and buffering action against pressing force for tightly connecting a semiconductor sensor chip that is weak against external force can be obtained. Real and stable continuity between the sensor chip and the measuring instrument can be ensured.
  • a field effect transistor chip in which a gate insulating layer, a source electrode, and a drain electrode are integrated on a silicon substrate is embedded in a recess formed on the substrate, and the source is formed on the substrate.
  • Source electrode terminal wiring pattern connected to the electrode through one lead thin wire, and drain electrode connected to the drain electrode through another lead thin wire
  • a gate insulating layer of the field effect transistor chip is exposed.
  • the source electrode is sealed between the upper surface of the substrate and the sealing material layer, penetrates in the thickness direction of the substrate and is connected to the source electrode terminal wiring pattern, and the end portion is exposed on the lower surface side of the substrate.
  • An extension wiring of the terminal wiring pattern and an extension wiring of the drain electrode terminal wiring pattern that penetrates in the thickness direction of the base and is connected to the drain electrode terminal wiring pattern and whose end is exposed on the bottom surface side of the base are arranged. It is something.
  • FIG. 25-28 shows a specific example of this second mode.
  • This semiconductor sensor chip K1 has a field effect transistor chip K2, a source electrode terminal wiring pattern ⁇ 32, ⁇ 32, a drain electrode terminal wiring pattern ⁇ 33, ⁇ 33, a thin lead wire (one lead thin wire) ⁇ 42, ⁇ 42 Lead thin wires (other lead thin wires) ⁇ 43, ⁇ 43 are arranged, and these are sealed between the base material K11 with a sealing material layer ⁇ 5. It is suitable for use by dropping a liquid on the detection unit.
  • the substrate Kl 1 is a flat piece, and a glass epoxy substrate can be suitably used from the viewpoints of formation of a wiring pattern and workability.
  • a recess K12 having a depth of about the thickness of the field effect transistor chip ⁇ 2 for embedding the field effect transistor chip ⁇ 2, and this recess K12
  • field effect transistor chip ⁇ 2 is embedded by a technique such as die bonding.
  • the field-effect transistor chip of the semiconductor sensor chip can be used as described above.
  • FIG. 26 (B) As shown in FIG. 2, two gate insulating layers K21 and K21 are formed on the field effect transistor chip 2.
  • the source electrodes ⁇ 22, ⁇ 22 and the drain electrodes ⁇ 23, ⁇ 23 are each extended to the upper surface of the field effect transistor chip ⁇ 2 and formed on the upper surface of the field effect transistor chip ⁇ 2 (aluminum wiring pattern) K22a , K22a, K23a, K23a are connected to one end, and the other end of K22a, K22a, K23a, K23a is connected to one end of lead wire K42, K4 2, K43, K43. Bonding pad (aluminum pad) as connection part of K22b, K22b, K2 The lead wires K42, K42, K43, and K43 are connected to the wires 3b and K23b, respectively.
  • K20 is a silicon substrate
  • K24 is a channel region
  • K25 is a field oxide film
  • K26 is a protective oxide film.
  • source electrode terminal wiring patterns K32 and K32 and drain electrode terminal wiring patterns K33 and K33 are formed on the base body K11.
  • the source electrode terminal wiring patterns K32, K32 and the drain electrode terminal wiring patterns K33, K33 are based on the copper wire patterns K32a, K32a, K33a, K33a, and the copper wire nodes ⁇ turns K32a, K32a, K33a, K33a
  • Such a wiring pattern can be formed by a conventionally known method such as plating.
  • the field effect transistor chip K2, the source electrode terminal wiring pattern ⁇ 32,, 32, the drain electrode terminal wiring pattern ⁇ 33, ⁇ 33 and the lead wire ⁇ 42, ⁇ 42, ⁇ 43, ⁇ 43 are the field effect transistor chip ⁇ 2.
  • Gate insulation layer K21, K21 is exposed so that it is exposed (so that this part is not sealed) and sealed between the upper surface of the substrate Kl 1 and the sealing material layer ⁇ 5.
  • a detection part is formed in the layer K21 as described later.
  • the base K11 penetrates in the thickness direction and is connected to the lower surface of the source electrode terminal wiring patterns ⁇ 32, ⁇ 32 (copper wire patterns K32a, K32a), and ends on the lower surface side of the base K11.
  • the drain electrode terminal wiring pattern ⁇ 33, ⁇ 33 copper wire patterns K33a, K33a
  • the base K11 exposing the Extension wirings K331 and K331 of the drain electrode terminal wiring pattern with the end exposed on the lower surface side of K11 are provided.
  • each of these source electrode terminal wiring pattern extension wirings K321 and K321 and drain electrode terminal wiring pattern extension wiring K331 and K331 are formed in a pad shape.
  • Extension wiring of source electrode terminal wiring pattern K321, K321 and drain electrode terminal wiring pattern extension wiring K331, K331 exposed end (pad-shaped terminal) is connected to the electrical signal input / output terminal of the instrument to be described later.
  • the semiconductor sensor chip and the semiconductor sensor chip are exposed portions of the extension wiring of the source electrode terminal wiring pattern and the extension wiring of the drain electrode terminal wiring pattern, respectively.
  • a measuring instrument that has an electrical signal input / output terminal that is detachably connected directly or via an anisotropic conductive rubber, and that connects the semiconductor sensor chip to measure the electrical signal detected by the field effect transistor chip
  • a semiconductor sensing device can be configured.
  • the connection between the semiconductor sensor chip and the measuring instrument body can be achieved by a method that can provide waterproofness and liquidproofness of the connection part, for example, sealing with an O-ring, etc.
  • a screw clamp can be used.
  • anisotropic conductive rubber is used to connect the exposed portion of the extended wiring of the source electrode terminal wiring pattern and the extended wiring of the drain electrode terminal wiring pattern of the semiconductor sensor chip to the electrical signal input / output terminal of the measuring instrument. Is preferably used.
  • anisotropic conductive rubber is connected so as to be sandwiched between the extension wiring of the source electrode terminal wiring pattern and the extension wiring of the drain electrode terminal wiring pattern and the electric signal input / output terminal of the measuring instrument, Conductivity can be ensured by the conductivity of the anisotropic conductive rubber, and the high and adhesion due to the elasticity of the anisotropic conductive rubber, weak against external force, buffering action against the pressing force for contacting the semiconductor sensor chip in close contact As a result, continuity between the sensor chip and the measuring instrument can be ensured more reliably and stably.
  • Anisotropy conductive rubber K8, K8, K8, K8 is placed between the electrical signal input / output terminals K72, K72, K73, K73 of the measuring instrument K7 provided at positions facing each of these, and the semiconductor Press the sensor chip K1 and measuring instrument K7 on both sides to extend the source electrode terminal wiring pattern extension wiring K321, K321 and drain electrode terminal wiring pattern extension wiring K331, K331, and anisotropic conductive rubber K8, K8, K8 and electrical signal input
  • the semiconductor sensor chip K1 and the measuring instrument K7 can be made conductive.
  • c is a clamp that holds the pressing force between the semiconductor sensor chip K1 and the detector K7.
  • the field effect type transistor chip is embedded in the recessed portion formed on the substrate, and the source electrode terminal wiring and the drain electrode terminal wiring are used as the wiring pattern. Formed on the substrate! Therefore, the surface to be sealed with the sealing material is almost flat. Therefore, in such a semiconductor sensor chip, sealing with a sealing material is applied by, for example, an ultraviolet curable resin composition or the like by screen printing or the like to cure the ultraviolet curable resin composition. The method can be adopted.
  • a liquid reservoir (dating area) is formed on the sealing material layer. It is also suitable.
  • a predetermined volume of liquid pool K91 is formed on the sealing material layer K5 of the semiconductor sensor chip K1 that surrounds the exposed portions of the gate insulating layers K21 and K21.
  • the dam member layer K61 can be laminated so as to form In particular, when the semiconductor sensor chip K1 and the measuring instrument K7 are pressed with both sides pressed to connect the wiring pattern or the extended wiring of the wiring pattern and the electric signal input / output terminal, as shown in FIG.
  • a cavity K92 having a predetermined volume may be formed on the sealing material layer K5 of the semiconductor sensor chip K1 surrounding the exposed portions of the gate insulating layers K21, K21 so as to serve as a flow path for the test solution. Is preferred.
  • a target to be a flow path for the test liquid is formed on the sealing material layer K5 of the semiconductor sensor chip K1 including the exposed portions of the gate insulating layers K21 and K21. If the lid K63 that forms the cavity K92 with the inlet K63a and outlet K63b is provided, Can be continuously circulated and brought into contact with the detection part of the semiconductor sensor chip.
  • the transistor chip of the second invention of the present invention a catheter type as shown in FIGS. 29 (A) and (B) is also suitable.
  • the transistor chip is composed of the field effect transistor chip K2, the source electrode terminal wiring K320 connected to the source electrode (not shown), and the drain electrode terminal wiring K330 connected to the drain electrode (not shown).
  • w is the core axis of the catheter.
  • the silicon substrate ⁇ 20 penetrates in the thickness direction and is connected to the bottom surface of the S source electrode ⁇ 22 and the other end is connected.
  • Silicon substrate ⁇ 20 Source electrode through wiring exposed on the bottom surface ⁇ 220, and silicon substrate ⁇ ⁇ ⁇ ⁇ 20 through the thickness direction, one end connected to the bottom surface of ⁇ 23, and the other end exposed to the silicon substrate ⁇ 20 bottom surface side Examples include through wiring ⁇ 230.
  • K21 is a gate insulating layer
  • ⁇ 24 is a channel region
  • ⁇ 26 is a protective oxide film.
  • FIG. 20 (B) When performing semiconductor sensing using the semiconductor sensor chip of the second invention of the present invention, as shown in FIG. 20 (B), directly on the gate insulating layer K21 of the field effect transistor chip K2.
  • An organic monomolecular film K27 is formed as a simple detection unit, and sensing can be performed by bringing the test solution s into contact with the detection unit. In sensing, the gate electrode K28 is provided in contact with the test solution s.
  • an organic monomolecular film is locally formed on the gate insulating layer at a position in contact with the liquid surface, and this is used as a direct detection unit. It is possible to perform semiconductor sensing based on the basic principle of forming a vise and measuring the surface potential change associated with ion adsorption on the surface as a bioreaction as an electrical signal.
  • the organic monomolecular film can be modified with DNA, an enzyme, immunity, or the like, and a reporter molecule can be used as necessary.
  • the organic monomolecular film can be formed by patterning by a patterning technique for use where an organosilane monomolecular film is preferred.
  • this organosilane monolayer it is formed on the gate insulating layer by a gas phase chemical reaction or liquid phase reaction using an organosilane molecule, and the organosilane monolayer is optimized by the optimization. A finely knocked film is formed.
  • the organic silane monomolecular film includes a reactive functional group, particularly an amino functional group (NH NH C H N C H N—, etc.) or a carboxyl functional group (one COOH, etc.).
  • a reactive functional group particularly an amino functional group (NH NH C H N C H N—, etc.) or a carboxyl functional group (one COOH, etc.).
  • the introduction of a reactive functional group such as an amino functional group or a carboxyl functional group uses an alkoxysilane having such a functional group and can be replaced with such a functional group.
  • an alkoxysilane having an amino-derived group such as Br CN
  • it can be introduced by a method of substituting these amino-derived groups with amino groups.
  • the alkoxysilane is preferably a trialkoxysilane in terms of adhesion and the like.
  • the alkoxy group is preferably an alkoxy group having 1 to 14 carbon atoms, particularly a methoxy group or an ethoxy group.
  • alkoxysilane examples include NH (CH) Si (OC H).
  • the senor chip and the measuring instrument can be easily connected and separated, the measuring instrument can be used continuously, and an inexpensive sensor chip can be used as a proposal. It can be suitably used in fields where one-use is fundamental, such as medical use. It can also be applied safely and hygienically to medical measurement, environmental measurement, food management, biochemical analysis (DNA analysis / protein analysis, cell analysis' identification of secreted substances, etc.).
  • the second invention of the present invention In the specific aspect of the second invention of the present invention described above, one or two detectors have been described as an example, but a larger number of detectors are formed on the same silicon substrate. It is also possible to make it multiplicity. Further, when sensing is performed using the semiconductor sensor chip according to the second invention of the present invention, the force that causes the gate electrode to be installed in the vicinity of the organic monomolecular film.
  • the gate electrode is integrated with the semiconductor sensor chip in advance. This makes it possible to dispose the sensor part and the gate electrode, which is preferable because the workability of sensing is further improved.

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Abstract

　ゲート絶縁層上に、有機単分子膜を形成して用いる半導体センシングデバイス用の電界効果型トランジスタであって、ゲート絶縁層が、第１のシリコン酸化物層上にシリコン窒化物層を介して第２のシリコン酸化物層が積層されてなる積層構造を具備する半導体センシング用電界効果型トランジスタ及び半導体センシングデバイス、並びにゲート絶縁層、ソース電極及びドレイン電極がシリコン基板上に集積された電界効果型トランジスタチップと、ソース電極と接続されたソース電極端子配線と、ドレイン電極と接続されたドレイン電極端子配線とを備え、トランジスタチップ、ソース電極端子配線及びドレイン電極端子配線が、トランジスタチップのゲート絶縁層、ソース電極端子配線のソース電極と接続されていない端部及びドレイン電極端子配線のドレイン電極と接続されていない端部が露呈するように封止されている半導体センサチップ及び半導体センシング装置。

Description

明 細 書
半導体センシング用電界効果型トランジスタ、半導体センシングデバイス 、半導体センサチップ及び半導体センシング装置
技術分野
[0001] 本発明は、イオンセンシング、ノィォセンシングに好適に用いることができる半導体 センシングに用いる電界効果型トランジスタ、特に、バイオマイクロシステム、マイクロ 化学分析システムに有効である半導体センシングに用いる電界効果型トランジスタ及 びこれを用 、た半導体センシングデバイスに関する。
[0002] また、本発明は、イオンセンシング、バイオセンシングに好適に用いることができ、バ ィォマイクロシステム、マイクロ化学分析システムに有効である半導体センサチップ、 特に、液体分析に対して十分な防水性、防液性を備える実用性に優れた半導体セ ンサチップ、及び半導体センシング装置に関する。
背景技術
[0003] イオンセンシングシステム、バイオセンシングシステムは、食品製造'管理、環境計 測等、広範な分野へ適用されている。イオン'バイオセンシングにおいては、一分子 認識、一塩基認識等、イオン、分子レベルでのセンシングの要求がますます高まって きており、それを感知できるシステム、デバイスが必要となっている。更に、微量測定 、多種同時測定のために、システム、デバイスの微細ィ匕 '集積ィ匕かつオンチップィ匕が 必要とされる。
[0004] イオンセンシングデバイスとしては、シリコン窒化膜 Zシリコン酸ィ匕膜 Zシリコン構造 を有するイオン感応性電界効果トランジスタ (ISFET)が代表例として挙げられるが、 従来のものは、 pH測定のための参照電極は別途ガラス電極が用いられており、オン チップ化、微細化が図られていない。この場合、イオン感応膜であるシリコン窒化膜 の膜厚が 100— 200nm (ナノメータ）と厚 、ものが用いられて 、る状況にある。
[0005] 一方で、酵素、免疫、 DNAセンシングにおいては、レーザースキャナを用いた蛍光 •発光によるセンシングが主流となっており、最近では電気化学反応を用いた電流' 電位検出も試みられるようになってきている。また、半導体検出においては、上記の I SFETとの組み合わせによる酵素、免疫センサ作製の事例が僅かにある。これらセン サにおける基本的な検出スタンスは、反応部（電極部）の実効表面積を増大させ、か つ反応物質の量を増カロさせると 、つた、 V、わゆる量的な効果によって検出を可能と するものである。また、レーザースキャナを用いた検出や電気化学検出は集積化 '微 細化によって応答感度 (強度、応答速度等）が減少する傾向があり問題点を抱えて いる。
[0006] このように、従来技術では、オンチップ化、微細化、集積化と!、つた要求を満たす上 で難点があり、一分子、イオン認識'検出において最大限の効果を引き出すには抜 本的な改良が必要となってくるものと考えられる。更に、イオンセンシングシステム、バ ィォセンシングシステムにおいては、例えば、液中にセンサを浸漬し、検出部が液に 接した状態を長時間維持して測定できる溶液中での測定を想定した半導体デバイス が特に必要となる。
[0007] 電界効果型トランジスタとして、本発明者らは、 Jpn. J. Appl. Phys. , Vol.
43, No. 1A/B, 2004, pp. L105— 107 ( 特許文献 1)【こお!/、て、シリコン基 板（P— Si (100) (8— 12 Ω cm) )を用いてゲート長 10 m、ゲート幅 lmmの電界効 果型トランジスタを報告して!/、る。
[0008] この電界効果型トランジスタは、図 19 (C)に示されるような、ゲート絶縁層としてシリ コン酸ィ匕物膜が形成されたものである。このような電界効果型トランジスタを作製する 場合は、まず、 1%HF水溶液で 30秒程度前洗浄したシリコン基板 500を、 1000°C の温度下でドライ酸化してシリコン基板 500の表面に厚さ lOOnmの SiO膜（フィール
2 ド酸ィ匕膜) 501を成膜し（図 17 (A) )、この SiO膜 501上にレジストをコーティングして
2
、 UVによりパターユング (露光、現像)して所定部分にレジストパターン 502を形成し (図 17 (B) )、このレジストパターン 502をマスクとして SiO膜 501の下層が残る程度
2
に 1%HF水溶液でエッチングし（図 17 (C) )、レジストパターン 502を剥離して、チヤ ンネル ·ゲート部 501 aを形成する（図 17 (D) )。
[0009] 次に、 SiO膜 501上にアルミニウム膜 (厚さ 300nm)を蒸着 (到達真空度 2. O X 1
2
0"6Torr 電流値 30mA 成膜速度 約 5nmZsec)にて成膜して、アルミニウム膜 を、後述するイオン注入のマスクとして機能する所定のアルミニウム膜パターン 503に フォトレジスト法により形成し（図 18 (A) )、このアルミニウム膜パターン 503をマスクと してイオン注入（P— dope 40kV 1. O X 1015ionZcm2)によりシリコン基板 500の 上層の所定部分に Nチャンネル 504, 504を形成して、アルミニウム膜パターン 503 を剥離（50%リン酸に 80°Cで 5mim浸漬)する。
[0010] 次に、アルミニウム膜パターン 503を剥離した後（図 18 (B) )、 SiO膜 501表面を N
2 2 雰囲気下でァニール（900°C 5min)することにより活性化処理し、この SiO膜 501
2 上にレジストをコーティングして、 UVによりパターユング（露光、現像）して、 SiO膜 5
2
01の Nチャンネル 504, 504上方に位置する部分以外を被覆するレジストパターン 5 05を形成し（図 18 (C) )、このレジストパターン 505をマスクとして Nチャンネル 504, 504上の SiO膜 501をエッチング（1%HF水溶液）し、レジストパターン 505を除去し
2
て、コンタクト開口部 504a, 504aを形成する（図 18 (D) )。
[0011] 次に、蒸着 (EB蒸着 到達真空度 2. 0 X 10— 8Torr)により電極メタル層 506を形 成する。この場合、 Ti膜 (厚さ 20nm 成膜時真空度 4. 0 X 10— 8 電流値 70mA 成膜速度 0. 13nmZsec)と、 Pt膜 (厚さ 120nm 成膜時真空度 8. 0 X 10— 8Tor r 電流値 220mA 成膜速度 0. 067nmZsec)とを成膜して電極メタル層 506を 形成し（図 19 (A) )、窒素雰囲気下でァニール（800°C lOmin)して、電極メタル層 506の Ti膜と Nチャンネル 504, 504との接合部分に TiSiを生成させて、コンタクトを
2
形成する。
[0012] そして、電極メタル層 506上に保護用酸ィ匕膜 507 (厚さ 200nm)をプラズマ CVD ( PECVD : 200W 400°C 0. 39Torr テトラエトキシシラン（TEOS) 6sccm O
2 lOOsccm)で形成し（図 19 (B) )、酸素雰囲気下でァニール（800°C、 lOmin)するこ とにより、 CVD酸化膜の構造回復処理を施し、ゲート'電極接点開口 508, 508を、 CHFガスを用いたリアクティブイオンエッチング (RIE)により形成して図 19 (C)に示
3
されるような電界効果型トランジスタを作製して 、る。
[0013] このような電解効果型トランジスタを半導体センシングデバイスとして用いる場合、 ゲート絶縁層上を有機単分子膜などによって修飾することになるが、図 19 (C)に示さ れるようなタイプのセンサは、シリコン酸ィ匕膜からなるゲート絶縁層が露出した構造と なっているため、水分やイオンなどの進入によりトランジスタ特性を損なうおそれがあ り、検出部が液に接した状態で長時間測定する場合には不向きである。
[0014] 更に、イオンセンシングシステム、バイオセンシングシステムにお 、ては、例えば、 センサ部分と共に、センサ部分により検出された電気信号を計測する計測器部分も 液に接した状態を長時間維持して測定できる溶液中での測定を想定した半導体デ バイスが特に必要となる。
[0015] 特に、半導体センシングにおいて今後大きな需要が見込まれる医療用の分野にお いては、安全衛生の観点からセンサ部分を洗浄して再利用する可能性は低い。にも かかわらず、従来の半導体センシングデバイスは、電子部品に水溶液等の液体を接 触させることを前提として防水性、防液性の観点力 センサ部分と計測器部分とが容 易に分離できないように一体ィ匕したものとなっており、センサ部分の交換作業は極め て煩雑で、使い捨ては現実的ではない。
[0016] 更に、センサ部分と計測器部分とを簡単に分離できるようにするには、このような防 水性、防液性が要求される半導体センシング装置においては、センサ部分と計測器 部分との接続部分の防水性、防液性も重要であり、センサ部分と計測器部分力 簡 単に取り外してセンサ部分をワンユースで交換するいわゆるデイスポーザルにすると 、その接続部力も水分等が侵入するとデバイスの破壊につながるため強い密閉が必 要になるが、外力によって特に破壊されやすい半導体センサにおいては、その強度 に合わせた確実な密閉方法が求められる。
[0017] 特許文献 1：特開 2004— 4007号公報
非特許文献 l : Daisuke Niwa 他 2名， Jpn. J. Appl. Phys. , Vol. 43, No. 1A/B, 2004, pp. L105-107
発明の開示
発明が解決しょうとする課題
[0018] 本発明は、上記事情に鑑みなされたものであり、ゲート絶縁層からの水分やイオン の侵入によるトランジスタ特性の劣化を防止した、液中測定用として特に好適な半導 体センシング用電界効果型トランジスタ及びこれを用いた半導体センシングデバイス を提供することを第 1の目的とする。
[0019] また、本発明は、センサ部分と計測器部分とを簡単に分離でき、センサ部分のディ スポーザルを可能にし、液体分析に対する十分な防水性、防液性を備える実用性に 優れた半導体センサチップ及び半導体センシング装置を提供することを第 2の目的と する。
課題を解決するための手段
[0020] 半導体センシングに用いる電界効果型トランジスタにおいては、上述したように、半 導体上にシリコン酸化物が存在する構成、及びシリコン酸化物上に直接的な検出部 をなす有機単分子膜が形成できる構成が採られ、半導体センシングデバイスにあつ ては、半導体とシリコン酸ィ匕物とが接し、かつシリコン酸ィ匕物と有機単分子膜とが接し ていることが、極限感度を有する半導体センシングデバイスとするために有効である。
[0021] 本発明は、上記第 1の目的を達成する第 1の発明として、シリコン上にゲート絶縁層 が形成された半導体センシング用電界効果型トランジスタであり、該ゲート絶縁層上 に、直接的な検出部として有機単分子膜を形成して用いる半導体センシングデバイ ス用の電界効果型トランジスタであって、上記ゲート絶縁層が、第 1のシリコン酸ィ匕物 層上にシリコン窒化物層を介して第 2のシリコン酸ィ匕物層が積層されてなる積層構造 を具備することを特徴とする半導体センシング用電界効果型トランジスタ、及びこの 半導体センシング用電界効果型トランジスタの上記ゲート絶縁層上に有機単分子膜 を直接的な検出部として形成してなる、有機単分子膜 Zゲート絶縁層 Z半導体構造 を有する半導体センシングデバイスを提供する。
[0022] 半導体センシング用電界効果型トランジスタにおいて、そのゲート絶縁層を第 1の シリコン酸ィ匕物層上にシリコン窒化物層を介して第 2のシリコン酸ィ匕物層が積層され てなる積層構造、換言すれば、シリコン酸化物 Zシリコン窒化物 Zシリコン酸化物積 層構造とすることにより、シリコン窒化物層により、ゲート絶縁層を通過して侵入するト ランジスタ部分への水分やイオンの侵入を遮断し、また、ゲート絶縁層もシリコン側及 び有機単分子膜側共にシリコン酸ィ匕物となり、有機単分子膜との適合性も維持しつ つ、従来のシリコン酸ィ匕物単層膜からなるゲート絶縁層と同等のセンシング機能を備 える半導体センシングデバイスを得ることが可能となる。
[0023] また、本発明は、上記第 2の目的を達成する第 2の発明として、ゲート絶縁層、ソー ス電極及びドレイン電極がシリコン基板上に集積された電界効果型トランジスタチッ プと、上記ソース電極と接続されたソース電極端子配線と、上記ドレイン電極と接続さ れたドレイン電極端子配線とを備える半導体センサチップであって、上記電界効果型 トランジスタチップ、ソース電極端子配線及びドレイン電極端子配線が、上記電界効 果型トランジスタチップのゲート絶縁層、上記ソース電極端子配線のソース電極と接 続されて 、な 、端部及び上記ドレイン電極端子配線のドレイン電極と接続されて!、な い端部が露呈するように封止材により、又は上記電界効果型トランジスタチップ、ソー ス電極端子配線及びドレイン電極端子配線が設置される基体と封止材とにより封止 されていることを特徴とする半導体センサチップ、及び
上記半導体センサチップを備える半導体センシング装置として、上記半導体センサ チップと、該半導体センサチップがそのソース電極端子配線及びドレイン電極端子 配線の各々の露呈部分と直接又は異方性導電ゴムを介して着脱可能に接続される 電気信号入出力端子を備え、上記半導体センサチップを接続してその電界効果型ト ランジスタチップにより検出された電気信号を計測する計測器とを具備することを特 徴とする半導体センシング装置を提供する。
[0024] 本発明の半導体センサチップは、計測器として機能する部分を有しておらず、セン サ部分として必須の構成である電界効果型トランジスタチップ、並びにソース電極端 子配線及びドレイン電極端子配線を基本構成として備えるものである。従って、この 半導体センサチップはセンサ部分のより実用的なディスポーザルが可能である。また
、微小な精密部品である電界効果型トランジスタチップや、これに接続される微細な ソース電極端子配線及びドレイン電極端子配線を封止材により、又は電界効果型ト ランジスタチップ、ソース電極端子配線及びドレイン電極端子配線が設置される基体 と封止材とにより封止することにより、半導体センサチップが、その取り扱い上必要な 十分な強度を備えるものになる。
[0025] 更に、本発明の半導体センサチップは、半導体センサチップにおいて、その機能 上外部に露呈していることが必須である電界効果型トランジスタチップのゲート絶縁 層と、半導体センサチップで検出された電気信号の計測器への導通路をなすソース 電極端子配線及びドレイン電極端子配線の端部が外部に露呈したものであり、ソー ス電極端子配線及びドレイン電極端子配線の端部を電気信号入出力端子と接続す ることにより、センサ部分と計測器部分を備える半導体センシング装置が構成され、 電界効果型トランジスタチップのゲート絶縁層上に、直接的な検出部として有機単分 子膜を形成し、検出部を被検液と接触させることにより半導体センシングが可能とな る。
[0026] 特に、ソース電極端子配線及びドレイン電極端子配線の露呈した端部と電気信号 入出力端子とを異方性導電ゴムを介して接触させれば、異方性導電ゴムの導電性に よって導通が確保できると共に、異方性導電ゴムの弾性により、高い密着性と、外力 に弱 、半導体センサチップを密着させるための押圧力に対する緩衝作用とが得られ 、より確実かつ安定にセンサチップと計測器との導通が確保できる。
[0027] また、本発明の半導体センサチップとして好適な第 1の態様として、ゲート絶縁層、 ソース電極及びドレイン電極がシリコン基板上に集積された電界効果型トランジスタ チップが、基体上に形成された凹陥部に埋設されると共に、上記基体上に、上記ソ ース電極と一のリード細線を介して接続されたソース電極端子配線パターン、及び上 記ドレイン電極と他のリード細線を介して接続されたドレイン電極端子配線パターン が形成された半導体センサチップであって、上記電界効果型トランジスタチップ、ソ ース電極端子配線パターン、ドレイン電極端子配線パターン並びに上記一及び他の リード細線力 上記電界効果型トランジスタチップのゲート絶縁層、上記ソース電極 端子配線パターンのソース電極と接続されて 、な 、端部及び上記ドレイン電極端子 配線パターンのドレイン電極と接続されて 、な 、端部が露呈するように上記基体上 面と封止材層との間に封止されていることを特徴とする半導体センサチップ、及び この半導体センサチップを備える半導体センシング装置として、上記半導体センサチ ップと、該半導体センサチップがそのソース電極端子配線パターン及びドレイン電極 端子配線パターンの各々の露呈部分と直接又は異方性導電ゴムを介して着脱可能 に接続される電気信号入出力端子を備え、上記半導体センサチップを接続してその 電界効果型トランジスタチップにより検出された電気信号を計測する計測器とを具備 することを特徴とする半導体センシング装置を提供する。
[0028] 更に、本発明の半導体センサチップとして好適な第 2の態様として、ゲート絶縁層、 ソース電極及びドレイン電極がシリコン基板上に集積された電界効果型トランジスタ チップが、基体上に形成された凹陥部に埋設されると共に、上記基体上に、上記ソ ース電極と一のリード細線を介して接続されたソース電極端子配線パターン、及び上 記ドレイン電極と他のリード細線を介して接続されたドレイン電極端子配線パターン が形成された半導体センサチップであって、上記電界効果型トランジスタチップ、ソ ース電極端子配線パターン、ドレイン電極端子配線パターン並びに上記一及び他の リード細線力 上記電界効果型トランジスタチップのゲート絶縁層が露呈するように上 記基体上面と封止材層との間に封止されていると共に、上記基体の厚さ方向に貫通 して上記ソース電極端子配線パターンに接続し、上記基体下面側で端部が露呈する ソース電極端子配線パターンの延長配線、及び上記基体の厚さ方向に貫通して上 記ドレイン電極端子配線パターンに接続し、上記基体下面側で端部が露呈するドレ イン電極端子配線パターンの延長配線が配設されていることを特徴とする半導体セ ンサチップ、及び
この半導体センサチップを備える半導体センシング装置として、上記半導体センサチ ップと、該半導体センサチップがそのソース電極端子配線パターンの延長配線及び ドレイン電極端子配線パターンの延長配線の各々の露呈部分と直接又は異方性導 電ゴムを介して着脱可能に接続される電気信号入出力端子を備え、上記半導体セン サチップを接続してその電界効果型トランジスタチップにより検出された電気信号を 計測する計測器とを具備することを特徴とする半導体センシング装置を提供する。 これら第 1及び第 2の態様においては、基体上に電界効果型トランジスタチップとソ ース電極端子配線及びドレイン電極端子配線とが、固定されて封止されており、より 高い強度を得ることができる。また、電界効果型ドランジスタチップが基体上に形成さ れた凹陥部に埋設されると共に、ソース電極端子配線及びドレイン電極端子配線が 配線パターンとして基体上に形成されていることから、封止材で封止する面がほぼ平 らとなり、そのためこのような半導体センサチップにおいては、封止材による封止を、 例えば紫外線硬化性榭脂組成物などを、スクリーン印刷等の手法で塗布して紫外線 硬化性榭脂組成物を硬化させる方法を採用することができることから特に好適である 発明の効果 [0030] 本発明によれば、ゲート絶縁層力 のトランジスタ部分への水分やイオンの侵入を 遮断することが可能であり、液中測定用として特に好適な、高い検出感度を示す半 導体センシングデバイス及びこれを与える電界効果型トランジスタを提供することが できる。
[0031] また、本発明によれば、センサ部分と計測器部分とを簡単に分離でき、センサ部分 のデイスポーザルを可能にする。また、液体分析に対する十分な防水性、防液性を 備える実用性に優れた半導体センサチップ及び半導体センシング装置を提供するこ とがでさる。
図面の簡単な説明
[0032] [図 1]本発明（第 1の発明）の一例 (第 1の態様）に係る半導体センシング用電解効果 型トランジスタ及び半導体センシングデバイスを示す断面図である。
[図 2]本発明 (第 1の発明）の一例 (第 2の態様)に係る半導体センシング用電解効果 型トランジスタを製造する工程 (素子分離工程)を説明するための断面図である。
[図 3]本発明 (第 1の発明）の一例 (第 2の態様)に係る半導体センシング用電解効果 型トランジスタを製造する工程 (素子分離工程)を説明するための断面図である。
[図 4]本発明（第 1の発明）の一例 (第 2の態様）に係る半導体センシング用電解効果 型トランジスタを製造する工程 (素子分離工程カゝらゲート形成及びエクステンション形 成工程)を説明する断面図である。
[図 5]本発明（第 1の発明）の一例 (第 2の態様）に係る半導体センシング用電解効果 型トランジスタを製造する工程 (ゲート形成及びエクステンション形成工程カゝらサイド ウォール形成及びソース Zドレイン形成工程)を説明するための断面図である。
[図 6]本発明（第 1の発明）の一例 (第 2の態様）に係る半導体センシング用電解効果 型トランジスタを製造する工程 (サイドウォール形成及びソース Zドレイン形成工程） を説明するための断面図である。
[図 7]本発明 (第 1の発明）の一例 (第 2の態様)に係る半導体センシング用電解効果 型トランジスタを製造する工程 (M0配線 (Wプラグ)形成工程)を説明するための断 面図である。
[図 8]本発明（第 1の発明）の一例 (第 2の態様）に係る半導体センシング用電解効果 型トランジスタを製造する工程 (MO配線 (Wプラグ)形成工程)を説明するための断 面図である。
圆 9]本発明（第 1の発明）の一例 (第 2の態様）に係る半導体センシング用電解効果 型トランジスタを製造する工程 (M0配線 (Wプラグ)形成工程から Ml配線形成工程） を説明するための断面図である。
[図 10]本発明（第 1の発明）の一例 (第 2の態様）に係る半導体センシング用電解効果 型トランジスタを製造する工程 (Ml配線形成工程)を説明するための断面図である。
[図 11]本発明（第 1の発明）の一例 (第 2の態様）に係る半導体センシング用電解効果 型トランジスタを製造する工程 (Ml配線形成工程)を説明するための断面図である。
[図 12]本発明（第 1の発明）の一例 (第 2の態様）に係る半導体センシング用電解効果 型トランジスタ及びこれを製造する工程 (パッシベーシヨン膜形成及びゲート形成ェ 程)を説明するための断面図である。
[図 13]本発明（第 1の発明）の一例 (第 3の態様）に係る半導体センシング用電解効果 型トランジスタを製造する工程 (シリサイド化工程力も M0配線 (Wプラグ)形成工程） を説明するための断面図である。
[図 14]本発明（第 1の発明）の一例 (第 3の態様）に係る半導体センシング用電解効果 型トランジスタを製造する工程 (M0配線 (Wプラグ)形成工程)を説明するための断 面図である。
[図 15]本発明（第 1の発明）の一例 (第 3の態様）に係る半導体センシング用電解効果 型トランジスタ及びこれを製造する工程 (M0配線 (Wプラグ)形成工程)を説明するた めの断面図である。
[図 16]基板上に本発明（第 1の発明）の半導体センシング用電解効果型トランジスタ を複数設けた状態を示す説明図である。
圆 17]従来の半導体センシング用電解効果型トランジスタを製造する工程を説明す るための断面図である。
圆 18]従来の半導体センシング用電解効果型トランジスタを製造する工程を説明す るための断面図である。
圆 19]従来の半導体センシング用電解効果型トランジスタを製造する工程を説明す るための断面図である。
圆 20]電解効果型トランジスタとこれを備える半導体センシング装置を示す図であり、 (A)は電界効果型トランジスタを示す断面図、 (B)は電界効果型トランジスタを用い た半導体センシング装置の構成を示す概念図である。
圆 21]本発明（第 2の発明）の半導体センサチップの第 1の態様の一実施例を示す図 であり、（A)は平面図、（B)は側面図、（C)は封止材層で封止する前 (封止材層を取 り除いた状態)を示す平面図である。
[図 22]図 21の半導体センサチップの断面図であり、 (A) , (B)及び（C)は各々図 21 の A— A線、 B— B線及び C C線に沿つた断面図である。
[図 23]図 21の半導体センサチップの断面図であり、 (A) , (B)及び（C)は各々図 21 の D— D線、 E— E線及び F— F線に沿った断面図である。
[図 24]図 21の半導体センサチップの電界効果型トランジスタチップを示す図であり（ A)は平面図、（B)は側面図、（C)は (A)の X-X線に沿った断面図である。
圆 25]本発明（第 2の発明）の半導体センサチップの第 2の態様の一実施例を示す平 面図である。
[図 26]図 25の半導体センサチップの拡大図であり、 (A)は図 25の Y部分の拡大平 面図、 (B)は (C)の封止材層で封止する前 (封止材層を取り除!/、た状態)を示す平 面図である。
圆 27]図 25の半導体センサチップ及びこれと計測器とを接続した状態を示す図であ り、 (A)は図 25の Z— Z線に沿った断面図、（B)は (A)の電界効果型トランジスタチッ プの拡大断面図、（C)は (A)の半導体センサチップと計測器とを接続した状態を示 す断面図である。
圆 28]本発明（第 2の発明）の半導体センサチップの第 2の態様の別の実施例を示す 図であり、（A)は平面図、（B)は (A)の Z— Z線に沿った断面図である。
[図 29]本発明（第 2の発明）の他の態様の半導体センサチップ (カテーテルタイプの 半導体センサチップ）を示す図であり、 (A)は平面図、（B)は (A)の W— W線に沿つ た断面図、（C)は電界効果型トランジスタチップを示す断面図である。
符号の説明 1 シリコン基板
2 ゲート絶縁層
2a 第 1のシリコン酸ィ匕物層
2b シリコン窒化物層
2c 第 2のシリコン酸ィ匕物層
3 有機単分子膜
4 ゲート電極
5 ソース電極
6 ドレイン電極
7 チャンネル領域
100 シリコン基板
106a シリコン酸化物層
114 シリコン窒化物膜 (シリコン窒化物層)
114a シリコン窒化物層
117a シリコン酸化物層
111a 不純物注入層
111b 金属シリサイド層
116a W層
200 低抵抗層
K1 半導体センサチップ
K11 基体
K12 凹陥部
K2 電界効果型トランジスタチップ
K21 ゲート絶縁層
K22 ソース電極
K220 ソース電極貫通配線
K23 ドレイン電極
K230 ドレイン電極貫通配線 K32 ソース電極端子配線パターン
K320 ソース電極端子配線
K321 ソース電極端子配線パターンの延長配線
K33 ドレイン電極端子配線パターン
K330 ドレイン電極端子配線
K331 ドレイン電極端子配線パターンの延長配線
K42 リード細線 (一のリード細線）
K43 リード細線 (他のリード細線）
K5 封止材層
K50 封止材
K61 堰部材層
K62 ゴム層
K63 蓋
K7 計測器
K72, K73 電気信号入出力端子
K8 異方性導電ゴム
K91 液溜まり
K92 キヤビティ
発明を実施するための最良の形態及び実施例
[0034] 以下、本発明につき更に詳しく説明する。
[0035] [第 1の発明]
まず、本発明の第 1の発明について説明する。
本発明の第 1の発明において、半導体センシング用電界効果型トランジスタは、シリ コン上にゲート絶縁層が形成された電界効果型トランジスタであって、該ゲート絶縁 層上に、直接的な検出部として有機単分子膜を形成して用いる半導体センシングデ バイス用の電界効果型トランジスタにおいて、上記ゲート絶縁層が、第 1のシリコン酸 化物層上にシリコン窒化物層を介して第 2のシリコン酸ィ匕物層が積層されてなるシリ コン酸ィ匕物層 Zシリコン窒化物層 Zシリコン酸ィ匕物層の積層構造を有するものである 。なお、この積層構造は、積層構造を構成する上記の層と層との間に、ゲート絶縁層 としての機能を妨げない程度の厚さの他の層、例えば、各層の加工の際の、エツチン グの精度の向上を目的として常用されるエッチストッパ層などが存在するものであつ てもよい。
[0036] このような電界効果型トランジスタは、半導体イオンセンシング、バイオセンシングデ バイス用として好適に用 、られるもので、シリコン上に形成されたゲート絶縁層上に、 有機シラン単分子膜などの有機単分子膜を直接的な検出部として形成して、センシ ングデバイスとして用いることができる。即ち、このような半導体センシング用電界効 果型トランジスタの上記ゲート絶縁層上に有機単分子膜を直接的な検出部として形 成してなる、有機単分子膜 Zゲート絶縁層 Z半導体構造を有する半導体センシング デバイスを構成することができる。
[0037] 図 1 (A)は、本発明の第 1の発明の半導体センシング用電界効果型トランジスタの 一例 (第 1の態様)を示し、図 1 (B)はこれを用いてゲート絶縁層上に有機単分子膜を 形成した半導体センシングデバイスを示す。なお、図 1中、 1はシリコン基板、 2はゲ ート絶縁層、 3は有機単分子膜であり、また 4はゲート電極、 5はソース電極、 6はドレ イン電極、 7はチャンネル領域を示す。そして、本発明の第 1の発明においては、この ゲート絶縁層 2が、図 1 (C)に示されるように、第 1のシリコン酸ィ匕物層 2a上にシリコン 窒化物層 2bを介して第 2のシリコン酸ィ匕物層 2cが積層されてなるシリコン酸ィ匕物層
Zシリコン窒化物層 Zシリコン酸ィ匕物層の積層構造を有している。即ち、この場合、 第 1のシリコン酸ィ匕物層 2aはシリコン基板 1と接し、第 2のシリコン酸ィ匕物層 2cは、検 出部をなす有機単分子膜が形成される面として外部に露呈しており、水分やイオン 等の物質移動を遮断するように、第 1のシリコン酸ィ匕物層 2aと第 2のシリコン酸ィ匕物層 2cとの間にシリコン窒化物層 2bが形成されている。
[0038] そして、本発明の第 1の発明の電界効果型トランジスタを用いることによって、その ゲート絶縁層上に有機単分子膜を液面と接する箇所に局所的に形成し、これを直接 的な検出部とするデバイスを構成し、基本原理として表面上のイオン吸着'バイオ反 応等に伴う表面電位変化を電気信号として検出する半導体センシングデバイスとす ることがでさる。 [0039] なお、この場合、上記有機単分子膜は、 DNA、酵素、免疫等で修飾することができ
、また、必要に応じてレポーター分子を用いることも可能である。
[0040] 有機単分子膜としては有機シラン単分子膜が好ましくは、所用のノターユング手法 によりパターユングして形成することができる。
[0041] この有機シラン単分子膜に関しては、有機シラン分子を用い、ゲート絶縁層上に気 相化学反応又は液相反応によって形成し、有機シラン単分子膜はその最適化によつ て細密ノ ッキングされた膜が形成される。
[0042] この場合、有機シラン単分子膜としては、反応性の官能基、特にアミノ系の官能基（
NH NH C H N C H N—等）又はカルボキシル系の官能基 (一 COOH等
2 5 5 4 4
)を少なくとも 1個含有する炭素数 3— 20の直鎖状炭化水素基 (アルキル基等)を有 するアルコキシシランの単分子膜、非反応性の炭素数 8— 20の直鎖アルキル基又は フッ素化アルキル基を有するアルコキシシランの単分子膜が挙げられる。
[0043] この場合、ァミノ系の官能基、カルボキシル系の官能基等の反応性官能基の導入 は、このような官能基を有するアルコキシシランを用いるほか、このような官能基に置 換可能な基、例えば Br CN等のアミノ誘導基を有するアルコキシシランを用いて 単分子膜を形成後、これらァミノ誘導基をァミノ基に置換する方法で導入することが できる。
[0044] なお、アルコキシシランとしては、密着性等の点でトリアルコキシシランが好ましぐ またアルコキシ基としては炭素数 1一 4のアルコキシ基、特にメトキシ基、エトキシ基が 好ましい。
[0045] なお、上記アルコキシシランの具体例としては、 NH (CH ) Si (OC H )
2 2 3 2 5 3、 CH (C
3
H ) Si(OCH )、 CF (CF ) (CH ) Si (OCH )等が挙げられる。
2 17 3 3 3 2 7 2 2 3 3
[0046] 次に、図 2— 12を参照し、本発明の第 1の発明の半導体センシング用電界効果型ト ランジスタの他の態様 (第 2の態様）とその好適な製造方法について説明する。図 12 (B)は、半導体センシング用電界効果型トランジスタの一例を示し、この半導体セン シング用電界効果型トランジスタは、以下の方法で製造することができる。
Figure imgf000017_0001
まず、素子分離構造を形成する。基板として p型シリコン基板 100を用いることがで き、このシリコン基板 100を拡散炉に入れ、酸素又は水蒸気雰囲気下で加熱して、シ リコン基板 100の表面にシリコン酸ィ匕物膜 (熱酸ィ匕膜） 101を形成し（図 2 (A) )、次い で、加熱下、 CVDによりシラン及びアルゴンガスを導入してシリコン窒化物（Si N )膜
3 4
102を成膜する（図 2 (B) )。
[0048] 次に、シリコン窒化物膜 102上にレジスト膜を形成し、リソグラフィ一法によりレジスト をパター-ングして、所定の部分にレジストパターン 103を形成する（図 2 (C) )。この レジストパターン 103が積層されている領域が素子領域、レジストパターン 103が積 層されて ヽな ヽ領域が素子分離領域となる。
[0049] 次に、このレジストパターン 103をマスクとしてエッチングによりシリコン窒化物膜 10 2、シリコン酸ィ匕物膜 (熱酸ィ匕膜） 101をパターユングし、更に、シリコン基板 100の上 部もエッチングしてレジストパターン 103でマスクされた部分以外の部分が陥没する ように陥没部 (浅い溝） 100aを形成する（図 2 (D) )。この場合、この陥没部 (浅い溝） 100aの側面は斜度が 80度程度のテーパ面とすることが好ましい。
[0050] 次に、レジストパターン 103を剥離し、露呈した陥没部 100aの表面 (側面及び底面 )に熱酸ィ匕によりシリコン酸ィ匕物膜（内壁酸ィ匕膜） 101aを形成する（図 3 (A) )。これに より、上記したエッチングにより除かれな力つたシリコン酸ィ匕物膜 (熱酸ィ匕膜） 101と連 続するシリコン酸ィ匕物膜となる。
[0051] 次に、 CVDによりシラン及びアルゴンガスを導入してシリコン酸ィ匕物膜 104を、基板 上の全面に成膜し（図 3 (B) )、次いで、このシリコン酸化物膜 104を CMP (Chemica 1 Mechanical Polishing)法によりシリコン窒化物膜 102の上部と共に研磨除去し (図 3 (C) )、更に、露呈したシリコン窒化物膜 102をその下方のシリコン酸ィ匕物膜 10 1と共にエッチングにより除去する（図 3 (D) )。このエッチングは選択性の観点からゥ エツトエッチングが好適である。
[0052] そして、最後に、露呈したシリコン基板 100表面にシリコン酸ィ匕物膜 (犠牲酸ィ匕膜） 105を形成する（図 4 (A) )。これはイオン注入時のメタルコンタミネーシヨンや表面ダ メージを防止するための酸ィ匕膜である。このようにして素子分離が完了し STI (Shall ow Trench Isolation が形成される。
[0053] ゲート形成及びエクステンション形成工程 次に、常法又は RTP (Rapid Thermal Processing)法により、シリコン酸化物膜 (犠牲酸化膜) 105上に、シリコン酸ィ匕物を積層して、シリコン酸化物膜 (犠牲酸化膜 ) 105から連続する第 1のシリコン酸ィ匕物層となるシリコン酸ィ匕物膜 106を形成する（ 図 4 (B) )。この場合、シリコン酸ィ匕物膜 106の薄膜ィ匕を図るためには、 RTP法を採用 することが好ましく。この手法の採用が、 100— 130nmノードを更に下回る微細素子 形成には重要である。
[0054] 次に、 CVDによりセルファライメントマスクとして機能する A1膜 107を、基板上の全 面に成膜し（図 4 (C) )、更に、 A1膜 107上に、所望のサイズのゲートを形成するため のレジストパターン 108をフォトリソグラフィ一法により形成し（図 5 (A) )、レジストパタ ーン 108をマスクとして A1膜 107、シリコン酸化物膜 106及びシリコン酸化物膜 104 上部をエッチングにより除去し、レジストパターン 108を除去することにより、ゲート部 分にシリコン酸ィ匕物層 106aとパターユングされた A1膜 107aとの積層構造が形成さ れると共に、ソース Zドレイン形成部分のシリコン基板 100が再び露呈する（図 5 (B) )
[0055] 次に、ソースドレインエクステンション（SDエクステンション）を形成する。まず、この 場合、 p— MOS構造として、シリコン基板の露呈した表面部に、イオン注入法により、 エクステンション BF注入及びポケット'ヒ素注入により不純物を注入して、不純物注
2
入層 109を形成する（図 5 (C) )。
[0056] サイドウォール形成及びソース/ドレイン形成工程
次に、 CVDによりシリコン酸ィ匕物又はシリコン窒化物からなる絶縁膜 110を成膜し（ 図 5 (D) )、エッチバックにより、シリコン酸化物層 106a及び A1膜 107aの側面にサイ ドウオール 110aを形成する（図 6 (A) )。これにより、 A1膜 107a上面が再び露呈する 。次に、イオン注入により、 p— MOS構造として、露呈したシリコン基板の表面部に p 型不純物であるホウ素を注入することにより、不純物注入層 112が形成されると共に 、 A1膜 107aにも（図 6 (B) )ホウ素が注入され、ホウ素が導入された A1膜 111が形成 される。そして、イオン注入後、熱処理による拡散プロセス (不純物の活性化）を経て 、ソース Zドレインが形成される。通常、上述したエクステンション BF注入及びポケッ
2
ト ·ヒ素注入を浅 、接合と 、うのに対して、このソース/ドレイン形成を深 、接合と 、う [0057] MO配線 (Wプラグ）形成工程
次に、 MO配線 (Wプラグ)を形成する。まず、セルファライメントマスクであるホウ素 が導入された A1膜 111をゥエツトエッチングにより除去する（図 7 ( A) )。
[0058] そして、コンタクトホールを形成するために、例えばシリコン窒化物など力もなるエツ チストツバ層 113を、基板上の全面に形成し（図 7 (B) )、その上に、シリコン窒化物膜 (層間絶縁膜) 114を積層する（図 7 (C) )。これにより、ホウ素が導入された A1膜 111 が除去されて形成された空洞部にシリコン窒化物が充填される。なお、エッチストツバ 層 113としてシリコン窒化物を用いた場合は、シリコン窒化物膜 (層間絶縁膜） 114は 、エッチストッパ層 113と一体でシリコン窒化物層をなすことになる。
[0059] 次に、 CMP法によりシリコン窒化物膜 (層間絶縁膜） 114の表面を平坦ィ匕した後、 フォトリソグラフィ一法により、ソース及びドレインのコンタクトホール 115を形成する（ 図 8 (A) )。なお、エッチストツバ層 113の形成は、必ずしも必要はないが、所定部分 のオーバーエッチングを防止する観点から、エッチストッパ層 113の形成は好適であ る。
[0060] 次に、コンタクトホール 115底部のエッチストッパ層 113を、エッチングにより除去す ることにより、不純物注入層 112表面をコンタクトホール 115に露呈させ（図 8 (B) )、 次いで、コンタクトホール 115内面に Tiノ リアメタル層を形成した後、コンタクトホール 115内部をメタル CVDにより Wで充填し、基板上の全面に W膜 116を形成する（図 8 (C) )。そして、 CMPによりサイドウォール 110の上端を除去する位置まで研磨除去 して、 MO配線 (Wプラグ）が形成される（図 9 (A) )。これにより、ホウ素が導入された A 1膜 111が除去されて形成された空洞部に充填されたシリコン窒化物層 114aの上面 が露呈する。
[0061] Ml配線形成工程
次に、 p— TEOSを用いた CVD法により基板上の全面にシリコン酸ィ匕物（SiO )膜 1
2
17を形成し（図 9 (B) )、フォトリソグラフィ一法により、コンタクトホール 118を形成し（ 図 10 (A) )、コンタクトホール 118内部を CVDにより A1で充填し、基板上の全面に A1 膜 119をスパッタリングにより形成する（図 10 (B) )。 [0062] 次に、コンタクトホール 118の上方の Al膜 119上に、 A1膜 119を配線パターンとし て形成するためのレジストパターン 120を形成し（図 11 (A) )、フォトリソグラフィ一法 により A1膜 119をパターユングし、レジストパターン 120を除去することにより Ml配線 (A1配線） 121が形成される（図 11 (B) )。
[0063] パッシベーシヨン膜形成及びゲート形成工程
最後に A1配線 121を被覆するように、基板上の全面にパッシベーシヨン膜 (シリコン 窒化物膜） 122を形成し（図 12 (A) )、フォトリソグラフィ一法により A1配線を露呈させ ると共に、シリコン酸ィ匕物（SiO )膜 117のシリコン窒化物層 114a上方に位置する部
2
分を露呈 (この場合は、シリコン酸ィ匕物（SiO )膜 117の上部が陥没するように）させ
2
て、シリコン窒化物層 114a上のシリコン酸化物層 117aを第 2のシリコン酸化物層とし 、ゲート 123が形成される（図 12 (B) )。
[0064] 以上の工程により、この半導体センシング用電界効果型トランジスタを製造すること ができ、この態様においては、シリコン基板 100上に、第 1のシリコン酸ィ匕物層として シリコン酸化物層 106a、シリコン窒化物層としてシリコン窒化物層 114a、第 2のシリコ ン酸ィ匕物層としてシリコン酸ィ匕物層 117aが積層されており、これらによってシリコン酸 化物層 Zシリコン窒化物層 Zシリコン酸ィ匕物層の積層構造によりゲート絶縁層が構 成されている。そして、ゲート 123のシリコン酸ィ匕物層 117a上に有機単分子膜を形 成すれば、半導体センシングデバイスとすることができる。
[0065] また、本発明の第 1の発明の半導体センシング用電界効果型トランジスタとしては、 そのゲート絶縁層内に、更に低抵抗層が埋設されているものも好適である。このよう なものとしては、第 1のシリコン酸ィ匕物層上にシリコン窒化物層を介して第 2のシリコン 酸ィ匕物層が積層されてなる積層構造の内部、特にシリコン窒化物層の一部が低抵抗 層で置換された構造のものが挙げられる。
[0066] このような低抵抗層を形成した半導体センシング用電界効果型トランジスタ (第 3の 態様）とその好適な製造方法について、図 13— 15を参照して説明する。図 15 (B)は 、低抵抗層を埋設された半導体センシング用電界効果型トランジスタの一例を示す。 この半導体センシング用電界効果型トランジスタの場合は、第 1のシリコン酸ィ匕物層 をなすシリコン酸化物層 106aと第 2のシリコン酸化物層をなすシリコン酸化物層 117 aとの間の、シリコン窒化物層をなすシリコン窒化物膜 (層間絶縁膜) 114中を貫通し て、シリコン酸化物層 106a及びシリコン酸化物層 117aに接する低抵抗層 200が形 成されており、この場合、低抵抗層 200は、シリコン酸ィ匕物層 106a側力も不純物注 入層（ホウ素が注入された Si膜） 11 la、金属シリサイド層 11 lb及び W層 116aが順 に積層された構成となって 、る。このような半導体センシング用電界効果型トランジス タは、以下の方法で製造することができる。
[0067] 素子分離形成、ゲート形成及びエクステンション形成、並びにサイドウォール形成 及びソース Zドレイン形成の各工程は、上述した第 2の態様（図 2 (A)—図 6 (B) )と 同様とすることができ、特に、上述した第 2の態様において形成した A1膜を多結晶シ リコン (ポリシリコン）とすることもでき、この場合、ホウ素のイオン注入により不純物注 入層 112が形成されると共に、ホウ素が注入された A1膜の代わりにホウ素が注入され た Si膜 11 laが形成される。
[0068] この場合、ソース Zドレイン形成工程に続 、て、シリサイド化工程を経て MO配線形 成工程を実施する。
[0069] シリサイド化工程
上述したホウ素を注入したソース、ドレイン及びゲートの抵抗を低下させ、更に、シ グナル検出の高速ィ匕を図るため、シリサイド化工程を実施する。この場合、まずスパッ タリングにより、基板上の全面に金属薄膜を成膜して熱処理をすることにより、不純物 注入層（ホウ素が注入された Si膜） 11 laの上部がシリサイド化されて金属シリサイド 層 11 lbとなると共に、不純物注入層 112の上部がシリサイド化されて金属シリサイド 層 112aとなる（図 13 (A) )。なお、シリサイドィ匕に寄与しな力つた金属薄膜は、ゥエツ トエッチングの選択性を利用して除去される。金属薄膜の材質としては、 Co、 Ni、 Pt 等を用いることが可能であり、各々コバルトシリサイド、ニッケルシリサイド、白金シリサ イドが形成される。
[0070] MO配線 (Wプラグ）形成工程
次に、 MO配線 (Wプラグ)を形成する。まず、コンタクトホールを形成するために、 例えばシリコン窒化物など力もなるエッチストッパ層 113を、基板上の全面に形成し（ 図 13 (B) )、その上に、シリコン窒化物膜 (層間絶縁膜) 114を積層する（図 13 (C) )。 [0071] 次に、 CMP法によりシリコン窒化物膜 (層間絶縁膜） 114の表面を平坦ィ匕した後、 フォトリソグラフィ一法により、ソース、ドレイン及びゲートの上方にコンタクトホール 11 5を形成する（図 14 (A) )。なお、エッチストッパ層 113の形成は、必ずしも必要はな いが、所定部分のオーバーエッチングを防止する観点から、エッチストッパ層 113の 形成は好適である。
[0072] 次に、コンタクトホール 115底部のエッチストッパ層 113を、エッチングにより除去す ることにより、金属シリサイド層 11 lb及び金属シリサイド層 112aをコンタクトホール 11 5に露呈させ（図 14 (B) )、次いで、コンタクトホール 115内面に TiZTiNバリアメタル 層を形成した後、コンタクトホール 115内部をメタル CVDにより Wで充填し、基板上 の全面に W膜 116を形成する（図 14 (C) )。そして、 CMPによりシリコン窒化物膜 11 4上の W膜 116を除去する位置まで研磨除去して、 MO配線 (Wプラグ）が形成される (図 15 (A) )。
[0073] MO配線形成工程以降は、上述した第 2の態様と同様とすることができ、 Ml配線形 成、並びにパッシベーシヨン膜及びゲートの形成の各工程を経て、このような半導体 センシング用電界効果型トランジスタを製造することができる。なお、図 13— 15にお いて、上述した第 2の態様と同様の工程で形成された部分については、同一の符号 を付してその説明を省略する。
[0074] この態様においては、シリコン基板 100上に、第 1のシリコン酸ィ匕物層としてシリコン 酸ィ匕物層 106a、シリコン窒化物層としてシリコン窒化物膜 114、第 2のシリコン酸ィ匕 物層としてシリコン酸ィ匕物層 117aが積層されると共に、シリコン窒化物膜 114の一部 1S 不純物注入層 l l la、金属シリサイド層 11 lb及び W層 116aが順に積層された 低抵抗層 200により置換され、この低抵抗層 200が、シリコン酸ィ匕物層/シリコン窒 化物層 Zシリコン酸ィ匕物層の積層構造内部に埋設されたゲート絶縁層が形成されて いる。そして、ゲート 123のシリコン酸ィ匕物層 117a上に有機単分子膜を形成すれば 、半導体センシングデバイスとすることができる。
[0075] なお、 p型シリコン基板の代わりに n型シリコン基板を用いることも可能である。この 場合、ソースドレインエクステンション (SDエクステンション)の形成は、 n— MOS構造 として、シリコン基板の露呈した表面部に、イオン注入法により、エクステンション'ヒ素 注入、及びポケット BF注入又はポケット 'イリジウム注入により不純物を導入して、不
2
純物導入層 109を形成すればよぐまた、 n— MOS (シリコン基板の露呈した表面部） に n型不純物であるヒ素を注入することにより、不純物注入層 112を形成すればょ ヽ
[0076] 更に、図 16 (A) , (B)に示されるように、上述した電界効果型トランジスタ構造をシ リコン基板上に複数設ければ、同時に複数のセンシングが可能なデバイスを構成す ることも可能である。この場合、図 16 (A)に示されるように、個々のセンサ部（ゲート、 ソース及びドレイン）に各々ソース電極とドレイン電極とを設けることも、図 16 (B)に示 されるように、ソース電極とドレイン電極とを共通化してセンサ部を集積することも可能 である。また、基板を p型シリコン基板又は n型シリコン基板としたもののみならず、 p— MOSと n— MOSとを交互に配置した c MOSとして構成することも可能である。なお 、図 16中、 21ίまゲート、 22ίまソース、 22aiまソース電極、 23ίまド、レイン、 23aiまド、レイ ン電極である。
[0077] [第 2の発明]
次に、本発明の第 2の発明について説明する。
本発明の第 2の発明の半導体センサチップは、ゲート絶縁層、ソース電極及びドレ イン電極がシリコン基板上に集積された電界効果型トランジスタチップと、上記ソース 電極と接続されたソース電極端子配線と、上記ドレイン電極と接続されたドレイン電 極端子配線とを備える半導体センサチップであり、上記電界効果型トランジスタチッ プ、ソース電極端子配線及びドレイン電極端子配線が、上記電界効果型トランジスタ チップのゲート絶縁層、上記ソース電極端子配線のソース電極と接続されて 、な!/ヽ 端部及び上記ドレイン電極端子配線のドレイン電極と接続されて 、な 、端部が露呈 するように封止材により、又は上記電界効果型トランジスタチップ、ソース電極端子配 線及びドレイン電極端子配線が設置される基体と封止材とにより封止されているもの である。
[0078] 本発明の第 2の発明の半導体センサチップの電界効果型トランジスタチップとして は、例えば、特開 2004— 4007号公報 (特許文献 1)や、 Jpn. J. Appl. Phys. , Vol. 43, No. 1A/B, 2004, pp. L105— 107 (非特許文献 1)で本発明者ら が報告した構成の電界効果型トランジスタが挙げられ、例えば、図 20 (A)に示される ような、シリコン基板 K20上にシリコン酸ィ匕物膜等力もなるゲート絶縁層 K21、ソース 電極 Κ22、ドレイン電極 Κ23を積層すると共に、ソース電極 Κ22及びソース電極 Κ2 3の各々の下方にチャンネル領域 Κ24, Κ24を設け、被検物質の有無又はその量を ソース電極 Κ22及びソース電極 Κ23の各々の下方に設けられたチャンネル領域 Κ2 4, Κ24を介して各々の電極側で測定される表面電位変化により検出するように構成 したものである。なお、図 20中、 Κ25はフィールド酸ィ匕膜、 Κ26は保護用酸ィ匕膜であ る。また、上述した第 1の発明の電界効果型トランジスタも好適である。
[0079] このような電界効果型トランジスタを用いて半導体センシングを実施する場合、例え ば、図 20 (B)に示されるように、上記したような電界効果型トランジスタのゲート絶縁 層 K21上に直接的な検出部として有機単分子 HK27を設けると共に、有機単分子 膜 Κ27の近傍にゲート電極 Κ28を設け、このゲート電極 Κ28と、ソース電極 Κ22及 びドレイン電極 Κ23とを電源及び電流計等の計器を介して接続した半導体センシン グ装置を構成し、被検液 sを有機単分子 HK27とゲート電極 Κ28との双方に接触さ せることによりセンシングが可能である力 本発明の第 2の発明の半導体センサチッ プは、このような半導体センシング装置のセンサ部分、即ち、電界効果型トランジスタ と、ソース電極及びドレイン電極の各々に接続される配線の一部とを、計測器部分か ら計測器部分と着脱可能に分離した構成のものである。なお、図 20 (B)中、 aは電流 計、 eは接地 (アース）、 pは直流電源である。
[0080] 本発明の第 2の発明の半導体センサチップは、計測器 (電源、測定計器などが含ま れる）として機能する部分を有しておらず、センサ部分として必須の構成である電界 効果型トランジスタチップ並びにソース電極端子配線及びドレイン電極端子配線を基 本構成として備えるものである。従って、この半導体センサチップはセンサ部分のより 実用的なデイスポーザルが可能である。また、微小な精密部品である電界効果型トラ ンジスタチップや、これに接続される微細なソース電極端子配線及びドレイン電極端 子配線を封止材により、又は電界効果型トランジスタチップ、ソース電極端子配線及 びドレイン電極端子配線が設置される基体と封止材とにより封止することにより、半導 体センサチップが、その取り扱い上必要な十分な強度を備えるものになる。 [0081] 更に、本発明の第 2の発明の半導体センサチップは、半導体センサチップにおいて 、その機能上外部に露呈していることが必須である電界効果型トランジスタのゲート 絶縁層と、半導体センサチップで検出された電気信号の計測器への導通路をなすソ ース電極端子配線及びドレイン電極端子配線の端部が外部に露呈したものであり、 ソース電極端子配線及びドレイン電極端子配線の端部を電気信号入出力端子と接 続することにより、センサ部分と計測器部分を備える半導体センシング装置が構成さ れ、電界効果型トランジスタチップのゲート絶縁層上に、直接的な検出部として有機 単分子膜を形成し、検出部を被検液と接触させることにより半導体センシングが可能 となる。
[0082] 次に、本発明の第 2の発明の半導体センサチップとして好適な態様について図面 を参照して更に詳しく説明する。
まず、本発明の第 2の発明の半導体センサチップとして好適な第 1の態様について 説明する。この第 1の態様は、ゲート絶縁層、ソース電極及びドレイン電極がシリコン 基板上に集積された電界効果型トランジスタチップが、基体上に形成された凹陥部 に埋設されると共に、基体上に、ソース電極と一のリード細線を介して接続されたソー ス電極端子配線パターン、及びドレイン電極と他のリード細線を介して接続されたド レイン電極端子配線パターンが形成された半導体センサチップであり、電界効果型ト ランジスタチップ、ソース電極端子配線パターン、ドレイン電極端子配線パターン並 びに一及び他のリード細線力 電界効果型トランジスタチップのゲート絶縁層、ソース 電極端子配線パターンのソース電極と接続されて!、な!、端部及びドレイン電極端子 配線パターンのドレイン電極と接続されて 、な 、端部が露呈するように基体上面と封 止材層との間に封止されているものである。
[0083] 図 21— 24に、この第 1の態様の具体的な実施例を示す。この半導体センサチップ K1は、基体 K11上に、電界効果型トランジスタチップ K2、ソース電極端子配線パタ ーン Κ32、ドレイン電極端子配線パターン Κ33、リード細線（一のリード細線) Κ42及 びリード細線 (他のリード細線) Κ43が配設され、これらが封止材層 Κ5で基体 K11と の間に封止された構造のものであり、この第 1の態様は、液体に検出部を浸漬して用 V、るもの、検出部に液体を滴下して用いるものの 、ずれにも好適である。 [0084] 基体 Kl 1は平板状の小片で、配線パターンの形成や、加工性等の観点カゝらガラス エポキシ基板を好適に用いることができる。この基体 K11上には、電界効果型トラン ジスタチップ K2を埋設するための、深さが電界効果型トランジスタチップ K2の厚さ程 度の凹陥部（ザダリ） K12が形成されており、電界効果型トランジスタチップ K2はこの 凹陥部 K12にダイスボンディング等の手法により埋設される。
[0085] 本発明の第 2の発明において、半導体センサチップの電界効果型トランジスタチッ プとしては、上述したようなものを用いることができる力 この例の半導体センサチップ の場合、ソース電極 K22及びドレイン電極 K23は、図 24に示されるように、各々電界 効果型トランジスタチップ K2の上面に延出されて電界効果型トランジスタチップ K2 の上面に形成した配線パターン (アルミ配線パターン) K22a, K23aの一端と接続さ れ、更に、配線パターン (アルミ配線パターン) K22a, K23aの他端部は、リード細線 K42, K43との接続部としてボンディングパット（アルミパット) K22b, K23bとして形 成されて、これらにリード細線 K42, K43が各々接続されている。なお、図 21— 24中 、 K20はシリコン基板、 K21はゲート絶縁層、 K24はチャンネル領域、 K25はフィー ルド酸ィ匕膜、 K26は保護用酸ィ匕膜である。
[0086] また、基体 K11上にはソース電極端子配線パターン K32及びドレイン電極端子配 線パターン K33が形成されている。この場合、ソース電極端子配線パターン K32及 びドレイン電極端子配線パターン K33は、各々銅線パターン K32a, K33aをベース とし、この銅線パターン K32a, K33aの両端部上には Ni— P層 K32b, K33bと金層 K32c, K33cとが積層されている。このような配線パターンは、めっき等の従来公知 の手法で形成可能である。そして、ソース電極端子配線パターン K32及びドレイン電 極端子配線パターン K33の電界効果型トランジスタチップ K2側の端部の金層 K32c , K33cと前述のボンディングパット（アルミパット) K22b, K23bとの間にリード細線 K 42, K43が各々架橋されて両者が接続されている。このリード細線 K42, K43の接 続はワイヤーボンディングの手法により可能である。
[0087] そして、電界効果型トランジスタチップ K2、ソース電極端子配線パターン Κ32、ドレ イン電極端子配線パターン Κ33及びリード細線 Κ42, Κ43は、電界効果型トランジス タチップ Κ2のゲート絶縁層 Κ21、ソース電極端子配線パターン Κ32のリード細線（ 一のリード細線) K42と接続されて 、な 、端部及びドレイン電極端子配線パターン K 32のリード細線 (他のリード細線) K43と接続されて 、な 、端部が露呈するように（こ れらの部分が封止されな 、ように）基体 Kl 1上面と封止材層 K5との間に封止され、 封止されて 、な 、ゲート絶縁層 K21部分に後述するように検出部が形成され、また 封止されて ヽな ヅース電極端子配線パターン K32及びドレイン電極端子配線パタ ーン K33の露呈した端部が、後述する計測器の電気信号入出力端子と接続される。
[0088] また、このような半導体センサチップを用いることにより、半導体センサチップと、半 導体センサチップがそのソース電極端子配線パターン及びドレイン電極端子配線パ ターンの各々の露呈部分と直接又は異方性導電ゴムを介して着脱可能に接続される 電気信号入出力端子を備え、半導体センサチップを接続してその電界効果型トラン ジスタチップにより検出された電気信号を計測する計測器とを具備する半導体センシ ング装置を構成することができる。この場合、半導体センサチップと計測器本体との 接続には、接続部の防水性、防液性を得ることができる方法、例えば、 Oリング等によ るシーリングが適用でき、接続部の固定には、ネジゃクランプが使用できる。
[0089] 特に、半導体センサチップのソース電極端子配線パターン及びドレイン電極端子 配線パターンの各々の露呈部分と、計測器の電気信号入出力端子との接続に異方 性導電ゴムを用いることが好適である。異方性導電ゴムを、ソース電極端子配線バタ ーン及びドレイン電極端子配線パターンの露呈部分と、計測器の電気信号入出力端 子とで挟持するようにして接続すれば、異方性導電ゴムの導電性によって導通が確 保できると共に、異方性導電ゴムの弾性による高い密着性と、外力に弱い半導体セ ンサチップを密着させて接続するための押圧力に対する緩衝作用とが得られ、より確 実かつ安定なセンサチップと計測器との導通が確保できる。
[0090] 次に、本発明の第 2の発明の半導体センサチップとして好適な第 2の態様について 説明する。
この第 2の態様は、ゲート絶縁層、ソース電極及びドレイン電極がシリコン基板上に 集積された電界効果型トランジスタチップが、基体上に形成された凹陥部に埋設され ると共に、基体上に、ソース電極と一のリード細線を介して接続されたソース電極端 子配線パターン、及びドレイン電極と他のリード細線を介して接続されたドレイン電極 端子配線パターンが形成された半導体センサチップであり、電界効果型トランジスタ チップ、ソース電極端子配線パターン、ドレイン電極端子配線パターン並びに一及び 他のリード細線力 電界効果型トランジスタチップのゲート絶縁層が露呈するように基 体上面と封止材層との間に封止されていると共に、基体の厚さ方向に貫通してソース 電極端子配線パターンに接続し、基体下面側で端部が露呈するソース電極端子配 線パターンの延長配線、及び基体の厚さ方向に貫通してドレイン電極端子配線パタ ーンに接続し、基体下面側で端部が露呈するドレイン電極端子配線パターンの延長 配線が配設されて 、るものである。
[0091] 図 25— 28に、この第 2の態様の具体的な実施例を示す。この半導体センサチップ K1は、基体 K11上に、電界効果型トランジスタチップ K2、ソース電極端子配線パタ ーン Κ32, Κ32、ドレイン電極端子配線パターン Κ33, Κ33、リード細線（一のリード 細線) Κ42, Κ42、リード細線 (他のリード細線) Κ43, Κ43が配設され、これらが封 止材層 Κ5で基体 K11との間に封止された構造のものであり、この第 2の態様は、特 に、検出部に液体を滴下して用いるものとして好適である。
[0092] 基体 Kl 1は平板状の小片で、配線パターンの形成や、加工性等の観点カゝらガラス エポキシ基板を好適に用いることができる。この基体 K11上には、電界効果型トラン ジスタチップ Κ2を埋設するための、深さが電界効果型トランジスタチップ Κ2の厚さ程 度の凹陥部 (ザダリ) K12が形成されており、この凹陥部 K12に電界効果型トランジ スタチップ Κ2がダイスボンディング等の手法により埋設される。
[0093] 本発明の第 2の発明において、半導体センサチップの電界効果型トランジスタチッ プとしては、上述したようなものを用いることができる力 この例の半導体センサチップ の場合、図 26 (B)に示されるように、電界効果型トランジスタチップ Κ2上に、 2つの ゲート絶縁層 K21, K21が形成されたものを示している。また、ソース電極 Κ22, Κ2 2及びドレイン電極 Κ23, Κ23は、各々電界効果型トランジスタチップ Κ2の上面に延 出されて電界効果型トランジスタチップ Κ2の上面に形成した配線パターン (アルミ配 線パターン) K22a, K22a, K23a, K23aの一端と接続され、更に、配線パターン（ ァノレミ酉己線ノ《ターン) K22a, K22a, K23a, K23aの他端咅は、リード糸田線 K42, K4 2, K43, K43との接続部としてボンディングパット（アルミパット） K22b, K22b, K2 3b, K23bとして形成されて、これらにリード細線 K42, K42, K43, K43が各々接 続されている。なお、図 25— 27中、 K20はシリコン基板、 K24はチャンネル領域、 K 25はフィールド酸ィ匕膜、 K26は保護用酸ィ匕膜である。
[0094] また、基体 K11上にはソース電極端子配線パターン K32, K32及びドレイン電極 端子配線パターン K33, K33が形成されている。この場合、ソース電極端子配線パ ターン K32, K32及びドレイン電極端子配線パターン K33, K33は、銅線パターン K32a, K32a, K33a, K33aをベースとし、この銅線ノ《ターン K32a, K32a, K33a , K33a上には Νト Ρ層 K32b, K32b, K33b, K33bと金層 K32c, K32c, K33c, K33cとが積層されたものになっている。このような配線パターンは、めっき等の従来 公知の手法で形成可能である。そして、ソース電極端子配線パターン K32, K32及 びドレイン電極端子配線パターン K33, K33各々の電界効果型トランジスタチップ K 2側の端部の金層 K32c, K32c, K33c, K33cと前述のボンディングパット（アルミパ ット） K22b, K22b, K23b, K23bとの間にリード糸田線 K42, K42, K43, K43力 S各 々接続されている。このリード細線の接続はワイヤーボンディングの手法により可能で ある。
[0095] そして、電界効果型トランジスタチップ K2、ソース電極端子配線パターン Κ32, Κ3 2、ドレイン電極端子配線パターン Κ33, Κ33及びリード細線 Κ42, Κ42, Κ43, Κ4 3は、電界効果型トランジスタチップ Κ2のゲート絶縁層 K21, K21が露呈するように（ この部分が封止されな ヽように）基体 Kl 1上面と封止材層 Κ5との間に封止され、封 止されて ヽな 、ゲート絶縁層 K21の部分に後述するように検出部が形成される。
[0096] この第 2の態様においては、基体 K11の厚さ方向に貫通してソース電極端子配線 パターン Κ32, Κ32 (銅線パターン K32a, K32a)の下面に接続し、基体 K11下面 側で端部が露呈するソース電極端子配線パターンの延長配線 K321, K321、及び 基体 K11の厚さ方向に貫通してドレイン電極端子配線パターン Κ33, Κ33 (銅線パ ターン K33a, K33a)の下面に接続し、基体 K11下面側で端部が露呈するドレイン 電極端子配線パターンの延長配線 K331, K331が配設されている。これらソース電 極端子配線パターンの延長配線 K321, K321及びドレイン電極端子配線パターン の延長配線 K331, K331の各々の露呈した側の端部はパット状に形成されており、 ソース電極端子配線パターンの延長配線 K321, K321及びドレイン電極端子配線 パターンの延長配線 K331, K331の露呈した端部 (パット状の端子）が、後述する計 測器の電気信号入出力端子と接続される。
[0097] また、このような半導体センサチップを用いることにより、半導体センサチップと、該 半導体センサチップがそのソース電極端子配線パターンの延長配線及びドレイン電 極端子配線パターンの延長配線の各々の露呈部分と直接又は異方性導電ゴムを介 して着脱可能に接続される電気信号入出力端子を備え、半導体センサチップを接続 してその電界効果型トランジスタチップにより検出された電気信号を計測する計測器 とを具備する半導体センシング装置を構成することができる。この場合、半導体セン サチップと計測器本体との接続には、接続部の防水性、防液性を得ることができる方 法、例えば、 Oリング等によるシーリングが適用でき、接続部の固定には、ネジゃクラ ンプが使用できる。
[0098] 特に、半導体センサチップのソース電極端子配線パターンの延長配線及びドレイン 電極端子配線パターンの延長配線の各々の露呈部分と、計測器の電気信号入出力 端子との接続に異方性導電ゴムを用いることが好適である。異方性導電ゴムを、ソー ス電極端子配線パターンの延長配線及びドレイン電極端子配線パターンの延長配 線の露呈部分と、計測器の電気信号入出力端子とで挟持するようにして接続すれば 、異方性導電ゴムの導電性によって導通が確保できると共に、異方性導電ゴムの弾 性による高 、密着性と、外力に弱 、半導体センサチップを密着させて接続するため の押圧力に対する緩衝作用が得られ、より確実かつ安定にセンサチップと計測器と の導通が確保できる。
[0099] 具体的には、図 27 (C)に示されるように、半導体センサチップ K1のソース電極端 子配線パターンの延長配線 K321, K321及びドレイン電極端子配線パターンの延 長配線 K331, K331と、これら各々に対向する位置に設けられた計測器 K7の電気 信号入出力端子 K72, K72, K73, K73との間に、異方性導電ゴム K8, K8, K8, K8を各々配置し、半導体センサチップ K1と計測器 K7とを両側力 押圧して、ソース 電極端子配線パターンの延長配線 K321, K321及びドレイン電極端子配線パター ンの延長配線 K331, K331と、異方性導電ゴム K8, K8, K8, K8と、電気信号入 出力端子 K72, K72, K73, K73とを各々密着させることにより半導体センサチップ K1と計測器 K7とを導通させることができる。なお、図 27 (C)中、 cは半導体センサチ ップ K1と検出器 K7との押圧力を保持するクランプである。
[0100] 上述した第 1及び第 2の態様においては、電界効果型ドランジスタチップが基体上 に形成された凹陥部に埋設されると共に、ソース電極端子配線及びドレイン電極端 子配線が配線パターンとして基体上に形成されて！ヽることから、封止材で封止する面 がほぼ平らである。そのためこのような半導体センサチップにおいては、封止材によ る封止を、例えば紫外線硬化性榭脂組成物などを、スクリーン印刷等の手法で塗布 して紫外線硬化性榭脂組成物を硬化させる方法を採用することができる。
[0101] また、上述した第 1及び第 2の態様においては、検出部に液体を滴下する方法で半 導体センサチップを用いる場合、封止材層上に液溜まり（デイツビングエリヤ）を形成 することも好適である。
[0102] 具体的には、図 25— 27に示されるように、ゲート絶縁層 K21, K21の露呈部を囲 む半導体センサチップ K1の封止材層 K5上に、所定の容積の液溜まり K91を形成 するように、堰部材層 K61を積層することができる。特に、半導体センサチップ K1と 計測器 K7とを両側力ゝら押圧して配線パターン又は配線パターンの延長配線と電気 信号入出力端子とを接続する場合、図 27に示されるように、堰部材層 K61の封止材 層 K5との間にゴム層 K62を設ければ、ソース電極端子配線パターンの延長配線 K3 21, K321及びドレイン電極端子配線パターンの延長配線 K331, K331の端部と 電気信号入出力端子 K72, K72, K73, K73との接続の際の押圧力に対して、半 導体センサデバイスへの衝撃緩衝機能を付与することが可能であることから特に好 適である。
[0103] 更に、ゲート絶縁層 K21, K21の露呈部を囲む半導体センサチップ K1の封止材 層 K5上に、被検液の流路となるように所定の容積のキヤビティ K92を形成することも 好適である。
[0104] 具体的には、図 28に示されるように、ゲート絶縁層 K21, K21の露呈部を含む半 導体センサチップ K1の封止材層 K5上に、被検液の流路となる被検液の流入口 K6 3a及び排出口 K63bを有するキヤビティ K92を形成する蓋 K63を設ければ、被検液 を半導体センサチップの検出部に連続的に流通させて接触させることができる。なお
、この場合も、図 28に示されるように、蓋 K63の封止材層 K5側にゴム層 K62を設け れば、上述した堰部材層 K61と同様に衝撃緩衝機能を付与することが可能である。 なお、図 28中、図 25— 27で示したものと同一の部位は、同一の符号を付してその説 明を省略する。
[0105] 更に、本発明の第 2の発明の半導体センサチップとしては、図 29 (A)及び (B)に示 されるようなカテーテルタイプのものも好適である。この場合、電界効果型トランジスタ チップ K2と、ソース電極（図示省略）と接続されたソース電極端子配線 K320と、ドレ イン電極（図示省略）と接続されたドレイン電極端子配線 K330とが、トランジスタチッ プ K2のゲート絶縁層 K21、ソース電極端子配線 Κ320のソース電極（図示省略）と 接続されて 、な 、端部及びドレイン電極端子配線 Κ330のドレイン電極（図示省略） と接続されて 、な 、端部が露呈するように封止材 Κ50により封止されて 、る。なお、 図 29 (Α)及び（Β)中、 wはカテーテルの芯軸である。
[0106] このようなカテーテルタイプの半導体センサチップの場合、電界効果型トランジスタ として、上述したようなものを用いることも可能である力 ソース電極とソース電極配線 、及びドレイン電極とドレイン電極配線の接続部をカテーテルの中心部に設けること が好まし!/、ことから、電界効果型トランジスタのシリコン基板の厚さ方向に貫通して一 端がソース電極に接続し、他端がシリコン基板下面側で露呈するソース電極貫通配 線、及びシリコン基板の厚さ方向に貫通して一端がドレイン電極端子に接続し、他端 がシリコン基板下面側で露呈するドレイン電極貫通配線を設けて、ソース電極のソー ス電極配線との接続部、及びドレイン電極のドレイン電極配線との接続部をシリコン 基板の下面側に設けたものが好適である。
[0107] このようなものとして、具体的には、図 29 (C)に示されるような、シリコン基板 Κ20の 厚さ方向に貫通して一端力 Sソース電極 Κ22下面に接続し、他端がシリコン基板 Κ20 下面側で露呈するソース電極貫通配線 Κ220、及びシリコン基板 Κ20の厚さ方向に 貫通して一端がドレイン電極 Κ23の下面に接続し、他端がシリコン基板 Κ20下面側 で露呈するドレイン電極貫通配線 Κ230が配設されたものが挙げられる。なお、図 29 中、 K21はゲート絶縁層、 Κ24はチャンネル領域、 Κ26は保護用酸ィ匕膜である。 [0108] このようなカテーテルタイプの半導体センサチップの場合、血管中を流れる血液中 の成分変化をリアルタイムで迅速に計測することが可能であり、例えば、血中の pH 二酸化炭素濃度、酸素濃度の変化や特定の生体物質の増減などをリアルタイムで計 測することが可能である。
[0109] 本発明の第 2の発明の半導体センサチップを用いて半導体センシングを行う場合、 図 20 (B)に示されるように、電界効果型トランジスタチップ K2のゲート絶縁層 K21上 に、直接的な検出部として有機単分子膜 K27を形成し、この検出部に被検液 sを接 触させてセンシングを行うことができる。なお、センシングの際には、ゲート電極 K28 を被検液 sと接触するように設ける。
[0110] このように、電界効果型トランジスタを用いることによって、そのゲート絶縁層上に有 機単分子膜を液面と接する箇所に局所的に形成し、これを直接的な検出部とするデ バイスを構成し、表面上のイオン吸着'バイオ反応等に伴う表面電位変化を電気信 号として計測することを基本原理とする半導体センシングを行うことができる。
[0111] なお、この場合、上記有機単分子膜は、 DNA、酵素、免疫等で修飾することができ 、また、必要に応じてレポーター分子を用いることも可能である。
[0112] 有機単分子膜としては有機シラン単分子膜が好ましぐ所用のパターユング手法に よりパター-ングして形成することができる。
[0113] この有機シラン単分子膜に関しては、有機シラン分子を用い、公知の方法でゲート 絶縁層上に気相化学反応又は液相反応によって形成し、有機シラン単分子膜はそ の最適化によって細密ノ ッキングされた膜が形成される。
[0114] この場合、有機シラン単分子膜としては、反応性の官能基、特にアミノ系の官能基（ NH NH C H N C H N—等）又はカルボキシル系の官能基 (一 COOH等
2 5 5 4 4
)を少なくとも 1個含有する炭素数 3— 20の直鎖状炭化水素基 (アルキル基等)を有 するアルコキシシランの単分子膜、非反応性の炭素数 8— 20の直鎖アルキル基又は フッ素化アルキル基を有するアルコキシシランの単分子膜が挙げられる。
[0115] この場合、ァミノ系の官能基、カルボキシル系の官能基等の反応性官能基の導入 は、このような官能基を有するアルコキシシランを用いるほか、このような官能基に置 換可能な基、例えば Br CN等のアミノ誘導基を有するアルコキシシランを用いて 単分子膜を形成後、これらァミノ誘導基をァミノ基に置換する方法で導入することが できる。
[0116] なお、アルコキシシランとしては、密着性等の点でトリアルコキシシランが好ましぐ またアルコキシ基としては炭素数 1一 4のアルコキシ基、特にメトキシ基、エトキシ基が 好ましい。
[0117] 上記アルコキシシランの具体例としては、 NH (CH ) Si(OC H )
2 2 3 2 5 3、 CH (CH ) S
3 2 17 i (OCH )、 CF (CF ) (CH ) Si (OCH )等が挙げられる。
3 3 3 2 7 2 2 3 3
[0118] 本発明の第 2の発明によれば、センサチップと計測器とを容易に接続、分離できる ので、計測器は継続的に使用し、安価なセンサチップをデイスポーザルとすることが できるので、医療用など、ワンユースが基本とされる分野において好適に使用できる 。また、医療計測、環境測定、食品管理、生化学分析 (DNA解析 ·タンパク解析，細 胞解析'分泌物質の同定等)などに安全かつ衛生的に応用することができる。
[0119] なお、上述した本発明の第 2の発明の具体的態様においては、検出部が一つ又は 二つのものを例に挙げて説明したが、検出部を同一シリコン基板上に更に多数形成 してマルチ化することも可能である。また、本発明の第 2の発明の半導体センサチッ プを用いてセンシングを実施する場合、ゲート電極を有機単分子膜近傍に設置する ことになる力 このゲート電極を半導体センサチップと予め一体ィ匕しておくこともでき、 これによりセンサ部分とゲート電極のデイスポーザルが可能となり、よりセンシングの 作業性が向上することから好適である。

Claims

請求の範囲
[1] シリコン上にゲート絶縁層が形成された半導体センシング用電界効果型トランジス タであり、該ゲート絶縁層上に、直接的な検出部として有機単分子膜を形成して用い る半導体センシングデバイス用の電界効果型トランジスタであって、上記ゲート絶縁 層が、第 1のシリコン酸ィ匕物層上にシリコン窒化物層を介して第 2のシリコン酸ィ匕物層 が積層されてなる積層構造を具備することを特徴とする半導体センシング用電界効 果型トランジスタ。
[2] 上記ゲート絶縁層内に、更に低抵抗層を埋設してなることを特徴とする請求項 1記 載の半導体センシング用電界効果型トランジスタ。
[3] 請求項 1又は 2記載の半導体センシング用電界効果型トランジスタの上記ゲート絶 縁層上に有機単分子膜を直接的な検出部として形成してなる、有機単分子膜 Zゲ ート絶縁層 Z半導体構造を有する半導体センシングデバイス。
[4] ゲート絶縁層、ソース電極及びドレイン電極がシリコン基板上に集積された電界効 果型トランジスタチップと、上記ソース電極と接続されたソース電極端子配線と、上記 ドレイン電極と接続されたドレイン電極端子配線とを備える半導体センサチップであ つて、
上記電界効果型トランジスタチップ、ソース電極端子配線及びドレイン電極端子配線 力 上記電界効果型トランジスタチップのゲート絶縁層、上記ソース電極端子配線の ソース電極と接続されて!、な 、端部及び上記ドレイン電極端子配線のドレイン電極と 接続されて 、な 、端部が露呈するように封止材により、又は上記電界効果型トランジ スタチップ、ソース電極端子配線及びドレイン電極端子配線が設置される基体と封止 材とにより封止されていることを特徴とする半導体センサチップ。
[5] ゲート絶縁層、ソース電極及びドレイン電極がシリコン基板上に集積された電界効 果型トランジスタチップが、基体上に形成された凹陥部に埋設されると共に、上記基 体上に、上記ソース電極と一のリード細線を介して接続されたソース電極端子配線パ ターン、及び上記ドレイン電極と他のリード細線を介して接続されたドレイン電極端子 配線パターンが形成された半導体センサチップであって、
上記電界効果型トランジスタチップ、ソース電極端子配線パターン、ドレイン電極端 子配線パターン並びに上記一及び他のリード細線が、上記電界効果型トランジスタ チップのゲート絶縁層、上記ソース電極端子配線パターンのソース電極と接続されて Vヽな 、端部及び上記ドレイン電極端子配線パターンのドレイン電極と接続されて!、な Vヽ端部が露呈するように上記基体上面と封止材層との間に封止されて!/、ることを特 徴とする請求項 4記載の半導体センサチップ。
[6] ゲート絶縁層、ソース電極及びドレイン電極がシリコン基板上に集積された電界効 果型トランジスタチップが、基体上に形成された凹陥部に埋設されると共に、上記基 体上に、上記ソース電極と一のリード細線を介して接続されたソース電極端子配線パ ターン、及び上記ドレイン電極と他のリード細線を介して接続されたドレイン電極端子 配線パターンが形成された半導体センサチップであって、
上記電界効果型トランジスタチップ、ソース電極端子配線パターン、ドレイン電極端 子配線パターン並びに上記一及び他のリード細線が、上記電界効果型トランジスタ チップのゲート絶縁層が露呈するように上記基体上面と封止材層との間に封止され ていると共に、
上記基体の厚さ方向に貫通して上記ソース電極端子配線パターンに接続し、上記基 体下面側で端部が露呈するソース電極端子配線パターンの延長配線、及び上記基 体の厚さ方向に貫通して上記ドレイン電極端子配線パターンに接続し、上記基体下 面側で端部が露呈するドレイン電極端子配線パターンの延長配線が配設されている ことを特徴とする請求項 4記載の半導体センサチップ。
[7] 上記ゲート絶縁層上に、直接的な検出部として有機単分子膜が形成されていること を特徴とする請求項 4乃至 6のいずれか 1項記載の半導体センサチップ。
[8] 請求項 4記載の半導体センサチップと、該半導体センサチップがそのソース電極端 子配線及びドレイン電極端子配線の各々の露呈部分と直接又は異方性導電ゴムを 介して着脱可能に接続される電気信号入出力端子を備え、上記半導体センサチッ プを接続してその電界効果型トランジスタチップにより検出された電気信号を計測す る計測器とを具備することを特徴とする半導体センシング装置。
[9] 請求項 5記載の半導体センサチップと、該半導体センサチップがそのソース電極端 子配線パターン及びドレイン電極端子配線パターンの各々の露呈部分と直接又は 異方性導電ゴムを介して着脱可能に接続される電気信号入出力端子を備え、上記 半導体センサチップを接続してその電界効果型トランジスタチップにより検出された 電気信号を計測する計測器とを具備することを特徴とする半導体センシング装置。
[10] 請求項 6記載の半導体センサチップと、該半導体センサチップがそのソース電極端 子配線パターンの延長配線及びドレイン電極端子配線パターンの延長配線の各々 の露呈部分と直接又は異方性導電ゴムを介して着脱可能に接続される電気信号入 出力端子を備え、上記半導体センサチップを接続してその電界効果型トランジスタチ ップにより検出された電気信号を計測する計測器とを具備することを特徴とする半導 体センシング装置。
[11] 上記ゲート絶縁層上に、直接的な検出部として有機単分子膜が形成されていること を特徴とする請求項 8乃至 10のいずれ力 1項記載の半導体センシング装置。
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