WO2005106946A1 - Lange getemperte integrierte schaltungsanordnungen und deren herstellungsverfahren - Google Patents

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barrier
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Oliver Aubel
Wolfgang Hasse
Martina Hommel
Heinrich KÖRNER
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    • H10W20/425—Barrier, adhesion or liner layers

Definitions

  • the invention relates, inter alia, to an integrated circuit arrangement which contains a multiplicity of electrically conductive conductive structures which are structured in accordance with a grain structure. Lead structures made of copper or a copper alloy are particularly affected.
  • Copper interconnects are usually clad with a barrier material, which preferably does not form an alloy with copper and which represents a diffusion barrier for copper atoms against diffusion into the intermetallic dielectric or into the substrate.
  • the electrical conductivity of the barrier material is lower than that of the copper.
  • the lining increases the resistance of the lead structure to electromigration.
  • the guiding structures can be divided into ias and guideways.
  • the vias are arranged in insulating layers between two interconnect layers and are used for vertical electricity transport between the interconnects of different levels.
  • the insulating layer with the vias also serves for the capacitive decoupling of interconnects at different levels. It is an object of the invention to provide simply constructed and easy to manufacture integrated circuit arrangements, the lead structures in particular of which have a high current carrying capacity due to a reduced tendency to electromigration. In addition, manufacturing processes for such circuit arrangements are to be specified.
  • the invention is based on the knowledge that, compared to previous annealing times, annealing times longer by at least a factor of 2 or 3 can considerably increase the current carrying capacity of the lead structures. This also applies to circuit arrangements with minimal structure widths by means of photolithography less than 100 nanometers or even less than 50 nanometers, taking into account the trend towards shorter annealing times.
  • the annealing time according to the invention is thus below the usual annealing times for future generations of integrated circuits, but at least around that Factor 2 or 3 over the tempering times required without using the invention.
  • the long tempering results in the barrier material penetrating into the guide structure along grain boundaries. This can initially lead to an increase in the electrical resistance of the lead structure in the range between 3 percent and 6 percent. Surprisingly, the current carrying capacity can still be increased if the temperature is so long that one
  • Barrier layer is dissolved or heavily thinned on Via floor or Viadeck area.
  • the electrically conductive barrier material is partially arranged in a grain boundary region of the guide structure that is at least 5 nanometers or at least 10 nanometers inside the guide structure.
  • the vialeit structure on the side walls of which a barrier layer with a thickness greater than 1 nanometer is arranged and on the bottom of which a barrier material layer thinner than 1 nanometer or no barrier material is arranged, on a conductor path remote from the substrate, the bottom surface of which is connected to a barrier material layer limits, which is thicker than 1 nanometer.
  • the annealing can selectively remove barrier material on the viabody to barrier material on the interconnect bottom.
  • the vialeit structure also contains barrier material, in particular at least 5 nanometers or at least 10 nanometers inside the vialeit structure.
  • the barrier material is located in the via guide structure, particularly in the vicinity of the guide track.
  • the selectivity can also be achieved by tempering if, after the deposition of barrier material on the via floor, on the vias side walls, on the interconnect floor of the interconnect remote from the substrate and on the side surfaces of the interconnect remote from the substrate, no conductive material or copper is still in the via and has been introduced into the upper interconnect recess.
  • the barrier layer on the viabond is thinned by material diffusion into the lower interconnect during tempering, while the remaining barrier material does not adjoin the conductive structures and consequently cannot be removed by grain boundaries or, if necessary, interface diffusion.
  • the vialeit structure is barrier-free or the vialeit structure is barrier-free apart from one edge area or several edge areas which extend less than 5 nanometers into the interior of the vialeit structure (550).
  • the low out-diffusion of barrier material is due to short tempering processes that are carried out after annealing to remove the barrier material on the viabond.
  • the long tempering removes or thins barrier material on a top surface of a vialeit structure.
  • the two selective methods for removing the barrier material mentioned above can also be used here.
  • the interconnect contains barrier material, in particular at least 5 nanometers or at least 10 nanometers inside the interconnect.
  • the interconnect is barrier-free or the interconnect is barrier-free except for one or more border areas that extend less than 5 nanometers into the interior of the vialeit structure.
  • the training is used both in lead structures that have been manufactured using the simple damascene process or a so-called subtractive process.
  • the subtractive methods are used when damascene methods are no longer applicable, in particular when the width of the interconnect is greater than 30 micrometers and / or the thickness of the interconnect is greater than 5 micrometers.
  • High current applications in particular require wide interconnects.
  • the current carrying capacity is then also important for wide interconnects due to the high current density.
  • the barrier material extends continuously from the edge of the guide structure along a grain boundary into the interior of the guide track.
  • the barrier material may also "tear off". ten, so that there is a gap between the location from which the barrier material has diffused into the grain boundary and the location where the barrier material is arranged after production.
  • the barrier material is arranged continuously along the grain boundary along a distance greater than 5 nanometers or greater than 10 nanometers.
  • amorphous, electrically conductive barrier material layer which is arranged adjacent to the guide structure.
  • Such amorphous layers result from long annealing. For example, cubic, body-centered alpha tantalum is formed at a tempering time greater than 30 minutes and a temperature greater than 420 degrees
  • the amorphous material can be used to diffuse out barrier material along interfaces. In this way, both barrier material on the viabond or on a viadeck surface is removed, and barrier material is applied to conductive structures by interfacial diffusion.
  • the total annealing time required is determined by the annealing time intended for removal if the interface diffusion is faster than the grain boundary diffusion between adjacent grains of the guide structure.
  • a second aspect of the invention which can be used independently of the first aspect, is based on the consideration that the long annealing leads to a barrier material diffusion along interfaces of the conductive structure to another material, for example a dielectric material.
  • the interface diffusion is used to partially or completely cover the guide structure with self-adjusting barrier material.
  • the electrical resistance of the interconnect increases in a range between 3 percent and 6 Percent due to the unavoidable grain boundary diffusion.
  • the current carrying capacity improves considerably due to the all-round sheathing, so that the slight increase in resistance only insignificantly impairs the current carrying capacity.
  • the barrier material present on the copper, for example, before the interface diffusion is, for example, a dielectric material which is intended to prevent copper from diffusing out into a subsequently deposited dielectric.
  • a dielectric material which is intended to prevent copper from diffusing out into a subsequently deposited dielectric.
  • silicon nitride SiN silicon carbide SiC, silicon carbon nitride SiCN, or a block material (barrier low k) is also used in other exemplary embodiments.
  • Circuit arrangement leads to conductive structures which are particularly capable of carrying current and which are surrounded on all sides with barrier material and do not have thick layers of barrier material on the viaducts and viadeck surfaces.
  • the circuit arrangement according to the invention contains an electrically conductive conductive structure which adjoins an amorphous barrier material layer.
  • a barrier material layer created by the interfacial diffusion is thinner than 1 nanometer in one embodiment, in particular in areas with lateral dimensions greater than 10 nanometers.
  • the barrier material layer created by interfacial diffusion is homogeneous with regard to its composition, for example elementary.
  • the homogeneous barrier layer borders on one side on the interconnect and on the other side on a dielectric, ie on at least one side of the interconnect there is no double or multiple layer composed of several electrically conductive layers different material composition or with different material structure used.
  • the circuit arrangement also contains a polycrystalline, electrically conductive barrier material layer which is arranged between the conductive structure (106) and the boundary material.
  • the amorphous layer is arranged between the barrier material layer and the conductive structure and consists predominantly of an electrically conductive material which is also contained in the polycrystalline barrier layer or of which the polycrystalline barrier layer consists.
  • a barrier material layer is arranged on a top surface of the guide structure remote from the substrate without a projection over a dielectric lying to the side of the guide structure.
  • the guiding structure is a guideway which, apart from borders to other guiding structures, is completely surrounded by an electrically conductive barrier material.
  • a barrier layer with a layer thickness greater than 2 nanometers or greater than 4 nanometers is arranged on at least one side surface of the interconnect and a barrier layer with a layer thickness less than 1 nanometer is arranged on at least one side surface of the interconnect.
  • the thicker barrier layer contains, in particular, the amorphous barrier layer and serves as a source for barrier material which is transported due to the interface diffusion during tempering and that forms the thin barrier layer.
  • the lead structure consists of copper or a copper alloy with at least 90 atomic percent copper.
  • the lead structure consists of gold or a gold alloy with at least 90 atomic percent gold.
  • the barrier material is tantalum, tantalum nitride, titanium, titanium nitride, tungsten, tungsten nitride or titanium tungsten. Other refractory metals or alloys are also suitable.
  • the invention also relates to a method in which annealing is carried out once or several times. Annealing removes a layer of barrier material between a vialeit structure and an interconnect, breaks it, or thins it by at least 50 percent or by at least 90 percent. This method is used to produce a circuit arrangement according to the first aspect, so that the above-mentioned technical effects also apply to the method.
  • the barrier material is removed by diffusion along grain boundaries of a guide structure and by interface diffusion along an interface between two different materials, the main part of the barrier material being removed by grain boundary diffusion, but the interface diffusion has a supporting effect, in particular in edge regions of the barrier material layer to be removed.
  • only grain boundary diffusion is used.
  • the barrier material to be removed is deposited to a thickness of up to 2 nanometers, with annealing in total for at least 1.5 hours. If the barrier material to be removed has a thickness in the range from 2 nanometers to 5 nanometers, in another development, annealing is carried out in total for at least 3 hours.
  • the temperature annealing is 430 ° C. At temperatures greater than 430 degrees Celsius and less than 500 degrees Celsius, the specified minimum annealing times are shortened and can be determined empirically, for example. Adequate removal of the barrier material is ensured by adhering to these temperature parameters.
  • the upper limit for the annealing time is determined by the time at which sufficient barrier material is removed. The still acceptable throughput also determines the temperature and the annealing time.
  • Tempering is carried out, for example, in a continuous annealing process over the times mentioned or with several annealing processes, the times mentioned relating to the sum of the times for all annealing processes.
  • layers are deposited or structured between two tempering processes.
  • the barrier material to be removed during the tempering is transported along grain boundaries by at least 5 nanometers or by at least 10 nanometers and is thus distributed sufficiently to increase the current carrying capacity.
  • the invention also relates to a further method in which the annealing is carried out once or several times. Secondary barrier material is transported in this tempering from the original barrier material by interfacial diffusion along the interface of a guide structure, so that in particular a circuit arrangement according to the second aspect is created.
  • the technical effects mentioned above also apply to the further process.
  • the layer thickness of the The original barrier layer in the partial areas is, for example, less than 10 nanometers or even less than 5 nanometers.
  • Amorphous original barrier layers are particularly suitable as a source for the barrier material that diffuses along the interface.
  • Amorphous original barrier layers are particularly helpful on edges and corners of the guide structure that are difficult to coat.
  • Amorphous original barrier layers are formed, for example, by annealing.
  • barrier material is transported from the inside of the interconnect to the outer surface of the interconnect, in particular along grain boundaries, by pre-tempering for interfacial diffusion.
  • pre-tempering is used to transport barrier material from an electrically conductive auxiliary area to an area of the interconnect in which the outer surface of the interconnect lies after the auxiliary area has been removed.
  • grain boundary diffusion occurs in particular during pre-tempering. The main temperature for the interface diffusion barrier material from the grain boundaries that at the interface! flow, transported to the interface and distributed there by interface diffusion.
  • the transport distance of the barrier material during the annealing with interface diffusion is greater than 10 nanometers or greater than 20 nanometers.
  • the main tempering immediately follows the pre-tempering in one embodiment.
  • the transport route is at least half the minimum interconnect width of an interconnect arranged in the circuit arrangement.
  • the lead structure has a width greater than 200 nanometers. In total, annealing is carried out at 430 ° C. for more than 4 hours or at 430 ° C. for more than 8 hours. In another embodiment, the lead structure has a width in the range from 100 nanometers to 200 nanometers, in which case the annealing in total is more than 2.5 h at 430 ° C. or more than four hours at 430 ° C. In a further exemplary embodiment, the lead structure has a width greater than 50 nanometers and annealing is carried out for more than 60 minutes (430 ° C.). The temperature during tempering is greater than 420 degrees Celsius and less than 510 degrees Celsius or greater than 430 degrees Celsius and less than 500 degrees Celsius. By adhering to these tempering parameters, sufficient application of the barrier material is not yet covered
  • the upper limit for the temperature duration is determined by the width of the interconnect or by the width of the interconnect and the width of deposits on areas of the conductive structure to be coated. Tempering is carried out, for example, in a continuous annealing process over the times mentioned or with several annealing processes, the times mentioned relating to the sum of the times for all annealing processes. For example, layers are deposited or structured between two tempering processes. For the distance covered by interface diffusion, a root function indicates the dependence on the annealing time. Conversely, the dependency is quadratic, see the formula at the end of the description.
  • the heat required for tempering is supplied to the guide structures more than in the vicinity of the guide structures, preferably by microwave coupling, by inductive coupling or by laser beam coupling.
  • the selective supply of heat allows the temperature load on heat-sensitive areas of the circuit arrangement to be reduced despite the long annealing time and the high annealing temperatures. In particular, diffusion areas of semiconductor components or heat-sensitive "low k" dielectrics are protected in this way.
  • FIG. 1 shows a manufacturing stage for coating a conductor track by interfacial diffusion
  • FIG. 2 shows a manufacturing stage of a method in which the interfacial diffusion is supported by non-conformal deposition of barrier material
  • FIG. 3 shows a manufacturing stage of a method in which, after selective coating, areas that are still uncoated are coated by interfacial diffusion
  • FIG. 4 shows a manufacturing stage of a method in which barrier material introduced by pre-tempering in the interior of the interconnect is transported from the interior of the interconnect to a later outer surface of the interconnect
  • 5 shows a manufacturing stage of a method in which barrier material is transported by pre-tempering from an auxiliary area adjacent to the guideway to a later outer surface of the interconnector
  • FIG. 6 shows a manufacturing stage of a method in which a CMP process is interrupted to remove barrier material to be deposited over the entire surface and to be driven into the grain boundaries by pre-tempering
  • FIG. 7 shows a manufacturing stage of a method in which a barrier material layer is structured by means of a photolithographic method
  • FIGS. 8A and 8B manufacturing stages of a method in which a lead structure which has been produced using a method other than a damascene method is completely included
  • FIG. 9 shows a manufacturing stage of a method in which barrier material is removed from a viabody into the underlying interconnect
  • FIG. 10 shows a manufacturing stage of a method in which barrier material is removed from a viabody into the underlying interconnect and into an adjacent vialeit structure
  • FIG. 11 shows a manufacturing stage of a method in which barrier material is removed from a viadeeck surface
  • FIG. 1 shows a manufacturing stage for coating a interconnect by interfacial diffusion.
  • An integrated circuit arrangement 100 contains a multiplicity of semiconductor components, for example transistors, in a silicon substrate (not shown).
  • an insulating layer 102 there is a recess lined with an electrically conductive barrier layer 104.
  • the barrier layer 104 is, for example, a tantalum / tantalum nitride double layer in which the tantalum nitride lies on the insulating layer 102, or a tantalum layer, in particular a tantalum layer with a layer thickness, for example in the range from 10 to 50 nm.
  • the cutout has a width of, for example 600 nm.
  • copper material was introduced into the recess after the barrier layer had been applied. The copper was then planarized using a chemical mechanical polishing process (CMP), with an interconnect 106 being formed in the recess. After the planarization, a dielectric barrier layer 108 was deposited over the entire area, for example a silicon nitride layer with a layer thickness in the range from 30 nm to 60 nm.
  • an annealing process was carried out at temperatures of 450 ° C. for a period of several hours, with barrier material 104 along the interface between the dielectric barrier 108 and the interconnect 106 from both side surfaces of the interconnect 106 by interfacial diffusion coated the top surface of the interconnect 106, see arrows 110. At the same time, grain boundary diffusion cannot be prevented, see arrows 112.
  • barrier material has accumulated at the copper / silicon nitride interface, for example there is no longer a direct copper-silicon nitride interface at copper grain boundaries, so that the weakest point on the interconnect 106 with regard to electromigration has been eliminated.
  • the result is a significant increase in the current carrying capacity the interconnect 106, for example by a factor of 8 with 0.6 ⁇ m wide copper interconnects. Due to the thin tantalum layer on the top surface of the interconnect 106, copper diffusion paths along the copper to silicon nitride interface are blocked. This leads to an extended service life of the interconnect 106 and to an improved current carrying capacity.
  • the long tempering differs at least in time and / or temperature and also in the process stage from the known first tempering after copper deposition 106, by means of which the grain and structure are healed.
  • the barrier metal diffuses faster along the copper / SiN interface than along the copper grain boundaries. This leads to a comparatively fast uniform distribution and enrichment of the tantalum at the critical interface.
  • Cu / SiN exemplifies all common copper / dielectric interfaces, i.e. For example, for an interface between copper and you (silicon carbide), SiCN (silicon carbon nitride), BL ⁇ K (barrier with low dielectric constant k).
  • the tantalum layer formed at the interface contains only a few * atomic layers, for example only less than five atomic layers or only less than ten atomic layers.
  • the long tempering also creates an amorphous tantalum layer from the tantalum for the interface diffusion between the barrier layer 104 and the conductor track 106.
  • the tantalum interface diffusion was achieved at unexpectedly low temperatures from approximately 400 ° C. and less than 500 ° C. by the following measures:
  • the barrier layer 104 was present as a double layer of tantalum nitride / tantalum,
  • the TaN x component was sub-stoichiometric, where X was less than 1 or less than 0.75,
  • the tantalum metal of the barrier layer 104 was partially in the form of ⁇ -tantalum, i.e. as a cubic, body-centered crystal structure,
  • the dielectric barrier 108 was deposited with PECVD (Plasma Enhanced Chemical Vapor Deposition) as a multilayer layer,
  • the barrier material i.e. here the tantalum
  • the tantalum did not form any alloy with the copper in the temperature range used for the tempering and showed ⁇ a negligible solubility in copper
  • cooling was comparatively slow, the cooling rate being less than 20 Kelvin / minute, and
  • the interfacial diffusion of tantalum can be observed at 0.6 ⁇ m wide interconnects 106 from 430 ° C for ten hours of annealing time.
  • the service life is improved by at least a factor of 10 for a 0.6 ⁇ m wide interconnect 106 after storage at 450 ° C. for an annealing time of twenty hours without additional “supporting processes”.
  • Supporting processes serve the increased introduction of barrier material to or in the interface area at which the interface diffusion is to take place.
  • a shorter annealing time is necessary in narrower paths because the diffusion length is proportional to the root of the annealing time. With a 200 nm wide web, ie with 0.18 ⁇ m technology, with a diffusion length of 100 nm, this results in an annealing time of 2.2 hours at 450 ° C.
  • tantalum diffusion could be demonstrated by SIMS (Secondary Ion Mass Spectrometry) and TEM (Transmission Electron Microscopy), and
  • tantalum is representative of all metallic barrier materials which do not form an alloy with copper in the temperature range used for the tempering and have only a very low solubility in copper.
  • tantalum or tantalum nitride instead of tantalum or tantalum nitride, tungsten, tungsten nitride, titanium tungsten, titanium or titanium nitride can also be used as a barrier.
  • the barrier material alternatively also comes from a non-conductive barrier or is electrically non-conductive. It then diffuses the corresponding de element or the corresponding component along the interface and leads to an even distribution at the interface.
  • the methods explained with the aid of the figures can be carried out both in metallization levels which have been produced using a single damascene or a dual damascene method.
  • the method steps can also be used if "subtractive" generated interconnects are used, eg by RIE, lift-off, pattern plating or the like.
  • the activation of tantalum diffusion from the barrier can take place after different process stages in wafer processing, e.g .:
  • the last-mentioned procedure has the advantage that the final tempering, which is provided anyway, and the tempering step can be carried out in a single process.
  • the activation step can, if necessary, also with others
  • Steps before delivery of the module are combined, for example with a so-called burn-in step, in which the circuit arrangement is tested or stabilized at elevated temperature.
  • burn-in step in which the circuit arrangement is tested or stabilized at elevated temperature.
  • various methods can also be used to selectively heat the interconnects or to selectively heat peripheral areas of the interconnects, including: - Selective heating the interconnect by microwave excitation, preferably in the region of the resonance frequency of an interconnect.
  • the resonance frequencies are length-dependent and are in the range less than 1000 GHz.
  • the microwave excitation can be implemented, for example, with the aid of a traveling wave tube (magnetron) or a cavity resonator.
  • the selective heating of the metal structures is also possible, for example by indirect heating or by inductive energy coupling into the wafer. Required frequencies are in the range from 10 kHz to 1 MHz.
  • the skin effect is negligible due to the guideline dimensions.
  • structural elements that are already present on the wafer are used as “heating wire” or as a coil winding.
  • heating wire built up from the metallic support points that are required on every level, or from elements that are additionally integrated for this purpose.
  • Other methods of selective heating use optical methods to feed energy.
  • the selectivity can be achieved, for example, by a spatial limitation of the activated area, for example by local heating of the interconnect by means of a laser or by using the preferred light absorption on and preferred heating of metallic structures compared to dielectrics, as is known for example in RTP (Rapid Thermal Processing) processes.
  • RTP Rapid Thermal Processing
  • interconnects in addition to narrow interconnects with a minimal structure width, there are also significantly wider interconnects, which e.g. are up to 25 ⁇ m wide depending on the technology and design rule.
  • the flowing in the wide channels e.g. are up to 25 ⁇ m wide depending on the technology and design rule.
  • the supporting processes are explained in more detail below with reference to FIGS. 2 to 8B. Both supporting processes that require a long thermal activation and supporting processes that do without such or with a short thermal activation are explained.
  • FIG. 2 shows a manufacturing stage of a method in which the interface diffusion is supported by non-conformal deposition of barrier material.
  • a circuit arrangement 100b contains, in addition to provided semiconductor substrate an insulating layer 102b, for example made of silicon dioxide.
  • a cutout for a copper interconnect 106b is produced with a small width in the range from, for example, 130 nm to 500 nm.
  • the amount of tantalum required for the interface diffusion is deposited beforehand by a targeted additional deposition when applying a barrier layer 104b, for example by using a non-compliant PVD (Physical Vapor Deposition) process.
  • PVD Physical Vapor Deposition
  • most of the material is deposited in the upper region of the cutout or trench and thus close to the copper / silicon nitride interface at which the faster diffusion takes place.
  • the non-compliant deposition can be further supported by a suitable choice of plasma voltages and gas flows in the PVD process.
  • a thinning out of the barrier material on the side walls of the interconnect 106b or an excessively high, “incompatible” temperature budget can also be avoided by additionally using “supporting” processes, as are explained below with reference to FIGS. 3 to 8B.
  • the non-conformal deposition is the supporting process.
  • the manufacturing stage shown in FIG. 2 is followed by a planarization step in which the copper and tantalum protruding beyond the cutout are removed with the aid of a chemical-mechanical polishing process.
  • a dielectric barrier layer eg. B. a silicon nitride layer, deposited.
  • silicon dioxide is deposited for the next via or metallization layer.
  • the long tempering is then carried out with interfacial fusion.
  • a circuit arrangement 100c is produced by a cutout in an insulating layer 102c. tion for an interconnect.
  • An electrically conductive barrier layer 104c is deposited over the entire surface, e.g. B. a tantalum layer. Copper is then deposited and planarized, with tantalum also being removed outside the cutout for an interconnect 106c.
  • tantalum is selectively deposited by a CVD process (Chemical Vapor Deposition) using, for example, TaCl 5 or Ta (OC 2 H 5 ) 5 and hydrogen-containing or other reducing gases. The selective deposition of tantalum by CVD takes place, for example, at 400 ° C.
  • the metallic copper surface is particularly reactive immediately after the CMP step and a cleaning step that may have been carried out and is a suitable surface for the selective tantalum deposition because hydrogen readily dissociates from it and the tantalum deposition can take place at relatively low temperatures.
  • Ver ahrens is deposited after the CMP process tantalum selectively with an electroless deposition from an electrolyte solution r. If necessary, a cleaning step and a pretreatment as well as a suitable activation of the interconnect surface are carried out beforehand.
  • a dielectric barrier layer e.g. a silicon nitride layer.
  • silicon dioxide is applied for the next insulation layer.
  • the long annealing takes place to bring about the interface diffusion.
  • an electrically conductive barrier layer is selectively deposited with a layer thickness of less than 10 nm or even with a layer thickness of less than 5 nm. With such thin selectively deposited layers it cannot be guaranteed that the top surface of the Interconnect 106c is completely covered. There are areas that are not yet covered with tantalum, in particular at imperfections or at contaminated areas where copper oxides have already formed, for example. The long tempering step ensures that these areas also
  • Tantalum are covered and thus significantly increase the current carrying capacity of the interconnect 106c.
  • Figure 4 shows another "supportive" process.
  • a cutout for an interconnect 106d is produced in an insulating layer 102d.
  • a tantalum barrier layer 104d is deposited over the entire area.
  • copper is galvanically deposited using a voltage source.
  • Copper lies between the auxiliary layer 200 and the opening 204 of the recess.
  • a CMP process is then performed to remove the copper and tantalum that is outside the recess. The CMP process ends when opening 204 of the recess is reached.
  • a dielectric layer in particular a barrier layer, e.g. B. a silicon nitride layer, and it is carried out the long annealing step with interfacial diffusion.
  • barrier material 104d diffuses from the side surfaces of the interconnect 106d along the interface to the silicon nitride layer / copper interconnect 106d.
  • material of the auxiliary layer 200 diffuses from the inside of the interconnect 106d along grain boundaries to the silicon nitride / copper interface and is distributed at the interface by interface diffusion.
  • an electrolytic deposition is carried out to deposit the auxiliary layer 200 Highly tantalum-containing component used from a two-component electrolysis bath that contains copper compounds and tantalum compounds, especially complex compounds. It is possible to switch to the deposition of the auxiliary layer 200 by changing the electroplating voltage. After a sufficiently thick auxiliary layer has been deposited, the voltage is switched back again, so that mainly copper is deposited again. The thickness of the auxiliary layer 200 can be checked, for example, via the electrolysis current.
  • the required electrolysis voltages can be set sufficiently differently and in well controllable ranges by suitable choice of the complexing agents and the pH value.
  • separate electrolysis baths are used in separate systems or in two adjacent chambers of a multi-chamber system to separate the copper and to separate the auxiliary layer 200.
  • FIG. 5 shows a manufacturing stage of a “supporting” process, in which a recess for an interconnect 106e is produced in an insulation layer 102e in order to produce a circuit arrangement 100e.
  • a barrier layer 104e e.g. made of tantalum, deposited.
  • copper is deposited using a process that alternates periodically
  • a thin barrier layer 250 for example made of tantalum, is applied over the entire surface, for example by sputtering.
  • the thickness of the tantalum layer 250 is, for example, in the range from 30 nm to 50 nm.
  • a driving-in step is then carried out in which the material of the tantalum layer 250 diffuses along grain boundaries up to near the opening of the recess along grain boundaries. If appropriate, the driving-in step is carried out until the barrier material driven in lies more than 10 nanometers or more than 20 nanometers within the recess for the interconnect 106e.
  • a CMP process is carried out in which the copper and material of the tantalum barrier 104e are removed outside the recess.
  • a dielectric barrier layer e.g. a silicon nitride layer.
  • barrier material 252 exits at the grain boundaries inside the interconnect 106e to the interface copper / silicon nitride and diffuses there "at the interface.
  • interface diffusion of barrier material occurs comes from the tantalum barrier 104e.
  • FIG. 6 shows a further variant for a “supporting” process in the production of a circuit arrangement 100f which contains an insulating layer 102f.
  • a recess for an interconnect 106f is produced in the insulating layer 102f with the aid of a photolithographic method.
  • a barrier layer 104f is deposited in the recess, e.g. B. a tantalum layer.
  • copper is electrodeposited and planarized with the aid of a CMP process up to the barrier layer 104f.
  • the CMP process is interrupted when the barrier layer 104f is reached. Reaching the barrier layer 104f is automatically detected, for example, by an end point detection and can be determined in a simple manner.
  • a thin tantalum barrier for example as applied with a layer thickness less than 20 nanometers or less than 5 nanometers.
  • Suitable methods for applying the barrier layer 300 are CVD, PVD, electrolytic deposits or implantations.
  • a pre-tempering is carried out, in which material of the barrier layer 300 penetrates into the interconnect 106f along grain boundaries, in particular in areas that are more than 10 nanometers or more than 20 nanometers from the opening of the cutout for the interconnect 106f are removed. Thereafter, material of the barrier layer 106f outside the recess for the interconnect 106f is removed using a CMP method. After completion of the CMP process, a barrier layer corresponding to the barrier layer 108, e.g. made of silicon nitride layer.
  • a longer tempering is carried out, in which the barrier material of the barrier layer 300 is driven out of the grain boundaries to the copper / silicon nitride interface and diffuses along this interface.
  • interface diffusion of barrier material that originates from the barrier layer 104f also occurs.
  • FIG. 7 shows a “supportive” process in which an insulating layer 102g made of silicon dioxide is applied during the production of a circuit arrangement 100g.
  • a cutout for an interconnect 106g is created in the insulating layer 102g.
  • an electrically conductive barrier layer 104g is deposited over the entire surface, for example a tantalum layer with a
  • Layer thickness in the range from 10 to 30 nm.
  • copper is deposited and it is planarized, copper and material of the barrier 104g being removed outside the cutout for the interconnect 106g.
  • a thin tantalum layer 350 is applied over the entire surface, for example with a layer thickness of less than 10 n or even less than 5 nm Structured with the aid of a photolithographic method, wherein a resist region 352 is used which covers the interconnect 106g.
  • a dielectric barrier layer e.g. B. a silicon nitride layer, deposited.
  • an annealing is carried out in the further course of the method, by means of which areas of the top surface of the interconnect 106g which have not yet been covered are covered with barrier material due to interface diffusion.
  • FIGS. 8A and 8B show production stages in the production of an integrated circuit arrangement 100h.
  • a barrier layer 400 is deposited over the entire surface, for example a tantalum layer with a layer thickness in the range from 10 nm to 50 nm.
  • a nucleation layer is formed on the barrier layer 400 Copper deposited.
  • a resist layer is then applied and structured, resulting in resist regions 404 and 405, between which a cutout for a conductor track 406 is arranged, which is then produced by means of a galvanic process by selective (local) deposition into the opening.
  • the resist regions 404 and 405 are removed after the interconnect 406 has been created.
  • a thin barrier layer 450 is deposited, which covers the top surface of the interconnect 406 and the side surfaces of the interconnect 406.
  • the barrier layer 450 consists, for example, of tantalum and has a layer thickness of, for example, less than 10 nm or less than 5 nm.
  • the barrier layer 450 is deposited, for example, using a CVD method, using a PVD method or using an electroless method without external current.
  • a dielectric barrier layer 452 is deposited, eg. B.
  • a silicon nitride layer to form an interface at regions of the interconnect 406 that are not covered by the barrier layer 450.
  • a longer tempering is carried out in order to cover the areas not yet covered by tantalum on the cover surface of the interconnect 406 or on the side surfaces of the interconnect 406 by interfacial diffusion of tantalum with tantalum.
  • the layer stack arranged on the insulating layer 102h is then removed from the silicon nitride layer 452, the barrier layer 450, the nucleation layer 402 and the barrier layer 400 with the aid of a photolithographic method or with the aid of an anisotropic etching method.
  • the guideway 406 thus remains surrounded by a tantalum layer. Due to the long tempering, however, the barrier layer 400 is also thinned or removed at the boundary between the interconnect 104h and the interconnect 406.
  • the interconnect 406 is generated using a copper RIE (reactive ion etching) process, using a so-called lift-off process or using another “subtractive” process.
  • RIE reactive ion etching
  • additional tantalum is brought directly to or close to the horizontal or vertical (FIG. 8B) copper / dielectric interface.
  • Subsequent brief activation enables material located close to the interface to be driven to the later copper layer of the silicon nitride interface.
  • the silicon nitride cover layer is first applied and the barrier metal is then distributed by diffusion along the copper / dielectric interface.
  • the "supportive" material introduced can also differ from that in the metallic diffusion barrier 104 used.
  • the additional tantalum applied is already immediately parts at the desired location, namely directly at the copper / silicon nitride interface, and the additional activation step required can be carried out in a final tempering step at 430 ° C. for 30 minutes. In certain cases, this means that no additional tempering time is required for the long temperature step.
  • FIGS. 9 to 11 relate to exemplary embodiments in which primarily barrier material is to be removed from the bottom of a vialeit structure or between two void structures.
  • a combination with processes in which tantalum is applied by interfacial diffusion is possible and will be addressed repeatedly in the following.
  • the exemplary embodiments explained with reference to FIGS. 9 to 11 significantly reduce the ohmic via resistance and the current carrying capacity of the via increases.
  • an entire surface deposition of an electrically conductive diffusion barrier layer is first carried out.
  • a surprisingly mild annealing process is used, in which the barrier material is in copper or along interfaces, e.g. Copper / tantalum or copper / silicon nitride, diffused.
  • the barrier consisted of a double layer of tantalum nitride / tantalum, the TaN x component was substoichiometric, ie X ⁇ 1 or X ⁇ 0.75,
  • the tantalum metal of the barrier was at least partially present as ⁇ -tantalum, i.e. as a cubic body-centered grid,
  • an amorphous, strongly tantalum-rich zone forms, in and out of the tantalum diffuses in surprisingly mild thermal activations
  • barrier material can, but does not have to, form copper alloys in the temperature range in question during tempering or can have a finite solubility in copper.
  • the methods are therefore not limited to tantalum barriers.
  • FIGS. 9 and 10 relate to dual damascene architectures.
  • the methods mentioned can also be used with single damascene architectures or, as shown in FIG. 11, also with interconnects which have been generated by subtractive methods, i.e. by lift-off processes, by pattern plating or by copper RIE.
  • the tempering step for removing the barrier material can be carried out in or after different process stages, see the options explained above for FIGS. 1 to 8B.
  • FIG. 9 shows a circuit arrangement 500 with a substrate 501.
  • an insulating layer 502 was produced which contains insulating material 504, for example silicon dioxide.
  • a conductor track 506 made of copper was produced in the insulating layer 502 with the aid of a dual damascene method.
  • a dielectric barrier layer 508 was then deposited, for example a silicon nitride layer in a layer thickness of 50 nm
  • Vialage 510 and an interconnect layer 520 are produced using a dual damascene process.
  • a recess 514 is made in an insulating material 512 of the vialage 510.
  • a cutout 522 for an interconnect 560 is made in an insulating material 516 of the interconnect layer 520.
  • An etch stop layer 518 may be arranged between the vial layer 510 and the interconnect layer 520, e.g. a silicon nitride layer.
  • Figure 9 shows a manufacturing stage in which the recesses 514 and 522 are not yet filled with copper.
  • a barrier layer 530 has already been deposited over the entire surface, for example a tantalum layer with a layer thickness of 20 nm.
  • a barrier material layer with a layer thickness of 10 nm has been deposited at the bottom of the recess 514.
  • a long tempering step is carried out, in which the barrier material at the bottom of the recess 514 diffuses into the copper interconnect 506 along grain boundaries.
  • an interface diffusion of the barrier material arranged at the bottom of the recess 514 occurs along the interface of the interconnect 506 to the dielectric barrier layer 508.
  • the thermal activation is carried out in an oven. Therefore, in a hydrogen atmosphere, pert, with nitrogen being added.
  • the hydrogen portion has a reducing effect and prevents oxidation of the exposed copper of the interconnect 506.
  • the nitrogen portion serves to compress the barrier layers that were not removed during the annealing.
  • forming gas mixtures are used in tempering.
  • the cooling was carried out rapidly, ie with a cooling rate of more than 50 Kelvin / minute, in order to "freeze" tantalum sitting in the copper grain boundaries of the interconnect 506 there.
  • the tantalum barrier was typically less than 15 nm. Therefore, the tantalum barrier at the bottom of the recess 514 is released comparatively quickly.
  • the tantalum / silicon dioxide interface is stable up to 600 ° C. There is therefore no reaction or diffusion at the tantalum / silicon dioxide interface. The result is a barrier-free via / interconnect transition.
  • the tantalum barrier or the tantalum nitride barrier is compressed at the tantalum / silicon dioxide interfaces, in particular at the upper tantalum / silicon dioxide interfaces. This is particularly important on silicon nitride undercut edges, which are typically weak points in the via or at the bottom of the interconnect.
  • the barrier deposition process can deliberately not be set compliant, e.g. with deliberately low tantalum cover on the viabond, which requires comparatively short tempering times, and
  • FIG. 10 shows a circuit arrangement 500b which is constructed like the circuit arrangement 500, so that the same elements are identified with the same reference numerals, but with the lower case letter b.
  • the longer annealing process for removing the barrier material 530b at the bottom of the recess 514b or the vialeit structure 550b is only carried out when the circuit arrangement 500b is produced, if the copper material for the via structure 550b and for trace 560b is deposited.
  • the copper material has already been planarized in the exemplary embodiment and a dielectric barrier layer 750, for example a silicon nitride layer, has been deposited.
  • barrier material diffuses between the vialeit structure 550b and the interconnect 506b during the long annealing both along grain boundaries into the interconnect 506b and into the vialeit structure 550b.
  • an interface diffusion occurs again along the copper / silicon nitride layer 508b interface.
  • the barrier layer 530b is deposited non-compliant and thicker than required.
  • Another option is a partial re-sputtering step, which thinens the barrier on the horizontal dielectric surfaces and on the viabod and at the same time thickens it on the lower via side wall.
  • the method according to this exemplary embodiment can also be used.
  • the barrier then breaks down particularly quickly at the transitions via (n) / interconnect (s) or via (n) / interconnect (n + 1), because there the grain boundary diffusion is possible in several directions. Thus, both interfaces that the simple damascene technique offers are reduced. This results in barrier-free via / rail crossings.
  • FIG. 11 shows a circuit arrangement 600 which contains a substrate 601 with a multiplicity of semiconductor components.
  • the circuit arrangement 600 also contains an insulating layer 602, which produces a dielectric material 604 in which a copper interconnect 606 is arranged.
  • a dielectric barrier layer 608 was deposited, for example a silicon nitride layer.
  • insulation material 612 was deposited for a vialage 610.
  • a vialeit structure 650 was produced, which borders a barrier layer 630 on the side walls and on the bottom, for example a tantalum barrier layer with a layer thickness of 20 nm in the upper region of the vialeit structure 650.
  • a dielectric barrier 670 was deposited, for example a silicon nitride layer with a layer thickness of 50 nm.
  • a barrier layer 680 was then deposited, for example a tantalum barrier layer with a layer thickness of 20 nm.
  • a conductor track 690 was subsequently produced and covered with a silicon nitride layer 700 on its top surface and on its side surfaces.
  • a tantalum barrier layer is optionally arranged between the silicon nitride layer 700 and the interconnect 690, see the explanations for FIGS. 8A and 8B.
  • a long annealing step is carried out, in which the barrier material 630 between the vialeit structure 650 and the interconnect 606 is removed.
  • material of the barrier layer 680 between the vialeit structure 650 and the interconnect 690 is removed.
  • the majority of the barrier material diffuses along grain boundaries of the interconnect 606, the vialit structure 650 or the interconnect 690.
  • edge regions of the barrier material to be removed are also caused by interface diffusion along the copper / silicon nitride interface of the interconnect 606 or the barrier layer / silicon nitride interface the barrier layer 680 transports.
  • the diffusion-related removal of the barrier material from tantalum / copper contact areas is combined with the diffusion-related improvements of the copper / silicon nitride interface explained with reference to FIGS. 1 to 8B. This enables the required thermal activation steps to be carried out with a reasonable temperature budget, even for sensitive BEOL processes (Back End Of Line).
  • the barrier layer also remains at other horizontal locations, for example at the bottom of an interconnect.
  • the material removed from the via floor is deposited in the lower area of the via side walls, so that the layer thickness is increased there. This prevents the barrier from "dissolving" in the lower area of the vias sidewalls and losing the required protective effect here, or that it is removed at other horizontal points (eg bottom of the interconnect) by an excessively long reputable step.
  • barrier material and the coating with barrier material by long annealing are among others in the exemplary embodiments. together:
  • the thickness of the amorphous zone is in particular less than 10 nanometers.
  • the amorphous zone consists of at least 80 atomic percent of barrier material.
  • the amorphous zone is e.g. arranged between a crystalline barrier and the crystalline Cu lead structure.
  • the amorphous barrier was deposited.
  • electrically non-conductive, ie dielectric barriers are also used for the diffused barrier material, in particular for the interface-diffused barrier material, for example Ta 2 Os, A1 2 0 3 Hf0 2 or a silicon-containing compound.

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Erläutert werden unter anderem Verfahren, bei denen durch langes Tempern Barrierematerial an einem Viaboden oder an einer Viadeckfläche entfernt werden. Gleichzeitig oder alternativ werden durch das lange Tempern Leitbahnen (106) mit Barrierematerial (110) auf einfache und unkomplizierte Weise beschichtet.

Description

Beschreibung
Lange getemperte integrierte Schaltungsanordnungen und deren Herstellungsverfahren
Die Erfindung betrifft unter anderem eine integrierte Schaltungsanordnung, die eine Vielzahl von elektrisch leitfähigen LeitStrukturen enthält, die gemäß einer Kornstruktur strukturiert sind. Insbesondere sind Leitstrukturen aus Kupfer oder aus einer Kupferlegierung betroffen.
Mit abnehmenden minimalen Strukturbreiten ist ein Trend in der Halbleitertechnik hin zu immer kürzeren Temperzeiten zu beobachten. Sowohl die Summe der Zeit für Tempervorgänge als auch die Dauer einzelner Temperschritte verkürzt sich, weil auch mit kurzen Tempervorgängen bei kleinen Abmessungen bereits eine ausreichende Ausheilung von Materialfehlern oder eine ausreichende Kornbildung auftritt . So werden RTP- Verfahren mit wenigen Sekunden Temperzeit angewendet.
Leitbahnen aus Kupfer werden üblicherweise- mit einem Barrie- re ater.ial umkleidet, das vorzugsweise keine Legierung mit Kupfer bildet und das eine Diffusionsbarriere für Kupferatome gegen Ausdiffusion in das Intermetalldielektrikum bzw in das Substrat darstellt. Die elektrische Leitfähigkeit des Barrierematerials ist kleiner als die des Kup ers. Jedoch wird durch die Auskleidung die Beständigkeit der Leitstruktur gegen Elektromigration größer.
Die Leitstrukturen lassen sich in ias und Leitbahnen einteilen. Die Vias sind in Isolierlagen zwischen zwei Leitbahnlagen angeordnet und dienen dem vertikalen Stromtransport zwischen den Leitbahnen verschiedener Ebenen. Die Isolierlage mit den Vias dient außerdem der kapazitiven Entkopplung von Leitbahnen verschiedener Ebenen. Es ist Aufgabe der Erfindung einfach aufgebaute und einfach herzustellende integrierte Schaltungsanordnungen anzugeben, deren Leitstrukturen insbesondere eine hohe Stromtragfähigkeit aufgrund einer verminderten Neigung zur Elektromigration haben. Außerdem sollen Herstellungsverfahren für solche Schaltungsanordnungen angegeben werden.
Die Erfindung geht von der Erkenntnis aus, dass im Vergleich zu bisherigen Temperzeiten mindestens um den Faktor 2 oder 3 längere Temperzeiten die Stromtragfähigkeit der Leitstrukturen beträchtlich erhöhen können. Dies gilt auch für Schaltungsanordnungen mit minimalen Strukturbreiten durch Fotolithografie kleiner als 100 Nanometer oder sogar kleiner als 50 Nanometer unter Beachtung des Trends zu kürzeren Temperzei- ten. Die erfindungsgemäße Temperzeit liegt also bei künftigen Generationen integrierter Schaltkreise unter den heute üblichen Temperzeiten, jedoch mindestens um den Faktor 2 oder 3 über den ohne Nutzung der Erfindung erforderlichen Temperzeiten.
Aufgrund der vergleichsweise langen Temperzeiten wird ohne zusätzliche Maßnahmen zwar die thermische Belastung der Schaltungsanordnung bei der Herstellung größer. Jedoch erhöht sich die Stromtragfähigkeit beträchtlich, was insbesondere bei kleinen Strukturbreiten mit zunächst geringer Stromtragfähigkeit für die Funktion der Schaltungsanordnung von großer Bedeutung ist.
Durch das lange Tempern kommt es gemäß einem ersten Aspekt der Erfindung zu einem Eindringen des Barrierematerials in die LeitStruktur entlang von Korngrenzen. Dies kann zunächst zu einem Anstieg des elektrischen Widerstandes der Leitstruktur im Bereich zwischen 3 Prozent und 6 Prozent führen. Überraschender Weise lässt sich die Stromtragfähigkeit aber trotzdem erhöhen, wenn so lange getempert wird, dass eine
Barriereschicht an Viaböden oder an Viadeckflächen aufgelöst bzw. stark gedünnt wird. Bei einem derartig langen Tempern wird das elektrisch leitfähige Barrierematerial teilweise in einem Korngrenzenbereich der LeitStruktur angeordnet, der mindestens 5 Nanometer oder der mindestens 10 Nanometer im Innern der Leitstruktur liegt.
Bei einer Weiterbildung grenzt die Vialeitstruktur, an deren Seitenwänden eine Barriereschicht mit einer Dicke größer als 1 Nanometer angeordnet ist und an derem Boden eine Barrierematerialschicht dünner als 1 Nanometer bzw. kein Barrierema- ■ terial angeordnet ist an eine substratferne Leitbahn, deren Bodenfläche an eine Barrierematerialschicht grenzt, die dicker als 1 Nanometer ist. Insbesondere bei Verwendung einer Dualen Damascene-Technik zur Herstellung der Leitbahn und der Vialeitstruktur kann durch das Tempern Barrierematerial am Viaboden selektiv zu Barrierematerial am Leitbahnboden entfernt werden. Die Selektivität hat ihre Ursache bspw. darin, dass am Viaboden Barrierematerial nach oben und unten beim Tempern entlang von Korngrenzen diffundiert und ggf. zusätzlich lateral längs einer Cu/SiN-Grenzfläche, während am Leit- bahnboden nur eine Diffusion nach oben entlang von Korngrenzen möglich ist. Bei diesem Verfahren enthält ''auch die Vialeitstruktur Barrierematerial insbesondere mindestens 5 Nanometer oder mindestens 10 Nanometer im Innern der Vialeitstruktur. Das Barrierematerial befindet sich in der Via- leitStruktur insbesondere in der Nachbarschaft zur Leitbahn.
Jedoch lässt sich die Selektivität auch dadurch erreichen, dass getempert wird, wenn nach der Abscheidung von Barrierematerial am Viaboden, an den Viaseitenwänden, am Leitbahnbo- den der substratfernen Leitbahn und an den Seitenflächen der Substratfernen Leitbahn noch kein Leitmaterial bzw. Kupfer in das Via und in die obere Leitbahnaussparung eingebracht worden ist. In diesem Fall wird beim Tempern die Barriereschicht am Viaboden durch Materialdiffusion in die untere Leitbahn gedünnt, während das übrige Barrierematerial nicht an Leitstrukturen angrenzt und demzufolge nicht durch Korngrenzenoder ggf. Grenzflächendiffusion abtransportiert werden kann. Bei dieser Ausgestaltung ist die VialeitStruktur barrierema- terialfrei oder die VialeitStruktur ist abgesehen von einem Randbereich oder mehreren Randbereichen, die sich weniger als 5 Nanometer ins Innere der Vialeitstruktur (550) erstrecken, barrierematerialfrei ist. Die geringe Ausdiffusion von Barrierematerial ist auf kurze Tempervorgänge zurückzuführen, die nach dem Tempern zum Entfernen des Barrierematerials am Viaboden durchgeführt werden.
Bei einer anderen Weiterbildung wird durch das lange Tempern Barrierematerial an einer Deckfläche einer VialeitStruktur entfernt bzw. gedünnt . Die beiden oben erwähnten selektiven Verfahren zur Entfernung des Barrierematerials lassen sich auch hier anwenden. Bei der Verwendung des ersten Verfahrens enthält die Leitbahn Barrierematerial, insbesondere mindestens 5 Nanometer oder mindestens 10 Nanometer im Innern der Leitbahn. Bei dem zweiten Verfahren ist die Leitbahn dagegen barrierematerialfrei oder die Leitbahn ist abgesehen von einem Randbereich oder mehreren Randbereichen, die sich weni- ger als 5 Nanometer ins Innere der VialeitStruktur erstrecken barrierematerialfrei.
Die Weiterbildung wird sowohl bei LeitStrukturen eingesetzt, die nach dem Einfach-Damascene-Verfahren oder nach einem sogenannten subtraktiven Verfahren hergestellt worden sind. Die subtraktiven Verfahren werden verwendet, wenn Damascene- Verfahren nicht mehr anwendbar sind, insbesondere bei einer Breite der Leitbahn größer als 30 Mikrometer und/oder einer Dicke der Leitbahn größer als 5 Mikrometer. Insbesondere Hochstromanwendungen benötigen breite Leitbahnen. Die Stromtragfähigkeit ist aufgrund der hohen Stromdichte dann auch für breite Leitbahnen wichtig.
Bei einer Weiterbildung erstreckt sich Barrierematerial kon- tinuierlich vom Rand der Leitstruktur entlang einer Korngrenze bis in das Innere der Leitbahn. Jedoch kann bei sehr langen Tempern auch ein "Abreißen" des Barrierematerials auftre- ten, so dass eine Lücke zwischen dem Ort entsteht, aus dem das Barrierematerial in die Korngrenze diffundiert ist und dem Ort an dem das Barrierematerial nach der Herstellung angeordnet ist. Jedoch ist auch in diesem Fall das Barriere- material kontinuierlich entlang der Korngrenze entlang einer Strecke größer 5 Nanometer oder größer 10 Nanometer angeordnet.
Bei einer nächsten Weiterbildung der erfindungsgemäßen Schal- tungsanordnung gemäß ersten Aspekt gibt es eine amorphe e- lektrisch leitfähige Barrierematerialschicht, die angrenzend an die Leitstruktur angeordnet ist. Solche amorphen Schichten entstehen durch das lange Tempern. Beispielsweise entsteht aus kubisch raumzentrierten alpha Tantal bei einer Temperdau- er größer 30 Minuten und einer Temperatur größer 420 Grad
Celsius eine schmale Zone aus amorphem Tantal an einer Cu/Ta- Grenzflache. Mit Bezug zu dem nachfolgend erläuterten zweiten Aspekt der Erfindung kann das amorphe Material zur Ausdiffusion von Barrierematerial entlang von Grenzflächen genutzt werden. Damit wird sowohl Barrierematerial am Viaboden oder an einer Viadeckfläche entfernt als auch Barrierematerial durch Grenzflächendiffusion auf Leitstrukturen aufgebracht. Die erforderliche Gesamttemperdauer wird bei einer Ausgestaltung durch die für das Entfernen bestimmte Temperdauer be- stimmt, wenn die Grenzflächendiffusion schneller verläuft als die Korngrenzendiffusion zwischen einander benachbarten Körnern der LeitStruktur .
Ein zweiter Aspekt der Erfindung, der unabhängig vom ersten Aspekt genutzt werden kann, geht von der Überlegung aus, dass es durch das lange Tempern zu einer Barrierematerialdiffusion entlang von Grenzflächen der Leitstruktur zu einem anderen Material kommt, bspw. zu einem dielektrischen Material. Die Grenzflächendiffusion wird ausgenutzt, um die LeitStruktur mit Barrierematerial selbstjustierend teilweise oder vollständig zu bedecken. Auch hier steigt der elektrische Widerstand der Leitbahn in einem Bereich zwischen 3 Prozent und 6 Prozent aufgrund der nicht zu verhindernden Korngrenzendiffusion an. Jedoch verbessert sich die Stromtragfähigkeit auf Grund der allseitigen Ummantelung erheblich, so dass die geringe Vergrößerung des Widerstandes die Stromtragfähigkeit nur unwesentlich beeinträchtigt .
Das vor der Grenzflächendiffusion bspw. am Kupfer anliegende Barrierematerial ist bspw. ein dielektrisches Material, das ein Ausdiffundieren von Kupfer in ein nachfolgend abgeschie- denes Dielektrikum verhindern soll. Anstelle von Siliziumnitrid SiN wird bei anderen Ausführungsbeispielen auch Silizium- carbid SiC, Siliziumkohlenstoffnitrid SiCN, oder ein Blok- Material (Barrier low k) verwendet.
Eine Kombination der beiden Aspekte in einer integrierten
Schaltungsanordnung führt zu besonders strömtragfähigen Leitstrukturen, die allseitig mit Barrierematerial umgeben sind und an Viaböden und Viadeckflächen keine dicken Barrierematerialschichten haben.
Das Material für die Grenzflächendiffusion tritt besonders aus amorphen Material, bzw. aus amorphen Bereichen aus, das bzw. die sich bspw. bei längerem Tempern bildet. Deshalb enthält die erfindungsgemäße Schaltungsanordnung gemäß zwei- tem Aspekt eine elektrisch leitfähige Leitstruktur, die an .eine amorphe Barrierematerialschicht grenzt. Eine durch die Grenzflächendiffusion entstandene Barrierematerialschicht ist bei einer Ausgestaltung dünner als 1 Nanometer, insbesondere in Bereichen mit lateralen Abmessungen größer als 10 Nanome- tern. Weiterhin ist die durch Grenzflächendiffusion entstandene Barrierematerialschicht homogen bzgl. ihrer Zusammensetzung, z.B. elementar. Bei einer Ausgestaltung grenzt die homogene Barriereschicht auf der einen Seite an die Leitbahn und an der anderen Seite an ein Dielektrikum, d.h. an rnindes- tens einer Seite der Leitbahn wird keine Doppel- bzw. Mehrfachschicht aus mehreren elektrisch leitfähigen Schichten unterschiedlicher Materialzusammensetzung oder mit unterschiedlicher Materialstruktur verwendet .
Bei einer Weiterbildung enthält die Schaltungsanordnung au- ßerdem eine polykristalline elektrisch leitfähige Barrierematerialschicht die zwischen der Leitstruktur (106) und dem Grenzmaterial angeordnet ist. Die amorphe Schicht ist zwischen der Barrierematerialschicht und der LeitStruktur angeordnet und besteht überwiegend aus einem elektrisch leitfähi- gen Material, das auch in der polykristallinen Barriereschicht enthalten ist oder aus dem die polykristalline Barriereschicht besteht .
Bei einer Weiterbildung der Schaltungsanordnung gemäß zweiten Aspekt ist an einer substratfernen Deckfläche der Leitstruktur eine Barrierematerialschicht ohne Überstand über ein seitlich der Leitstruktur liegendes Dielektrikum angeordnet. Bei der Verwendung eines fotolithografischen Verfahrens zur Strukturierung einer Barriereschicht auf der Deckfläche würde ein solcher Überstand an zwei voneinander abgewandten Seitenflächen der LeitStruktur auftreten. Zumindest tritt der Überstand bei Verwendung eines fotolithografischen Verfahrens aber an einer Seitenfläche auf. Dagegen gibt es bei der Verwendung eines selbstjustierenden Verfahrens keinen Überstand, d.h. insbesondere nicht bei der selbstjustierenden Beschichtung durch Grenzflächendiffusion.
Bei einer Weiterbildung ist die Leitstruktur eine Leitbahn, die abgesehen von Grenzen zu anderen Leitstrukturen vollstän- dig mit einem elektrisch leitfähigen Barrierematerial umgeben ist. An mindestens einer Seitenfläche der Leitbahn ist eine Barriereschicht mit einer Schichtdicke größer 2 Nanometer oder größer 4 Nanometer angeordnet und an mindestens einer Seitenfläche der Leitbahn eine Barriereschicht mit einer Schichtdicke kleiner als 1 Nanometer angeordnet. Die dickere Barriereschicht enthält insbesondere die amorphe Barriereschicht und dient als Quelle für Barrierematerial, das auf- grund der Grenzflächendiffusion beim Tempern transportiert wird und das die dünne Barriereschicht bildet.
Bei einer nächsten Weiterbildung besteht die Leitstruktur aus Kupfer oder aus einer Kupferlegierung mit mindestens 90 Atomprozent Kupfer. Alternativ besteht die Leitstruktur aus Gold oder aus einer Goldlegierung mit mindestens 90 Atomprozent Gold. Bei einer anderen Weiterbildung ist das Barrierematerial Tantal, Tantalnitrid, Titan, Titannitrid, Wolfram, Wolf— ramnitrid oder Titanwolfram. Auch andere Refraktärmetalle oder Refraktärmetalllegierungen sind geeignet .
Die Erfindung betrifft außerdem ein Verfahren bei dem einmal oder mehrmals getempert wird. Durch das Tempern wird eine Barrierematerialschicht zwischen einer VialeitStruktur und einer Leitbahn entfernt, durchbrochen oder um mindestens 50 Prozent oder um mindestens 90 Prozent gedünnt. Dieses Verfahren dient zum Herstellen einer Schaltungsanordnung gemäß erstem Aspekt, so dass die oben genannten technischen Wirkun- gen auch für das Verfahren gelten.
Das Barrierematerial wird bei einer Weiterbildung durch Diffusion entlang von Korngrenzen einer Leitstruktur und durch Grenzflächendiffusion entlang einer Grenzfläche zwischen zwei verschiedenen Materialien entfernt, wobei der Hauptteil des Barrierematerials durch Korngrenzendiffusion abtransportiert wird, die Grenzflächendiffusion jedoch insbesondere in Randbereichen der zu entfernenden Barrierematerialschicht unterstützend wirkt. Bei einer Alternative wird nur Korngrenzen- diffusion genutzt.
Bei einer Ausgestaltung wird das zu entfernende Barrierematerial in einer Dicke bis 2 Nanometern abgeschieden, wobei in Summe mindestens 1,5 Stunden getempert wird. Hat das zu ent— fernende Barrierematerial eine Dicke im Bereich von 2 Nanometern bis 5 Nanometern, so wird bei einer anderen Weiterbildung in Summe mindestens 3 Stunden getempert . Die Temperatur beim Tempern ist dabei gleich 430°C. Bei Temperaturen größer als 430 Grad Celsius und kleiner als 500 Grad Celsius verkürzen sich die angegebenen Mindesttemperzeiten und können bspw. empirisch bestimmt werden. Durch die Einhaltung dieser Tem- perparameter wird eine ausreichende Entfernung des Barrierematerials gewährleistet. Die Obergrenze für die Temperdauer wird durch den Zeitpunkt bestimmt zu dem ausreichend Barrierematerial entfernt ist. Auch der noch vertretbare Durchsatz bestimmt die Temperatur und die Temperdauer. Außerdem sollten Barrierematerialschichten an Seitenwänden der Leitstruktur nicht zu stark gedünnt werden. Getempert wird bspw. in einem kontinuierlichen Tempervorgang über die genannten Zeiten oder mit mehren Tempervorgängen, wobei die genannten Zeiten die Summe der Zeiten für alle Tempervorgänge betreffen. Zwischen zwei Tempervorgängen werden bspw. Schichten abgeschieden oder strukturiert .
Als alternatives Maß zu den Temperparametern lasst sich angeben, dass während des Temperns zu entfernendes Barrieremate- rial entlang von Korngrenzen um mindestens 5 Nanometer oder um mindestens 10 Nanometer transportiert und damit ausreichend verteilt wird, um die Stromtragfähigkeit zu erhöhen. Die Erfindung betrifft außerdem ein weiteres Verfahren, bei dem einmal oder mehrmals getempert wird. Sekundär- Barrierematerial wird bei diesem Tempern aus Ursprungs- Barrierematerial durch Grenzflächendiffusion entlang der Grenzfläche einer LeitStruktur transportiert, so dass insbesondere eine Schaltungsanordnung gemäß zweitem Aspekt entsteht. Die oben genannten technischen Wirkungen gelten somit auch für das weitere Verfahren.
Bei einer Weiterbildung befindet sich eine ürsprungs- Barriereschicht :
- an einer Seitenfläche der Leitstruktur, - an einer Grenze zu einer Vialeitstruktur, oder
- auf Teilbereichen der Fläche der Leitstruktur, an der die Grenzflächendiffusion auftritt, wobei die Schichtdicke der Ursprungs-Barriereschicht in den Teilbereichen z.B. kleiner als 10 Nanometer oder sogar kleiner als 5 Nanometer ist.
Besonders gut sind amorphe Ursprungsbarriereschichten als Quelle für das Barrierematerial geeignet, das entlang der Grenzfläche diffundiert. Insbesondere an schwer zu beschichtenden Kanten und Ecken der LeitStruktur sind amorphe Ursprungsbarriereschichten sehr hilfreich. Amorphe Ursprungsbarriereschichten bilden sich bspw. durch Tempern.
Bei einer Weiterbildung wird vor dem Tempern für die Grenzflächendiffusion durch Vortempern Barrierematerial aus dem Innern der Leitbahn an die Außenfläche der Leitbahn transportiert, insbesondere entlang von Korngrenzen. Alternativ wird durch Vortempern Barrierematerial aus einem elektrisch leitfähigen Hilfsbereich in einen Bereich der Leitbahn transportiert, in dem nach dem Entfernen des Hilfsbereiches die Außenfläche der Leitbahn liegt. Auch hier tritt während des Vortemperns' insbesondere Korngrenzendiffusion auf. Durch dass Haupttempern für die Grenzflächendi fusion wird Barrierematerial aus den Korngrenzen, die an der Grenzfläche! münden, an die Grenzfläche transportiert und dort durch Grenzflächendif- fusion verteilt .
Als Maß zur Beschreibung des Haupttempervorgangs lässt sich angeben, dass die Transportstrecke des Barrierematerials während des Temperns mit Grenzflächendiffusion größer als 10 Nanometer oder größer als 20 Nanometer ist. Das Haupttempern folgt dem Vortempern bei einem Ausführungsbeispiel unmittel- bar. Die Transportstrecke beträgt bei einer Ausgestaltung mindestens eine halbe minimale Leitbahnbreite einer in der Schaltungsanordnung angeordneten Leitbahn.
Bei einer Ausgestaltung hat die Leitstruktur eine' Breite größer 200 Nanometern. In Summe wird mehr als 4 Stunden bei 430 °C oder mehr als 8 Stunden bei 430 °C getempert. Bei einem anderen Ausführungsbeispiel hat die Leitstruktur eine Breite im Bereich von 100 Nanometern bis 200 Nanometern, wobei in diesem Fall in Summe mehr als 2,5 h bei 430°C oder mehr als vier Stunden bei 430 °C getempert wird. Bei einem weiteren Ausführungsbeispiel hat die Leitstruktur eine Breite größer 50 Nanometer und es werden mehr als 60 Minuten (430 °C) getempert. Die Temperatur beim Tempern ist dabei größer als 420 Grad Celsius und kleiner als 510 Grad Celsius bzw. größer als 430 Grad Celsius und kleiner als 500 Grad Celsius. Durch die Einhaltung dieser Temperparameter wird ein ausreichendes Aufbringen des Barrierematerials in noch nicht bedeckten
Leitbahnbereichen gewährleistet. Die Obergrenze für die Tem— perdauer wird durch die Leitbahnbreite bzw. durch die Breite der Leitbahn und die Breite von Ablagerungen auf zu beschichtenden Bereichen der Leitstruktur bestimmt. Getempert wird bspw. in einem kontinuierlichen Tempervorgang über die genannten Zeiten oder mit mehren Tempervorgängen, wobei die genannten Zeiten die Summe der Zeiten für alle Tempervorgänge betreffen. Zwischen zwei Tempervorgängen werden bspw. Schichten abgeschieden oder strukturiert. Für die durch Grenzflä— chendiffusion zurückgelegte Entfernung gibt eine Wurzelfunk— tion die Abhängigkeit von der Temperzeit an. Umgekehrt ist die Abhängigkeit quadratisch, siehe die Formel am Ende der Beschreibung.
Bei Ausgestaltungen wird die zum Tempern erforderliche Wärme stärker den LeitStrukturen zugeführt als in der Umgebung der LeitStrukturen, vorzugsweise durch Mikrowelleneinkopplung, durch induktive Einkopplung oder durch Laserstrahleinkopplung. Durch die selektive WärmeZuführung lässt sich die Tem- peraturbelastung von wärmeempfindlichen Bereichen der Schaltungsanordnung trotz der langen Temperdauer und der hohen Tempertemperaturen verringern. Insbesondere Diffusionsbereiche von Halbleiterbauelementen oder wärmeempfindliche "low k"-Dielektrika werden so geschützt.
Im folgenden werden Ausführungsbeispiele der Erfindung anhand der beiliegenden Zeichnungen erläutert. Darin zeigen: Figur 1 eine Herstellungsstufe zur Beschichtung einer Leitbahn durch Grenzflächendiffusion, Figur 2 eine Herstellungsstufe eines Verfahrens, bei dem die Grenzflächendiffusion durch nicht konforme Abschei- düng von Barrierematerial unterstützt wird,
Figur 3 eine Herstellungsstufe eines Verfahrens, bei dem nach einer selektiven Beschichtung noch unbeschichtete Bereiche durch Grenzflächendiffusion beschichtet werden, Figur 4 eine Herstellungsstufe eines Verfahrens, bei dem durch Vortempern im Innern der Leitbahn eingebrachtes Barrierematerial aus dem Innern der Leitbahn an eine spätere Außenfläche der Leitbahn transportiert wird, Figur 5 eine Herstellungsstufe eines Verfahrens, bei dem durch Vortempern Barrierematerial aus einem an die Leit— bahn angrenzenden Hilfsbereich an eine spätere Außenfläche der Leitbahn transportiert wird, Figur 6 eine Herstellungsstufe eines Verfahrens, bei dem ein CMP-Prozess unterbrochen wird, um Barrierematerial ganzflächig abzuscheiden und durch Vortempern in Korn- grenzen einzutreiben,
Figur 7- eine Herstellungsstufe eines Verfahrens, bei dem eine Barrierematerialschicht durch ein fotolithografi- sches Verfahren strukturiert wird, Figuren 8A und 8B Herstellungsstufen eines Verfahrens, bei dem eine Leitstruktur, die mit einem anderen Verfahren als ein Damascene-Verfahren hergestellt worden ist, vollständig mit einem Barrierematerial umgeben wird, Figur 9 eine Herstellungsstufe eines Verfahrens, bei dem Barrierematerial an einem Viaboden in die darunter lie- gende Leitbahn entfernt wird,
Figur 10 eine Herstellungsstufe eines Verfahrens, bei dem Barrierematerial an einem Viaboden in die darunter liegende Leitbahn und in eine angrenzende VialeitStruktur entfernt wird, und Figur 11 eine Herstellungsstufe eines Verfahrens, bei dem an einer Viadeckfläche Barrierematerial entfernt wird. Die Figur 1 zeigt eine Herstellungsstufe zur Beschichtung einer Leitbahn durch Grenzflächendiffusion. Eine integrierte Schaltungsanordnung 100 enthält in einem nicht dargestellten Siliziumsubstrat eine Vielzahl von Halbleiterbauelementen, z.B. von Transistoren. In einer Isolierlage 102 befindet sich eine mit einer elektrisch leitfähigen Barriereschicht 104 ausgekleidete Aussparung. Die Barriereschicht 104 ist beispielsweise eine Tantal / Tantalnitrid Doppelschicht, bei der das Tantalnitrid an der Isolierlage 102 liegt, oder eine Tantalschicht, insbesondere eine -Tantalschicht mit einer Schichtdicke beispielsweise im Bereich von 10 bis 50 nm. Im Ausführungsbeispiel hat die Aussparung eine Breite von beispielsweise 600 nm. In die Aussparung wurde nach dem Aufbringen der Barriereschicht 104 Kupfermaterial eingebracht. An- schließend wurde das Kupfer mit Hilfe eines chemischmechanischen Polierverfahrens (CMP) planarisiert, wobei eine Leitbahn 106 in der Aussparung entstand. Nach dem Planarisie- ren wurde eine dielektrische Barriereschicht 108 ganzflächig abgeschieden, beispielsweise eine Siliziumnitridschicht mit einer Schichtdicke im Bereich von 30 nm bis 60 nm.
Nach dem Abscheiden der dielektrischen Barriereschicht 108 wurde ein Temperverfahren bei Temperaturen von 450 °C für eine Zeitdauer von mehreren Stunden durchgeführt, wobei Barriere- material 104 entlang der Grenzfläche zwischen der dielektrischen Barriere 108 und der Leitbahn 106 von beiden Seitenflächen der Leitbahn 106 her durch Grenzflächendiffusion die Deckfläche der Leitbahn 106 beschichtet, siehe Pfeile 110. Gleichzeitig tritt eine nicht zu verhindernde Korngrenzendif- fusion auf, siehe Pfeile 112.
Nach dem langen Tempern hat sich Barrierematerial an der Kupfer/Siliziumnitrid-Grenzfläche angereichert, bspw. gibt es an Kupferkorngrenzen keine direkte Kupfer-Siliziumnitrid- Grenzfläche mehr, so dass die bezüglich Elektromigration schwächste Stelle an der Leitbahn 106 beseitigt worden ist. Die Folge ist eine erhebliche Erhöhung der Stromtragfähigkeit der Leitbahn 106, beispielsweise um den Faktor 8 bei 0,6 μm breiten Kupferleitbahnen. Aufgrund der dünnen Tantalschicht an der Deckfläche der Leitbahn 106 sind Kupferdiffusionswege entlang der Grenzfläche Kupfer zu Siliziumnitrid blockiert. Dies führt zu einer verlängerten Lebensdauer der Leitbahn 106 und zu einer verbesserten Stromtragfähigkeit.
Die lange Temperung unterscheidet sich mindestens in Zeit und/oder Temperatur sowie auch noch im Prozess-Stadium von der bekannten ersten Temperung nach der Kupferabscheidung 106, durch welche die Ausheilung des Korns und des Gefüges erreicht wird. Überraschenderweise diffundiert das Barrieremetall längs der Kupfer/SiN-Grenzflache schneller als entlang der Kupferkorngrenzen. Dies führt zu einer vergleichsweise schnellen Gleichverteilung und Anreicherung des Tantals an der kritischen Grenzfläche. Hierbei steht Cu/SiN exemplarisch für alle üblichen Kupfer/Dielektrika-Grenzflächen, d.h. beispielsweise für eine Grenzfläche Kupfer zu Sie (Siliziumcar- bid) , SiCN (Siliziumkohlenstoffnitrid) , BLÖK (Barrier with Low Dielectric Constant k) . Im Ausführungsbeispiel enthält die an der Grenzfläche entstehende Tantalschicht nur einige * Atomlagen, beispielsweise nur weniger als fünf Atomlagen oder nur weniger als zehn Atomlagen. Durch das lange Tempern entsteht außerdem zwischen der Barriereschicht 104 und der Leit- bahn 106 eine amorphe Tantalschicht aus der Tantal für die Grenzflächendiffusion austritt .
Es handelt sich um einen einfachen, kostengünstigen Prozess, der selbstjustierend ist und keiner Lithographie- oder Ätz- schritte bedarf um Barrierematerial an die beschriebenen Stellen zu bringen und um wie beschrieben zu wirken. Die dafür benötigten Anlagen sind in jeder Fertigung vorhanden bzw. kostengünstig anzuschaffen. Komplizierte Lithografieoder Ätzschritte sowie aufwendige Prozesskontrollen werden nicht benötigt. Das Verfahren ist sowohl für Damascene- als auch für RIE- (Reactive Ion Etching) -Leitbahnen anwendbar. Das Verfahren wird in mindestens einer oder in allen Metall- lagen der integrierten Schaltungsanordnung 100 angewendet. Kombinationen mit anderen thermischen Prozessen sind auch möglich.
Bei dem an Hand der Figur 1 dargestellten Ausführungsbeispiel wurde die Tantalgrenzflächendiffusion bei unerwartet niedrigen Temperaturen ab ca. 400°C und kleiner als 500 °C durch die folgenden Maßnahmen erreicht:
- Die Barriereschicht 104 lag als Doppelschicht Tantalnit- rid/Tantal vor,
- die TaNx-Komponente war unterstöchiometrisch, wobei X kleiner als 1 bzw. kleiner als 0,75 war,
- das Tantalmetall der Barriereschicht 104 lag teilweise als α-Tantal vor, d.h. als kubisch raumzentrierte Kris- tallstruktur,
- die dielektrische Barriere 108 wurde mit PECVD (Plasma Enhanced Chemical Vapor Deposition) als Multilagenschicht abgeschieden,
- das Barrierematerial, d.h. hier das Tantal, bildete in dem beim Tempern verwendeten Temperaturbereich keine Legierung mit dem Kupfer und zeigte^ eine in Kupfer vernachlässigbare Löslichkeit,
- an der Kupfer/Tantalgrenzfläche, d.h. an der Seitenwand und am Boden der Leitbahn 106, bildete sich eine amorphe, stark tantalreiche Zone, in der und aus der Tantal bei den überraschenden milden thermischen Aktivierungen ausdiffundiert,
- am Ende des Aktivierungsprozesses wurde vergleichsweise langsam abgekühlt, wobei die Abkühlrate kleiner als 20 Kelvin/Minute war, und
- an der Kupfer/Siliziumnitrid-Grenzschicht reicherte sich eine dünne, amorphe, tantalhaltige Schicht an, deren Wirkung bei einer Dicke von wenigen Atomlagen bzw. bereits bei Bruchteilen einer Atomlage einsetzt.
Die folgenden experimentellen Ergebnisse gelten für das Ausführungsbeispiel gemäß der Figur 1: Die Grenzflächendiffusion des Tantals ist bei 0,6 μm breiten Leitbahnen 106 ab 430°C für zehn Stunden Temperzeit zu beobachten. Es ergibt sich eine Verbesserung der Lebensdauer um mindestens den Faktor 10 für eine 0,6 μm breite Leitbahn 106 nach Lagerung bei 450 °C für eine Temperzeit von zwanzig Stunden ohne zusätzliche "unterstützende Prozesse". Unterstützende Prozesse dienen der verstärkten Heranführung von Barrierematerial an oder in den Grenzflächenbereich an dem die Grenzflächendiffusion stattfinden soll. In schmaleren Bahnen ist eine geringere Temperzeit notwendig, weil die Diffusionslänge proportional der Wurzel aus der Temperzeit ist . So ergibt sich bei einer 200 nm breiten Bahn, d.h. bei einer 0,18 μm- Technologie, bei einer Diffusionslänge von 100 nm eine Temperzeit von 2,2 Stunden bei 450°C.
- Die Tantaldiffusion konnte mittels SIMS (Secundary Ion Mass Spectrometry) und TEM (Transmission Electron Micros- copy) nachgewiesen werden, und
- die Tantaldiffusion führte zu einem Widerstandsanstieg kleiner als 5 % in 0,6 μm breiten Leitbahnen bei der oben erwähnten deutlich höheren Stromtragfähigkeit .
Überraschenderweise bewirken bereits geringe Tantalanteile an der Grenzfläche zwischen dem Barrierematerial 108 und dem Kupfer 106 , z.B. Tantalanteile kleiner als 5 Prozent der
Grenzfläche, eine beträchtliche Erhöhung der Elektromigrati- onsfestigkeit, insbesondere wenn Kupferkorngrenzen an der Grenzfläche mit Tantal bedeckt sind. Bei der Erläuterung der Ausführungsbeispiele steht Tantal stellvertretend für alle metallische Barrierematerialien, die in dem beim Tempern genutzten Temperaturbereich keine Legierung mit Kupfer bilden und nur eine sehr geringe Löslichkeit in Kupfer besitzen. So kann z.B. an Stelle von Tantal bzw. Tantalnitrid auch Wolfram, Wolframnitrid, Titanwolfram, Titan oder Titannitrid als Barriere verwendet werden. Das Barrierenmaterial stammt alternativ auch aus einer nichtleitenden Barriere bzw. ist elektrisch nichtleitend. Es diffundiert dann das entsprechen- de Element oder die entsprechende Komponente entlang der Grenzfläche und führt zu einer gleichmäßigen Verteilung an der Grenzfläche. Im übrigen lassen sich die an Hand der Figuren erläuterten Verfahren sowohl in Metallisierungsebenen durchführen, die mit einem Einfach-Damascene- oder mit einem Dual-Damascene-Verfahren hergestellt worden sind. Auch lassen sich die Verfahrensschritte anwenden, wenn "subtraktiv" erzeugte Leitbahnen benutzt werden d.h. z.B. durch RIE, lift- off, pattern plating oder ähnliches.
Die Aktivierung der Tantaldiffusion aus der Barriere kann nach unterschiedlichen Prozessstadien bei der Waferbearbei- tung erfolgen, z.B.:
- nach dem Abdecken mit Siliziumnitrid oder einem anderen Dielektrikum, insbesondere aber vor dem Herstellen weiterer Metallisierungslagen der Schaltungsanordnung,
- nach der Fertigstellung einer bestimmten Metallisierungslage, insbesondere aber vor der Herstellung weiterer Metallisierungslagen, - nach der Herstellung mehrerer Metallisierungslagen, aber noch vor der Herstellung weiterer Metallisierungslagen,
- nach der Herstellung aller Metallisierungslagen der Schaltungsanordnung, insbesondere aber noch vor der finalen Passivierung des Wafers, oder - nach der finalen Passivierung des Wafers.
Die zuletzt genannte Vorgehensweise hat den Vorteil, dass die ohnehin vorgesehene finale Temperung und der Temperschritt in einem einzigen Verfahren durchgeführt werden können. Der Aktivierungsschritt kann gegebenenfalls auch mit anderen
Schritten vor Auslieferung des Bausteins zusammengelegt werden, z.B. mit einem sogenannten Burn-in-Schritt, bei dem die Schaltungsanordnung bei erhöhter Temperatur getestet oder stabilisiert wird. Zur thermischen Aktivierung des Wafers bezüglich der Grenzflächendiffusion gibt es unter anderem die folgenden Möglichkeiten:
- Die thermische Aktivierung des Wafers oder von Einzelbau- steinen bei Temperaturen größer 350°C bis 550°C mit Hilfe eines Ofenprozesses, insbesondere für unterschiedliche Zeiten,
- falls ein geringeres Temperaturbudget verwendet werden muss, um z.B. Transistoren, Metallisierungselemente oder Dielektrika vor Degradation zu bewahren, so können auch verschiedene Methoden zur selektiven Aufheizung der Leitbahnen bzw. zur selektiven Aufheizung von Randbereichen der Leitbahnen verwendet werden, unter anderem: - eine selektive Erwärmung der Leitbahn durch Mikrowel- lenanregung, bevorzugt im Bereich der Resonanzfrequenz einer Leitbahn. Die Resonanzfrequenzen sind längenabhängig und liegen im Bereich kleiner als 1000 GHz. Realisiert werden kann die Mikrowellenanregung z.B. mit Hilfe einer Wanderfeldröhre (Magnetron) oder eines Hohlraumresonators. - Die selektive Heizung der Metallstrukturen ist ebenfalls möglich, z.B. durch indirekte Heizung oder durch induktive Energieeinkopplung in den Wafer. Benötigte Frequenzen liegen im Bereich von 10 kHz bis 1 MHz . Aufgrund der Leitbahndimensionen ist der Skineffekt vernachlässigbar. In einem Sonderfall werden als "Heizdraht" oder als Spulenwicklung Strukturelemente verwendet, die bereits auf dem Wafer vorliegen. Beispielsweise aus den ohnehin in jeder Ebene benö- tigten metallischen Stützstellen aufgebaut oder aus Elementen, die dafür zusätzlich integriert werden. - Andere Methoden der selektiven Heizung nutzen optische Verfahren zur Energieeinspeisung. Die Selektivität kann z.B. durch eine 'räumliche Begrenzung des ak- tivierten Bereichs erreicht werden, beispielsweise durch eine lokale Erwärmung der Leitbahn mittels Laser oder durch Nutzung der bevorzugten Lichtabsorpti- on und bevorzugten Aufheizung metallischer Strukturen im Vergleich zu Dielektrika, wie sie beispielsweise bei RTP-Verfahren (Rapid Thermal Processing) bekannt ist.
Bei den folgenden Ausführungsbeispielen gibt es bspw. zumindest in einigen Metallisierungslagen neben schmalen Leitbahnen mit minimaler Strukturbreite auch deutlich breitere Leitbahnen, die z.B. je nach Technologie und Designregel bis zu 25 μm breit sind. Die in den breiten Leitbahnen fließenden
Ströme haben entweder eine vergleichsweise geringe Stromdichte im Vergleich zu den schmalen Bahnen oder bei Hochstromanwendungen sind die Stromdichten in den breiten Leitbahnen vergleichbar mit den Stromdichten in den schmalen Leitbahnen. Werden an Stelle von Siliziumdioxid als Isoliermaterial sogenannte "Low-k-Dielektrika" verwendet, so sind diese thermisch sehr empfindlich. Im erstgenannten Fall ist der Diffusionsweg längs der Kupfer/Siliziumnitridgrenzfläche sehr lang und die benötigte Tantalmenge zur Absättigung der Grenzfläche ist relativ groß. Im zweiten Fall uss das thermische Budget für die Aktivierung in zulässigen Grenzen gehalten werden. In solchen Fällen können unterstützend weitere Prozesse angewandt werden, die zusätzliche Tantalmengen direkt an die oder nahe an die spätere Kupfer/Siliziumnitridgrenzfläche bringen. Dadurch wird insbesondere in diesen besonderen Fällen die gewünschte höhere Stromtragfähigkeit ohne Einschränkung sichergestellt. Die unterstützenden Prozesse werden im Folgenden an Hand der Figuren 2 bis 8B näher erläutert. Dabei werden sowohl unterstützende Prozesse erläutert, die eine lange thermische Aktivierung voraussetzen als auch unterstützende Prozesse, die ohne eine solche bzw. mit einer kurzen thermische Aktivierung auskommen.
Die Figur 2 zeigt eine Herstellungsstufe eines Verfahrens, bei dem die Grenzflächendiffusion durch nicht-konforme Abscheidung von Barrierematerial unterstützt wird. Eine Schaltungsanordnung 100b enthält zusätzlich zu einem nicht darge- stellten Halbleitersubstrat eine Isolierlage 102b, z.B. aus Siliziumdioxid. Eine Aussparung für eine Kupferleitbahn 106b wird mit geringen Breite im Bereich von beispielsweise 130 nm bis 500 nm erzeugt. Um die Tantalbarriere bzw. die Tantalnit- ridbarriere an der Seitenwand der Leitbahn 106 durch den bei der späteren Temperung entstehenden Materialtransport nicht zu stark "auszudünnen", wird die für die Grenzflächendiffusion notwendige Tantalmenge bereits vorher durch eine gezielte Mehrabscheidung beim Aufbringen einer Barriereschicht 104b abgeschieden, beispielsweise durch Verwendung eines nicht konform ausgeführten PVD-Verfahrens (Physical Vapor Deposition) . Dadurch wird der größte Teil des Materials im oberen Bereich der Aussparung bzw. des Trenches und damit nahe zu der Kupfer/ Siliziumnitrid-Grenzfläche, an der die schnellere Diffusion stattfindet, abgelagert. Die nicht-konforme Abscheidung lasst sich durch geeignete Wahl der Plasmaspannungen und der Gasflüsse bei dem PVD-Verfahren weiter unterstützen. Auch lasst sich ein Ausdünnen des Barrierematerials an den Seitenwänden der Leitbahn 106b oder ein zu hohes, „nicht- verträgliches" Temperaturbudget dadurch vermeiden, dass zusätzlich "unterstützende" Prozesse verwendet werden, wie sie unten an Hand der Figuren 3 bis 8B erläutert werden.
Bei dem Verfahren gemäß Figur 2 ist die nichtkonforme Ab- Scheidung der unterstützende Prozess. An die in Figur 2 dargestellte Herstellungsstufe schließt sich ein Planarisierungsschritt an, bei dem das über die Aussparung hinausragende Kupfer und Tantal mit Hilfe eines chemisch-mechanischen Polierverfahrens entfernt wird. Anschließend wird eine die- lektrische Barriereschicht, z. B. eine Siliziumnitridschicht, abgeschieden. Danach wird bspw. Siliziumdioxid für die nächste Via- oder Metallisierungslage abgeschieden. Anschließend wird die lange Temperung mit Grenzflächendi fusion durchgeführt .
Wie in der Figur 3 dargestellt, wird eine Schaltungsanordnung 100c hergestellt, indem in eine Isolierlage 102c eine Ausspa- rung für eine Leitbahn eingebracht wird. Es wird ganzflächig eine elektrisch leitfähige Barriereschicht 104c abgeschieden, z. B. eine Tantalschicht. Danach wird Kupfer abgeschieden und planarisiert, wobei auch Tantal außerhalb der Aussparung für eine Leitbahn 106c entfernt wird. Danach wird bei einer ersten Verfahrensvariante Tantal selektiv durch einen CVD- Prozess (Chemical Vapor Deposition) unter Verwendung von z.B. TaCl5 oder von Ta(OC2H5)5 und wasserstoffhaltigen oder anderen reduzierenden Gasen abgeschieden. Die selektive Abscheidung von Tantal durch CVD erfolgt beispielsweise bei 400 °C.
Die metallische Kupferoberfläche ist unmittelbar nach dem CMP-Schritt und einem gegebenenfalls durchgeführten Sä.ube- rungsschritt besonders reaktiv und eine geeignete Oberfläche für die selektive Tantalabscheidung, weil an ihr Wasserstoff leicht dissoziiert und die Tantalabscheidung bei relativ niedrigen Temperaturen erfolgen kann.
Bei einer zweiten Ver ahrensvariante wird nach dem CMP- Verfahren Tantal selektiv mit einer außenstromlosen Abscheidung aus reiner Elektrolytlösung abgeschieden. Gegebenenfalls wird vorher ein Reinigungsschritt und eine Vorbehandlung sowie eine geeignete Aktivierung der Leitbahnoberfläche durchgeführt .
Bei beiden Verfahrensvarianten wird nach der selektiven Tantalabscheidung einer dielektrischen Barriereschicht, z.B. einer Siliziumnitridschicht, aufgebracht. Danach wird bspw. Siliziumdioxid für die nächste Isolierlage aufgebracht. Zu diesem Zeitpunkt oder zu einem späteren Zeitpunkt erfolgt das lange Tempern zum Hervorrufen der Grenzflächendiffusion.
Im Ausführungsbeispiel wird eine elektrisch leitfähige Barriereschicht mit einer Schichtdicke kleiner als 10 nm oder sogar mit einer Schichtdicke kleiner als 5 nm selektiv abgeschieden. Bei derart dünnen selektiv abgeschiedenen Schichten kann nicht gewährleistet werden, dass die Deckfläche der Leitbahn 106c vollständig bedeckt ist. Insbesondere an Fehlstellen oder an verunreinigten Stellen, an denen sich beispielsweise schon Kupferoxide gebildet haben, gibt es Bereiche, die noch nicht mit Tantal bedeckt sind. Durch den langen Temperschritt wird erreicht, dass auch diese Bereiche mit
Tantal bedeckt werden und so die Stromtragfähigkeit der Leitbahn 106c erheblich erhöhen.
Die Figur 4 zeigt einen weiteren "unterstützenden" Prozess. Bei der Herstellung einer Schaltungsanordnung lOOd wird in einer Isolierlage 102d eine Aussparung für eine Leitbahn 106d erzeugt. Nach dem Erzeugen der Aussparung wird eine Tantal- Barriereschicht 104d ganzflächig abgeschieden. Danach wird Kupfer galvanisch mit Hilfe einer Spannungsquelle abgeschie- den. Bevor, gerade wenn oder unmittelbar nachdem die Aussparung vollständig mit Kupfer gefüllt ist, wird eine Hilfsschicht 200 aus elektrisch leitfähigem Barrierematerial, z. B. aus Tantal, abgeschieden, beispielsweise in einer Dicke von 30 nm bis 50 nm. Nach dem Abscheiden der Hilfsschicht 200 wird weiter Kupfer in der Aussparung abgeschieden, so dass
Kupfer zwischen der Hilfsschicht 200 und der Öffnung 204 der Aussparung liegt. Anschließend wird ein CMP-Verfahren durchgeführt, um Kupfer und Tantal zu entfernen, das außerhalb der Aussparung liegt. Das CMP-Verfahren wird beim Erreichen der Öffnung 204 der Aussparung beendet. Anschließend wird eine dielektrische Schicht, insbesondere eine Barriereschicht, z. B. eine Siliziumnitridschicht, abgeschieden und es wird der lange Temperschritt mit Grenzflächendiffusion durchgeführt. Dabei diffundiert Barrierematerial 104d von den Seitenflächen der Leitbahn 106d entlang der Grenzfläche zur Siliziumnitridschicht/Kupferleitbahn 106d. Außerdem diffundiert Material der Hilfsschicht 200 aus dem Innern der Leitbahn 106d entlang von Korngrenzen an die Grenzfläche Siliziumnitrid/Kupfer und verteilt sich an der Grenzfläche durch Grenzflächendiffusion.
Zur Abscheidung der Hilfsschicht 200 wird bei einer ersten Verfahrensvariante eine elektrolytische Abscheidung einer stark tantalhaltigen Komponente aus einem Zweikomponenten- elektrolysebad genutzt, das Kupferverbindungen und Tantalverbindungen enthält, insbesondere Komplexverbindungen. Durch Veränderung der Galvanisierspannung lässt sich auf die Ab- Scheidung der Hilfsschicht 200 umschalten. Nach dem Abscheiden einer ausreichend dicken Hilfsschicht wird die Spannung wieder zurückgeschaltet, so dass wieder hauptsächlich Kupfer abgelagert wird. Die Dicke der Hilfsschicht 200 lässt sich beispielsweise über den Elektrolysestrom kontrollieren. Die benötigten Elektrolyse-Spannungen lassen sich durch geeignete Wahl der Komplexbildner und des pH-Wertes ausreichend unterschiedlich und in gut kontrollierbaren Bereichen einstellen.
Bei einer zweiten Verfahrensvariante werden zur Abscheidung des Kupfers und zur Abscheidung der Hilfsschicht 200 getrennte Elektrolysebäder in separaten Anlagen oder in zwei benachbarten Kammern einer Mehrkammeranlage verwendet .
Die Figur 5 zeigt eine Herstellungsstufe eines "unterstützen- den" Prozesses, bei dem zur Herstellung einer Schaltungsanordnung lOOe'in einer Isolationsschicht 102e eine Aussparung für eine Leitbahn 106e erzeugt wird. Nach dem Erzeugen der Aussparung wird ganzflächig eine Barriereschicht 104e, z.B. aus Tantal, abgeschieden. Danach wird Kupfer mit Hilfe eines Verfahrens abgeschieden, bei dem im periodischen Wechsel
Kupfer abgeschieden und dann rein elektrochemisch oder mit mechanischer Unterstützung partiell abgetragen wird. Beispielsweise bietet die Firma Nutool ein solches Verfahren unter dem Namen "ECMD" an. Die Anwendung eines solchen Ver- fahrens führt zu einer planaren Kupferoberfläche mit einer nur geringen durch CMP zu entfernenden Kupferschichtdicke oberhalb der Öffnung der Aussparung für die Leitbahn 106e. Beispielsweise liegt die Schichtdicke des Kupfers außerhalb der Aussparung für die Leitbahn 106e in einem Bereich von ' 30 nm bis 60 nm, siehe Abstand AI. Nach dem Aufbringen des
Kupfers wird eine dünne Barriereschicht 250, z.B. aus Tantal, ganzflächig aufgebracht, beispielsweise durch Sputtern. Die Dicke der Tantalschicht 250 liegt beispielsweise im Bereich von 30 nm bis 50 nm.
Anschließend wird ein Eintreibschritt durchgeführt, bei dem Material der Tantalschicht 250 entlang von Korngrenzen bis in die Nähe der Öffnung der Aussparung entlang von Korngrenzen diffundiert. Gegebenenfalls wird der Eintreibschritt so lange durchgeführt, bis eingetriebenes Barrierematerial mehr als 10 Nanometer oder mehre als 20 Nanometer innerhalb der Ausspa- rung für die Leitbahn 106e liegt.
Nach dem Vortemperschritt wird ein CMP-Verfahren durchgeführt, bei dem Kupfer und Material der Tantalbarriere 104e außerhalb der Aussparung entfernt werden. Anschließend wird eine dielelektrische Barriereschicht, z.B. eine Siliziumnitridschicht, abgeschieden. Im weiteren Verlauf der Herstellung der Schaltungsanordnung lOOe wird ein langer Haupttemperschritt mit Grenzflächendiffusion durchgeführt, bei dem Barrierematerial 252 an Korngrenzen im Innern der Leitbahn 106e an die Grenzfläche Kupfer/Siliziumnitrid austritt und dort "an der Grenzfläche diffundiert. Außerdem tritt Grenzflächendiffusion von Barrierematerial auf, das aus der Tantalbarriere 104e stammt.
Die Figur 6 zeigt eine weitere Variante für einen "unterstützenden" Prozess bei der Herstellung einer Schaltungsanordnung lOOf, die eine Isolierlage 102f enthält. In der Isolierlage 102f wird eine Aussparung für eine Leitbahn 106f mit Hilfe eines fotolithografischen Verfahrens erzeugt. In der Ausspa- rung wird eine Barriereschicht 104f abgeschieden, z. B. eine Tantalschicht. Danach wird Kupfer galvanisch abgeschieden und mit Hilfe eines CMP-Verfahrens bis zur Barriereschicht 104f planarisiert . Beim Erreichen der Barriereschicht 104f wird das CMP-Verfahren unterbrochen. Das Erreichen der Barriere- schicht 104f wird beispielsweise durch eine Endpunkterfassung automatisch erfasst und lässt sich auf einfache Art ermitteln. Anschließend wird eine dünne Tantalbarriere, beispiels- weise mit einer Schichtdicke kleiner als 20 Nanometer oder kleiner als 5 Nanometer, aufgebracht. Geeignete Verfahren zum Aufbringen der Barriereschicht 300 sind CVD, PVD, elektrolytische Abscheidungen oder Implantationen.
Nach dem Aufbringen der Barriereschicht 300 wird eine Vortem- perung durchgeführt, bei der Material der Barriereschicht 300 entlang von Korngrenzen in die Leitbahn 106f eindringt, insbesondere in Bereiche, die mehr als 10 Nanometer oder mehr als 20 Nanometer von der Öffnung der Aussparung für die Leitbahn 106f entfernt sind. Danach wird Material der Barriereschicht 106f außerhalb der Aussparung für die Leitbahn 106f mit Hilfe eines CMP-Verfahrens entfernt. Nach dem Abschluss des CMP-Verfahrens wird eine der Barriereschicht 108, ent- sprechende Barriereschicht, z.B. aus Siliziumnitridschicht, abgeschieden. Im weiteren Verfahrensverlauf wird eine längere Temperung durchgeführt, bei der Barrierematerial der Barriereschicht 300 aus den Korngrenzen an die Grenzfläche Kupfer/Siliziumnitrid ausgetrieben wird und entlang dieser Grenzfläche diffundiert. Zusätzlich tritt auch Grenzflächendiffusion von Barrierematerial auf, das aus der Barriereschicht 104f stammt.
Die Figur 7 zeigt einen "unterstützenden" Prozess, bei dem bei der Herstellung einer Schaltungsanordnung 100g eine Isolierschicht 102g aus Siliziumdioxid aufgebracht wird. In der Isolierschicht 102g wird eine Aussparung für eine Leitbahn 106g erzeugt. Nach dem Erzeugen der Aussparung wird eine elektrisch leitfähige Barriereschicht 104g ganzflächig abge- schieden, beispielsweise eine Tantalschicht mit einer
Schichtdicke im Bereich von 10 bis 30 nm. Danach wird Kupfer abgeschieden und es wird planarisiert, wobei Kupfer und Material der Barriere 104g außerhalb der Aussparung für die Leitbahn 106g entfernt werden. Nach dem Planarisieren wird eine dünne Tantalschicht 350 ganzflächig aufgebracht, beispielsweise mit einer Schichtdicke kleiner als 10 n oder sogar kleiner als 5 nm. Anschließend wird die Tantalschicht 350 mit Hilfe eines fotolithografischen Verfahrens strukturiert, wobei ein Resistbereich 352 verwendet wird, der die Leitbahn 106g abdeckt. Nach dem Entfernen des Resists wird eine dielektrische Barriereschicht, z. B. eine Siliziumnitridschicht, abgeschieden. Nach dem Abscheiden der Siliziumnitridschicht wird im weiteren Verfahrensverlauf eine Temperung durchgeführt, durch die noch nicht bedeckte Bereiche der Deckfläche der Leitbahn 106g mit Barrierematerial aufgrund von Grenzflächendiffusion bedeckt werden.
Die Figuren 8A und 8B zeigen Herstellungsstufen bei der Herstellung einer integrierten Schaltungsanordnung 100h. Nach der Herstellung einer Isolierlage 102h und einer darin eingebetteten Vialeitstruktur 106h wird ganzflächig eine Barrie- reschicht 400 abgeschieden, beispielsweise eine Tantalschicht mit einer Schichtdicke im Bereich von 10 nm bis 50 nm. Nach dem Abscheiden der Barriereschicht 400 wird auf der Barriereschicht 400 eine KeimbildungsSchicht aus Kupfer abgeschieden. Danach wird eine ResistSchicht aufgebracht und strukturiert, wobei Resistbereiche 404 und 405 entstehen, zwischen denen eine Aussparung für eine Leitbahn 406 angeordnet ist, die anschließend mit Hilfe eines galvanischen Verfahrens durch selektive (lokale) Abscheidung in die Öffnung erzeugt wird. Die Resistbereiche 404 und 405 werden nach dem Erzeugen der Leitbahn 406 entfernt. Anschließend wird, wie in der Figur 8B gezeigt, eine dünne Barriereschicht 450 abgeschieden, die die Deckfläche der Leitbahn 406 und die Seitenflächen der Leitbahn 406 bedeckt. Die Barriereschicht 450 besteht beispielsweise aus Tantal und hat eine Schichtdicke von beispielsweise kleiner als 10 nm oder kleiner als 5 nm. Die Barriereschicht 450 wird beispielsweise mit einem CVD-Verfahren, mit einem PVD-Verfahren oder mit einem außenstromlosen galvanischen Verfahren abgeschieden. Nach dem Abscheiden der Barriereschicht 450 wird eine dielektrische Barriereschicht 452 abge- schieden, z. B. eine Siliziumnitridschicht, um an Bereichen der Leitbahn 406, die nicht von der Barriereschicht 450 bedeckt sind, eine Grenzfläche zu bilden. Nach dem Abscheiden der Siliziumnitridschicht 452 wird eine längere Temperung durchgeführt, um auch die noch nicht von Tantal bedeckten Bereiche auf der Deckfläche der Leitbahn 406 oder an den Seitenflächen der Leitbahn 406 durch Grenzflächendiffusion von Tantal mit Tantal zu bedecken.
Danach wird mit Hilfe eines fotolithografischen Verfahrens oder mit Hilfe eines anisotropen Ätzverfahrens der auf der Isolierlage 102h angeordnete SchichtStapel aus der Siliziumnitridschicht 452, der Barriereschicht 450, der Keimbildungsschicht 402 und der Barriereschicht 400 entfernt. Die Leit— bahn 406 bleibt also von einer Tantalschicht umgeben. Durch das lange Tempern wird die Barriereschicht 400 jedoch auch an der Grenze zwischen der Leitbahn 104h und der Leitbahn 406 gedünnt bzw. entfernt.
Bei weiteren Ausführungsbeispielen wird die Leitbahn 406 mit Hilfe eines Kupfer-RIE-Verfahrens (Reactive Ion Etching) , mit Hilfe eines sogenannten Lift-Off-Verfahrens oder mit Hilfe eines anderen "subtraktiven" Verfahrens erzeugt.
Bei allen an Hand der Figuren 1 bis 8B erläuterten Varianten wird zusätzliches Tantal direkt an die oder nahe an die horizontale bzw. vertikale (Figur 8B) Kupfer/Dielektrikums- Grenzfläche gebracht. Durch eine nachfolgende kurze Aktivierung kann nahe an der Grenzfläche angeordnetes Material an die spätere Kupferschicht der Siliziumnitrid-Grenzfläche getrieben werden. In anderen Fällen wird erst die Siliziumnitrid-Deckschicht aufgebracht und das Barrierenmetall wird dann durch Diffusion längs der Kupfer/Dielektrikums- Grenzfläche verteilt. In allen Fällen, in denen ein "unterstützender" Prozess eingesetzt wird, kann das "unterstützend" eingebrachte Material auch von jenen in der verwendeten metallischen Diffusionsbarriere 104 verschieden sein.
Wird der "unterstützende" Prozessschritt geeignet gewählt, so liegt das zusätzlich aufgebrachte Tantal bereits gleich ver- teilt an der gewünschten Stelle, nämlich unmittelbar an der Kupfer/Siliziumnitrid-Grenzfläche vor und der zusätzlich benötigte Aktivierungsschritt kann bei einem Final- Temperschritt bei z.B. 430°C für 30 Minuten durchgeführt werden. In bestimmten Fällen ist dadurch für den langen Temperaturschritt keine zusätzliche Temperzeit erforderlich.
Die Figuren 9 bis 11 betreffen Ausführungsbeispiele, bei denen primär Barrierematerial vom Boden einer Vialeitstruktur bzw. zwischen zwei Leitstrukturen entfernt werden soll. Eine Kombination mit Verfahren, bei denen Tantal durch Grenzflächendiffusion aufgebracht wird, ist möglich und wird auch im Folgenden wiederholt angesprochen. Durch die an Hand der Figuren 9 bis 11 erläuterten Ausführungsbeispiele verringert sich der ohmsche Viawiderstand erheblich und die Stromtragfähigkeit des Vias steigt. In allen drei Ausführungsbeispielen wird zunächst eine ganzflächige Abscheidung einer elektrisch leitfähigen Diffusions-Barriereschicht durchgeführt . Zur Entfernung der Barriereschicht im Bereich des Via-/Bahn- Übergangs wird ein überraschend milder Temperprozess genutzt, bei dem das Barrierematerial in Kupfer oder längs von Grenzflächen, z.B. Kupfer/Tantal oder Kupfer/Siliziumnitrid, diffundiert .
Bei den Ausführungsbeispielen, bei denen Tempertemperaturen zwischen 400 und 500°C benutzt worden sind, wurden folgende Bedingungen eingehalten:
- Die Barriere bestand aus einer Doppelschicht Tantalnitrid/Tantal, - die TaNx-Komponente war unterstöchiometrisch, d.h. X < 1 bzw. X < 0,75,
- das Tantalmetall der Barriere lag zumindest teilweise als α-Tantal vor, d.h. als kubisch raumzentriertes Gitter,
- an der Kupfer/Tantal-Grenzfläche, d.h. an der Seitenwand und am Boden der Leitstrukturen, bildet sich eine amorphe, stark tantalreiche Zone, in der und aus der Tantal bei überraschend milden thermischen Aktivierungen diffundiert, und
- keine Einschränkungen gibt es hier bei der Auswahl des Barrierematerials. Es kann, muss aber nicht, im in Frage kommenden Temperaturbereich beim Tempern Kupferlegierungen bilden oder kann eine endliche Löslichkeit in Kupfer aufweisen. Somit sind die Verfahren nicht nur auf Tantalbarrieren beschränkt .
Die Ausführungsbeispiele der Figuren 9 und 10 betreffen Dual- Damascene-Architekturen. Die angesprochenen Verfahren sind aber auch bei Einfach-Damascene-Architekturen oder wie in Figur 11 dargestellt, auch bei Leitbahnen nutzbar, die durch subtraktive Verfahren erzeugt worden sind, d.h. durch Lift- Off-Verfahren, durch Pattern-Plating oder durch Kupfer-RIE. Der Temperschritt zum Entfernen des Barrierematerials lässt sich in oder nach unterschiedlichen Prozessstadien durchführen, siehe die oben für die Figuren 1 bis 8B erläuterten Möglichkeiten .
Es ergeben sich folgende Vorteile:
- Sichere, reproduzierbare und risikoarme Ver ahrensweise, wobei der Viawiderstand verringert wird und sich die E- lektromigrationsfestigkeit erhöht, - es werden kostengünstige thermische Prozesse genutzt, die in der Regel ohne Investitionsbedarf bzw. ohne hohen Investitionsbedarf durchführbar sind,
- es werden kostengünstige Batchprozesse genutzt, und
- zusätzliche positive Auswirkungen treten an allen Schich- ten und Grenzflächen durch die lange Temperung auf.
Die thermische Aktivierung wird bei Temperaturen ≥ 350° bis 550 °C für unterschiedlich lange Zeiten durchgeführt, die im Wesentlichen von der Dicke der Barriereschicht abhängen. Die oben genannten Verfahren zum selektiven Erhitzen der metallischen Strukturen werden auch bei den Temperverfahren zum Entfernen von Barrierematerial angewendet . Figur 9 zeigt eine Schaltungsanordnung 500 mit einem Substrat 501. Nach der Herstellung von integrierten Halbleiterbauelementen in dem Substrat 501 wurde eine Isolierlage 502 er- zeugt, die Isoliermaterial 504 enthält, beispielsweise Siliziumdioxid. In der Isolierlage 502 wurde mit Hilfe eines Dual-Damascene-Verfahrens eine Leitbahn 506 aus Kupfer erzeugt . Anschließend wurde eine dielektrische Barriereschicht 508 abgeschieden, beispielsweise eine Siliziumnitridschicht in einer Schichtdicke von 50 nm. Anschließend werden eine
Vialage 510 und eine Leitbahnlage 520 mit Hilfe eines Dual- Damascene-Verfahrens hergestellt. In einem Isoliermaterial 512 der Vialage 510 wird eine Aussparung 514 eingebracht. In ein Isoliermaterial 516 der Leitbahnlage 520 wird eine Aus- sparung 522 für eine Leitbahn 560 eingebracht. Zwischen der Vialage 510 und der Leitbahnlage 520 wird gegebenenfalls eine Ätzstoppschicht 518 angeordnet, z.B. eine Siliziumnitridschicht .
Figur 9 zeigt eine Herstellungsstufe, bei der die Aussparungen 514 und 522 noch nicht mit Kupfer gefüllt-- sind. Jedoch wurde schon ganzflächig eine Barriereschicht 530 abgeschieden, beispielsweise eine Tantalschicht mit einer Schichtdicke von 20 nm. Am Boden der Aussparung 514 hat sich dabei eine Barrierematerialschicht mit einer Schichtdicke von 10 nm abgelagert .
Nach dem Ablagern der Barriereschicht 530 und vor dem Auffüllen der Aussparung 514 und 522 mit Kupfer wird ein langer Temperschritt durchgeführt, bei dem das Barrierematerial am Boden der Aussparung 514 in die Kupferleitbahn 506 entlang von Korngrenzen diffundiert. Außerdem tritt eine Grenzflächendiffusion des am Boden der Aussparung 514 angeordneten Barrierematerials entlang der Grenzfläche der Leitbahn 506 zu der dielektrischen Barriereschicht 508 auf. Im Ausführungsbeispiel wird die thermische Aktivierung in einem Ofen durchgeführt. Deshalb wird in einer Wasserstoffatmosphäre getem- pert, wobei Stickstoff zugesetzt wird. Der Wasserstoffanteil hat eine reduzierende Wirkung und verhindert eine Oxidation des freigelegten Kupfers der Leitbahn 506. Der Stickstoffanteil dient einer Verdichtung der nicht beim Tempern entfern- ten Barriereschichten. Beispielsweise werden Formiergasgemische beim Tempern verwendet . Die Abkühlung wurde rasch durchgeführt, d.h. mit einer Abkühlungsrate größer als 50 Kelvin/Minute, um in Kupferkorngrenzen der Leitbahn 506 sitzendes Tantal dort "einzufrieren" . Am Boden der Aussparung 514 war die Tantalbarriere typischerweise kleiner als 15 nm. Deswegen erfolgt die Auflösung der Tantalbarriere am Boden der Aussparung 514 vergleichsweise schnell. Die Tantal/Siliziumdioxidgrenzfläche ist bis zu 600 °C stabil. Somit erfolgt an der Tantal/Siliziumdioxidgrenzfläche keinerlei Reaktion oder Diffusion. Es resultiert ein barrierefreier Via/Leitbahn-Übergang.
Außerdem gelten für das Ausführungsbeispiel der Figur 9 folgende weiteren positiven Aspekte: - Durch die Verwendung von Stickstoff im Tempergas wird die Tantalbarriere bzw. die Tantalnitridbarriere an den Tantal/Siliziumdioxidgrenzflächen, insbesondere an den oberen Tantal/Siliziumdioxidgrenzflächen verdichtet. Dies ist besonders wichtig an Siliziumnitrid-Hinterschnei- dungskanten, die typischerweise Schwachstellen im Via o— der am Boden der Leitbahn darstellen.
- Der Barriereabscheideprozess kann bewusst nicht konform eingestellt werden, z.B. mit bewusst geringer Tantal- Bedeckung am Viaboden, wodurch vergleichsweise kurze Tem- perzeiten erforderlich sind, und
- es sind kostengünstige Batch-Prozesse möglich, bei denen mehrere Wafer, beispielsweise mehr als 80 Wafer gleichzeitig getempert werden, so dass auch bei Temperzeiten von einer Stunde oder mehr ein hoher Durchsatz möglich ist. Die Figur 10 zeigt eine Schaltungsanordnung 500b, die wie die Schaltungsanordnung 500 aufgebaut ist, so dass gleiche Elemente mit den gleichen Bezugszeichen, jedoch mit dem nachgestellten Kleinbuchstaben b gekennzeichnet sind. Bei der Her- Stellung der Schaltungsanordnung 500b wird im Unterschied zur Herstellung der Schaltungsanordnung 500 jedoch erst dann der längere Tempervorgang zum Entfernen des Barrierematerials 530b am Boden der Aussparung 514b bzw. der VialeitStruktur 550b durchgeführt, wenn das Kupfermaterial für die Via- leitstruktur 550b und für die Leitbahn 560b abgeschieden ist. Außerdem wurde im Ausführungsbeispiel das Kupfermaterial bereits planarisiert und es wurde eine dielektrische Barriereschicht 750, z.B. eine Siliziumnitridschicht, abgeschieden.
Bei dem Ausführungsbeispiel gemäß Figur 10 diffundiert Barrierematerial zwischen der Vialeitstruktur 550b und der Leitbahn 506b während des langen Temperns sowohl entlang von Korngrenzen in die Leitbahn 506b als auch in die Vialeitstruktur 550b. Außerdem tritt wieder eine Grenzflächen- diffusion entlang der Grenzfläche Kupfer/ Siliziumnitridschicht 508b auf.
Optional wird die Barriereschicht 530b nicht konform und dicker als benötigt abgeschieden. Ebenfalls optional ist ein partieller Re-Sputter-Schritt, der die Barriere auf den horizontalen Dielektrikumsflächen und am Viaboden dünnt und sie gleichzeitig an der unteren Viaseitenwand verdickt .
Bei dem Ausführungsbeispiel gemäß Figur 10 ergeben sich die folgenden technischen Wirkungen:
- Verwendung von Stickstoff im Tempergas bewirkt eine Verdichtung der Siliziumnitrid-Cap-Schicht 570 an den Kupfer/Siliziumnitrid-Grenzflächen und damit eine Stabili- ■ sierung und Qualitätsverbesserung dieser Grenzfläche, - die Tantal/Siliziumdioxid-Grenzfläche ist bis 600 °C stabil, hier erfolgt keinerlei Reaktion oder Diffusion, - diese Vorgehensweise bewirkt gleichzeitig eine Verbesserung des Kupfer/Siliziumnitrid-Interfaces durch Tantal- Grenzflächendiffusion in den verschiedenen Ebenen, wie oben an Hand der Figuren 1 bis 8B erläutert, - diese Variante wird besonders nach kompletter Herstellung aller Leitbahnebenen benutzt und muss dann nur einmal ausgeführt werden, und
- wird die Metallisierung nicht in Dual-Damascene-Technik, sondern in Einfach-Damascene-Technik hergestellt, lässt sich das Verfahren gemäß diesem Ausführungsbeispiel ebenfalls einsetzen. Die Barriere baut sich dann an den Übergängen Via (n) /Leitbahn (n) bzw. Via (n) /Leitbahn (n+1) besonders schnell ab, weil die Korngrenzendiffusion dort in mehreren Richtungen möglich ist. Somit werden beide Grenzflächen, die die Einfach-Damascene-Technik bietet, abgebaut. Es resultieren barrierefreie Via/Bahn- Übergänge .
Figur 11 zeigt eine Schaltungsanordnung 600, die ein Substrat 601 mit einer Vielzahl von Halbleiterbauelementen enthält.
Die Schaltungsanordnung 600 enthält außerdem eine Isolierlage 602, die ein dielektrisches Material 604 erzeugt, in dem eine Kupferleitbahn 606 angeordnet ist. Nach dem Herstellen der Kupferleitbahn 606 mit einem Ein ach-Damascene- oder mit Hilfe eines Dual-Damascene-Verfahrens wurde eine dielektrische Barriereschicht 608 abgeschieden, beispielsweise eine Siliziumnitridschicht. Anschließend wurde für eine Vialage 610 Isoliermaterial 612 abgeschieden. Mit Hilfe eines Ein- fach-Damascene-Verfahrens wurde eine Vialeitstruktur 650 erzeugt, die an den Seitenwänden und am Boden an eine Barriereschicht 630 grenzt, beispielsweise an eine Tantalbarriereschicht mit einer Schichtdicke von 20 nm im oberen Bereich der Vialeitstruktur 650. Nach einem CMP-Schritt wurde eine dielektrische Barriere 670 abgeschieden, beispielsweise eine Siliziumnitridschicht mit einer Schichtdicke von 50 nm. Danach wurde eine Barriereschicht 680 abgeschieden, beispielsweise eine Tantal-Barriereschicht mit einer Schichtdicke von 20 nm. Mit Hilfe eines "subtraktiven" Verfahrens wurde anschließend eine Leitbahn 690 erzeugt und mit einer Siliziumnitridschicht 700 an ihrer Deckfläche und an ihren Seitenflächen bedeckt. Optional ist zwischen der Siliziumnitridschicht 700 und der Leitbahn 690 eine Barriereschicht aus Tantal angeordnet, siehe die Erläuterungen zu den Figuren 8A und 8B.
Nach dem Erzeugen der Leitbahn 690 wird ein langer Temperschritt durchgeführt, bei dem das Barrierematerial 630 zwischen der VialeitStruktur 650 und der Leitbahn 606 entfernt wird. Außerdem wird bei diesem langen Temperschritt Material der Barriereschicht 680 zwischen der VialeitStruktur 650 und der Leitbahn 690 entfernt. Der Großteil des Barrierematerials diffundiert entlang von Korngrenzen der Leitbahn 606, der Vialeitstruktur 650 bzw. der Leitbahn 690. Jedoch werden insbesondere Randbereiche des zu entfernenden Barrierematerials auch durch Grenzflächendiffusion entlang der Kupfer/Siliziumnitrid-Grenzfläche der Leitbahn 606 bzw. der Barriereschicht/Siliziumnitrid-Grenzfläche der Barriere- schicht 680 transportiert.
Bei dem Ausführungsbeispiel gemäß Figur 11 ergeben sich die gleichen Vorteile, die oben an Hand der Figuren 9 und 10 erläutert worden sind. Bei einem weiteren Ausführungsbeispiel wird die diffusionsbedingte Entfernung des Barrierematerials von Tantal/Kupfer-Kontaktflächen mit den an Hand der Figuren 1 bis 8B erläuterten diffusionsbedingten Verbesserungen der Kupfer/Siliziumnitrid-Grenzfläche kombiniert. Dadurch lassen sich die erforderlichen thermischen Aktivierungsschritte mit vertretbarem Temperaturbudget auch für empfindliche BEOL- Prozesse (Back End Of Line) durchführen.
Um die beschriebenen positiven Effekte zu erreichen, ist es nicht zwingend erforderlich, die Barriere am Viaboden bzw. an der Viadeckfläche vollständig zu entfernen. Es genügt bereits eine partielle Entfernung, z.B. lokale Aufrisse, wenn dadurch ein partieller direkter Kupfer/Kupfer-Kontakt erreicht wird und dann bei Einsetzen der Elektromigration ein weitgehend unbehinderter Kupfer-Materialfluss erfolgen kann. Das benötigte thermische Budget zur weitestgehenden Entfernung der Barriere am Viaboden bzw. an der Viadeckfläche wird durch die Schichtdicke der Barriere an diesen Orten gesteuert. Eine Kombination der erläuterten Verfahren mit Re-Sputter- Schritten wird bei weiteren Ausführungsbeispielen durchgeführt. Durch das Re-Sputtern muss jedoch die Barriere am Viaboden nicht komplett entfernt, sondern nur gedünnt werden. Damit verbleibt die Barriereschicht auch an anderen horizontalen Stellen, z.B. am Boden einer Leitbahn. Durch das Re- Sputtern wird das am Viaboden abgetragene Material im unteren Bereich der Viaseitenwände deponiert, so dass dort die Schichtdicke erhöht wird. Dadurch wird verhindert, dass sich im unteren Bereich der Viaseitenwände die Barriere "auflöst" und hier ihre erforderliche Schutzwirkung verliert oder dass sie an anderen horizontalen Stellen (z.B. Boden der Leitbahn) durch einen zu langen Resputter-Schritt entfernt wird.
Es wurde eine REM-Aufnähme einer Cu-MLM (Mehrlagenmetallisierung) nach einer Temperung bei 450 °C für zehn Stunden untersucht. Bei einem Viadurchmesser am Viaboden von 500 nm war nach dieser Temperzeit eine zuvor vorhandene Barriere nicht mehr zu erkennen.
Dem Entfernen von Barrierematerial und der Beschichtung mit Barrierematerial durch langes Tempern sind in den Ausführungsbeispielen u.a. gemeinsam:
- anfängliches Amorphisieren der zunächst kristallinen Ur- sprungs-Barriere,
- und vor allen Dingen die SelbstJustierung der Verfahren, die keine Lithografieverfahren benötigt und prozesstechnisch sehr sicher ist.
Die Dicke der amorphen Zone ist insbesondere kleiner als 10 Nanometer. Außerdem besteht die amorphe Zone zu mindestens 80 Atomprozent aus Barrierematerial. Die amorphe Zone ist bspw. zwischen einer kristallinen Barriere und der kristallinen Cu- Leitstruktur angeordnet. Bei einem anderen Ausführungsbei- spiel wurde die amorphe Barriere abgeschieden.
Bei einem anderen Ausführungsbeispiel werden für das diffundierte Barrierenmaterial, insbesondere für das grenzflächendiffundierte Barrierematerial, auch elektrisch nicht leitfähige, d.h. dielektrische Barrieren, verwendet, z.B. Ta2Os, A1203 Hf02 oder einer siliziumhaltigen Verbindung. Temperzeiten für Grenzflächendiffusionsvorgänge werden nach der folgenden Formel berechnet : t (min) = l(min) 2/D t (min) = minimale Temperzeit, D = Do * exp(Ea/kT); 1 (min) = Vι minimale Bahnbreite für Grenzflächendiffusion, und den abge- schätzten Konstanten: D=6*10Λ-17*cmΛ2/s; Ea = 1,68 eV für Grenzflächen-Diffusion.
Die gleiche Formel lässt sich auch für die Berechung der Temperzeit für das Entfernen von Barrierematerial nutzen, wobei Ea = 1, 82 eV für Korngrenzendiffusion ist und die Temperzeit auch von der Anzahl der an die zu entfernende Barriere angrenzenden Korngrenzen abhängig ist.

Claims

Patentansprüche
1. Integrierte Schaltungsanordnung (500, 500b, 600), mit einer elektrisch leitfähigen Leitstruktur (506, 550) , die gemäß einer Kornstruktur strukturiert ist, dadurch gekennzeichnet, dass elektrisch leitfähiges Barrierematerial in einem Korngrenzenbereich der LeitStruktur (506) angeordnet ist, der mindestens 5 Nanometer oder der mindestens 10 Nanometer im Innern der Leitstruktur angeordnet ist.
2. Schaltungsanordnung (500, 500b) nach Anspruch 1, dadurch gekennzeichnet, dass die Schaltungsanordnung (500) ein Substrat (501) enthält, das eine Vielzahl von Halbleiterbauelementen enthält, dass die Leitstruktur eine Leitbahn (506) ist, die zwischen dem Substrat (501) und einer Vialeitstruktur (550) angrenzend an die Vialeitstruktur (550) angeordnet ist, dass eine Seitenwand der Vialeitstruktur (550, 550b) an eine Barrierematerialschicht grenzt und dass zwischen der Via- leitstruktur und der Leitbahn (506, 506b) keine Barrierematerialschicht oder keine durchgehende 'Barrierematerialschicht angeordnet ist, insbesondere keine Barrierematerialschicht mit einer Dicke größer als 1 Nanometer.
3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, dass die VialeitStruktur an eine substratferne Leitbahn (560) grenzt, deren Bodenfläche an eine Barrierematerialschicht grenzt.
4. Schaltungsanordnung (600) nach Anspruch 1, dadurch gekennzeichnet, dass die Schaltungsanordnung (600) ein Substrat (601) enthält, das eine Vielzahl von Halbleiterbauelementen enthält, dass die Leitstruktur eine Vialeitstruktur (650) ist, die zwischen dem Substrat (601) und einer Leitbahn (690) angrenzend an die Leitbahn (690) angeordnet ist, dass eine Bodenfläche der Leitbahn (690) an eine Barrierematerialschicht grenzt und dass zwischen der Vialeitstruktur und der Leitbahn (690) keine Barrierematerialschicht oder keine durchgehende Barrierematerialschicht angeordnet ist, insbesondere keine Barrierematerialschicht mit einer Dicke größer als 1 Nanometer.
5. Schalt.ungsanordnung (600) nach Anspruch 4, dadurch gekennzeichnet, dass die Leitbahn (690) mindestens eines der fol- genden Merkmale erfüllt: die Breite der Leitbahn (690) ist größer als 20 Mikrometer, die Dicke der Leitbahn ist größer als 3 Mikrometer.
6. Schaltungsanordnung (500, 500b, 600) nach einem der vor- hergehenden Ansprüche, dadurch gekennzeichnet, dass sich
Barrierematerial kontinuierlich entlang einer Strecke größer als 5 Nanometer oder größer als 10 Nanometer in dem Korngrenzenbereich erstreckt .
7. Schaltungsanordnung (500, 500b, 600) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet dass, eine amorphe elektrisch leitfähige oder elektrisch isolierende Barrierematerialschicht angrenzend an die LeitStruktur (506, 550, 560, 650) angeordnet ist.
8. Integrierte Schaltungsanordnung (100), mit einer elektrisch leitfähigen Leitstruktur (106), gekennzeichnet durch ein amorphes Barrierematerial, die an der Leitstruktur (106) angeordnet ist.
9. Sehaltungsanordnung (100) nach Anspruch 8, dadurch gekennzeichnet, dass an einer substratfernen Deckfläche der Leitstruktur (106) Barrierematerial ohne Überstand über ein sich unmittelbar seitlich der Leitstruktur befindendes Dielektri- kum angeordnet ist, oder dass entweder die Schaltungsanordnung eine polykristalline elektrisch leitfähige oder eine mikrokristalline elekt- risch isolierende Barrierematerialschicht (104) enthält, die angrenzend an das amorphe Barrierematerial angeordnet ist, oder dass das amorphe Barrierematerial eine homogene Materialzusammensetzung hat und zwischen einem Dielektrikum und der Leitbahn angrenzend an das Dielektrikum angeordnet ist .
10. Schaltungsanordnung (100) nach Anspruch 8 oder 9, dadurch gekennzeichnet, dass die Leitstruktur eine Leitbahn (106) ist, und dass die Leitbahn (106) abgesehen von Grenzen zu anderen Leitstrukturen an außenliegenden Korngrenzen vollständig mit einem elektrisch leitfähigen Barrierematerial (104, 110) umgeben ist, wobei vorzugsweise barrierematerialfreie Bereiche abgesehen von Grenzen zu anderen Leitstrukturen an Außenflächen der Leitbahn vorhanden sind.
11. Schaltungsanordnung (100) nach Anspruch 10, dadurch gekennzeichnet, dass an mindestens einer Seitenfläche der Leitbahn (106) eine Barriereschicht (104) mit einer Schichtdicke größer 2 Nanometer oder größer 5 Nanometer angeordnet ist und dass an' mindestens einer Deckfläche oder einer Boden-flache der Leitbahn (106) eine Barriereschicht (110) mit einer Schichtdicke kleiner als 1 Nanometer angeordnet ist.
12- Schaltungsanordnung (100 500) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die LeitStruktur (106, 506) aus Kupfer oder aus einer Kupferlegierung mit mindestens 90 Atomprozent Kupfer besteht, oder dass die Leitstruktur (106, 506) aus Gold oder aus einer Goldlegierung mit mindestens 90 Atomprozent Gold besteht.
13. Schaltungsanordnung (100 500) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Barrierematerial elektrisch leitfähige ist oder dass das Barrierematerial bei Rückbeziehung auf Anspruch 8 ein dielektrisches Barrierematerial ist, vorzugsweise Tantal, Tantalnitrid, Titan, Ti- tannitrid, Wolfram, Wolframnitrid, Titanwolfram, Tantaloxid, Aluminiumoxid oder Hafniumoxid ist, oder dass das Barrierematerial aus einem Material besteht oder ein Material enthält, das mit dem Leitbahnmaterial keine Legierung bildet und das nicht oder nur geringfügig in dem Leitbahnmaterial lösbar ist, oder dass das Barrierematerial bei Rückbeziehung auf einen der Ansprüche 1 bis 7 aus einem Material besteht oder ein Material enthält, das mit dem Leitbahnmaterial Legierungen bildet oder das darin löslich ist.
14. Verfahren zum Herstellen einer integrierten Schaltungsanordnung (500, 500b, 600), bei dem einmal oder mehrmals getempert wird, dadurch gekennzeichnet, dass durch das Tempern einer Barrierematerialschicht (530) zwischen einer VialeitStruktur (550) und einer Leitbahn (506) entfernt, durchbrochen oder um mindestens 50 Prozent oder um mindestens 90 Prozent gedünnt wird.
15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass das Barrierematerial (530) auf mindestens eine der folgenden Arten entfernt wird: durch Diffusion entlang von Korngrenzen einer Leitstruktur (506), durch Grenzflächendiffusion entlang einer Grenzfläche zwischen zwei verschiedenen Materialien (506, 508) .
16. Verfahren nach Anspruch 14 oder 15, dadurch gekennzeich- net, dass das zu entfernende Barrierematerial in einer Dicke bis zu 2 Nanometer vorliegt und dass in Summe mehr als 1,5 Stunde getempert wird, oder dass das zu entfernende Barrierematerial in einer Dicke im Bereich von 2 Nanometern bis 5 Nanometer vorliegt und dass in Summe mehr als 3 Stunden getempert wird, wobei die Temperatur beim Tempern 430 Grad Celsius beträgt.
17. Verfahren nach einem der Ansprüche 14 bis 16, dadurch gekennzeichnet dass während des Temperns zu entfernendes Barrierematerial entlang von Korngrenzen um mindestens 5 Nanometer oder um mindestens 10 Nanometer transportiert wird.
18. Verfahren zum Herstellen einer integrierten Schaltungsanordnung (100) , bei dem einmal oder mehrmals getempert wird, dadurch gekennzeichnet, dass Sekundär-Barrierematerial (110) aus Ursprungs-Barrierematerial durch Grenzflächendiffusion entlang der Grenzfläche einer Leitstruktur (106) transportiert wird.
19. Verfahren nach Anspruch 18, dadurch gekennzeichnet, dass das Sekundär-Barrierematerial (110) aus einer Ursprungs—
Barriereschicht (104) ausdiffundiert, die an einer Seitenfläche der Leitstruktur (106) oder die an einer Grenze (530) zu einer VialeitStruktur angeordnet ist oder die Teilbereiche der Fläche der Leitstruktur bedeckt, an der die Grenzflächen- diffusion auftritt.
20. Verfahren nach Anspruch 19, dadurch gekennzeichnet, dass die Ursprungsbarriereschicht eine amorphe Schicht ist.
21. Verfahren nach einem der Ansprüche 18 bis 20, dadurch gekennzeichnet, dass durch zuvor durchgeführtes Tempern Ursprungs-Barrierematerial (200) aus dem Innern der Leitbahn (106d) an die Außenfläche der Leitbahn (106d) transportiert wird, oder dass durch zuvor durchgeführtes Tempern Ursprungs- Barrierematerial (250, 300) aus einem elektrisch leitfähigen Hilfsbereich in einen Bereich der Leitbahn (106e, 106f) transportiert wird, in dem nach dem Entfernen des Hilfsbereiches die Außenfläche der- Leitbahn (106e, 106f) liegt.
22. Verfahren nach einem der Ansprüche 18 bis 21, dadurch gekennzeichnet, dass die Transportstrecke des Barrieremateri- als während des Temperns mit Grenzflächendiffusion größer als 10 Nanometer oder größer als 20 Nanometer ist.
23. Verfahren nach einem der Ansprüche 18 bis 22, dadurch gekennzeichnet, dass die Leitstruktur mindestens für eine Zeit getempert wird, die sich aus der folgenden Formel ergibt : t = 12/D mit D = Do * exp(Ea/kT); 1 = die Hälfte der minimalen Bahn- breite in der Schaltungsanordnung;
D= 6*10Λ-17*cm 2/s; Ea = 1,68 eV für Grenzflächendiffusion, k = Boltzmannkonstante, T = Temperatur, wobei die Temperatur T beim Tempern dabei größer als 420 Grad Celsius und kleiner als 510 Grad Celsius ist.
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