WO2005106929A1 - 半導体ウェハ及びその製造方法 - Google Patents

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WO2005106929A1
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forming
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Tetsuo Yaegashi
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Fujitsu Limited
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    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region

Definitions

  • the present invention relates to a semiconductor wafer having a plurality of layers and a method for manufacturing the same.
  • the semiconductor wafer refers to not only the semiconductor substrate itself but also a layer formed thereon. Background technology ''
  • the alignment mark is formed in a scribe area which is a cutting margin for cutting a plurality of chips from a wafer.
  • 4A to 4C are schematic views showing a reticle used in a conventional method of manufacturing a ferroelectric memory. In this method, alignment is performed many times.
  • FIGS. 4A to 4C show reticles used in three alignments, as shown in FIGS. 4A, 4B, and 4C. , Area of alignment mark used when forming bulk layer 101 a, area of alignment mark used when forming capacitor layer 101 b, and area of alignment mark used when forming wiring layer 101c is formed in the scribe area 102 of the reticles 105a, 105b, and 105c, respectively.
  • the scribe area 102 is divided into a light-shielded area 103 and an alignment data area 104.
  • the light-shielding region 103 is provided to prevent the alignment marks from overlapping between two adjacent chips. Therefore, each area of the light-shielding region 103 and the alignment data region 104 is about 1.2 times smaller than that of the scribe region 102.
  • the alignment mark areas 101 a, 101 b and 10 are arranged so as not to overlap each other in plan view when transferred to the semiconductor substrate. This is because a step due to the alignment mark formed in the lower layer becomes a pseudo edge when forming the alignment mark in the upper layer, and there is a possibility that an alignment failure occurs.
  • the length of the alignment data area required for alignment is 6 mm, and the reticle shot size is 15 nim square, the length of the alignment data area is 7.5 mm. It is possible to place all the alignment marks. However, if the shot size of the reticle is 1 lmm square, not all alignment marks can be placed. If all the alignment marks cannot be arranged, the alignment marks may be incorrectly aligned.
  • the shot size is 15 mm square and the alignment mark is arranged over the entire alignment data area of 7.5 mm, even if an attempt is made to add a wiring layer or the like after that, Since the alignment data area has already been filled, a new alignment mark cannot be allocated.
  • Patent Document 1 discloses a method of switching whether or not to transfer an alignment mark formed on a reticle according to the position of a transfer destination. However, in this method, sufficient alignment cannot be performed because some alignment marks are not transferred to the side of the chip.
  • Patent Document 1
  • An object of the present invention is to provide a semiconductor wafer capable of performing alignment with sufficient accuracy even when the alignment data area is narrow, and a method for manufacturing the same.
  • a second film covering the first alignment mark is formed.
  • the second film is flattened.
  • a light-shielding film that covers the first alignment mark from above is formed on the second film.
  • a third film is formed on the light-shielding film.
  • a second alignment mark overlapping the first alignment mark in plan view is formed on the third film.
  • FIGS. 1A to 1C are schematic views showing a reticle used in the method for manufacturing a ferroelectric memory according to the embodiment of the present invention.
  • FIGS. 2A to 2F are plan views showing a method for forming a wiring layer according to the embodiment of the present invention in the order of steps.
  • 3A to 3F are cross-sectional views illustrating a method of forming a wiring layer according to an embodiment of the present invention in the order of steps.
  • 4A to 4C are schematic views showing a reticle used in a conventional method of manufacturing a ferroelectric memory.
  • FIG. 1A to 1C show a method for manufacturing a ferroelectric memory (semiconductor device) according to an embodiment of the present invention.
  • FIG. 2 is a schematic view showing a reticle used in the first embodiment. In this manufacturing method, alignment is performed a large number of times.
  • FIGS. 1A to 1C show a reticle ′ used in the alignment three times. As shown in FIG. 1A, FIG. 1B and FIG.
  • a region 1a where an alignment mark used when forming a Balta layer is present and a region 1b where an alignment mark used when forming a capacitor layer is present
  • areas lc where alignment marks used when forming wiring layers are present are formed in scribe areas 2 of reticles 5a, 5b and 5c, respectively. 3 and an alignment data area 4.
  • the light-shielding region 3 is provided so that the alignment marks do not overlap between two adjacent chips. Therefore, the area of each of the light-shielding region 3 and the alignment data region 4 is about ⁇ of that of the scribe region 2 with respect to the deviation and deviation.
  • the region 1 a and the region 1 b where the alignment mark exists are mutually seen in a plan view when transferred to a semiconductor wafer. They are arranged so that they do not overlap.
  • the region 1b and the region 1c are arranged so as not to overlap with each other in plan view when transferred to the semiconductor substrate.
  • the area la and the area lc are arranged so as to overlap each other in plan view when transferred to a semiconductor wafer.
  • the film for transferring the alignment mark existing in the region 1a, 1b or 1c is planarized in advance. Then, the alignment using the alignment mark transferred to the film is performed, and after the alignment using the alignment mark is not performed in the subsequent steps, a light-shielding film covering the alignment mark is formed.
  • FIGS. 3A to 3F are diagrams of a wiring layer according to an embodiment of the present invention. It is sectional drawing which shows the formation method in order of a process. 3A to 3F show cross sections taken along line II in FIGS. 2A to 2F, respectively. FIGS. 2A to 2F and FIGS. 3A to 3F show scribe areas of the wafer.
  • an insulating film 11 is formed on the entire surface, and is planarized.
  • wiring plugs (not shown) and the like are formed on the insulating film 11 ⁇ .
  • an insulating film 12 such as a silicon oxide film is formed on the insulating film 11, and the flattening is performed.
  • a hole for a plug and a hole for an alignment mark are formed in the insulating film 12.
  • the reticle for example, a reticle having the same alignment mark area as the reticle 5a shown in FIG. 1A is used.
  • an insulating film 15 such as a silicon oxide film is formed on the insulating film 12, and the insulating film 15 is planarized.
  • a hole for a plug and a hole for an alignment mark are formed in the insulating film 15 by performing pattern jungling using a reticle.
  • the reticle for example, a reticle having an alignment mark area similar to the reticle 5b shown in FIG. 1B is used.
  • a contact plug (not shown) is formed in the plug hole, and the conductive film 16 is formed as a third alignment mark in the alignment hole.
  • the conductive film 16 is formed at a position separated from the conductive film 13.
  • a wiring layer (not shown) is formed by forming a conductive film such as an A1 film on the entire surface and performing patterning thereof.
  • the conductive film 17 is left near the conductive film 16. In this state, by observing the positional relationship between the conductive film 17 and the conductive film 16, it is possible to understand how much displacement has occurred, and what kind of correction should be performed in the subsequent steps. Can be grasped.
  • the conductive film 18 that indirectly covers the conductive films 13 and 14 is left as a light shielding film.
  • an insulating film 19 such as a silicon oxide film is formed on the insulating film 15 and is planarized.
  • a hole for a plug and a hole for an alignment mark are formed in the insulating film 19 by performing pattern jungling using a reticle.
  • a reticle for example, a reticle having an alignment mark area similar to the reticle 5c shown in FIG. 1C is used.
  • a contact plug (not shown) is formed in the hole for the plug, and the conductive film 20 is formed as a second alignment mark in the hole for the alignment.
  • the conductive film 20 is formed at a position overlapping with the conductive film 13 in plan view.
  • a conductive film such as an AI film is formed on the entire surface, and the patterning is performed to form wiring (not shown) and to form a conductive film.
  • the conductive film 21 is left near 20.
  • the conductive films 13 and 14 exist below the conductive films 20 and 21, but the conductive film 18 intervenes as a light-shielding film between them.
  • poor alignment will not occur because of the 14 and 14.
  • a desired number of wiring layers are formed while overlapping the alignment marks in plan view while forming the light-shielding film.
  • a cover film or the like is formed to complete the semiconductor device.
  • the light-shielding film covering the used and unnecessary alignment marks is formed on the flattened film, two or more alignment marks are seen in a plan view. Even if they overlap, it is possible to avoid the occurrence of alignment failure. Therefore, even when the alignment data area is narrow, an alignment mark can be always formed, and high alignment accuracy can be obtained.
  • the limit on the number of alignment marks is relaxed, even if the number of wiring layers is to be increased, the alignment data area and the scribe area do not need to be expanded, and the number of alignment marks can be reduced from one. A large number of chips that can be manufactured can be maintained.
  • the material of the light-shielding film is not limited to a conductor, and an insulator or a semiconductor may be used as long as it can shield light.

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Abstract

　絶縁膜（１２）に、アライメントマーク（１３）を形成した後、アライメントマーク（１３）を覆う絶縁膜（１５）を形成する。絶縁膜（１５）を平坦化する。絶縁膜（１５）上に、アライメントマーク（１３）を上方から隠す遮光膜（１８）を形成する。遮光膜（１５）上に、絶縁膜（１９）を形成する。そして、絶縁膜（１９）に、平面視でアライメントマーク（１３）と重なり合うアライメントマーク（２０）を形成する。

Description

明 細 書
半導体ゥ ハ及びその製造方法 技術分野
本発明は、 複数の層を備えた半導体ウェハ及びその製造方法に関する。 なお、 本件に おいて、 半導体ウェハとは、 半導体基板そのものではなく、 その上に形成された層をも 含むものをいう。 背景技術 '
半導体装置の製造過程では、 膜の形成及びパターニングが繰り返される。 膜のパター 二ングにおいては、 既に形成されているパターンとの位置合わせを行う必要がある。 そ して、 パターンの位置合わせでは、 基準としてァライメントマークが用いられている。 ァライメントマークは、 位置合わせの度に用いることが望まれている。 しかし、 層の数 が多いほど、 位置合わせの回数が多くなり、 要求されるァライメントマークの数も多く なる。
一般に、 ァライメントマ一クは、 ウェハから複数のチップを切り出す際の切断しろで あるスクライブ領域に形成される。 図 4 A乃至図 4 Cは、 従来の強誘電体メモリの製造 方法において用いるレチクルを示す模式図である。 この方法では、 多数回の位置合わせ が行われるが、 図 4 A乃至図 4 Cには、 3回の位置合わせで用いられるレチクルを示す 図 4 A、 図 4 B及び図 4 Cに示すように、 バルク層を形成する際に用いるァライメン トマークの領域 1 0 1 a、 キャパシタ層を形成する際に用いるァライメントマークの領 域 1 0 1 b及び配線層を形成する際に用いるァライメントマークの領域 1 0 1 cは、 夫 々、 レチクル 1 0 5 a、 1 0 5 b及び 1 0 5 cのスクライブ領域 1 0 2内に形成されて いる。 また、 スクライブ領域 1 0 2は、 遮光領域 1 0 3とァライメントデータ領域 1 0 4とに区画されている。 遮光領域 1 0 3は、 隣り合う 2個のチップの間でァライメント マーク同士が重なり合わないようにするために設けられている。 従って、 遮光領域 1 0 3及びァライメントデータ領域 1 0 4の各面積は、 レ、ずれもスクライブ領域 1 0 2の 1 .ノ2程度となっている。 また、 ァライメントマークの領域 1 0 1 a、 1 0 1 b及び 1 0 l cは、 半導体ゥヱハに転写されたときに、 平面視で互いに重なり合わないように配置 されている。 これは、 下層に形成されているァライメントマークに伴う段差が上層のァ ライメントマークを形成する時に擬似エッジとなり、 ァライメント不良が発生する虞が あるからである。
このため、 位置合わせの度にァライメントマークを形成することが困難となっている 。 即ち、 層数が多くなるほど、 ァライメントマークを多く形成する必要があるが、 ァラ ィメントデ一タ領域内に互いに重なり合わないように形成することができるァライメン トマークの数が限られているのである。
例えば、 位置合わせに必要なァライメントデータ領域の長さが 6 mmである場合、 レ チクルのショットサイズが 1 5 ni m角であれば、 ァライメントデータ領域の長さは 7 . 5 mmであるため、 すべてのァライメントマークを配置することが可能である。 しかし 、 レチクルのショッ トサイズが 1 l mm角であると、 すべてのァライメントマークを配 置することはできない。 そして、 すべてのァライメントマークを配置できない場合には 、 ァライメントマ一クの位置合わせが不正確になる虞がある。
また、 ショットサイズが 1 5 mm角で、 7 . 5 mmのァライメントデータ領域の全体 にわたつてァライメントマ一クが配置されている場合には、 その後に配線層の追加等を 行おうとしても、 既にァライメントデータ領域は埋め尽くされているため、 新たにァラ ィメントマ一クを配置することができない。
そこで、 位置合わせの度にァライメントマークを用いるために、 ァライメントデータ 領域を大きくすべく、 レチクルを大きくするという手段もある。 しカゝし、 この手段を採 用すると、 1枚のゥヱハに形成することができるチップの数が減少してしまう。
また、 特許文献 1には、 レチクルに形成したァライメントマークの転写の可否を、 転 写先の位置に応じて切り換える方法が開示されている。 しかし、 この方法では、 その側 方にァライメントマ一クが転写されないチップも存在するため、 十分な位置合わせを行 うことができない。
特許文献 1
特開 2 0 0 2— 1 7 0 7 6 9号公報 発明の開示 本発明の目的は、 ァライメントデータ領域が狭い場合であっても十分な精度の位置合 わせを行うことができる半導体ウェハ及びその製造方法を提供することにある。
従来の半導体装置の製造方法では、 図 4 A乃至図 4 Cに示すように、 領域 1 0 1 a、 1 0 1 b及び 1 0 1 c力 半導体ゥヱハに転写されたときに、 平面視で互いに重なり合 わないように配置されている。 これは、 前述のように、 ァライメント不良を回避するた めである。 しかし、 本願発明者が鋭意研究を重ねた結果、 このようなァライメント不良 は、 平坦化された膜にァライメントマ一クを形成し、 位置合わせを行った後に不要とな つたァライメントマークを上方から隙す遮光膜を形成することにより、 回避できること を見出した。
本願発明に係る半導体装置では、 第 1の膜に、 第 1のァライメントマークを形成した 後、 前記第 1のァライメントマークを覆う第 2の膜を形成する。 次に、 前記第 2の膜を 平坦化する。 次いで、 前記第 2の膜上に、 前記第 1のァライメントマ一クを上方から隠 す遮光膜を形成する。 その後、 前記遮光膜上に、 第 3の膜を形成する。 そして、 前記第 3の膜に、 平面視で前記第 1のァライメントマ一クと重なり合う第 2のァライメントマ ークを形成する。 図面の簡単な説明
図 1 A乃至図 1 Cは、 本発明の実施形態に係る強誘電体メモリの製造方法において用 いるレチクルを示す模式図である。
図 2 A乃至図 2 Fは、 本発明の実施形態に係る配線層の形成方法を工程順に示す平面 図である。
図 3 A乃至図 3 Fは、 本発明の実施形態に係る配線層の形成方法を工程順に示す断面 図である。
図 4 A乃至図 4 Cは、 従来の強誘電体メモリの製造方法において用いるレチクルを示 す模式図である。 発明を実施するための最良の形態
以下、 本発明の実施形態について、 添付の図面を参照して具体的に説明する。 図 1 A 乃至図 1 Cは、 本発明の実施形態に係る強誘電体メモリ （半導体装置） の製造方法にお いて用いるレチクルを示す模式図である。 この製造方法では、 多数回の位置合わせが行 われるが、 図 1 A乃至図 1 Cには、 3回の位置合わせで用いられるレチクル'を示す。 図 1 A、 図 1 B及び図 1 Cに示すように、 バルタ層を形成する際に用いるァライメン トマークが存在する領域 1 a、 キャパシタ層を形成する際に用いるァライメントマーク が存在する領域 1 b及び配線層を形成する際に用いるァライメントマークが存在する領 域 l cは、 夫々、 レチクル 5 a、 5 b及び 5 cのスクライブ領域 2内に形成されている また、 スクライブ領域 2は、 遮光領域 3とァライメントデータ領域 4とに区画されて いる。 遮光領域 3は、 隣り合う 2個のチップの間でァライメントマーク同士が重なり合 わないようにするために設けられている。 従って、 遮光領域 3及びァライメントデータ 領域 4の各面積は、 レ、ずれもスクライブ領域 2の 1 / 2程度となっている。
また、 本実施形態では、 図 1 A及び図 1 Bに示すように、 例えば、 ァライメントマ一 クが存在する領域 1 aと領域 1 bとは、 半導体ウェハに転写されたときに、 平面視で互 いに重なり合わないように配置されている。 同様に、 図 1 B及び図 1 Cに示すように、 領域 1 bと領域 1 cとは、 半導体ゥヱハに転写されたときに、 平面視で互いに重なり合 わないように配置されている。 但し、 図 1 A及び図 1 Cに示すように、 領域 l aと領域 l cとは、 半導体ウェハに転写されたときに、 平面視で互いに重なり合うように配置さ れている。
そして、 本実施形態では、 領域 1 a、 1 b又は 1 cに存在するァライメントマークを 転写する膜を予め平坦化しておく。 そして、 この膜に転写されたァライメントマークを 用いた位置合わせを行い、 そのァライメントマ一クを用いた位置合わせを以降の工程で 行わなくなった後に、 そのァライメントマークを覆う遮光膜を形成する。 '
次に、 上述のレチクルと同様のレチクルを用いた半導体装置の配線層の形成方法につ いて説明する。 図 2 A乃至図 2 Fは、 本発明の実施形態に係る配線層の形成方法を工程 ' 順に示す平面図であり、 図 3 A乃至図 3 Fは、 本発明の実施形態に係る配線層の形成方 法を工程順に示す断面図である。 なお、 図 3 A乃至図 3 Fは、 夫々、 図 2 A乃至図 2 F 中の I― I線に沿った断面を示している。 また、 図 2 A乃至図 2 F及び図 3 A乃至図 3 Fには、 ウェハのスクライブ領域を示す。
本実施形態では、 先ず、 半導体基板 （図示せず） の上又は上方にトランジスタ及び強 誘電体キャパシタ等の素子 （図示せず） を形成する。
その後、 図 3 Aに示すように、 絶縁膜 1 1を全面に形成し、 その平坦化を行う。 次に 、 絶縁膜 1 1內に、 配線用のプラグ （図示せず） 等を形成する。 次いで、 図 2 A及び図 3 Aに示すように、 絶縁膜 1 1上に、 シリコン酸化膜等の絶縁膜 1 2を形成し、 その平 坦化を行う。 続いて、 レチクルを用いたパターユングを行うことにより、 絶縁膜 1 2に 、 プラグ用の孔及びァライメントマーク用の孔を形成する。 このとき、 レチクルとして は、 例えば、 図 1 Aに示すレチクル 5 aと同様のァライメントマークの鏔域を備えたも のを用いる。 そして、 プラグ用の孔内にコンタク トプラグ （図示せず） を形成すると共 に、 ァライメント用の孔内に導電膜 1 3を第 1のァライメントマークとして形成する。 次に、 図 2 B及び図 3 Bに示すように、 全面に A 1膜等の導電膜を形成し、 そのパタ —ユングを行うことにより、 配線層 （図示せず） を形成すると共に、 導電膜 1 3の近傍 に、 導電膜 1 4を残存させる。 この状態で、 導電膜 1 4と導電膜 1 3との位置関係を観 察することにより、 どの程度の位置ずれが生じているかを把握することができ、 以降の 工程でどのような修正を行うことが好ましいのか把握することができる。
次いで、 図 2 C及び図 3 Cに示すように、 絶縁膜 1 2上に、 シリ コン酸化膜等の絶縁 膜 1 5を形成し、 その平坦化を行う。 続いて、 レチクルを用いたパターユングを行うこ とにより、 絶縁膜 1 5に、 プラグ用の孔及びァライメントマ一ク用の孔を形成する。 こ のとき、 レチクルとしては、 例えば、 図 1 Bに示すレチクル 5 bと同様のァライメント マークの領域を備えたものを用いる。 そして、 プラグ用の孔内にコンタク トプラグ （図 示せず） を形成すると共に、 ァライメント用の孔内に導電膜 1 6を第 3のァライメント マークとして形成する。 このとき、 導電膜 1 6は導電膜 1 3から離間した位置に形成す る。
次に、 図 2 D及び図 3 Dに示すように、 全面に A 1膜等の導電膜を形成し、 そのパタ 一二ングを行うことにより、 配線層 （図示せず） を形成すると共に、 導電膜 1 6の近傍 に、 導電膜 1 7を残存させる。 この状態で、 導電膜 1 7と導電膜 1 6との位置関係を観 察することにより、 どの程度の位置ずれが生じているかを把握することができ、 以降の 工程でどのような修正を行うことが好ましいのか把握することができる。 また、 導電膜 1 7を残存させる際に、 導電膜 1 3及び 1 4を間接的に覆う導電膜 1 8を遮光膜として 残存させる。 次いで、 図 2 E及び図 3 Eに示すように、 絶縁膜 1 5上に、 シリ コン酸化膜等の絶縁 膜 1 9を形成し、 その平坦化を行う。 続いて、 レチクルを用いたパターユングを行うこ とにより、 絶縁膜 1 9に、 プラグ用の孔及びァライメントマーク用の孔を形成する。 こ のとき、 レチクルとしては、 例えば、 図 1 Cに示すレチクル 5 cと同様のァライメント マークの領域を備えたものを用いる。 そして、 プラグ用の孔內にコンタク トプラグ （図 示せず） を形成すると共に、 ァライメント用の孔内に導電膜 2 0を第 2のァライメント マークとして形成する。 このとき、 導電膜 2 0は、 平面視で導電膜 1 3と重なり合う位 置に形成する。
次に、 図 2 F及び図 3 Fに示すように、 全面に A I膜等の導電膜を形成し、 そのパタ 一二ングを行うことにより、 配線 （図示せず） を形成すると共に、 導電膜 2 0の近傍に 、 導電膜 2 1を残存させる。 この状態で、 導電膜 2 1 と導電膜 2 0との位置関係を観察 することにより、 どの程度の位置ずれが生じているかを把握することができ、 以降のェ 程でどのような修正を行うことが好ましいのか把握することができる。 このとき、 導電 膜 2 0及び 2 1の下方には、 導電膜 1 3及び 1 4が存在するが、 これらの間に、 遮光膜 として導電膜 1 8が介在しているため、 導電膜 1 3及び 1 4のためにァライメント不良 が生じることはなレ、。 また、 導電膜 2 1を残存させる際に、 導電膜 1 6及び 1 7を間接 的に覆う導電膜 2 2も残存させる。
その後、 同様にして、 遮光膜を形成しつつァライメントマ一クを平面視で重なり合わ せながら、 所望の数だけ配線層を形成する。 そして、 最後にカバー膜等を形成して半導 体装置を完成させる。
このような本発明の実施形態によれば、 使用済みで不要となったァライメントマーク を覆う遮光膜を、 平坦化された膜の上に形成しているため、 平面視で 2以上のァライメ ントマークが重なり合っても、 ァライメント不良の発生を回避することができる。 従つ て、 ァライメントデータ領域が狭い場合であっても、 常にァライメントマークを形成す ることができ、 高い位置合わせ精度を得ることができる。 また、 ァライメントマークの 数に対する制限が緩和されるため、 配線層の数を増やそうとする場合であっても、 ァラ ィメントデータ領域及びスクライブ領域を拡大する必要がなく、 1枚のゥヱハから作製 することが可能なチップの数を多く維持することができる。
なお、 上述の実施形態では、 ァライメントマークを形成する領域を、 ァライメントデ —タ領域内の 2箇所としているが、 3箇所以上にァライメントマ一クの領域を設けても よレ、。 即ち、 例えば、 第 1層目のァライメントマーク、 第 4層目のァライメントマーク 、 第 7層目のァライメントマーク、 · · · を平面視で重なり合うように形成し、 第 2層 目のァライメントマーク、 第 5層目のァライメントマーク、 第 8層目のァライメントマ —ク、 · · · を平面視で重なり合うように形成し、 第 3層目のァライメントマーク、 第 6層目のァライメントマーク、 第 9層目のァライメントマーク、 · · 'を平面視で重な り合うように形成してもよい。
また、 遮光膜の材料は導電体に限定されず、 遮光できるものであれば絶縁体又は半導 体を用いてもよい。 産業上の利用可能性
以上詳述したように、 本発明によれば、 ァライメントデータ領域が狭い場合であって も十分な精度の位置合わせを行うことができる。 従って、 半導体装置の微細化が促進さ れても、 高い信頼度の半導体装置を得ることができる。 また、 層数を増加させたいとい う要望にも、 容易に応じることができる。

Claims

請 求 の 範 囲
1 . 第 1の膜に形成された第 1のァライメントマークと、
前記第 1のァライメントマークを覆い、 平坦化された第 2の膜と、
前記第 2の膜上に形成され、 前記第 1のァライメントマークを上方から隠す遮光膜と 前記遮光膜上に形成された第 3の膜と、
前記第 3の膜に形成され、 平面視で前記第 1のァライメントマークと重なり合う第 2 のァライメントマークと、
を有することを特徴とする半導体ウェハ。
2 . 前記遮光膜と同一の原料膜から、 平面視で前記第 1のァライメントマ一クから離 間した位置に形成された第 3のァライメントマークを有することを特徴とする請求項 1 に記載の半導体ウェハ。
3 . 前記遮光膜として導電膜が形成されていることを特徴とする請求項 1に記載の半 導体ウェハ。
4 . 前記第 2及び第 3の膜が繰り返し形成されていることを特徴とする請求項 1に記 載の半導体ウェハ。
5 . 前記第 1及び第 2のァライメントマ一クは、 スクライブ領域に形成されているこ とを特徴とする請求項 1に記載の半導体ウェハ。
6 . 前記第 1及び第 2の膜として、 絶縁膜が形成されていることを特徴とする請求項 1に記載の半導体ウェハ。
7 . 前記第 1の膜内に形成された配線用のプラグを有することを特徴とする請求項 に記載の半導体ウェハ。
8 . 前記第 3の膜内に形成された配線用のプラグを有することを特徴とする請求項 1 に記載の半導体ウェハ。
9 . 前記第 2の膜上に形成された配線層を有することを特徴とする請求項 1に記載の 半導体ウェハ。
1 0 . 第 1の膜に、 第 1のァライメントマ一クを形成する工程と、
前記第 1のァライメントマークを覆う第 2の膜を形成する工程と、
前記第 2の膜を平坦化する工程と、
前記第 2の膜上に、 前記第 1のァライメントマークを上方から隠す遮光膜を形成する 工程と、
前記遮光膜上に、 第 3の膜を形成する工程と、
前記第 3の膜に、 平面視で前記第 1のァライメントマークと重なり合う第 2のァライ メントマークを形成する工程と、
を有することを特徴とする半導体ウェハの製造方法。
1 1 . 前記遮光膜を形成する工程は、
前記遮光膜の原料膜を形成する工程と、
前記原料膜をパターユングすることにより、 前記遮光膜を形成すると共に、 平面視で 前記第 1のァライメントマ一クから離間した位置に第 3のァライメントマークを形成す る工程と、
を有することを特徴とする請求項 1 0に記載の半導体ウェハの製造方法。
1 2 . 前記遮光膜として導電膜を形成することを特徴とする請求項 1 0に記載の半導 体ゥ ハの製造方法。
1 3 . 前記第 2の膜を形成する工程から前記第 2のァライメントマ一クを形成するェ 程までを繰り返し行うことを特徴とする請求項 1 0に記載の半導体ウェハの製造方法。
1 . 前記第 1及び第 2のァライメントマークをスクライブ領域に形成することを特 徴とする請求項 1 0に記載の半導体ウェハの製造方法。
1 5 . 前記第 1及び第 2の膜として、 絶縁膜を形成することを特徴とする請求項 1 0 に記 «Jの半導体ウェハの製造方法。
1 6 . 前記第 1のァライメントマークを形成すると同時に、 前記第 1の膜内に、 配線 用のブラグを形成することを特徴とする請求項 1 0に記載の半導体ウェハの製造方法。
1 7 . 前記第 2のァライメントマ一クを形成すると同時に、 前記第 3の膜內に、 配線 用のブラグを形成することを特徴とする請求項 1 0に記載の半導体ウェハの製造方法。
1 8 . 前記遮光膜を形成すると同時に、 配線層を形成することを特徴とする請求項 1 0に記載の半導体ウェハの製造方法。
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