WO2005071839A1 - Ｉｆカウント方式 - Google Patents

Ｉｆカウント方式

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WO2005071839A1
WO2005071839A1 PCT/JP2005/000151 JP2005000151W WO2005071839A1 WO 2005071839 A1 WO2005071839 A1 WO 2005071839A1 JP 2005000151 W JP2005000151 W JP 2005000151W WO 2005071839 A1 WO2005071839 A1 WO 2005071839A1
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WO
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count
counting
signal
value
information
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PCT/JP2005/000151
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English (en)
French (fr)
Inventor
Shigetaka Goto
Hiroshi Miyagi
Original Assignee
Kabushiki Kaisha Toyota Jidoshokki
Niigata Seimitsu Co., Ltd.
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Publication date
Application filed by Kabushiki Kaisha Toyota Jidoshokki, Niigata Seimitsu Co., Ltd. filed Critical Kabushiki Kaisha Toyota Jidoshokki
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Priority to US10/586,757 priority patent/US20080247500A1/en
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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/40—Monitoring; Error detection; Preventing or correcting improper counter operation

Definitions

  • the present invention relates to an IF counting method in an IF counter used for a radio receiver.
  • an IF counter conventionally used for counting an IF includes, for example, an IF counter 15 composed of n bits as shown in FIG. 1A.
  • An IF count period generation unit 16 for generating an IF count period for the IF count unit 15, an IF count upper limit preset unit 17 for setting an IF count upper limit value composed of n bits, and an n bit
  • An IF count period generation unit 16 for generating an IF count period for the IF count unit 15
  • an IF count upper limit preset unit 17 for setting an IF count upper limit value composed of n bits
  • an n bit In order to compare the count value counted by the IF count lower limit preset section 18 with the IF count lower limit preset section 18 for setting the IF count lower limit value configured by Lower limit value ratio for comparing the count value counted by the upper limit value comparison unit 19 consisting of n bits and the IF count lower limit value preset unit 18 with the count value counted by the IF count unit 15
  • the IF counting section 15 counts the IF signal input within a predetermined period generated by the IF counting period generation section 16.
  • the count value counted by IF counting section 15 is input to upper limit comparing section 19 and lower limit comparing section 20.
  • the upper limit comparison unit 19 compares the input count value with the IF count upper limit preset in the IF count upper limit preset unit 17 and, for example, in the case of “count value> IF count upper limit”. Outputs result 0, and outputs comparison result 1 when “count value ⁇ IF count lower limit value”.
  • the lower limit comparison unit 20 is configured to determine whether the input count value is equal to the IF count lower limit preset unit.
  • the comparison results by the upper limit comparator 19 and the lower limit comparator 20 are input to the determiner 21 to determine whether the count value is within the range of the IF count upper limit to the IF count lower limit. For example, by performing a logical product of the comparison result of the upper limit comparator 19 and the comparison result of the lower limit comparator 20 in the decision unit 21, when the output of the decision unit 21 is 1, the count value becomes the IF count value upper limit value. Is detected to be within the range of the IF count lower limit value.
  • Patent Document 1 discloses an FM'RDS which automatically compares the name of a broadcasting station with the first automatically detected broadcasting station and automatically changes the name based on the broadcasting station name. It discloses a radio receiver, and discloses frequency comparison means when performing auto-scanning for a desired frequency.
  • Patent Document 2 measures the error amount of the number of IF noises within a certain time by counting the ratio of lZO of data demodulated by a demodulation circuit in parallel with the counting of the number of IF pulses.
  • An IF counting method is disclosed. In this method, the IF count number is corrected by a correction circuit using the measured error amount, and a frequency count circuit that measures the IF frequency is used, and an accurate IF frequency value is obtained without being affected by the count error due to modulation. Is possible.
  • Patent Document 1 JP-A-10-341138
  • Patent Document 2 Japanese Patent Application Laid-Open No. 11-234353
  • the conventional circuit shown in FIG. 1A has a problem that the circuit configuration becomes large-scale.
  • the circuit in order to realize a radio receiver on a single chip, the circuit must be made slimmer than before.
  • the present invention has been made in view of the above-described problem, and a problem to be solved is to provide an IF counting method for realizing an IF counter with a smaller circuit configuration than in the past.
  • the invention according to claim 1 is a painting method of an IF counter that counts an IF signal for a predetermined period, wherein an upper limit value presetting process for giving an upper limit of a desired count value as an initial value of a count start.
  • Generating a period for counting the IF signal Processing a down-counting IF counting process of performing down-counting according to the IF signal from an initial value set by the upper limit preset section within a period generated by the IF counting period generating process; IF count upper / lower value difference preset processing for providing information on the difference between the upper and lower count values, IF count upper / lower value difference information given to the IF count upper / lower value difference preset processing, and the down count.
  • the value set in the upper limit preset process by the down-counting IF count process also performs a decrement process in accordance with the IF signal, so that the IF signal becomes If the value is larger than the upper limit value, it is counted to 0 and the decrement process is still performed. Therefore, the most significant bit becomes 1, and the IF signal is determined to be larger than the desired upper limit value by the determination process. If the result is that the value set in the IF count upper / lower limit value difference preset processing is equal to or greater than the value based on the first information and all the bits constituting the second information are 0, the determination is made.
  • the processing determines that the IF signal is within the range of the desired upper limit value and lower limit value, and further, if all bits constituting the second information are not zero.
  • the IF signal is determined by the determination process to be smaller than the desired lower limit value, whereby the upper limit value preset process and the IF count upper / lower limit value difference preset process are set in advance. It is possible to determine whether the number of bits constituting the desired lower limit set in the upper / lower value difference preset process or the number of bits constituting information to be compared in the comparison process is determined. This makes it possible to reduce the size of the circuit, which has the effect of reducing the circuit configuration.
  • the first information is composed of n + 1 bits by the down-counting IF counting process.
  • the second information is upper n + 1-m bits of the count information.
  • the most significant bit is 1, it is determined that the IF signal is larger than the desired upper limit, and the information of the upper n + 1-m bits of the count value of the IF signal counted in the down-counting IF count processing is determined.
  • the upper n + 1-m bits are all 0 and the value of the lower m bits of the IF signal count value counted by the down-counting IF count processing is equal to or less than the value set in the IF count upper / lower limit value difference preset processing Is determined to be within the range of the desired upper limit value and lower limit value, and the upper n + l_m bits of the information of the count value of the IF signal counted by the down-counting IF count process. If all of the + 1-m bits are not 0, it is possible to determine that the value is smaller than the desired lower limit.
  • the invention according to claim 3 is characterized in that the IF signal selectively uses any one of four division ratios of 1/2, 1/4, 1/8, 1/16, and 1/32.
  • the same effect as that of the first aspect is obtained, and even if the frequency of the IF signal is high, the frequency division ratio is changed to change the higher frequency IF. This has the effect that the signal can be counted.
  • the invention according to claim 4 is an IF counter for counting an IF signal for a predetermined period, wherein an upper limit value presetting process for giving an upper limit of a desired count value as an initial value of a count start; IF count period generation processing for generating a period to be counted, and down-counting for down-counting according to the IF signal from an initial value set in the upper limit preset processing within the period generated by the IF count period generation processing.
  • Method IF force processing and the first information and the second information based on the count information by the down-counting IF count processing determine whether the count value is within the desired upper limit value and lower limit value.
  • an IF counting method for counting an IF signal for a predetermined period, wherein an upper limit value presetting process for giving an upper limit of a desired count value as an initial value of a count start; IF count period generation processing for generating a period to be counted, and down-counting for down-counting according to the IF signal from an initial value set in the upper limit
  • the value set in the upper limit preset process by the down-counting IF count process also performs a decrement process according to the IF signal, so that the IF signal becomes If the value is larger than the upper limit value, it is counted to 0 and the decrement process is still performed.
  • the constant processing determines that the IF signal is larger than the desired upper limit, and if all bits forming the second information are 0, the IF processing determines that the IF signal is equal to the desired upper limit and In the case where it is determined that the IF signal is within the range of the lower limit and all the bits constituting the second information are not 0, the IF signal is smaller than the desired lower limit by the determination process.
  • the invention according to claim 5 is an IF counter for counting an IF signal for a predetermined period, wherein an upper limit preset section for giving an upper limit of a desired count value as an initial value of a count start, An IF count period generating section for generating a period to be counted, and performing down-counting according to the IF signal from an initial value set by the upper limit preset section within a period generated by the IF count period generating section.
  • Down count method IF count section, IF count upper / lower value difference preset section that gives information on the difference between the upper and lower limit values of the desired count value, and information set in the IF count upper / lower value difference preset section.
  • a comparing unit that compares the down force type IF count unit with first information based on the count information; and a down count type IF count unit.
  • a determination unit for determining whether a count value falls within the range of the desired upper limit value and lower limit value based on second information based on the count information and the comparison result information of the comparison unit. This is an IF counter.
  • the down-counting IF counting section performs a decrement process according to the IF signal from the value set in the upper limit preset section, so that the IF signal is If it is larger than the upper limit value, it is counted to 0 and the decrement process is still performed, so that the most significant bit becomes 1, and the determination unit determines that the IF signal is larger than the desired upper limit value.
  • the determination unit determines that the IF signal is within the range of the desired upper limit value and lower limit value, and further, if all bits constituting the second information are not 0, the The IF signal by The signal has the same effect as that of claim 1 by the action determined to be smaller than the desired lower limit, and the upper limit is preset in the upper limit preset unit and the IF count upper / lower limit difference preset unit.
  • the invention according to claim 6 is an IF counter that counts an IF signal for a predetermined period, wherein an upper limit preset section that gives an upper limit of a desired count value as an initial value of a count start; An IF count period generation unit for generating a period to be counted; and an initial value set by the upper limit preset unit within a period generated by the IF count period generation unit. It is determined whether the count value is within the range of the desired upper limit value and lower limit value from the first information and the second information based on the count information in the down-counting IF counting section, and the count information in the down-counting IF counting section.
  • An IF counter characterized by having a determination unit for determining the IF counter.
  • the IF signal is decremented from the value set in the upper limit preset unit by the down-counting IF counting unit according to the IF signal. If the IF signal is larger than the upper limit, if the IF signal is larger than the desired upper limit, the value is counted to 0 and the decrement process is still performed. If the bits constituting the second information are all 0, it is determined by the determination unit that the IF signal is within the range of the desired upper limit value and lower limit value. When the bits constituting the second information are not all 0, the determination unit determines that the IF signal is smaller than the desired lower limit. It is possible to determine whether the IF signal is within a predetermined range by presetting the upper limit value set by the upper limit value preset section, and it is not necessary to perform a preset process for the lower limit value. This has the effect of reducing the road configuration.
  • FIG. 1A is a functional block diagram showing a conventional example.
  • FIG. 1B is a functional block diagram showing a first embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing a main part of the first embodiment of the present invention.
  • FIG. 3 is a diagram showing waveforms of main parts output by the circuit shown in FIG. 2.
  • FIG. 4 is a functional block diagram showing a second embodiment of the present invention.
  • FIG. 1B is a functional block diagram of the first embodiment of the present invention.
  • the IF counter includes a down-counting type IF counting unit 1 for counting a divided IF signal, and an IF counting period generating unit for generating a period for counting the IF signal in the down-counting type IF counting unit 1. 2, the down-count method IF count unit 1 that gives the initial value to start counting, the IF count upper limit preset unit 3, and the information about the lower m bits of the count value counted by the down-count method IF count unit 1.
  • the IF counter according to the present embodiment is formed on a semiconductor circuit board by a CMOS process capable of manufacturing p-channel and n-channel MS transistors.
  • the IF counting unit 1 has a function of counting data composed of n + 1 bits. Using the data composed of n bits preset in the IF count upper limit preset unit 3 as an initial value, the IF signal is decremented, for example, by one, within a predetermined period generated by the IF count period generating unit 2, and an IF signal is generated. Count.
  • IF count period generating section 2 generates a period in which IF counting section 1 counts down IF signals. That is, a clock signal input to the down-counting IF counting unit 1 is monitored, and a reset signal is sent to the down-counting IF counting unit 1 when the generated predetermined period has elapsed.
  • IF count upper limit preset section 3 an upper limit of the IF count value composed of n bits is set in advance, and an initial value at the start of counting is given to IF count section 1 of the down-counting method.
  • IF count upper / lower limit difference preset unit 4 a difference value between the upper limit value and the lower limit value of the IF count value composed of m bits is set in advance, and is counted by the down-counting IF count unit 1. It is used to compare the data with the lower m bits of the count value consisting of the n + 1 bits.
  • the lower m-bit comparing unit 5 is configured to calculate the information of the lower m bits of the count value of the IF signal counted by the down-counting IF counting unit 1 and the IF force value set in the IF count upper limit preset unit 4. The information of the difference between the upper and lower limits is input and compared, and the comparison result is output to the determination unit 6.
  • the determination unit 6 determines the IF signal from the upper n + 1—m bits of the count value of the IF signal counted by the down-counting IF counter 1 and the information of the comparison result of the lower m bits comparison unit 5. Whether the count value is in the range between the upper limit value set in IF count upper limit preset unit 3 and the lower limit value based on the value set in IF count upper limit preset unit 3 and IF count upper / lower limit difference preset unit 4 And outputs the result. In other words, if the most significant bit of the upper n + 1-m bits of the count value of the IF signal counted by the down-counting IF counting unit 1 is 1, it is determined that the IF signal is larger than the desired upper limit value.
  • the down-count method IF counter 1 counts the upper n + 1-m bits of the IF signal count value, and the upper n + 1-m bits of the information are all 0, and the down-count method IF counter 1 counts down. If the value of the lower m bits of the IF signal count value is equal to or less than the value set in the IF count upper / lower value difference preset unit 4, it is determined that the value falls within the desired upper limit value and lower limit value, and the download is performed. Counting method If the upper n + 1-m bits of the upper n + 1-m bits of the count value of the IF signal counted by the IF counter 1 are not all 0, it is determined to be smaller than the desired lower limit.
  • each constituent element has a small number of bits by using the lower m-bit comparing unit 5 composed of m bits having a relationship of n> m and the IF count upper / lower limit value difference preset unit 4. Therefore, it is possible to reduce the circuit scale as a whole.
  • the IF signal frequency can be at the desired upper limit and lower limit without using the IF count lower limit presetting unit 18 and the lower limit comparing unit 20 composed of n bits shown in FIG. 1A. Can be determined, and the circuit configuration can be made smaller than before.
  • FIG. 2 is a circuit diagram showing a main part of the first embodiment of the present invention.
  • the IF counter used in this embodiment is obtained from the 12-bit down counter 7 for counting the divided IF signal, the lower 7 bits of the count value counted by the 12-bit down counter, and the signal line CP. It is counted by a 7-bit comparator 8 and a 12-bit down counter, which are not shown, for example, for comparing a value preset in an IF count upper / lower limit value difference preset unit composed of DIP—SWITCH and a register.
  • the circuit includes at least an output register 13 for outputting a determination result as to whether the value is between the upper limit value and the lower limit value, and an RS flip-flop 12 for controlling a signal output from the output register 13.
  • the 12-bit down counter 7 corresponds to the down-counting IF counting unit 1 shown in FIG. 1B.
  • the 12-bit down counter 7 shows the data signal D preset in the 11-bit IF count upper limit preset section, which is composed of, for example, a DIP-SWITCH and registers (not shown), and the IF signal to be counted.
  • the IF signal CKS and the reset signal RST which are further frequency-divided by a frequency divider (not shown), are input through a limiter circuit not shown.
  • the data set in the IF count upper limit preset section (not shown) composed of, for example, a DIP-SWITCH and a register is set in the 12-bit down counter 7 via the signal D. Is done.
  • the 12-bit down counter 7 counts down according to the IF signal CKS with the set IF count upper limit set as an initial value.
  • the frequency division ratio of the frequency divider can be, for example, 1Z2, 1/4, 1/8, 1/16, 136, etc., and the time base can be set as required.
  • About 4mS-about 32mS Set as follows.
  • the 7-bit comparator 8 corresponds to the lower m-bit comparator shown in FIG. 1B.
  • the 7-bit comparator 8 has a 7-bit IF signal composed of DIP-SWITCH and registers (not shown).
  • the data signal CP preset in the upper and lower limit value difference preset and the lower 7 bits of the 12-bit down counter 7 When data Q [6: 0] ⁇ signal CP, "1" is output as output signal CLTD.
  • the AND circuits 911 correspond to the determination unit 6 shown in FIG. 1B.
  • the AND circuit 9 outputs “1” as the output signal UD0 when the upper 5 bits of data Q [l 1: 7] of the 12-bit down counter 7 are input and all bits are “0”.
  • the output signal CLTD from the 7-bit comparator 8
  • the output signal UD0 from the AND circuit 9 and the most significant bit data Q [ll] of the 12-bit down counter 7 to the AND circuits 10 and 11
  • the signal Q [l 1] is "1
  • "1" is output as the output signal JUX (section (3) shown in FIG.
  • An input signal J-SR which is an input signal to the RS flip-flop 12, is a signal to which an IF power event period generating circuit power not shown is also output, and instructs the start of a count period in synchronization with the reset signal RST.
  • the input signal IF-LA is a signal output from an IF count period generation circuit (not shown), and is a signal for instructing the end of the count period in synchronization with the time base signal TBX.
  • the output signals CFE, JL, and LU are (0) , 0, 1), and the difference between the upper limit and the IF
  • the output signal CJE, JL, JU) is (1, 0, 0) if it is between the lower limit based on the preset upper limit and the output signal CJE, JL, JU) if it is less than the lower limit. Becomes (0, 1, 0).
  • FIG. 3 is a diagram showing waveforms of main parts output by the circuit shown in FIG.
  • the output register 13 is reset by turning on the input signal J_SR to the RS flip-flop 12 in synchronization with the signal RST. Furthermore, the signal TBX indicating the IF count period (time base period) is set to the ⁇ N state by the IF count period generation circuit, and the DIP SWITCH input from the signal D and the IF count upper limit value configured by the register and the like. The count set by the 12-bit down counter 7 starts with the value set in the preset section as the initial value.
  • FIG. 5 shows a case where the signal TBX is turned off in the section (1) shown in the figure. That is, when the signal TBX is turned off, the input signal IF_LA to the RS flip-flop 12 becomes ⁇ N, and the state of the signals JEX, JLX, and JUX in the section (1) is output via the output register 13 to the signals JE, JL, JU. (In this case, the output signals CiE, JL, JU) are (0, 1, 0).
  • FIG. 4 is a functional block diagram showing a second embodiment of the present invention.
  • the IF counter includes an IF count section 1 configured with n + 1 bits, an IF count period generation section 2 configured to generate an IF count period for the down-count type IF count section 1, and ,
  • the IF count upper limit preset section 3 for setting the IF count upper limit consisting of n bits, and whether the count value counted by the down-counting IF count section 1 is within a predetermined range.
  • a judgment unit 14 for judging.
  • the IF counting unit 1 has a function of counting data composed of n + 1 bits. Using the data composed of n bits preset in the IF count upper limit preset unit 3 as an initial value, the IF signal is decremented, for example, by one, within a predetermined period generated by the IF count period generating unit 2, and an IF signal is generated. Count.
  • the IF count period generation unit 2 generates a period in which the down-counting IF count unit 1 counts an IF signal. That is, a clock signal input to the down-counting IF counting unit 1 is monitored, and a reset signal is sent to the down-counting IF counting unit 1 when the generated predetermined period has elapsed.
  • the determining unit 14 receives the count value counted by the down-counting IF counting unit 1 as an input. Then, it is determined whether the count value is within a range between a predetermined upper limit value and a lower limit value.
  • the predetermined upper limit is a value preset in the IF count upper limit preset unit 3, and the lower limit is given by m-bit data satisfying the relationship of n> m.
  • the down count method If the most significant bit (n + 1 bits) of the count value counted by the IF counting unit 1 is the down count method, it is determined that the IF count value> IF count upper limit value, and the down count method IF If all of the upper ⁇ + 1-m bits of the count value counted by the count unit 1 are ', 0', it is determined that IF count lower limit ⁇ IF count value ⁇ IF count upper limit. If all the upper n + 1-m bits of the count value counted by the IF counting unit 1 are not "0", it is determined that the IF count value is lower than the IF count lower limit value.
  • This embodiment is realized by using a circuit in which the 7-bit comparator 8 and the AND circuit 10 are removed from the circuit diagram shown in FIG. 2 (therefore, the signal CP and the signal Q [6: 0] are not used). That is, the output signal UD0 from the AND circuit 9 becomes the output signal JEX and the input signal to the AND circuit 11.
  • the other circuit configuration is the same as the circuit configuration shown in FIG. That is, the 12-bit down counter 7 corresponds to the down-counting IF count unit 1 shown in FIG.
  • the 12-bit down counter 7 includes a data signal D set in advance in an 11-bit IF count upper limit preset unit configured by a DIP-SWITCH, a register, and the like, which are not illustrated, and an IF target IF An IF signal CKS whose signal is frequency-divided by a frequency divider (not shown) via a limiter circuit (not shown) and a reset signal RST are input.
  • the data set in the IF count upper limit preset section composed of a DIP-SWITCH and a register (not shown) is set in the 12-bit down counter 7 via the signal D. .
  • the 12-bit down counter 7 counts down according to the IF signal CKS with the upper limit of the IF count set as an initial value.
  • the frequency division ratio in the frequency divider for example, 1Z2, 1/4, 1/8, 1/16, 136, etc. are selectively used.
  • the time base is set to be about 4mS 32mS as necessary.
  • the AND circuits 9 and 11 correspond to the determination unit 14 shown in FIG.
  • AND circuit 9 has 12 bits When the upper 5 bits of data Q [l 1: 7] of the down-counter 7 are input and all bits are '0', “1” is output as the output signal UD0.
  • T ' By inputting the output signal UD0 from 9 and the data Q [ll] of the most significant bit of the 12-bit down counter 7, T 'is output as the output signal JUX in the case of the signal Q [ll].
  • T ' is output as the output signal JUX in the case of the signal Q [ll].
  • the input signal J_SR which is an input signal to the RS flip-flop 12, is a signal output from an IF count period generation circuit (not shown), and is a signal instructing the start of a count period in synchronization with the reset signal RST. is there.
  • the input signal IF_LA is a signal output from an IF count period generation circuit (not shown), and is a signal instructing the end of the count period in synchronization with the time base signal TBX.
  • the output signal CJE, JL, LU becomes (0). , 0, 1), and between the upper limit and the lower limit based on the IF count upper limit preset section, the output signal CiE, JL, JU) becomes (1, 0, 0), and In this case, the output signal (JE, JL, JU) becomes (0, 1, 0).
  • the circuit scale can be further reduced as compared with the IF counter having the circuit configuration shown in the first embodiment.

Landscapes

  • Synchronisation In Digital Transmission Systems (AREA)
  • Manipulation Of Pulses (AREA)
  • Logic Circuits (AREA)

Abstract

　より小さな回路構成によってＩＦカウンタを実現するＩＦカウント方式を提供するために、ＩＦカウンタを、分周されたＩＦ信号をカウントするダウンカウント方式ＩＦカウント部１と、ＩＦ信号をカウントする期間を生成するＩＦカウント期間生成部２と、カウント開始の初期値を与えるＩＦカウント上限値プリセット部３と、カウント値の下位ｍビットについての情報とＩＦカウント上下限値差プリセット部に設定された情報とを比較する下位ｍビット比較部５と、カウント値の上位ｎ＋１−ｍビットについての情報と下位ｍビット比較器５の比較結果についての情報とからカウント値が所定の範囲内にあるかを判定する判定部６とによって構成する。    

Description

明 細 書
IFカウント方式
技術分野
[0001] 本発明は、ラジオの受信機に使用される IFカウンタにおける IFカウント方式に関す る。
背景技術
[0002] ラジオの受信機において、従来から IF (Intermediate Frequency)をカウントす るために使用されている IFカウンタは、例えば図 1 Aに示すように、 nビットで構成され る IFカウント部 15と、 IFカウント部 15に対して IFカウント期間を生成する IFカウント期 間生成部 16と、 nビットで構成される IFカウント上限値を設定するための IFカウント上 限値プリセット部 17と、 nビットで構成される IFカウント下限値を設定するための IF力 ゥント下限値プリセット部 18と、 IFカウント部 15によってカウントされたカウント値と IF カウント上限値プリセット部 17の設定値とを比較するために nビットで構成される上限 値比較部 19と、 IFカウント部 15によってカウントされたカウント値と IFカウント下限値 プリセット部 18の設定値とを比較するための下限値比較部 20と、上限値比較部 19に よる比較結果と下限値比較部 20による比較結果とから IFカウント部 15によるカウント 値が所定の範囲内にあるかを判断する判定部 21とによって構成される。
[0003] IFカウント部 15は、リミッタ回路等を通された IF信号が入力されると、 IFカウント期 間生成部 16で生成された所定の期間内に入力される IF信号をカウントする。
IFカウント部 15によってカウントされたカウント値は、上限値比較部 19及び下限値 比較部 20に入力される。上限値比較部 19は、入力されたカウント値と IFカウント上限 値プリセット部 17に予め設定されている IFカウント上限値とを比較し、例えば「カウン ト値〉 IFカウント上限値」の場合に比較結果 0を出力し、「カウント値≤IFカウント下限 値」の場合に比較結果 1を出力する。
[0004] 同様に、下限値比較部 20は、入力されたカウント値と IFカウント下限値プリセット部
18に予め設定されている IFカウント下限値とを比較し、例えば「カウント値く IFカウン ト下限値」の場合に比較結果 0を出力し、「カウント値≥IFカウント下限値」の場合に 比較結果 1を出力する。
[0005] 上限値比較部 19及び下限値比較部 20による比較結果は、判定部 21に入力され カウント値が IFカウント上限値から IFカウント下限値の範囲内であるかを判定する。 例えば、上限値比較部 19の比較結果と下限値比較部 20の比較結果の論理積を判 定部 21で行なうことによって、判定部 21の出力が 1の場合にカウント値が IFカウント 値上限値から IFカウント下限値の範囲内にあることが検出される。
[0006] 特許文献 1は、 自動的に FM'RDS隣接局の放送局名を最初に自動検知した放送 局との比較を行レ、、その放送局名に基づき自動変更することが可能な FMラジオ受 信機について開示したものであり、所望の周波数についてオートスキャンする場合の 周波数の比較手段について開示されている。
[0007] 特許文献 2は、 IFパルス数のカウントと並行して復調回路によって復調されたデー タの lZOの割合をカウントすることによって、一定時間内での IFノ^レス数の誤差量を 測定する IFカウント方式について開示されている。この方法では、測定した誤差量を 用いて補正回路により IFカウント数を修正して IF周波数を測定する周波数カウント回 路とし、変調によるカウント誤差の影響を受けないで正確な IF周波数値を得ることが 可能となる。
特許文献 1 :特開平 10 - 341138号公報
特許文献 2：特開平 11 - 234353号公報
[0008] 以上に説明したように、例えば図 1Aに示した従来の回路では回路構成が大規模と なってしまうという問題がある。特に、ラジオ受信機を 1チップで実現するためには、従 来以上の回路のスリム化が要求される。
発明の開示
[0009] 本発明は、上述した問題に鑑みてなされたものであり、その解決しょうとする課題は 、従来より小さな回路構成によって IFカウンタを実現する IFカウント方式を提供するこ とである。
[0010] 請求項 1記載の発明は、所定の期間について IF信号をカウントする IFカウンタの力 ゥント方式であって、カウント開始の初期値として所望のカウント値の上限を与える上 限値プリセット処理と、前記 IF信号をカウントする期間を生成する IFカウント期間生成 処理と、該 IFカウント期間生成処理によって生成された期間内に前記上限値プリセッ ト部で設定された初期値から前記 IF信号に応じてダウンカウントを行なうダウンカウン ト方式 IFカウント処理と、所望のカウント値の上限値と下限値との差の情報を与える I Fカウント上下限値差プリセット処理と、該 IFカウント上下限値差プリセット処理に与え られた IFカウント上下限値差の情報と前記ダウンカウント方式 IFカウント処理による力 ゥント情報に基づく第一の情報とを比較する比較処理と、前記ダウンカウント方式 IF カウント処理によるカウント情報に基づく第二の情報と前記比較処理による比較結果 の情報とからカウント値が前記所望の上限値及び下限値の範囲内にあるかを判定す る判定処理とを有することを特徴とする IFカウント方式である。
[0011] 請求項 1記載の発明によると、前記ダウンカウント方式 IFカウント処理によって前記 上限値プリセット処理で設定された値力も前記 IF信号に応じてデクリメント処理を行 なうことで、前記 IF信号が前記上限値より大きい場合には 0までカウントされてなおデ クリメント処理が行なわれるため最上位ビットが 1となり判定処理によって前記 IF信号 は前記所望の上限値より大きいと判定され、前記比較処理による比較結果が前記 IF カウント上下限値差プリセット処理で設定された値が前記第一の情報に基づく値以 上で、かつ前記第二の情報を構成するビットが全て 0である場合には、前記判定処 理によって前記 IF信号は前記所望の上限値及び下限値の範囲内にあると判定され 、さらに、前記第二の情報を構成するビットが全て 0でない場合には、前記判定処理 によって前記 IF信号は前記所望の下限値より小さいと判定される作用によって、前 記上限値プリセット処理及び前記 IFカウント上下限値差プリセット処理を予め設定す ることで IF信号が所定の範囲にあるかを判定することが可能となり、前記上下限値差 プリセット処理で設定される前記所望の下限値を構成するビット数や比較処理におい て比較する情報を構成するビット数を小さくすることが可能となり、回路構成を小さく する効果を奏する。
[0012] 請求項 2記載の発明は、 n>mの関係を有する 1以上の整数 m、 nにおいて、前記 第一の情報は前記ダウンカウント方式 IFカウント処理による n+ 1ビットで構成される カウント情報の下位 mビットの情報であり、前記第二の情報は前記カウント情報の上 位 n+ 1— mビットであることを特徴とする請求項 1に記載の IFカウント方式である。 [0013] 請求項 2に記載の発明によると、請求項 1と同様の効果を奏し、前記ダウンカウント 方式 IFカウント処理によってカウントされた前記 IF信号のカウント値の上位 n+ 1— m ビットの情報の最上位ビットが 1の場合には、 IF信号が所望の上限値より大きいと判 断し、ダウンカウント方式 IFカウント処理でカウントされた IF信号のカウント値の上位 n + 1— mビットの情報の上位 n+ 1— mビットが全て 0、かつダウンカウント方式 IFカウン ト処理によってカウントされた IF信号のカウント値の下位 mビットの値が IFカウント上 下限値差プリセット処理で設定された値以下の場合には、所望の上限値及び下限値 の範囲内であると判断し、ダウンカウント方式 IFカウント処理によってカウントされた IF 信号のカウント値の上位 n+ l_mビットの情報の上位 n+ 1— mビットが全て 0でない 場合には、所望の下限値より小さいと判断することが可能となる効果を奏する。
[0014] 請求項 3記載の発明は、前記 IF信号は、分周比 1/2、 1/4, 1/8, 1/16、 1/ 32のいずれ力 4つを選択的に使用して分周された IF信号であることを特徴とする請 求項 1に記載の IFカウント方式である。
[0015] 請求項 3に記載の発明によると、請求項 1と同様の効果にカ卩えて、前記 IF信号の周 波数が高い場合であっても分周比を変更することによってより高周波の IF信号をカウ ントすることが可能となる効果を奏する。
[0016] 請求項 4記載の発明は、所定の期間について IF信号をカウントする IFカウンタであ つて、カウント開始の初期値として所望のカウント値の上限を与える上限値プリセット 処理と、前記 IF信号をカウントする期間を生成する IFカウント期間生成処理と、該 IF カウント期間生成処理によって生成された期間内に前記上限値プリセット処理で設定 された初期値から前記 IF信号に応じてダウンカウントを行なうダウンカウント方式 IF力 ゥント処理と、前記ダウンカウント方式 IFカウント処理によるカウント情報に基づく第一 の情報と第二の情報とからカウント値が前記所望の上限値及び下限値の範囲内にあ るかを判定する判定部とを有することを特徴とする IFカウント方式である。
[0017] 請求項 4記載の発明によると、前記ダウンカウント方式 IFカウント処理によって前記 上限値プリセット処理で設定された値力も前記 IF信号に応じてデクリメント処理を行 なうことで、前記 IF信号が前記上限値より大きい場合には 0までカウントされてなおデ クリメント処理が行なわれるため前記第一の情報を構成する最上位ビットが 1となり判 定処理によって前記 IF信号は前記所望の上限値より大きいと判定され、前記第二の 情報を構成するビットが全て 0である場合には、前記判定処理によって前記 IF信号 は前記所望の上限値及び下限値の範囲内にあると判定され、さらに、前記第二の情 報を構成するビットが全て 0でなレ、場合には、前記判定処理によって前記 IF信号は 前記所望の下限値より小さいと判定される作用によって、前記上限値プリセット処理 で設定する上限値を予め設定することで IF信号が所定の範囲にあるかを判定するこ とが可能となり、下限値についてのプリセット処理を要しないため回路構成を小さくす る効果を奏する。
[0018] 請求項 5記載の発明は、所定の期間について IF信号をカウントする IFカウンタであ つて、カウント開始の初期値として所望のカウント値の上限を与える上限値プリセット 部と、前記 IF信号をカウントする期間を生成する IFカウント期間生成部と、該 IFカウ ント期間生成部によって生成された期間内に前記上限値プリセット部で設定された初 期値から前記 IF信号に応じてダウンカウントを行なうダウンカウント方式 IFカウント部 と、所望のカウント値の上限値と下限値との差の情報を与える IFカウント上下限値差 プリセット部と、該 IFカウント上下限値差プリセット部に設定された情報と前記ダウン力 ゥント方式 IFカウント部におけるカウント情報に基づく第一の情報とを比較する比較 部と、前記ダウンカウント方式 IFカウント部におけるカウント情報に基づく第二の情報 と前記比較部の比較結果の情報とからカウント値が前記所望の上限値及び下限値 の範囲内にあるかを判定する判定部とを有することを特徴とする IFカウンタである。
[0019] 請求項 5記載の発明によると、前記ダウンカウント方式 IFカウント部によって前記上 限値プリセット部で設定された値から前記 IF信号に応じてデクリメント処理を行なうこ とで、前記 IF信号が前記上限値より大きい場合には 0までカウントされてなおデクリメ ント処理が行なわれるため最上位ビットが 1となり判定部によって前記 IF信号は前記 所望の上限値より大きいと判定され、前記比較部での比較結果が前記 IFカウント上 下限値差プリセット部に設定された値が前記第一の情報に基づく値以上で、かつ前 記第二の情報を構成するビットが全て 0である場合には、前記判定部によって前記 I F信号は前記所望の上限値及び下限値の範囲内にあると判定され、さらに、前記第 二の情報を構成するビットが全て 0でない場合には、前記判定部によって前記 IF信 号は前記所望の下限値より小さいと判定される作用によって、請求項 1と同様の効果 を奏し、前記上限値プリセット部及び前記 IFカウント上下限値差プリセット部に予め 上限値を設定することによって IF信号が所定の範囲にあるかを判定することが可能と なり、前記上下限値差プリセット部を構成するビット数や比較部を構成するビット数を 小さくすることが可能となり、回路構成を小さくする効果を奏する。
[0020] 請求項 6記載の発明は、所定の期間について IF信号をカウントする IFカウンタであ つて、カウント開始の初期値として所望のカウント値の上限を与える上限値プリセット 部と、前記 IF信号をカウントする期間を生成する IFカウント期間生成部と、該 IFカウ ント期間生成部によって生成された期間内に前記上限値プリセット部で設定された初 期値力 前記 IF信号に応じてダウンカウントを行なうダウンカウント方式 IFカウント部 と、前記ダウンカウント方式 IFカウント部におけるカウント情報に基づく第一の情報と 第二の情報とからカウント値が前記所望の上限値及び下限値の範囲内にあるかを判 定する判定部とを有することを特徴とする IFカウンタである。
[0021] 請求項 6記載の発明によると、前記ダウンカウント方式 IFカウント部によって前記上 限値プリセット部に設定された値から前記 IF信号に応じてデクリメント処理を行なうこ とで、前記 IF信号が前記上限値より大きい場合には 0までカウントされてなおデクリメ ント処理が行なわれるため前記第一の情報を構成する最上位ビットが 1となり判定部 によって前記 IF信号が前記所望の上限値より大きいと判定され、前記第二の情報を 構成するビットが全て 0である場合には、前記判定部によって前記 IF信号は前記所 望の上限値及び下限値の範囲内にあると判定され、さらに、前記第二の情報を構成 するビットが全て 0でない場合には、前記判定部によって前記 IF信号は前記所望の 下限値より小さいと判定される作用によって、請求項 4と同様の効果を奏し、前記上 限値プリセット部で設定する上限値を予め設定することで IF信号が所定の範囲にあ るかを判定することが可能となり、下限値についてのプリセット処理を要しないため回 路構成を小さくする効果を奏する。
図面の簡単な説明
[0022] [図 1A]従来例を示す機能ブロック図である。
[図 1B]本発明の第一の実施形態を示す機能ブロック図である。 [図 2]本発明の第一の実施形態の主要部を示す回路図である。
[図 3]図 2に示す回路によって出力される主要部の波形を示す図である。
[図 4]本発明の第二の実施形態を示す機能ブロック図である。
発明を実施するための最良の形態
[0023] 以下、本発明の実施形態について図 1Bから図 4に基づいて説明する。
図 1Bは、本発明の第一の実施形態の機能ブロック図である。
本実施形態に係る IFカウンタは、分周された IF信号をカウントするダウンカウント方 式 IFカウント部 1と、ダウンカウント方式 IFカウント部 1で IF信号をカウントする期間を 生成する IFカウント期間生成部 2と、ダウンカウント方式 IFカウント部 1にカウントを開 始する初期値を与える IFカウント上限値プリセット部 3と、ダウンカウント方式 IFカウン ト部 1でカウントされたカウント値の下位 mビットについての情報と IFカウント上下限値 差プリセット部に予め設定された情報とを比較する下位 mビット比較部 5と、ダウン力 ゥント方式 IFカウント部 1でカウントされたカウント値の上位 n+ 1— mビットについての 情報と下位 mビット比較器 5の比較結果についての情報とからカウント値が所定の範 囲内にあるかを判定する判定部 6とを有する。また、本実施形態に係る IFカウンタは 、 pチャンネルと nチャンネル M〇Sトランジスタを製造できる CMOSプロセスにより半 導体回路基盤上に成形される。
[0024] ダウンカウント方式 IFカウント部 1は n+ 1ビットで構成されるデータのカウント機能を 有する。 IFカウント上限値プリセット部 3に予め設定された nビットで構成されるデータ を初期値として、 IFカウント期間生成部 2によって生成される所定の期間内について 、例えば 1ずつデクリメント処理を行なって IF信号をカウントする。
[0025] IFカウント期間生成部 2は、ダウンカウント方式 IFカウント部 1が IF信号をカウントす る期間を生成する。すなわち、ダウンカウント方式 IFカウント部 1へ入力されるクロック 信号を監視し、前記生成された所定の期間を経過するとダウンカウント方式 IFカウン ト部 1に対してリセット信号を送る。
[0026] IFカウント上限値プリセット部 3には、 nビットで構成される IFカウント値の上限値が 予め設定され、ダウンカウント方式 IFカウント部 1に対してカウント開始時の初期値を 与える。 [0027] IFカウント上下限値差プリセット部 4には、 mビットで構成される IFカウント値の上限 値と下限値との差の値が予め設定され、ダウンカウント方式 IFカウント部 1でカウントさ れた n+ 1ビットで構成されるカウント値の下位 mビットのデータと比較するために使用 される。
[0028] 下位 mビット比較部 5は、ダウンカウント方式 IFカウント部 1でカウントされた IF信号 のカウント値の下位 mビットの情報と IFカウント上限値プリセット部 4に設定された IF力 ゥント値の上下限値差の情報とを入力として比較し比較結果を判定部 6へ出力する。
[0029] 判定部 6は、ダウンカウント方式 IFカウント部 1でカウントされた IF信号のカウント値 の上位 n+ 1— mビットの情報と下位 mビット比較部 5の比較結果の情報とから IF信号 のカウント値が IFカウント上限値プリセット部 3で設定された上限値と IFカウント上限 値プリセット部 3及び IFカウント上下限値差プリセット部 4で設定された値に基づく下 限値との範囲にあるかを判定し結果を出力する。すなわち、ダウンカウント方式 IF力 ゥント部 1でカウントされた IF信号のカウント値の上位 n+ 1— mビットの情報の最上位 ビットが 1の場合には、 IF信号が所望の上限値より大きいと判断し、ダウンカウント方 式 IFカウント部 1でカウントされた IF信号のカウント値の上位 n+ 1— mビットの情報の 上位 n+ 1— mビットが全て 0、かつダウンカウント方式 IFカウント部 1でカウントされた I F信号のカウント値の下位 mビットの値が IFカウント上下限値差プリセット部 4に設定 された値以下の場合には、所望の上限値及び下限値の範囲内であると判断し、ダウ ンカウント方式 IFカウント部 1でカウントされた IF信号のカウント値の上位 n+ 1— mビッ トの情報の上位 n+ l_mビットが全て 0でない場合には、所望の下限値より小さいと 判断する。 以上の構成にすることによって、例えば、従来の回路構成では nビットで 構成される比較部（図 1Aの上限値比較部 19や下限値比較部 20)や IFカウント下限 値プリセット部 20が必要とされた力 本発明の実施例では n>mの関係にある mビット で構成される下位 mビット比較部 5や IFカウント上下限値差プリセット部 4を用いること によって各構成要素が少ないビット数で構成されるため全体として回路規模を小さく すること力 S可肯 となる。
[0030] したがって、図 1Aに示す nビットで構成される IFカウント下限値プリセット部 18や下 限値比較部 20等を用いることなく所望の上限値及び下限値に IF信号の周波数があ るかを判定することが可能となり、回路構成を従来に比べて小さくすることが可能とな る。
[0031] 図 2は、本発明の第一の実施形態の主要部を示す回路図である。
本実施例で使用する IFカウンタは、分周された IF信号をカウントするための 12ビッ トダウンカウンタ 7と、 12ビットダウンカウンタによってカウントされたカウント値の下位 7 ビットの値と信号線 CPから得る図示しない例えば DIP— SWITCHやレジスタ等で構 成される IFカウント上下限値差プリセット部に予め設定されている値とを比較するた めの 7ビットコンパレータ 8と、 12ビットダウンカウンタによってカウントされたカウント値 の上位 5ビットの全ビットが" 0"かを判定するためのアンド回路 9と、 7ビットコンパレー タ 8での比較結果とアンド回路 9での比較結果との論理積をとるためのアンド回路 10 と、アンド回路 10による出力の反転ビットと 12ビットダウンカウンタによってカウントさ れた値の最上位ビット（12ビット）の反転ビットとの論理積をとるためのアンド回路 11と 、 IF信号が図示しない例えば DIP-SWITCHやレジスタ等で構成される IFカウント 上限値プリセット部及び IFカウント上下限値差プリセット部に基づいて決定される上 限値と下限値との間にあるかの判定結果を出力するための出力レジスタ 13と、出力 レジスタ 13から出力する信号を制御するための RSフリップフロップ 12とを少なくとも 備えている。
[0032] 12ビットダウンカウンタ 7は、図 1Bに示したダウンカウント方式 IFカウント部 1に対応 する。 12ビットダウンカウンタ 7には、図示しない例えば DIP—SWITCHやレジスタ等 で構成される 11ビットの IFカウント上限値プリセット部に予め設定されたデータの信 号 Dと、カウント対象である IF信号が図示しないリミッタ回路を介しさらに図示しない 分周器によって分周された IF信号 CKSと、リセット信号である RSTとが入力される。
[0033] リセット信号 RSTが入力されると図示しない例えば DIP—SWITCHやレジスタ等で 構成される IFカウント上限値プリセット部に設定されているデータが信号 Dを介して 1 2ビットダウンカウンタ 7にセットされる。 12ビットダウンカウンタ 7は、上記セットされた I Fカウント上限値を初期値として IF信号 CKSに従ってダウンカウントを行なう。
[0034] ここで、上記分周器での分周比は例えば 1Z2、 1/4, 1/8、 1/16, 1 36等を 選択的に使用することができ、タイムベースは必要に応じて 4mS— 32mS程度となる ように設定する。
[0035] 7ビットコンパレータ 8は、図 1Bに示した下位 mビット比較器に対応する。 7ビットコン パレータ 8には、図示しない DIP—SWITCHやレジスタ等で構成される 7ビットの IF力 ゥント上下限値差プリセットに予め設定されたデータの信号 CPと 12ビットダウンカウ ンタ 7の下位 7ビットのデータ Q [6： 0]とが入力され、信号 Q [6： 0] <信号 CPの場合 に出力信号 CLTDとして " 1"を出力する。
[0036] アンド回路 9一 11は、図 1Bに示す判定部 6に対応する。アンド回路 9は、 12ビット ダウンカウンタ 7の上位 5ビットのデータ Q [l 1 : 7]が入力され各ビットが全て" 0"の場 合に出力信号 UD0として" 1"を出力する。アンド回路 10及び 11に対して、 7ビットコ ンパレータ 8からの出力信号 CLTD、アンド回路 9からの出力信号 UD0及び 12ビット ダウンカウンタ 7の最上位ビットのデータ Q [l l]が入力されることによって、信号 Q [l 1]が" 1"の場合には出力信号 JUXとして " 1"が出力され（図 3に示す（3)の区間）、 信号 CLTD力 S" l "かつ信号 UD0が " 1 "の場合には出力信号 JEXとしで ' 1"が出力さ れ（図 3に示す（2)の区間）、信号 JUX力 S"0"かつ信号 JEX力 S"0"の場合には出力信 号 JLXとして " 1 "が出力される（図 3に示す（1)の区間）。
[0037] RSフリップフロップ 12への入力信号である入力信号 J—SRは、図示しない IF力 ゥント期間生成回路力も出力される信号であり、リセット信号 RSTに同期してカウント 期間の開始を指示する信号である。また、入力信号 IF— LAは、図示しない IFカウン ト期間生成回路力 出力される信号であり、タイムベース信号 TBXに同期してカウン ト期間の終了を指示する信号である。
[0038] 信号 IF— LAに " 1 "が入力され、かつ信号】— SRに" 0"入力される（すなわち、図示 しない IFカウント期間生成回路で生成される IFカウント期間を示す信号 TBXが OFF となり、タイムベース期間の終了を示す信号 IF_LAが〇Nとなる）と出力信号 QNに" 1"が出力される。出力レジスタ 13は、入力信号 QNから " 1"が入力されると信号 JEX 、 JLX、 JUXをそれぞれ出力信号 JE、 JL、 LUとして出力する。
[0039] 以上により、 IF信号 CKSが図示しない DIP—SWITCHやレジスタ等で構成される I Fカウント上限値プリセット部に設定された上限値より大きい場合には出力信号 CFE， J L， LU)が（0, 0, 1)となり、上限値と IFカウント上下限値差プリセット部及び IFカウン ト上限値プリセット部に基づく下限値との間にある場合には出力信号 CJE， JL， JU)が (1 , 0, 0)となり、下限値以下の場合には出力信号 CJE, JL, JU)が（0， 1， 0)となる。
[0040] 図 3は、図 2に示す回路によって出力される主要部の波形を示す図である。
信号 RSTに同期して RSフリップフロップ 12への入力信号 J_SRが ONとなることに より出力レジスタ 13がリセットされる。さらに、 IFカウント期間生成回路によって IFカウ ント期間（タイムベース期間）であることを示す信号 TBXが〇N状態となり、信号 Dから 入力される DIP—SWITCHやレジスタ等で構成される IFカウント上限値プリセット部 に設定された値を初期値として 12ビットダウンカウンタ 7によるダウンカウントが開始さ れる。
[0041] 同図は、信号 TBXが同図内に示す区間（1)内で OFFとなる場合を示している。す なわち、信号 TBXが OFFとなると RSフリップフロップ 12への入力信号 IF_LAが〇 Nとなり区間（1)での信号 JEX、JLX、JUXの状態が出力レジスタ 13を介して信号 JE 、JL、JUとして出力される（この場合の出力信号 CiE, JL, JU)は（0, 1 , 0)となる）。
[0042] 図 4は、本発明の第二の実施形態を示す機能ブロック図である。
本実施例に係る IFカウンタは、 n+ 1ビットで構成されるダウンカウント方式 IFカウン ト部 1と、ダウンカウント方式 IFカウント部 1に対して IFカウント期間を生成する IFカウ ント期間生成部 2と、 nビットで構成される IFカウント上限値を設定するための IFカウン ト上限値プリセット部 3と、ダウンカウント方式 IFカウント部 1によってカウントされたカウ ント値がが所定の範囲内にあるかを判断する判定部 14とによって構成される。
[0043] ダウンカウント方式 IFカウント部 1は n+ 1ビットで構成されるデータのカウント機能を 有する。 IFカウント上限値プリセット部 3に予め設定された nビットで構成されるデータ を初期値として、 IFカウント期間生成部 2によって生成される所定の期間内について 、例えば 1ずつデクリメント処理を行なって IF信号をカウントする。
[0044] IFカウント期間生成部 2は、ダウンカウント方式 IFカウント部 1が IF信号をカウントす る期間を生成する。すなわち、ダウンカウント方式 IFカウント部 1へ入力されるクロック 信号を監視し、前記生成された所定の期間を経過するとダウンカウント方式 IFカウン ト部 1に対してリセット信号を送る。
[0045] 判定部 14は、ダウンカウント方式 IFカウント部 1でカウントしたカウント値を入力とし て、カウント値が所定の上限値及び下限値の範囲内にあるかを判定する。ここで、所 定の上限値は IFカウント上限値プリセット部 3に予め設定される値であり、下限値は n > mの関係を満たす mビットのデータで与えられる。
[0046] ダウンカウント方式 IFカウント部 1でカウントされたカウント値の最上位ビット（n+ 1ビ ット）力 の場合は、 IFカウント値〉 IFカウント上限値であると判定し、ダウンカウント 方式 IFカウント部 1でカウントされたカウント値の上位 η+ 1—mビットが全て'， 0"である 場合には、 IFカウント下限値≤ IFカウント値≤ IFカウント上限値であると判定する。さ らに、ダウンカウント方式 IFカウント部 1でカウントされたカウント値の上位 n+ 1— mビ ットが全て'' 0"でない場合には、 IFカウント値く IFカウント下限値であると判定する。
[0047] 以上の構成にすることによって、さらに回路規模を小さくすることが可能となる。
本実施例は、図 2に示す回路図において 7ビットコンパレータ 8及びアンド回路 10を 取り除いた回路を使用することによって実現される (従って信号 CP及び信号 Q [6： 0] は使用しない）。すなわち、アンド回路 9からの出力信号 UD0が出力信号 JEX及びァ ンド回路 11への入力信号となる。
[0048] 他の回路構成については、図 2に示した回路構成と同様である。すなわち、 12ビッ トダウンカウンタ 7は、図 4に示したダウンカウント方式 IFカウント部 1に対応する。 12 ビットダウンカウンタ 7には、図示しなレ、例えば DIP—SWITCHやレジスタ等で構成さ れる 11ビットの IFカウント上限値プリセット部に予め設定されたデータの信号 Dと、力 ゥント対象である IF信号が図示しないリミッタ回路を介しさらに図示しない分周器によ つて分周された IF信号 CKSと、リセット信号である RSTとが入力される。
[0049] リセット信号 RSTが入力されると図示しない DIP-SWITCHやレジスタ等で構成さ れる IFカウント上限値プリセット部に設定されているデータが信号 Dを介して 12ビット ダウンカウンタ 7にセットされる。 12ビットダウンカウンタ 7は、上記セットされた IFカウ ント上限値を初期値として IF信号 CKSに従ってダウンカウントを行なう。
[0050] ここで、上記分周器での分周比は例えば 1Z2、 1/4, 1/8、 1/16, 1 36等を 選択的に使用するる。また、タイムベースは必要に応じて 4mS 32mS程度となるよ うに設定する。
[0051] アンド回路 9及び 11は、図 4に示す判定部 14に対応する。アンド回路 9は、 12ビッ トダウンカウンタ 7の上位 5ビットのデータ Q [l 1 : 7]が入力され各ビットが全で' 0"の 場合に出力信号 UD0として " 1 "を出力する。アンド回路 11に対して、アンド回路 9か らの出力信号 UD0及び 12ビットダウンカウンタ 7の最上位ビットのデータ Q [l l]が入 力されることによって、信号 Q [l l]力 の場合には出力信号 JUXとしで T'が出力 され（図 3に示す（3)の区間）、信号 UD0が" 1 "の場合には出力信号 JEXとして" が出力され（図 3に示す（2)の区間）、信号 JUXが" 0"かつ信号 JEX力 S"0"の場合に は出力信号 JLXとして" が出力される（図 3に示す（1)の区間）。
[0052] RSフリップフロップ 12への入力信号である入力信号 J_SRは、図示しない IFカウン ト期間生成回路から出力される信号であり、リセット信号 RSTに同期してカウント期間 の開始を指示する信号である。また、入力信号 IF_LAは、図示しない IFカウント期 間生成回路から出力される信号であり、タイムベース信号 TBXに同期してカウント期 間の終了を指示する信号である。
[0053] 信号 IF— LAに" 0"が入力され、かつ】—信号 SRに" 1 "入力される（すなわち、図示 しない IFカウント期間生成回路で生成される IFカウント期間を示す信号 TBXが OFF となり、タイムベース期間の終了を示す信号 IF— LAが ONとなる）と出力信号 QNに" 1 "が出力される。出力レジスタ 13は、入力信号 QNから" 1 "が入力されると信号 JEX 、 JLX、 JUXをそれぞれ出力信号 JE、 JL、 LUとして出力する。
[0054] 以上により、 IF信号 CKSが図示しない DIP-SWITCHやレジスタ等で構成される I Fカウント上限値プリセット部に設定された上限値より大きい場合には出力信号 CJE， J L， LU)が（0, 0, 1)となり、上限値と IFカウント上限値プリセット部に基づく下限値と の間にある場合には出力信号 CiE, JL, JU)が（1， 0， 0)となり、下限値以下の場合 には出力信号 (JE， JL， JU)が（0, 1 , 0)となる。
[0055] 以上の構成によって第 1の実施例に示した回路構成による IFカウンタよりもさらに回 路規模を小さくすることが可能となる。
以上のように、本発明のいずれの態様によっても、従来より小さな回路構成によって IFカウンタを実現する IFカウント方式を提供することが可能となる。

Claims

請求の範囲
[1] 所定の期間について IF信号をカウントする IFカウンタのカウント方式であって、 カウント開始の初期値として所望のカウント値の上限を与える上限値プリセット処理 と、
前記 IF信号をカウントする期間を生成する IFカウント期間生成処理と、
該 IFカウント期間生成処理によって生成された期間内に前記上限値プリセット部で 設定された初期値力 前記 IF信号に応じてダウンカウントを行なうダウンカウント方式
IFカウント処理と、
所望のカウント値の上限値と下限値との差の情報を与える IFカウント上下限値差プ リセット処理と、
該 IFカウント上下限値差プリセット処理に与えられた IFカウント上下限値差の情報 と前記ダウンカウント方式 IFカウント処理によるカウント情報に基づく第一の情報とを 比較する比較処理と、
前記ダウンカウント方式 IFカウント処理によるカウント情報に基づく第二の情報と前 記比較処理による比較結果の情報とからカウント値が前記所望の上限値及び下限値 の範囲内にあるかを判定する判定処理とを有することを特徴とする IFカウント方式。
[2] n>mの関係を有する 1以上の整数 m、 nにおいて、前記第一の情報は前記ダウン カウント方式 IFカウント処理による n+ 1ビットで構成されるカウント情報の下位 mビット の情報であり、前記第二の情報は前記カウント情報の上位 n+ 1— mビットであることを 特徴とする請求項 1に記載の IFカウント方式。
[3] 前記 IF信号は、分周比 1/2、 1/4, 1/8, 1/16、 1/32のいずれ力 4つを選択 的に使用して分周された IF信号であることを特徴とする請求項 1に記載の IFカウント 方式。
[4] 所定の期間について IF信号をカウントする IFカウンタであって、
カウント開始の初期値として所望のカウント値の上限を与える上限値プリセット処理 と、
前記 IF信号をカウントする期間を生成する IFカウント期間生成処理と、
該 IFカウント期間生成処理によって生成された期間内に前記上限値プリセット処理 で設定された初期値力 前記 IF信号に応じてダウンカウントを行なうダウンカウント方 式 IFカウント処理と、
前記ダウンカウント方式 IFカウント処理によるカウント情報に基づく第一の情報と第 二の情報とからカウント値が前記所望の上限値及び下限値の範囲内にあるかを判定 する判定部とを有することを特徴とする IFカウント方式。
[5] 所定の期間について IF信号をカウントする IFカウンタであって、
カウント開始の初期値として所望のカウント値の上限を与える上限値プリセット部と、 前記 IF信号をカウントする期間を生成する IFカウント期間生成部と、
該 IFカウント期間生成部によって生成された期間内に前記上限値プリセット部で設 定された初期値力 前記 IF信号に応じてダウンカウントを行なうダウンカウント方式 IF カウント部と、
所望のカウント値の上限値と下限値との差の情報を与える IFカウント上下限値差プ リセット部と、
該 IFカウント上下限値差プリセット部に設定された情報と前記ダウンカウント方式 IF カウント部におけるカウント情報に基づく第一の情報とを比較する比較部と、
前記ダウンカウント方式 IFカウント部におけるカウント情報に基づく第二の情報と前 記比較部の比較結果の情報とからカウント値が前記所望の上限値及び下限値の範 囲内にあるかを判定する判定部とを有することを特徴とする IFカウンタ。
[6] 所定の期間について IF信号をカウントする IFカウンタであって、
カウント開始の初期値として所望のカウント値の上限を与える上限値プリセット部と、 前記 IF信号をカウントする期間を生成する IFカウント期間生成部と、
該 IFカウント期間生成部によって生成された期間内に前記上限値プリセット部で設 定された初期値力 前記 IF信号に応じてダウンカウントを行なうダウンカウント方式 IF カウント部と、
前記ダウンカウント方式 IFカウント部におけるカウント情報に基づく第一の情報と第 二の情報とからカウント値が前記所望の上限値及び下限値の範囲内にあるかを判定 する判定部とを有することを特徴とする IFカウンタ。
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