WO2005045679A1 - 同期型メモリの制御装置および電子装置 - Google Patents

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Yuuzi Kurotsuchi
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Rohm Co Ltd
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    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • the present invention relates to a memory control device and an electronic device, and more particularly, to a control device for a synchronous memory that requires a synchronization signal for access, and an electronic device using the device.
  • DRAM Dynamic Random Access Memory
  • asynchronous DRAM In the control of a synchronous DRAM, in a read cycle, data can be read sequentially by sequentially making the edges of the synchronization signal active at intervals to secure the access time. Similarly, in the write cycle, data can be sequentially written by controlling the synchronization signal.
  • Patent Documents 1 and 2 make proposals to improve data transfer using a dual-port memory.
  • Patent Document 1 JP-A-1-61133
  • Patent Document 2 JP-A-63-302654
  • Synchronous memories such as synchronous DRAMs (hereinafter, simply referred to as "synchronous memories") are intended to facilitate high-speed access. Signal is required. There are higher frequency clock signals to speed up access. The use of high-speed clock signals generally has undesirable effects, such as increased power consumption, increased unnecessary radiation noise, difficulty in wiring routing, and difficulty in avoiding malfunction due to racing. With fruit.
  • the present invention has been made in view of such a problem, and an object of the present invention is to provide a memory control device that can control a synchronous memory without using a clock signal or with minimum use. And an electronic device using the device.
  • the memory control device of the present invention inputs an asynchronous access signal output from an access subject that assumes an asynchronous memory that does not require a synchronous signal for access (hereinafter, simply referred to as "asynchronous memory”),
  • a synchronization signal generation circuit for generating a synchronization signal for a synchronous memory that requires a synchronization signal for access based on a change point of the asynchronous access signal;
  • a main access circuit for generating the synchronous access signal by processing the asynchronous access signal so as to satisfy the timing condition required by the type memory.
  • the "access subject” is, for example, a host CPU.
  • an asynchronous access signal is simply a fixed level signal, that is, a signal holding "1" or “0" unless switched by a register. This is a circuit that generates a signal that changes at a predetermined timing, such as a command signal. The use of the timing makes it relatively easy to generate a synchronization signal.
  • the clock signal since the asynchronous access signal power synchronous signal is generated, the clock signal becomes unnecessary, and the above-mentioned problem can be solved.
  • an access cycle that does not need to be an integral multiple of the clock cycle can be made as short as possible.
  • the memory control device further includes an arbiter circuit for acquiring an access right to the synchronous memory for a data processing entity different from the access entity, and an access to the synchronous memory for the data processing entity. And a sub-access circuit for generating a signal. Also, the sub-access circuit may generate an access signal for the synchronous memory using the clock signal.
  • the "data processing subject” may be a functional unit that is not an intelligent subject but simply exchanges data.
  • the functional unit cannot generate the asynchronous access signal by itself, or even if it can, it simply outputs it as a fixed level signal. It is about.
  • access to the synchronous memory can be performed for the data processing subject, so that the use of the synchronous memory can be expanded and the convenience of the user can be enhanced.
  • the synchronization signal generation circuit In the read cycle, the synchronization signal generation circuit generates a synchronization signal such that an effective synchronization edge is generated at a relatively short time from the change point, and in the write cycle, the synchronization signal generation circuit generates the synchronization signal.
  • the synchronization signal may be generated such that a valid synchronization edge occurs after a relatively long time from.
  • the read or write operation In a synchronous memory, the read or write operation is often determined by the timing of the occurrence of a synchronous edge. In this configuration, the read operation can be quickly determined, and thus the read cycle can be shortened. On the other hand, since the determination of the write operation can be delayed, the setup time of the write data can be extended.
  • the electronic device includes a host CPU, a memory control device, an imaging unit, and a display unit.
  • the memory control device includes a synchronous memory that requires a synchronization signal for access, and an asynchronous access from the host CPU.
  • the memory control circuit of the present invention power consumption and other aspects are advantageous. According to the electronic device of the present invention, the advantages can be enjoyed as an electronic device.
  • FIG. 1 is a diagram showing an overall configuration of a portable electronic device according to an embodiment.
  • FIG. 2 is a diagram showing an internal configuration of a memory control device according to the embodiment.
  • FIG. 3 is a diagram showing an internal configuration of a synchronization signal generation circuit of the memory control device.
  • FIG. 4 is a diagram showing an internal configuration of a main access circuit of the memory control device.
  • FIG. 5 is a diagram showing an internal configuration of an arbiter of the memory control device.
  • FIG. 6 is a diagram showing an internal configuration of a sub-access circuit of the memory control device.
  • FIG. 7 is a timing chart showing an operation of the memory control device according to the embodiment.
  • FIG. 8 is a timing chart showing the operation of the memory control device according to the embodiment.
  • FIG. 1 shows an overall configuration of a portable electronic device 100 according to the embodiment.
  • the portable electronic device 100 includes a host CPU 12, a camera module 14, an LCD unit 16, and a memory control device 20, and the memory control device 20 has a memory control device 20 for the host CPU 12, the camera module 14, and the LCD unit 16. It controls access to a built-in memory (not shown).
  • the camera module 14 includes a CCD (not shown), and stores data obtained by imaging in a memory of the memory control device 20 as appropriate.
  • the memory control device 20 performs memory write control for that.
  • the LCD unit 16 sequentially displays data read from the memory of the memory control device 20 and subjected to necessary conversion.
  • the host CPU 12 generates a signal for memory access by itself, but the signal is assumed to be an asynchronous memory, and therefore, it is assumed that no synchronization signal such as a clock signal is generated.
  • the memory incorporated in the memory control device 20 is a synchronous memory, and the access thereof requires a synchronous signal as a matter of course. Therefore, the memory controller 20 has a bridge function for converting an asynchronous access signal into a synchronous access signal. The bridge function does not require an external clock signal input for access from the host CPU 12 as described later. More specifically, a synchronization signal is internally generated using an edge of an asynchronous access signal generated by the host CPU 12 instead of the clock signal.
  • the camera module 14 sequentially transmits data obtained by imaging to the memory control device 20. Transfer to Mori. However, the camera module 14 cannot generate a signal to access the memory itself in an intelligent configuration like the host CPU 12. For this reason, the memory control device 20 generates an access signal on behalf of the camera module 14 that receives data from the camera module 14. At that time, the memory control device 20 has an arbiter function so that access from the host CPU 12 and reception of data from the camera module 14 do not conflict.
  • the LCD unit 16 sequentially displays the display data converted from the memory of the memory control device 20. However, the LCD unit 16 does not generate its own access signal to the memory that does not have an intelligent configuration. Therefore, the memory control device 20 also generates an access signal for the LCD unit 16. As described above, according to the portable electronic device 100, the memory control device 20 has a built-in synchronous memory, and performs effective memory control for the host CPU 12, the camera module 14, and the LCD unit 16 accessing the synchronous memory. Therefore, the memory utilization efficiency can be improved while having a compact configuration.
  • a clock signal is not required to convert at least an asynchronous access signal from the host CPU 12 into a synchronous access signal
  • the access cycle from the host CPU 12 is not restricted by the cycle of the clock signal, and the host CPU 12 and the memory
  • the performance of the memory built in the control device 20 can be maximized. Note that, in the data transfer from the camera module 14, since the camera module 14 does not generate even an asynchronous access signal, in the present embodiment in which the memory controller 20 generates a synchronization signal, , Using an external clock signal.
  • FIG. 2 shows a detailed internal configuration of the memory control device 20.
  • the signal names appearing in the figure will be described. In the following signal names, those with a trailing B are active-low signals, and those without B are active-high signals.
  • WEB Asynchronous memory write signal from host CPU12.
  • REB Asynchronous memory read signal from host CPU12.
  • EXCLK External clock signal input.
  • CSB Chip select signal for writing a command to the sub access circuit 26.
  • CRQ is for transferring data from camera module 14 to memory Is a bus request signal output from the camera module 14, and CAK is a permission signal for the bus request.
  • HLD is a request signal for holding the host CPU 12 during data transfer from the camera module 14, and HLDAK is activated when the host CPU 12 is actually held for the request signal. Signal.
  • HOST_D Data bus of host CPU12.
  • CAM_D Data bus for data transferred from camera module 14.
  • RCP0 Synchronous signal generated for access from host CPU12.
  • RRW0 Read or write signal indicating the timing relationship required for RCP0 for access from host CPU12.
  • RCP1 Synchronization signal required for accessing data from camera module 14
  • RRW1 A read or write signal required for access from the camera module 14, which satisfies the predetermined timing relationship with RCP1.
  • CCAM-D A data signal obtained by performing predetermined processing on CAM-D.
  • RCP Synchronous signal required to access synchronous memory (hereinafter simply referred to as "RAM").
  • RRW Read or write signal required for RAM access.
  • RAM— D RAM data bus.
  • LCD—D Display data bus to be output to LCD.
  • the synchronization signal generation circuit 22 of the memory control device 20 receives WEB and REB, and generates RCP0 based on the edge timing of these asynchronous access signals.
  • the main access circuit 24 inputs WEB and generates RRW0.
  • Synchronous signal generation circuit 22 and main amplifier CPU 24 signal This is a signal conversion circuit for the host CPU12.
  • the sub-access circuit 26 inputs EXCLK: and CAK, and generates RCP1 and RRW1 from these signals. Since the camera module 14 cannot generate an access signal by itself, the sub-access circuit 26 functions as a known DMAC (Direct Memory Access Controller). Therefore, CSB, HOST_D, and WEB are input to select the sub-access circuit 26 as a device in order to set commands such as read and write and the number of transfer bytes to the DMAC. However, since the function of the DMAC itself is known, it will be appropriately omitted in the following description.
  • DMAC Direct Memory Access Controller
  • the arbiter 32 is an arbitration circuit for switching an access subject to the RAM between the host CPU 12 and the camera module 14.
  • the arbiter 32 outputs HLD to the host CPU 12 when CRQ is input, and activates CK when HLDAK is returned from the host CPU 12.
  • the CAK is input to the sub-access circuit 26, the first switch circuit 28, and the second switch circuit 36.
  • the camera data conversion circuit 34 performs necessary processing such as color conversion on the imaging data input from the camera module 14, and outputs the converted data to the second switch circuit 36.
  • the first switch circuit 28 outputs RCPO as an RCP when the access subject to the RAM is the host CPU 12, and outputs RCP1 as an RCP when the access subject to the RAM is the camera module 14. Similarly, one of RRWO and RRW1 is selected and output as RRW. When CAK is low, that is, inactive, RCPO and RRWO are output as RCP and RRW, respectively. Conversely, when CAK is active, RCP1 and RRW1 are output as RCP and RRW, respectively.
  • the second switch circuit 36 connects H ⁇ ST_D to the RAM_D bus when CAK is inactive, and connects the CCAM_D bus and RAM_D bus when CAK is active. As described above, the first switch circuit 28 and the second switch circuit 36 switch the command sequence and the bus sequence, respectively, depending on the entity accessing the RAM.
  • the RAM 30 samples the RRW at the rising edge of the RCP, and performs a read operation when RRW is high, and performs a write operation when RRW is low.
  • the LCD data conversion circuit 38 appropriately converts the data read from the RAM 30 into display data, and To the LCD unit 16.
  • FIG. 3 shows an internal configuration of the synchronization signal generation circuit 22.
  • REB is connected to one input of OR gate 50 and is input to delay gate 52.
  • the output of delay gate 52 is input to inverter 54, and the output of inverter 54 is connected to the other input of OR gate 50.
  • the output of OR gate 50 is connected to one input of AND gate 56, and WEB is connected to the other input of AND gate 56.
  • the output of AND gate 56 is RCP0.
  • the rising edge of RCP0 is a meaningful edge for the synchronization signal, so when WEB becomes active, the synchronization signal becomes active at a relatively late timing. On the other hand, when REB becomes active, the synchronization signal becomes active at a relatively early timing. As a result, in the read cycle, the read operation is determined more quickly, which has the effect of shortening the entire read cycle.
  • FIG. 4 shows an internal configuration of the main access circuit 24.
  • WEB is input to the delay gate 60, and the output of the delay gate 60 becomes RRW0.
  • RRW0 is generated by delaying WEB, the hold time of RRW0 can be secured with respect to the rising edge of RCP0.
  • FIG. 5 shows an internal configuration of the arbiter 32.
  • CRQ is connected to the clock input of flip-flop 70.
  • the data input of flip-flop 70 is pulled up.
  • the reset is connected to the output of a first AND gate 76 described later.
  • the output of flip-flop 70 becomes HLD.
  • the data input is also pulled up. Also, the reset is connected to the output of the first AND gate 76.
  • This flip-flop 72 is of a negative trigger type and its clock input is CAK.
  • the inverted output of the flip-flop 72 is connected via a delay gate 74 to one input of a first AND gate 76.
  • the other input of the first AND gate 76 receives the system reset signal RSTB.
  • the second flip-flop 72 reacts and its inverted output goes low, and this signal passes through the delay gate 74 and the first AND gate 76 to the second flip-flop 72 itself. Reset. As a result, the first flip-flop 70 is also reset, and HLD returns low. That is, the second flip-flop 72 exists to generate a so-called self-reset pulse.
  • the third flip-flop 80 has the same configuration as the first flip-flop 70. Its clock input is HLDAK and its output is CAK.
  • the fourth flip-flop 82 has the same configuration as the second flip-flop 72 and its inverted clock input is CRQ. With the above configuration, HLD becomes active as soon as CRQ becomes active, and CAK becomes active as soon as HLDAK becomes active in response. As a result, the access subject of the RAM is switched to the camera module 14. Conversely, when the data transfer of the camera module 14 is completed, first, the CRQ becomes inactive, and in response to this, the CAK quickly becomes inactive and subsequently the HLD becomes inactive. As a result, HLDAK becomes inactive, and the access subject returns to the host CPU 12.
  • FIG. 6 shows an internal configuration of the sub-access circuit 26.
  • CAK and EXCLK are input to AND gate 90, and the output of AND gate 90 becomes RCP1.
  • the data input of the flip-flop 94 receives HOST-D0, that is, the least significant bit of the data from HOST.
  • the clock input of flip-flop 94 is the output of OR gate 92.
  • the inputs of OR gate 92 are WEB and CSB.
  • RSTB is connected to the reset input of flip-flop 94, and the output of flip-flop 94 becomes RRW1. Therefore, RCP1 will see EXCLK as it is while CAK is active.
  • the flip-flop 94 sets a register to determine whether data transfer by the camera module 14 is read or write. OR gate 92 implements a write to this register. In the case of FIG. 6, when "1" is written to the flip-flop 94, the transfer is read, and when "0" is written, the transfer is write.
  • FIG. 7 is a timing chart of memory access when the access subject is the host CPU 12.
  • the host CPU 12 requests writing to the RAM. That is, at time tO, WEB changes from high to low. As a result, RCP changes to high power low. On the other hand, RRW goes low with a delay of WEB force.
  • the write data output from the host CPU 12 appears through the HOST-D and the second switch circuit 36 to the RAM-D. Writing to RAM 30 is performed at time tl when WEB changes from low to high.
  • the host CPU 12 starts read access to the RAM 30 at time t2. That is, at time t2, REB changes from high to low. In response, a short low pulse appears on the RCP. At time t3 when the low pulse ends, RRW is sampled (Q in the figure), and it is determined that this cycle is a read cycle. As a result, read data is output from the RAM 30 after a predetermined access time from time t3. The sampling of the read data by the host CPU 12 is performed at time t4. The above is the read and write access to the RAM 30 by the host CPU 12. As can be seen from this figure, although the host CPU 12 only generates an asynchronous access signal, the operation of the memory controller 20 realizes access to the RAM 30 which is a synchronous memory.
  • FIG. 8 is a timing chart showing the operation of accessing the RAM 30 from the camera module 14.
  • RSTB goes low during initialization and returns high when initialization is complete. Thereby, the circuits of the arbiter 32 and the sub-access circuit 26 are initialized.
  • an access request from the camera module 14 occurs at time tO.
  • CRQ changes to low power and high at time tO
  • HLD changes to low power and high.
  • the HLD is output to the host CPU 12, and the host CPU 12 receives the signal and changes HLDAK to low and high at time t1.
  • CAK changes from low to high. Since the CAK is activated by the above series of processes, the memory access subject shifts from the host CPU 12 to the camera module 14.
  • EXCLK appears on RCP when CAK goes high.
  • the RCP becomes time t2 , Changes from low to high, which functions as an edge of the synchronization signal.
  • this cycle force is determined to be the S read cycle at time t2 (point P in the figure). Therefore, the read data output from the RAM 30 is determined on the RAM_D after a predetermined access time from the time t2.
  • the read cycle is determined at these points (points Q and R in the figure), and the read data is determined after a predetermined access time. I have.
  • the clock signal used in the sub-access circuit 26 is externally input.
  • this clock signal can also be generated inside the memory control device 20 by, for example, a ring oscillator. In that case, of course, there is no need to input an external clock signal.
  • RCP1 is generated by simply ANDing CAK and EXCLK. However, depending on the timing relationship between CAK and EXCLK, an unnecessary pulse may be generated in RCP1. In this case, the CAK may be temporarily received by a flip-flop or the like, synchronized with the rising or falling edge of EXCLK, and RCP1 may be generated using the synchronized CLK.
  • the access subject is the host CPU 12, the camera module 14, and the LCD unit 16.
  • various multimedia functional blocks, DSPs and other circuits or devices are possible.
  • the power assuming a DRAM as the RAM 30 is, of course, an arbitrary synchronous type memory, for example, an SRAM.
  • the host CPU 12 is held in order to acquire the bus use right from the host CPU 12.
  • there are various other realization methods such as making the host CPU 12 wait.
  • the present invention can be used for a memory control circuit. It can also be used for electronic devices using it.

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Abstract

　同期型メモリを制御するためには、同期信号が必要であり、大抵の場合クロック信号を利用した。その結果、消費電力等で改善の余地が認められた。同期信号生成回路２２は非同期型のアクセス信号から同期型メモリのための同期信号を生成する。主アクセス回路２４は、同期信号に対して必要なタイミング関係を満たすコマンドを生成する。副アクセス回路２６は、ホストＣＰＵ以外のデータ処理主体に対し、アクセス信号の生成を代行する。ＲＡＭ３０は、同期型メモリである。同期信号生成回路２２および副アクセス回路２６において、同期型のアクセス信号が生成されるため、外部からは非同期型のメモリを制御しているようにみえながら、効果的に同期型メモリへのアクセスが保証される。  

Description

明 細 書
メモリ制御装置および電子装置
技術分野
[0001] この発明は、メモリ制御装置と電子装置に関し、特に、アクセスのために同期信号を 要する同期型メモリの制御装置と、その装置を利用した電子装置に関する。
背景技術
[0002] DRAM (ダイナミックランダムアクセスメモリ）は大容量ィ匕に向くため、コンピュータそ の他の電子装置のメインメモリとして広く利用されている。歴史的にみれば、当初、 D RAMはアクセスの際にクロックその他の同期信号を必要としない非同期型が主流で あつたが、 CPU等のアクセス主体の動作周波数の高まりとともに非同期制御が困難 になり、同期型が開発され、普及している。同期型の DRAMの制御において、リード サイクルであればアクセスタイムを確保する間隔で同期信号のエッジを順次ァクティ ブにしてやることでデータを順次読み出すことができる。ライトサイクルも同様に、同期 信号の制御により、データを順次書き込むことができる。したがって、比較的多量の データをシーケンシャルにリードライトするアプリケーション、例えばマルチメディア系 の処理や CPUが利用する大規模なプログラムの実行の高速化にとって、同期型の D RAMは非常に有用である。なお、特許文献 1、 2には、デュアルポートメモリを利用し てデータ転送を改善する提案がなされてレ、る。
特許文献 1 :特開平 1 - 61133号公報
特許文献 2：特開昭 63 - 302654号公報
発明の開示
発明が解決しょうとする課題
[0003] 同期型の DRAMをはじめとする同期型メモリ（以下単に「同期型メモリ」と総称する） はアクセス高速化を容易にするものであるが、その反面、同期信号のもととなるクロッ ク信号が必要になる。アクセスを高速化するためには、より高い周波数のクロック信号 がいる。高速なクロック信号の利用は、消費電力の増加、不要輻射ノイズの増加、配 線引き回しの困難、レーシングによる誤動作回避の困難など、概して好ましくない効 果を伴う。
[0004] 本発明はこうした課題に鑑みてなされたものであり、その目的は、クロック信号を用 いないか、または最低限の利用にとどめつつ同期型メモリを制御することの可能なメ モリ制御装置およびその装置を用いた電子装置を提供することにある。
課題を解決するための手段
[0005] 本発明のメモリ制御装置は、アクセスのために同期信号を要しない非同期型メモリ（ 以下単に「非同期型メモリ」という）を想定するアクセス主体から出力される非同期型 アクセス信号を入力し、当該非同期型アクセス信号の変化点をもとに、アクセスのた めに同期信号を要する同期型メモリのための同期信号を生成する同期信号生成回 路と、生成した同期信号に対して、前記同期型メモリが必要とするタイミング条件を満 たすよう前記非同期型アクセス信号をカ卩ェして同期型アクセス信号を生成する主ァク セス回路とを有する。
[0006] 「アクセス主体」は例えばホスト CPUであり、別の観点では、非同期型アクセス信号 を単に固定的なレベル信号、すなわちレジスタで切り換えるなどしない限り「1」または 「0」を保持する信号としてでなぐコマンド信号のように所定のタイミングで自ら変化 する信号を生成する回路である。そのタイミングを利用すれば、同期信号の生成が比 較的容易になる。以上の構成によれば、非同期型アクセス信号力 同期信号が生成 されるため、クロック信号が不要となり、前述の課題を解決できる。なお、クロック信号 を利用しない場合、アクセスサイクルがクロックの周期の整数倍である必要がなぐァ クセスサイクルを必要最小限の長さにすることも可能になる。
[0007] このメモリ制御装置はさらに、前記のアクセス主体とは異なるデータ処理主体のた めに、同期型メモリに対するアクセス権を獲得するアービタ回路と、そのデータ処理 主体のために同期型メモリに対するアクセス信号を生成する副アクセス回路とを備え てもよレ、。また、この副アクセス回路は、クロック信号を利用して同期型メモリに対する アクセス信号を生成してもよレ、。
[0008] 「データ処理主体」は、インテリジェントな主体ではなぐ単にデータの授受がなされ る機能ユニットのようなものでもよい。その場合、その機能ユニットは非同期型アクセス 信号を自ら生成できなかったり、できても、単に固定的なレベル信号として出力する 程度であったりする。その場合、同期信号を生成するためのタイミングの契機が存在 しないため、このときに限り、クロック信号を利用してもよい。いずれにしても、この構 成によれば、データ処理主体のために同期型メモリへのアクセスを実施できるので、 同期型メモリの用途を広げるとともに、ユーザの利便性が高まる。
[0009] 前記の同期信号生成回路は、リードサイクルにおいては、前記変化点から比較的 短い時間をおいて有効な同期エッジが発生するよう同期信号を生成し、ライトサイク ノレにおいては、前記変化点から比較的長い時間をおいて有効な同期エッジが発生 するよう同期信号を生成してもよい。同期型メモリにおいては、同期エッジの発生タイ ミングでリードまたはライト動作が確定することが多レ、。この構成では、リード動作の確 定が早くなるため、リードサイクルを短くすることができる。一方、ライト動作の確定を 遅らせることができるため、ライトデータのセットアップタイムを長くとることができる。
[0010] 本発明の別の態様は、電子装置に関する。この電子装置は、ホスト CPUと、メモリ 制御装置と、撮像ユニットと、表示ユニットとを備え、前記メモリ制御装置は、アクセス のために同期信号を要する同期型メモリと、前記ホスト CPUから非同期型アクセス信 号を入力し、当該非同期型アクセス信号から前記同期信号を生成することにより、前 記同期型メモリが必要とする同期型アクセス信号を生成する回路と、前記撮像ュニッ トにて取得された画像データを入力してこれを前記同期型メモリへ書き込む回路と、 前記同期型メモリからデータを読み出し、前記表示ユニットへ表示せしめる回路とを 備える。
[0011] この構成によれば、メモリ制御装置に関する前述の利点を享受でき、また、同期型 メモリの用途の多様化に寄与する。この電子装置は、撮像ユニットを有する、例えば 携帯機器のような実装スペースや消費電力上の要請が厳しい用途に好都合である。 発明の効果
[0012] 本発明のメモリ制御回路によれば、消費電力その他の面で有利である。また、本発 明の電子装置によれば、そのメリットを電子装置として享受できる。
図面の簡単な説明
[0013] [図 1]実施の形態に係る携帯型電子装置の全体構成を示す図である。
[図 2]実施の形態に係るメモリ制御装置の内部構成を示す図である。 [図 3]メモリ制御装置の同期信号生成回路の内部構成を示す図である。
[図 4]メモリ制御装置の主アクセス回路の内部構成を示す図である。
[図 5]メモリ制御装置のアービタの内部構成を示す図である。
[図 6]メモリ制御装置の副アクセス回路の内部構成を示す図である。
[図 7]実施の形態に係るメモリ制御装置の動作を示すタイミングチャートである。
[図 8]実施の形態に係るメモリ制御装置の動作を示すタイミングチャートである。
符号の説明
[0014] 20 メモリ制御装置、 22 同期信号生成回路、 24 主アクセス回路、 26 副ァ クセス回路、 30 RAM, 32 アービタ、 100 携帯型電子装置。
発明を実施するための最良の形態
[0015] 図 1は実施の形態に係る携帯型電子装置 100の全体構成を示す。携帯型電子装 置 100はホスト CPU12、カメラモジュール 14、 LCDユニット 16、メモリ制御装置 20を 備え、メモリ制御装置 20がホスト CPU12、カメラモジュール 14、 LCDユニット 16のた めに、メモリ制御装置 20の内蔵するメモリ（図示せず）に対するアクセスを制御する。 カメラモジュール 14は、図示しない CCDを備え、撮像によって得られたデータを適 宜メモリ制御装置 20のメモリへ格納する。メモリ制御装置 20は、そのためのメモリライ ト制御を実行する。 LCDユニット 16は、メモリ制御装置 20のメモリから読み出され、必 要な変換が加えられたデータを順次表示する。
[0016] この構成において、ホスト CPU12は自らメモリアクセスのための信号を生成するが 、その信号は非同期型メモリを想定するものとし、したがって、クロック信号などの同 期信号は発生しないとする。一方、メモリ制御装置 20が内蔵するメモリは同期型メモ リとし、そのアクセスのためには当然同期信号を必要とする。従って、メモリ制御装置 20は非同期型アクセス信号を同期型のアクセス信号へ変換するブリッジ機能を備え る。またそのブリッジ機能は、後述する如ぐホスト CPU12からのアクセスに対して、 外部からクロック信号の入力を必要としなレ、。より具体的には、クロック信号に代えて、 ホスト CPU12が生成する非同期型アクセス信号のエッジを利用して同期信号を内部 的に発生する。
[0017] カメラモジュール 14は、撮像によって得られたデータを順次メモリ制御装置 20のメ モリへ転送する。し力し、カメラモジュール 14はホスト CPU12のようにインテリジェント な構成ではなぐメモリへアクセスするための信号を自ら生成することはなレ、。このた め、メモリ制御装置 20はカメラモジュール 14からのデータを受け入れるベぐカメラモ ジュール 14に代わってアクセス信号を生成する。その際、ホスト CPU12からのァクセ スとカメラモジュール 14からのデータの受け入れが競合しないよう、メモリ制御装置 2 0はアービタ機能を有する。
[0018] LCDユニット 16は、メモリ制御装置 20のメモリから変換された表示用データを順次 表示する。しかし、 LCDユニット 16もインテリジェントな構成ではなぐメモリへのァク セス信号を自ら生成することはなレ、。そのため、メモリ制御装置 20は LCDユニット 16 に対してもアクセス信号の生成を代行する。以上、この携帯型電子装置 100によれ ば、メモリ制御装置 20が同期型メモリを内蔵し、この同期型メモリにアクセスするホスト CPU12、カメラモジュール 14および LCDユニット 16に対して効果的なメモリ制御を 実施するため、コンパクトな構成でありながら、メモリの利用効率を高めることができる 。また、少なくともホスト CPU12からの非同期型アクセス信号を同期型アクセス信号 へ変換するためにクロック信号を必要としないため、ホスト CPU12からのアクセスサイ クルがクロック信号の周期に拘束されず、ホスト CPU12およびメモリ制御装置 20の 内蔵するメモリの性能を最大限に発揮することができる。なお、カメラモジュール 14か らのデータ転送にっレ、ては、カメラモジュール 14が非同期型のアクセス信号すら発 生しないため、メモリ制御装置 20において同期信号を生成すベぐ本実施の形態で は、外部からのクロック信号を利用する。
[0019] 図 2は、メモリ制御装置 20の詳細な内部構成を示す。ここでまず、同図に現れる信 号名を説明する。以下の信号名において、末尾に Bがっくものは、アクティブローの 信号であり、 Bがっかない信号はアクティブハイの信号である。
WEB : ホスト CPU12からの非同期のメモリライト信号。
REB : ホスト CPU12からの非同期のメモリリード信号。
EXCLK: 外部力、らのクロック信号入力。
CSB : 副アクセス回路 26にコマンドを書き込むためのチップセレクト信号。
CRQ/CAK: CRQはカメラモジュール 14からのデータをメモリへ転送するため にカメラモジュール 14から出されるバス要求信号で、 CAKはそのバス要求に対する 許可信号。
[0020] HLD/HLDAK : HLDはカメラモジュール 14からのデータ転送中、ホスト CP U12をホールドさせるための要求信号で、 HLDAKはその要求信号に対してホスト C PU12が実際にホールドされたときアクティブになる信号。
HOST_D : ホスト CPU12のデータバス。
CAM_D： カメラモジュール 14から転送されるデータのデータバス。 RCP0： ホスト CPU12からのアクセスのために生成された同期信号。 RRW0 : ホスト CPU12からのアクセスのために RCP0に対して必要なタイミング 関係を示すリードまたはライト信号。
RCP1： カメラモジュール 14からのデータのアクセスの際に必要となる同期信号
RRW1： カメラモジュール 14からのアクセスの際に必要となるリードまたはライト 信号で、 RCP1と所定のタイミング関係を満たす信号。
[0021] CCAM— D : CAM— Dに対して所定の処理がなされたデータ信号。
RCP : 同期型メモリ（以下単に「RAM」ともいう）のアクセスに必要な同期信号。
RRW: RAMのアクセスに必要なリードまたはライト信号。
RAM— D : RAMのデータバス。
LCD— D : LCDに出力すべき表示データのバス。
[0022] 以上が信号の概要であり、以下信号名をこれらのアルファベットで略記する。なお、 RAMに対するアクセスは、ホスト CPU12以外にカメラモジュール 14だけでなぐ LC Dユニット 16へのデータ出力の際にも発生する。しかしながら、 LCDユニット 16のた めの処理は、カメラモジュール 14のためのアクセス信号の生成と概略同様であるた め、以下 RAMへのアクセスはホスト CPU12およびカメラモジュール 14の 2つの主体 力 なされるものとして説明を簡略化する。
[0023] メモリ制御装置 20の同期信号生成回路 22は、 WEBおよび REBを入力し、これら の非同期型アクセス信号のエッジタイミングをもとに、 RCP0を生成する。主アクセス 回路 24は、 WEBを入力し、 RRW0を生成する。同期信号生成回路 22および主ァク セス回路 24力 ホスト CPU12のための信号変換回路である。
[0024] 副アクセス回路 26は、 EXCLK：、 CAKを入力し、これらの信号から RCP1および R RW1を生成する。なお、カメラモジュール 14は自らアクセス信号を生成することがで きないため、副アクセス回路 26は既知の DMAC (ダイレクトメモリアクセスコントローラ )として機能する。そのため、 DMACにリード、ライトなどのコマンドや転送バイト数を 設定するために、副アクセス回路 26をデバイスとしてセレクトするために CSB、 HOS T_Dおよび WEBが入力されている。但し、 DMACの機能自体は既知であるため、 以下の説明では適宜省略する。
[0025] アービタ 32は、 RAMに対するアクセス主体をホスト CPU12とカメラモジュール 14 の間で切り替えるための調停回路である。アービタ 32は、 CRQが入力されたとき、ホ スト CPU12に対して HLDを出力し、ホスト CPU12から HLDAKが戻されたとき、 C AKをアクティブにする。 CAKは、副アクセス回路 26、第 1スィッチ回路 28および第 2 スィッチ回路 36へ入力される。カメラデータ変換回路 34は、カメラモジュール 14から 入力された撮像データに必要な色変換等の処理を施し、変換後のデータを第 2スィ ツチ回路 36へ出力する。
[0026] 第 1スィッチ回路 28は、 RAMに対するアクセス主体がホスト CPU12であるときは、 RCPOを RCPとして出力し、 RAMに対するアクセス主体がカメラモジュール 14であ るときは、 RCP1を RCPとして出力する。同様に、 RRWOおよび RRW1の一方を選択 して RRWとして出力する。 CAKがロー、すなわちインアクティブのとき、 RCPOおよび RRWOがそれぞれ RCPおよび RRWとして出力される。 CAKがアクティブのときは逆 に、 RCP1および RRW1がそれぞれ RCPおよび RRWとして出力される。
[0027] 第 2スィッチ回路 36は、 CAKがインアクティブのときは H〇ST_Dと RAM_Dのバ スを接続し、一方、 CAKがアクティブのときは CCAM_Dのバスと RAM_Dのバス を接続する。以上、第 1スィッチ回路 28および第 2スィッチ回路 36は、それぞれ RA Mに対するアクセス主体によってコマンド系列およびバス系列の切替を行う。
[0028] RAM30は、 RCPの立ち上がりエッジにおいて、 RRWをサンプリングし、 RRWがハ ィのときはリード動作、一方ローのときはライト動作を実行する。 LCDデータ変換回路 38は、適宜 RAM30から読み出されたデータを表示用のデータへ変換し、 LCD D として LCDユニット 16へ出力する。
[0029] 図 3は、同期信号生成回路 22の内部構成を示す。 REBはオアゲート 50の一方の 入力へ接続され、また遅延ゲート 52へ入力される。遅延ゲート 52の出力はインバー タ 54へ入力され、インバータ 54の出力はオアゲート 50の他方の入力へ接続される。 オアゲート 50の出力はアンドゲート 56の一方の入力へ接続され、 WEBはアンドゲー ト 56の他方の入力へ接続される。アンドゲート 56の出力は RCP0となる。この構成に より、同期信号生成回路 22は WEBがアクティブになったときはその信号をそのまま R CPへ出力する。一方、 REBがアクティブになったときは、 RCP0が一定期間だけロー になるようなパルスを生成する。 RCP0の立ち上がりエッジが同期信号として意味の あるエッジであり、従って WEBがアクティブになったときは、同期信号は比較的遅い タイミングでアクティブになる。一方、 REBがアクティブになったときは、同期信号は比 較的早レ、タイミングでアクティブになる。その結果、リードサイクルにおいては、リード 動作の確定が早くなるため、リードサイクル全体を短くする効果がある。
[0030] 図 4は、主アクセス回路 24の内部構成を示す。 WEBは遅延ゲート 60へ入力され、 遅延ゲート 60の出力が RRW0となる。この構成によれば、 WEBを遅らせることによつ て RRW0が生成されるため、 RCP0の立ち上がりエッジに対して RRW0のホールドタ ィムを確保することができる。
[0031] 図 5は、アービタ 32の内部構成を示す。 CRQはフリップフロップ 70のクロック入力 へ接続される。このフリップフロップ 70のデータ入力はプノレアップされる。同じくリセッ トは後述の第 1のアンドゲート 76の出力へ接続される。フリップフロップ 70の出力が H LDとなる。
[0032] 2番目のフリップフロップ 72についても、データ入力はプルアップされる。また、リセ ットは第 1のアンドゲート 76の出力へ接続される。このフリップフロップ 72はネガティブ トリガタイプで、そのクロック入力は CAKである。フリップフロップ 72の反転出力は遅 延ゲート 74を経て第 1のアンドゲート 76の一方の入力へ接続される。第 1のアンドゲ ート 76の他方の入力はシステムリセット信号である RSTBを入力する。以上の構成に より、 1番目のフリップフロップ 70と 2番目のフリップフロップ 72は、初期化の際、 RST Bによってリセットされ、通常は HLDがローになる。し力、し、 CRQがハイになると、 HL Dがハイになる。 CAKがハイからローへ変化すると、第 2のフリップフロップ 72が反応 し、その反転出力がローになり、この信号が遅延ゲート 74および第 1のアンドゲート 7 6を経て第 2のフリップフロップ 72自身をリセットする。その結果第 1のフリップフロップ 70もリセットされ、 HLDがローに戻る。すなわち、第 2のフリップフロップ 72はいわゆ る自己リセットパルスを生成するために存在する。
[0033] 第 3のフリップフロップ 80は第 1のフリップフロップ 70と同じ構成である力 そのクロ ック入力は HLDAKであり出力は CAKである。第 4のフリップフロップ 82は第 2のフリ ップフロップ 72と同じ構成である力 その反転クロック入力は CRQである。以上の構 成により、 CRQがアクティブになると速やかに HLDがアクティブになり、それに応答し て HLDAKがアクティブになると速やかに CAKがアクティブになる。これにより RAM のアクセス主体がカメラモジュール 14へ切り替わる。逆に、カメラモジュール 14のデ ータ転送が終了すると、まず CRQがインアクティブになり、これを受けて CAKが速や かにインアクティブになり続いて HLDがインアクティブになる。その結果、 HLDAKが インアクティブになり、アクセス主体がホスト CPU12へ戻る。
[0034] 図 6は、副アクセス回路 26の内部構成を示す。 CAKと EXCLKはアンドゲート 90 へ入力され、アンドゲート 90の出力が RCP1となる。フリップフロップ 94のデータ入力 には HOST— D0、すなわち HOSTからのデータの最下位ビットが入力される。フリツ プフロップ 94のクロック入力はオアゲート 92の出力である。オアゲート 92の入力は W EBおよび CSBである。フリップフロップ 94のリセット入力には RSTBが接続され、フリ ップフロップ 94の出力が RRW1になる。従って、 RCP1は CAKがアクティブになって いる間、 EXCLKがそのまま現れる。一方、フリップフロップ 94はカメラモジュール 14 によるデータの転送がリードである力、ライトであるかをレジスタによって設定する。オア ゲート 92は、このレジスタへの書き込みを実現する。図 6の場合、フリップフロップ 94 に「1」が書き込まれれば転送がリード、 「0」が書き込まれれば転送がライトとなる。
[0035] 以上の構成による動作を説明する。図 7は、アクセス主体がホスト CPU12であると きのメモリアクセスのタイミングチャートである。ここでは、カメラモジュール 14からのァ クセス要求が発生せず、 CRQ、 HLD、 HLDAKおよび CAKがいずれもローのままと なっている。この状態で、まずホスト CPU12が RAMに対する書き込みを要求する。 すなわち時刻 tOにおいて WEBがハイからローへ変化する。その結果、 RCPがハイ 力 ローへ変化する。一方、 RRWは WEB力 遅延してローになる。ホスト CPU12力 ら出力されたライトデータは HOST— Dおよび第 2スィッチ回路 36を経て RAM— D へ現れる。 RAM30に対する書き込みは WEBがロー力 ハイへ変化する時刻 tlで 行われる。より正確には、時刻 tlにおいて WEBがロー力 ハイへ変化し、これを受け て RCPがロー力、らハイへ変化する。 RAM30に対する書き込みはこの瞬間に RAM _Dへ現れていたデータによって実現される。その際、このサイクル力 Sライトサイクル であることが時刻 tlにおレ、て RRWがローであること（図中点 P)で確定する。
[0036] 次に、ホスト CPU12によるリードアクセスを説明する。ホスト CPU12は、時刻 t2に おいて RAM30に対するリードアクセスを開始する。すなわち時刻 t2で REBハイから ローへ変化する。これを受けて、 RCPに短いローパルスが現れる。ローパルスが終了 する時刻 t3において、 RRWがサンプリングされ（図中 Q)、このサイクルがリードサイク ルであることが確定する。その結果時刻 t3から所定のアクセスタイムを経て RAM30 力 リードデータが出力される。このリードデータのホスト CPU12によるサンプリング は時刻 t4で行われる。以上が、ホスト CPU12による RAM30へのリードおよびライト アクセスである。この図からわかる通り、ホスト CPU12は非同期型アクセス信号を生 成するだけであるにもかかわらず、メモリ制御装置 20の作用により同期型メモリである RAM30へのアクセスが実現する。
[0037] 図 8は、カメラモジュール 14力も RAM30へのアクセスの動作を示すタイミングチヤ ートである。まず RSTBが初期化の際にローアクティブとなり、初期化が終わるとハイ に戻る。これにより、アービタ 32および副アクセス回路 26の回路が初期化される。次 に、時刻 tOにおいてカメラモジュール 14からのアクセス要求が発生する。このため C RQが時刻 tOでロー力 ハイへ変化し、これを受けて HLDがロー力 ハイへ変化する 。 HLDはホスト CPU12へ出力され、ホスト CPU12がこれを受けて HLDAKを時刻 t 1でロー力 ハイへ変化させる。これを受けて CAKがロー力 ハイへ変化する。以上 の一連のプロセスにより、 CAKがアクティブになるため、メモリアクセス主体がホスト C PU12からカメラモジュール 14へ移行する。
[0038] CAKがハイになることにより、 RCPに EXCLKが現れる。その結果、 RCPが時刻 t2 においてローからハイへ変化し、これが同期信号のエッジとして機能する。このとき図 8では RRWがハイであるから時刻 t2においてこのサイクル力 Sリードサイクルであると 確定する（図中点 P)。そのため RAM30から出力されたリードデータが時刻 t2から所 定のアクセス時間を経て RAM_D上で確定する。同様に時刻 t3および t4におレ、て RCPが立ち上がりエッジを形成するため、これらの点でリードサイクルが確定し（図中 点 Qおよび R)、所定のアクセスタイムを経てリードデータが確定している。カメラモジ ユール 14からのデータのアクセスが終了したとき、 CRQが時刻 t5においてハイから口 一へ変化し、これに応じて CAKがハイからローへ変化し、その結果 HLDがハイから ローへ変化する。そののち、ホスト CPU12が時刻 t6において HLDAKをハイから口 一へ変化させ、アクセス主体がホスト CPU12へ戻っている。
[0039] 以上、本発明を実施の形態をもとに説明した。なお、実施の形態は例示に過ぎず、 様々な応用例や変形例が存在することは当業者には理解されるところである。以下 そうした変形例を挙げる。
[0040] 実施の形態では、副アクセス回路 26で利用するクロック信号を外部から入力した。
しかし、このクロック信号はメモリ制御装置 20内部で例えばリングオシレータなどによ つて発生させることもできる。その場合、当然ながら外部からのクロック信号の入力が 不要となる。
[0041] 実施の形態では、副アクセス回路 26において、 CAKと EXCLKを単純にアンドし て RCP1を生成した。しかしながら、 CAKと EXCLKのタイミング関係によっては、 RC P1に無用なパルスが発生しうる。その場合、 CAKを一旦フリップフロップなどで受け 、 EXCLKの立ち上がりまたは立ち下がりエッジによって同期化し、同期化後の CLK を用いて RCP1を生成すればよい。
[0042] 実施の形態では、アクセス主体をホスト CPU12、カメラモジュール 14および LCD ユニット 16とした。し力、しながら、これらは例示に過ぎず、これら以外の色々なアクセス 主体またはデータ処理主体を想定することができる。たとえば、各種マルチメディア 機能ブロックや、 DSPその他の回路または装置が考えられる。
[0043] 実施の形態では、 RAM30として DRAMを想定した力 当然これは任意の同期型 メモリであってもよぐたとえば SRAMであってもよい。 [0044] 実施の形態では、ホスト CPU12からバス使用権を取得するために、ホスト CPU12 をホールドさせる構成とした。しかし、これ以外にもホスト CPU12をウェイトさせるなど 、いろいろな実現方法がある。
産業上の利用可能性
[0045] 本発明はメモリ制御回路に利用できる。また、それを用いた電子装置に利用できる

Claims

請求の範囲
[1] アクセスのために同期信号を要しない非同期型メモリを想定するアクセス主体から 出力される非同期型アクセス信号を入力し、当該非同期型アクセス信号の変化点を もとに、アクセスのために同期信号を要する同期型メモリのための同期信号を生成す る同期信号生成回路と、
生成した同期信号に対して、前記同期型メモリが必要とするタイミング条件を満た すよう前記非同期型アクセス信号を加工して同期型アクセス信号を生成する主ァクセ ス回路と、
を有することを特徴とするメモリ制御装置。
[2] 請求項 1に記載のメモリ制御装置におレ、て、
前記アクセス主体とは異なるデータ処理主体のために、前記同期型メモリに対する アクセス権を獲得するアービタ回路と、
前記データ処理主体のために前記同期型メモリに対するアクセス信号を生成する 副アクセス回路と、
をさらに備えることを特徴とするメモリ制御装置。
[3] 請求項 2に記載のメモリ制御装置において、前記副アクセス回路は、クロック信号を 利用して前記同期型メモリに対するアクセス信号を生成することを特徴とするメモリ制 御装置。
[4] 請求項 1一 3のレ、ずれかに記載のメモリ制御装置におレ、て、
前記同期信号生成回路は、リードサイクルにおいては、前記変化点から比較的短 い時間をおいて有効な同期エッジが発生するよう同期信号を生成し、ライトサイクノレ においては、前記変化点から比較的長い時間をおいて有効な同期エッジが発生す るよう同期信号を生成することを特徴とするメモリ制御装置。
[5] ホスト CPUと、メモリ制御装置と、撮像ユニットと、表示ユニットとを備え、
前記メモリ制御装置は、
アクセスのために同期信号を要する同期型メモリと、
前記ホスト CPUから非同期型アクセス信号を入力し、当該非同期型アクセス信号 から前記同期信号を生成することにより、前記同期型メモリが必要とする同期型ァク セス信号を生成する回路と、
前記撮像ユニットにて取得された画像データを入力してこれを前記同期型メモリへ 書き込む回路と、
前記同期型メモリからデータを読み出し、前記表示ユニットへ表示せしめる回路と、 を備えることを特徴とする電子装置。
[6] 請求項 5に記載の電子装置において、前記メモリ制御装置はさらに、前記ホスト CP Uと前記撮像ユニットとの間でバス使用権を調停するアービタを備えることを特徴とす る電子装置。
[7] 請求項 5に記載の電子装置において、前記メモリ制御装置はさらに、前記ホスト CP Uと前記表示ユニットとの間でバス使用権を調停するアービタを備えることを特徴とす る電子装置。
[8] 請求項 5に記載の電子装置において、前記撮像ユニットは自らバス使用権を獲得 せず、前記メモリ制御装置にバス使用権の獲得を委託することを特徴とする電子装 置。
[9] 請求項 5に記載の電子装置において、前記表示ユニットは自らバス使用権を獲得 せず、前記メモリ制御装置にバス使用権の獲得を委託することを特徴とする電子装 置。
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