WO2005013608A1

WO2005013608A1 - ２次元マクロセル制御イメージセンサ、撮像素子、及び撮像方法

Info

Publication number: WO2005013608A1
Application number: PCT/JP2004/009432
Authority: WO
Inventors: Makoto Sasaki; Toshifumi Aoki; Yasuo Arai
Original assignee: University of Tokyo NUC
Current assignee: University of Tokyo NUC
Priority date: 2003-07-30
Filing date: 2004-07-02
Publication date: 2005-02-10
Anticipated expiration: 2006-01-30
Also published as: JP2005051352A; JP3993541B2

Abstract

　２次元マクロセル制御イメージセンサのシャッターをオンとし、リセットをオフとした状態で、撮像物体の移動に動機させたＸアドレス制御信号及びＹアドレス制御信号をＸＹアドレス制御信号読み込み手段で受信する。次いで、Ｘアドレス制御手段及びＹアドレス制御手段で、前記Ｘアドレス制御信号及び前記Ｙアドレス制御信号に基づき、Ｘ方向及びＹ方向に配置された複数のマクロセルユニットの一つにおけるＣＭＯＳ画素回路をオンさせる。次いで、前記オン状態の前記ＣＭＯＳ画素回路の電流値を画素出力として読み取る。

Description

明細書

2次元マクロセル制御イメージセンサ、撮像素子、及び撮像方法技術分野

[0001] 本発明は、 2次元シャッター機能を有する 2次元マクロセル制御イメージセンサ及び撮像方法、並びにこれら 2次元マクロセル制御イメージセンサ及び撮像方法を利用した撮像素子に関する。

^景技術

[0002] 高速度撮影のために CCDや CMOSイメージセンサなどの固体撮像素子にも写真カメラ同様に露光を電子的に制御する電子シャッター機能が必要である。従来の固体撮像素子の電子シャッターには、画素全体を一つのゲート信号にて一括して露光時間を制御する全体同期シャッターと呼ばれる方式と、画素の一行ずつを時間的にずらしながら、簾のように随時ゲート制御して露光時間を制御するローリングシャツタ一方式とがあった。

[0003] カメラ画像から変位を抽出したり、物体の速度を求めたりする際、従来の電子シャツターでは、撮像物体が画素を通過する時間に比べ、背景ノイズだけを受光撮像する時間が長くなつてしまい、撮像イメージの信号ノイズ比を劣化させてしまう原因となつていた。このため、従来においては、撮像物体を撮影感度以上に明るく照らす必要があった。

発明の開示

[0004] 本発明は、 2次元に区分された領域毎にシャッター機能を発現せしめ、撮像物体を高速度かつ高感度で撮影することができるイメージセンサ及び撮像方法、並びに撮像素子を提供することを目的とする。

[0005] 上記目的を達成すベぐ本発明は、

複数の CMOS画素回路が内蔵され、 X方向及び Y方向に配置されてなる複数のマクロセノレユニットと、

撮像物体の移動に動機させた Xアドレス制御信号及び Yアドレス制御信号を受信するための XYアドレス制御信号読み込み手段と、前記 Xアドレス制御信号に基づき、前記 X方向に配置された前記複数のマクロセルユニットの一つにおける前記 CMOS画素回路の少なくとも一つをオンさせるための X アドレス制御手段と、

前記 Yアドレス制御信号に基づき、前記 Y方向に配置された前記複数のマクロセルユニットの一つにおける前記 CMOS画素回路の少なくとも一つをオンさせるための Y アドレス制御手段と、

を具えることを特徴とする、 2次元マクロセル制御イメージセンサに関する。

[0006] また、本発明は、

撮像物体の移動に動機させた Xアドレス制御信号及び Yアドレス制御信号を受信する工程と、

前記 Xアドレス制御信号及び前記 Yアドレス制御信号に基づき、 X方向及び Y方向に配置された複数のマクロセルユニットの一つにおける CMOS画素回路をオンさせる工程と、

前記オン状態の前記 CMOS画素回路の電流値を画素出力として読み取る工程とを具えることを特徴とする、撮像方法に関する。

[0007] 本発明によれば、複数の CMOS画素回路が内蔵されたマクロセルユニットを複数用い、これらを X方向及び Y方向にそれぞれ所定数配置し、撮像物体の移動に同期させた Xアドレス制御信号及び Yアドレス制御信号で、前記撮像物体の移動位置に対応した、前記マクロセルユニットにおける CMOS画素回路をオンするようにしている。したがって、前記撮像物体の移動に同期させ、前記撮像物体の移動に追随するようにして前記複数の CMOS画素回路をオンできるようになる。

[0008] したがって、前記オン状態の CMOS画素回路からの画素出力を定量することにより、前記マクロセルユニット内に設けられた前記複数の CMOS画素回路のそれぞれが 2次元に区分されたシャッターとして機能するようになるため、前記撮像物体の移動に追随して高速度で撮影できるようになる。この結果、背景ノイズを受光撮像する時間が不用意に長くなることがなぐ前記撮像物体の撮像イメージの信号ノイズ比を向上させることができるようになる。 [0009] 本発明において、前記 CMOS画素回路は、フォトダイオードと、このフォトダイォードの受光量に比例した電荷を蓄積するためのコンデンサとを有することができる。また、前記フォトダイオード及び前記コンデンサ間において、電荷蓄積スィッチ用 MOS 型トランジスタを有することができる。さらに、前記 CMOS画素回路は、前記コンデンサに蓄積された電荷に起因した電流値を画素出力として外部に取り出すための、画素出力取出スィッチ用 M〇S型トランジスタを有することができ、リセット用 MOS型トランジスタを有することができる。

[0010] なお、本発明の撮像素子は、上述した 2次元マクロセル制御イメージセンサ及び撮像方法を利用したことを特徴とする。

[0011] 以上説明したように、本発明によれば、 2次元に区分された領域毎にシャッター機能を発現せしめ、撮像物体を高速度かつ高感度で撮影することができるイメージセンサ及び撮像方法、並びに撮像素子を提供することができる。

図面の簡単な説明

[0012] [図 1]本発明の 2次元マクロセル制御イメージセンサの一例における構成を概略的に示す図である。

[図 2]図 1に示す 2次元マクロセル制御イメージセンサの、マクロセルユニットにおける CMOS画素回路の一例を示す回路図である。

発明を実施するための最良の形態

[0013] 本発明のその他の特徴、及び利点について、発明を実施するための最良の形態に基づいて説明する。

[0014] 図 1は、本発明の 2次元マクロセル制御イメージセンサの一例における構成を概略的に示す図であり、図 2は、図 1に示す 2次元マクロセル制御イメージセンサの、マクロセルユニットにおける CMOS画素回路の一例を示す回路図である。

[0015] 図 1に示す 2次元マクロセル制御イメージセンサ 10は、複数のマクロセルユニット 11 と、 XYアドレス制御信号読み込み手段としてのリードシーケンサー 13と、 Xアドレス制御手段としての複数の Xアドレスシーケンサー 14と、 Yアドレス制御手段としての複数の Yアドレスシーケンサー 15とを具えてレ、る。

[0016] 本例において、マクロセルユニット 11は、行方向に 128個、歹 IJ方向に 128個、すなわち 128 X 128個の配列で配置されている。また、複数の Xアドレスシーケンサー 14 は、それぞれ列方向に配置されたマクロセルユニット 11と対応するようにして配置されている。さらに、複数の Yアドレスシーケンサー 15は、それぞれ行方向に配置されたマクロセルユニット 11と対応するようにして配置されてレ、る。

[0017] なお、マクロセルユニット 11の 128 X 128個の配置密度は、以下に示すように、撮像物体の移動に素早く追随してその移動位置を高速度で読み取ることができるトリガ一センサの画素数に対応させたものである。

[0018] また、各マクロセルユニット 11内には、複数の CMOS画素回路 12が行方向に 24 個、列方向に 24個、すなわち 24 X 24個の配列で配置されている。これによつて、ィメージセンサ 10全体として（128 X 24) X (128 X 24) = 9. 4M画素となり、 9M以上の画素数が要求される高解像度撮像素子などに好適に用レ、ることができるようになる

[0019] なお、各マクロセルユニット 11において、少なくとも一つの CMOS画素回路 12は論理回路として機能する。さらに、マクロセルユニット 11と、 Xアドレスシーケンサー 14との間には、コラムアンプ 14及び出力アンプ 16が設けられている。

[0020] 一方、図 2に示すように、各 CMOS画素回路 12は、フォトダイオード D、コンデンサ C、電荷蓄積スィッチ用 MOS型トランジスタ Tl、画素出力取出スィッチ用 MOS型トランジスタ Τ2、及びリセット用 MOS型トランジスタ Τ3を有してレ、る。

[0021] 次に、図 1に示す 2次元マクロセル制御イメージセンサ 10を用いた場合の撮像方法

(操作）について説明する。最初に、イメージセンサ 10のリセットをオフとし、シャツタ一をオンとして、イメージセンサ 10を露光状態とする。このとき、図 2に示す CMOS画素回路 12において、トランジスタ T3はオフ状態となる。

[0022] 次いで、図 1に示すイメージセンサ 10と別途に設けられた、例えば、撮像物体の移動に素早く追随し、その移動位置を高速度で読み取ることのできるトリガーセンサなどからイメージセンサ 10に送られた、前記撮像物体の移動に同期した Xアドレス制御信号及び Yアドレス制御信号をリードし一ケンサ一 13で読み込む。その後、前記 Xァドレス制御信号及び前記 Yアドレス制御信号はデコードされて Xアドレスシーケンサ一 14及び Yアドレスシーケンサー 15に送られる。 [0023] 次いで、 Xアドレスシーケンサー 14及び Yアドレスシーケンサー 15は、前記 Xァドレス制御信号及び前記 Υアドレス制御信号に対応したマクロセルユニット 11の CMOS 画素回路 12をオンにする。

[0024] このとき、図 2に示す CMOS画素回路 12において、トランジスタ T1はそのゲートに対して電源線 L3より所定のゲート電圧が印加されることによってオンとなる。したがつて、フォトダイオード Dでの受光量に比例した電荷がコンデンサ Cに蓄積されるようになる。

[0025] 次いで、電源線 L2を介してトランジスタ T2のゲートに所定のゲート電圧が印加されることにより、トランジスタ T2がオンとなり、コンデンサ Cに蓄積された電荷に起因した電流が画素出力として、電源線 L4より外部に取り出される。前記電流（画素出力）は、コラムアンプ 16に送られ、次いで出力アンプ 17を介してイメージセンサ 10より外部に取り出される。したがって、前記電流値を計測することにより、前記画素出力の読出しが完了する。

[0026] なお、画素出力の読出し後は、イメージセンサ 10のリセットをオンとする。このとき、読出しの行われなかった CMOS画素回路では、図 2において、電源線 L3を介して所定のゲート電圧がトランジスタ T3のゲートに印加され、トランジスタ T3はオンとなる。したがって、コンデンサ Cに蓄積された電荷は、トランジスタ T3を介して外部に放出されるようになる。

[0027] 以上説明したように、図 1に示す 2次元マクロセル制御イメージセンサ 10を用いて撮像を行う場合、撮像物体の移動位置に対応したマクロセルユニット 11の CMOS画素回路 12のみをオンとし、前記撮像物体の撮像に起因した画素出力を読み取るようにしている。したがって、 CMOS画素回路 12は 2次元的に区分されたシャッターとして機能する。この結果、撮像物体の移動に追随して高速度で撮影できるようになり、背景ノイズを受光撮像する時間が不用意に長くなることがなぐ前記撮像物体の撮像イメージの信号ノイズ比を向上させることができるようになる。

[0028] 以上、具体例を挙げながら発明の実施の形態に基づいて本発明を詳細に説明してきたが、本発明は上記内容に限定されるものではなぐ本発明の範疇を逸脱しない限りにおいて、あらゆる変形や変更が可能である。

Claims

請求の範囲

[1] 複数の CMOS画素回路が内蔵され、 X方向及び Y方向に配置されてなる複数のマクロセノレユニットと、

撮像物体の移動に動機させた Xアドレス制御信号及び Yアドレス制御信号を受信するための XYアドレス制御信号読み込み手段と、

前記 Xアドレス制御信号に基づき、前記 X方向に配置された前記複数のマクロセルユニットの一つにおける前記 CMOS画素回路の少なくとも一つをオンさせるための X アドレス制御手段と、

を具えることを特徴とする、 2次元マクロセル制御イメージセンサ。

[2] 前記 CMOS画素回路は、フォトダイオードと、このフォトダイオードの受光量に比例した電荷を蓄積するためのコンデンサとを有することを特徴とする、請求項 1に記載の

2次元マクロセル制御イメージセンサ。

[3] 前記 CMOS画素回路は、前記フォトダイオード及び前記コンデンサ間において、電荷蓄積スィッチ用 M〇S型トランジスタを有することを特徴とする、請求項 2に記載の 2次元マクロセル制御イメージセンサ。

[4] 前記 CMOS画素回路は、前記コンデンサに蓄積された電荷に起因した電流値を画素出力として外部に取り出すための、画素出力取出スィッチ用 M〇S型トランジスタを有することを特徴とする、請求項 2又は 3に記載の 2次元マクロセル制御イメージセンサ。

[5] 前記 CMOS画素回路は、リセット用 M〇S型トランジスタを有することを特徴とする、請求項 2— 4のいずれか一に記載の 2次元マクロセル制御イメージセンサ。

[6] 前記マクロセルユニットにおける前記複数の CMOS画素回路の少なくとも一つは、前記マクロセルユニットの論理用回路として用いることを特徴とする、請求項 1一 5のいずれか一に記載の 2次元マクロセル制御イメージセンサ。

[7] 前記複数のマクロセルユニットは、前記 X方向及び前記 Y方向に、それぞれ 128個配置したことを特徴とする、請求項 1一 6のいずれか一に記載の 2次元マクロセル制御イメージセンサ。

[8] 前記複数の CMOS画素回路は、前記マクロセルユニット中において、前記 X方向及び前記 Y方向に、それぞれ 24個配置したことを特徴とする、請求項 1一 7のいずれか一に記載の 2次元マクロセル制御イメージセンサ。

[9] 前記 Xアドレス制御手段は、前記複数のマクロセルユニットの、前記 X方向に配置されたそれぞれに対して設けられたシーケンサーを有することを特徴とする、請求項 1 一 8のいずれか一に記載の 2次元マクロセル制御イメージセンサ。

[10] 前記 Yアドレス制御手段は、前記複数のマクロセルユニットの、前記 Y方向に配置されたそれぞれに対して設けられたシーケンサーを有することを特徴とする、請求項 1 一 9のいずれか一に記載の 2次元マクロセル制御イメージセンサ。

[11] 2次元シャッター機能を有することを特徴とする、請求項 1一 10のいずれか一に記載の 2次元マクロセル制御イメージセンサ。

[12] 請求項 1一 11のいずれか一に記載の 2次元マクロセル制御イメージセンサを具えることを特徴とする撮像素子。

[13] 撮像物体の移動に動機させた Xアドレス制御信号及び Yアドレス制御信号を受信する工程と、

前記オン状態の前記 CMOS画素回路の電流値を画素出力として読み取る工程とを具えることを特徴とする、撮像方法。

[14] 前記 CMOS画素回路は、フォトダイオードと、コンデンサとを有し、前記 CMOS画素回路のオンに応答して、前記フォトダイオードの受光量に比例した電荷を前記コンデンサに蓄積することを特徴とする、請求項 13に記載の撮像方法。

[15] 前記 CMOS画素回路は、前記フォトダイオード及び前記コンデンサ間において、電荷蓄積スィッチ用 M〇S型トランジスタを有し、前記 CMOS画素回路のオンに応答して、電荷蓄積スィッチ用 MOS型トランジスタがオンとなり、前記フォトダイオードの受光量に比例した電荷を前記コンデンサに蓄積することを特徴とする、請求項 14に記載の撮像方法。

[16] 前記 CMOS画素回路は、画素出力取出スィッチ用 M〇S型トランジスタを有し、前記コンデンサに蓄積された電荷に起因した電流値を画素出力として外部に取り出し

、前記 CMOS画素回路における受光を定量的に検知することを特徴とする、請求項 14又は 15に記載の撮像方法。

[17] 前記 CMOS画素回路は、リセット用 M〇S型トランジスタを有し、前記 CMOS画素回路を非受光状態することを特徴とする、請求項 14一 16のいずれか一に記載の撮像方法。

[18] 前記マクロセルユニットにおける前記複数の CMOS画素回路の少なくとも一つは、前記マクロセルユニットの論理用回路として用いることを特徴とする、請求項 13 17 のいずれか一に記載の撮像方法。

[19] 前記複数のマクロセルユニットは、前記 X方向及び前記 Y方向に、それぞれ 128個配置したことを特徴とする、請求項 13— 18のいずれか一に記載の撮像方法。

[20] 前記複数の CMOS画素回路は、前記マクロセルユニット中において、前記 X方向及び前記 Y方向に、それぞれ 24個配置したことを特徴とする、請求項 13— 19のいずれか一に記載の撮像方法。

[21] 2次元シャッター機能を有することを特徴とする、請求項 13— 20のいずれか一に記載の撮像方法。