WO2005010973A1 - Verfahren zur selbstjustierenden verkleinerung von strukturen - Google Patents

Verfahren zur selbstjustierenden verkleinerung von strukturen Download PDF

Info

Publication number
WO2005010973A1
WO2005010973A1 PCT/DE2004/001258 DE2004001258W WO2005010973A1 WO 2005010973 A1 WO2005010973 A1 WO 2005010973A1 DE 2004001258 W DE2004001258 W DE 2004001258W WO 2005010973 A1 WO2005010973 A1 WO 2005010973A1
Authority
WO
WIPO (PCT)
Prior art keywords
metal
oxidation
layer
substrate
metal layer
Prior art date
Application number
PCT/DE2004/001258
Other languages
English (en)
French (fr)
Inventor
Arshak Poghossian
Michael J. SCHÖNING
Original Assignee
Forschungszentrum Jülich GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Forschungszentrum Jülich GmbH filed Critical Forschungszentrum Jülich GmbH
Priority to DE112004001806T priority Critical patent/DE112004001806D2/de
Publication of WO2005010973A1 publication Critical patent/WO2005010973A1/de

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00388—Etch mask forming
    • B81C1/00428—Etch mask forming processes not provided for in groups B81C1/00396 - B81C1/0042
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics

Definitions

  • the invention relates to a self-adjusting method for downsizing structures, in particular in the production of semiconductor components.
  • Electron beam, ion beam or X-ray lithography can be used to produce structures in the range of less than 100 nanometers. Structures smaller than 50 nanometers are mainly produced using electron beam lithography.
  • the degree of reduction is determined via the expandability of the oxidizing metal, as well as via the lattice constant and / or via the crystal structure of the oxide formed. Stoichiometry is also relevant, ie the ratio in which oxygen atoms to metal atoms are incorporated during the oxidation. Conditions during procedures such as B. the oxidation conditions can also influence the downsizing.
  • the reduction method according to the invention is characterized by its simplicity and its reproducibility, since a complete oxidation of the metal is always brought about.
  • This method can also be used to produce so-called interdigitated electrodes with a gap in the nanometer range.
  • Figures la-c show in cross section the essential steps for producing a nanometer mask.
  • a thin layer 2 of a metal is deposited on a substrate 1 by means of a coating process (FIG. 1 a).
  • Layer volume suitable for the conversion of the metal to the metal oxide e.g. Ta, Ti, etc.
  • the thickness of this layer 2 can be of the order of a few nanometers to a few micrometers.
  • the metal layer 2 with the desired geometry is then structured into a metal mask 2a by means of conventional photolithography.
  • the opening size 3 in the metal mask 2a is d.
  • Resolution of the conventional photolithography determined.
  • the metal mask 2a is completely converted to metal oxide by means of thermal oxidation. The temperature and duration of the oxidation depend on the metal itself and on the thickness of the metal layer. Due to the increase in volume of the layer 2a, the opening 3 is reduced.
  • a self-adjusting metal oxide mask 4 with openings 3a is formed, which can lie far below the opening sizes 3 formed by means of photolithography. Based on the defined resolution of the metal mask 2 a structured by means of photolithography, the size of the structure 3 a in the metal oxide mask 4 is determined by the thickness of the metal layer 2 and its expansion due to the conversion of metal to metal oxide.
  • the trench 3 in FIG. 1b has a width of 250 nanometers, for example.
  • Layer 2a was 100 nanometers thick on both sides of the trench and each consist of tantalum.
  • the resulting metal oxide mask 4 with improved structural resolution can be used in subsequent process steps in order to add nano-slots, trenches, openings, gaps, electrodes, wires, channels or other nano structures, nano arrangements and nano components realize.
  • FIGS. 1 and 2 and 3 can be modified with different chemically and / or biologically sensitive materials so that they are immobilized on or in the nanostructure (eg of enzymes, proteins, DNA, etc. ) to build chemical or biological sensors on a nanoscale.
  • chemically and / or biologically sensitive materials eg of enzymes, proteins, DNA, etc.
  • a compartment 7 is formed in the substrate 1 by means of isotropic etching. After that, an insulator or metal or a semiconductor layer 8 is deposited on the structure. The thickness of the layer 8 is sufficiently large to separate the compartment into two parts and thus to form two nanometer channels or closed compartments 9.
  • 5a-d show in cross section the schematic sequence of process steps for producing a nano-gap between at least two metallic electrodes.
  • the substrate 1 comprises an insulator or a semiconductor 10, covered with a metal layer 11.
  • a second metal layer 2 is deposited on the first metal layer 11.
  • the structuring of the second metal layer 2 to form a metal mask 2a with a structure size 3, is done by photolithography.
  • the complete conversion of the metal mask 2a to a metal oxide layer takes place by means of thermal oxidation at a temperature at which the first metal layer 11 (for example made of Pt, Pd, Au, etc.) does not oxidize.
  • the first metal layer and the second metal layer differ in this point.
  • a self-adjusting measurement is formed tall oxide mask 4 with reduced width 3a.
  • the first metal layer 11 is then etched with the aid of the metal oxide mask 4 to achieve a distance 12 in the nanometer range between the two metal electrodes 11a.
  • such an arrangement can be of interest for basic investigations of molecules, for bioinformatic signal transmission, for charge transport measurements and for the direct measurement of electrical properties of individual molecules.
  • FIGS. 7a-c A method for producing nanoelectrodes or a nanoelectrode array 16 is shown in cross section in FIGS. 7a-c.
  • the substrate comprises an insulator 10, covered with a metal layer 11a structured with conventional photolithography.
  • This serves as an electrode layer and consists, for. B. from platinum, palladium or gold (Au).
  • a second metal layer 2 is then deposited on the entire structure and structured to form a metal mask 2a with openings 3 with the photolithographically limiting resolution and the desired electrode geometry (eg circle, square, etc.). Thereafter, the metal mask 2a is completely converted to the metal oxide layer by means of thermal oxidation, at a temperature which does not lead to thermal oxidation of the structured metal layer 11a.
  • a self-adjusting metal oxide mask 4 with a reduced size is formed for the openings 3a, which has the structure size of electrodes or electrode arrays 16 Are defined. These are significantly smaller than those that can be achieved with optical lithography. Metal electrodes 16 or a large number thereof can thus be formed for a metal electrode array in the nanometer range.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

Die Erfindung betrifft ein Verfahren zur selbstjustierenden Verkleinerung von Strukturen in einer Schichtenfolge, bei der zumindest eine Metallschicht auf einem Substrat angeordnet ist, wobei die zu verkleinernde Struktur durch, die mindestens eine Metallschicht begrenzt wird. Das Verfahren ist dadurch gekennzeichnet, dass die Metallschicht durch Oxidation vollständig in ein Metalloxid umgewandelt wird. Bei der vollständigen Oxidation von z. B. Tantal zu Tantalpentoxid wird das 2 bis 2,5-fache Volumen des reinen Metalls gebildet. Über derartige Faktoren ist die Verkleinerung der vom Metall begrenzten Strukturen möglich.

Description

B e s c h r e i b u n g
Verfahren zur selbstjustierenden Verkleinerung von Strukturen
Die Erfindung betrifft ein selbstjustierendes Verfahren zur Verkleinerung von Strukturen, insbesondere bei der Herstellung von Halbleiter-Bauelementen.
Die hochgenaue und dabei preiswerte Erzeugung von Strukturen im Nanometerbereich ist der Schlüssel zur Herstellung zukünftiger miniaturisierter optischer, mikroelektronischer und mikrosystemtechnischer Bauelemente und Komponenten. Die Realisierung derartiger Strukturen im Nanometermaßstab ist von verschiedenen Standpunkten her interessant, so z. B. für eine erhöhte Packungsdichte innerhalb von Bauelementen, für einen niedrigeren Leistungsverbrauch, für das Verständnis neuartiger physikalischer Phänomene und damit verknüpft, der Entwicklung neuartiger nanoelektronischer Devices, wie z. B. dem single-electron transistor, dem metal/insulator tunnel transistor und so weiter.
Chemische Chips und Biochips repräsentieren weitere
Beispiele, die sich derzeit im schnellen Wandel befinden und von einem hohen Grad von Funktionalität und Integration profitieren.
Zur Herstellung von regelmäßigen Strukturen oberhalb von 100 Nanometern bilden optische Lithographieverfahren den Stand der Technik. Nachteilig ist die dadurch bedingte Auflösung durch die Wellenlänge des Lichts begrenzt.
Zur Herstellung von Strukturen im Bereich kleiner als 100 Nanometer kommen die Elektronenstrahl-, die Ionen- strahl- oder auch die Röntgenlithographie in Frage. Strukturen kleiner als 50 Nanometer werden vor allem mittels Elektronenstrahllithographie hergestellt.
Nachteil derartiger Verfahren ist der generell hohe technische und zeitliche Aufwand. Die erforderlichen Geräte sind kostenintensiv in Anschaffung und Betrieb und arbeiten zum Teil wegen ihrer seriellen Betriebsart langsam.
Es wurden daher Techniken auf Basis der Photolithographie diskutiert, um Nanostrukturen unterhalb deren Auf- lösung herzustellen.
So ist aus JP 10092791 A ist ein Verfahren zur Na- nostrukturierung bekannt, dass auf der Abscheidung eines schmalen Wolframfilms auf den Seiten von Siliziumstegen beruht. Dadurch wird eine Verkleinerung des Ab- Standes zwischen den Stegen erzielt.
Aus Hashioka et al . (Jpn. J. Appl . Phys . , 39 (2000) 7063-7066) ist ein Verfahren zur Herstellung von na- nostrukturierten metallischen Masken bekannt. Während des Verfahrens werden örtlich aufgelöst, die Kanten von Metallfilmen anodisch oxidiert, um Gräben im Nanometerbereich zu realisieren. Nachteilig ist diese Methode komplex, da die Maskenher- Stellungstechnik zahlreiche Prozesse umfasst, wie z. B. die zusätzliche Abscheidung weiterer Metallschichten, Lift-off-Prozesse, verschiedene Ätzungen und so weiter. Der gesamte Prozess ist teuer und die anodische Oxida- tion ist üblicherweise nicht prozesskompatibel zur CMOS-Technologi .
Aus Heidemeyer et al . (J. Appl . Phys . , 87 (2000) 4580- 4585) ist ein kontrollierbarer, größenreduzierender Prozess durch unvollständige Oxidation von Silizium be- kannt .
Nachteilig ist eine Vorhersage der Verkleinerung nur unter hohem Aufwand und auf Grund vorher zu ermittelnder empirischer Daten möglich. Das Verfahren ist nicht selbstjustierend.
Aufgabe der Erfindung ist es, ein selbstjustierendes Verfahren zur Verkleinerung von Strukturen bereit zu stellen, das den Herstellungsprozess vereinfacht, die Kosten senkt und dabei zu reproduzierbaren Resultaten führt . Die Aufgabe wird durch ein Verfahren gemäß Hauptanspruch gelöst . Vorteilhafte Ausgestaltungen ergeben sich aus den darauf jeweils rückbezogenen Patentansprüchen.
Das Verfahren zur selbstjustierenden Verkleinerung sieht vor, zumindest eine Metall-Schicht auf einem Substrat anzuordnen, wobei die zu verkleinernde Struktur durch die Metall-Schicht (en) begrenzt wird. Die Metall- Schicht (en) wird bzw. werden durch Oxidation vollsten- dig in ein Metalloxid umgewandelt.
Auf Grund der Dicke und über die Materialeigenschaften der Metall-Schicht (en) bzw. des Metalloxids ist die zu erwartende Verkleinerung der Struktur definiert und vorhersehbar.
Es wird im Gegensatz zum Stand der Technik während der Oxidation keine Maske auf dem Metall belassen, da dies zusätzliche Verfahrensschritte, wie Lift-off, Abscheidung weiterer Metall-Schichten und so weiter nach sich ziehen würde. Statt dessen wird durch vollständige Oxidation des Metalls ein Metalloxid gebildet, das Strukturen unterhalb der Auflösung der Photolithographie aufweisen kann. Die gebildete Struktur kann selbst als Maske dienen.
Der Grad der Verkleinerung wird über die Ausdehnbarkeit des oxidierenden Metalls, sowie über die Gitterkonstante und/oder über die Kristallstruktur des gebildeten Oxids bestimmt. Weiterhin relevant ist die Stöchio- metrie, das heißt in welchem Verhältnis Sauerstoffatome zu Metallatomen während der Oxidation eingebaut werden. Bedingungen während Verfahrens, wie z. B. die Oxidati- onsbedingungen können ebenfalls Einfluss auf die Verkleinerung haben.
Das erfindungsgemäße Verfahren zur Verkleinerung zeich- net sich durch seine Einfachheit und seine Reproduzierbarkeit aus, da immer eine vollständige Oxidation des Metalls herbeigeführt wird.
Als Substrat kommen vor allem Halbleiterschichten und Isolatoren, aber auch metallhaltige Schichten in Betracht .
Es ist auch denkbar, das Verfahren außerhalb der Halbleitertechnologie einzusetzen.
Vorzugsweise wird das zu oxidierende Metall aus der
Gruppe Tantal, Titan, Chrom, Aluminium oder Zirkonium ausgewählt .
Bei der vollständigen Oxidation einer reinen Tantal- Schicht zu einer Tantalpentoxid-Schicht (Ta205) auf ei- nem Substrat dehnt sich diese Schicht um das 2 bis 2,5- fache der Dicke der Schicht aus.
Für die anderen genannten Metalle existieren ebenfalls derartige Faktoren. Zum Beispiel wird eine Titanschicht zu Titandioxid (Ti02) oxidiert, wobei die Oxidschicht die 2,7-fache Dicke aufweist.
Bei der Oxidation erfolgt selbstverständlich die Ausdehnung auch lateral, so dass die selbstjustierende Verkleinerung einer angrenzenden Struktur auftritt.
Über die Dicke der Schicht und über diese Faktoren ist somit eine Verkleinerung von Strukturen, z. B. Gräben, die von reinen Metallschichten begrenzt werden in einem bisher nicht bekanntem Maße möglich. Es ist möglich Verkleinerungen derartiger Strukturen so vorzunehmen, dass reproduzierbar schmälste Strukturen, wie Gräben zwischen den gebildeten Stegen aus Metalloxid verbleiben. Diese können dann weiter prozessiert werden, z. B. aufgefüllt oder für Ätzungen verwendet werden. Sofern die Metall-Schicht vor der Oxidation photolithographisch strukturiert wurde, wird die durch die Metallschicht begrenzte Struktur durch Oxidation derartig verkleinert, dass die Abmessungen der Struktur nach der Oxidation reproduzierbar unterhalb der photolithographischen Auflösung und damit kleiner als 130 Nanometer liegen.
Dies hat zur Folge, dass mit dem Verfahren Verkleinerungen von Strukturen in Bereichen vorgenommen werden können, die bisher aufwendigen Verfahren wie der Ionenstrahllithographie, der Röntgenlithographie und der Elektronenstrahllithographie vorbehalten waren. Es ist zu beachten, dass das erfindungsgemäße Verfahren im Vergleich zu diesen Verfahren durch die bereits oben genannten Vorteile erhebliche Kosten einzusparen hilft, da es sich auch in der Serienherstellung einsetzen lässt .
Erfindungsgemäß ist es möglich eine photolithographisch strukturierte Metallmaske auf einem Substrat durch Oxi- dation vollständig in eine Metalloxidmaske umzuformen und für weitere Strukturierungen zu verwenden. Dabei wird vorteilhaft bewirkt, dass über die Zunahme des Volumens der Metalloxidschicht die Größe der photolithographisch strukturierten Öffnungen reduziert wird. Demzufolge wird eine Metalloxidmaske mit selbstjustierenden Öffnungsgrößen, die von der Dicke und Ausdehnbarkeit des Metalls bei der Oxidation definiert wird, erzeugt. Vorteilhaft wird für das Verfahren konventionelle Photolithographie-Verfahren eingesetzt, um defi- nierte Nanometerstrukturen zu erzeugen. Die erzielte Metalloxidmaske kann in nachfolgenden Prozessschritten eingesetzt werden und der Erzeugung von Nano-Schlitzen, -Gräben, -Kanälen, -Elektroden, - Drähten, -Abständen (Gap) und anderweitigen Nanostruk- turen, Nanoanordnungen und Nanobauelementen dienen. Dabei sind auch komplexe dreidimensionale Strukturen herstellbar, z. B. Nanoelektrodenarrays .
Für die Oxidation kommen vor allem die thermische Oxidation und die anodische Oxidation in Betracht. Besonders vorteilhaft wird eine thermische Oxidation als Oxidation durchgeführt. Diese ist kompatibel zur CMOS-Technologie .
Die Technik kann vorteilhaft die konventionelle Photolithographie mit der Verringerung der minimalen Struk- turgrößen kombinieren.
Auch damit lassen sich technologisch einfach und kostengünstig Nanometer-Strukturen sowohl im Labor- als auch Produktions aßstab realisieren.
Da Verfahren ist sehr gut reproduzierbar, da die Ver- kleinerung der Strukturen im wesentlichen über die Dicke der zu oxidierenden Metallschicht sowie über die Eigenschaften des Metalls selbstjustierend definiert ist .
Es ist auch möglich die Metallschicht teilweise ther- misch zu oxidieren, und die Verkleinerung im wesentlichen über die Oxidationsdauer und / oder über die Oxi- dationstemperatur zu kontrollieren.
Mit dem erfindungsgemäßen Verfahren ist es z. B. mög- lieh, Abstände zwischen Metallelektroden auf kleiner 100 Nanometer (nano-Gap) einzustellen.
Es kann somit z. B. zunächst eine erste Metallschicht auf einem Isolator oder Halbleiter-Substrat oder auch auf einem mit einer Isolatorschicht bedeckten Substrat, und sodann eine zweite Metallschicht auf der ersten Metallschicht abgeschieden werden.
Die Strukturierung der zweiten Metallschicht kann sodann mittels konventioneller Photolithographie zur Aus- bildung einer Metallmaske mit trennfugenförmiger Öffnungsgeometrie (slit) mit der für Photolithographie üblichen Auflösung erfolgen. Die Umwandlung der Metall- maske zu Metalloxid erfolgt mittels thermischer Oxidation bei Temperaturen, die zu keiner Oxidation der ers- ten Metallschicht führen. Damit lässt sich eine selbstjustierende Metalloxidmaske ausbilden mit reduzierten Öffnungen im Nanometerbereich.
Sodann wird die erste Metallschicht zur Realisierung eines Nano-AbStandes (Nano-Gap) geätzt.
Es können mit diesem Verfahren auch sogenannte Interdi- gitate-Elektroden mit einem Abstand (Gap) im Nanometerbereich hergestellt werden.
Weiterhin erlaubt das Verfahren die Herstellung von Na- noelektroden oder Nanoelektrodenarrays mittels konven- tioneller Photolithographie. Dabei wird beispielweise auf einem Isolator-Substrat eine erste Metallschicht abgeschieden und photolithographisch strukturiert. Die Verkleinerung der ersten Metallschicht erfolgt wiederum mit konventioneller Photolithographie zur Erzeugung der gewünschten Elektrodengeometrie. Danach erfolgt die Ab- Scheidung einer zweiten Metallschicht auf der ersten Metallschicht und deren Strukturierung mit konventioneller Photolithographie, um die Öffnungen für die Elektrodenkonfiguration (Kreis, Quadrat, Band, etc.) mit dieser Auflösung zu erzielen. Sodann erfolgt die Umwandlung der kompletten zweiten Metallschicht zu Metalloxid mittels thermischer Oxidation bei einer Temperatur, bei der die erste Metallschicht nicht oxidiert. Damit bildet sich eine Metall- oxidmaske mit reduzierten Öffnungen aus, die die Elektrodengrößen definieren. Damit lassen sich Metallelektroden und sogar Metallelektrodenarrays ausbilden, mit Elektrodengrößen im Nanometerbereich und mit geringeren Abständen als dies mittels Photolithographie möglich ist.
In einer weiteren Ausgestaltung der Erfindung werden zusätzliche elektrochemische Abscheidungen von Metallen in die Öffnungen derartiger Metalloxidmasken vorgenommen, um bestimmte Bauteile herzustellen.
Es kann auch eine zusätzliche Galvanisierung mit verschiedenen Metallen für solche Öffnungen vorgenommen werden.
In einer weiteren Ausgestaltung der Erfindung werden die Kompartimente durch Ätzen des Substrats gebildet. Danach wird eine weitere organische oder inorganische
Isolator-, Metall- oder Halbleiterschicht abgeschieden, um das Kompartiment in zwei Teile aufzutrennen und/oder zwei Nanometer-Kanäle auszubilden.
Es können auch zusätzliche elektrochemische Abscheidun- gen von Metallen in die Öffnungen vorgenommen werden, um bestimmte Bauteile herzustellen.
In einer besonders vorteilhaften Ausgestaltung der Erfindung wird ein selbs justierendes Verfahren zur Her- Stellung von Nanometerbauelementen (Nanodevice) durchgeführt, wobei bei dem Verfahren eine derartig hergestellte NanometerStruktur verwendet wird.
Als Bauelemente, die derartige erfindungsgemäß verkleinerte Strukturen umfassen, eignen sich vor allem Feld- effekttransistoren und Sensoren.
Derartige Bauelemente können z. B. mit Kanälen mit isolierten Seitenwänden versehen sein. Solche Kanäle lassen sich dann für fluidische Anwendungen oder andere Trennverfahren sowie sensorische Anwendungen nutzen.
Im weiteren wird die Erfindung an Hand von Ausfuhrungs- beispielen und den beigefügten acht Figuren näher beschrieben.
Es zeigen:
Figuren la-c: Schematische Abfolge von Verfahrens- schritten zur Herstellung einer Nanome- ter-Metalloxidmaske .
Figur 2 : Aufsicht auf eine Nanometer-Trennfuge (slit) .
Figur 3 : Verfahren zur Herstellung eines Nanome- ter-Grabens (trench) im Querschnitt. Figuren 4a-c: Verfahren zur Herstellung eines Nanome- ter-Kanals bzw. eines geschlossenen Raums (Kompartiment) im Nanometerbe- reich.
Figuren 5a-d: Verfahren zur Herstellung eines Nanome- ter-Abstands (Lücke, nano-gap) .
Figur 6 : Verfahren zur Herstellung eines Dünnschicht-Feldeffekttransistors bzw. eines organischen Feldeffekttransistors im Querschnitt.
Figuren 7a-c: Verfahren zur Herstellung einer Nano- Elektrode bzw. eines Nano-Elektroden- arrays .
Figur 8: Verfahren zur Herstellung einer Nanome- ter-Elektrode bzw. eines Nano- Elektrodenarrays .
Die Figuren la-c zeigen im Querschnitt die wesentlichen Schritte zur Herstellung einer Nanometer-Maske . Dabei wird zunächst auf ein Substrat 1 eine dünne Schicht 2 aus einem Metall mittels eines Beschichtungsverfahrens abgeschieden (Figur la) .
Als Materialien für das Substrat sind Isolator- oder Halbleitermaterialien oder mit einer Isolatorschicht bedeckte Halbleiter und sogar Metalle oder mit einer Metallschicht bedeckte Isolatoren- bzw. Halbleitermaterialien oder auch Metall-Isolator-Halbleiter bzw. Metall-Isolator-Metall Strukturen geeignet. In Figur 1 ist das Substrat somit grob schematisch dargestellt. Als Materialien für die Metallschicht 2 sind insbesondere die mit der Silizium- bzw. Dünnschichttechnologie kompatiblen Metalle mit relativ niedriger Oxidations- temperatur und/oder mit relativ hoher Zunahme des
Schichtvolumens bei der Umsetzung des Metalls zum Metalloxid geeignet (z. B. Ta, Ti, usw.) . Die Dicke dieser Schicht 2 kann in der Größenordnung von einigen N. nometern bis zu einigen Mikrometern betragen.
Danach wird die Metallschicht 2 mit der gewünschten G< ometrie mittels konventioneller Photolithographie zu einer Metallmaske 2a strukturiert. In diesem Zustand ist die Öffnungsgröße 3 in der Metallmaske 2a durch d. Auflösung der konventionellen Photolithographie be- stimmt. Die Metallmaske 2a wird vollständig zu Metall oxid mittels thermischer Oxidation umgewandelt. Die Temperatur und Dauer der Oxidation hängt vom Metall selbst und von der Dicke der Metallschicht ab. Aufgru der Volumenzunahme der Schicht 2a kommt es zu einer R duzierung der Öffnung 3. Es bildet sich eine selbstju tierende Metalloxidmaske 4 mit Öffnungen 3a aus, die weit unterhalb der mittels Photolithographie gebildet Öffnungsgrößen 3 liegen kann. Aufgrund der definierte Auflösung der mittels Photolithographie strukturierte Metallmaske 2a, wird die Größe der Struktur 3a in der Metalloxidmaske 4 durch die Dicke der Metallschicht 2 sowie deren Ausdehnung aufgrund der Umwandlung von Me tall zu Metalloxid, bestimmt.
Eine Tantal-Schicht 2a wächst beispielsweise um den Faktor 2 bis 2,5 bei der Umwandlung zu Ta205. Eine Ti- tanschicht wächst bei der Oxidation etwa um den Faktor 2,7.
Der Graben 3 in Figur 1b hat beispielsweise eine Breite von 250 Nanometern. Die Schicht 2a sei auf beiden Sei- ten des Grabens 100 Nanometer dick und bestehe jeweils aus Tantal .
Durch Oxidation von Schicht 2a auf beiden Seiten der Öffnung 3 zu Tantalpentoxid, wird die Breite des Grabens 3a auf 50 Nanometer verkleinert. Bei einer 120 Nanometer dicken Schicht aus Tantal verbleibt nach Oxidation ein Graben 3a von nur noch 10 Nanometer Breite. In beiden Beispielen wird als Berechnungsgrundlage ein Ausdehnungsfaktor 2 angenommen. Es wird deutlich, dass bei erfindungsgemäß vollständiger Oxidation des Tantals die Reproduzierbarkeit gegeben ist .
Auf ähnliche Weise lassen sich die Verkleinerungen bei Wahl anderer Metalle wie z. B. Titan vorab berechnen.
Unter Ausnutzung dieser Technik ist es möglich, die Strukturgrößen von konventioneller Photolithographie somit um bis zu mehrere Größenordnungen zu verkleinern. Die resultierende Metalloxidmaske 4 mit verbesserter struktureller Auflösung kann in nachfolgenden Prozess- schritten eingesetzt werden, um Nano-Schlitze, -Gräben, -Öffnungen, - Abstände (Gap)-, Elektroden, -Drähte, - Kanäle oder anderweitige NanoStrukturen, Nanoanordnungen und Nanobauelemente zu realisieren.
Figur 2 zeigt eine Aufsicht auf erfindungsgemäß herge- stellte Nanometer-Trennfugen (slit) 5. Es können in der selben Art und Weise aber auch Öffnungen und Strukturen anderer Anordnungen bzw. Geometrien (z. B. Kreise, Quadrate, Rechtecke usw.) im Nanometermaßstab mit einer entsprechenden Metalloxidmaske realisiert werden. Die übrigen Bezugszeichen entsprechen denen in Figur 1.
Figur 3 zeigt im Querschnitt ein weiteres Ausfuhrungs- beispiel des erfindungsgemäßen Verfahrens zur Herstellung von Nanometer-Gräben (Trench) 6, welches bei anisotropem Ätzen des Substrats 1 unter Verwendung der trennfugen- (slit) -förmigen Metalloxidmaske 4 aus Figur 2 ausgebildet wurde.
Es können weitere Strukturen im Nanometermaßstab realisiert werden, wie z. B. Nanoporen, regelmäßige Nanoöff- nungen und so weiter. Die erzeugten Nanostrukturen der Figuren 1 und 2 und 3 können mit unterschiedlichen chemisch und/oder biologisch sensitiven Materialien modifiziert werden, so dass eine Immobilisierung derselben auf oder in der Nanostruktur erfolgt (z. B. von Enzy- men, Proteinen, DNA, etc.), um chemische oder biologische Sensoren im Nanomaßstab aufzubauen.
In Figur 4a-c sind die wesentlichen Schritte des Herstellungsverfahrens eines Nanometer-Kanals bzw. eines geschlossenen Raums (closed compartments) im Nanometer- Bereich gezeigt .
Nach Ausbildung einer Metalloxidmaske 4 aus einer Metallschicht mit der gewünschten Geometrie, z. B. mit einem Schlitz 5, wie in Figur 2 gezeigt, wird ein Kompartiment 7 im Substrat 1 mittels isotropem Ätzen aus- gebildet. Danach wird eine Isolator- oder Metall- oder eine Halbleiterschicht 8 auf der Struktur abgeschieden. Die Dicke der Schicht 8 ist genügend groß, um das Kompartiment in zwei Teile aufzutrennen und damit zwei Na- nometer-Kanäle oder geschlossene Kompartimente 9 auszu- bilden.
Auf die gleiche Weise ist es möglich, Kanäle mit isolierten Seitenwänden herzustellen. Solche Kanäle lassen sich für fluidische Anwendungen oder andere Trennverfahren sowie sensorisehe Anwendungen nutzen.
Fig. 5a-d zeigt im Querschnitt die schematische Abfolge von Verfahrensschritten zur Herstellung eines Nano- Abstands (nano-gap) zwischen mindestens zwei metallischen Elektroden.
In diesem Fall umfasst das Substrat 1 einen Isolator bzw. einen Halbleiter 10, bedeckt mit einer Metallschicht 11. Zunächst erfolgt die Abscheidung einer zweiten Metallschicht 2 auf der ersten Metallschicht 11. Die Strukturierung der zweiten Metallschicht 2 zu einer Metallmaske 2a mit einer Strukturgröße 3, erfolgt durch Photolithographie. Die vollständige Umwandlung der Metallmaske 2a zu einer Metalloxidschicht erfolgt mittels thermischer Oxidation bei einer Temperatur, bei der die erste Metallschicht 11 (z. B. aus Pt, Pd, Au usw.) nicht oxidiert.
Die erste Metallschicht und die zweite Metallschicht unterscheiden sich also in diesem Punkt .
Es kommt zur Ausbildung einer selbstjustierenden Me- talloxidmaske 4 mit reduzierter Breite 3a. Sodann wird die erste Metallschicht 11 unter Zuhilfenahme der Metalloxidmaske 4, zur Realisierung eines Abstandes 12 im Nanometerbereich zwischen den zwei Metallelektroden 11a, geätzt.
Auch hier kann der Nano-Abstand 12 mit unterschiedlichen chemisch und/oder biologisch sensitiven Materialien modifiziert werden, so dass eine Immobilisierung derselben auf oder in der Nanostruktur erfolgt (z. B. von Enzymen, Proteinen, DNA, etc.), um chemische oder biologische Sensoren im Nanometer-Maßstab aufzubauen.
Darüber hinaus kann eine solche Anordnung interessant sein für Grundlagenuntersuchungen von Molekülen, zur bioinformatischen Signalweiterleitung, zu Ladungstrans- portmessungen und zur direkten Messung von elektrischen Eigenschaften einzelner Moleküle.
Figur 6 zeigt im Querschnitt ein Ausführungsbeispiel zur Herstellung eines Dünnschicht Feldeffekttransistors bzw. eines organischen Feldeffekttransistors mit einem kurzen Kanal im Nanometerbereich.
In diesem Fall umfasst das Substrat 1 einen Metall- Isolator-Halbleiter bzw. eine Struktur aus einem Me- tall-Isolator-Metall . Nach Ausbildung eines Nanometer- Gaps zwischen zwei Metallelektroden 11a unter Zuhilfe- nähme der Metalloxidmaske 4 kann ein anorganischer (z. B. Si, CdS, PbS, CdSe, CdTe, etc.) oder organischer Halbleiter als Schicht 15 zur Erzeugung des jeweiligen Transistors abgeschieden werden. Das Halbleiter- oder Metallsubstrat 13 dient gleichzeitig als Gatelektrode . Die Isolatorschicht 14 muss genügend dünn sein, um den Feldeffekt im Kanalbereich 15a der Schicht 15 zwischen zwei Metallelektroden 11a umsetzen zu können.
Eine zusätzliche Immobilisierung unterschiedlicher chemisch und/oder biologisch sensitiver Materialien (z. B. von Enzymen, Proteinen, DNA, etc.) ermöglicht die Realisierung von speziellen Chemo- und Biosensoren auf Basis der Dünnschicht-Feldeffekttransistoren bzw. der or- ganischen Feldeffekttransistoren.
In Figur 7a-c ist im Querschnitt ein Verfahren zur Herstellung von Nano-Elektroden bzw. eines Nano-Elektro- denarrays 16 gezeigt.
Das Substrat umfasst einen Isolator 10, bedeckt mit einer mit konventioneller Photolithographie strukturierten Metallschicht 11a. Diese dient als Elektrodenschicht und besteht z. B. aus Platin, Palladium oder Gold (Au) . Dann wird eine zweite Metallschicht 2 auf der gesamten Struktur abgeschieden und zu einer Metall- maske 2a mit Öffnungen 3 mit der photolithographisch limitierenden Auflösung und der gewünschten Elektrodengeometrie (z. B. Kreis, Quadrat, etc) strukturiert. Danach wird die Metallmaske 2a vollständig zu Metalloxidschicht mittels thermischer Oxidation umgewandelt, bei einer Temperatur, die zu keiner thermischen Oxidation der strukturierten Metallschicht 11a führt. Es kommt zur Ausbildung einer selbstjustierenden Metalloxidmaske 4 mit reduzierter Größe für die Öffnungen 3a, die die Strukturgröße von Elektroden bzw. Elektrodenarrays 16 definiert. Diese sind deutlich kleiner, als die, die mit optischer Lithographie erreicht werden können. Damit lassen sich Metallelektroden 16 oder eine Vielzahl hiervon für ein Metallelektrodenarray im Nanometerbe- reich ausbilden.
Eine zusätzliche Immobilisierung derartiger Nano- Elektroden bzw. des Nano-Elektrodenarrays mit unterschiedlichen chemisch und/oder biologisch sensitiven Materialien (z. B. von Enzymen, Proteinen, DNA, etc.) ermöglicht die Realisierung von speziellen Chemo- und Biosensoren.
Figur 8 zeigt im Querschnitt eine weitere Ausfuhrungs- form zur Herstellung von Nano-Elektroden 17 oder eines Nano-Elektrodenarrays, welches mittels elektrochemi- scher Metallabscheidung in den Öffnungen der Struktur, die in Figur 7c gezeigt sind, ausgebildet ist.
Ebenso können auf diese Art und Weise metallische Nano- Punkte (dots) , elektrische Nano-Leitbahnen bzw. Nano- Drähte hergestellt werden. Es ist auch möglich, unter- schiedliche Metalle selektiv abzuscheiden, um Nanoe- lektroden bzw. Nanoelektroden- rray auf unterschiedliche Art herzustellen. Die Nanoelektroden können wiederum entsprechend mit chemisch und/oder biologisch aktiven Molekülen für sensorische Anwendungen oder Grundla- genuntersuchungen modifiziert werden.
Neben den oben beschriebenen Möglichkeiten in den Ausführungsbeispielen biologische und / oder chemische Materialien an bzw. in die Nanostrukturen einzubringen, sind alle Anordnungen, die man aus dem Bereich der Mik- rostrukturierung kennt, auch im Nanometermaßstab übertragbar .

Claims

P a t e n t a n s p r ü c h e
1. Verfahren zur selbstjustierenden Verkleinerung von Strukturen in einer Schichtenfolge, bei der zumindest eine Metall-Schicht auf einem Substrat angeordnet ist und die zu verkleinernde Struktur durch die mindestens eine Metall-Schicht begrenzt wird, dadurch gekennzeichnet, dass die Metall-Schicht durch Oxidation vollständig in ein Metalloxid umgewandelt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Metall-Schicht vor der Oxidation photolithographisch strukturiert wurde.
3. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die verkleinerten Strukturen Abmessungen im Bereich von 1 bis 130 Nanometer aufweisen.
4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass als Metall Tantal, Titan, Chrom, Aluminium oder Zir- konium gewählt wird.
5. Verfahren nach einem der vorhergehenden Ansprüche, gekennzeichnet durch ein Isolator- und/oder Halbleitermaterial als Substrat.
6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Oxidation thermisch oder anodisch erfolgt.
7. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das gebildete Metalloxid als Maske für weitere Strukturierungen verwendet wird.
8. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass weitere Schichten abgeschieden werden.
9. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein Substrat gewählt wird, dass ein Metall umfasst.
10. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Bestandteile des Substrats während der Oxidation nicht oxidieren.
11. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass weitere Metallschichten angeordnet werden.
12. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Oxidationsbedingungen so gewählt werden, dass verschiedene Metallschichten in unterschiedlichem Grad oxidieren.
13. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Substrat nach Verkleinerung der Struktur anisotrop oder isotrop geätzt wird.
14. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass Metallelektroden hergestellt werden.
15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass die Elektroden mittels elektrochemischer Metallab- scheidung gebildet werden.
16. Verfahren nach einem der Ansprüche 14 oder 15, dadurch gekennzeichnet, dass die Elektroden in den Öffnungen von Metallschichten und/oder Metalloxidschichten gebildet werden.
17. Verfahren nach einem der Ansprüche 14 bis 16, dadurch gekennzeichnet, dass Elektroden aus Platin oder Palladium oder Gold hergestellt werden.
18. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein Elektrodenarray ausgebildet wird.
19. Feldeffekttransistor, umfassend eine Struktur, hergestellt nach einem der vorhergehenden Patentansprüche.
20. Sensor, umfassend eine Struktur, hergestellt durch ein Verfahren nach einem der vorhergehenden Ansprüche .
21. Sensor nach vorhergehendem Anspruch, gekennzeichnet durch chemische und/oder biologische Erkennungselemente wie Ionen, gas-sensitive Materialien, Enzyme, Proteine und/oder Nukleinsäuren.
PCT/DE2004/001258 2003-07-18 2004-06-17 Verfahren zur selbstjustierenden verkleinerung von strukturen WO2005010973A1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE112004001806T DE112004001806D2 (de) 2003-07-18 2004-06-17 Verfahren zur Selbstjustierenden Verkleinerung von Strukturen

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE2003132725 DE10332725A1 (de) 2003-07-18 2003-07-18 Verfahren zur selbstjustierenden Verkleinerung von Strukturen
DE10332725.8 2003-07-18

Publications (1)

Publication Number Publication Date
WO2005010973A1 true WO2005010973A1 (de) 2005-02-03

Family

ID=34088678

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/DE2004/001258 WO2005010973A1 (de) 2003-07-18 2004-06-17 Verfahren zur selbstjustierenden verkleinerung von strukturen

Country Status (2)

Country Link
DE (2) DE10332725A1 (de)
WO (1) WO2005010973A1 (de)

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006028705A2 (en) * 2004-09-01 2006-03-16 Micron Technology, Inc. Mask material conversion
US7115525B2 (en) 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7151040B2 (en) 2004-08-31 2006-12-19 Micron Technology, Inc. Methods for increasing photo alignment margins
US7253118B2 (en) 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
US7517804B2 (en) 2006-08-31 2009-04-14 Micron Technologies, Inc. Selective etch chemistries for forming high aspect ratio features and associated structures
US7648919B2 (en) 2005-03-28 2010-01-19 Tran Luan C Integrated circuit fabrication
US7687342B2 (en) 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US7696567B2 (en) 2005-08-31 2010-04-13 Micron Technology, Inc Semiconductor memory device
US7736980B2 (en) 2006-03-02 2010-06-15 Micron Technology, Inc. Vertical gated access transistor
US7842558B2 (en) 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
US7939409B2 (en) 2005-09-01 2011-05-10 Micron Technology, Inc. Peripheral gate stacks and recessed array gates
US7977236B2 (en) 2005-09-01 2011-07-12 Micron Technology, Inc. Method of forming a transistor gate of a recessed access device, method of forming a recessed transistor gate and a non-recessed transistor gate, and method of fabricating an integrated circuit
US8101497B2 (en) 2008-09-11 2012-01-24 Micron Technology, Inc. Self-aligned trench formation
US8123968B2 (en) 2005-08-25 2012-02-28 Round Rock Research, Llc Multiple deposition for integration of spacers in pitch multiplication process
US8264010B2 (en) 2005-07-29 2012-09-11 Round Rock Research, Llc Layout for high density conductive interconnects
US8703616B2 (en) 2005-06-09 2014-04-22 Round Rock Research, Llc Method for adjusting feature size and position
US8865598B2 (en) 2005-06-02 2014-10-21 Micron Technology, Inc. Method for positioning spacers in pitch multiplication
US8877639B2 (en) 2005-08-30 2014-11-04 Micron Technology, Inc. Method and algorithm for random half pitched interconnect layout with constant spacing
US9048194B2 (en) 2008-03-21 2015-06-02 Micron Technology, Inc. Method for selectively modifying spacing between pitch multiplied structures
US9099314B2 (en) 2005-09-01 2015-08-04 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
US9184159B2 (en) 2006-04-07 2015-11-10 Micron Technology, Inc. Simplified pitch doubling process flow
US9553082B2 (en) 2006-04-25 2017-01-24 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US10515801B2 (en) 2007-06-04 2019-12-24 Micron Technology, Inc. Pitch multiplication using self-assembling materials

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004033424A1 (de) * 2004-07-10 2006-02-02 Ovd Kinegram Ag Verfahren zur Modifikation einer Mikrostruktur eines Gegenstandes

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3558366A (en) * 1968-09-17 1971-01-26 Bell Telephone Labor Inc Metal shielding for ion implanted semiconductor device
US3681147A (en) * 1970-01-22 1972-08-01 Ibm Method for masking semiconductor regions for ion implantation
EP0077200A2 (de) * 1981-10-09 1983-04-20 Fujitsu Limited Verfahren zur Herstellung von isolierenden Schichten in Halbleiteranordnungen

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69942486D1 (de) * 1998-01-15 2010-07-22 Cornell Res Foundation Inc Grabenisolation für mikromechanische bauelemente
KR100369324B1 (ko) * 1999-12-02 2003-01-24 한국전자통신연구원 평면형 마이크로 공동구조 제조 방법
DE10208881B4 (de) * 2002-03-01 2007-06-28 Forschungszentrum Jülich GmbH Selbstjustierendes Verfahren zur Herstellung eines Doppel-Gate MOSFET sowie durch dieses Verfahren hergestellter Doppel-Gate MOSFET

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3558366A (en) * 1968-09-17 1971-01-26 Bell Telephone Labor Inc Metal shielding for ion implanted semiconductor device
US3681147A (en) * 1970-01-22 1972-08-01 Ibm Method for masking semiconductor regions for ion implantation
EP0077200A2 (de) * 1981-10-09 1983-04-20 Fujitsu Limited Verfahren zur Herstellung von isolierenden Schichten in Halbleiteranordnungen

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JPN J APPL PHYS, vol. 39, no. 12b, December 2000 (2000-12-01), pages 7063 - 7066, XP002305663 *

Cited By (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7151040B2 (en) 2004-08-31 2006-12-19 Micron Technology, Inc. Methods for increasing photo alignment margins
US8895232B2 (en) 2004-09-01 2014-11-25 Micron Technology, Inc. Mask material conversion
WO2006028705A3 (en) * 2004-09-01 2006-04-13 Micron Technology Inc Mask material conversion
WO2006028705A2 (en) * 2004-09-01 2006-03-16 Micron Technology, Inc. Mask material conversion
US7115525B2 (en) 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7253118B2 (en) 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
US8048812B2 (en) 2005-03-15 2011-11-01 Round Rock Research, Llc Pitch reduced patterns relative to photolithography features
US8598632B2 (en) 2005-03-15 2013-12-03 Round Rock Research Llc Integrated circuit having pitch reduced patterns relative to photoithography features
US9412594B2 (en) 2005-03-28 2016-08-09 Micron Technology, Inc. Integrated circuit fabrication
US7776683B2 (en) 2005-03-28 2010-08-17 Micron Technology, Inc. Integrated circuit fabrication
US9147608B2 (en) 2005-03-28 2015-09-29 Micron Technology, Inc. Integrated circuit fabrication
US7648919B2 (en) 2005-03-28 2010-01-19 Tran Luan C Integrated circuit fabrication
US9117766B2 (en) 2005-06-02 2015-08-25 Micron Technology, Inc. Method for positioning spacers in pitch multiplication
US8865598B2 (en) 2005-06-02 2014-10-21 Micron Technology, Inc. Method for positioning spacers in pitch multiplication
US8703616B2 (en) 2005-06-09 2014-04-22 Round Rock Research, Llc Method for adjusting feature size and position
US8264010B2 (en) 2005-07-29 2012-09-11 Round Rock Research, Llc Layout for high density conductive interconnects
US8123968B2 (en) 2005-08-25 2012-02-28 Round Rock Research, Llc Multiple deposition for integration of spacers in pitch multiplication process
US8877639B2 (en) 2005-08-30 2014-11-04 Micron Technology, Inc. Method and algorithm for random half pitched interconnect layout with constant spacing
US8481385B2 (en) 2005-08-31 2013-07-09 Micron Technology, Inc. Methods of fabricating a memory device
US8546215B2 (en) 2005-08-31 2013-10-01 Micron Technology, Inc. Methods of fabricating a memory device
US7696567B2 (en) 2005-08-31 2010-04-13 Micron Technology, Inc Semiconductor memory device
US8222105B2 (en) 2005-08-31 2012-07-17 Micron Technology, Inc. Methods of fabricating a memory device
US8252646B2 (en) 2005-09-01 2012-08-28 Micron Technology, Inc. Peripheral gate stacks and recessed array gates
US7977236B2 (en) 2005-09-01 2011-07-12 Micron Technology, Inc. Method of forming a transistor gate of a recessed access device, method of forming a recessed transistor gate and a non-recessed transistor gate, and method of fabricating an integrated circuit
US7687342B2 (en) 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US9099314B2 (en) 2005-09-01 2015-08-04 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
US9076888B2 (en) 2005-09-01 2015-07-07 Micron Technology, Inc. Silicided recessed silicon
US7935999B2 (en) 2005-09-01 2011-05-03 Micron Technology, Inc. Memory device
US7939409B2 (en) 2005-09-01 2011-05-10 Micron Technology, Inc. Peripheral gate stacks and recessed array gates
US8039348B2 (en) 2006-03-02 2011-10-18 Micron Technology, Inc. Vertical gated access transistor
US9184161B2 (en) 2006-03-02 2015-11-10 Micron Technology, Inc. Vertical gated access transistor
US8207583B2 (en) 2006-03-02 2012-06-26 Micron Technology, Inc. Memory device comprising an array portion and a logic portion
US8592898B2 (en) 2006-03-02 2013-11-26 Micron Technology, Inc. Vertical gated access transistor
US7842558B2 (en) 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
US8772840B2 (en) 2006-03-02 2014-07-08 Micron Technology, Inc. Memory device comprising an array portion and a logic portion
US7736980B2 (en) 2006-03-02 2010-06-15 Micron Technology, Inc. Vertical gated access transistor
US9184159B2 (en) 2006-04-07 2015-11-10 Micron Technology, Inc. Simplified pitch doubling process flow
US9553082B2 (en) 2006-04-25 2017-01-24 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US8088691B2 (en) 2006-08-31 2012-01-03 Micron Technology, Inc. Selective etch chemistries for forming high aspect ratio features and associated structures
US7517804B2 (en) 2006-08-31 2009-04-14 Micron Technologies, Inc. Selective etch chemistries for forming high aspect ratio features and associated structures
US10515801B2 (en) 2007-06-04 2019-12-24 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US9048194B2 (en) 2008-03-21 2015-06-02 Micron Technology, Inc. Method for selectively modifying spacing between pitch multiplied structures
US8101497B2 (en) 2008-09-11 2012-01-24 Micron Technology, Inc. Self-aligned trench formation
US8343875B2 (en) 2008-09-11 2013-01-01 Micron Technology, Inc. Methods of forming an integrated circuit with self-aligned trench formation

Also Published As

Publication number Publication date
DE10332725A1 (de) 2005-02-24
DE112004001806D2 (de) 2006-06-01

Similar Documents

Publication Publication Date Title
WO2005010973A1 (de) Verfahren zur selbstjustierenden verkleinerung von strukturen
DE102012220731B4 (de) Verfahren zum Verringern des Kontaktwiderstands für Feldeffekttransistoreinheiten und Vorrichtung
DE102005004878B4 (de) Mikromechanischer kapazitiver Drucksensor und entsprechendes Herstellungsverfahren
DE69620953T2 (de) Einzelelektron-Tunneleffektanordnung und Verfahren zur Herstellung
DE112011103053B4 (de) Steuerung der Abmessungen in Nanoporen- und Nanofluidischen Einheiten mit Rückkopplung
DE10055421A1 (de) Verfahren zur Erzeugung einer mikromechanischen Struktur und mikromechanische Struktur
EP1379862B1 (de) Messelektrodenpaar, biosensor mit einem solchen messelektrodenpaar und verfahren zur herstellung
DE112014001600B4 (de) Herstellung von Mikrofluidchips, die Elektroden auf einer Höhe mit Mikrokanalwänden aufweisen
DE10250829A1 (de) Nichtflüchtige Speicherzelle, Speicherzellen-Anordnung und Verfahren zum Herstellen einer nichtflüchtigen Speicherzelle
DE10032579A1 (de) Verfahren zur Herstellung eines Halbleiterbauelements sowie ein nach dem Verfahren hergestelltes Halbleiterbauelement
EP1167934A1 (de) Mikromechanisches Bauelement, insbesondere Sensorelement, mit einer stabilisierten Membran und Verfahren zur Herstellung eines derartigen Bauelementes
DE19846063A1 (de) Verfahren zur Herstellung eines Double-Gate MOSFETs
EP1601957B1 (de) Ionensensitiver feldeffekttransistor und verfahren zum herstellen eines ionensensitiven feldeffekttransistors
DE102015211392B4 (de) Elektrodenstruktur und Verfahren zum Herstellen der Elektrodenstruktur und Biosensor-Chip die Elektrodenstruktur umfassend
DE102008005350B4 (de) Mikrofluidische Vorrichtungen mit Nanokanälen
WO2001075150A2 (de) Biosensor, biosensor-array, verfahren zum herstellen einer elektrode eines biosensors, verfahren zum herstellen eines biosensors
DE102017200952B4 (de) Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung
EP3790839B1 (de) Verfahren zum herstellen einer sequenziereinheit zum sequenzieren eines biochemischen materials
WO2012107014A1 (de) Verfahren zur herstellung einer vorrichtung zum nachweis eines analyten sowie vorrichtung und deren verwendung
WO1998039688A1 (de) Verfahren zur herstellung einer strukturierten schicht
DE19848460A1 (de) Halbleiterbauelement und Verfahren zum Herstellen eines Halbleiterchips
DE10135504A1 (de) Filterstruktur mit Nanoporen
DE102013109353B4 (de) Verfahren zur Herstellung einer ionensensitiven Schichtstruktur für einen ionensensitiven Sensor und ionensensitiver Sensor
DE19806211C2 (de) Sensor in Dünnfilmbauweise
AT521213B1 (de) Verfahren zur Herstellung eines Sensors und hiermit hergestellter Sensor

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): BW GH GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LU MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 1120040018064

Country of ref document: DE

DPEN Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed from 20040101)
REF Corresponds to

Ref document number: 112004001806

Country of ref document: DE

Date of ref document: 20060601

Kind code of ref document: P

WWE Wipo information: entry into national phase

Ref document number: 112004001806

Country of ref document: DE

122 Ep: pct application non-entry in european phase