WO2004112382A1 - イメージセンサの走査回路 - Google Patents

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WO2004112382A1
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switch
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sensor
pixel
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PCT/JP2004/005405
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Inventor
Makoto Furukawa
Sukeyuki Shinotsuka
Jiro Kurita
Original Assignee
Honda Motor Co., Ltd.
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Publication date
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/767—Horizontal readout lines, multiplexers or registers

Definitions

  • the present invention relates to a scanning circuit for reading out a sensor signal of each pixel in an image sensor using a photosensor circuit that generates a sensor signal according to a photocurrent flowing to a photoelectric conversion element.
  • the photodiode PD as a photoelectric conversion element that generates a sensor current according to the light quantity of incident light Llight s and the thin, the sensor current flowing to the photodiode PD is a logarithmic output characteristic in a weak inversion state
  • the transistor Q1 converts the voltage signal V pd into a voltage signal V pd
  • the transistor Q 2 amplifies the voltage signal V pd
  • the transistor Q 3 outputs the sensor signal V o at the pulse timing of the read signal V s.
  • An image sensor has been developed in which an optical sensor circuit can be used to detect an optical signal with high sensitivity by expanding a dynamic range by providing logarithmic output characteristics by using an optical sensor circuit for pixels (Japanese Patent Laid-Open No. 2 0 0 0-3 2 9 6 1 6)
  • the basic configuration of the image sensor is, for example, 4 ⁇ 4 pixels of D 1 1 to D 4 4 arranged in a matrix, and the pixels for one row in the main scanning direction are pixels 2 is selected by the selection signals LS 1 to LS 4 sequentially outputted from the row selection circuit 1 and FIG. 2 shows a plurality of pixels arranged in a matrix form with the light sensor circuit shown in FIG.
  • An exemplary configuration of an image sensor adapted to perform time-series readout scanning of the sensor signal V 0 is shown.
  • Each corresponding switch SW 1 1 to SW 1 4 in the output switch group 3 is sequentially selected by the selection signals DS 1 to DS 4 sequentially output from the pixel selection circuit 2 for each pixel in the selected pixel row.
  • the sensor signal Vo of each pixel is read out in time series.
  • 4 is a power supply for the gate voltage VG of the transistor Q 1 in each pixel
  • 6 is a power supply for the drain voltage VD.
  • the reference resistance R is set on the output side of each row of pixels in the main scanning direction.
  • the sensor signal S 0 of each pixel is output as the voltage signal V 0 by providing a bias circuit 7 that applies a bias voltage + V cc via 1 to R 4.
  • a voltage switching circuit 5 is provided which temporarily switches from high level H to low level L to perform initialization.
  • the pixel row selection circuit 1 and the pixel selection circuit 2 are each composed of a shift register, and are driven and controlled in synchronization with each other under control of the controller.
  • FIG. 3 is a time chart of the operation of each part in the image sensor.
  • the current capacity of the transistor Q 3 for output of each pixel Because it is small, it takes time to rise to the voltage value specified by the bias circuit 7, and the sensor signal of each pixel read out in time series will vary, and high-speed readout will be performed. It is something that can not be
  • a buffer circuit 8 is provided between the output switch group 3 and the bias circuit 7, and each pixel is first charged during the charging period of the parasitic capacitance C according to the photocurrent in each pixel. It is considered that the sensor signal V 0 output from is stored in each of the buffer amplifiers BF 1 to BF 4 so that high-speed readout can be performed.
  • the problem to be solved is that, in an image sensor using a light sensor circuit for a pixel that generates a sensor signal according to the photocurrent flowing to the photoelectric conversion element, the sensor of each pixel is When reading out the sensor signal, it takes time for the sensor signal to rise to a specified voltage value, and the sensor signal read out in time series is dispersed, and high-speed readout can not be performed.
  • the present invention relates to a scanning circuit for reading out a sensor signal of each pixel in an image sensor using as an element an optical sensor circuit that generates a sensor signal corresponding to a photocurrent flowing to a photoelectric conversion element.
  • a buffer circuit that temporarily accumulates
  • FIG. 1 is an electric circuit diagram showing a configuration example of a light sensor circuit which is a pixel unit in an image sensor.
  • FIG. 2 is an electric circuit diagram showing a basic configuration example of an image sensor using a light sensor circuit as a pixel. '
  • FIG. 3 is a time chart of each signal in the image sensor shown in FIG.
  • FIG. 4 is an electric circuit diagram showing a configuration example in which a buffer circuit is provided on the output side of the image sensor to increase the speed of reading out the sensor signal of each pixel.
  • FIG. 5 is an electric circuit diagram showing an embodiment of a scanning circuit of an image sensor according to the present invention.
  • FIG. 6 is a time chart showing 1 an example of an operation state of the energizing Suitsuchi and the output switch in an embodiment thereof.
  • FIG. 7 is an electric circuit diagram showing another embodiment of the scanning circuit of the image sensor according to the present invention.
  • FIG. 8 is an electric circuit diagram showing still another embodiment of the scanning circuit of the image sensor according to the present invention.
  • FIG. 9 is an electric circuit diagram showing still another embodiment of the scanning circuit of the image sensor according to the present invention.
  • Fig. 10 is a time chart showing the operating state of the energizing switch and the output switch after the switch-on signal is input to the shift register in the embodiment of Fig. 9.
  • FIG. 11 is an electric circuit diagram showing still another embodiment of the scanning circuit of the image sensor according to the present invention.
  • FIG. 12 is an electric circuit diagram showing a buffer circuit according to a general monolithic structure o
  • FIG. 13 is an electric circuit diagram I showing still another embodiment of the scanning circuit of the image sensor according to the present invention.
  • the country 14 is an electric circuit diagram showing an example of the configuration of the drive system of the shift register when the clock signal is given only to the register unit necessary to shift the input signal.
  • FIG. 15 is an electric circuit diagram showing an example of the configuration of a shift register drive system when a clock signal is given only to a group divided into a plurality of register units necessary to shift an input signal. It is.
  • FIG. 16 is an electric circuit diagram showing a configuration example of one group thereof.
  • FIG. 17 is an electric circuit diagram showing another configuration example of the one group.
  • BEST MODE FOR CARRYING OUT THE INVENTION The scanning circuit of an image sensor according to the present invention is, for example, an image sensor having the configuration shown in FIG. 2 and provided on the output side of sensor signals of each pixel as shown in FIG. Switch S for energizing in series with the reference resistors R 1 to R 4 of the bias circuit 7
  • the switch-on signal SB which is at a high level for a relatively long T1 period, is applied to the shift register 10, and each register portion is shifted with a shift of T2 period to shift each energizing switch SW21 to SW21.
  • the SW 24 is turned on sequentially.
  • a switch signal SA which is at a high level for a T 2 period necessary to read out the sensor signal V 0 of each pixel at a predetermined timing, is applied to the shift register 9 to switch on each of the energizing switches SW2 1 to SW24.
  • the output switches SW 1 1 to SW 14 are turned on in the period T 2 at the end of the on period T 1. '
  • FIG. 7 shows another embodiment of the present invention, in which a buffer circuit 8 is provided between the output switch group 3 and the bias circuit 7 to switch the energizing switches SW21 to SW24.
  • the shift registers 10 sequentially drive the buffer amplifiers BF 1 to BF 4. According to such a configuration, readout of the sensor signal V 0 of each pixel can be stably performed at high speed. And, since the respective buffer amplifiers BF 1 to BF 4 in the buffer circuit 8 are sequentially driven instead of simultaneously, power consumption can be effectively suppressed. become able to.
  • FIG. 9 shows still another embodiment of the present invention, and in this case, a shift for causing switching of the energizing switches SW2 1 to SW24 without using the shift register 9 (pixel selection circuit 2) for pixel selection.
  • a register 10 and AND circuits A ND 1 to AND 4 are provided.
  • the switch-on signal SB which is at high level during period T1
  • each register section is sequentially shifted with a shift of period T2.
  • the energizing switch SW21 is turned on by the output of the second register portion RG2, and the energizing switch SW22 is output by the outputs of the third, fourth and fifth register portions RG3, RG4 and RG5. Turn on SW23 and SW24 sequentially.
  • the output switch SW1 1 is turned on by the output of an AND circuit A N D 1 based on the negation signal of the output of the first register portion RG 1 and the output signal of the second register portion R G 2.
  • the output switch SW12 is turned on by the output of the AND circuit AND 2 based on the negative signal of the output of the second register RG 2 and the output signal of the third register RG 3 to turn on the third register RG AND circuit with the negation signal of the 3rd output and the output signal of the 4th register unit RG4 turns on the output switch SW13 by the output of the AND 3 and the 4th register unit R
  • FIG. 10 shows the operation state of the switch-on signal 38 mosquitoes in the shift register 10? And energizing Suitsuchi SW2 1 to 24 from typing output Suitsuchi SW1 1 ⁇ SW14 'at that time.
  • FIG. 11 shows still another embodiment of the present invention, in which a buffer circuit 8 is provided between the output switching group 3 and the bias circuit 7, and the energizing switches SW2 1 to SW24 are provided.
  • the buffer amplifiers BF 1 to BF 4 are sequentially driven by the on signal of With regard to the drive capability of a buffer circuit having multiple buffer amplifiers, In the case of the finite drive capacity S of the buffer amplifier, it is advantageous for high speed operation that the connected load is small. Therefore, as shown in FIG. 12, the buffer circuit may be formed in a tree structure to reduce the load on the buffer amplifier BF per one.
  • FIG. 13 shows a configuration example when the buffer circuit 8 has a tree structure.
  • a buffer amplifier BF5 and an output switch SW15 are commonly provided on the output side of the output switches SW11 to SW14, and the output switch SW15 is used as an output circuit of the AND circuits AND2, AND3 and AND4. It is designed to switch by the output of OR circuit 0 R 1 as input.
  • the switch on signal SB is input to the energizing shift register 10.
  • the clock signal for performing the shift operation of each shift register 9, 10 is sequentially applied only to the register portion necessary for shifting each input signal SA, SB. I am trying to
  • FIG. 14 shows a configuration example of a drive system of the shift register 11 when the clock signal CK is applied only to the register unit necessary to shift the input signal SC.
  • the input signal SC is shifted across the two register units RG1 and RG2 of the shift register 11, and the input signal SC is shifted to the next register unit RG 2 and RG.
  • each output (31, Q 2 of the register section R Gl, 02 becomes “1”, so that each output of the OR circuit 0 R 1, OR 2, OR 3 is “1” respectively).
  • the clock signal CK is given only to the register parts RG 1, RG 2 and RG 3 through the AND circuit AND 1, AND 2 and AND 3.
  • each register unit consists of It is possible to effectively suppress the noise generated when inverting the lip lip according to the clock signal CK.
  • FIG. 15 for example, as shown in FIG. 15, a clock signal CK for causing the shift register 12 to perform the shift operation by dividing the group G 1 to G 4 into a predetermined number of register sections in the shift register 12.
  • eight register units RG 1 to RG 8 are set as one group G.
  • the output states of all the register sections RG 1 to RG 8 in the group G may not be monitored.
  • the input signal SC is 8
  • FIG. 17 when one register unit RG 1 to RG 8 exists, at least three output states of the register units RG 2, RG 4, and RG 6 of the eight register units RG 1 to RG 8 are By looking at it, it is possible to monitor whether the input signal SC is present at the block G or not. In this case, the circuit configuration can be simplified.
  • each sensor signal of each pixel comprising the light sensor circuit in the image sensor is time-sequentially read by energizing each in advance.
  • the sensor signal of the pixel is read out in a saturated state.
  • a buffer circuit for temporarily accumulating the sensor signal of each pixel is provided, or the sensor signal of each pixel is alternated using two shift registers. It is possible to read out the sensor signal of each pixel at high speed stably by a simple means without reading out while delaying.

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Abstract

光電変換素子に流れる光電流に応じたセンサ信号を生ずる光センサ回路を画素に用いたイメージセンサにおける各画素のセンサ信号を読み出す走査回路にあって、予め通電することによって各画素のセンサ信号を飽和させたうえで読み出す手段を設けて、イメージセンサから各画素のセンサ信号を高速に安定して読み出すことができるようにする。

Description

ィメージセンサの走査回路 技術分野
本発明は、 光電変換素子に流れる光電流に応じたセンサ信号を生ずる光センサ 回路を画素に用いたイメージセンサにおける各画素のセンサ信号を読み出す走査 回路に関する。
背景技術
従来、 図 1に示すように、 入射光 L明 sの光量に応じたセンサ電流を生ずる光電 変換素子としてのフォトダイオード P Dと細、 フォトダイオード P Dに流れるセン サ電流を弱反転状態で対数出力特性をもって電圧信号 V p dに変換させるトラン ジスタ Q 1と、 その電圧信号 V p dを増幅するトランジスタ Q 2と、'読出し信号 V sのパルスタイミングでもってセンサ信号 V oを出力するトランジスタ Q 3と からなる光センサ回路を画素に用いて、 対数出力特性をもたせることによってダ イナミックレンジを拡大して光信号の検出を高感度で行わせることができるよう にしたィメージセンサが開発されている （特開 2 0 0 0 - 3 2 9 6 1 6号公報参 照）
そのイメージセンサは、 その基本的な構成が、 例えば、 D 1 1〜D 4 4からな る 4 X 4の画素をマトリクス状に配設して、 主走査方向における各 1行分の画素 を画素行選択回路 1から順次出力される選択信号 L S 1〜L S 4によって選択し 図 2は、 図 1に示す光センサ回路を画素単位として、 画素をマトリクス状に複 数配設して、 各画素のセンサ信号 V 0の時系列的な読出し走査を行わせるように したイメージセンサの構成例を示している。
f その選択された画素行における各画素を、 画素選択回路 2から順次出力される 選択信号 D S 1〜D S 4によって出力用スィツチ群 3における各対応するスィッ チ S W 1 1〜 S W 1 4が逐次ォン状態にされることによつて各画素のセンサ信号 V oが時系列的に読み出されるようになつている。 図中、 4は各画素における前 記トランジスタ Q 1のゲート電圧 V G用電源であり、 6はドレイン電圧 V D用電 源である。 ここでは、 主走査方向における 1行分の各画素の出力側に基準抵抗 R 1〜R 4を介してバイァス電圧 + V c cを印加するバイァス回路 7を設けること によって、 各画素のセンサ信号 S 0を電圧信号 V 0として出力させるようにして いる。 そして、 撮影に先がけて、 各画素の寄生容量 Cにおける残留電荷の影響に よる残像の発生を抑制するべく、 図示しないコントローラの制御下で、 各画素の トランジスタ Q 1のドレイン電圧 V.Dを定常時のハイレベル Hからローレベル L に一時的に切り換えて初期化を行わせる電圧切換回路 5が設けられている。
画素行選択回路 1およぴ画素選択回路 2はそれぞれシフトレジスタからなり、 コントローラの制御下において互いに同期をとつて,駆動制御される。
図 3は、 そのイメージセンサにおける各部動作のタイムチャートである。 このような構成によるイメージセンサでは、 各画素のセンサ信号 V 0を読み出 すために出力用スィツチ S W 1 1〜S W 1 4をオンしても、 各画素の出力用トラ ンジスタ Q 3の電流容量が小さいために、 バイァス回路 7によつて規定された電 圧値に立ち上がるまでに時間を要してしまい、 時系列的に読み出される各画素の センサ信号がばらついてしまい、 高速での読出しを行わせることができないもの になっている。
そのため、 図 4に示すように、 出力用スィッチ群 3とバイアス回路 7との間に バッファ回路 8を設けて、 各画素における光電流に応じた寄生容量 Cの充電期間 中に、 先に各画素から出力したセンサ信号 V 0を各バッファ増幅器 B F 1〜B F 4にそれぞれ蓄積させるようにして、 高速での読み出しを行わせるようにするこ とが考えら 。
し力 し、 この場合、 全てのバッファ増幅器 B F 1〜： B F 4を動作状態にすると 、 消費電力力 s '大きくなつてしまう。 また、 従来、 2つのシフトレジスタを用いて、 交互にスィツチングすることに より 1画素分遅延させて固体撮像素子 （C C D) からなる画素の読出しを行わせ て、 高速化と出力の安定した画素の読出しを行わせるようにしたものが開発され ている （:特開平 9一 9 3 4 9 2号'公報参照） 。
解決しよ とする問題点は、 光電変換素子に流れる光電流に応じたセンサ信号 を生ずる光センサ回路を画素に用いたイメージセンサにあっては- 各画素のセン サ信号を読み出すに際して、 センサ信号が規定された電圧値に立ち上がるまでに 時間を要して、 時系列に読み出されるセンサ信号がばらついてしまい、 高速での 読み出しができないことである。
発明の開示
本発明は、 光電変換素子に流れる光電流に応じたセンサ信号を生ずる光センサ 回路を ¾素に用いたイメージセンサにおける各画素のセンサ信号を読み出す走査 回路にあって、 何ら各画素のセンサ信号を一時蓄積するバッファ回路を設けたり
、 2つのシフトレジスタを用いて各画素のセンサ信号を遅延させながら交互に読 み出しを行わせるようなことなく、 簡単な手段によつて各画素のセンサ信号を高 速に安定して読み出すことができるようにするべく、 予め通電することによって 各画素のセンサ信号を飽和させたうえで読み出す手段を設けるようにしている。 図面の簡単な説明
第 1図は、イメージセンサにおける画素単位となる光センサ回路の構成例を示 す電気回路図である。
第 2図は、光センサ回路を画素に用いたイメージセンサの基本的な構成例を示 す電気回路図である。 . '
第 3図は、図 4に示すイメージセンサにおける各部信号のタイムチャートであ る。
第 4図は、ィメージセンサの出力側にバッファ回路を設けて各画素のセンサ信 号の読出しの高速化を図るようにしたときの構成例を示す電気回路図である。 第 5図は、本発明によるイメージセンサの走査回路の一実施例を示す電気回路 図である。
第 6図は、その一実施例における通電用スィツチと出力用スィッチとの動作状 態の一例を1示すタイムチャートである。
第 7図は、本発明によるイメージセンサの走査回路の他の実施例を示す電気回 路図である。 第 8図は、本発明によるイメージセンサの走査回路のさらに他の実施例を示す電 気回路図である。
第 9図は、本発明によるイメージセンサの走査回路のさらに他の実施例を示す電 気回路図である。
第 1 0図は、.図 9の実施例におけるシフトレジスタにスィツチオン信号が入力し .てからの通電用スィツチと出力用スィツチとの動作状態を示すタイムチャートで あ "O o
第 1 1図は、本発明によるィメージセンサの走査回路のさらに他の実施例を示 す電気回路図である。 第 1 2図は、一般的なッリ一構造によるバッファ回路を示す電気回路図である o
第 1 3図は、本発明によるィメージセンサの走査回路のさらに他の実施例を示 す電気回路図 Iである。
第 1 4國は、入力信号をシフトさせるのに必要なレジスタ部のみにクロック信 号を与えるようにしたときのシフトレジスタの駆動系統の構成例を示す電気回路 図である。
第 1 5図は、入力信号をシフトさせるのに必要な複数のレジスタ部ごとに分け られたグループのみにクロック信号を与えるようにしたときのシフトレジスタの 駆動系統の構^例を示す電気回路図である。
第 1 6図は、その 1グループ分の一構成例を示す電気回路図である。
第 1 7図は、その 1グループ分の他の構成例を示す電気回路図である。 発明を実施するための最良の形態 本発明によるィメージセンサの走査回路は、 例えば図 2に示す構成からなるィ メージセンサにあって、 図 5に示すように、 各画素のセンサ信号の出力側に設け られたバイァス回路 7の基準抵抗 R 1〜 R 4に直列にそれぞれ通電用スィツチ S
W2 1〜S W 2 4を設けている。 そして、 図示しないコントローラの制御下で、 各画素のセンサ信号 V oを読み 出すのに先がけて、 専用に設けられたシフトレジスタ 1 0によって通電用スィッ チ SW21〜SW24を順次オン状態にする。 それにより、 比較的長い時間にわ たってバイアス回路 7の基準抵抗 R 1〜R 4にそれぞれバイアス電圧 +Vc。を 印加して、 各画素のセンサ信号を規定値にまで立ち上がった飽和状態する。 その 状態で画素選択用のシフトレジスタ' 9 (画素選択回路 2) によって出力用スイツ チ SW1 1〜SW14を順次オン状態にして、 各画素のセンサ信号 Voを時系列 的に読み出すようにしている。 図 6は、 そのときの通電用スィツチ SW2 1〜SW24と出力用スィツチ SW 1 1〜SW 1.4とにおける各スイッチングの動作状態を示している。 ここでは、 比較的長い T 1期間ハイレベルになっているスィッチオン信号 SBをシフトレジ スタ 10に与えて、 その各レジスタ部に T 2期間のずれをもってシフトさせてい くことにより各通電用スィツチ SW21〜SW24を順次ォン状態にするように している。 そして、 所定のタイミングをもって各画素のセンサ信号 V 0を読み出 すのに必要な T 2期間ハイレベルになっているスィツチ信号 S Aをシフトレジス タ 9に与えて、 各通電用スィッチ SW2 1〜SW24のオン期間 T 1の終りの期 間 T 2で出力用スィッチ S W 1 1〜 S W 14がそれぞれォン状態になるようにし ている。 '
図 7は、 画素群の上部に通電用スィッチ SW21〜SW24が設けられたバイ ァス回路 7およびシフトレジスタ 9を配し、 画素群の下部に画素選択用のシフト レジスタ 9およぴスィツチ SW1 1〜SW14からなる出力用スィツチ群 3を配 するようにしている。 また、 図 8は本発明の他の実施例を示しており、 ここでは出力用スィッチ群 3 とバイアス回路 7との間にバッファ回路 8を設けて、 通電用スィツチ SW21〜 SW24のスイッチングを行わせるシフトレジスタ 10によって各バッファ増幅 器 BF 1〜： BF 4の駆動を順次行わせるようにしている。 このような構成によれば、 各画素のセンサ信号 V 0の読出しをより高速に安定 して行わせることができる。 そして、 バッファ回路 8における各バッファ増幅器 BF 1〜BF4を同時ではなく順次に駆動しているので、 消費電力を有効に抑制 できるようになる。
また、 図 9は本発明のさらに他 実施例を示しており、 ここでは画素選択用の シフトレジスタ 9 (画素選択回路 2) を用いることなく、 通電用スィッチ SW2 1〜SW24のスィツチングを行わせるシフトレジスタ 10およびアンド回路 A ND 1〜 AND 4を設けるようにしている。 この構成にあって、 T 1期間ハイ.レベルになっているスィツチオン信号 SBを シフトレジスタ 10に与えて各レジスタ部において T 2期間のずれをもって順次 シフトさせていく。 そして、 第 2のレジスタ部 RG 2の出力によって通電用スィ ツチ SW21をオン状態にし、 以下第 3、 第 4、 第 5の各レジスタ部 RG 3、 R G4、 RG 5の出力によって通電用スィッチ SW22、 SW23, SW24を順 次オン状態にしていく。 また、 第 1のレジスタ部 RG 1の出力の否定信号と第 2 のレジスタ部 R G 2の出力信号とによるアンド回路 A N D 1の出力によって出力 用スィッチ SW1 1をオン状態にする。 以下、 第 2のレジスタ部 RG 2の出力の 否定信号と第 3のレジスタ部 RG 3の出力信号とによるアンド回路 AND 2の出 力によって出力用スィツチ SW12をオン状態にし、 第 3のレジスタ部 RG 3の 出力の否定信号と第 4のレジスタ部 RG4の出力信号とによるアンド回路 A N D 3の出力によって出力用スィツチ SW13をオン状態にし、 第 4のレジスタ部 R
G 4の出力の否定信号と第 5のレジスタ部 RG 5の出力信号とによるアンド回路 AND4の出力によって出力用スィツチ SW14をオン状態にしていく。 図 10は、 そのときのシフトレジスタ 10にスィッチオン信号 38カ?入力して からの通電用スィツチ SW2 1〜24と出力用スィツチ SW1 1〜SW14'との 動作状態を示している。
また、 図 1 1は本発明のさらに他の実施例を示しており、 ここでは出力用スィ ツチ群 3とバイアス回路 7との間にバッファ回路 8を設けて、 通電用スィツチ S W2 1〜SW24のオン信号によって各バッファ増幅器 BF 1〜BF4の駆動を 順次行わせるようにしている。 複数のバッファ増幅器を有するバッファ回路の駆動能力に関しては、 一つ当り のバッファ増幅器の駆動能力力 S有限の場合、 接続される負荷が小さい方が高速動 作には有利である。 そのため、 図 12に示すように、 バッファ回路をツリー構造 として、 一つ当りのバッファ増幅器 B Fの負荷を減らすようにすればよい。
図 13は、 バッファ回路 8をツリー構造としたときの構成例を示している。 こ こでは出力用スィツチ SW11〜SW14の出力側にバッファ増幅器 BF 5およ び出力用スィッチ SW15を共通に設けて、 その出力用スィッチ SW15をアン ド回路 AND2、 AND3、 AND 4の各出力信号を入力とするオア回路 0 R 1 の出力によってスイッチングするようにしている。 ' また、 本発明では、 画素選択用のシフトレジスタ 9にスィッチオン信号 S Aを 入力させてその入力信号 S Aを順次シフトさせていくに際して、 また通電用のシ フトレジスタ 10にスィツチオン信号 SBを入力させてその入力信号 SBを順次 シフトさせていくに際して、 各シフトレジスタ 9， 10のシフト動作を行わせる クロック信号を、 それぞれの入力信号 SA， SBをシフトさせるのに必要なレジ スタ部のみに逐次与えていくようにしている。
図 14は、 入力信号 SCをシフトさせるのに必要なレジスタ部のみにクロック 信号 C Kを与えるようにしたときのシフトレジスタ 11の駆動系統の構成例を示 している。 ' ' いま、 このような構成にあって、 例えばシフトレジスタ 11の 2つのレジスタ 部 RG1、 RG 2にわたつて入力信号 SCがシフトされており、 その入力信号 S Cを次のレジスタ部 RG 2、 RG 3にわたつてシフトさせる場合、 レジスタ部 R Gl、 02の各出カ(31、 Q 2がともに "1" となり、 それによりオア回路 0 Rl、 OR 2、 OR 3の各出力がそれぞれ " 1" となって、 アンド回路 AND 1 、 AND 2、 AND 3を通してクロック信号 CKがレジスタ部 RG 1、 RG2、 RG 3のみに与えられる。
したがって、 入力信号 SCをシフトさせるのに必要なレジスタ部のみにクロッ ク信号 CKを与えるようにすることにより、 従来のようにシフトレジスタ 11の 全てのレジスタ部に常時クロック信号 C Kを与えて駆動状態にしている場合に比 ベて、 消費電力を少なくすることができる。 そして、 各レジスタ部を構成するフ リップフ口ップをクロック信号 C Kに応じて反転動作させるときに発生するノィ ズを有効に抑制することができるようになる。 また、 本発明では、 例えば、 図 15に示すように、 シフトレジスタ 12におけ るレジスタ部の所定数をもってグループ G 1〜G 4に分けて、 そのシフトレジス タ 12のシフト動作を行わせるクロック信号 CKを入力信号 SCをシフトさせる のに必要なグループ GX、 G (X- 1) (X= l〜4) の各レジスタ部のみに与 えるようにしている。 ここでは、 図 16に示すように、 8つのレジスタ部 RG 1〜RG 8を 1つのグ ル一プ Gとしている。 また、 入力信号 S Cが連続している場合には、 図 16に示すように、 グループ G内における全てのレジスタ部 RG 1〜RG 8の出力状態を監視しなくともよい 例えば、 入力信号 S Cが 8つのレジスタ部 RG 1〜RG 8にわたつて存在する 場合、 図 17に示すように、 8つのレジスタ部 RG 1〜RG 8のうちのレジスタ 部 RG2、 RG4、 RG 6の少なくとも 3箇所の出力状態をみることによって、 そのプロック Gに入力信号 S Cが存在しているか否かを監視できる。 この場合に は、 回路構成を簡素化できるようになる。 ， 産業上の利用可能性 以上、 本発明によるイメージセンサの走査回路によれば、 イメージセンサにお ける光センサ回路からなる各画素のセンサ信号を時系列的に読み出すに際して、 予め通電することによって各画素のセンサ信号を飽和さ^：た状態で読み出すよう にしたもので、 何ら各画素のセンサ信号を一時蓄積するバッファ回路を設けたり 、 2つのシフトレジスタを用いて各画素のセンサ信号を交互に遅延させながら読 み出すようなことなく、 簡単な手段によって各画素のセンサ信号を高速に安定し て読み出すことができるようになる。

Claims

1 光電変換素子に流れる光電流に応じたセンサ信号を生ずる光 センサ回路を画素に用いたイメージセンサにおける各画素のセンサ信号を読み出 す走査回路において、 予め通電することによって各画素のセンサ信号を飽和させ たうえで読み出す手段を設けたことを特徴とするイメージセンサの走査回路。
2 各画素のセンサ信号の出力側にそれぞれセンサ信号を電圧値 請
に規定するバイァス回路を設け、 そのバイァス回路の基準抵抗にそれぞれ通電用 スィツチを介してバイアス電圧を印加するようにして、 各画素のセンサ信号の読 の
出しに先がけて通電用スィツチをォン状態にすることによりバイアス回路の基準 範
抵抗にバイァス電庄を印加してセンサ信号を飽和させるようにしたことを特徴と する請求項 1の記載によるィメージセンサの走査回路囲。
3 通電用スィッチをオン状態にしている通電期間の終りの期間 で、 出力用スィツチをォン状態にして画素のセンサ信号を読み出すようにことを 特徴とする請求項 2の記載によるイメージセンサの走査回路。
4 バイアス回路と出力用スィツチとの間にそれぞれバッファ回 路を設けたことを特徴とする請求項 2の記載に'よるイメージセンサの走査回路。
5 . シフトレジスタにスィツチオン信号を入力して、 そのスイツ チオン信号をシフトさせていきながら出力用スィツチまたは通電用スィツチを順 次オン状態にしていくようにしたうえで、 そのシフトレジスタのシフト動作を行 わせるクロック信号を、 スィツチオン信号をシフトさせるのに必要なレジスタ部 のみに与えるようにしたことを特徴とする請求項 3の記載によるイメージセンサ の走 回路。
6 シフトレジスタにスィッチオン信号を入力して、 そのスイツ チオン信号をシフトさせていきながら出力用スィツチまたは通電用スィツチを順 次ォン状態にしていぐようにしたうえで、 そのシフトレジスタにおけるレジスタ 部の所定数をもってグループィヒし、 そのシフトレジスタのシフト動作を行わせる クロック信号をスィツチオン信号をシフトさせるのに必要なグループの各レジス とを特徴とする請求項 3の記載によるイメージセ
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