WO2004109923A1 - プログラマブルデバイスのコンフィグレーション方法及びその回路 - Google Patents

プログラマブルデバイスのコンフィグレーション方法及びその回路 Download PDF

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WO2004109923A1
WO2004109923A1 PCT/JP2003/007097 JP0307097W WO2004109923A1 WO 2004109923 A1 WO2004109923 A1 WO 2004109923A1 JP 0307097 W JP0307097 W JP 0307097W WO 2004109923 A1 WO2004109923 A1 WO 2004109923A1
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WO
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configuration
data
memory
fpga
configuration data
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Application number
PCT/JP2003/007097
Other languages
English (en)
French (fr)
Inventor
Keiji Nibe
Original Assignee
Fujitsu Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Fujitsu Limited filed Critical Fujitsu Limited
Priority to PCT/JP2003/007097 priority Critical patent/WO2004109923A1/ja
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Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/4401—Bootstrapping
    • G06F9/4411—Configuring for operating with peripheral devices; Loading of device drivers

Definitions

  • the present invention relates to a method for configuring a programmable device and a circuit thereof.
  • the present invention relates to configuration control used for transfer control, write control, and the like of circuit data of a plurality or a plurality of types of programmable devices and programming data.
  • FPGA Field Programmable Gate Array
  • D-SP Digital Signal Processor
  • PLL Phase Locked Loop
  • FIG. 1 (A) shows the boot execution process of the DSP device
  • Figure 1 (B) shows the configuration execution process of the FPGA device
  • Figure 1 (C) shows the configuration execution process of the PLL device.
  • the DSP device 2 boots as a general operation, with the DSP device 2 acting as a master and using a DMA (Direct Memory Access) function to execute a dedicated ROM (Read-Only Memory) Loads boot data from DSP 4 into DSP device 2.
  • This boot data is loaded after the reset of the DSP device 2 by the control IC (Integrated circuit) 6 is released, and the dedicated ROM address Starting with address 0 in sequence, the DSP device 2 executes the program after loading is completed.
  • the configuration of the FPGA device shown in FIG. 1B shows a case where three FPGA devices 8, 10, and 12 are configured using one dedicated ROM 14.
  • the control IC 16 connected between ROM4 and FPGA devices 8, 10 and 12 transfers the configuration data of multiple FPGA devices 8, 10 and 12 from dedicated ROM 14 in order.
  • the switching of each FPGA device 8, 10 and 12 is performed by the chip select signal.
  • the PLL setting value is read from the dedicated ROM 20 from the control IC 22 and the serial Transfer data to PLL device 18.
  • the format and transfer method of the configuration data differ depending on the configuration device, and therefore, the dedicated ROMs 4, 14, 20, and the control ICs 6, 16, Therefore, in such a system, if a circuit change was requested for a DSP device, FPGA device, PLL device, etc. after the completion of hardware design, a programmable device It was necessary to update data for multiple dedicated ROMs implemented for each.
  • a signal processing device and a program loading method disclosed in Japanese Patent Application Laid-Open No. Hei 9-231 085 store an initial program loading program and a plurality of programs in an EPROM, Set the storage range of each program in the program to be loaded, connect the EPROM with a plurality of digital signal processors via a bus, and provide a numbering circuit that provides a program selection signal to each digital signal processor.
  • a bus control circuit that manages the bus ownership for each digital signal processor is installed,
  • a generator circuit for generating a reset signal for initializing the system is installed.
  • the processor itself and the EROM can be physically separated, and if the program for the program opening needs to be changed, the program for the initial program loading of the storage device can be changed.
  • a personal computer is activated in a personal computer having one or more memory card interface slots that can use a memory card.
  • the system includes a computer, a battery in the computer itself, and a means for transferring data to a specific area of the backup memory. The change of the BIOS is made possible simply by changing the memory and force.
  • one FPGA is specified from a plurality of FPGAs by an FPGA control unit, and is controlled by a ROM control unit.
  • An image processing algorithm hardware that selects arbitrary circuit information from a plurality of circuit information of the image processing algorithm stored in the ROM and executes reconfiguration on the specified FPGA based on the selected circuit information. Is being processed.
  • the configuration method of the communication device and the FPGA described in Japanese Patent Application Laid-Open No. 2002-314579 has a common unit having a processor in the communication device and an extension unit provided according to the extension function.
  • the common part is composed of an FPGA device, and has an extended NP interface part for converting data transmitted and received between the extended part and the processor into a format corresponding to each processing form.
  • the company said that it would be possible to reduce the number of components without deteriorating the performance, reliability, or expandability of the device.
  • the configuration of multiple types of programmable devices differs in the format data transfer method of configuration data, and the configuration data cannot be stored in one ROM.
  • improper data may be written if ROM data is written on-board.
  • the signal processing device and the program loading method disclosed in Japanese Patent Application Laid-Open No. Hei 9-231 085 only disclose the initial loading of a digital signal processor. You cannot do a gray sill.
  • the personal computer disclosed in Japanese Patent Application Laid-Open No. Hei 4-88432 stores initial loading data in a memory card, but does not disclose the configuration of a plurality of types of programmable devices. Absent.
  • the configuration interface for FPGA described in Japanese Patent Application Laid-Open No. 2000-27981 only targets a plurality of FPGAs, and a plurality of programmable denos. It does not configure the chair.
  • the configuration data is transferred from the EEPROM to the FPGA in the common part, and does not configure multiple types of programmable devices. Disclosure of the invention
  • the present invention has been made in view of the above problems, and has as its object to provide a configuration method of a programmable device and a circuit therefor that solve the above problems.
  • a more specific object of the present invention is to provide a configuration method and a circuit for realizing an efficient and high-quality configuration for a programmable device.
  • a method for configuring a programmable device is a method for configuring a plurality of types of programmable devices that require configuration data of different formats, and is compatible with each programmable device.
  • a plurality of types of configuration data to be stored are stored in a memory
  • a programmable device to be configured is sequentially selected from a plurality of programmable devices associated with the memory, and the configuration data is stored in a selected programmable device.
  • the configuration data selected from the above is transferred from the memory.
  • the configuration includes various settings such as function settings of various devices, software settings and changes thereof, and the configuration data is information necessary for the settings.
  • an arbitrary programmable device is sequentially selected from a plurality of programmable devices, configuration data corresponding to the programmable device is selected, configuration data is selected from a memory, and the configuration data is transferred to the programmable device.
  • the migration is performed.
  • identification data is stored in the memory together with the configuration data of the programmable device, and the address and format of the configuration data are read from the identification data read from the memory.
  • the configuration data may be transferred to the programmable device upon recognizing one configuration.
  • the programmable device may be configured to be one or more of a signal processing processor, a programmable gate array, and a phase locked loop.
  • a configuration may be adopted in which it is determined whether or not configuration data stored in the memory is compatible, and the configuration data is transferred based on the determination result.
  • Such a configuration prevents improper configuration and enhances the reliability of the configuration process.
  • a configuration circuit for a programmable device is a configuration circuit for a plurality of types of programmable devices that require configuration data of different formats, A memory for storing configuration data, a control unit for sequentially selecting a programmable device for performing configuration processing from a plurality of programmable devices, and transferring the configuration data from the memory to the selected programmable device; It is configured to have
  • the memory stores identification data together with the configuration data
  • the control unit determines an address of the configuration data from the identification data read from the memory.
  • the configuration may be such that the format is recognized and the configuration data is transferred to the programmable device.
  • control unit recognizes an identification ID of a package or an apparatus in which the programmable device is mounted, and determines whether or not configuration data stored in the memory matches. And, based on this determination, A configuration in which configuration data is transferred may be adopted.
  • the memory may be configured with a memory force detachable from a package.
  • FIG. 1 (A) is a professional / soc diagram showing the DSP boot execution process.
  • FIG. 1B is a block diagram showing the configuration execution processing of the FPGA.
  • FIG. 1 (C) is a block diagram showing the PLL configuration execution processing.
  • FIG. 2 is a block diagram showing a configuration method of a programmable device and a circuit thereof according to the first embodiment of the present invention.
  • FIG. 3 is a block diagram illustrating a configuration example of the control unit.
  • FIG. 4 is a block diagram showing a configuration example of a memory address control unit in the control unit.
  • Figure 5 shows the configuration of the slot ID data controller and PLL data controller in the controller. It is a block diagram showing an example.
  • FIG. 6 is a block diagram showing a configuration example of the FPGA data control unit and the DSP data control unit in the control unit.
  • FIG. 7 is a diagram showing an address map of the memory card.
  • FIG. 8 is a diagram showing an address map of the memory card.
  • FIG. 9 is a flowchart showing a configuration process of the programmable device.
  • FIG. 10 is a flowchart showing a configuration process following the flowchart of FIG.
  • FIG. 11 is a timing chart showing slot ID data control.
  • FIG. 12 is a timing chart showing PLL data control.
  • FIG. 13 is a timing chart showing PLL device configuration data.
  • FIG. 14 is a timing chart showing the PLL data format conversion.
  • FIG. 15 is a timing chart showing FPGA data control.
  • Figure 16 is an evening chart showing FPG A device configuration data.
  • FIG. 17 is a timing chart showing the FPGA data format conversion.
  • FIG. 18 is a timing chart showing the DSP data control.
  • FIG. 19 is a diagram showing a portable terminal according to the second embodiment of the present invention.
  • FIG. 20 is a diagram illustrating a configuration of a mobile terminal.
  • FIG. 21 is a diagram showing a PDA according to the third embodiment of the present invention. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. Figure 2 shows an overview of the configuration circuit.
  • the programmable device section 30 is a circuit section provided with a plurality of programmable devices, and constitutes a part of a communication device (not shown) and other processing devices, and is composed of, for example, one printed circuit board.
  • the programmable device section 30 includes a plurality of types of programmable devices that require configuration data having different formats, such as a PLL device 32 (hereinafter referred to as “PLL 32”).
  • FPGA device (# 1) 3 4 (hereinafter referred to as “FPGA3 4”), FPGA device (1 * 2) 36 (hereinafter referred to as “FPGA36”), FPG A device (# 3) 38 (hereinafter “FPGA3”) It has a control unit 42 for executing the configuration processing together with the DSP device 40 (hereinafter referred to as “DSP 40”).
  • the PLL 32 is a phase synchronization circuit used for a synthesizer or the like, and has a program memory.
  • FPGAs 34, 36, 38 are programmable gate arrays that include storage elements.
  • the DSP 40 is a signal processing microprocessor specializing in digital signal processing, and includes a program memory.
  • the control unit 42 includes, for example, a microphone and a mouth chip. In this case, the control unit 42 executes configuration processing of the PLL 32, FPGAs 34, 36, 38, and DSP 40, and executes the processing.
  • a memory for storing configuration data for example, configuration data is received from a memory card 44. Since there is one or more programmable devices and a plurality of types, the stored configuration data corresponds to the programmable device that executes the configuration.
  • the memory card 44 is, for example, configured to be detachable from a socket installed on a printed circuit board constituting the programmable device section 30, and the configuration data of the programmable device is processed by information processing means such as a personal computer. It has been written in advance. In this case, configuration data corresponding to PLL 32, FPGAs 34, 36, 38, and DSP 40 are stored as programmable devices that execute configuration.
  • control unit 42 sequentially selects the programmable devices to be configured and transmits the configuration data from the memory card 44. Transfer according to the format of the configuration data of the programmable device. Specifically, a control signal is output from the control unit 42 to the PLL 32, FPGAs 34, 36, 38, and DSP 40, and the configuration data received from the memory card 44 is selected in advance. The data is transferred to the PLL 32, FPGAs 34, 36, 38, and DSP 40 according to the configuration data format, and PLL 32, FPGAs 34, 36, 38, DSP 40 Outputs a configuration completion signal to the control unit 42.
  • control signals for the PLL 32, FPGA 34, 36, 38, and DSP 40 and the configuration completion signal from the PLL 32, FPG A 34, 36, 38, and DSP 40 are used.
  • the configuration processing is controlled, and the configuration of PLL 32, FPGA 34, 36, 38, and DSP 40 is executed in order. According to such a sequential process, an access function of a memory such as a memory card which cannot simultaneously access a plurality of addresses is captured.
  • FIGS. 3 is a configuration example of the control unit 42 for executing the configuration process
  • FIG. 4 is a configuration example of the memory capacity door address control unit
  • FIG. 5 is a solid state identification (slot) ID data control unit and a PLL data unit
  • 6 shows a configuration example of the FPGA data control unit and the DSP data control unit.
  • the control unit 42 includes a memory address control unit 46, a slot ID data control unit 48, a PLL data control unit 50, an FPGA data control unit 52, a DSP data control unit 54, and a status control unit.
  • the memory card address control section 46 includes, for example, a memory card address counter 58, each DSP boot address conversion section 60 and an address selector 62, as shown in FIG. That is, each address counter load signal output from the slot ID data control section 48, the PLL data control section 50 or the FPGA data control section 52, and the address offset output from the slot ID data control section 48.
  • the information is received by the memory address counter 58, and the memory card address control is performed.
  • Each DSP boot address information output from the DSP 40 is received by each DSP boot address conversion unit 60, and the address conversion is performed.
  • Adre The selector 62 sends each DSP address output from the DSP data control unit 54 and receives an output permission signal, and selects an address of the memory card 44.
  • the slot ID data control section 48 includes a slot ID counter 64, an address offset information slot ID data reading section 66, and a slot ID comparison section 68.
  • the slot ID counter 64 receives the slot ID counter trigger signal output from the status control unit 56, outputs the address counter input signal to the memory address address register 58, and outputs the signal to the slot ID comparison unit 68. Outputs slot ID comparison timing signal.
  • the address offset information slot ID data reading section 66 outputs the address offset information to the memory card address counter 58, reads the memory card data from the memory card 44, and outputs the data to the slot ID comparison section 68.
  • the slot ID comparing section 68 outputs the slot ID data output from the memory card 44 and the address offset information slot ID data reading section 66 based on the slot ID comparison timing signal output from the slot ID counter 64. It compares the output slot ID data and outputs a slot ID comparison result signal to the status control unit 56 as a result. That is, in the slot ID comparing section 68, the format of the slot ID representing the individual identification and the format of the memory ID data slot ID are converted, and then the slot ID is compared.
  • the PLL data control unit 50 includes a PLL counter 70 and a PLL data format conversion unit 72.
  • the PLL counter 70 receives a PLL counter trigger signal from the status control unit 56, outputs an address counter load signal to the memory address address control unit 46, and outputs a PLL configuration to the PLL data format conversion unit 72.
  • a PLL data transfer completion signal is output to the status controller 56.
  • the PLL data format converter 72 converts the format of the memory card data of the memory card 44 according to the PLL configuration data transfer timing signal given from the PLL counter 70, and obtains the PLL configuration data. And outputs PLL setting data to the PLL 32. Therefore, the PLL data control unit 50 controls the transfer of the PLL configuration data. Control is performed, and the format conversion of memory read data to PLL data is performed.
  • the FPGA data controller 52 includes an FPGA counter 74 and an FPGA data format converter 76.
  • the FPGA counter 74 receives an FPGA counter trigger signal from the status control unit 56, outputs an address counter input signal to the memory card address control unit 46, and outputs an FPGA counter trigger signal to each of the FPGAs 34, 36, and 38. Outputs the circuit data initialization signal and each FPGA chip select signal, receives each FPGA initialization complete signal and each FPGA configuration complete signal from each FPGA 34, 36, 38, and converts the FPGA data format.
  • An FPGA configuration data transfer timing signal is given to the unit 76, and when the FPGA data transfer is completed, an FPGA data transfer completion signal is output to the status control unit 56.
  • the FPGA data format conversion unit 76 converts the format of the memory capacity of the memory card 44 according to the FPGA configuration data transfer timing signal given from the FPGA counter 74, and Outputs configuration data to FPGAs 34, 36, 38. Therefore, the FPGA data control section 52 controls the transfer of the FPGA configuration data and performs the memory operation so that the configuration is performed serially for a plurality of FPGAs 34, 36, 38. Format data is converted to FPGA data.
  • the DSP data control unit 54 includes a DSP boot control unit 78, etc., which controls the transfer of DSP boot data, such as the output of a DSP reset signal and its release signal, and the memory capacity. Address conversion and memory card data format conversion are performed.
  • each trigger signal is sent to the slot ID data control unit 48, the PLL data control unit 50, the FPGA data control unit 52, and the DSP data control unit 54.
  • a configuration complete signal is received from the slot ID data control unit 48, PLL data control unit 50, FPGA data control unit 52, DSP data control unit 54, and multiple programmable devices are serialized. Control for performing configuration Is
  • FIGS. 7 and 8 show an address map of the memory card 44.
  • the memory card 44 stores ID data, PLL configuration data as PLL clock, PLL data, PLL enable data, FPGA configuration data corresponding to four sets of FPGA devices, and DSP configuration.
  • DSP boot data is stored with a given address. 7 and 8, the upper column shows the number of bits, and the left column shows the address.
  • FIGS. 9 and 10 show flowcharts of the configuration of the programmable device in the programmable device unit 30 shown in FIG. This flowchart shows the signal flow and the state transition.
  • step S1 When the power is turned on (step S1), a slot ID counter trigger signal is transmitted from the status control unit 56 (step S2), and the signal is added to the slot ID counter 64. A signal is output (step S3), and an address counter load signal is output from the memory card address control unit 46 by the slot ID address load signal (step S4).
  • a slot ID comparison timing signal is generated in the slot ID counter 64 (step S5).
  • the slot ID comparison section 68 compares the slot ID with the slot ID from the address offset information slot ID data reading section 66 (step S6), and outputs the slot ID comparison result signal. Is generated, and this slot ID comparison result signal is applied to the status control unit 56.
  • the status control unit 56 receives the slot ID comparison result signal (step S7), and in this case, generates a PLL count trigger signal (step S8). This PLL counter signal is applied to the PLL counter 70, and the PLL counter 70
  • step S9 Three An LL data address load signal is generated (step S9), and the memory counter address control section 46 outputs an address counter load signal by the PLL data address load signal (step S10).
  • a PLL configuration data transfer timing signal is generated in the PLL counter 70 (step S11). Then, the PLL data format conversion section 72 receives the PLL configuration data transfer timing signal, and executes PLL data format conversion (step S12).
  • the PLL counter 70 generates a PLL data transfer completion signal and outputs it to the status control unit 56 when the PLL data transfer is completed after the output of the PLL configuration data transfer timing signal.
  • the status control unit 56 receives the PLL data transfer completion signal (step S13) and generates an FPGA counter trigger signal (step S14).
  • an FPGA data address read signal is generated in the FPGA counter 74 (step S15), and based on the FPGA data address load signal, an address count is performed.
  • An evening load signal is generated and sent to the memory card address controller 46 (step S16).
  • the FPGA counter 74 generates an FPGA initialization signal based on the FPGA data address load signal (step S17), and sends it to the FPGAs 34, 36, and 38.
  • the FPGAs 34, 36, and 38 perform initialization. Done.
  • an FPGA initialization completion signal is sent from the FPGAs 34, 36, and 38.
  • the FPGA counter 74 receives this FPGA initialization completion signal (step S18)
  • the FPGA 34, 36, 38 On the other hand, an FPGA chip select signal is transmitted (step S19), and an FPGA configuration data transfer timing signal is generated (step S20).
  • the FPGA data format conversion unit 76 Based on the FPGA configuration data transfer timing signal, the FPGA data format conversion unit 76 performs the FPGA configuration data format conversion (step S21) and the configuration after the format conversion.
  • FPGA 34, 36, 38 configuration processing is executed.
  • an FPGA configuration completion signal is transmitted from the FPGA 34, 36, 38, and when the FPGA counter # 4 receives each FPGA configuration completion signal (step S22), an FPGA data transfer completion signal is generated.
  • a DSP boot trigger signal is generated (step S24), and the DSP boot trigger signal that has received the DSP boot trigger signal is received.
  • the control unit 78 generates a DSP reset release signal (step S25), generates a DSP address transmission permission signal (step S26), and receives the DSP address transmission permission signal from the memory card address control unit.
  • DSP address conversion is performed (step S27).
  • the devices of the PLL 32, the FPGAs 34, 36, 38, and the DSP 40 are configured by the configuration data converted into a predetermined format. .
  • FIG. 11 is a timing chart for slot ID data control
  • Fig. 12 is a timing chart for PLL data overnight control
  • Fig. 13 is a timing chart showing PLL device configuration data
  • Fig. 14 is P Timing chart showing LL data format conversion
  • Fig. 15 shows timing chart showing FPGA data control
  • Fig. 16 shows timing chart showing FPGA device configuration data
  • Fig. 17 shows FPGA data format conversion.
  • FIG. 18 shows a timing chart of the DSP data control.
  • FIG. 11 (A) is the clock signal, (B) is the slot ID counter trigger signal, (C) is the slot ID address counter load signal, (D) is the memory address, and (E) is Memory card data after format conversion, (F) is slot ID, (G) is slot ID comparison timing signal, (H) is slot ID comparison result signal, (I) is PLL address offset signal, J) indicates the FPGA [1] address offset signal, and (K) indicates the DSP address offset signal.
  • This slot ID data control is an operation time chart of the slot ID data control unit 48, and shows a case where a memory card of 1 MX16 bit is read-accessed. In other words, this is the case where the individual identification (slot) ID data is written to the address 0x000000 of the memory data.
  • the data is compared with the slot ID sent from the package side, and the slot ID is compared. Determine if the match or mismatch. Since the time from address transmission to data output is not determined by the characteristics of the memory card 44, the output timing of the slot ID comparison timing signal and the like are determined by the characteristics of the memory card 44.
  • the address of the memory card data 0X00001 0 to 0X00001F indicates to which address the data for PLL configuration, the data for FPGA configuration, and the data for DSP boot are stored.
  • address offset information is read from each device, ie, PLL 32, FPGAs 34, 36, 38, and DSP 40, and the offset address is transferred to the memory card address control unit 46.
  • the memory card address control unit 46 generates a memory card address based on the address offset information and an address counter load signal from each control unit 48, 50, 52, 54.
  • the offset address of the PLL configuration data is, for example, 0x000100
  • the offset address of the first FPGA configuration data is, for example, 0x100000
  • the second is 0x30000
  • the fourth is 0x500000
  • the fourth is 0x700000
  • the DSP boot data is 0XA00000.
  • (A) is a clock signal
  • (B) is a PLL counter trigger signal
  • (C) is a PLL address counter load signal
  • (D) is a memory card address
  • (E) is after formatting.
  • (F) shows a PLL data transfer completion signal.
  • this PLL data control is a time chart corresponding to the PLL data control unit 50, and shows a case in which PLL data is written from the memory card address 0 x 00 0 100 to O x OOO l FE.
  • the PLL configuration is started by the PLL counter trigger signal, the format conversion of the PLL configuration data is performed, and the setting data of the PLL 32 is output.
  • the configuration data of the PLL device shown in FIG. 13 shows the PLL clock
  • (B) shows the PLL data
  • (C) shows the PLL enable.
  • the PLL configuration data includes a PLL clock as a clock signal serving as a reference for configuration, PLL data as data for performing configuration, and PLL configuration data.
  • a PLL enable indicating the end timing of the session. That is, since the timing of sending the PLL clock and the PLL enable differs depending on the PLL 32, the data stored in the memory card 44 needs to be format-converted according to each format.
  • Figure 14 shows this PLL data format conversion, where (A) is a clock signal, (B) is a PLL counter trigger signal, (C) is a PLL address counter load signal, (D) is a memory card address, E) is the memory card data before format conversion [15: 3], (F) is the memory card data before format conversion [2], (G) is the memory card data before format conversion [1], ( H) is the memory card data before format conversion [0], (I) is the PLL clock after format conversion, (J) is PLL data after format conversion, and (K) is after format conversion. 2 shows the PLL enable of the above. In this format conversion method, the data stored in the memory card 44 is converted into the format of the PLL 32 and the data is transferred.
  • FIG. 15 (A) is a clock signal, (B) is an FPGA counter trigger signal, (C) is an FPG A circuit data initialization signal, (D) is an FPGA initialization completion signal, and (E) Is the FPGA address counter load signal, (F) is the memory card address, (G) is the memory card data after format conversion, (H) is the FPGA [1] chip select signal, and (I) is the FPGA [1].
  • FPGA [1] data is written from memory address 0x100000 to 0X2FFFFE
  • FPGA [2] data is written from memory address 0x300000 to 0X4FFFFE
  • the FPGA [3] data is written from memory card address 0 X 50 0000 to 0 X 6 FFFFE
  • the FPGA [4] data is written from memory card address 0 x 70 0000 to 0 x 8 FFFFE.
  • the operation of the FPGA configuration is to send each FPGA circuit data initialization signal by the FPGA counter trigger signal, and then receive the FPGA initialization completion signal from FPGA34, 36, 38, etc.
  • Outputs the address signal of the address counter increments the memory address address counter, outputs the address to the memory card 44, reads the FPGA configuration data from the memory card 44, and performs format conversion. And output to each FPGA.
  • the FPGA chip select signal is activated in order with the configuration completion signal of each FPGA 34, 36, 38, etc. as a trigger, and data is transmitted to serial.
  • FIG. 16 shows an example of the FPGA device configuration data.
  • FIG. 16A shows the FPGA clock
  • FIG. 16B shows the FPGA data [7: 0]
  • FIG. 16C shows the FPGA chip select signal.
  • the configuration data format that enables the fastest configuration of the FPGA 34, 36, 38, etc. is used because the FPGA clock is used as a clock signal as a reference for the configuration, and the configuration is performed. It is composed of FPGA data (for example, 8-bit width), which is the data of FPGA, and FPGA chip select signal, which is an enable signal of FPGA configuration.
  • FIG. 17 shows the detailed operation of the format conversion (parallel Z serial processing), (A) is a clock signal, (B) is an FPGA address counter load signal, and (C) is Memory card address, (D) is the memory card data before format conversion [15: 8], (E) is the memory card data before format conversion [7: 0], and (F) is the data after format conversion.
  • FPG A clock (G) shows FPGA data [7: 0] after format conversion
  • (H) shows FPGA chip select signal after format conversion.
  • (A) is a clock signal
  • (B) is a DSP boot trigger signal
  • (C) is a DSP reset release signal
  • (D) is a DSP address transmission enable signal
  • (E) is a DSP boot address.
  • (F) shows a memory card address
  • (G) shows DSP boot data, which is memory data.
  • This DSP data control is a time chart corresponding to the DSP data control unit 54, and shows a case in which, for example, a memory address is written from 0xAO 0000 to 0xBFFFFE.
  • the DSP boot data is, for example, 2 Mbite
  • the reset of the DSP 40 is released by the DSP boot trigger signal to start the DSP 40 direct memory access (DMA) transfer.
  • the DSP reset release signal is formed by the transition of the reset signal from H (high) level to L (low) level, as shown in Figure 18 (C).
  • the DSP address transmission enable signal is actively output, and the address of the DSP 40 after the address conversion is output to the memory card address. By such processing, the configuration of the DSP 40 is executed.
  • the configuration of all devices in a package in which a plurality of programmable devices are mounted can be performed with a single memory card 44 having a minimum necessary capacity.
  • FIG. 19 shows a mobile phone terminal according to the second embodiment
  • FIG. 20 shows a configuration of the mobile phone terminal.
  • a display portion 84 is foldably attached to the terminal body portion 82 via a hinge portion 83, and the terminal body portion 82 has an input portion 86 composed of a keyboard switch.
  • a microphone 88 and the like are provided, and a slot 90 is formed on a side portion, and a memory card 44 is attached and detached.
  • the display unit 84 is provided with an LCD display 92, and a speaker 94, a camera 96, and the like.
  • Such a mobile phone terminal 80 includes, for example, as shown in FIG. 20, a transmission / reception unit 98, a baseband signal processing unit 100, a control unit 42, and the like. Antenna 102 for both transmission and reception is installed.
  • the transmission / reception unit 98 is a radio unit for transmitting and receiving a radio frequency signal modulated with an audio signal and a video signal.
  • a PLL 32 is installed as a component device of the frequency synthesizer unit.
  • the baseband signal processing unit 100 performs various signal processing such as baseband signal processing, and the FPGAs 34, 36, 38, and DSP 40 as programmable devices that are constituent devices of the baseband signal processing unit 100. is set up.
  • the control unit 42 controls the transmission / reception unit 98 and the baseband signal processing unit 100, fetches input data from the input unit 86, and displays images on the LCD display 92.
  • the PLL 32, the FPGA 34.36, 38, and the SP 40 are configured using the plurality of types of configuration data stored in the memory card 44.
  • the configuration data is read from the memory card 44 and the configuration of each programmable device is read.
  • the configuration can be performed, and various environment settings such as changing functions and adding functions can be speeded up without changing existing hardware.
  • FIG. 21 shows an information processing terminal according to the third embodiment.
  • the information processing terminal 104 is, for example, a PDA (Personal Digital Assistant).
  • An LCD display 108 is arranged at the center of the main body 106, and an input unit 110 is arranged below the LCD. Further, a slot 112 is provided on the side, and a memory card 44 is attached and detached.
  • the PLL 32, FPGAs 34, 36, 38, DSP 40, and the like are mounted as the programmable devices described above, and are controlled by the configuration control of the control unit 42.
  • the configuration data is read from the memory card 44, and the PLL 32, the FPGA 34.36, 38, and the DSP 40 can be configured.
  • various environment settings such as a function change or a function addition for the information processing terminal 104 can be quickly performed without changing the existing hardware. Can be achieved.
  • PLLs, FPGAs, and DSPs have been exemplified as programmable devices.
  • the programmable device configuration method and its circuit of the present invention can be used for the configuration of programmable devices other than these devices. It is not limited to the embodiment.
  • a memory card has been exemplified as a configuration data storage unit
  • various types of memory other than a memory card can be used as the configuration data storage unit in the present invention. It is not limited to memory cards.
  • the information processing terminal 104 has been described by exemplifying the mobile phone terminal 80 and the PDA.
  • the present invention is applicable to various devices including a programmable device, such as a communication device and an information processing device. You can do it.
  • a programmable device such as a communication device and an information processing device. You can do it.
  • the most preferred embodiments and the like of the present invention have been described.
  • the present invention is not limited to the above description, but is described in the claims or the best mode for carrying out the invention. It is needless to say that various modifications and changes can be made by those skilled in the art based on the gist of the invention disclosed in the above, and such modifications and changes are included in the scope of the present invention.
  • configuration can be performed for all devices using the configuration of all devices stored in the memory. It is useful.
  • the present invention is useful because a proper configuration can be implemented for a plurality of programmable devices, and an inappropriate configuration can be prevented.

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Abstract

フォーマットの異なるコンフィグレーションデータを用いるプログラマブルデバイスのコンフィグレーション制御に関し、プログラマブルデバイスに対する効率的で高品質のコンフィグレーションを実現するコンフィグレーション方法及びその回路を提供する。フォーマットの異なるコンフィグレーションデータを必要とする複数種のプログラマブルデバイス（ＰＬＬデバイス３２、ＦＰＧＡデバイス３４、３６、３８、ＤＳＰデバイス４０）のコンフィグレーション方法であって、各プログラマブルデバイスに対応する複数種のコンフィグレーションデータをメモリ（メモリカード４４）に格納し、該メモリと連係させた複数のプログラマブルデバイスからコンフィグレーションを行うプログラマブルデバイスを順次に選択し、選択されたプログラマブルデバイスに、前記コンフィグレーションデータの中から選択したコンフィグレーションデータをメモリより転送する構成である。

Description

プログラマブルデバイスのコンフィグレーション方法及びその回路 技術分野
本発明は、 複数又は複数種のプログラマブルデバイスの回路データやプログラ ミングデ一夕の転送制御や書込み制御等に用いるコンフィグレーション制御に関 明
し、 携帯端末や情報端末等の各種装置に内蔵される例えば、 FPGA (Field Pr ogrammable Gate Array ) デノ《イス、 D田SP (Digital Signal Processor; デノ イス、 PLL (Phase Locked Loop ) デバイス等、 各種のプログラマブルデバィ スのコンフィグレーション方法及びその回路に関する。
通信システム等の各種の分野においては、 商品サイクルが短く、 より高度なシ ステムをより短期間に開発することが要請されている。 そこで、 DSPデバイス 、 FPGAデバイス、 P LLデバイス等のプログラマブルデバィスが利用され、 ハード設計が完了した後のシステムの機能の改善要求に対しては、 ハードの新規 開発を経ることなく、 プログラマブルデバイスのコンフィグレーションデータや プログラムを書き換えて対応する方法が採られる。 背景技術
DSPデバイス、 FPGAデバイス、 PLLデバイス等のプログラマブルデバ イスに対するコンフィグレーションについて、 図 1を参照して説明する。 図 1 ( A) は DS Pデバイスのブート実行処理、 図 1 (B) は FPGAデバイスのコン フィグレーシヨン実行処理、 図 1 (C) は PLLデバイスのコンフィグレーショ ン実行処理を示している。
DS Pデバイス 2のブート実行は、 図 1 (A) に示すように、 一般的な動作と して D S Pデバイス 2がマスターとなり、 DMA (Direct Memory Access) 機能 を用いて、 専用 ROM (Read-Only Memory) 4からブートデータを D S Pデバイ ス 2にロードする。 このブートデータのロードは制御 I C (Integrated circuit ) 6による DS Pデバイス 2のリセッ ト解除後に行われ、 専用 ROMアドレスの 0番地から順に口一ドを開始し、 ロード完了後に D S Pデバイス 2はプログラム を実行する。
また、 図 1 (B) に示す FPGAデバイスのコンフィグレーションでは、 3つ の FPGAデバイス 8、 1 0、 1 2を一つの専用 ROM14を用いてコンフィグ レーシヨンを行う場合を示している。 ROM4と FPGAデバイス 8、 1 0、 1 2の間に接続されている制御 I C 1 6は、 複数の FPGAデバイス 8、 1 0、 1 2のコンフィグレーションデ一夕を順に専用 ROM 1 4から転送を行うために設 置され、 各 FPGAデバイス 8、 1 0、 1 2の切替えはチップセレクト信号によ つて行われる。
また、 PL Lデバイスのコンフィグレーションでは、 図 1 (C) に示すように 、 PLLデバイス 1 8のコンフィグレーション実行の一般的な動作として、 専用 ROM 20から PLL設定値を制御 I C 22より読み出し、 シリアルデータを P L Lデバイス 1 8に転送する。
このようにプログラマブルデバイスのコンフィグレーションを行う場合、 コン フィグレーションデバイス毎によってコンフィグレーションデータのフォーマツ ト及び転送方式が異なっており、 そのため、 専用 ROM 4、 1 4、 20及び制御 I C 6、 1 6、 22をプログラマブルデバイス毎に実装しなければならなかった そこで、 係るシステムでは、 ハード設計の完了後、 DSPデバイス、 FPGA デバイス、 PLLデバイス等に回路変更の要求が生じた場合には、 プログラマブ ルデバイス毎に実装されている複数の専用 R OMに対するデータ更新が必要であ つた。
この種の技術に関し、 特開平 9一 23 1 085号公報に開示された信号処理装 置およびプログラム口一ド方法では、 E PROMに初期プログラムロード用プロ グラムと複数のプログラムとを格納し、 初期プログラムロード用プログラムに各 プログラムの格納範囲を設定し、 E PROMと複数のディジタルシグナルプロセ ッサとをバスにより結合し、 各ディジタルシグナルプロセッサに対してプログラ ム選択信号を与える番号付与回路をそれぞれ設け、 各ディジタルシグナルプロセ ッサに対するバス所有権を管理するバス制御回路を設置し、 システム立上げ時に システム内を初期化するためのリセット信号を発生する発生回路を設置するもの である。 この場合、 処理装置本体と E PROMとは物理的に分離可能であり、 プ ログラム口一ド用のプログラムに変更を要する場合に、 記憶装置の初期プログラ ムロ一ド用プログラムに変更を加えればよいから、 プログラムロード用のプログ ラムの変更を容易に行え、 また、 プログラムロード用のプログラムを各ディジタ ルシグナルプロセッサ毎に用意する必要がなく、 しかもプログラム配送のために 特別なディジタルシグナルプロセッサを必要としないから、 装置の製造コス卜が 抑えられ、 装置が小型化されている。
また、 特開平 4一 88432号公報に開示されたパーソナル ' コンピュータで は、 メモリカードを利用可能なメモリカード ·インタフェース 'スロッ トを 1つ あるいは複数有するパーソナル' コンピュータにおいて、 パーソナル'コンビュ —タを起動させる為の基本ソフトウヱァ （B I OS) の格納された読み出し専用 メモリ （ROM) を有するメモリ 'カードと、 パーソナル ' コンピュータ立上げ 時に B I OSの格納された前記 ROMを有するメモリ ·カードのデータをパ一ソ ナル ·コンピュータ本体内バッテリー ·バックアップメモリの特定領域に転送す る手段とを含んで構成され、 B I OSの変更がメモリ ·力一ドの交換のみで可能 で容易化されている。
また、 特開 2 000 - 278 1 1 6号公報に記載された FPGA用コンフィグ レ一シヨンィンターフェースでは、 FPGAコントロール部により複数の FPG Aの中から一つの FPGAが特定され、 ROMコントロール部により ROMに格 納される画像処理用ァルゴリズムの複数の回路情報から任意の回路情報を選択し 、 選択された回路情報に基づいて特定した FPGAで再コンフィグレーシヨンを 実行させる画像処理アルゴリズムのハ一ドウヱァ化処理が行われている。
また、 特開 2002— 3 1 45 79号公報に記載された通信装置及び F P G A のコンフィグレーション方法では、 通信装置にプロセッサを有する共通部と、 拡 張機能に応じて設けられる拡張部とを有し、 共通部に F P G Aデバイスからなり 、 拡張部とプロセッサ間で送受信されるデータをそれぞれの処理形態に応じたフ ォ一マツ卜に変換するための拡張一 NPインターフヱ一ス部を備え、 拡張部のィ ンターフェースの種別に応じたコンフィグレーシヨンデータを拡張一NPインタ —フヱ一ス部にダウンロードしており、 共通部のみに F PGAデバイスを実装し 、 拡張部のコンフィグレーション用 EE PROMから共通部の FPG Aデバイス にコンフィグレーションデータを転送することで、 通信装置の性能、 信頼性又は 拡張性の悪化を招くことなく、 部品点数の削減が可能になるとしている。
ところで、 通信装置等、 プログラマブルデバイスを備えた各種装置において、 ハード設計の完了後、 DSPデバイス、 FPGAデバイス、 PLLデバイス等に 回路変更の要求が生じた場合に、 プログラマブルデバイス毎に実装されている複 数の専用 R 0 Mに対するデータ更新等、 複数種のプログラマブルデバイスのコン フィグレーションデータを変更するには、 プログラマブルデバイス毎の専用 RO Mにオンボードよりデータの書込みが必要となり、 そのデータの書込みには相当 な時間を要する。
また、 複数種のプログラマブルデバイスのコンフィグレーションはコンフィグ レーシヨンデータのフォーマツ トゃ転送方法が異なっており、 そのコンフィグレ —ションデータを 1つの ROMに格納することができない。
プログラマブルデバイスが実装されている複数のプリント基板がマザ一ボード 上に存在している場合には、 ROMデータをオンボードで書込みを行うと、 不適 当なデータが書き込まれるおそれがある。
このような課題は、 既述の特許文献に開示された構成を用いても解決すること ができない。 特開平 9一 2 3 1 0 8 5号公報に開示された信号処理装置およびプ ログラムロード方法は、 ディジタルシグナルプロセッサの初期ローデイングにつ いて開示しているにすぎず、 複数種のプログラマブルデバイスのコンフィグレー シヨンを行うことはできない。 また、. 特開平 4一 8 8 4 3 2号公報に開示された パーソナル .コンピュータは、 初期ローデイングデータをメモリカードに格納し ているが、 複数種のプログラマブルデバイスのコンフィグレーションを開示した ものではない。 また、 特開 2 0 0 0— 2 7 8 1 1 6号公報に記載された FPGA 用コンフィグレ一ションィン夕ーフエースでは、 複数の F P G Aを対象としてい るにすぎず、 複数種のプログラマブルデノ《イスのコンフィグレーションを行うも のではない。 また、 特開 2 0 0 2— 3 1 4 5 7 9号公報に記載された通信装置及 び FPGAのコンフィグレーション方法では、 拡張部のコンフィグレーション用 E E P R OMから共通部の F P G Aにコンフィグレーションデータを転送してい る力く、 複数種のプログラマブルデバイスのコンフィグレーションを行うものでは ない。 発明の開示
本発明は、 前記課題に鑑み創案されたものであり、 上記課題を解決したプログ ラマブルデバイスのコンフィグレーション方法及びその回路を提供することを目 的とする。
この本発明のより詳細な目的は、 プログラマブルデノ ィスに対する効率的で高 品質のコンフィグレーシヨンを実現するコンフィグレーション方法及びその回路 を提供することにある。
上記目的を達成するため、 本発明のプログラマブルデバイスのコンフィグレー ション方法は、 フォーマツ トの異なるコンフィグレーションデータを必要とする 複数種のプログラマブルデバイスのコンフィグレーション方法であって、 各プロ グラマブルデバイスに対応する複数種のコンフィグレーションデータをメモリに 格納し、 該メモリと連係させた複数のプログラマブルデバイスからコンフィグレ —シヨンを行うプログラマブルデバイスを順次に選択し、 選択されたプログラマ ブルデバイスに、 前記コンフィグレーションデータの中から選択したコンフィグ レーシヨンデータを前記メモリより転送する構成としている。 ここで、 コンフィ グレーシヨンとは、 各種デバイスの機能設定、 そのソフ トゥヱァ設定やその変更 等、 各種の設定を含むものであり、 コンフィグレーションデータは、 その設定に 必要な情報である。
係る構成によれば、 複数のプログラマブルデバィスから任意のプログラマブル デバイスを順次に選択し、 そのプログラマブルデバイスに対応し、 メモリからコ ンフィグレーシヨンデータを選択してプログラマブルデバイスに転送し、 コンフ ィグレーションが実行される。
上記目的を達成するためには、 前記メモリに前記プログラマブルデバイスの前 記コンフィグレーシヨンデータとともに識別データを格納し、 前記メモリから読 み出した前記識別データから前記コンフィグレーションデータのァドレスとフォ 3 007097
一マツ トを認識して前記プログラマブルデバイスに前記コンフィグレーションデ 一夕を転送するようにしてもよい。
このような構成とすれば、 不適正なコンフィグレーションの防止が図られ、 信 頼性の高いコンフィグレーションが実行される。
上記目的を達成するためには、 前記プログラマブルデバイスは、 信号処理用プ ロセッサ、 プログラマブルゲ一卜アレイ、 位相同期回路の 1又は 2以上である構 成としてもよい。
上記目的を達成するためには、 前記メモリに格納されたコンフィグレーション データが適合するか否かを判定し、 その判定結果に基づいて前記コンフィグレー シヨンデータを転送する構成としてもよい。
このような構成とすれば、 不適正なコンフィグレーションの防止が図られ、 コ ンフィグレーション処理の信頼性が高められる。
上記目的を達成するため、 本発明のプログラマブルデバイスのコンフィグレー ション回路は、 フォーマツ卜の異なるコンフィグレーションデータを必要とする 複数種のプログラマブルデバイスのコンフィグレーション回路であって、 前記プ ログラマブルデバイスのコンフィグレーションデ一夕を格納するメモリと、 複数 のプログラマブルデバィスからコンフィグレーション処理を行うプログラマブル デバイスを順次に選択し、 選択されたプログラマブルデバイスに前記メモリから 前記コンフィグレーションデータを転送する制御部と、 を備える構成としたもの である。
係る構成により、 既述のコンフィグレーション方法が実行される。
上記目的を達成するためには、 前記メモリは、 前記コンフィグレーションデ一 夕とともに識別データを格納し、 前記制御部は、 前記メモリから読み出された前 記識別データから前記コンフィグレーションデータのァドレスとフォーマツトを 認識して前記プログラマブルデバイスに前記コンフィグレーションデータを転送 する構成としてもよい。
上記目的を達成するためには、 前記制御部は、 前記プログラマブルデバイスが 搭載されたパッケージ又は装置の識別 I Dを認識し、 前記メモリに格納されたコ ンフィグレーションデータが適合するか否かを判定し、 この判定に基づいて前記 コンフィグレーションデータを転送させる構成としてもよい。
上記目的を達成するためには、 前記メモリは、 パッケージに着脱可能なメモリ 力一ドで構成としてもよい。
本発明のプログラマブルデバイスのコンフィグレーション方法及びその回路に おいて、 その特徵ゃ利点を列挙すれば、 次の通りである。
(1) フォーマツ 卜の異なるコンフィグレーションデータを必要とする複数種 のプログラマブルデバィスに対し、 メモリに格納された全デバイスのコンフィグ レ一ションを用いて、 全デバイスに対してコンフィグレーションを行うことが可 能である。
(2) 複数のプログラマブルデバイスに対して適正なコンフィグレーションを 実施でき、 不適当なコンフィグレーションの防止を図ることができ、 コンフィグ レ一ションの信頼性を向上させることができる。
(3) コストの削減が可能となるとともに、 短時間での装置立上げが可能とな り、 且つ品質の高い製品やサービスを提供できる。
そして、 本発明の他の目的、 特徴及び利点は、 添付図面及び各実施の形態を参 照することにより、 一層明瞭となるであろう。 図面の簡単な説明
図 1 (A) は、 D S Pのブート実行処理を示すプロ、ソ.ク図である。
図 1 ( B ) は、 F P G Aのコンフィグレーション実行処理を示すブロック図で ある。
図 1 ( C ) は、 P L Lのコンフィグレーション実行処理を示すブロック図であ
O o
図 2は、 本発明の第 1の実施形態に係るプログラマブルデバイスのコンフィグ レーション方法及びその回路を示すブロック図である。
図 3は、 制御部の構成例を示すプロック図である。
図 4は、 制御部中のメモリ力一ドアドレス制御部の構成例を示すプロック図で ある。
図 5は、 制御部中のスロッ ト I Dデータ制御部及び P L Lデータ制御部の構成 例を示すプロック図である。
図 6は、 制御部中の FPG Aデータ制御部及び DSPデ一タ制御部の構成例を 示すプロック図である。
図 7は、 メモリカードのアドレスマップを示す図である。
図 8は、 メモリカードのアドレスマップを示す図である。
図 9は、 プログラマブルデバイスのコンフィグレーション処理を示すフローチ ヤートである。
図 1 0は、 図 9のフローチヤ一卜に続くコンフィグレーション処理を示すフ口 —ナヤ一卜である。
図 1 1は、 スロッ ト I Dデータ制御を示すタイミングチャートである。
図 1 2は、 PLLデータ制御を示すタイミングチヤ一トである。
図 1 3は、 PLLデバイスコンフィグレーションデータを示すタイミングチヤ 一卜である。
図 1 4は、 P LLデータフォーマツ ト変換を示すタイミングチヤ一トである。 図 1 5は、 FPGAデータ制御を示すタイミングチャートである。
図 1 6は、 FPG Aデバイスコンフィグレーションデータを示す夕イミングチ ヤートである。
図 1 7は、 F PGAデ一夕フォーマツト変換を示すタイミングチヤ一トである 図 1 8は、 DS Pデータ制御を示すタイミングチャートである。
図 1 9は、 本発明の第 2の実施形態に係る携帯端末を示す図である。
図 20は、 携帯端末の構成を示す図である。
図 2 1は、 本発明の第 3の実施形態に係る PDAを示す図である。 発明を実施するための最良の形態
(第 1の実施形態）
本発明の第 1の実施形態に係るプログラマブルデバイスのコンフィグレーショ ン回路について、 図 2を参照して説明する。 図 2はコンフィグレーション回路の 概要を示している。 P T/JP2003/007097
プログラマブルデバイス部 3 0は、 複数のプログラマブルデバイスを備える回 路部であって、 図示しない通信装置、 その他の処理装置の一部を構成し、 例えば 、 1枚のプリント基板で構成される。 このプログラマブルデバイス部 3 0は、 フ ォーマツ卜の異なるコンフィグレーションデータを必要とする複数種のプロダラ マブルデバイスとして、 例えば、 PLLデバイス 3 2 (以下 「PLL 3 2」 と.い う。 ） 、 複数の FPGAデバイス （# 1) 3 4 (以下 「FPGA3 4」 という。 ) 、 FPGAデバイス （1* 2) 3 6 (以下 「FPGA3 6」 という。 ） 、 FPG Aデバイス （# 3) 3 8 (以下 「FPGA3 8」 という。 ） 、 DSPデバイス 4 0 (以下 「DSP 4 0」 という。 ） とともに、 コンフィグレーション処理を実行 する制御部 42を備えている。 PLL 3 2は、 シンセサイザ一等に用いられる位 相同期回路であって、 プログラムメモリを備えている。 FPGA3 4、 3 6、 3 8は、 記憶素子を含むプログラマブルゲートアレイである。 また、 DSP 4 0は 、 ディジタル信号処理に特化された信号処理用マイクロプロセッサであって、 プ ログラムメモリを備えている。
また、 制御部 42は、 例えば、 マイク.口チップで構成され、 この場合、 PLL 3 2、 FPGA 3 4、 3 6、 3 8、 DSP 4 0のコンフィグレーション処理を実 行し、 その実行のため、 コンフィグレーションデータを格納する手段であるメモ リとして、 例えば、 メモリカード 44からコンフィグレーションデータを受け取 る。 プログラマブルデノくィスは単一又は複数であるとともに複数種であることか ら、 格納されるコンフィグレーションデータはコンフィグレーションを実行する プログラマブルデバイスに対応するものである。
メモリカード 44は、 例えば、 プログラマブルデバィス部 3 0を構成するプリ ント基板に設置されたソケッ 卜に着脱可能に構成され、 パーソナルコンピュータ 等の情報処理手段によりプログラマブルデノ イスのコンフィグレーションデータ が予め書き込まれている。 この場合、 コンフィグレーションを実行するプログラ マブルデバイスとして P LL 32、 FPGA 3 4、 3 6、 3 8、 D S P 4 0に対 応するコンフィグレーションデータが格納されている。
そこで、 制御部 4 2は、 コンフィグレーションを実行すベきプログラマブルデ バイスを順次に選択してメモリカード 44からコンフィグレーションデータを、 プログラマブルデバイスのコンフィグレーションデータのフォーマツ 卜に合わせ て転送する。 具体的には、 制御部 42から制御信号が PL L 3 2、 FPGA 3 4 、 3 6、 3 8、 DS P 4 0に対して出力され、 メモリカード 44から受け取った コンフィグレーションデータを、 予め選択されている PL L 32、 FPGA 3 4 、 3 6、 3 8、 DS P 4 0にコンフィグレーションデータのフォーマットに合わ せて転送し、 PLL 3 2、 FPGA3 4、 3 6、 3 8、 DSP 4 0からコンフィ グレーシヨンの完了信号が制御部 42に出力される。 この結果、 PLL 3 2、 F PGA 34 , 3 6、 3 8、 D S P 40に対する制御信号と、 PLL 3 2、 FPG A3 4、 3 6、 3 8、 D S P 4 0からのコンフィグレーションの完了信号とから 、 コンフィグレーション処理の制御が行われ、 順次に PLL 3 2、 FPGA 3 4 、 3 6、 3 8、 DSP 4 0のコンフィグレーションが実行される。 このような順 次的処理によれば、 複数ァドレスの同時アクセス不能なメモリカード等のメモリ のアクセス機能が捕われる。
次に、 制御部 42について、 図 3〜図 6を参照して説明する。 図 3は、 コンフ ィグレ一ション処理を実行する制御部 42の構成例、 図 4はメモリ力一ドアドレ ス制御部の構成例、 図 5は固体識別 （スロット） I Dデータ制御部及び PL Lデ 一タ制御部の構成例、 図 6は F P G Aデータ制御部及び D S Pデータ制御部の構 成例を示している。
この制御部 4 2は、 メモリ力一ドアドレス制御部 4 6、 スロッ ト I Dデータ制 御部 4 8、 PLLデータ制御部 5 0、 FPGAデータ制御部 5 2、 DSPデータ 制御部 54及びステータス制御部 5 6を備えている。
メモリカードアドレス制御部 4 6は、 例えば、 図 4に示すように、 メモリカー ドアドレスカウンタ 5 8、 各 DSPブートァドレス変換部 6 0及びァドレスセレ クタ 6 2を備えている。 即ち、 スロッ ト I Dデータ制御部 4 8、 PLLデータ制 御部 5 0又は FPGAデータ制御部 5 2から出力される各ァドレスカウンタロー ド信号、 スロット I Dデータ制御部 4 8から出力されるアドレスオフセッ ト情報 はメモリ力一ドアドレスカウンタ 5 8で受信され、 メモリカードアドレス制御が 行われる。 DSP 4 0から出力される各 DSPブートァドレス情報は各 DSPブ —トアドレス変換部 6 0で受信され、 アドレス変換が行われる。 そして、 ァドレ スセレクタ 62は、 DSPデータ制御部 54より出力される各 DSPァドレス送 、出許可信号を受け、 メモリカード 44のァドレスセレクトを行う。
スロット I Dデータ制御部 48は、 図 5に示すように、 スロット I Dカウンタ 64、 ァドレスオフセッ ト情報スロッ ト I Dデータ読取部 66及びスロッ ト I D 比較部 68を備えている。 スロット I Dカウンタ 64は、 ステータス制御部 56 が出力するスロット I Dカウンタトリガ信号を受け、 メモリ力一ドアドレスカウ ン夕 58に対してァドレスカウンタ口一ド信号を出力するとともに、 スロット I D比較部 68にスロッ ト I D比較タイミング信号を出力する。 ァドレスオフセッ ト情報スロット I Dデータ読取部 66は、 メモリカードアドレスカウンタ 58に アドレスオフセッ ト情報を出力するとともに、 メモリカード 44からメモリカー ドデータを読み取り、 そのデータをスロッ ト I D比較部 68に出力する。 そして 、 スロット I D比較部 68は、 スロット I Dカウンタ 64から出力され スロッ ト I D比較タイミング信号で、 メモリカード 44から出力されたスロッ ト I Dデ —夕と、 ァドレスオフセット情報スロッ ト I Dデータ読取部 66から出力された スロッ ト I Dデータとを比較し、 その結果としてスロッ ト I D比較結果信号をス テータス制御部 56に出力する。 即ち、 スロッ ト I D比較部 68では、 固体識別 を表すスロット I Dとメモリ力一ドデータのスロット I Dがフォーマツト変換さ れた後、 スロッ ト I Dの比較が行われる。
PLLデータ制御部 50は、 PLLカウンタ 70及び P L Lデータフォーマツ ト変換部 72を備えている。 PLLカウンタ 70は、 ステータス制御部 56から PLLカウンタ トリガ信号を受け、 メモリ力一ドアドレス制御部 46にアドレス カウンタロード信号を出力し、 PLLデ一夕フォーマツ ト変換部 72に対して P LLコンフィグレーションデータ転送タイミング信号を付与し、 PLLデータ転 送を完了したとき、 ステータス制御部 56に対して PL Lデータ転送完了信号を 出力する。 PLLデータフォーマッ ト変換部 72は、 PLLカウンタ 70から付 与される PLLコンフィグレーションデータ転送タイミング信号に応じ、 メモリ カード 44のメモリ力一ドデータのフォーマツトを変換して PLLコンフィグレ —シヨンデータを得て、 PLL 32に対して PLL設定データを出力する。 従つ て、 PLLデータ制御部 50では、 PLLコンフィグレーションデータの転送の ための制御が行われるとともに、 メモリ力一ドデータの PL Lデータへのフォー マツト変換が行われる。
FPGAデ一夕制御部 5 2は、 図 6に示すように、 FPGAカウンタ 7 4及び FPGAデータフォーマツト変換部 7 6を備えている。 FPGAカウンタ 7 4は 、 ステータス制御部 5 6から FPGAカウンタトリガ信号を受け、 メモリカード ァドレス制御部 46にァドレスカウンタ口一ド信号を出力し、 各 FPGA 34、 3 6、 3 8に対して各 FPGA回路データ初期化信号、 各 FPGAチップセレク ト信号を出力し、 各 FPGA 3 4、 3 6、 3 8から各 F P G A初期化完了信号及 び各 FPGAコンフィグレーション完了信号を受け、 FPGAデータフォーマツ ト変換部 7 6に対して FPGAコンフィグレーションデータ転送タイミング信号 を付与し、 FPGAデータ転送を完了したとき、 ステータス制御部 5 6に対して FPGAデータ転送完了信号を出力する。 FPGAデータフォーマツ ト変換部 7 6は、 FPGAカウンタ 7 4から付与される F P G Aコンフィグレーションデ一 タ転送タイミング信号に応じ、 メモリカード 44のメモリ力一ドデ一夕のフォー マットを変換し、 FPGAコンフィグレーションデータを FPGA3 4、 3 6、 3 8に出力する。 従って、 FPGAデータ制御部 5 2では、 FPGAコンフィグ レーションデータを転送するための制御が行われるとともに、 複数の FPGA 3 4、 3 6、 3 8に対してシリアルにコンフィグレーションを行うようにメモリ力 ―ドデータを FPGAデ一夕のフォーマツ ト変換が行われる。
DS Pデータ制御部 54では、 DS Pブート制御部 7 8等を備え、 DSPリセ ッ ト信号やその解除信号の出力等、 DSPブートデータを転送するための制御が 行われるとともに、 メモリ力一ドアドレスの変換、 メモリカードデータのフォー マツ ト変換が行われる。
そして、 ステータス制御部 5 6では、 スロッ ト I Dデータ制御部 4 8、 PLL データ制御部 5 0、 FPGAデータ制御部 5 2、 D S Pデータ制御部 5 4に対し て各卜リガ信号が送出され、 コンフィグレーション完了後にスロット I Dデータ 制御部 4 8、 PLLデータ制御部 5 0、 FPGAデータ制御部 5 2、 DSPデ一 夕制御部 5 4からコンフィグレーション完了信号を受信し、 複数のプログラマブ ルデバイスをシリアルにコンフィグレーションを行うためのステ一夕ス制御が行 われる。
次に、 メモリ内のコンフィグレーションデータについて、 図 7及び図 8を参照 して説明する。 図 7及び図 8は、 メモリカード 44のアドレスマップを示す。 このメモリカード 44には、 I Dデータ、 PLLコンフィグレーションデータ として PLLクロック、 PLLデータ、 PLLイネ一ブルの各データ、 4組の F PGAデバイスに対応する F PG Aコンフィグレーションデータ、 D S Pコンフ ィグレーションデータとして D S Pブートデータが所定のァドレスが付与されて 格納されている。 図 7及び図 8において、 上欄はビット数、 左攔はアドレスを示 している。
次に、 本発明の実施形態としてプログラマブルデバイスのコンフィグレーショ ン方法について、 図 9及び図 1 0を参照して説明する。 図 9及び図 1 0は、 図 2 に示すプログラマブルデバイス部 30におけるプログラマブルデバイスのコンフ ィグレーシヨンのフローチャートを示している。 このフローチャートは、 信号の 流れと状態の遷移を示している。
電源投入 （ステップ S 1) に基づき、 ステータス制御部 56からスロッ ト I D カウンタトリガ信号が送出され （ステップ S 2) 、 スロット I Dカウンタ 64に 加えられ、 スロット I Dカウンタ 64からスロッ ト I Dァドレス口一ド信号が出 力され （ステップ S 3) 、 このスロッ ト I Dアドレスロード信号により、 メモリ カードアドレス制御部 46からアドレスカウンタロード信号が出力される （ステ ップ S 4) 。
スロット I Dアドレス口一ド信号の生成により （ステップ S 3 ) 、 スロット I Dカウンタ 64にはスロット I D比較タイミング信号が生成される （ステップ S 5) 。 スロット I D比較部 68は、 スロッ ト I D比較夕ィミング信号のタイミン グで、 スロット I Dとァドレスオフセット情報スロット I Dデータ読取部 66か らのスロット I Dと比較し （ステップ S 6 ) 、 スロット I D比較結果信号を発生 し、 このスロット I D比較結果信号がステータス制御部 56に加えられる。 ステ —タス制御部 56は、 スロッ ト I D比較結果信号を受信し （ステップ S 7 ) 、 こ の場合、 PLLカウン夕トリガ信号を生成する （ステップ S 8) 。 この PLL力 ゥンタトリガ信号は PL Lカウンタ 70に加えられ、 PLLカウンタ 70には P
3 LLデータアドレスロード信号が生成され （ステップ S 9) 、 この PLLデータ アドレスロード信号により、 メモリ力一ドアドレス制御部 46からアドレスカウ ンタロード信号が出力される （ステップ S 1 0) 。
PLLデータアドレスロード信号の生成により （ステップ S 9) 、 PLLカウ ンタ 70には PLLコンフィグレーションデータ転送タイミング信号が生成され る （ステップ S 1 1) 。 そして、 PLLデータフォーマツト変換部 72では、 P LLコンフィグレーションデータ転送タイミング信号を受け、 PLLデータフォ 一マツト変換が実行される （ステップ S 1 2) 。
また、 PLLカウンタ 70では、 PLLコンフィグレーションデータ転送タイ ミング信号の出力後、 PLLデータ転送が完了したとき、 PLLデータ転送完了 信号を生成し、 ステータス制御部 56に対して送出する。 ステータス制御部 56 では、 PLLデータ転送完了信号を受信し （ステップ S 1 3)、 FPGAカウン タトリガ信号を生成する （ステップ S 1 4 ) 。
この FPGAカウンタ トリガ信号が FPGAカウンタ 74に受信されると、 F PGAカウンタ 74には FPGAデータァドレス口一ド信号が生成され （ステツ プ S 1 5) 、 この FPGAデータアドレスロード信号に基づき、 アドレスカウン 夕ロード信号が生成されてメモリカードアドレス制御部 46に送出される （ステ ップ S 1 6)。
また、 F PGAカウンタ 74では、 FPGAデータアドレスロード信号に基づ き FPGA初期化信号が生成され （ステップ S 17) 、 FPGA 34、 36、 3 8に送出され、 FPGA34、 36、 38では初期化が行われる。 この初期化の 結果、 FPGA34、 36、 38から F P G A初期化完了信号が送出され、 FP GAカウンタ 74がこの FPGA初期化完了信号を受信すると （ステップ S 1 8 ) , FPGA 34、 36、 3 8に対し、 FPGAチップセレクト信号を送出し （ ステップ S 1 9) 、 FPGAコンフィグレーションデータ転送タイミング信号が 生成される （ステップ S 20) 。 FPGAコンフィグレーシヨンデータ転送タイ ミング信号に基づき、 FPGAデータフォーマット変換部 7 6では、 FPGAコ ンフィグレーションデ一タフォ一マツ ト変換が行われるとともに （ステップ S 2 1) 、 フォーマツト変換後のコンフィグレーションデータにより FPGA 34、 36、 3 8のコンフィグレーション処理が実行される。
そして、 FPGA34、 3 6、 3 8から F P G Aコンフィグレーション完了信 号が送出され、 FPGAカウンタ Ί 4が各 FPGAコンフィグレーション完了信 号を受信すると （ステップ S 2 2)、 FPGAデータ転送完了信号を生成してス テ一タス制御部 5 6に対して送出する。 ステータス制御部 5 6では、 この FPG Aデータ転送完了信号を受信すると （ステップ S 2 3) 、 DSPブートトリガ信 号が生成され （ステップ S 24) 、 この DSPブート卜リガ信号を受信した DS Pブート制御部 7 8では、 D S Pリセット解除信号を生成し (ステップ S 2 5) 、 DSPァドレス送信許可信号を生成し （ステップ S 2 6) 、 この DSPァドレ ス送信許可信号を受信したメモリカードアドレス制御部 4 6では、 D S Pァドレ ス変換が行われる （ステップ S 2 7)。
このような処理を経て、 PLL 3 2、 FPGA 3 4、 3 6、 3 8及び DS P 4 0の各デバイスは、 所定のフォーマツ 卜に変換されたコンフィグレーションデ一 タによりコンフィグレーションが実行される。
このようなコンフィグレーションにおいて、 図 1 1〜図 1 8を参照して説明す る。 図 1 1はスロッ ト I Dデータ制御のタイミングチヤ一ト、 図 1 2は PLLデ 一夕制御のタイミングチャート、 図 1 3は PL Lデバイスコンフィグレーション データを示すタイミングチヤ一ト、 図 1 4は P LLデータフォーマツ 卜変換を示 すタイミングチャート、 図 1 5は FPGAデータ制御を示すタイミングチャート 、 図 1 6は F P G Aデバイスコンフィグレーションデータを示すタイミングチヤ —ト、 図 1 7は FPGAデータフォーマツ ト変換を示すタイミングチヤ一ト、 図 1 8は DS Pデータ制御のタイミングチヤ一トを示している。
図 1 1において、 （A) はクロック信号、 （B) はスロッ ト I Dカウンタ トリ ガ信号、 （C) はスロッ ト I Dアドレスカウンタロード信号、 （D) はメモリ力 一ドアドレス、 （E) はフォーマッ ト変換後のメモリカードデータ、 （F) はス ロット I D、 （G) はスロッ ト I D比較タイミング信号、 （H) はスロッ ト I D 比較結果信号、 （I) は PLLアドレスオフセッ ト信号、 （J) は FPGA 〔1 〕 アドレスオフセッ ト信号、 （K) は DS Pアドレスオフセッ ト信号を示してい る。 このスロッ ト I Dデータ制御は、 スロッ ト I Dデータ制御部 48の動作タイム チヤ一トであり、 1 MX 1 6 b i tのメモリカードをヮードアクセスする場合を 示している。 即ち、 メモリ力一ドデ一タのァドレス 0 x 000000に固体識別 (スロッ ト） I Dデータを書き込んだ場合であり、 そのデータとパッケージ側か ら送出されるスロッ ト I Dを比較し、 スロッ ト I Dがー致か不一致かを判定する 。 メモリカード 44の特性により、 アドレス送出から、 データ出力までの時間が 決まっていないので、 スロッ ト I D比較タイミング信号の出力タイミング等はメ モリカード 44の特性により決定される。 この場合、 メモリカードデータのアド レス 0 X 0000 1 0から 0 X 0000 1 Fに PLLコンフィグレーション用デ —夕、 F PGAコンフィグレーション用データ、 D S Pブート用データがどのァ ドレスに格納されているかを認識するために、 各デバイス、 即ち、 PLL 32、 FPGA34、 36、 38、 DSP 40からァドレスオフセッ 卜情報を読み出し 、 そのオフセッ トアドレスがメモリカードアドレス制御部 46に転送される。 メ モリカードアドレス制御部 46は、 そのァドレスオフセッ ト情報と、 各制御部 4 8、 50、 52、 54からのアドレスカウンタロード信号により、 メモリカード アドレスを生成する。 この場合、 PL Lコンフィグレーションデータのオフセッ トアドレスを例えば、 0 x 000 100、 1番目の FPG Aコンフィグレーショ ンデータのオフセッ トアドレスを例えば、 0 x 1 00000、 2番目を 0 x 3 0 0000、 3番目を 0 X 500000、 4番目を 0 x 7 00000、 DSPブー トデータを 0 X A 00000としている。
また、 図 1 2において、 （A) はクロック信号、 （B) は PLLカウンタトリ ガ信号、 （C) は PLLアドレスカウンタロード信号、 （D) はメモリカードア ドレス、 （E) はフォーマッ ト後のメモリカードデータ、 （F) は PLLデータ 転送完了信号を示している。
即ち、 この PLLデータ制御は、 P LLデータ制御部 50に対応するタイムチ ヤー卜であり、 メモリカードアドレス 0 x 00 0 1 00から O x O O O l FEま で PL Lデータを書き込んだ場合を示し、 PLLカウンタトリガ信号により PL Lのコンフィグレーションが開始され、 PLLのコンフィグレ一ションデータの フォーマツ ト変換が行われ、 PLL 32の設定データが出力される。 また、 図 1 3に示す PLLデバイスのコンフィグレーションデータにおいて、 (A) は PLLクロック、 （B) は PL Lデータ、 （C) は PL Lィネーブルを 示している。 この場合、 一般的に PLLコンフィグレーションデ一夕は、 コンフ ィダレ一ションの基準となるクロック信号としての PL Lクロックと、 コンフィ グレーシヨンを行うためのデータとしての PL Lデータと、 PL Lコンフィグレ ーシヨンの終了タイミングを示す PLLイネ一ブルとから構成される。 即ち、 P LL 32により、 PLLクロックや PLLィネーブルを送出するタイミング等が 異なるため、 メモリカード 44に格納されたデータをそれぞれのフォーマツ卜に 合わせてフォーマツト変換をする必要がある。
図 1 4は、 この PLLデータフォーマッ ト変換を示し、 （A) はクロック信号 、 （B) は PLLカウンタトリガ信号、 （C) は P LLアドレスカウンタロード 信号、 （D) はメモリカードアドレス、 （E) はフォーマッ ト変換前のメモリ力 ードデータ 〔1 5 : 3〕 、 (F) はフォーマッ ト変換前のメモリカードデータ 〔 2〕 、 (G) はフォーマット変換前のメモリカードデータ 〔1〕 、 （H) はフォ —マッ ト変換前のメモリカードデータ 〔0〕 、 （I) はフォーマッ ト変換後の P LLクロック、 (J) はフォーマット変換後の PLLデータ、 (K) はフォーマ ッ ト変換後の P L Lイネ一ブルを示している。 このフォーマット変換方法では、 メモリカード 44に格納されたデータを PLL 32のフォーマツ 卜に変換し、 転 送を行っている。
また、 図 1 5において、 （A) はクロック信号、 （B) は FPGAカウンタ ト リガ信号、 （C) は各 FPG A回路データ初期化信号、 （D) は FPGA初期化 完了信号、 （E) は FPGAアドレスカウンタロード信号、 （F) はメモリカー ドアドレス、 （G) はフォーマッ ト変換後のメモリカードデータ、 （H) は FP GA 〔1〕 チップセレクト信号、 （I) は FPGA 〔1〕 コンフィグレーション 完了信号、 （J) は FPGA 〔2〕 チップセレクト信号、 （K) は FPGA 〔2 〕 コンフィグレーション完了信号、 （L) は FPGA 〔3〕 チップセレクト信号 、 （M) は FPGA 〔3〕 コンフィグレーション完了信号、 （N) は FPGA 〔 4) チップセレクト信号、 （0) は FPGA 〔4〕 コンフィグレーション完了信 号、 （P) は FPGAデータ転送完了信号を示している。 この FPG Aデータ制御は、 F PGAデータ制御部 52に対応するタイムチヤ —トであり、 1つの FPGAコンフィグレーションデータが例えば、 2Mby t eである FPGA34、 36、 38等、 4つをコンフィグレーション実行する場 合を示している。 即ち、 メモリ力一ドアドレス 0 X 1 00000から 0 X 2 F F FFEに FPGA 〔1〕 データが書き込まれ、 メモリ力一ドアドレス 0 x 300 000から 0 X 4 FFFFEに FPGA 〔2〕 データが書き込まれ、 メモリカー ドアドレス 0 X 50 0000から 0 X 6 FFFFEに FPGA 〔3〕 データが書 き込まれ、 メモリカードアドレス 0 x 70 0000から 0 x 8 FFFFEに FP GA [4] データが書き込まれる。
FPGAコンフィグレーションの動作は、 F PGAカウンタ卜リガ信号により 各 FPGA回路データ初期化信号を送出し、 その後、 FPGA34、 36、 38 等から FPG A初期化完了信号を受信し、 その信号をトリガとして FPGAァド レスカウンタ口一ド信号を出力し、 メモリ力一ドアドレスカウンタをインクリメ ントさせて、 メモリカード 44ヘアドレスを出力し、 FPGAのコンフィグレー シヨンデータをメモリカード 44から読み出し、 フォーマツト変換をし、 各 FP GAへ出力する。 各 FPGA 34、 36、 38等のコンフィグレーション完了信 号をトリガとして FPGAのチップセレク ト信号を順にアクティブにし、 シリア ルにデータを送信している。
図 1 6は、 FPGAデバイスコンフィグレーションデータの一例を示しており 、 (A) は FPGAクロック、 （B) は FPGAデータ 〔7 : 0〕 、 (C) は F PGAチップセレクト信号を示している。 この場合、 FPGA34、 36、 3 8 等のコンフィグレーションを最も高速で行えるコンフィグレーションデ一夕 （フ ォーマッ ト） は、 コンフィグレーションの基準となるクロック信号としての F P GAクロックと、 コンフィグレーションを行うためのデータである F PGAデ一 タ （例えば、 8ビット幅） と、 FPGAコンフィグレーションのィネーブル信号 である FPGAチップセレクト信号とから構成される。
例えば、 メモリカード 44の 1アドレス 1 6 b i tに FPGAデータ 8 b i t を 2クロック （FPG Aクロック分） 格納し、 そのメモリ力一ド 44からのデバ イスをフォーマツ ト変換 （パラレル/シリアル処理） することにより、 メモリ力 —ド 44の記憶容量が最大限に活用され、 メモリカード 44のコストが削減され るとともに、 FPGA34、 36、 38等へのコンフィグレーションデータの転 送高速化が実現される。
この FPG Aデータフォーマツト変換として、 図 1 7はフォーマツト変換 （パ ラレル Zシリアル処理） の詳細動作を示し、 （A) はクロック信号、 （B) は F PGAアドレスカウンタロード信号、 （C) はメモリカードアドレス、 （D) は フォーマッ ト変換前のメモリカードデータ 〔1 5 : 8〕 、 (E) はフォーマッ ト 変換前のメモリカードデータ 〔7 : 0〕 、 (F) はフォーマッ ト変換後の FPG Aクロック、 （G) はフォーマッ ト変換後の FPGAデータ 〔7 : 0〕 、 (H) はフォーマット変換後の FPGAチップセレク ト信号を示している。 このような 処理により、 FPGAコンフィグレーションデータのフォーマツ ト変換が実行さ レ
そして、 図 1 8において、 （A) はクロック信号、 （B) は DSPブートトリ ガ信号、 （C) は D S Pリセット解除信号、 （D) は D S Pァドレス送出許可信 号、 （E) は D S Pブートアドレス、 （F) はメモリカードアドレス、 （G) は メモリ力一ドデータである DSPブートデータを示している。 この DSPデータ 制御は DSPデータ制御部 54に対応するタイムチヤ一トであり、 メモリ力一ド ァドレスの例えば、 0 xAO 0000から 0 xBFFFFEまで書き込んだ場合 を示している。 この場合、 D S Pブートデータは例えば、 2Mby t eであり、 DSPブートトリガ信号により DSP 40のリセッ トを解除し、 DSP 40の D MA (Direct Memory Access) 転送を開始させている。 この場合、 DSPリセッ ト解除信号は、 図 1 8 (C) に示すように、 リセッ ト信号の H (高） レベルから L (低） レベルへの移行により形成されている。 このリセット解除と同時に DS Pァドレス送出許可信号をアクティブ出力し、 ァドレス変換後の DSP 40のァ ドレスをメモリカードアドレスに出力している。 このような処理により、 DSP 40のコンフィグレーションが実行される。
このようなコンフィグレーションによれば、 プログラマブルデノくィスが複数搭 載されているパッケージの全デバイスのコンフィグレーションを最小限必要な容 量の 1枚のメモリカード 44で行うことができ、 し力、も、 プログラマブルデバィ JP2003/007097
ス毎に最も高速でコンフィグレーションを行うことが可能になり、 不適当なコン フィグレーシヨンを防止することも可能である。 この結果、 コストの削減と短時 間での装置立上げが可能となり、 品質の高い製品やサービスを提供でき、 有用で ある。
(第 2の実施形態）
次に、 本発明の第 2の実施形態について、 図 1 9及び図 2 0を参照して説明す る。 図 1 9は第 2の実施形態に係る携帯電話端末を示し、 図 2 0は携帯電話端末 の構成を示している。
この携帯電話端末 8 0では、 端末本体部 8 2にヒンジ部 8 3を介して表示部 8 4が折り畳み可能に取り付けられ、 端末本体部 8 2にはキ一ボードスィツチから なる入力部 8 6、 マイクロホン 8 8等が設けられているとともに、 側部にスロッ ト 9 0が形成されてメモリカード 4 4が着脱される。 また、 表示部 8 4には L C D表示器 9 2が設けられているとともに、 スピーカ 9 4、 カメラ 9 6等が設置さ れている。
このような携帯電話端末 8 0は、 例えば、 図 2 0に示すように、 送受信部 9 8 、 ベースバンド信号処理部 1 0 0、 制御部 4 2等を備えており、 送受信部 9 8に は送受信共用のアンテナ 1 0 2が取り付けられている。 送受信部 9 8は音声信号 や映像信号で変調された無線周波信号の送受信を行う無線部であつて、 例えば、 周波数シンセサイザ部の構成デバイスとして P L L 3 2が設置されている。 また 、 ベースバンド信号処理部 1 0 0は、 ベースバンド信号の処理等、 各種の信号処 理が行われ、 その構成デバイスであるプログラマブルデバイスとして F P G A 3 4、 3 6、 3 8及び D S P 4 0が設置されている。
そして、 制御部 4 2は、 送受信部 9 8及びベースバンド信号処理部 1 0 0の制 御、 入力部 8 6からの入力データの取込み、 L C D表示器 9 2による画像表示等 を行うが、 この実施形態では、 メモリカード 4 4に格納されている複数種のコン フィグレーシヨンデータを用いて P L L 3 2、 F P G A 3 4 . 3 6、 3 8及び0 S P 4 0にコンフィグレーションを実行させる。
このような構成によれば、 第 1の実施形態で既述した通り、 メモリカード 4 4 からコンフィグレーションデータを読み取り、 各プログラマブルデバイスのコン P T/JP2003/007097
フィグレーションを行うことができ、 既存のハードウヱァを変更することなく、 機能変更や機能の付加等、 各種の環境設定の迅速化を図ることができる。
(第 3の実施形態）
次に、 本発明の第 3の実施形態について、 図 2 1を参照して説明する。 図 2 1 は第 3の実施形態に係る情報処理端末を示している。
この情報処理端末 1 0 4は、 例えば、 PDA ( Personal Digital Assistant ) であり、 その本体部 1 0 6の中央部に LCD表示器 1 0 8、 その下側に入力部 1 1 0が配置され、 更に側部にはスロット 1 1 2が設けられてメモリカード 4 4 が着脱される構成である。
そして、 この情報処理端末 1 0 4においても、 既述のプログラマブルデバイス として PL L 3 2、 FPGA3 4、 3 6、 3 8及び D S P 4 0等が搭載され、 制 御部 4 2のコンフィグレーション制御により、 メモリカード 44からコンフィグ レ一シヨンデータを読み取り、 PLL 3 2、 F PGA 3 4. 3 6、 3 8及び D S P 4 0のコンフィグレーションが可能である。
このような構成によれば、 第 1の実施形態で既述した通り、 既存のハードウヱ ァを変更することなく、 情報処理端末 1 0 4について機能変更や機能の付加等、 各種の環境設定の迅速化を図ることができる。
(その他の実施形態）
上記実施形態ではプログラマブルデバイスとして PL L、 FPGA、 DSPを 例示したが、 本発明のプログラマブルデバイスのコンフィグレーション方法及び その回路は、 これらのデバイス以外のプログラマブルデバイスのコンフィグレー ションに利用できるものであり、 実施形態に限定されるものではない。
また、 コンフィグレーションデータの格納手段として、 メモリカードを例示し たが、 本発明において、 コンフィグレーションデータの記憶手段としては、 メモ リカード以外の各種のメモリを利用できるものであり、 実施形態で例示したメモ リカードに限定されるものではない。
また、 実施形態では、 携帯電話端末 8 0や PDAを例示して情報処理端末 1 0 4について説明したが、 本発明は、 通信装置や情報処理装置等、 プログラマブル デバイスを搭載する各種の装置に適用できるものである。 以上述べたように、 本発明の最も好ましい実施形態等について説明したが、 本 発明は、 上記記載に限定されるものではなく、 請求の範囲に記載され、 又は発明 を実施するための最良の形態に開示された発明の要旨に基づき、 当業者において 様々な変形や変更が可能であることは勿論であり、 係る変形や変更が、 本発明の 範囲に含まれることは言うまでもない。 産業上の利用可能性
本発明は、 フォーマツ 卜の異なるコンフィグレーションデータを必要とする複 数種のプログラマブルデバイスに対し、 メモリに格納された全デバイスのコンフ ィグレーシヨンを用いて、 全デバイスに対してコンフィグレーションを行うこと が可能であり、 有用である。
また、 本発明は、 複数のプログラマブルデバィスに対して適正なコンフィグレ ーションを実施でき、 不適当なコンフィグレーションの防止を図ることができ、 有用である。

Claims

請 求 の 範 囲
1 . フォーマツ トの異なるコンフィグレーションデータを必要とする複数種の プログラマブルデバイスのコンフィグレーション方法であって、
各プログラマブルデバイスに対応する複数種のコンフィグレーションデータを メモリに格納し、 該メモリと連係させた複数のプログラマブルデバィスからコン フィグレーションを行うプログラマブルデバィスを順次に選択し、 選択されたプ ログラマブルデバイスに、 前記コンフィグレーションデータの中から選択したコ ンフィグレーシヨンデータを前記メモリより転送する構成としたプログラマブル デバイスのコンフィグレーション方法。
2 . 前記メモリに前記プログラマブルデバィスの前記コンフィグレーションデ —夕とともに識別データを格納し、 前記メモリから読み出した前記識別データか ら前記コンフィグレーションデータのァドレスとフォーマツトを認識して前記プ ログラマブルデバイスに前記コンフィグレーションデ一夕を転送するようにした 請求の範囲 1記載のプログラマブルデノくイスのコンフィグレーション方法。
3 . 前記プログラマブルデバイスは、 信号処理用プロセッサ、 プログラマブル ゲートアレイ、 位相同期回路の 1又は 2以上である構成とした請求の範囲 1記載 のプログラマブルデバイスのコンフィグレーション方法。
4 . 前記メモリに格納されたコンフィグレーションデータが適合するか否かを 判定し、 その判定結果に基づいて前記コンフィグレーションデータを転送する請 求の範囲 1記載のプログラマブルデノくイスのコンフィグレーション方法。
5 . フォーマツ卜の異なるコンフィグレーションデータを必要とする複数種の プログラマブルデバイスのコンフィグレーション回路であって、
前記プログラマブルデバイスのコンフィグレーションデータを格納するメモリ と、 複数のプログラマブルデバイスからコンフィグレーション処理を行うプログラ マブルデバイスを順次に選択し、 選択されたプログラマブルデバイスに前記メモ リから前記コンフィグレーションデータを転送する制御部と、
を備える構成としたプログラマブルデバイスのコンフィグレーション回路。
6 . 前記メモリは、 前記コンフィグレーションデータとともに識別データを格 納し、 前記制御部は、 前記メモリから読み出された前記識別データから前記コン フィグレーションデ一夕のァドレスとフォーマツトを認識して前記プログラマブ ルデバイスに前記コンフィグレーションデータを転送する構成とした請求の範囲 5記載のプログラマブルデバイスのコンフィグレーション回路。
7 . 前記制御部は、 前記プログラマブルデバイスが搭載されたパッケージ又は 装置の識別 I Dを認識し、 前記メモリに格納されたコンフィグレーションデータ が適合するか否かを判定し、 この判定に基づいて前記コンフィグレーションデ一 タを転送させる構成とした請求の範囲 5記載のプログラマブルデバイスのコンフ ィグレーション回路。
8 . 前記メモリは、 パッケージに着脱可能なメモリ力一ドで構成した請求の範 囲 5記載のプログラマブルデバイスのコンフィグレーション回路。
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